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KR102740456B1 - 식각용 조성물 및 이를 이용한 반도체 장치 제조 방법 - Google Patents

식각용 조성물 및 이를 이용한 반도체 장치 제조 방법 Download PDF

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KR102740456B1
KR102740456B1 KR1020160160023A KR20160160023A KR102740456B1 KR 102740456 B1 KR102740456 B1 KR 102740456B1 KR 1020160160023 A KR1020160160023 A KR 1020160160023A KR 20160160023 A KR20160160023 A KR 20160160023A KR 102740456 B1 KR102740456 B1 KR 102740456B1
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Abstract

티타늄 질화물(TiN)막 및 탄탈륨 질화물(TaN)막을 포함하는 적층 도전막 구조에서, 티타늄 질화물막을 선택적으로 제거하기 위한 식각용 조성물을 제공하는 것이다. 상기 식각용 조성물은 티타늄 질화물(TiN)을 식각하는 식각용 조성물에서, 상기 식각용 조성물은 상기 식각용 조성물의 총 중량에 대하여 5 내지 30 중량%의 과산화수소와, 15 내지 50 중량%의 산 화합물과, 0.001 내지 5 중량%의 부식 방지제를 포함하고, 상기 산 화합물은 인산(H3PO4), 질산(HNO3), 염산(HCl), 요오드산(HI), 브롬산(HBr), 과염소산(HClO4), 규산(H2SiO3), 붕산(H3BO3), 초산(CH3COOH), 프로피온산(C2H5COOH), 락트산(CH3CH(OH)COOH) 및 글리콜산(HOCH2COOH)으로 이루어진 군에서 선택되는 적어도 1종 이상을 포함한다.

Description

식각용 조성물 및 이를 이용한 반도체 장치 제조 방법{Etching composition and method for fabricating semiconductor device by using the same}
본 발명은 식각용 조성물 및 이를 이용한 반도체 장치 제조 방법에 관한 것으로, 좀 더 구체적으로, 도전성 막 상의 티타늄 질화물(TiN)을 선택적으로 제거하기 위한 식각용 조성물 및 이를 이용한 반도체 장치 제조 방법에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다.
반도체 장치의 스케일링 다운을 달성하기 위하여, 고유전율(high-k) 절연막이 사용되고 있다. 또한, 페르미 레벨((Fermi Level) 고정(pinning)을 방지하기 위하여, 적절한 일함수를 갖는 금속성 물질이 고유전율 절연막 상의 게이트 전극으로서 사용된다. 금속성 물질을 포함하는 게이트 전극은 티타늄-기반 물질(예를 들어, 티타늄(Ti) 및 티타늄 질화물(TiN)) 또는 탄탈륨-기반 물질(예를 들어, 탄탈륨(Ta) 및 탄탈륨 질화물(TaN))을 포함할 수 있다.
금속 게이트 전극의 최적의 일함수는 NMOS 트랜지스터 및 PMOS 트랜지스터에서 다르다. 이로 인해, 동일한 물질이 NMOS 및 PMOS 트랜지스터의 금속 게이트 전극에 사용되는 경우, NMOS 및 PMOS 트랜지스터 중 하나의 게이트 전극은 원하는 일함수를 보여줄 수 없다. NMOS 트랜지스터의 게이트 전극은 PMOS 트랜지스터의 게이트 전극과 다른 물질 및/또는 다른 막질 구조가 사용될 수 있다. 서로 다른 일함수를 구현하기 위해, 질화 티타늄 및 질화 탄탈륨이 게이트 전극에 사용될 수 있다.
본 발명이 해결하려는 과제는, 티타늄 질화물(TiN)막 및 탄탈륨 질화물(TaN)막을 포함하는 적층 도전막 구조에서, 티타늄 질화물막을 선택적으로 제거하기 위한 식각용 조성물을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 티타늄 질화물막 및 탄탈륨 질화물막을 포함하는 적층 도전막 구조에서, 티타늄 질화물막을 선택적으로 제거하기 위한 식각용 조성물을 이용한 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 식각용 조성물의 일 태양(aspect)은 티타늄 질화물(TiN)을 식각하는 식각용 조성물에서, 상기 식각용 조성물은 상기 식각용 조성물의 총 중량에 대하여 5 내지 30 중량%의 과산화수소와, 15 내지 50 중량%의 산 화합물과, 0.001 내지 5 중량%의 부식 방지제를 포함하고, 상기 산 화합물은 인산(H3PO4), 질산(HNO3), 염산(HCl), 요오드산(HI), 브롬산(HBr), 과염소산(HClO4), 규산(H2SiO3), 붕산(H3BO3), 초산(CH3COOH), 프로피온산(C2H5COOH), 락트산(CH3CH(OH)COOH) 및 글리콜산(HOCH2COOH)으로 이루어진 군에서 선택되는 적어도 1종 이상을 포함한다.
상기 과제를 해결하기 위한 본 발명의 식각용 조성물의 다른 태양은 티타늄 질화물(TiN)을 식각하는 식각용 조성물에서, 상기 식각용 조성물은 과산화수소와, 산 화합물과, 부식 방지제를 포함하고, 상기 과산화수소의 중량에 대한 상기 산 화합물의 중량의 비율은 1 내지 7 사이이고, 상기 산 화합물은 인산(H3PO4), 질산(HNO3), 염산(HCl), 요오드산(HI), 브롬산(HBr), 과염소산(HClO4), 규산(H2SiO3), 붕산(H3BO3), 초산(CH3COOH), 프로피온산(C2H5COOH), 락트산(CH3CH(OH)COOH) 및 글리콜산(HOCH2COOH)으로 이루어진 군에서 선택되는 적어도 1종 이상을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 제1 트렌치와 제2 트렌치를 포함하는 층간 절연막을 형성하고, 상기 제1 트렌치의 측벽과 바닥면을 따라 제1 TaN막을 형성하고, 상기 제2 트렌치의 측벽과 바닥면을 따라 제2 TaN막을 형성하고, 상기 제1 TaN막 상의 제1 TiN막과, 제2 TaN막 상의 제2 TiN막을 형성하고, 상기 제2 TiN막 상에, 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여, 습식 식각으로 상기 제1 TiN막을 제거하여 제1 TaN막을 노출시키는 것을 포함하고, 상기 습식 식각은 식각용 조성물을 이용하고, 상기 식각용 조성물은 상기 식각용 조성물의 총 중량에 대하여 5 내지 30 중량%의 과산화수소와, 15 내지 50 중량%의 산 화합물과, 0.001 내지 5 중량%의 부식 방지제를 포함하고, 상기 산 화합물은 인산(H3PO4), 질산(HNO3), 염산(HCl), 요오드산(HI), 브롬산(HBr), 과염소산(HClO4), 규산(H2SiO3), 붕산(H3BO3), 초산(CH3COOH), 프로피온산(C2H5COOH), 락트산(CH3CH(OH)COOH) 및 글리콜산(HOCH2COOH)으로 이루어진 군에서 선택되는 1종 이상을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 14는 본 발명의 몇몇 실시예들에 따른 식각용 조성물을 이용한 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 15 내지 도 25는 본 발명의 몇몇 실시예들에 따른 식각용 조성물을 이용한 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
용어 "알킬(alkyl)"은 지방족 탄화수소 그룹을 의미한다. 알킬 부위는 어떠한 알켄이나 알킨 부위를 포함하고 있지 않음을 의미하는 "포화 알킬(saturated alkyl)" 그룹일 수 있다. 알킬 부위는 적어도 하나의 알켄 또는 알킨 부위를 포함하고 있음을 의미하는 "불포화 알킬(unsaturated alkyl)" 부위일 수도 있다. "알켄(alkene)" 부위는 적어도 두 개의 탄소원자가 적어도 하나의 탄소-탄소 이중 결합으로 이루어진 그룹을 의미하며, "알킨(alkyne)" 부위는 적어도 두 개의 탄소원자가 적어도 하나의 탄소-탄소 삼중 결합으로 이루어진 그룹을 의미한다.
알킬 그룹은 치환 또는 비치환될 수도 있다. 치환된 경우, 치환 그룹은, 시클로알킬, 아릴, 헤테로아릴, 헤테로알리시클릭, 히드록시, 알콕시, 아릴옥시, 메르켑토, 알킬티오, 아릴티오, 시아노, 할로겐, 카르보닐, 티오카르보닐, O-카르바밀, N-카르바밀, O-티오카르바밀, N-티오카르바밀, C-아미도, N-아미도, S-술폰아미도, N-술폰아미도, C-카르복시, O-카르복시, 이소시아네이토, 티오시아네이토, 이소티오시아네이토, 니트로, 시릴, 트리할로메탄술포닐, 모노- 및 디-치환 아미노 그룹들을 포함한 아미노, 및 이들의 보호 유도체들로부터 개별적으로 그리고 독립적으로 선택된 하나 또는 그 이상의 그룹이다. 전형적인 알킬 그룹에는 메틸, 에틸, 프로필, 이소프로필, 부틸, 이소부틸, 터셔리 부틸, 펜틸, 헥실, 에테닐, 프로페닐, 부테닐, 시클로프로필, 시클로부틸, 시클로펜틸, 시클로헥실 등이 포함되지만, 이들만으로 한정되는 것은 아니다.
일 예로, 이하에서 설명되는 식각용 조성물은 티타늄 질화물을 식각하기 위한 식각 용액일 수 있다. .
다른 예로, 이하에서 설명되는 식각용 조성물은 티타늄 질화물막 및 탄탈륨 질화물막의 적층막 중 티타늄 질화물막을 선택적으로 제거하는 식각 용액일 수 있다.
본 발명의 몇몇 실시예들에 따른 식각용 조성물은 과산화수소(hydrogen peroxide, H2O2)와, 산 화합물(acid compound)과, 부식 방지제(corrosion inhibitor)와, 용매를 포함할 수 있다.
이하의 설명은 식각용 조성물을 이용하여 티타늄 질화물막 및 탄탈륨 질화물막의 적층막 중 티타늄 질화물막을 선택적으로 제거하는 것에 대해서 설명한다.
식각용 조성물은 과산화수소를 포함한다. 과산화수소는 산화제(oxidizing agent)로 사용될 수 있다.
과산화수소는 티타늄 질화물막을 산화시킬 수 있다. 즉, 과산화수소는 티타늄 질화물막을 티타늄 산화물막으로 변화시킬 수 있다.
식각용 조성물은 식각용 조성물의 총 중량에 대하여 5 내지 30 중량%의 과산화수소를 포함할 수 있다. 바람직하게, 식각용 조성물은 식각용 조성물의 총 중량에 대하여 12 내지 30 중량%의 과산화수소를 포함할 수 있다. 좀 더 바람직하게, 식각용 조성물은 식각용 조성물의 총 중량에 대하여 15 내지 25 중량%의 과산화수소를 포함할 수 있다.
과산화수소가 상기 범위보다 작을 경우, 티타늄 질화물막의 산화가 충분히 일어나지 않을 수 있다. 이로 인해, 티타늄 질화물막의 식각율(etch rate)이 낮아질 수 있다.
과산화수소가 상기 범위보다 클 경우, 티타늄 질화물막뿐만 아니라, 다른 막(예를 들어, 탄탈륨 질화물막)도 산화 반응이 일어날 수 있다. 이와 같은 경우, 티타늄 질화물막에 대한 탄탈륨 질화물막의 식각 선택비가 낮아질 수 있다.
식각용 조성물은 산 화합물을 포함한다. 산 화합물은 식각용 조성물의 pH를 조절할 수 있다.
산 화합물은 유기산 또는 무기산을 포함할 수 있다. 산 화합물은 예를 들어, 인산(H3PO4), 질산(HNO3), 염산(HCl), 요오드산(HI), 브롬산(HBr), 과염소산(HClO4), 규산(H2SiO3), 붕산(H3BO3), 초산(CH3COOH), 프로피온산(C2H5COOH), 락트산(CH3CH(OH)COOH) 및 글리콜산(HOCH2COOH)으로 이루어진 군에서 선택되는 적어도 1종 이상을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 식각용 조성물에서, 산 화합물은 인산을 포함할 수 있다. 바람직하게, 산 화합물은 인산일 수 있다.
본 발명의 몇몇 실시예들에 따른 식각용 조성물에서, 산 화합물은 황산계 화합물을 포함하지 않는다. 여기에서, "황산계 화합물을 포함하지 않는다"는 것은 식각용 조성물이 황산 이온을 포함하지 않는다는 것을 의미하는 것은 아니다.
식각용 조성물이 황산과 과산화수소를 포함할 경우, 황산과 과산화수소가 반응하여 카로산(Caro’s acid, H2SO5)이 형성된다. 이와 같이 형성된 카로산은 티타늄 질화물막을 식각할 뿐만 아니라, 탄탈륨 질화물막을 과도하게 식각할 수 있다. 즉, 황산을 식각용 조성물에 포함시킬 경우, 티타늄 질화물막뿐만 아니라, 탄탈륨 질화물막도 과식각되는 부반응이 발생할 수 있다.
식각용 조성물은 식각용 조성물의 총 중량에 대하여 15 내지 50 중량%의 산 화합물을 포함할 수 있다. 바람직하게, 식각용 조성물은 식각용 조성물의 총 중량에 대하여 20 내지 40 중량%의 산 화합물을 포함할 수 있다.
산 화합물이 상기 범위보다 작을 경우, 티타늄 질화물막의 식각이 충분히 일어나지 않을 수 있다. 이로 인해, 티타늄 질화물막의 식각율(etch rate)이 낮아질 수 있다.
산 화합물이 상기 범위보다 클 경우, 티타늄 질화물막뿐만 아니라, 다른 막(예를 들어, 탄탈륨 질화물막)도 많이 식각될 수 있다. 이와 같은 경우, 티타늄 질화물막에 대한 탄탈륨 질화물막의 식각 선택비가 낮아질 수 있다.
식각용 조성물은 부식 방지제를 포함한다. 부식 방지제는 식각 대상막 이외의 막에 흡착되어, 식각용 조성물에 의해 식각 대상막 이외의 막이 식각되는 것을 방지 또는 경감시킬 수 있다.
부식 방지제는 예를 들어, 과황산 암모늄, 황산 암모늄, 제1 인산 암모늄, 제2 인산 암모늄, 제3 인산 암모늄, 염화 암모늄, 초산 암모늄, 탄산 암모늄, 질산 암모늄, 암모늄 아이오다이드, 1,2,4-트리아졸(1,2,4-Triazole), 3-아미노트리아졸(3-Aminotriazole), 5-아미노테트라졸(5-Aminotetrazole), 벤조트리아졸(Benzotriazole), 피라졸(Pyrazole), 이미다졸(Imidazole), 아스코빅산(Ascorbic acid), 시트르산(Citric acid), 숙신산(Succinic acid), 말레산(Maleic acid), 말론산(Malonic acid), 싸이오글리콜산(Thioglycolic acid), 타닌산(Tannic acid), 메틸갈레이트(Methyl gallate), 에틸갈레이트(Ethyl gallate), 및 프로필갈레이트(Propyl gallate)로 이루어진 군에서 선택되는 적어도 1종 이상을 포함할 수 있다.
부식 방지제의 적어도 일부는 비공유 전자쌍을 포함하는 질소 원자를 포함할 수 있지만, 이에 제한되는 것은 아니다. 부식 방지제는 비공유 전자쌍을 이용하여, 식각 대상막 이 외의 막에 흡착되어, 식각 대상막 이 외의 막이 식각되는 것을 방지할 수 있다.
수산화 암모늄은 비공유 전자쌍을 포함하고 있지만, 부식 방지제는 수산화 암모늄을 포함하지 않는다. 수산화 암모늄은 염기성 물질이다. 식각용 조성물에 수산화 암모늄이 포함될 경우, 식각용 조성물의 pH가 상승하게 된다. 이로 인해, 티타늄 질화물막의 식각이 충분히 일어나지 않을 수 있다.
식각용 조성물은 식각용 조성물의 총 중량에 대하여 0.001 내지 5 중량%의 부식 방지제를 포함할 수 있다.
부식 방지제가 상기 범위보다 작을 경우, 탄탈륨 질화물막 또는 탄탈륨 질화물막이 산화된 탄탈륨 산화물막의 표면이 보호되지 않을 수 있다.
부식 방지제가 상기 범위보다 클 경우, 부식 방지제가 막질 표면에 강하게 흡착되어, 후속 세정 공정에서 제거되지 않을 수 있다. 제거되지 않은 부식 방지제로 인해, 이 후에 진행되는 공정에 영향을 미칠 수 있다.
식각용 조성물은 잔부의 용매를 포함할 수 있다. 용매는 예를 들어, 탈이온수(Deionized Water)일 수 있다. 식각용 조성물에 용매를 넣어줌으로써, 식각용 조성물이 100 중량%가 될 수 있다.
식각용 조성물은 식각용 조성물의 총 중량에 대하여, 15 중량% 내지 79 중량%의 용매를 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 식각용 조성물에서, 식각용 조성물의 pH는 2보다 작거나 같을 수 있다.
경우에 따라, 본 발명의 몇몇 실시예들에 따른 식각용 조성물은 킬레이트제(chelating agent)를 더 포함할 수 있다.
킬레이트제는 예를 들어, 에틸렌디아민테트라아세트산(Ethylenediaminetetraacetic acid), 이미노디아세트산(Iminodiacetic acid), 디에틸렌트리아민펜타아세트산(Diethylenetriaminepentaacetic acid), 글리신(Glycine), 알라닌(Alanine), 발린(valine), 류신(Leucine), 이소류신(Isoleucine), 세린(serine), 트레오닌(Threonine), 티로신(Tyrosine), 페닐알라닌(Phenylalanine), 트립토판(Tryptophane), 아스파르트산(Aspartic acid), 클루타민산(Glutamic acid), 글루타민(glutamine), 아스파라긴(Asparagine), 리신(Lysine), 아르기닌(Arginine), 히스티딘(Histidine), 히드록시리신(Hydroxylysine), 시스테인(Cysteine), 메티오닌(Methionine), 시스틴(Cystine), 프롤린(Proline), 설파민산(Sulfamic acid) 및 히드록시프롤린(Hydroxyproline)으로 이루어진 군에서 선택되는 적어도 1종 이상을 포함할 수 있다.
식각용 조성물이 킬레이트제를 포함할 경우, 식각용 조성물은 식각용 조성물의 총 중량에 대하여 0.001 내지 5 중량%의 킬레이트제를 포함할 수 있다.
경우에 따라, 본 발명의 몇몇 실시예들에 따른 식각용 조성물은 계면 활성제를 더 포함할 수 있다.
계면 활성제는 예를 들어, 알킬 설포네이트, 암모늄 알킬 설포네이트, 알킬 에테르 설포네이트, 알킬 아릴 에테르 설포네이트, 알킬 포스페이트, 암모늄 알킬 포스페이트, 알킬 에테르 포스페이트, 알킬 아릴 에테르 포스페이트, 플루오르알킬 술폰이미드, 암모늄 플루오르알킬 술폰이미드, CnH2n+1CH2CH2SO3-NH4+, CnH2n+1CH2CH2SO3H, (CnH2n+1CH2CH2O)xPO(ONH4+)y(OCH2CH2OH)z, (CnH2n+1CH2CH2O)xPO(ONH4+)y(OCH2CH2OH)z, CnH2n+1CH2CH2O(OCH2CH2OH)xH, CnH2n+1SO2N(C2H5)(CH2CH2)xH, CnH2n+1CH2CH2OCH2(OH)CH2CH2N(CnH2n+1)2, 및 CnH2n+1CH2CH2OCH2(OCH2CH2)nCH2CH2N(CnH2n+1)2, CnF2n+1CH2CH2SO3-NH4+, CnF2n+1CH2CH2SO3H, (CnF2n+1CH2CH2O)xPO(ONH4+)y(OCH2CH2OH)z, CnF2n+1CH2CH2O(OCH2CH2OH)xH, CnF2n+1SO2N(C2H5)(CH2CH2)xH, CnF2n+1CH2CH2OCH2(OH)CH2CH2N(CnF2n+1)2, 및 CnF2n+1CH2CH2OCH2(OCH2CH2)nCH2CH2N(CnF2n+1)2로 이루어진 군에서 선택되는 적어도 1종 이상을 포함할 수 있다.
상기 화학식에서, n은 1 내지 20의 정수이고, x, y 및 z 는 x+y+z=3을 만족하는 실수이다.
식각용 조성물이 계면 활성제를 포함할 경우, 식각용 조성물은 식각용 조성물의 총 중량에 대하여 0.001 내지 0.1 중량%의 계면 활성제를 포함할 수 있다.
계면 활성제가 0.001 중량%보다 작을 경우, 탄탈륨 질화물막의 표면에 흡착되는 함량이 적어, 탄탈륨 질화물막의 식각 속도를 감소시키는 역할이 작을 수 있다. 또한, 티타늄 질화물막의 표면 장력을 감소시키기 어려워, 티타늄 질화물막의 식각 속도를 높이는데 효과적이지 않다.
계면 활성제가 0.1 중량%보다 클 경우, 상기 범위 내에서의 효과와 동일하기 때문에 계면 활성제를 과량으로 사용하는 것은 경제적으로 바람직하지 않다. 또한, 과량의 계면 활성제는 거품을 과다하게 발생시켜, 식각용 조성물의 사용상의 어려움이 있을 수 있다.
경우에 따라, 본 발명의 몇몇 실시예들에 따른 식각용 조성물은 금속이온 봉쇄제 등을 더 포함할 수도 있다.
일 예로, 본 발명의 식각용 조성물에서, 과산화수소의 중량에 대한 산 화합물의 중량의 비율은 1 내지 7 사이일 수 있다. 즉, 본 발명의 식각용 조성물에서, 산 화합물의 중량은 과산화수소의 중량과 실질적으로 동일하거나, 산 화합물의 중량은 과산화수소의 중량의 7배보다 작거나 같을 수 있다.
다른 예로, 본 발명의 식각용 조성물에서, 과산화수소의 중량은 산 화합물의 중량보다 클 수 있다.
본 발명의 몇몇 실시예들에 따른 식각용 조성물에서, 탄탈륨 질화물막에 대한 티타늄 질화물막의 식각 선택비는 500이상일 수 있다. 바람직하게, 탄탈륨 질화물막에 대한 티타늄 질화물막의 식각 선택비는 1000이상일 수 있다. 좀 더 바람직하게, 탄탈륨 질화물막에 대한 티타늄 질화물막의 식각 선택비는 1500이상 5000 이하일 수 있다.
여기에서, 동일한 시간동안, 탄탈륨 질화물막이 두께 a만큼 제거되고, 티타늄 질화물막이 두께 2000a만큼 제거될 경우, 탄탈륨 질화물막에 대한 티타늄 질화물막의 식각 선택비는 2000일 수 있다.
본 발명의 몇몇 실시예들에 따른 식각용 조성물은 불소 함유 화합물을 포함할 수도 있고, 포함하지 않을 수도 있다.
일 예로, 산화물이 노출된 환경에서 본 발명의 식각용 조성물을 사용하여 티타늄 질화물막을 제거할 경우, 본 발명의 몇몇 실시예들에 따른 식각용 조성물은 불소 함유 화합물을 포함하지 않을 수 있다.
다른 예로, 산화물이 노출되지 않은 환경에서 본 발명의 식각용 조성물을 사용하여 티타늄 질화물막을 제거할 경우, 본 발명의 몇몇 실시예들에 따른 식각용 조성물은 불소 함유 화합물을 포함할 수 있다.
상술한 설명은 산화물의 노출이 식각용 조성물에 불소 함유 화합물이 포함되는지 여부를 결정하는 것으로 설명하였지만, 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예들에 따른 식각용 조성물을 이용하여 습식 식각을 진행하는 경우, 습식 식각 온도는 예를 들어, 20 내지 100℃ 사이일 수 있지만, 이에 제한되는 것은 아니다.
이하에서, 실험예들을 이용하여, 본 발명의 실시예들에 따른 식각용 조성물을 설명한다. 그러나, 하기 실험예들은 본 발명을 설명하기 위한 것일 뿐, 이에 제한되는 것은 아니다.
하기의 실험예들에서, 식각용 조성물의 조성을 중량%로 표현한 것은 상대적인 양을 보다 명확하게 나타내기 위한 것이다. 따라서, 본 명세서를 숙지한 본 발명의 기술 분야에 속한 통상의 기술자라면 하기에 제시한 중량%의 양으로 그 스케일을 적절하게 조절하여 실험을 반복 재현할 수 있을 것이다.
아래의 표에, 실험예들에 포함된 식각용 조성물의 조성과, 이를 이용한 티타늄 질화물막의 식각 속도 및 탄탈륨 질화물막의 식각 속도를 나타내었다. 또한, 아래의 표에, 실험예들에 포함된 식각용 조성물의 탄탈륨 질화물막에 대한 티타늄 질화물막의 식각 선택비도 나타내었다.
실험예 A 내지 M은 본 발명의 몇몇 실시예들에 따른 식각용 조성물을 나타내고, 실험예 N 내지 U는 비교 실시예들이다.
식각용 조성물의 조성은 식각용 조성물의 총 중량에 대한 각각의 성분의 중량 %로 나타내었다. 실험예 A 내지 M의 식각용 조성물은 과산화수소와, 산 화합물과, 부식 방지제를 포함하고, 잔부의 용매로 DIW를 포함한다.
티타늄 질화물막 및 탄탈륨 질화물막이 형성된 기판을 실험예 A 내지 U의 식각용 조성물에 침지시켰다. 티타늄 질화물막이 형성된 기판은 30초 동안 식각용 조성물에 침지시키고, 탄탈륨 질화물막이 형성된 기판은 3분 동안 식각용 조성물에 침지시켰다.
식각용 조성물에 침지시킨 티타늄 질화물막 및 탄탈륨 질화물막의 식각 속도는 Ellipsometer(SE-MG-1000)을 이용하여 막 두께의 변화를 측정하였다. 막 두께 변화 및 침지 시간을 이용하여, 티타늄 질화물막 및 탄탈륨 질화물막의 식각 속도를 결정하였다. 티타늄 질화물막 및 탄탈륨 질화물막의 식각 속도의 단위는 Å/min이다. 탄탈륨 질화물막에 대한 티타늄 질화물막의 식각 선택비는 티타늄 질화물막의 식각 속도를 탄탈륨 질화물막의 식각 속도로 나눠줌으로써, 결정하였다.
실험예들인 식각용 조성물을 이용한 티타늄 질화물막 및 탄탈륨 질화물막의 식각 속도 평가를 위한 습식 식각의 평가 온도의 단위는 ℃일 수 있다.
실험예 A 내지 M의 탄탈륨 질화물막의 식각 속도는 측정 장비인 Ellipsometer를 사용하여 측정할 수 있는 범위보다 낮은 식각 속도를 나타내어, 0.1Å/min 미만으로 표기하였다. 다만, 실험예 A 내지 M에서 식각 선택비를 계산할 경우, 탄탈륨 질화물막의 식각 속도는 0.1Å/min인 것으로 하였다.
실험예에 표기된 3-ATZ는 3-aminotriazole을 나타내고, PG는 Propyl gallate을 나타내고, AN는 Ammonium nitrate을 나타내고, APS는 Ammonium persulfate를 나타내고, TMAH는 Tetramethylammonium hydroxide를 나타낸다.
Figure 112016116752025-pat00001
Figure 112016116752025-pat00002
과산화수소만을 이용하거나, 본 발명의 몇몇 실시예들에 따른 산 화합물 대신 TMAH를 이용한 실험예에서, 탄탈륨 질화물막이 식각되어 손상이 가해지는 것이 확인되었다. 이로 인해, 탄탈륨 질화물막에 대한 티타늄 질화물막의 식각 선택비도 낮아지는 것을 확인할 수 있었다.
본 발명의 몇몇 실시예들에 따른 식각용 조성물을 포함하는 실험예 A 내지 M의 경우, 탄탈륨 질화물막의 식각 속도가 낮고, 이를 통해, 탄탈륨 질화물막의 손상이 낮은 것을 확인할 수 있다. 따라서, 탄탈륨 질화물막에 대한 티타늄 질화물막의 식각 선택비가 높은 것을 확인할 수 있다.
본 발명의 몇몇 실시예에 따른 식각용 조성물을 이용한 반도체 장치 제조 방법은 다채널을 포함하는 다채널 트랜지스터(예를 들어, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터)인 것으로 설명하지만, 평면(planar) 트랜지스터일 수 있음 물론이다.
또한, 본 발명의 몇몇 실시예들에 따른 식각용 조성물을 이용한 반도체 장치 제조 방법은 트랜지스터를 제조하는 것으로 설명하지만, 트랜지스터와 연결되는 BEOL(Back-End-Of-Line) 과정의 배선을 제조하는 것에 적용될 수 있음은 물론이다.
도 1 내지 도 14는 본 발명의 몇몇 실시예들에 따른 식각용 조성물을 이용한 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 4는 도 3의 A - A 및 C - C를 따라 절단한 단면도이고, 도 5는 도 3의 B - B 및 D - D를 따라 절단한 단면도이다.
도 1을 참고하면, 기판(100) 상에 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 형성한다. 제1 핀형 패턴(110)은 제1 영역(I)에 형성되고, 제2 핀형 패턴(210)은 제2 영역(II)에 형성된다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 제1 영역(I)에 형성되는 트랜지스터의 도전형은 제2 영역(II)에 형성되는 트랜지스터의 도전형과 동일할 수도 있고, 서로 다른 수도 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 핀형 패턴(110)은 제1 방향(X1)을 따라 길게 연장되고, 제2 핀형 패턴(210)은 제2 방향(X2)을 따라서 길게 연장될 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 및 제2 핀형 패턴(110, 210)은 각각 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 및 제2 핀형 패턴(110, 210)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 제1 및 제2 핀형 패턴(110, 210)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 및 제2 핀형 패턴(110, 210)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 및 제2 핀형 패턴(110, 210)의 일부를 덮을 수 있다. 예를 들어, 필드 절연막(105)은 제1 및 제2 핀형 패턴(110, 210)의 측벽 일부를 덮을 수 있다. 제1 및 제2 핀형 패턴(110, 210)의 상면은 제1 및 제2 핀형 패턴(110, 210)의 장변에 인접하여 형성된 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다. 제1 및 제2 핀형 패턴(110, 210)은 기판(100) 상의 필드 절연막(105)에 의해 정의될 수 있다. 필드 절연막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
또한, 필드 절연막(105)은 제1 핀형 패턴(110) 및 필드 절연막(105) 사이와 제2 핀형 패턴(210) 및 필드 절연막(105)에 형성되는 적어도 하나 이상의 필드 라이너막을 더 포함할 수도 있다. 필드 절연막(105)이 필드 라이너막을 더 포함할 경우, 필드 라이너막은 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
도 2를 참고하면, 게이트 하드 마스크 패턴(2101)을 이용하여 식각 공정을 진행하여, 제1 핀형 패턴(110)과 교차하여 제3 방향(Y1)으로 연장되는 제1 더미 게이트 전극(120p)과, 제2 핀형 패턴(210)과 교차하여 제4 방향(Y2)으로 연장되는 제2 더미 게이트 전극(220p)을 형성할 수 있다.
제1 핀형 패턴(110)과 제1 더미 게이트 전극(120p) 사이에는 제1 더미 게이트 절연막(130p)이 형성되고, 제2 핀형 패턴(210)과 제2 더미 게이트 전극(220p) 사이에는 제2 더미 게이트 절연막(230p)이 형성된다.
제1 더미 게이트 절연막(130p)과 제2 더미 게이트 절연막(230p)은 예를 들어, 실리콘 산화막(SiO2), 실리콘 산질화막(SiON) 및 이들의 조합 중 하나를 포함할 수 있다.
제1 더미 게이트 전극(120p) 및 제2 더미 게이트 전극(220p)은 예를 들어, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 제1 더미 게이트 전극(120p) 및 제2 더미 게이트 전극(220p)은 불순물이 도핑되지 않을 수도 있고, 또는 유사한 불순물로 도핑될 수도 있다. 이와 달리, 하나는 도핑되고, 다른 하나는 도핑되지 않을 수 있다. 또는, 하나는 n형 물질(예를 들어, 비소, 인 또는 다른 n형 물질)로 도핑될 수 있고, 다른 하나는 p형 물질(예를 들어, 붕소 또는 다른 p형 물질)로 도핑될 수 있다.
도 3 내지 도 5을 참고하면, 제1 더미 게이트 전극(120p) 및 제1 더미 게이트 절연막(130p)을 제거하여, 제1 핀형 패턴(110)과 교차하는 제1 트렌치(140t)를 형성한다. 또한, 제2 더미 게이트 전극(220p) 및 제2 더미 게이트 절연막(230p)을 제거하여, 제2 핀형 패턴(210)과 교차하는 제2 트렌치(240t)를 형성한다. 필드 절연막(105) 상에, 제1 트렌치(140t) 및 제2 트렌치(240t)를 포함하는 층간 절연막(180)이 형성된다.
좀 더 구체적으로, 제1 더미 게이트 전극(120p) 및 제2 더미 게이트 전극(220p)의 측벽에 각각 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)이 각각 형성된다.
제1 게이트 스페이서(140)을 형성할 때, 제1 더미 게이트 전극(120p)와 오버랩되지 않는 제1 핀형 패턴(110)의 일부가 제거되어, 제1 리세스(150r)가 형성될 수 있다. 또한, 제2 게이트 스페이서(240)을 형성할 때, 제2 더미 게이트 전극(220p)와 오버랩되지 않는 제2 핀형 패턴(210)의 일부가 제거되어, 제2 리세스(250r)가 형성될 수 있다.
이어서, 제1 더미 게이트 전극(120p)의 양측에 제1 리세스(150r)을 채우는 제1 에피택셜 패턴(150)이 형성될 수 있다. 제1 에피택셜 패턴(150)은 제1 핀형 패턴(110)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다. 제2 더미 게이트 전극(220p)의 양측에 제2 리세스(250r)을 채우는 제2 에피택셜 패턴(250)이 형성될 수 있다. 제2 에피택셜 패턴(250)은 제2 핀형 패턴(210)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
이어서, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)을 덮는 층간 절연막(180)이 형성된다. 평탄화 공정을 통해, 제1 더미 게이트 전극(120p) 및 제2 더미 게이트 전극(220p)의 상면을 노출시킨다.
층간 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 제1 더미 게이트 전극(120p) 및 제1 더미 게이트 절연막(130p)과, 제2 더미 게이트 전극(220p) 및 제2 더미 게이트 절연막(130p)을 제거하여, 제1 영역(I)에 제1 트렌치(140t)와, 제2 영역(II)에 제2 트렌치(240t)이 형성된다.
이 후의 설명은 도 3의 A - A 및 C - C를 따라 절단된 단면도 및 도 3의 B - B 및 D - D를 따라 절단된 단면도를 중심으로 설명한다.
도 6 및 도 7을 참고하면, 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(180)의 상면을 따라 제1 게이트 절연막(130)이 형성된다. 또한, 제2 트렌치(240t)의 측벽 및 바닥면과, 층간 절연막(180)의 상면을 따라 제2 게이트 절연막(230)이 형성된다.
제1 게이트 절연막(130)은 필드 절연막(105)의 상면보다 돌출된 제1 핀형 패턴(110)의 프로파일과, 필드 절연막(105)의 상면을 따라 형성될 수 있다. 제2 게이트 절연막(230)은 필드 절연막(105)의 상면보다 돌출된 제2 핀형 패턴(210)의 프로파일과, 필드 절연막(105)의 상면을 따라 형성될 수 있다.
제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 각각 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 각각의 제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
도 6 및 도 7에서 도시된 것과 달리, 제1 게이트 절연막(130) 및 제1 핀형 패턴(110) 사이와, 제2 게이트 절연막(230) 및 제2 핀형 패턴(210) 사이에, 계면막(interfacial layer)이 더 형성될 수 있다. 제1 및 제2 핀형 패턴(110, 210)이 실리콘 핀형 패턴일 경우, 계면막은 예를 들어, 실리콘 산화물을 포함할 수 있다.
이어서, 제1 게이트 절연막(130) 상에, 제1 TaN막(121)이 형성된다. 제1 TaN막(121)은 제1 게이트 절연막(130)의 프로파일을 따라 형성될 수 있다. 제1 TaN막(121)은 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(180)의 상면 상에 형성될 수 있다. 제1 TaN막(121)은 필드 절연막(105)의 상면보다 돌출된 제1 핀형 패턴(110)의 프로파일과, 필드 절연막(105)의 상면을 따라 형성될 수 있다.
제2 게이트 절연막(230) 상에, 제2 TaN막(221)이 형성된다. 제2 TaN막(221)은 제2 게이트 절연막(230)의 프로파일을 따라 형성될 수 있다. 제2 TaN막(221)은 제2 트렌치(240t)의 측벽 및 바닥면과, 층간 절연막(180)의 상면 상에 형성될 수 있다. 제2 TaN막(221)은 필드 절연막(105)의 상면보다 돌출된 제2 핀형 패턴(210)의 프로파일과, 필드 절연막(105)의 상면을 따라 형성될 수 있다.
이어서, 제1 TaN막(121) 상에, 제1 TiN막(122)이 형성된다. 제1 TiN막(122)은 제1 TaN막(121)의 프로파일을 따라 형성될 수 있다. 제1 TiN막(122)은 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(180)의 상면 상에 형성될 수 있다. 제1 TiN막(122)은 필드 절연막(105)의 상면보다 돌출된 제1 핀형 패턴(110)의 프로파일과, 필드 절연막(105)의 상면을 따라 형성될 수 있다.
제2 TaN막(221) 상에, 제2 TiN막(222)이 형성된다. 제2 TiN막(222)은 제2 TaN막(221)의 프로파일을 따라 형성될 수 있다. 제2 TiN막(222)은 제2 트렌치(240t)의 측벽 및 바닥면과, 층간 절연막(180)의 상면 상에 형성될 수 있다. 제2 TiN막(222)은 필드 절연막(105)의 상면보다 돌출된 제2 핀형 패턴(210)의 프로파일과, 필드 절연막(105)의 상면을 따라 형성될 수 있다.
도 8 및 도 9를 참고하면, 제2 TiN막(222) 상에 마스트 패턴(40)이 형성된다.
마스크 패턴(40)은 제2 영역(II) 상에 형성되고, 제1 영역(I) 상에 형성되지 않으므로, 마스크 패턴(40)에 의해 제1 TiN막(122)은 노출될 수 있다. 즉, 마스크 패턴(40)은 제2 TiN막(222)은 덮고, 제1 TiN막(122)은 덮지 않는다.
마스크 패턴(40)은 단일막으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 10 및 도 11을 참고하면, 마스크 패턴(40)을 이용하여, 습식 식각(50)으로 제1 TiN막(122)은 제거될 수 있다.
습식 식각(50)은 상술한 본 발명의 몇몇 실시예들에 따른 식각용 조성물을 이용하여 진행될 수 있다.
예를 들어, 제1 TiN막(122)이 제거됨으로써, 제1 TaN막(121)은 노출될 수 있지만, 이에 제한되는 것은 아니다.
즉, 도시된 것과 달리, 습식 식각(50)이 진행되는 시간을 조절하여, 제1 TiN막(122)의 일부가 제거될 수 있다. 이를 통해, 나머지의 제1 TiN막(122)은 제1 TaN막(121) 상에 남아있을 수 있다.
이어서, 제2 영역(II) 상의 마스크 패턴(40)은 제거된다.
도 12 및 도 13을 참고하면, 제1 TaN막(121) 상에 제1 상부 전극막(123)이 형성되고, 제2 TiN막(222) 상에 제2 상부 전극막(223)이 형성될 수 있다.
제1 상부 전극막(123)은 제1 트렌치(140t)를 채우면서, 층간 절연막(180)의 상면 상에 형성될 수 있다. 제2 상부 전극막(223)은 제2 트렌치(240t)를 채우면서, 층간 절연막(180)의 상면 상에 형성될 수 있다.
제1 상부 전극막(123) 및 제2 상부 전극막(223)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 14를 참고하면, 층간 절연막(180)의 상면 상에 형성된 제1 게이트 절연막(130), 제1 TaN막(121) 및 제1 상부 전극막(123)을 제거하여, 제1 트렌치(140t) 내에 제1 게이트 전극(120)이 형성된다.
층간 절연막(180)의 상면 상에 형성된 제2 게이트 절연막(230), 제2 TaN막(221), 제2 TiN막(222) 및 제2 상부 전극막(223)을 제거하여, 제2 트렌치(240t) 내에 제2 게이트 전극(220)이 형성된다.
제1 게이트 전극(120)은 제1 TaN막(121) 및 제1 상부 전극막(123)을 포함하고, 제2 게이트 전극(220)은 제2 TaN막, 제2 TiN막(222) 및 제2 상부 전극막(223)을 포함할 수 있다.
도 15 내지 도 25는 본 발명의 몇몇 실시예들에 따른 식각용 조성물을 이용한 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 16은 도 15의 E - E 및 G - G를 따라 절단한 단면도이고, 도 17은 도 15의 F - F 및 H - H를 따라 절단한 단면도이다.
도 15 내지 도 17을 참고하면, 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(100) 상에, 희생막(2001)과, 액티브막(2002)을 순차적으로 형성할 수 있다. 희생막(2001) 및 액티브막(2002)은 예를 들어, 에피택셜 성장 방법을 이용하여 형성할 수 있다.
액티브막(2002)은 희생막(2001)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
도 15에서, 액티브막(2002)은 한 층이고, 희생막(2001)은 두 층인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 또한, 희생막(2001)이 최상부에 위치하는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
이어서, 제1 영역(I) 및 제2 영역(II)의 희생막(2001) 상에, 구조체 마스크 패턴(2100)이 각각 형성될 수 있다.
제1 영역(I)에서, 구조체 마스크 패턴(2100)은 제1 방향(X1)으로 길게 연장될 수 있다. 제2 영역(II)에서, 구조체 마스크 패턴(2100)은 제2 방향(X2)으로 길게 연장될 수 있다.
이 후의 설명은 도 15의 E - E 및 G - G를 따라 절단된 단면도 및 도 15의 F - F 및 H - H를 따라 절단된 단면도를 중심으로 설명한다.
도 18 및 도 19를 참고하면, 구조체 마스크 패턴(2100)을 마스크로 하여, 식각 공정을 진행하여, 제1 핀형 구조체(F1) 및 제2 핀형 구조체(F2)가 형성될 수 있다.
제1 핀형 구조체(F1)는 제1 영역(I)에 형성될 수 있다. 제1 핀형 구조체(F1)는 기판(100) 상에 순차적으로 적층된 제1 핀형 돌출부(100P)와, 제1 희생 패턴(111)과, 제1 액티브 패턴(112)과, 제1 희생 패턴(111)을 포함할 수 있다.
제2 핀형 구조체(F2)는 제2 영역(II)에 형성될 수 있다. 제2 핀형 구조체(F2)는 기판(100) 상에 순차적으로 적층된 제2 핀형 돌출부(200P)와, 제2 희생 패턴(211)과, 제2 액티브 패턴(212)과, 제2 희생 패턴(211)을 포함할 수 있다.
도 19에서, 제1 핀형 구조체(F1) 및 제2 핀형 구조체(F2)를 형성하는데 사용된 희생막(2001)을 제외하고, 기판(100) 상의 희생막은 모두 제거된 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
이어서, 제1 핀형 구조체(F1)의 측벽 및 제2 핀형 구조체(F2)의 측벽의 적어도 일부를 덮는 필드 절연막(105)이 기판(100) 상에 형성될 수 있다.
필드 절연막(105)이 형성되는 공정 중, 구조체 마스크 패턴(2100)은 제거될 수 있다.
이어서, 제1 영역(I)에, 제1 핀형 구조체(F1)와 교차하고, 제3 방향(Y1)으로 연장되는 제1 더미 게이트 전극(120p)이 형성될 수 있다.
또한, 제2 영역(II)에, 제2 핀형 구조체(F2)와 교차하고, 제4 방향(Y2)으로 연장되는 제2 더미 게이트 전극(220p)이 형성될 수 있다.
제1 더미 게이트 전극(120p) 및 제2 더미 게이트 전극(220)은 게이트 하드 마스크 패턴(2101)을 이용하여 형성될 수 있다.
제1 더미 게이트 전극(120p) 및 제1 핀형 구조체(F1) 사이와, 제2 더미 게이트 전극(220p) 및 제2 핀형 구조체(F2) 사이에, 제1 더미 게이트 절연막(130p 및 제2 더미 게이트 절연막(230p)이 형성될 수 있다.
제1 더미 게이트 전극(120p)의 측벽 상에, 제1 프리 게이트 스페이서(140p)가 형성될 수 있다. 제2 더미 게이트 전극(220p)의 측벽 상에, 제2 프리 게이트 스페이서(240p)가 형성될 수 있다.
도 20 및 도 21을 참고하면, 제1 더미 게이트 전극(120p)의 상면 및 제2 더미 게이트 전극(220p)의 상면을 노출시키는 층간 절연막(180)이 필드 절연막(105) 상에 형성될 수 있다.
좀 더 구체적으로, 제1 더미 게이트 전극(120p) 및 제1 프리 게이트 스페이서(140p)를 마스크로 이용하여, 제1 핀형 구조체(F1)의 일부를 제거할 수 있다. 이를 통해, 제1 더미 게이트 전극(120p) 및 제1 프리 게이트 스페이서(140p)의 양측에 제1 리세스(150r)가 형성될 수 있다.
이어서, 제1 액티브 패턴(112)과 제1 핀형 돌출부(100p) 사이에 제1 내측 스페이서(142)가 형성될 수 있다. 제1 액티브 패턴(112) 상에도 제1 내측 스페이서(142)가 형성될 수 있다.
제1 액티브 패턴(112)과, 제1 희생 패턴(111) 사이의 식각 선택비를 이용하여, 제1 희생 패턴(111)의 일부가 제거될 수 있다. 이어서, 제1 희생 패턴(111)의 일부를 제거한 부분에, 제1 내측 스페이서(142)가 형성될 수 있다.
이어서, 제1 리세스(150r) 내에 제1 에피택셜 패턴(150)이 형성될 수 있다.
또한, 제2 더미 게이트 전극(220p) 및 제2 프리 게이트 스페이서(240p)를 마스크로 이용하여, 제2 핀형 구조체(F2)의 일부를 제거할 수 있다. 이를 통해, 제2 더미 게이트 전극(220p) 및 제2 프리 게이트 스페이서(240p)의 양측에 제2 리세스(250r)가 형성될 수 있다.
이어서, 제2 액티브 패턴(212)과 제2 핀형 돌출부(200p) 사이에 제2 내측 스페이서(242)가 형성될 수 있다. 제2 액티브 패턴(212) 상에도 제2 내측 스페이서(242)가 형성될 수 있다.
제2 액티브 패턴(212)과, 제2 희생 패턴(211) 사이의 식각 선택비를 이용하여, 제2 희생 패턴(211)의 일부가 제거될 수 있다. 이어서, 제2 희생 패턴(211)의 일부를 제거한 부분에, 제2 내측 스페이서(242)가 형성될 수 있다.
이어서, 제2 리세스(150r) 내에 제2 에피택셜 패턴(250)이 형성될 수 있다.
제1 리세스(150r)를 형성하는 공정과, 제2 리세스(250r)를 형성하는 공정은 동시에 진행될 수도 있고, 서로 다른 공정을 통해 진행될 수도 있다. 또한, 제1 에피택셜 패턴(150)을 형성하는 공정과, 제2 에피택셜 패턴(250)을 형성하는 공정은 동시에 진행될 수도 있고, 서로 다른 공정을 통해 진행될 수도 있다.
이어서, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)을 덮는 층간 절연막(180)이 형성된다. 평탄화 공정을 통해, 제1 더미 게이트 전극(120p) 및 제2 더미 게이트 전극(220p)의 상면을 노출시킨다.
층간 절연막(190)이 형성되는 동안, 제1 외측 스페이서(141) 및 제2 외측 스페이서(241)가 각각 형성될 수 있다.
도 22 및 도 23을 참고하면, 제1 더미 게이트 전극(120p)과, 제1 더미 게이트 절연막(130p)과, 제1 희생 패턴(111)을 제거함으로써, 제1 영역(I)의 기판(100) 상에 제1 와이어 패턴(115)이 형성될 수 있다.
또한, 제2 더미 게이트 전극(220p)과, 제2 더미 게이트 절연막(230p)과, 제2 희생 패턴(211)을 제거함으로써, 제2 영역(II)의 기판(100) 상에 제2 와이어 패턴(215)이 형성될 수 있다.
제1 와이어 패턴(115)는 제1 핀형 돌출부(100p)와 이격되어 형성되고, 제2 와이어 패턴(215)는 제2 핀형 돌출부(200p)와 이격되어 형성될 수 있다.
덧붙여, 제1 더미 게이트 전극(120p)과, 제1 더미 게이트 절연막(130p)과, 제1 희생 패턴(111)을 제거함으로써, 제1 게이트 스페이서(140)에 의해 정의되는 제1 트렌치(140t)가 형성된다. 제1 트렌치(140t)는 제1 와이어 패턴(115)와 교차할 수 있다.
또한, 제2 더미 게이트 전극(220p)과, 제2 더미 게이트 절연막(230pP)과, 제2 희생 패턴(211)을 제거함으로써, 제2 게이트 스페이서(240)에 의해 정의되는 제2 트렌치(240t)가 형성된다. 제2 트렌치(240t)는 제2 와이어 패턴(215)와 교차할 수 있다.
제1 게이트 스페이서(140)는 제1 내측 스페이서(142) 및 제1 외측 스페이서(141)를 포함할 수 있다. 제2 게이트 스페이서(240)는 제2 내측 스페이서(242) 및 제2 외측 스페이서(241)를 포함할 수 있다.
도 24 및 도 25를 참고하면, 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(180)의 상면을 따라 제1 게이트 절연막(130)이 형성된다. 또한, 제2 트렌치(240t)의 측벽 및 바닥면과, 층간 절연막(180)의 상면을 따라 제2 게이트 절연막(230)이 형성된다.
제1 게이트 절연막(130)은 제1 와이어 패턴(115)의 둘레와, 필드 절연막(105)의 상면을 따라 형성될 수 있다. 제2 게이트 절연막(230)은 제2 와이어 패턴(215)의 둘레와, 필드 절연막(105)의 상면을 따라 형성될 수 있다.
이어서, 제1 게이트 절연막(130) 상에, 제1 TaN막(121)이 형성된다. 제1 TaN막(121)은 제1 게이트 절연막(130)의 프로파일을 따라 형성될 수 있다. 제1 TaN막(121)은 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(180)의 상면 상에 형성될 수 있다. 제1 TaN막(121)은 제1 와이어 패턴(115)의 둘레와, 필드 절연막(105)의 상면을 따라 형성될 수 있다.
제2 게이트 절연막(230) 상에, 제2 TaN막(221)이 형성된다. 제2 TaN막(221)은 제2 게이트 절연막(230)의 프로파일을 따라 형성될 수 있다. 제2 TaN막(221)은 제2 트렌치(240t)의 측벽 및 바닥면과, 층간 절연막(180)의 상면 상에 형성될 수 있다. 제2 TaN막(221)은 제2 와이어 패턴(215)의 둘레와, 필드 절연막(105)의 상면을 따라 형성될 수 있다.
이어서, 제1 TaN막(121) 상에, 제1 TiN막(122)이 형성된다. 제1 TiN막(122)은 제1 TaN막(121)의 프로파일을 따라 형성될 수 있다. 제1 TiN막(122)은 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(180)의 상면 상에 형성될 수 있다. 제1 TiN막(122)은 제1 와이어 패턴(115)의 둘레와, 필드 절연막(105)의 상면을 따라 형성될 수 있다.
제2 TaN막(221) 상에, 제2 TiN막(222)이 형성된다. 제2 TiN막(222)은 제2 TaN막(221)의 프로파일을 따라 형성될 수 있다. 제2 TiN막(222)은 제2 트렌치(240t)의 측벽 및 바닥면과, 층간 절연막(180)의 상면 상에 형성될 수 있다. 제2 TiN막(222)은 제2 와이어 패턴(215)의 둘레와, 필드 절연막(105)의 상면을 따라 형성될 수 있다.
이어서, 도 8 내지 11을 통해 설명한 과정을 통해, 제1 TiN막(122)은 제거될 수 있다.
이어서, 제1 트렌치(140t)를 도전 물질로 채워, 제1 와이어 패턴(115)과 교차하는 게이트 전극이 형성될 수 있다. 또한, 제2 트렌치(240t)를 도전 물질로 채워, 제2 와이어 패턴(215)과 교차하는 게이트 전극이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210: 핀형 패턴 115, 215: 와이어 패턴
120, 220: 게이트 전극 121, 221: TaN막
122, 222: TiN막

Claims (20)

  1. 티타늄 질화물(TiN)을 식각하는 식각용 조성물에서,
    상기 식각용 조성물은 상기 식각용 조성물의 총 중량에 대하여 5 내지 30 중량%의 과산화수소와, 20 초과 내지 40 미만 중량%의 산 화합물과, 0.001 내지 5 중량%의 부식 방지제를 포함하고,
    상기 산 화합물은 인산(H3PO4), 질산(HNO3), 염산(HCl), 요오드산(HI), 브롬산(HBr), 과염소산(HClO4), 규산(H2SiO3), 붕산(H3BO3), 초산(CH3COOH), 프로피온산(C2H5COOH), 락트산(CH3CH(OH)COOH) 및 글리콜산(HOCH2COOH)으로 이루어진 군에서 선택되는 적어도 1종 이상을 포함하고,
    상기 식각용 조성물의 pH는 2보다 작고,
    탄탈륨 질화물에 대한 상기 티타늄 질화물의 식각 선택비는 500 이상인 식각용 조성물.
  2. 제1 항에 있어서,
    상기 산 화합물은 인산을 포함하는 식각용 조성물.
  3. 제1 항에 있어서,
    상기 부식 방지제는 과황산암모늄, 황산암모늄, 제1인산암모늄, 제2인산암모늄, 제3인산암모늄, 염화암모늄, 초산암모늄, 탄산암모늄, 질산암모늄, 암모늄아이오다이드, 1,2,4-트리아졸(1,2,4-Triazole), 3-아미노트리아졸(3-Aminotriazole), 5-아미노테트라졸(5-Aminotetrazole), 벤조트리아졸(Benzotriazole), 피라졸(Pyrazole), 이미다졸(Imidazole), 아스코빅산(Ascorbic acid), 시트르산(Citric acid), 숙신산(Succinic acid), 말레산(Maleic acid), 말론산(Malonic acid), 싸이오글리콜산(Thioglycolic acid), 타닌산(Tannic acid), 메틸갈레이트(Methyl gallate), 에틸갈레이트(Ethyl gallate), 및 프로필갈레이트(Propyl gallate)로 이루어진 군에서 선택되는 적어도 1종 이상을 포함하는 식각용 조성물.
  4. 제1 항에 있어서,
    상기 식각용 조성물의 총 중량에 대하여 0.001 내지 5 중량%의 킬레이트제를 더 포함하고,
    상기 킬레이트제는 에틸렌디아민테트라아세트산(Ethylenediaminetetraacetic acid), 이미노디아세트산(Iminodiacetic acid), 디에틸렌트리아민펜타아세트산(Diethylenetriaminepentaacetic acid), 글리신(Glycine), 알라닌(Alanine), 발린(valine), 류신(Leucine), 이소류신(Isoleucine), 세린(serine), 트레오닌(Threonine), 티로신(Tyrosine), 페닐알라닌(Phenylalanine), 트립토판(Tryptophane), 아스파르트산(Aspartic acid), 클루타민산(Glutamic acid), 글루타민(glutamine), 아스파라긴(Asparagine), 리신(Lysine), 아르기닌(Arginine), 히스티딘(Histidine), 히드록시리신(Hydroxylysine), 시스테인(Cysteine), 메티오닌(Methionine), 시스틴(Cystine), 프롤린(Proline), 설파민산(Sulfamic acid), 및 히드록시프롤린(Hydroxyproline)로 이루어진 군에서 선택되는 적어도 1종 이상을 포함하는 식각용 조성물.
  5. 제1 항에 있어서,
    상기 식각용 조성용의 총 중량에 대하여 0.001 내지 0.1 중량%의 계면 활성제를 더 포함하고,
    상기 계면 활성제는 알킬 설포네이트, 암모늄 알킬 설포네이트, 알킬 에테르 설포네이트, 알킬 아릴 에테르 설포네이트, 알킬 포스페이트, 암모늄 알킬 포스페이트, 알킬 에테르 포스페이트, 알킬 아릴 에테르 포스페이트, 플루오르알킬 술폰이미드, 암모늄 플루오르알킬 술폰이미드, CnH2n+1CH2CH2SO3-NH4+, CnH2n+1CH2CH2SO3H, (CnH2n+1CH2CH2O)xPO(ONH4+)y(OCH2CH2OH)z, (CnH2n+1CH2CH2O)xPO(ONH4+)y(OCH2CH2OH)z, CnH2n+1CH2CH2O(OCH2CH2OH)xH, CnH2n+1SO2N(C2H5)(CH2CH2)xH, CnH2n+1CH2CH2OCH2(OH)CH2CH2N(CnH2n+1)2, 및 CnH2n+1CH2CH2OCH2(OCH2CH2)nCH2CH2N(CnH2n+1)2, CnF2n+1CH2CH2SO3-NH4+, CnF2n+1CH2CH2SO3H, (CnF2n+1CH2CH2O)xPO(ONH4+)y(OCH2CH2OH)z, CnF2n+1CH2CH2O(OCH2CH2OH)xH, CnF2n+1SO2N(C2H5)(CH2CH2)xH, CnF2n+1CH2CH2OCH2(OH)CH2CH2N(CnF2n+1)2, 및 CnF2n+1CH2CH2OCH2(OCH2CH2)nCH2CH2N(CnF2n+1)2로 이루어진 군에서 선택되는 적어도 1종 이상을 포함하는 식각용 조성물.
    상기 화학식에서 n은 1 내지 20 사이의 정수이고, x, y 및 z는 x+y+z=3을 만족하는 실수이다.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1 항에 있어서,
    상기 식각용 조성물은 잔부의 용매를 포함하고,
    상기 용매는 탈이온수(DIW)인 식각용 조성물.
  10. 티타늄 질화물(TiN)을 식각하는 식각용 조성물에서,
    상기 식각용 조성물은 과산화수소와, 산 화합물과, 부식 방지제를 포함하고,
    상기 과산화수소의 중량에 대한 상기 산 화합물의 중량의 비율은 1 내지 7 사이이고,
    상기 산 화합물은 인산(H3PO4), 질산(HNO3), 염산(HCl), 요오드산(HI), 브롬산(HBr), 과염소산(HClO4), 규산(H2SiO3), 붕산(H3BO3), 초산(CH3COOH), 프로피온산(C2H5COOH), 락트산(CH3CH(OH)COOH) 및 글리콜산(HOCH2COOH)으로 이루어진 군에서 선택되는 적어도 1종 이상을 포함하고,
    상기 식각용 조성물의 pH는 2보다 작고,
    탄탈륨 질화물에 대한 상기 티타늄 질화물의 식각 선택비는 500 이상인 식각용 조성물.
  11. 제10 항에 있어서,
    상기 산 화합물은 인산인 식각용 조성물.
  12. 제10 항에 있어서,
    상기 식각용 조성물은 상기 식각용 조성물의 총 중량에 대하여 5 내지 30 중량%의 과산화수소와, 15 내지 50 중량%의 산 화합물을 포함하는 식각용 조성물.
  13. 삭제
  14. 제1 트렌치와 제2 트렌치를 포함하는 층간 절연막을 형성하고,
    상기 제1 트렌치의 측벽과 바닥면을 따라 제1 TaN막을 형성하고, 상기 제2 트렌치의 측벽과 바닥면을 따라 제2 TaN막을 형성하고,
    상기 제1 TaN막 상의 제1 TiN막과, 제2 TaN막 상의 제2 TiN막을 형성하고,
    상기 제2 TiN막 상에, 마스크 패턴을 형성하고,
    상기 마스크 패턴을 이용하여, 습식 식각으로 상기 제1 TiN막을 제거하여 제1 TaN막을 노출시키는 것을 포함하고,
    상기 습식 식각은 식각용 조성물을 이용하고,
    상기 식각용 조성물은 상기 식각용 조성물의 총 중량에 대하여 5 내지 30 중량%의 과산화수소와, 20 초과 내지 40 미만 중량%의 산 화합물과, 0.001 내지 5 중량%의 부식 방지제를 포함하고,
    상기 산 화합물은 인산(H3PO4), 질산(HNO3), 염산(HCl), 요오드산(HI), 브롬산(HBr), 과염소산(HClO4), 규산(H2SiO3), 붕산(H3BO3), 초산(CH3COOH), 프로피온산(C2H5COOH), 락트산(CH3CH(OH)COOH) 및 글리콜산(HOCH2COOH)으로 이루어진 군에서 선택되는 1종 이상을 포함하고,
    상기 식각용 조성물의 pH는 2보다 작고,
    상기 식각용 조성물에서, 상기 제1 TaN막에 대한 상기 제1 TiN막의 식각 선택비는 500 이상인 반도체 장치 제조 방법.
  15. 제14 항에 있어서,
    상기 마스크 패턴을 제거한 후, 상기 제1 TaN막 상에 제1 트렌치를 채우는 제1 상부 전극막과, 상기 제2 TiN막 상에 제2 트렌치를 채우는 제2 상부 전극막을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  16. 제14 항에 있어서,
    필드 절연막의 상면보다 돌출된 상면을 각각 포함하는 제1 핀형 패턴 및 제2 핀형 패턴을 형성하는 것으로 더 포함하고,
    상기 제1 트렌치는 상기 제1 핀형 패턴과 교차하고, 상기 제2 트렌치는 상기 제2 핀형 패턴과 교차하는 반도체 장치 제조 방법.
  17. 제16 항에 있어서,
    상기 제1 TaN막은 상기 필드 절연막의 상면보다 위로 돌출된 상기 제1 핀형 패턴의 프로파일을 따라 형성되고,
    상기 제2 TaN막은 상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 핀형 패턴의 프로파일을 따라 형성되는 반도체 장치 제조 방법.
  18. 제14 항에 있어서,
    기판 상에, 상기 기판과 이격되는 제1 와이어 패턴 및 제2 와이어 패턴을 형성하는 것을 더 포함하고,
    상기 제1 트렌치는 상기 제1 와이어 패턴과 교차하고, 상기 제2 트렌치는 상기 제2 와이어 패턴과 교차하는 반도체 장치 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 TaN막은 상기 제1 와이어 패턴의 둘레를 따라 형성되고,
    상기 제2 TaN막은 상기 제2 와이어 패턴의 둘레를 따라 형성되는 반도체 장치 제조 방법.
  20. 제14 항에 있어서,
    상기 제1 TiN막은 상기 제1 트렌치의 측벽 및 바닥면을 따라 형성되고, 상기 제2 TiN막은 상기 제2 트렌치의 측벽 및 바닥면을 따라 형성되는 반도체 장치 제조 방법.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102740456B1 (ko) * 2016-11-29 2024-12-06 삼성전자주식회사 식각용 조성물 및 이를 이용한 반도체 장치 제조 방법
US10125316B2 (en) * 2016-12-20 2018-11-13 Innolux Corporation Etching solution and manufacturing method of display
US11114347B2 (en) * 2017-06-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
US10870799B2 (en) * 2017-08-25 2020-12-22 Versum Materials Us, Llc Etching solution for selectively removing tantalum nitride over titanium nitride during manufacture of a semiconductor device
US10573521B2 (en) * 2018-01-30 2020-02-25 International Business Machines Corporation Gate metal patterning to avoid gate stack attack due to excessive wet etching
CN112752867B (zh) 2018-09-12 2024-05-24 富士胶片电子材料美国有限公司 蚀刻组合物
KR102665340B1 (ko) * 2018-09-18 2024-05-14 삼성전자주식회사 식각 조성물 및 이를 이용한 반도체 소자의 제조 방법
US11037792B2 (en) 2018-10-25 2021-06-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure etching solution and method for fabricating a semiconductor structure using the same etching solution
KR102591806B1 (ko) * 2018-11-12 2023-10-23 삼성디스플레이 주식회사 은 함유 박막의 식각 조성물, 이를 이용한 패턴 형성 방법 및 표시장치의 제조 방법
EP3674442A1 (en) 2018-12-24 2020-07-01 IMEC vzw Etching using an electrolyzed chloride solution
KR102700236B1 (ko) * 2019-02-28 2024-08-29 동우 화인켐 주식회사 식각액 조성물 및 이를 이용한 식각 방법 및 금속 패턴의 형성 방법
KR102653026B1 (ko) * 2019-03-07 2024-04-01 동우 화인켐 주식회사 식각액 조성물 및 이를 이용한 식각 방법 및 금속 패턴의 형성 방법
KR102243569B1 (ko) 2019-04-05 2021-04-23 주식회사 이엔에프테크놀로지 식각 조성물 및 이를 이용하는 식각 방법
KR102757075B1 (ko) 2019-04-24 2025-01-21 주식회사 이엔에프테크놀로지 식각 조성물 및 이를 이용하는 식각 방법
KR102803400B1 (ko) 2019-06-11 2025-05-02 삼성전자주식회사 반도체 장치
JP2020202320A (ja) 2019-06-12 2020-12-17 関東化学株式会社 過酸化水素分解抑制剤
KR102354378B1 (ko) * 2019-08-27 2022-01-21 엘티씨에이엠 주식회사 과산화수소를 이용한 질화티탄막 식각용 고선택비 식각액 조성물
EP4029050A4 (en) * 2019-09-10 2022-10-12 FUJIFILM Electronic Materials U.S.A, Inc. ETCHING COMPOSITION
KR102745413B1 (ko) * 2019-12-26 2024-12-20 동우 화인켐 주식회사 텅스텐막 및 질화티탄막 식각액 조성물, 이를 이용한 텅스텐막 및 질화티탄막의 식각 방법, 및 이에 따라 제조된 전자 디바이스
CN113126831A (zh) * 2019-12-31 2021-07-16 英属维尔京群岛商天材创新材料科技股份有限公司 蚀刻液、触控面板及其制作方法
US11309190B2 (en) * 2020-01-17 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
KR20210100258A (ko) 2020-02-05 2021-08-17 삼성전자주식회사 식각 조성물 및 이를 이용한 반도체 소자의 제조 방법
KR20220146495A (ko) * 2020-03-04 2022-11-01 버슘머트리얼즈 유에스, 엘엘씨 질화티탄 및 몰리브덴 전도성 금속 라인용 에칭액
JP7449127B2 (ja) * 2020-03-11 2024-03-13 株式会社Screenホールディングス 基板処理液、基板処理方法および基板処理装置
CN114318344A (zh) * 2020-09-29 2022-04-12 上海飞凯材料科技股份有限公司 一种蚀刻组合物及其应用
CN114106835A (zh) * 2021-11-11 2022-03-01 Tcl华星光电技术有限公司 蚀刻液组合物及显示面板
CN114350365A (zh) * 2021-12-07 2022-04-15 湖北兴福电子材料有限公司 一种稳定蚀刻氮化钛的蚀刻液
CN114369462A (zh) * 2021-12-16 2022-04-19 湖北兴福电子材料有限公司 一种选择性蚀刻氮化钛及钨的蚀刻液
KR20250052846A (ko) * 2023-10-12 2025-04-21 동우 화인켐 주식회사 티타늄계 금속막용 식각액 조성물

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6468913B1 (en) * 2000-07-08 2002-10-22 Arch Specialty Chemicals, Inc. Ready-to-use stable chemical-mechanical polishing slurries
KR20030057204A (ko) 2001-12-28 2003-07-04 동부전자 주식회사 절연막의 습식식각 또는 화학적 건식식각을 이용한 반도체커패시터 제조방법
US20040175942A1 (en) * 2003-01-03 2004-09-09 Chang Song Y. Composition and method used for chemical mechanical planarization of metals
KR100486300B1 (ko) 2003-01-14 2005-04-29 삼성전자주식회사 다마신 기법으로 비트라인을 형성하는 반도체 소자의 제조방법
EP1622742A4 (en) * 2003-05-12 2009-06-10 Advanced Tech Materials CMP COMPOSITIONS FOR STEP II COPPER EQUIPMENT AND OTHER ASSOCIATED MATERIALS AND USE METHOD THEREFOR
JP4535232B2 (ja) 2003-11-17 2010-09-01 三菱瓦斯化学株式会社 チタンまたはチタン合金のエッチング液
KR100637970B1 (ko) * 2004-09-17 2006-10-23 동부일렉트로닉스 주식회사 반도체 소자의 캐패시터 및 그 제조방법
WO2007072727A1 (ja) 2005-12-20 2007-06-28 Mitsubishi Gas Chemical Company, Inc. 配線基板の残渣除去用組成物および洗浄方法
KR20070070874A (ko) 2005-12-29 2007-07-04 주식회사 하이닉스반도체 미세 알루미늄패턴의 형성 방법
KR100831257B1 (ko) 2006-12-22 2008-05-22 동부일렉트로닉스 주식회사 시모스 이미지 센서 및 그 제조 방법
US8183195B2 (en) * 2007-02-14 2012-05-22 Avantor Performance Materials, Inc. Peroxide activated oxometalate based formulations for removal of etch residue
KR100953022B1 (ko) 2007-03-15 2010-04-14 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성방법
JP5371416B2 (ja) * 2008-12-25 2013-12-18 富士フイルム株式会社 研磨液及び研磨方法
KR101602499B1 (ko) 2009-07-22 2016-03-11 동우 화인켐 주식회사 금속 배선 형성을 위한 식각액 조성물
WO2011010872A2 (ko) 2009-07-22 2011-01-27 동우 화인켐 주식회사 금속 배선 형성을 위한 식각액 조성물
WO2011010879A2 (ko) 2009-07-23 2011-01-27 동우 화인켐 주식회사 액정표시장치용 어레이 기판의 제조방법
KR101608088B1 (ko) 2009-07-23 2016-04-01 동우 화인켐 주식회사 액정표시장치용 어레이 기판의 제조방법
KR20110077281A (ko) 2009-12-30 2011-07-07 주식회사 동부하이텍 반도체 소자의 제조 방법
SG189292A1 (en) 2010-10-06 2013-05-31 Advanced Tech Materials Composition and process for selectively etching metal nitrides
KR101339316B1 (ko) 2011-05-06 2013-12-09 솔브레인 주식회사 유리 손상이 없는 구리 / 몰리브데늄막 또는 몰리브데늄 / 구리 / 몰리브데늄 3중 막의 식각 조성물
CN104145324B (zh) * 2011-12-28 2017-12-22 恩特格里斯公司 用于选择性蚀刻氮化钛的组合物和方法
JP2014103179A (ja) 2012-11-16 2014-06-05 Fujifilm Corp 半導体基板のエッチング液、これを用いたエッチング方法及び半導体素子の製造方法
SG11201509933QA (en) * 2013-06-06 2016-01-28 Advanced Tech Materials Compositions and methods for selectively etching titanium nitride
EP3039098B1 (en) 2013-08-30 2020-09-30 Entegris, Inc. Compositions and methods for selectively etching titanium nitride
KR102088840B1 (ko) * 2013-09-10 2020-04-16 동우 화인켐 주식회사 니켈계 금속막 및 TiN 식각액 조성물
KR20150050948A (ko) 2013-11-01 2015-05-11 솔브레인 주식회사 구리/몰리브데늄 합금막의 식각액 조성물
TWI659088B (zh) * 2014-03-18 2019-05-11 Fujifilm Electronic Materials U. S. A., Inc. 蝕刻組成物
JP6657770B2 (ja) 2014-11-27 2020-03-04 三菱瓦斯化学株式会社 液体組成物およびこれを用いたエッチング方法
KR101587758B1 (ko) 2015-03-05 2016-01-21 동우 화인켐 주식회사 질화 티탄(TiN) 막의 식각액 조성물 및 그를 이용한 금속배선의 형성 방법
US9490255B1 (en) * 2015-12-01 2016-11-08 International Business Machines Corporation Complementary metal oxide semiconductor replacement gate high-k metal gate devices with work function adjustments
KR102740456B1 (ko) * 2016-11-29 2024-12-06 삼성전자주식회사 식각용 조성물 및 이를 이용한 반도체 장치 제조 방법
KR102770063B1 (ko) * 2016-11-29 2025-02-21 솔브레인 주식회사 식각용 조성물 및 식각용 조성물을 이용한 반도체 소자의 식각 방법

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