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KR102736599B1 - 반도체 모듈 - Google Patents

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KR102736599B1
KR102736599B1 KR1020200078293A KR20200078293A KR102736599B1 KR 102736599 B1 KR102736599 B1 KR 102736599B1 KR 1020200078293 A KR1020200078293 A KR 1020200078293A KR 20200078293 A KR20200078293 A KR 20200078293A KR 102736599 B1 KR102736599 B1 KR 102736599B1
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KR
South Korea
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external connection
connection terminals
shielding
conductive pattern
main board
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Inventor
최병준
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삼성전자주식회사
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Abstract

반도체 모듈은 메인 보드, 복수개의 외부접속단자들, 반도체 패키지 및 차폐판을 포함할 수 있다. 상기 외부접속단자들은 상기 메인 보드의 상부면에 배치될 수 있다. 상기 반도체 패키지는 상기 메인 보드의 상부에 배치되어 상기 외부접속단자들을 매개로 상기 메인 보드에 전기적으로 연결될 수 있다. 상기 반도체 패키지는 상기 외부접속단자들을 둘러싸서 상기 외부접속단자들로부터 방출되는 EMI를 차폐하는 차폐 펜스(shielding fence)를 포함할 수 있다. 상기 차폐판은 상기 반도체 패키지를 둘러싸도록 배치될 수 있다. 상기 차폐판은 상기 외부접속단자들 중 접지 단자에 전기적으로 연결되어 상기 반도체 패키지로부터 방출되는 EMI를 상기 접지 단자를 통해서 방사할 수 있다. 따라서, 차폐 펜스가 외부접속단자들을 둘러싸도록 배치됨으로써, 외부접속단자들로부터 방출되는 EMI를 차폐할 수 있다.

Description

반도체 모듈{SEMICONDUCTOR MODULE}
본 발명은 반도체 모듈에 관한 것이다. 보다 구체적으로는, 메인 보드에 실장된 반도체 패키지를 포함하는 반도체 모듈에 관한 것이다.
일반적으로, 반도체 모듈은 메인 보드, 복수개의 외부접속단자들 및 반도체 패키지를 포함할 수 있다. 반도체 패키지는 외부접속단자들을 매개로 메인 보드에 실장될 수 있다.
관련 기술들에 따르면, 차폐판이 반도체 패키지의 상부면과 측면들을 둘러싸서, 반도체 패키지로부터 방출되는 전자파(Electromagnetic Interference : EMI)를 차폐할 수 있다. 그러나, 외부접속단자들의 측면들을 노출되어 있기 때문에, 외부접속단자들로부터 방출되는 EMI는 차폐할 수가 없다.
본 발명은 외부접속단자들로부터 방출되는 EMI를 차폐할 수 있는 반도체 모듈을 제공한다.
본 발명의 일 견지에 따른 반도체 모듈은 메인 보드, 복수개의 외부접속단자들, 패키지 기판, 적어도 하나의 반도체 칩, 몰딩 부재 및 차폐판을 포함할 수 있다. 상기 외부접속단자들은 상기 메인 보드의 상부면에 배치될 수 있다. 상기 패키지 기판은 상기 메인 보드의 상부에 배치된 코어 절연층, 상기 코어 절연층에 구비되어 상기 외부접속단자들에 전기적으로 연결된 도전 패턴, 상기 코어 절연층의 상부면에 배치되어 상기 도전 패턴을 부분적으로 노출시키는 상부 절연 패턴, 및 상기 코어 절연층의 하부면에 배치되어 상기 도전 패턴을 부분적으로 노출시키는 하부 절연 패턴을 포함할 수 있다. 상기 반도체 칩은 상기 패키지 기판의 상부면에 배치되어 상기 도전 패턴에 전기적으로 연결될 수 있다. 상기 몰딩 부재는 상기 패키지 기판의 상부면에 형성되어 상기 적어도 하나의 반도체 칩을 덮을 수 있다. 상기 차폐판은 상기 몰딩 부재의 상부면과 측면 및 상기 패키지 기판의 측면에 배치되어 상기 반도체 칩으로부터 방출되는 전자파(Electromagnetic Interference : EMI)를 차폐할 수 있다. 상기 하부 절연 패턴은 상기 하부 절연 패턴의 하부면 가장자리로부터 연장되어 상기 외부접속단자들을 둘러싸도록 상기 메인 보드의 상부면에 맞대어져서 상기 외부접속단자들로부터 방출되는 EMI를 차폐하는 차폐 펜스(shielding fence)를 일체로 포함할 수 있다. 상기 차폐 펜스 내에 상기 차폐 펜스의 강성을 보강시키는 보강 부재가 배치될 수 있다.
본 발명의 다른 견지에 따른 반도체 모듈은 메인 보드, 복수개의 외부접속단자들, 패키지 기판, 적어도 하나의 반도체 칩, 몰딩 부재, 차폐판 및 차폐 펜스를 포함할 수 있다. 상기 외부접속단자들은 상기 메인 보드의 상부면에 배치될 수 있다. 상기 패키지 기판은 상기 메인 보드의 상부에 배치된 코어 절연층, 상기 코어 절연층에 구비되어 상기 외부접속단자들에 전기적으로 연결된 도전 패턴, 상기 코어 절연층의 상부면에 배치되어 상기 도전 패턴을 부분적으로 노출시키는 상부 절연 패턴, 및 상기 코어 절연층의 하부면에 배치되어 상기 도전 패턴을 부분적으로 노출시키는 하부 절연 패턴을 포함할 수 있다. 상기 반도체 칩은 상기 패키지 기판의 상부면에 배치되어 상기 도전 패턴에 전기적으로 연결될 수 있다. 상기 몰딩 부재는 상기 패키지 기판의 상부면에 형성되어 상기 적어도 하나의 반도체 칩을 덮을 수 있다. 상기 차폐판은 상기 몰딩 부재의 상부면과 측면 및 상기 패키지 기판의 측면에 배치되어 상기 반도체 칩으로부터 방출되는 전자파(Electromagnetic Interference : EMI)를 차폐할 수 있다. 상기 차폐 펜스는 상기 하부 절연 패턴의 하부면 가장자리와 상기 메인 보드의 상부면 사이에 개재되어 상기 외부접속단자들을 둘러싸서 상기 외부접속단자들로부터 방출되는 EMI를 차폐할 수 있다.
본 발명의 또 다른 견지에 따른 반도체 모듈은 메인 보드, 복수개의 외부접속단자들, 반도체 패키지 및 차폐판을 포함할 수 있다. 상기 외부접속단자들은 상기 메인 보드의 상부면에 배치될 수 있다. 상기 반도체 패키지는 상기 메인 보드의 상부에 배치되어 상기 외부접속단자들을 매개로 상기 메인 보드에 전기적으로 연결될 수 있다. 상기 반도체 패키지는 상기 외부접속단자들을 둘러싸서 상기 외부접속단자들로부터 방출되는 EMI를 차폐하는 차폐 펜스(shielding fence)를 포함할 수 있다. 상기 차폐판은 상기 반도체 패키지를 둘러싸도록 배치될 수 있다. 상기 차폐판은 상기 외부접속단자들 중 접지 단자에 전기적으로 연결되어 상기 반도체 패키지로부터 방출되는 EMI를 상기 접지 단자를 통해서 방사할 수 있다.
상기된 본 발명에 따르면, 차폐 펜스가 외부접속단자들을 둘러싸도록 배치됨으로써, 외부접속단자들로부터 방출되는 EMI를 차폐할 수 있다. 특히, 차폐 펜스는 하부 절연 패턴으로부터 연장된 하부 절연 패턴의 일부이므로, 차폐 펜스를 별도로 형성하는 추가 공정이 요구되지 않을 수 있다. 또한, 차폐판은 도전 패턴을 통해서 외부접속단자들 중 접지 단자에 전기적으로 연결되므로, 반도체 칩으로부터 발생된 EMI가 접지 단자를 통해서 방사될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 모듈을 나타낸 단면도이다.
도 2는 도 1에 도시된 반도체 모듈의 패키지 기판을 나타낸 저면도이다.
도 3은 도 1의 A 부위를 확대해서 나타낸 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 모듈을 나타낸 단면도이다.
도 5는 도 2의 B 부위를 확대해서 나타낸 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 모듈을 나타낸 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 모듈을 나타낸 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 모듈을 나타낸 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 모듈을 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 모듈을 나타낸 단면도이고, 도 2는 도 1에 도시된 반도체 모듈의 패키지 기판을 나타낸 저면도이며, 도 3은 도 1의 A 부위를 확대해서 나타낸 단면도이다.
도 1 내지 도 3을 참조하면, 본 실시예에 따른 반도체 모듈(semiconductor module)(100)은 메인 보드(main board)(110), 복수개의 외부접속단자(external terminal)(160)들, 반도체 패키지(semiconductor package) 및 차폐판(shielding plate)(150)을 포함할 수 있다.
외부접속단자(160)들은 메인 보드(110)의 상부면에 배치될 수 있다. 외부접속단자(160)들은 신호 단자(signal terminal)(162), 파워 단자(power terminal)(164) 및 접지 단자(ground terminal)(166)를 포함할 수 있다. 외부접속단자(160)들은 솔더 볼(solder ball)을 포함할 수 있다.
반도체 패키지는 메인 보드(110)의 상부에 배치되어, 외부접속단자(160)들을 매개로 메인 보드(110)에 전기적으로 연결될 수 있다. 즉, 외부접속단자(160)들이 반도체 패키지의 하부면과 메인 보드(110)의 상부면 사이에 개재되어, 반도체 패키지와 메인 보드(110)를 전기적으로 연결시킬 수 있다.
반도체 패키지는 패키지 기판(package substrate)(200), 반도체 칩(semiconductor chip)(120), 도전성 와이어(conductive wire)(130) 및 몰딩 부재(molding member)(140)를 포함할 수 있다. 패키지 기판(200)이 메인 보드(110)의 상부에 배치되어, 외부접속단자(160)들을 매개로 메인 보드(110)에 전기적으로 연결될 수 있다.
반도체 칩(120)은 패키지 기판(200)의 상부면에 배치될 수 있다. 반도체 칩(120)은 패드(pad)(112)를 포함할 수 있다. 본 실시예에서, 패드(112)는 반도체 칩(120)의 상부면에 배치될 수 있다.
도전성 와이어(130)는 반도체 칩(120)의 패드(112)를 패키지 기판(200)에 전기적으로 연결시킬 수 있다. 즉, 도전성 와이어(130)는 반도체 칩(120)의 패드(112)에 연결된 상단, 및 패키지 기판(200)에 연결된 하단을 포함할 수 있다.
몰딩 부재(140)는 패키지 기판(200)의 상부면에 형성되어 반도체 칩(120)을 덮을 수 있다. 몰딩 부재(140)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound ; EMC)를 포함할 수 있다.
패키지 기판(200)은 코어 절연층(core insulation layer)(210), 도전 패턴(conductive pattern)(220), 상부 절연 패턴(upper insulation pattern)(230) 및 하부 절연 패턴(lower insulation pattern)(240)을 포함할 수 있다. 코어 절연층(210)은 절연 물질을 포함할 수 있다. 절연 물질의 종류는 특정 물질로 국한되지 않을 수 있다.
도전 패턴(220)은 상부 도전 패턴(upper conductive pattern)(222), 하부 도전 패턴(lower conductive pattern)(224) 및 도전 라인(conductive line)(226)들을 포함할 수 있다. 상부 도전 패턴(222)은 코어 절연층(210)의 상부면에 배치될 수 있다. 상부 도전 패턴(222)은 복수개의 상부 패드들을 포함할 수 있다. 도전성 와이어(130)의 하단이 상부 패드에 연결될 수 있다. 하부 도전 패턴(224)은 코어 절연층(210)의 하부면에 배치될 수 있다. 하부 도전 패턴(224)은 복수개의 하부 패드들을 포함할 수 있다. 도전 라인(226)들은 코어 절연층(210)의 내부에 수직 방향을 따라 형성되어, 상부 도전 패턴(222)과 하부 도전 패턴(224)을 전기적으로 연결시킬 수 있다. 도전 패턴(220)은 구리와 같은 금속 물질을 포함할 수 있으나, 특정 금속으로 국한되지 않을 수 있다.
상부 절연 패턴(230)은 코어 절연층(210)의 상부면에 형성될 수 있다. 상부 절연 패턴(230)은 상부 도전 패턴(222)의 상부 패드들을 노출시키는 개구부들을 가질 수 있다. 상부 절연 패턴(230)은 솔더 레지스트를 포함할 수 있으나, 특정 절연 물질로 국한되지 않을 수 있다.
하부 절연 패턴(240)은 코어 절연층(210)의 하부면에 형성될 수 있다. 하부 절연 패턴(240)은 하부 도전 패턴(224)의 하부 패드들을 노출시키는 개구부들을 가질 수 있다. 하부 절연 패턴(240)은 솔더 레지스트를 포함할 수 있으나, 특정 절연 물질로 국한되지 않을 수 있다. 하부 절연 패턴(240)의 개구부들을 통해 노출된 하부 패드들이 외부접속단자(160)들을 통해서 메인 보드(110)에 전기적으로 연결될 수 있다.
다른 실시예로서, 패키지 기판(200)은 단일 금속 패턴, 단일 금속 패턴의 상부면에 형성된 상부 절연 패턴, 및 단일 금속 패턴의 하부면에 형성된 하부 절연 패턴을 포함할 수도 있다.
외부접속단자(160)들, 특히 최외곽 외부접속단자(160)들로부터 수평 방향을 따라 방출되는 전자파(Electromagnetic Interference : EMI)를 차폐하기 위해서, 차폐 펜스(shielding fence)(250)가 외부접속단자(160)들을 둘러쌀 수 있다.
본 실시예에서, 차폐 펜스(250)는 하부 절연 패턴(240)의 하부면 가장자리와 메인 보드(110)의 상부면 사이에 배치될 수 있다. 차폐 펜스(250)는 외부접속단자(160)들 전체를 둘러싸게 되므로, 차폐 펜스(250)는 대략 직사각틀 형상을 가질 수 있다. 특히, 차폐 펜스(250)는 하부 절연 패턴(240)의 하부면 가장자리로부터 메인 보드(110)의 상부면을 향해 연장될 수 있다. 즉, 차폐 펜스(250)는 하부 절연 패턴(240)의 일부일 수 있다. 따라서, 차폐 펜스(250)는 하부 절연 패턴(240)의 재질인 솔더 레지스트를 포함할 수 있다. 이와 같이, 차폐 펜스(250)는 하부 절연 패턴(240)과 함께 형성되므로, 차폐 펜스(250)를 형성하기 위한 별도의 공정이 요구되지 않을 수 있다.
또한, 차폐 펜스(250)는 메인 보드(110)의 상부면으로부터 이격된 하부면을 가질 수 있다. 즉, 차폐 펜스(250)는 외부접속단자(160)의 두께보다 얇은 두께를 가질 수 있다. 따라서, 차폐 펜스(250)의 하부면과 메인 보드(110)의 상부면 사이에는 갭이 형성될 수 있다. 이러한 갭은 차폐 펜스(250)를 하부 절연 패턴(240)에 형성시키는 공정에서의 공차 여유도를 주기 위함이다. 예를 들어서, 하부 절연 패턴(240)으로부터 연장된 차폐 펜스(250)가 외부접속단자(160)의 두께보다 두꺼운 두께를 갖게 되면, 하부 도전 패턴(224)과 메인 보드(110) 사이의 거리가 설정된 거리보다 늘어날 수 있다. 이러한 경우, 외부접속단자(160)가 메인 보드(110)에 접촉하지 못하게 되어, 패키지 기판(200)과 메인 보드(110)가 전기적으로 연결되지 못할 수 있다. 이러한 패키지 기판(200)과 메인 보드(110) 사이의 전기적 접속 불량을 방지하기 위해서, 차폐 펜스(250)에 외부접속단자(160)의 두께보다 얇은 두께를 부여하는 것이다.
본 실시예에서, 차폐 펜스(250)는 외부접속단자(160)의 두께의 2/3 이상의 두께 내지 외부접속단자(160)의 두께 미만의 두께를 가질 수 있다. 예를 들어서, 외부접속단자(160)의 두께가 대략 140μm인 경우, 차폐 펜스(250)의 두께는 대략 93.3μm 내지 140μm 미만일 수 있다. 또한, 외부접속단자(160)의 두께가 대략 500μm인 경우, 차폐 펜스(250)의 두께는 대략 333.3μm 내지 500μm 미만일 수 있다. 또한, 차폐 펜스(250)의 수평 방향의 폭은 대략 200μm 이상일 수 있다.
이와 같이, 차폐 펜스(250)가 외부접속단자(160)들 전체를 둘러싸고 있으므로, 외부접속단자(160)들에서 발생된 EMI는 차폐 펜스(250)에 막히게 되어, 외부접속단자(160)들로부터 발생된 EMI가 반도체 모듈(100)의 외부로 방출되는 것이 억제될 수 있다.
부가적으로, 차폐 펜스(250)의 강성을 보강하기 위해, 보강 부재(260)가 차폐 펜스(250)의 내부에 배치될 수 있다. 본 실시예에서, 보강 부재(260)는 하부 도전 패턴(224)으로부터 차폐 펜스(250)의 내부로 연장될 수 있다. 즉, 보강 부재(260)는 하부 도전 패턴(224)의 일부일 수 있다. 따라서, 보강 부재(260)는 하부 도전 패턴(224)과 함께 형성되므로, 보강 부재(260)를 형성하기 위한 별도의 공정이 요구되지 않을 수 있다.
예를 들어서, 코어 절연층(210)의 하부면에 도금된 하부 도전막을 패터닝하여 하부 도전 패턴(224)을 형성하는 공정에서, 하부 도전 패턴(224)의 가장자리에 하부 도전 패턴(224)의 중앙부의 두께보다 두꺼운 두께를 부여할 수 있다. 따라서, 하부 도전 패턴(224)을 형성하는 공정에 의해서 보강 부재(260)가 하부 도전 패턴(224)에 자연적으로 형성될 수 있다.
이에 따라, 보강 부재(260)를 포함하는 하부 도전 패턴(224) 상에 균일한 두께를 갖는 하부 절연 패턴(240)을 형성하는 공정에 의해서, 차폐 펜스(250)를 하부 절연 패턴(240)에 자연적으로 형성시킬 수 있다. 즉, 보강 부재(260)는 하부 도전 패턴(224)보다 아래로 돌출되어 있으므로, 보강 부재(260) 상에 형성된 하부 절연 패턴(240) 부분, 즉 차폐 펜스(250)가 중앙의 하부 도전 패턴(224) 상에 형성된 하부 절연 패턴(240) 부분보다 아래로 돌출될 수가 있게 된다. 이와 같이, 보강 부재(260)와 차폐 펜스(250)를 형성하기 위한 별도의 공정들이 요구되지 않을 수 있다.
한편, EMI는 외부접속단자(160)들뿐만 아니라 반도체 칩(120)으로부터도 방출될 수 있다. 반도체 칩(120)으로부터 발생된 EMI를 차폐하기 위해서, 차폐판(150)이 반도체 칩(120)을 둘러쌀 수 있다. 차폐판(150)은 금속과 같은 도전성 물질을 포함할 수 있다.
구체적으로, 차폐판(150)은 몰딩 부재(140)의 상부면과 측면들, 및 패키지 기판(200)의 측면들에 배치될 수 있다. 따라서, 반도체 칩(120)은 차폐판(150)으로 둘러싸일 수 있다. 반면에, 차폐판(150)이 패키지 기판(200)의 하부면에도 배치되면, 외부접속단자(160)들이 도전성 물질로 이루어진 차폐판(150)으로 인해서 서로 쇼트될 수 있다. 따라서, 차폐판(150)은 패키지 기판(200)의 하부면에는 배치되지 않을 수 있다.
차폐판(150)의 EMI 차폐 효과를 더욱 높이기 위해서, 차폐판(150)은 하부 도전 패턴(224)을 통해서 외부접속단자(160)들 중에서 접지 단자(166)에 전기적으로 연결될 수 있다. 즉, 패키지 기판(200)의 측면에 위치한 차폐판(150) 부분이 하부 도전 패턴(224)에 연결될 수 있다. 따라서, 하부 도전 패턴(224)은 차폐판(150) 부분에 연결된 접지 라인(228)을 포함할 수 있다. 이와 같이, 반도체 칩(120)으로부터 발생된 EMI는 차폐판(150), 접지 라인(228), 및 하부 도전 패턴(224)을 경유해서 접지 단자(166)를 통해 방출될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 모듈을 나타낸 단면도이고, 도 5는 도 2의 B 부위를 확대해서 나타낸 단면도이다.
본 실시예에 따른 반도체 모듈(100a)은 차폐 펜스를 제외하고는 도 1에 도시된 반도체 모듈(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 4 및 도 5를 참조하면, 본 실시예의 차폐 펜스(252)는 메인 보드(110)의 상부면에 접촉된 하부면을 가질 수 있다. 즉, 차폐 펜스(252)는 외부접속단자(160)의 두께와 실질적으로 동일한 두께를 가질 수 있다. 따라서, 차폐 펜스(252)의 하부면과 메인 보드(110)의 상부면 사이에는 갭이 형성되지 않을 수 있다. 그러므로, 패키지 기판(200)과 메인 보드(110) 사이의 공간은 차폐 펜스(252)로 완전히 막힐 수 있다. 이와 같이, 외부접속단자(160)들로부터 발생된 EMI가 방출될 수 있는 공간이 차폐 펜스(252)에 의해 완전히 막히게 되므로, 본 실시예의 차폐 펜스(252)는 도 1에 도시된 차폐 펜스(250)보다 높은 EMI 차폐 성능을 가질 수 있다.
차폐 펜스(252)가 메인 보드(110)의 상부면과 접촉함에 따라, 차폐판(150)의 하단도 메인 보드(110)의 상부면에 접촉할 수 있다.
전술한 바와 같이, 차폐 펜스(252)와 메인 보드(110) 사이의 갭은 차폐 펜스(252)를 하부 절연 패턴(240)에 형성시키는 공정에서의 공차 여유도를 주기 위함인데, 이러한 갭은 차폐 펜스(252)의 EMI 차폐 성능을 약간 저하시킬 수 있다. 따라서, 본 실시예에서는, 차폐 펜스(252)의 하부면을 메인 보드(110)의 상부면에 맞대어지게 함으로써, 차폐 펜스(252)와 메인 보드(110) 사이의 갭을 제거하는 것이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 모듈을 나타낸 단면도이다.
본 실시예에 따른 반도체 모듈(100b)은 차폐 펜스를 제외하고는 도 1에 도시된 반도체 모듈(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 6을 참조하면, 차폐 펜스(254)는 차폐판(150)의 외부에 배치될 수 있다. 구체적으로, 차폐 펜스(254)는 차폐판(150)의 외측면 하부에 배치되어, 메인 보드(110)와 패키지 기판(200) 사이의 공간을 막을 수 있다. 즉, 본 실시예의 차폐 펜스(254)는 하부 절연 패턴(240)의 일부가 아닌 별도의 부재일 수 있다. 따라서, 본 실시예의 차폐 펜스(254)는 별도의 공정을 통해 형성될 수 있다.
이러한 차폐 펜스(254)도 외부접속단자(160)들 전체를 둘러싸게 되므로, 본 실시예의 차폐 펜스(254)도 외부접속단자(160)로부터 발생된 EMI를 충분히 차폐할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 모듈을 나타낸 단면도이다.
본 실시예에 따른 반도체 모듈(100c)은 반도체 칩을 제외하고는 도 1에 도시된 반도체 모듈(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 7을 참조하면, 본 실시예의 패드(122c)는 반도체 칩(120c)의 하부면에 배치될 수 있다. 따라서, 반도체 칩(120c)의 패드(122c)는 도전성 범프(130c)를 매개로 패키지 기판(200)의 상부 도전 패턴(222)에 전기적으로 연결될 수 있다.
다른 실시예로서, 본 실시예의 반도체 모듈(100c)은 도 4에 도시된 차폐 펜스(252) 또는 도 6에 도시된 차폐 펜스(254)를 포함할 수도 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 모듈을 나타낸 단면도이다.
본 실시예에 따른 반도체 모듈(100d)은 반도체 칩을 제외하고는 도 1에 도시된 반도체 모듈(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 8을 참조하면, 본 실시예의 반도체 패키지는 적층된 제 1 내지 제 3 반도체 칩(120d-1, 120d-2, 120d-3)들을 포함할 수 있다. 특히, 제 1 내지 제 3 반도체 칩(120d-1, 120d-2, 120d-3)들은 패드(122d-1, 122d-2, 122d-3)들이 노출되도록 계단식으로 적층될 수 있다. 다른 실시예로서, 본 실시예의 반도체 패키지는 계단식으로 적층된 2개 또는 4개 이상의 반도체 칩들을 포함할 수도 있다.
제 1 도전성 와이어(130d-1)가 제 1 반도체 칩(120d-1)의 패드(122d-1)를 패키지 기판(200)의 상부 도전 패턴(222)에 전기적으로 연결시킬 수 있다. 제 2 도전성 와이어(130d-2)가 제 2 반도체 칩(120d-2)의 패드(122d-2)를 제 1 반도체 칩(120d-1)의 패드(122d-1)에 전기적으로 연결시킬 수 있다. 제 3 도전성 와이어(130d-3)가 제 3 반도체 칩(120d-3)의 패드(122d-3)를 제 2 반도체 칩(120d-2)의 패드(122d-2)에 전기적으로 연결시킬 수 있다.
다른 실시예로서, 본 실시예의 반도체 모듈(100d)은 도 4에 도시된 차폐 펜스(252) 또는 도 6에 도시된 차폐 펜스(254)를 포함할 수도 있다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 모듈을 나타낸 단면도이다.
본 실시예에 따른 반도체 모듈(100e)은 반도체 칩을 제외하고는 도 1에 도시된 반도체 모듈(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 9를 참조하면, 본 실시예의 반도체 패키지는 적층된 제 1 내지 제 3 반도체 칩(120e-1, 120e-2, 120e-3)들을 포함할 수 있다. 특히, 패드(122e-1, 122e-2, 122e-3)들은 제 1 내지 제 3 반도체 칩(120e-1, 120e-2, 120e-3)의 하부면들 각각에 배치될 수 있다. 제 1 내지 제 3 반도체 칩(120e-1, 120e-2, 120e-3)들은 제 1 내지 제 3 반도체 칩(120e-1, 120e-2, 120e-3)들 내부에 수직 방향을 따라 형성된 도전성 포스트들 각각을 포함할 수 있다. 다른 실시예로서, 본 실시예의 반도체 패키지는 적층된 2개 또는 4개 이상의 반도체 칩들을 포함할 수도 있다.
제 1 도전성 범프(130e-1)가 패키지 기판(200)과 제 1 반도체 칩(120e-1) 사이에 개재되어, 패키지 기판(200)의 상부 도전 패턴(222)을 제 1 반도체 칩(120e-1)의 패드(122e-1)에 전기적으로 연결시킬 수 있다. 제 2 도전성 범프(130e-2)가 제 1 반도체 칩(120e-1)과 제 2 반도체 칩(120e-2) 사이에 개재되어, 제 1 반도체 칩(120e-1)을 제 2 반도체 칩(120e-2)의 패드(122e-2에 전기적으로 연결시킬 수 있다. 제 3 도전성 범프(130e-3)가 제 2 반도체 칩(120e-2)과 제 3 반도체 칩(120e-3) 사이에 개재되어, 제 2 반도체 칩(120e-2)을 제 3 반도체 칩(120e-3)의 패드(122e-3)에 전기적으로 연결시킬 수 있다.
다른 실시예로서, 본 실시예의 반도체 모듈(100e)은 도 4에 도시된 차폐 펜스(252) 또는 도 6에 도시된 차폐 펜스(254)를 포함할 수도 있다.
상기된 본 실시예들에 따르면, 차폐 펜스가 외부접속단자들을 둘러싸도록 배치됨으로써, 외부접속단자들로부터 방출되는 EMI를 차폐할 수 있다. 특히, 차폐 펜스는 하부 절연 패턴으로부터 연장된 하부 절연 패턴의 일부이므로, 차폐 펜스를 별도로 형성하는 추가 공정이 요구되지 않을 수 있다. 또한, 차폐판은 도전 패턴을 통해서 외부접속단자들 중 접지 단자에 전기적으로 연결되므로, 반도체 칩으로부터 발생된 EMI가 접지 단자를 통해서 방사될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 ; 메인 보드 120 ; 반도체 칩
130 ; 도전성 와이어 140 ; 몰딩 부재
150 ; 차폐판 160 ; 외부접속단자
162 ; 신호 단자 164 ; 파워 단자
166 ; 접지 단자 200 ; 패키지 기판
210 ; 코어 절연층 220 ; 도전 패턴
222 ; 상부 도전 패턴 224 ; 하부 도전 패턴
226 ; 도전 라인 228 ; 접지 라인
230 ; 상부 절연 패턴 240 ; 하부 절연 패턴
250 ; 차폐 펜스 260 ; 보강 부재

Claims (10)

  1. 메인 보드;
    상기 메인 보드의 상부면에 배치된 복수개의 외부접속단자들;
    상기 메인 보드의 상부에 배치된 코어 절연층, 상기 코어 절연층에 구비되어 상기 외부접속단자들에 전기적으로 연결된 도전 패턴, 상기 코어 절연층의 상부면에 배치되어 상기 도전 패턴을 부분적으로 노출시키는 상부 절연 패턴, 및 상기 코어 절연층의 하부면에 배치되어 상기 도전 패턴을 부분적으로 노출시키는 하부 절연 패턴을 포함하는 패키지 기판;
    상기 패키지 기판의 상부면에 배치되어 상기 도전 패턴에 전기적으로 연결된 적어도 하나의 반도체 칩;
    상기 패키지 기판의 상부면에 형성되어 상기 적어도 하나의 반도체 칩을 덮는 몰딩 부재; 및
    상기 몰딩 부재의 상부면과 측면 및 상기 패키지 기판의 측면에 배치되어 상기 반도체 칩으로부터 방출되는 전자파(Electromagnetic Interference : EMI)를 차폐하는 차폐판(shielding plate)을 포함하고,
    상기 하부 절연 패턴은 상기 하부 절연 패턴의 하부면 가장자리로부터 연장되어 상기 외부접속단자들을 둘러싸도록 상기 메인 보드의 상부면에 맞대어져서 상기 외부접속단자들로부터 방출되는 EMI를 차폐하는 차폐 펜스(shielding fence)를 일체로 포함하고,
    상기 차폐 펜스 내에 상기 차폐 펜스의 강성을 보강시키는 보강 부재가 배치된 반도체 모듈.
  2. 제 1 항에 있어서, 상기 보강 부재는 상기 도전 패턴으로부터 상기 차폐 펜스의 내부로 연장된 상기 도전 패턴의 일부인 반도체 모듈.
  3. 제 1 항에 있어서, 상기 차폐판은 상기 외부접속단자들 중에서 접지 단자에 상기 도전 패턴을 통해서 연결된 반도체 모듈.
  4. 메인 보드;
    상기 메인 보드의 상부면에 배치된 복수개의 외부접속단자들;
    상기 메인 보드의 상부에 배치된 코어 절연층, 상기 코어 절연층에 구비되어 상기 외부접속단자들에 전기적으로 연결된 도전 패턴, 상기 코어 절연층의 상부면에 배치되어 상기 도전 패턴을 부분적으로 노출시키는 상부 절연 패턴, 및 상기 코어 절연층의 하부면에 배치되어 상기 도전 패턴을 부분적으로 노출시키는 하부 절연 패턴을 포함하는 패키지 기판;
    상기 패키지 기판의 상부면에 배치되어 상기 도전 패턴에 전기적으로 연결된 적어도 하나의 반도체 칩;
    상기 패키지 기판의 상부면에 형성되어 상기 적어도 하나의 반도체 칩을 덮는 몰딩 부재;
    상기 몰딩 부재의 상부면과 측면 및 상기 패키지 기판의 측면에 배치되어 상기 반도체 칩으로부터 방출되는 전자파(Electromagnetic Interference : EMI)를 차폐하는 차폐판(shielding plate); 및
    상기 하부 절연 패턴의 하부면 가장자리와 상기 메인 보드의 상부면 사이에 개재되어 상기 외부접속단자들을 둘러싸서 상기 외부접속단자들로부터 방출되는 EMI를 차폐하는 차폐 펜스(shielding fence)를 포함하는 반도체 모듈.
  5. 제 4 항에 있어서, 상기 차폐 펜스는 상기 하부 절연 패턴의 하부면 가장자리로부터 연장된 상기 하부 절연 패턴의 일부인 반도체 모듈.
  6. 제 5 항에 있어서, 상기 차폐 펜스는 상기 외부접속단자의 두께의 2/3 이상의 두께 내지 상기 외부접속단자의 두께 미만의 두께를 갖는 반도체 모듈.
  7. 제 5 항에 있어서, 상기 차폐 펜스는 상기 메인 보드의 상부면에 맞대어진 반도체 모듈.
  8. 제 4 항에 있어서, 상기 차폐 펜스의 내부에 배치되어 상기 차폐 펜스의 강성을 보강시키는 보강 부재를 더 포함하는 반도체 모듈.
  9. 제 8 항에 있어서, 상기 보강 부재는 상기 도전 패턴으로부터 상기 차폐 펜스의 내부로 연장된 상기 도전 패턴의 일부인 반도체 모듈.
  10. 제 4 항에 있어서, 상기 차폐판은 상기 외부접속단자들 중에서 접지 단자에 상기 도전 패턴을 통해서 연결된 반도체 모듈.
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