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KR102732522B1 - 발광 다이오드 테스트 장치 및 제조 방법 - Google Patents

발광 다이오드 테스트 장치 및 제조 방법 Download PDF

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KR102732522B1
KR102732522B1 KR1020197020641A KR20197020641A KR102732522B1 KR 102732522 B1 KR102732522 B1 KR 102732522B1 KR 1020197020641 A KR1020197020641 A KR 1020197020641A KR 20197020641 A KR20197020641 A KR 20197020641A KR 102732522 B1 KR102732522 B1 KR 102732522B1
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프란시스 제이. 헨리
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애플 인크.
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Abstract

본 발명의 실시예들은 발광 다이오드(Light Emitting Diode: LED) 구조를 포함하는 제품을 제조하는데 유용한 기능적 테스트 방법에 관한 것이다. 특히, LED 어레이들은, LED 어레이에 매우 근접하게 배치된 절연체 및 전극을 포함하는 필드 플레이트를 사용하여 변위 전류 커플링 디바이스를 통해 전류를 주입함으로써 기능적으로 테스트된다. 제어된 전압 파형은 필드 플레이트 전극에 인가되어 높은 처리량을 위해 병렬로 LED 소자를 여기시킨다. 카메라는 복수의 LED 디바이스의 기능 테스트를 위해 전기적 여기로부터 초래된 개별 발광을 기록한다. 전압 조건을 변경하면 외부 양자 효율 및 다른 중요한 디바이스 기능적 파라미터를 기능적으로 측정하기 위해 다양한 전류 밀도 레벨에서 LED를 여기시킬 수 있다.

Description

발광 다이오드 테스트 장치 및 제조 방법
본 발명은 발광 다이오드(LED) 디바이스에 관한 것이다. 특히, 본 발명의 실시예들은 제조 프로세스 중에 발광 다이오드(LED) 어레이 구조를 기능적으로 테스트하는 방법 및 장치를 포함하는 기술에 관한 것이다. 예를 들어, 상기 방법은 일반적인 LED 디바이스 기능적 테스트에 유용하며 한 면에서 수 마이크론 정도 될 수 있는 마이크로 LED(uLED) 디바이스를 기능적으로 테스트하는데 특히 유용하다. 마이크로-LED는 금속 유기 화학 기상 증착(Metallo-Organic Chemical Vapor Deposition: MOCVD)과 같은 기술을 이용하여 지지 기판 상에 성장된다. 개별 디바이스가 최종 조명 또는 디스플레이 애플리케이션에 사용되기 전에, LED 디바이스를 테스트하여 수율 평가, 비닝(binning), 디바이스 수리/교정 및 제조 프로세스 피드백/피드포워드(feedforward)에 사용하기 위한 데이터 수집 중 하나 또는 그 이상을 달성하는 것이 바람직하다.
발광 다이오드(LED)는 종래의 광원의 대체 기술로서 사용되어 왔다. 예를 들어, LED는 사이니지, 교통 신호, 자동차의 미등, 모바일 전자 디스플레이, 및 TV에서 발견된다. 전통적인 조명 소스에 비교되는 LED의 다양한 이점은 효율성 증가, 수명 연장, 가변 방출 스펙트럼, 및 다양한 폼 팩터와 통합될 수 있는 능력을 포함할 수 있다.
매우 성공적이지만, LED를 제조하기 위한 향상된 기술이 강하게 요구된다.
LED 제조 프로세스 중에, LED 구조는 반도체 산업에서 이용되는 것과 같은 대량 생산 프로세스를 사용하여 기판 상에 형성된다. 세정, 디포지션, 리소그래피, 에칭 및 금속화와 같은 프로세스 단계가 기본적인 LED 구조를 형성하는데 사용된다. 양산 규모의 제조 및 저비용을 달성하기 위해, 이들 프로세스를 사용하여 다수의 디바이스가 기판 상에 동시에 형성된다. 원하는 LED의 유형에 따라 다른 기판 및 물질이 사용된다. 예를 들어, 자외선(UV) 방출 LED는 통상적으로 질화 갈륨(GaN) 물질로 만들어지고, 통상적으로 수소화물 기상 에피택시(Hydride Vapor Phase Epitaxy: HVPE) 또는 암모니아 열 방법(ammonothermal method)을 사용하여 제조된 사파이어 또는 독립형(free-standing) GaN 기판 상의 헤테로에피택셜 층이다. 다른 컬러의 경우, GaAs 또는 GaP 기판을 사용할 수 있다. 최근에는, 지지 기판 상에 층 이송된 GaN, GaAs 또는 다른 III-V 반도체 물질이 다른 출발 기판 유형으로서 이용가능하게 되었다.
LED 구조 형성 제조 프로세스 내에서, 품질 및 반복성을 확인하기 위해 다양한 광학 및 기타 계측(metrology) 테스트가 행해진다. 일단 LED 구조 형성이 완료되면, 디바이스가 패키지 내의 LED 이미터(emitter) 또는 디스플레이 내의 LED 이미터로서의 사용을 위해 장착되기 전에 각 LED 디바이스의 기능적 테스트를 수행하는 것이 바람직하다. 모든 디바이스에 공통 콘택트가 존재하더라도(즉, 모든 캐소드(cathode)가 함께 묶여 있음), 각 디바이스의 각각의 개별 애노드(anode)는 그 광전자 특성을 기능적으로 테스트하기 위해 여전히 개별적인 콘택트를 요구할 것이다. 기판 상의 개별 LED 디바이스의 디바이스 크기 및 체적은 이 작업을 어렵게 만든다. 예를 들어 한 면에서 250㎛ 크기인 LED 디바이스(일반적인 조명 유형의 LED)를 갖는 6" 기판은 250,000개가 넘는 디바이스를 포함할 것이고, 각각은 콘택트 프로브(probe)/측정 사이클을 필요로 한다. 6" 기판이 한 면에 20㎛의 마이크로 LED 디바이스 구조를 포함한다면, 기판 상에 존재하는 4천만개 이상의 디바이스 각각에 접촉할 필요가 있다. 따라서 개별적인 접촉없이 기능적 LED 디바이스 테스트를 가능하게 하는 방법을 개발할 필요가 존재한다.
본 발명의 실시예들은 적절한 전압 파형 소스에 의해 구동되는 유전체 코팅된 필드 플레이트를 사용하여 형성된 커패시터를 통해 전류가 주입되는 비-직접적 전기 콘택트 방식을 이용한다. 개별 LED 콘택트의 평면에 근접한 백 콘택트/커패시터 플레이트 및 특정 전압 파형은 필드 플레이트 전극과 공통 LED 콘택트 사이에서 구동된다. 바람직한 실시예에서, 전압 램프는 전극들을 구동시켜 이들 전극들 사이에 위치한 LED를 순방향 바이어스하고, 복수의 LED 디바이스 각각에 병렬 방식으로 전류를 흘려 보내는 변위 전류(displacement current)를 발생시킨다. 기능적 응답(광 방출)은 실시예에 따라 필드 플레이트 위에 또는 LED 지지 기판 아래에 배치된 통합 카메라를 사용하여 측정된다. 이미지 캡처 및 처리는 다수의 기능적 디바이스 테스트를 동시에 병렬로 추출할 수 있다. 이러한 방식으로, 2개 정도의 전기 콘택트만으로 수백만 개의 LED 디바이스를 기능적으로 테스트할 수 있다.
각 측정 후에, 용량성 필드 플레이트는 과도한 역방향 바이어스(reverse bias) 전압을 통해 LED 디바이스를 손상시키지 않는 방식으로 리셋되어야 한다. 적절히 느린 네거티브 전압 램프는 치명적인 역방향 바이어스 조건을 발생시키지 않으면서 LED 디바이스의 최소 누설 전류가 필드 플레이트 커패시터를 안전하게 방전할 수 있게 한다. 그 다음 다른 측정 사이클이 반복될 수 있다.
순방향 바이어스 구동 전압 램프를 변경하면 LED 디바이스로의 상이한 순방향 바이어스 전류 밀도(A/cm2)를 구동하므로, 보다 복잡한 기능적 테스트 평가가 가능해진다. 상이한 구동 전압 파형을 선택함으로써 가능한 순방향 바이어스 전류 밀도의 함수로서의 외부 양자 효율과 같은 디바이스 특성화 데이터는 본 발명의 다른 특징이다. 필드 플레이트 유전체 설계 및 전압 램프 값을 변경함으로써, 복수의 디바이스의 정확한 전류 주입 방출 응답이 약 0.001 내지 10 A/cm2 이상의 큰 전류 밀도에 대해 검출될 수 있다.
이러한 기능적 테스트 방법으로 얻을 수 있는 다른 이점은 소형 및 대형 LED 디바이스에 대한 일반적인 적용 가능성과 대형 기판에 대한 확장성이다. 필드 플레이트는 면적에 비례하여 커패시턴스를 인가하는 구조이기 때문에, 면적이 큰 LED 디바이스는 더 큰 유효 커패시턴스로 여기되는 반면 마이크로 LED 디바이스와 같은 소형 LED 디바이스는 그에 따라 더 작은 커패시턴스에 의해 여기된다. 따라서 한 면에서 밀리미터 크기의 대형 LED부터 한 면에서 10㎛ 또는 그 미만인 마이크로 LED까지 장치를 거의 수정하지 않고 테스트할 수 있다. 더 큰 필드 플레이트를 사용하는 또는 작은 필드 플레이트에 의한 스텝/리피트(step/repeat) 방법을 사용하는 기판 확장성은 실용적이며 쉽게 달성가능하다. 최고의 처리량을 위해, 큰 필드 플레이트에 걸친 어레이 내에 배열된 다수의 카메라의 병렬 처리는 두 개 정도의 전기 콘택트로 지지 기판 상의 모든 LED 디바이스를 기능적으로 테스트할 수 있다. 기판 상에 수천 내지 수천만 개가 될 수 있는 각각의 개별 LED 디바이스에 접촉하는 것을 피할 수 있는 것이 본 발명의 주요 이점이다.
본 발명에서 기술된 방법은 용량성 전류 주입(capacitive current injection)(C2I) 기능적 테스트로서 설명된다.
도 1은 LED 구조의 단순화된 단면도이다.
도 2는 LED 양산 프로세스 내에서 LED 디바이스 구조를 포함하는 LED 지지 기판을 도시한다.
도 3a 및 도 3b는 스트리트(street)에 의해 격리된 개별화된(singulated) LED 디바이스를 갖는 LED 지지 기판의 평면도 (a) 및 단면도 (b)를 도시한다.
도 4는 인접한 단락(short)이 존재할 때 전류 주입 기능 테스트를 허용하기에 충분히 높은 시트(sheet) 저항을 갖는 상부 콘택트 층을 갖는 비-개별화된 LED 디바이스 구조를 갖는 LED 지지 기판을 도시한다.
도 5a는 지지 기판 상에 4개의 LED 디바이스를 포함하는 LED 디바이스 층의 일부에 근접한 필드 플레이트의 일 실시예를 도시한다.
도 5b는 도 5a의 실시예의 상응하는 등가 전기 회로를 도시한다.
도 6a는 전류 주입/측정(I), 홀드(II), 방전/리셋(III) 단계의 메인(main) 용량성 전류 주입(C2I) 측정 시퀀스를 도시한다.
도 6b는 도 6a의 용량성 전류 주입(C2I) 측정 시퀀스에 의해 주입된 대응하는 LED 전류를 도시한다.
도 7a 및 도 7b는 필드 플레이트 (a) 및 LED 디바이스 지지 기판 (b)을 관통하는 카메라를 갖는 필드 플레이트의 2가지 실시예를 도시한다.
도 8은 바람직한 실시예의 dV/dT 전압 램프에 대한 예상 전류 밀도(A/cm2)를 나타낸다.
도 9는 필드 플레이트와 지지 기판 사이의 공간에서 발생된 진공을 사용하여 LED 디바이스 구조를 포함하는 지지 기판 상에 필드 플레이트를 부착하는 기판 스케일 방법을 도시한다.
도 10은 스텝/리피트 기계적 구성에서 더 작은 필드 플레이트 및 카메라 광학 시스템을 도시한다.
도 11은 일 실시예에 의한 C2I 기능적 테스트 방법을 시뮬레이션하는데 사용된 회로 모델을 도시한다.
도 12a 내지 도 12d는 일 실시예의 전류 주입/측정 단계 I(phase I)의 상세한 시퀀스를 도시한다.
도 13a 내지 도 13d는 일 실시예의 전류 주입/측정 단계 Ⅲ의 상세한 시퀀스를 도시한다.
도 14a 내지 도 14d는 일 실시예의 4 측정 시퀀스를 나타내는 더 긴 시간 축(200 msec)을 도시한다.
도 15a는 DC 바이어스 기능적 테스트를 가능하게 하기 위해 커플링 갭 매체(coupling gap medium)를 갖고, 매립된 공통 콘택트 및 선택적 유전체 층(즉, "누설(leaky)"유전체 층)을 갖는 지지 기판 상에 4개의 LED 디바이스를 포함하는 LED 디바이스 층의 일부에 근접한 필드 플레이트의 일 실시예를 도시한다.
도 15b는 도 15a의 실시예의 상응하는 등가 전기 회로를 도시한다.
도 16은 매립된 공통 콘택트를 갖는 지지 기판 상에 4개의 LED 디바이스를 포함하는 LED 디바이스 층의 일부에 근접한 유전체가 없는 필드 플레이트의 일 실시예를 도시한다. 외부 부하 저항과 커플링 커패시터 및 DI 워터 갭 매체를 사용하는 구성은 DC 바이어스 및 AC 펄스 기능적 테스트를 허용한다.
도 17a는 매립된 공통 콘택트 및 유전체 층을 갖는 지지 기판 상에 4개의 LED 디바이스를 포함하는 LED 디바이스 층의 일부에 근접한 필드 플레이트의 일 실시예를 도시한다.
도 17b는 도 17a의 실시예의 상응하는 등가 전기 회로를 도시한다.
도 18은 제2 전극을 용량적으로 커플링하기 위한 유전체 층으로서 사용되는 지지 기판 상에 4개의 LED 디바이스를 포함하는 LED 디바이스 층의 일부에 근접한 필드 플레이트의 일 실시예를 도시한다.
도 19는 수평 스케일의 데이터n의 함수로서 수직 스케일에서 데이터n 값(채널 또는 빈이라고 함)의 작은 범위 내에 속하는 몇 개의 LED 디바이스의 히스토그램 플롯을 나타낸다.
LED에 대한 추가적인 설명은 본 명세서 전반에 걸쳐, 보다 상세하게는 아래에 제공된다. 일 예에서, LED의 한 유형은 다이오드의 방출 층이 유기 화합물로 형성된 유기 발광 다이오드(OLED)이다. OLED의 한 가지 장점은 플렉시블 기판 상에 유기 방출 층을 인쇄하는 능력이다. OLED는 얇고 유연한 디스플레이에 통합되고 휴대 전화 및 디지털 카메라와 같은 휴대용 전자 디바이스용 디스플레이를 제조하는데 자주 사용된다.
다른 타입의 LED는 반도체 기반의 LED이며, 다이오드의 발광층은 더 두꺼운 반도체 기반의 클래딩 층들 사이에 샌드위치된 하나 또는 그 이상의 반도체 기반의 양자 우물 층(quantum well layer)을 포함한다. OLED에 비해 반도체 기반 LED의 몇 가지 장점은 효율 증가 및 더 긴 수명을 포함할 수 있다. 와트당 루멘(lm/W)으로 표현되는 높은 발광 효율은 반도체 기반 LED 조명의 주요 장점 중 하나이며, 다른 광원에 비해 낮은 에너지 또는 전력 사용을 가능하게 한다. 휘도(밝기)는 주어진 방향에서 광원의 단위 면적당 방출되는 빛의 양이고 평방미터당 칸델라(cd/m2)로 측정되며 일반적으로 니트(Nit: nt)라고도 한다. 휘도는 작동 전류가 증가함에 따라 증가하지만, 발광 효율은 전류 밀도(A/cm2)에 따라 달라지며, 초기에는 전류 밀도가 증가함에 따라 증가하여 최대 효율에 도달하고 "효율 저하(efficiency droop)"로 알려진 현상으로 인해 감소한다. 내부 양자 효율(internal quantum efficiency: IQE)으로 알려진 광자를 내부적으로 생성하는 능력을 포함하여, 많은 요인들이 LED 디바이스의 발광 효율에 영향을 미친다. 내부 양자 효율은 LED 디바이스의 품질 및 구조의 함수이다. 외부 양자 효율(EQE)은 방출된 광자의 수를 주입된 전자의 수로 나눈 값으로 정의된다. EQE는 LED 디바이스의 광 추출 효율 및 IQE의 함수이다. 낮은 동작 전류 밀도(주입 전류 밀도 또는 순방향 전류 밀도라고도 함)에서 LED 디바이스의 IQE 및 EQE는 초기에는 동작 전류 밀도가 증가함에 따라 증가하고, 효율 저하라고 알려진 현상에서 동작 전류 밀도가 증가함에 따라 차츰 감소한다. 저 전류 밀도에서는, 비발광 재결합(non-radiative recombination)이라고 불리는 전자와 정공이 빛의 생성없이 재결합하는 다른 프로세스나 결함의 강한 영향으로 인해 효율이 낮다. 그러한 결함이 포화 상태가 되면 발광 재결합이 우세해지고 효율이 증가한다. "효율 저하" 또는 효율의 점진적 감소는 주입 전류 밀도가 일반적으로 1.0과 10A/cm2 사이의 낮은 값을 초과함에 따라 시작된다.
반도체 기반 LED는 표시기 및 사이니지(signage)로 사용되는 저전력 LED, 조명 패널 및 자동차 미등과 같은 중전력(medium-power) LED, 고체 상태(solid state) 조명 및 액정 디스플레이(LCD) 백라이팅과 같은 고전력 LED를 포함하는 다양한 애플리케이션에서 흔히 볼 수 있다. 하나의 애플리케이션에서, 고전력 반도체 기반 LED 조명 디바이스는 일반적으로 400-1,500 mA에서 동작할 수 있으며, 1,000,000 cd/m2보다 큰 휘도를 나타낼 수 있다. 고전력 반도체 기반 LED 조명 디바이스는 일반적으로 LED 디바이스의 효율 곡선 특성에서 피크 효율의 오른쪽에 가까운 전류 밀도에서 동작한다. 저전력 반도체 기반의 LED 표시기 및 사이니지 애플리케이션은 종종 약 20-100 mA의 동작 전류에서 약 100 cd/m2의 휘도를 나타낸다. 저출력 반도체 기반 LED 조명 디바이스는 일반적으로 LED 디바이스의 효율 곡선 특성에서 피크 효율의 오른쪽으 전류 밀도 또는 오른쪽에 가까운 전류 밀도에서 동작한다. 증가된 발광을 제공하기 위해, LED 다이 크기가 증가되어 왔고 1mm2 다이가 상당히 일반적인 크기가 되었다. LED 다이 크기가 커지면 전류 밀도가 감소되고, 수백 mA 내지 1 암페어 이상으로 더 높은 전류를 사용할 수 있게 되어, 이러한 고전류에서 LED 다이와 연관된 효율 저하의 영향을 줄일 수 있다.
LED는 수년동안 시계, 스마트 폰 및 랩탑과 같은 휴대용 디바이스 뿐만 아니라 컴퓨터 모니터 및 TV 디스플레이에서 사용되어 왔지만, 액정 디스플레이(LCD) 디스플레이 기술을 위한 대체 백색 광원으로서 간접적으로만 사용되어 왔다. 이들은 "LED" TV 등으로 불렸지만 실제 LED는 이전에 사용된 백색 형광등(cool fluorescent lamp: CFL) 백라이트 소스 대신 백라이트를 비추기 위해 대부분 GaN 기반의 백색 LED였다. 컬러 픽셀 생성은 중간의 컬러 필터를 사용하여 다른 컬러를 차단함으로써 컬러가 생성되는 광 제거 프로세스로 작동하는 LCD 기술에 기반해 왔다. 예를 들어, 적색 픽셀은 백라이트 LED 백색 스펙트럼의 녹색 및 청색 부분을 차단하는 적색 컬러 필터에 의해 생성된다. 그레이 스케일(픽셀의 광 강도)은 광 경로를 따라 교차된 두 개의 편광자 사이에 위치한 액정 셀을 통해 광 편광을 변조함으로써 발생되었다.
LED 백라이트 구동 LCD 디스플레이 기술이 CFL 백라이트 버전보다 더 효율적이고 신뢰성이 있지만, 이 기술은 여전히 전력 효율적이지 않다. 그 이유는 간단하다: LED 백색 백라이트 디바이스가 외부 양자 효율(LED 디바이스에 주입된 전기 캐리어당 방출되는 광자)의 관점에서 상당히 효율적일지라도, 나머지 LCD 디스플레이 기술에는 많은 비 효율성이 존재한다. 첫 번째 편광판이 편광되지 않은 백색 백라이트의 절반을 자른 다음 남은 빛의 2/3을 빼서 각 픽셀이 컬러를 표시한다(적색에 대해서는 GB없이 R, 녹색에 대해서는 RB없이 G, 청색에 대해서는 RG없이 B). 다른 손실로는 픽셀 충전율(pixel fill factor)과 필름/LCD 셀 흡수 및 산란이 있다. 따라서 총 광 출력은 백색 LED 백라이트 강도의 약 1/6 미만이다.
특히 배터리 수명이 핵심 요소인 휴대형 배터리 구동 디바이스의 경우 전력 효율이 높고 밝은 디스플레이 기술이 추세이다. 마이크로 LED는 높은 전력 효율을 달성하기 위한 유망한 기술이다. 마이크로 LED 디스플레이에서, 픽셀 영역 내에 배치된 소형 LED 디바이스는 직접 방사 방식으로 광을 생성하도록 직접 구동된다. 컬러는 (i) 광자 다운 변환(photon down conversion)에 의해 픽셀 컬러를 생성하기 위해 컬러 형광체를 갖는 UV-LED들(즉, GaN 기반)을 사용함으로써, 그리고/또는 (ii) 직접적으로 컬러를 생성하는 LED들을 사용함으로써(즉, 적색에 대해서는 AlGaAs, GaAsP, AlGaInP, GaP, 녹색에 대해서는 GaP, AlGaInP, AlGaP, 청색에 대해서는 ZnSe, InGaN, SiC) 생성될 수 있다. 두 경우 모두, 마이크로 LED 디스플레이의 직접 방출/직시(direct view)는 전력 효율면에서 6배 이상의 개선을 약속한다.
마이크로 LED 기반 디스플레이를 실현하는 기본 기술은 잘 알려져 있지만, 수많은 제조 및 품질 관리 과제가 존재한다. 그 중 하나는 픽셀이 사용되기 전에 비용 효과적이고 효율적인 방식으로 수백만 개의 마이크로 LED 디바이스를 제조 프로세스 내에서 기능적으로 테스트하는 것이다. 따라서 직접적인 전기적 접촉없이 그리고 마이크로 LED 대규모 제조 프로세스와 호환되는 방식으로 기능적 테스트를 가능하게 하는 것이 바람직하다. 본 발명의 추가 세부 사항은 본 명세서 전반에 걸쳐 특히 이하에 기술될 것이다.
본 발명의 실시예들은 LED 디바이스 제조 프로세스 및 직접적인 전기 접촉없이 기능적으로 LED 디바이스를 테스트하는 방식을 기술한다. 특히, 본 발명의 몇몇 실시예는 고휘도 LED, 중전력 LED, 저전력 LED 및 마이크로 LED 디바이스를 기능적으로 테스트하는 방식에 관련될 수 있다.
다양한 실시예에서, 도면을 참조하여 설명한다. 그러나, 특정 실시예는 이러한 특정 세부 사항 중 하나 이상이 없이 또는 다른 공지된 방법 및 구성과 함께 실행될 수 있다. 이하의 기술에서, 본 발명의 완전한 이해를 제공하기 위해 특정 구성, 치수 및 프로세스 등과 같은 다수의 특정 세부 사항이 설명된다. 다른 예들에서, 본 발명을 불필요하게 모호하게 하지 않기 위해 공지된 반도체 프로세스들 및 제조 기술들은 특별히 상세하게 기술하지 않았다. 본 명세서 전체에 걸쳐 "일 실시예"는 그 실시예와 관련하여 설명되는 특징, 구조, 구성 또는 특성이 본 발명의 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서 "일 실시예에서"라는 문구가 반드시 본 발명의 동일한 실시예를 언급하는 것은 아니다. 또한, 특징, 구조, 구성 또는 특성은 하나 또는 그 이상의 실시예에서 임의의 적합한 방식으로 결합될 수 있다.
본 명세서에서 사용 된 용어 "~에 걸친(spanning)", "~위에(over)", "~에(to)" 및 "~상에(on)"는 하나의 층의 다른 층에 대한 상대적 위치를 나타낼 수 있다. 하나의 층이 다른 층에 "걸쳐", 다른 층의 "위에" 또는 다른 층 "상에" 있거나 다른 층"에" 결합되거나 또는 다른 층"과 접촉"하는 경우 상기 하나의 층은 상기 다른 층과 직접 접촉하거나 하나 또는 그 이상의 중간 층을 가질 수 있다. 층들 "사이의" 하나의 층은 상기 층들과 직접 접촉하거나 하나 또는 그 이상의 중간 층을 가질 수 있다.
본 발명의 특정 실시예는 LED 디바이스 구조 층이 지지 기판으로부터 이송되고 추가 처리 전에 픽업 플레이트(pickup plate) 어셈블리에 결합되는 LED 디바이스 어셈블리를 기술한다. 본 발명의 실시예에 의하면, C2I 기능적 테스트 단계는 이송 전에 또는 하나 또는 이상의 이송 후에 적용될 수 있다. 복수의 LED 구조가 이송되어 다른 기판 상에 결합될 수 있는 다양한 가능한 구성을 단순화하기 위해, 타겟 기판은 각각의 경우에 지지 기판으로 불린다. 예를 들어, MOCVD 성장 동안 LED 구조를 지지하는 기판은 지지 기판으로도 불리지만, 픽업 플레이트로의 이탈 및 부착 후에, LED 디바이스 층을 기계적으로 지지하기 위해 사용되는 그러한 플레이트 및 임의의 다른 기판 또는 플레이트 또한 지지 기판이라고 불린다. 픽업 플레이트가 사용되는 경우, 이송된 LED 디바이스 구조와 픽업 플레이트의 나머지 부분 사이에 전기 도전성 물질 막을 사용하여 공통의 전기 콘택트가 이루어 질 수 있다. 후술하는 바와 같이, 공통 콘택트는 제2 유전체층 및 선택적인 전압 파형 소스를 사용하여 이루어질 수도 있다. 경우에 따라, 픽업 플레이트 물질은 LED 디바이스 픽업 및 생산에서의 이송을 가능하게 하기 위해 일정 정도의 제어가능한 점착성(tackiness)을 가질 수도 있다. 지지 기판이라는 용어는 일반적으로 기계적 지지체로서의 역할을 함축하기 위해 사용될 것이며 본 명세서 전반에 걸쳐 (C2I) 기능적 테스트 장치의 일부로서 기재된 기판일 것이다.
본 발명의 특정 실시예 및 C2I 기능적 테스트가 행해지는 제조 프로세스의 지점에 따라, 지지 기판은 투명하고 추가적인 코팅을 가질 수 있다. 이들은 테스트 프로세스를 직접적으로 지원하거나 아래에 보다 상세히 설명되는 특정 LED 제조 프로세스 단계의 요구 사항의 일부로서 존재한다.
도 1을 참조하면, 대표적인 LED(104)는 n형 캐소드 층(100), 활성층(통상 다중 양자 우물 또는 MQW 계열의 서브 층)(101), 및 p형 층(102)을 형성하는 디포짓된 층들 및 p-콘택트(103)을 포함한다. 이러한 LED 구조는 단순화되어 있고 단순화를 위해 버퍼층, 차단층, n-콘택트 층(들) 등과 같은 많은 추가적인 층이 도시되지 않았다. 전기적으로, LED는 애노드로서 층(103)(또는 콘택트(106))을 통해 그리고 캐소드로서 층(100)(또는 콘택트(105))을 통해 접촉될 것이다. 애노드로부터 캐소드으로의 순방향(양 전압) 바이어스를 사용하는 LED 소자를 통과하는 전류는 활성 영역을 통해 흐르는 캐리어로부터 발광 재결합 프로세스로부터 빛을 발생시킨다. 활성층(101)의 설계는 광을 방출하는 발광 재결합 프로세스를 최대화하기 위해 최적화된다. LED 구조를 역 바이어스하면 빛을 생성하지 않는다. 항복이라고 불리는 프로세스를 통해 디바이스를 손상시키거나 파괴시키지 않으려면 역방향 바이어스 전압을 제한하는 것이 LED에 중요하다. 안전한 역방향 바이어스 영역 내에서는, 작은 누설 전류가 디바이스를 통해 흐른다.
LED 제조에서, LED 디바이스는 반도체 산업에서 일반적으로 사용되는 기판 기반 대량 생산 프로세스와 유사한 방법을 사용하여 대량 생산된다. 도 2를 참조하면, 도 1에 묘사된 LED 구조가 적절한 성장 또는 지지 기판(201) 상에 디포짓되어 LED 기판(200)이 제조된다. 원하는 LED의 유형, 품질 및 색상에 따라, 다양한 기판 물질 유형을 사용할 수 있다. 예로는 GaP, GaAs, GaN 기판 또는 사파이어 및 실리콘 카바이드(SiC)와 같은 헤테로 에피택셜(heteroepitaxila) 성장 기판이 가능하다. 층 이송된 반도체 층상 템플릿(layered template) 기판은 또 다른 유형의 성장 기판이다. 그 다음, LED 구조는 하부 콘택트(202)(이 예에서는 n-형 또는 캐소드), 활성 영역 (203) 및 상부 콘택트(204)(이 예에서는 p-형 또는 애노드)를 생성하기 위해 성장된다.
도 2의 LED 기판은 단일화되지 않은(non-singulated) 다중 LED 구조를 포함한다. 원하는 크기 및 기능의 개별 LED 디바이스의 격리(isolation)는 에칭, 리소그래피, 패시베이션(passivation) 및 디포지션과 같은 프로세스 단계들을 사용하여 LED 제조 시퀀스 내에서 이루어질 수 있다. 도 3a 및 도 3b를 참조하면, 원하는 LED 디바이스는 예를 들어 트렌치(308)를 형성하기 위한 에칭과 같은 프로세스를 사용하여 지지 기판(301) 상에 존재하면서 격리될 수 있다. 정사각형 디바이스와 같은 개별적으로 격리된 구조를 형성하기 위해 기판 위에 이러한 에칭 구조("스트리트(street)"라고도 함)가 만들어지면, 많은 수의 LED 디바이스(309)가 전기적으로 격리되고 이탈(release) 및 패키징에 사용가능하다. 이 예에서, 트렌치(308)는 하부 공통 콘택트 층(302)을 관통하도록 에칭되지 않고 따라서 공통 전위(common potential)(310)에 접속될 수 있다. 따라서, 각 LED 디바이스(309)는 전압 소스(306)를 이용하여 p-층(304) 및 p-콘택트 층(305)에 개별적으로 접촉될 수 있다. 접촉된 디바이스로부터 빛(307)이 측정되어 그 기능성을 평가할 수 있다. 본 예에서는, 상부 콘택트(305)가 인듐 주석 산화물(Indium Tin Oxide: ITO)과 같은 투명 전극일 수 있는 상부 발광 LED 구조가 도시되어 있다. 하부 발광 구조와 같은 다른 구조도 가능하다. 이 경우, 지지 구조는 바람직하게는 투명하고, p-콘택트 층은 금속층과 같은 광 반사층이 될 것이다. 따라서, LED는 지지 기판으로부터 탈출하는 광을 측정함으로써 테스트될 것이다. 위에서는 광 포획을 최대화하기 위한 바람직한 실시예를 설명했지만, 예를 들어, 하부 발광 LED 구조에서 LED 위에서 광 측정이 행해지더라도 간접적으로 LED로부터 산란되거나 반사된 광을 측정하는 것이 가능할 것이다. 물론 다른 변형, 수정 및 대안이 있을 수 있다.
도 4는 LED 디바이스가 아직 격리되지 않은 지지 기판(401)을 도시한다. 상부 콘택트 층(405)이 제한된 도전성(비교적 높은 막 시트 저항률(resistivity)을 갖는 ITO 층과 같이)을 갖는다면, 근처에 존재하는 단락(short)(408)에도 불구하고 여전히 기능적 테스트를 수행할 수 있다. 전압 소스(406)를 사용하여 표면 상의 한 점에 접촉하면 상부 콘택트(405), p-층(404), 활성층(403), n-층(403) 및 공통 콘택트(402)를 통해 전류가 발생한다. 이웃한 단락(408)에 대한 상대적으로 높은 저항은 광 방출(407)이 일어날 수 있게 한다. 본 발명의 실시예에 의한 이러한 직접 콘택트 예 대신에 필드 플레이트를 사용하면 단일화되지 않은 LED 층 테스트가 가능하게 될 것이다. 어두운(비-발광성) 또는 약 발광성 영역은 LED 제조 프로세스의 초기 단계에서 LED 층 기능적 수율의 지표가 될 것이다. 이러한 대안적인 실시예의 효능 및 공간 해상도는 상부 층 시트 저항의 함수일 것이다.
따라서, 대규모 제조를 지원할 수 있는 방식으로 도 3a, 도 3b 및 도 4에 도시된 것과 같은 개별 LED 디바이스 또는 LED 영역을 여기(excite)시키기 위해 전류를 주입할 필요가 있다.
본 발명은 전류 주입 디바이스로서 3개의 요소, 즉, 기계적 지지 플레이트, 전극 및 유전체층을 포함하는 필드 플레이트를 갖는다. 도 5a를 참조하면, 필드 플레이트(501)는 필드 플레이트 지지체(상부), 전압 소스(503)에 접속되고 유전체 층(504)의 일 면에 근접한 전극 층(502)을 포함한다. 기계적 지지 플레이트는 또한 전기적 도전성일 수 있고 유전체 층만을 필요로 할 수 있다. 물론 다른 변형, 수정 및 대안이 있을 수 있다.
필드 플레이트 전극은 전압 소스(503)에 접속되고 유전체 층(504)의 개방 면은 단위 면적당 커패시턴스(capacitance)를 형성할 것이다:
(1)
여기서,
C'FP는 필드 플레이트의 단위 면적당 커패시턴스(F/cm2)
ε0는 진공 유전율(permitivity)(8.854×10-14 F/cm)
εr은 유전체 층의 비유전율(relative permitivity)(무차원)
td는 유전체 층의 두께(cm)이다.
일 예에서, 유전체 층 물질의 중요한 물질 특성은 유전율(dielectric constant), 절연 파괴 강도(dielectric breakdown strength), 저항률(resistivity), 및 광 투과율(optical transmissivity)을 포함한다. 용량성 결합 구성의 경우, 실리콘 다이옥사이드(silicon dioxide), 실리콘 나이트라이드(silicon nitride), 및 알루미나(alumina)(Al2O3)와 같은 용이하게 디포짓되는 유전체가 특히 중요하다. DC 테스트 구성이 필요한 경우, 제한된 전류 누설을 갖는 유전체는 제한된 저항률을 갖는 적절한 갭 매체(gap medium)를 사용하여 디바이스에 연결된다면 DC 바이어싱을 허용하게 된다. 이러한 구성에서, 필드 플레이트 전압이 이제 갭 매체를 통해 LED 디바이스에 직접적으로 연결될 수 있는 경우 필드 플레이트 유전체는 선택적일 수 있다. 물론 다른 변형, 수정 및 대안이 있을 수 있다.
다시 도 5a를 참조하면, 필드 플레이트(501)는 복수의 p-콘택트 상부 전극(508) 및 공통 콘택트(507)에 접속된 n-콘택트 하부 전극(506)을 갖는 LED 지지 구조(505)에 충분히 근접하여 위치될 것이다. 각 LED 디바이스에 걸친 전압은 본 설명에서 전압 소스(503) 및 공통 콘택트(507)를 사용하여 전개되는 것으로 도시되지만, 전압 소스가 바닥에 접속되거나 2개의 전압 소스가 각각 콘택트(503 및 507)에 접속될 수도 있다. 모든 전압 소스 구성에 있어서 유효한 LED 디바이스 구동 전압은 콘택트(503 및 507) 사이의 전압차일 것이다. 본 발명에서, "매우 근접"이라는 용어는 필드 플레이트 유전체 층(504)의 개방면이 LED 구조 콘택트 표면(508)의 개방면에 충분히 가깝게 배치되어 전압 소스(503)과 상부 LED 전극 표면(508) 사이의 전기적 연결을 가능하게 하는 것을 의미한다. 도 5a에서, 이러한 갭은 509로 도시되어 있으며, 갭이 거의 또는 전혀 없는 최소한일 수 있다. 갭(509)은 (전류 주입 효율을 최적화하기 위한) 충분한 용량성 커플링을 허용하고 전류 주입 효과를 공간적으로 디포커싱(defocusing)하는 것을 최소화할 수 있을 만큼 충분히 작아야 한다. 이 설명의 나머지 부분에 있어서, 갭(509)은 0으로 가정될 것이고, 따라서 C'EFF는 C'FP와 동일하게 될 것이다.
어셈블리(500)에 의해 만들어진 구조의 전기적 유사체(analogue)는 도 5b에 도시된다. 전압 소스(510)(도 5a의 503)는 상부 표면적 AEFF를 갖는 LED 디바이스(512)에 접속된 유효 커패시터 CEFF(511)에 접속된다. 전압 변화는 LED 디바이스(512) 상에 전류 ILED를 가할 것이다. 이 예에서, 공통 하부 콘택트를 갖는 LED 디바이스의 격리가 가정된다. 유효 커패시턴스 CEFF는 갭(509)의 커패시턴스를 갖는 필드 플레이트 유전체 층의 직렬 커패시턴스이다:
Figure 112019076272468-pct00002
(2)
여기서,
C'gap은 갭의 단위 면적당 커패시턴스(F/cm2)
ε0는 진공 유전율(8.854×10-14 F/cm)
εr은 갭 매체의 비유전율(무차원)
tgap은 갭 두께(cm)이다. 그리고,
Figure 112019076272468-pct00003
(3)
Figure 112019076272468-pct00004
(4)
이며, 여기서,
CEFF는 유효 LED 디바이스 커플링 커패시턴스(F)
C'EFF는 단위 면적당 유효 LED 디바이스 커플링 커패시턴스(F/cm2)
AEFF는 유효 LED 디바이스 면적(cm2)이다.
이 설명의 나머지 부분에 있어서, 갭(509)은 0으로 가정될 것이고, 따라서 C'EFF는 C'FP와 동일하게 될 것이다.
전류 ILED(513) 및 전류 밀도 JLED는 다음과 같이 쉽게 계산된다.
Figure 112019076272468-pct00005
(5)
Figure 112019076272468-pct00006
(6)
여기서, dV/dt는 전압 소스(510)와 도 5a의 공통 전극(507)(또는 도 5b의 캐소드 콘택트) 사이의 전압 변화율이다. 이 특정 실시예에서, LED(512)는 애노드에서 캐소드로 접속되지만, 모든 전압 극성을 반대로 함으로써 캐소드에서 애노드로의 주입이 가능하다.
도 6a 및 도 6b는 본 발명의 바람직한 실시예에 의한 측정 시퀀스를 형성하는 전압 및 전류 파형을 도시한다. 측정 시퀀스에는 적어도 두 개의 단계(phase), 전류 주입 단계 I(t0에서 t1) 및 방전 단계 III(t2에서 t3) 이 존재한다. 단계 III이 시작되기 전에 카메라 통합 윈도우를 닫기 위한 충분한 시간을 허용하기 위해 전압 유지 단계 II가 추가되었지만, 이것은 매우 짧을 수 있고 필요하지 않을 수도 있다. 상기 단계들은 아래에서 보다 자세히 설명되며 t0 전에 모든 지점에서는 널(null) 전압을 가정한다.
도 6a를 참조하면, 전압 소스-시간 플롯(600)은 전압 소스 파형을 도시한다. 시간 t0에서, 단계 I은 0에서 V1까지 시간 t0에서 t1까지 양의 램프 dV/dt|1로 시작된다. 이 램프는 수학식 5에 따라 면적 AEFF의 LED에 전류 ILED를 주입할 것이고 수학식 6에 의한 전류 밀도 JLED에 대응한다. 시간 t1에서, 전압은 시간 t2까지 이 전압 V1로 유지된다. 시간 t2에서 t3까지, 전압은 음의 램프 dV/dt|2를 사용하여 낮아져서 제로-전압 상태로 돌아간다. 시간 t3에서 다른 측정 시퀀스가 시작될 수 있다.
도 6b는 도 6a의 구동 파형으로부터의 측정 시퀀스 동안의 대응하는 전류 ILED 파형을 도시한다. 단계 I 동안에, 거의 일정한 ILED 전류가 수학식 (5)에 따라 LED 디바이스를 통해 흐를 것이다. 빛(602)이 단계 I 중에 방출될 것이다. 단계 II 동안에, ILED 및 발광이 0으로 떨어질 것이다. 필드 플레이트에 의해 동시에 여기되는 복수의 디바이스 중 특정 LED 디바이스의 광 출력을 측정하기 위해, 하나 또는 그 이상의 LED 디바이스로부터 빛을 포착할 수 있는 통합 카메라가 사용된다. 이미지 처리는 카메라의 시야 내에 위치한 특정 LED 디바이스에 비례하는 값을 생성할 수 있다. 이 값은 단계 I에 걸쳐 적분된 광 에너지에 비례하게 된다. 따라서, t0 약간 이전의 시점으로부터 t1 약간 이후의 종점까지의 기간을 적분하는 이미지 센서를 시작하는 것이 바람직하다. 이렇게 하면 카메라 통합 센서가 단계 I 중에 LED 구조에서 발생하는 전체 광 펄스를 포착할 수 있다.
도 7a 및 도 7b는 본 발명의 두 가지 실시예를 도시한다. 이 도면들은 필드 플레이트를 통해 측정 시퀀스에 의해 여기되는 복수의 LED 디바이스 중 적어도 일부를 인터셉트할 수 있는 상부 및 하부 카메라 배치를 도시한다. 도 7a를 참조하면, 필드 플레이트 전극(703) 및 유전체 층(704)을 포함하는 투명한 필드 플레이트 어셈블리(702)를 갖는 테스트 구성(700)이 도시된다. 전극(703)은 전압 소스(705)에 접속된다. 이 어셈블리는 공통 콘택트(706)에 접속된 복수의 LED 디바이스(707)를 지지하는 LED 디바이스 지지 기판(701)에 매우 근접하여 배치된다. 카메라(708)는 기능적 테스트를 수행하기 위해 필드 플레이트 어셈블리(702) 위에 배치된다. 도 7b는 카메라가 지지 기판 아래에 배치되는 대안적인 테스트 구성(709)을 도시한다. 이러한 구성에서, LED 디바이스 구조에 대한 지지 기판 및 중간층은 광이 카메라에 도달할 수 있도록 투명해야 한다.
LED에 의해 생성된 광 전력은 외부 양자 효율 ηEXT 또는 Popt = ηEXT×Pelec에 의해 LED를 통해 흐르는 전력과 관련된다. 파라미터 ηEXT는 전류 밀도 및 광 추출 효율과 같은 다른 디바이스 특성에 매우 민감하다. 따라서 LED 디바이스의 광 출력은 다음과 같이 전력과 관련된다:
Figure 112019076272468-pct00007
(7)
여기서,
Popt = LED 광 출력(W)
ηEXT = LED 외부 양자 효율
VF = LED 순방향 전압 강하(V)
기간 △t = t1 - t0 동안 (단계 I):
Figure 112019076272468-pct00008
(8)
여기서,
Eopt = 단계 1 중에 방출된 LED 광 에너지(J)이다.
수학식 8에 의하면, 통합 카메라는 측정된 각 LED의 외부 양자 효율에 비례하는 값을 측정할 것이다. 전압 램프 값을 변경하면 수학식 6에 따라 다른 전류 밀도를 선택하는 효과가 있다. 램프 값의 함수로서 Eopt를 V1에 플로팅시킴으로써, JLED의 함수로서 (ηEXT에 관련된) 광 에너지의 플롯이 생성될 수 있다. 이 기능은 마이크로 LED 디바이스의 낮은 전류 밀도 성능을 측정하는데 특히 유용할 수 있다. 마이크로 LED 디바이스는 일반적으로 0.001-1 A/cm2의 매우 낮은 값에서 구동되고, 비발광 재결합 프로세스로 인해 이러한 낮은 레벨에서 외부 양자 효율이 저하되는 경향이 더 크다.
단계 III 중에, 음의 dV/dt 램프는 전압을 0으로 돌아가게 해서 다른 측정을 위해 시스템을 재설정할 수 있게 한다. 이 단계에서, LED는 역 바이어스되고 역 바이어스 누설 전류를 사용하여 CEFF를 방전한다. 손상을 일으킬 수 있는 전압 레벨로 LED를 역 바이어스하지 않기 위해, 음의 전압 램프가 모든 디바이스를 안전한 역 바이어스 전압 범위 내에서 유지할 수 있을 만큼 충분히 느려야 한다. 이러한 범위는 테스트될 LED들의 유형 및 디자인에 따라 선택될 수 있다. 단지 예로서, GalnN LED에 대한 역 바이어스 누설 전류 밀도는 "GalnN 발광 다이오드의 역방향 누설 전류의 전송 메커니즘 분석"(Q. Shan 등, Applied Physics Letter 99, 253506 (2011))이라는 제목의 논문을 참조하여 추정될 수 있다. 도 2는 실온에서 1mm2 LED 디바이스에서 약 1.5×10-7A의 -5V 역 바이어스 누설 전류를 보여준다. 이것은 15μA/cm2에 대응한다. 이 역 바이어스 누설 전류 밀도는 후술하는 특정 C2I 예에 대한 값과 파라미터들을 계산하는데 사용될 것이다.
적합한 통합 카메라는 다음 기준을 충족해야 한다.
a. 픽셀 민감도 및 동적 범위(dynamic range)(과도한 다크 노이즈 및 신호 포화없이 관심있는 동작 범위를 통해 LED를 정확하게 측정할 수 있게 함).
b. 높은 픽셀 밀도 및 프레임 속도(처리량 및 병렬 LED 측정을 증가시킴).
c. 글로벌 셔터 및 유연한 트리거링(모든 픽셀이 트리거되고 동일한 시간대에 통합해야 함).
이러한 기준을 충족시키는 산업용 카메라의 한 예는 캐나다 BC 리치몬드에 위치한 PointGrey Research Inc.의 모델 GS3-U3-23S6M-C이다. 이 카메라는 글로벌 셔터, 5μ초 내지 31.9초 노출 범위, 초당 160 프레임 이상, 1/1.2" 센서 포맷, 12 비트 디지털화, 5.86μm 픽셀 크기, 72dB 동적 범위, 76% 양자 효율(525nm), 약 32,000 전자의 e- 포화 용량 및 약 7 e-의 일시적인 다크 노이즈를 갖춘 2.3 메가픽셀(1920×1200) 단색 카메라이다. nxm 카메라가 더 큰 필드 플레이트 영역을 동시에 측정하는데 사용되는 매트릭스 배열 또는 단독으로 사용되면, 이 카메라는 필요한 정확도로 많은 LED 디바이스들을 측정하는 능력을 갖게 될 것이다.
다음의 예들에서는, 3㎛ 실리콘 다이옥사이드 유전체 층을 갖는 필드 플레이트를 가정한다(εr=3.9). 이 유전체 물질은 일반적으로 사용되고 많은 물질 상에 스퍼터링, 성장 또는 디포짓될 수 있다. 두께는 마이크로 LED 디바이스를 10㎛×10㎛ 이하까지 테스트할 수 있을 만큼 충분히 얇도록 선택되었으며, 항복전 약 1500 볼트를 초과하는 전압을 지탱할 수 있다. C'FP는 1.15nF/cm2이다.
V1 값을 500V로 가정한다(도 6a 참조). 이러한 가정과 파라미터 선택을 통해 LED당 광 펄스 에너지를 다음과 같이 단순화할 수 있다.
Figure 112019076272468-pct00009
(9)
선택된 파라미터에 대해, 도 8은 전압 램프 기간 동안 선택된 전류 밀도를 보여준다. 예를 들어, 필드 플레이트 전압이 0으로부터 대략 60μ초 후에 +500 볼트까지 구동되면(단계 I) LED는 0.01 A/cm2로 구동될 것이다. 카메라 셔터는 램프가 시작되기 조금 전에(예를 들어, t0의 10-50μ초 전에) 개방되고 단계 I이 끝난 조금 후에(예를 들어, t1의 10-50μ초 후에) 개방된다. 단계 I LED 광 펄스가 카메라 셔터 시간 윈도우 내에 완전히 통합되는 것을 보장하는 것 외에도, 과도한 통합 시간은 카메라의 노이즈 플로어(noise floor)를 높이는 경향이 있으므로 피해야 한다. 단계 II는 통합 셔터가 닫힐 때 종료되도록 선택될 수 있다.
단계 III 동안 안전하게 회복하기 위해, 누설 전류 밀도와 대략 같도록 선택된 전류 밀도로 수학식 6이 이용된다. 예를 들어, 10μA/cm2 (15μA/cm2의 예상 누설보다 약간 낮음)의 타겟 누설 전류 밀도 및 △V = 500V를 이용하면, 수학식 6은 거의 60m초의 최소 △t를 예측한다. 이것은 0.0005 A/cm2 이상의 주입 전류 밀도에 대한 초당 약 16 프레임의 측정 반복률에 대응한다.
이 측정 방법으로 달성할 수 있는 신호와 하나의 카메라가 커버하는 영역을 예측하기 위해, 다음과 같은 추가 파라미터를 가정한다.
a. GaN LED (약 410nm 발광 및 65% 카메라 양자 효율)
b. VF 약 3V
c. Eopt = 170nJ/cm2 (ηEXT ~ 10%)
광자 당 약 3eV에서, 단계 I 동안 약 3.5×1011 photons/cm2가 방출된다. 카메라 내에서 생성될 수 있는 대응하는 광 전자의 수는 0.65×3.5×1011 photons/cm2 또는 2.3×1011 photons/cm2(센서 대 필드 플레이트 1:1 배율을 가정할 때)이다. 이 배율에서, 5.86㎛의 픽셀 크기는 여전히 78,000개의 전자를 포착할 수 있으며, 이는 픽셀 포화 용량의 2배 이상이다. 카메라 픽셀당 더 낮은 통합된 광전자 카운트를 원하면 더 낮은 V1 전압을 선택할 수 있다.
따라서 필드 플레이트의 카메라 센서 영역으로의 이미징은 LED 디바이스당 할당된 픽셀 수보다 적은 사용가능한 신호의 기능이다. 한 면에 250㎛를 측정하는 대형 LED 디바이스의 경우 배율을 낮추는 것이 필요하다. 정확한 계측을 위하여 각 LED 디바이스를 커버하기 위해 2×2 픽셀 영역을 가정하면, 한 대의 카메라가 960×600 LED 디바이스, 240mm×150mm 필드 플레이트 영역 또는 6" 지지 기판 영역 이상을 측정할 수 있다. 이 예에서, V1은 100V 미만으로 낮출 수 있고, 우수한 신호대 잡음비를 유지하면서 낮출 수 있다. 광 펄스 에너지가 너무 높으면, 중성 밀도(neutral density) 필터 또는 다른 흡수 필터를 방출 표면과 카메라 사이에 배치하여 카메라의 포화를 피할 수 있다.
10㎛×10㎛ LED 디바이스 크기를 갖는 마이크로 LED 애플리케이션의 경우, 센서 당 동일한 960×600 LED 디바이스들 또는 약 9.6mm×6mm 필드 플레이트 영역이 측정된다. 약 16×25 스텝을 갖는 스텝 앤 리피트(step and repeat) 시스템은 1억 7천만개 이상의 디바이스들을 포함하는 6" 마이크로-LED 기판의 테스트를 가능하게 한다. LED 디바이스당 단일 측정으로 충분하다면 움직이는 카메라 또는 카메라들과 동기화된 이미지 캡처로 테스트 시간을 1분 또는 몇 초 미만으로 줄일 수 있다. 예를 들어, 초당 16 프레임의 캡처 속도로 전체 6" 기판을 약 25초 이내에 기능적으로 테스트할 수 있다. 이는 초당 테스트된 9백만개 이상의 LED 디바이스에 대응하며 프로브 카드 및 개별 테스트 방법보다 훨씬 빠르다.
바람직한 실시예에서, 도 9는 기능적 테스트에 적합한 어셈블리(900)를 만들기 위해 진공을 사용하여 기판 크기의 필드 플레이트가 지지 기판에 부착될 수 있음을 보여준다. 필드 플레이트(901)는 필드 플레이트와 LED 디바이스 지지 기판 사이의 진공 레벨을 유지하기 위해 유연한 진공 시일(seal)(903)이 외주 영역 상에 배치된 상태에서 LED 디바이스 지지 기판(902) 상에 배치된다. 진공 포트(904)를 사용하여 플레이트들 사이의 공간에서 공기를 배출시킨다. 플레이트들은 균일한 방식으로 갭을 최소화하기 위해 대기압까지 함께 압축되어, 유효 필드 플레이트 커플링 커패시턴스 CEFF를 최적화한다. 지지 기판 교체 메커니즘은 진공과 통풍 조건 사이에서 포트(904)를 순환시킴으로써 필드 플레이트 아래의 테스트될 기판을 교체할 수 있다. 이 실시예에서는 필드 플레이트 위에서 측정하는 카메라(905)가 도시되어 있다. 물론 다른 변형, 수정 및 대안이 있을 수 있다.
또 다른 실시예에서, 도 10은 LED 디바이스 지지 기판(1002) 위에 위치된 카메라(1001) 및 더 작은 필드 플레이트(1000)를 포함하는 어셈블리를 도시한다. 필드 플레이트/카메라 어셈블리는 연이은 이동/측정 단계(1003)에서 이동되어 완전한 기판(1002)을 측정한다. 물론 다른 변형, 수정 및 대안이 있을 수 있다.
메인 단계 1 및 3 파형을 보여주는 측정 시퀀스의 전기적 시뮬레이션이 도 11 내지 14에 도시된다. 시뮬레이션되는 시스템은 다음과 같다.
1. 필드 플레이트: 3㎛ 실리콘 다이옥사이드, C'EFF = 1.15nF/cm2
2. 10㎛×10㎛ LED 디바이스 크기: 1.15fF CEFF, 15pA 역 누설 전류
3. 0.01 A/cm2 전류 밀도 테스트 포인트
4. V1 = 500V (0.01 A/cm2 전류 밀도 주입을 달성하기 위한 60μ초 램프 시간)
5. 60msec 측정 반복률
6. LED 디바이스는 약 10pΑ의 역 누설 전류가 가능한 표준 다이오드이다.
사용된 프로그램은 Spectrum Software(캘리포니아 써니베일)의 Micro-Cap 버전 11이라는 SPICE 회로 시뮬레이터이다. 하나의 10㎛×10㎛ LED 디바이스를 위의 조건에서 시뮬레이션했다. 도 11은 전압 발생기 V2에 의해 구동되는 CEFF = 1.15fF인 회로도를 도시한다. 이 발생기는 60μ초에 0에서 +500V까지 상승한 다음 +500V에서 0V까지 하강하도록 프로그래밍되었다. 전압 소스 V3은 연결되지 않았지만 원하는 카메라 셔터 윈도우의 일 예를 보여주기 위해 프로그래밍되었다. 이 예에서 셔터는 단계 I의 10μ초 전에 개방되고 단계 I의 10μ초 후에 닫힌다.
도 12a 내지 12d는 전압 소스 V2(도 12a), LED 디바이스 순방향 바이어스(도 12b), LED 디바이스 순방향 전류(도 12c) 및 전압 소스 V3으로부터의 카메라 셔터 제어 신호(도 12d)를 도시한다. 도 12d를 참조하면, 카메라 적분기 셔터는 전압의 시작 10μ초 전에(시간 축 상의 +10μ초 시간에서) 개방된다. 시간 축 상의 +20μ초 시간에서, 전압 소스는 +500V을 향해 상승하기 시작한다(시간 t0). 시간 +80μ초까지 이 단계 I 동안, LED 디바이스는 약 +250mV의 순방향 바이어스에서(도 12b) +10n로 바이어스된다(도 12c). 이는 원하는 대로 0.01 A/cm2 전류 밀도에 대응한다. +80μ초 시간 후에, 전압 램프가 멈추고 LED 전류는 0으로 떨어진다. 시간 +90μ초에서, 카메라 셔터가 닫히고 단계 I 중에 생성된 광 펄스의 통합을 완료한다. 이제 전압 소스는 -10pA의 목표 누설 전류에서 느린 방전을 시작할 것이다. 도 13a 내지 13d는 약 60msec 지속되는 단계 3 방전 중의 동일한 전압 및 전류 지점들을 보여준다. 도 13c는 CEFF가 +500V에서 0V까지 60msec에 걸쳐 안전하게 방전할 수 있는 -10pA 방전 전류를 나타낸다. 전압 소스가 약 +60msec에서 0으로 복귀된 후, 새로운 측정 시퀀스가 시작된다. 도 14a 내지 14d는 4개의 측정 시퀀스를 나타내는 더 긴 시간 축(200msec)을 보여준다.
직접 공통 콘택트는 또한 DC 바이어싱 및 기능적 테스트 구성을 가능하게 한다. 도 15a 및 15b는 LED 디바이스가 DC 모드에서만 또는 시변(time varying) AC 모드와 DC 모드에서 바이어스될 수 있는 실시예를 도시한다. 도 15a를 참조하면, 필드 플레이트(1501)는 전압 소스(1503)에 접속되고 선택적인 "누설(leaky)" 유전체 층(1504)의 일 면에 근접한 전극 층(1502) 및 필드 플레이트 지지체(상부)를 포함한다. 기계적 지지 플레이트는 또한 전기적으로 도전성일 수 있고 선택적인 "누설" 유전체 층(1504)만을 필요로 할 수 있다. 물론 다른 변형, 수정 및 대안이 있을 수 있다.
필드 플레이트 전극은 전압 소스(1503)에 접속되고, 선택적인 "누설" 유전체 층(1504)의 개방면은 단위 면적당 커패시턴스를 형성한다:
Figure 112019076272468-pct00010
(10)
여기서,
C'FP는 필드 플레이트의 단위 면적당 커패시턴스(F/cm2)
ε0는 진공 유전율(8.854×10-14 F/cm)
εr은 유전체 층의 비유전율(무차원)
td는 유전체 층의 두께(cm)이다.
유전체는 DC 바이어스 구성에서 LED 디바이스의 원하는 바이어싱을 허용하도록 선택된 ρd의 저항률을 가질 것이다. 바이어스 응답 시간을 구동하는 시간 상수는 ε0×εr×ρd이다. 유효 저항은 다음과 같이 계산할 수 있다:
Figure 112019076272468-pct00011
(11)
여기서,
R'FP는 필드 플레이트의 단위 면적당 저항(ohms-cm2)
ρd는 필드 플레이트 유전체 층의 저항률(ohm-cm)
td는 유전체 층의 두께(cm)이다.
예를 들어, 누설 유전체 층은 일반적으로 상당히 높은 비유전율, 1Mohm-cm 또는 그보다 높은 저항률 및 충분히 높은 유전 파괴 전계 강도(dielectric breakdown field strength)를 갖는 층으로 기술될 수 있다. 타입 II DI 워터(water)(탈이온수)는 81의 유전율, 1Mohm-cm의 저항률 및 13MV/cm를 초과하는 파괴 전계 강도로 이러한 기준들을 충족시킨다. 다른 예에서, 상기 층은 약간 도전성으로 도핑된 유리/세라믹, 플라스틱 등일 수 있다. 약 1의 작은 비유전율이 허용된다면, 약한 이온화에 의해 갭 내의 전압을 갖는 공기 층이 약간 도전성이 되어 "누설" 유전체 층의 기능을 달성할 수 있다.
도 15a를 다시 참조하면, 필드 플레이트(1501)는 공통 전압 소스(1507)에 접속된 n-콘택트 하부 전극(1506) 및 복수의 p-콘택트 상부 전극(1508)을 갖는 LED 지지 구조체(1505)에 충분히 가깝게 위치된다. 여기서는 각 LED 디바이스에 걸친 전압이 전압 소스(1503) 및 공통 전압 소스(1507)를 사용하여 발생하는 것으로 도시되지만, 그 대신 전압 소스가 콘택트 1502 또는 1506 중 어느 하나에 접속될 수도 있다. 유효 LED 디바이스 구동 전압은 모든 전압 소스 구성에 대한 콘택트(1503 및 1507) 사이의 전압 차이일 것이다. 이 구성에 있어서, 필드 플레이트 유전체 층(1504) 또는 전극 콘택트(1502)의 개방면은 LED 구조 콘택트 표면(1508)의 개방면에 충분히 근접하여 배치됨으로써, 전압 소스(1503)와 상부 LED 전극 표면(1508) 사이의 원하는 전기적 연결을 가능하게 한다. 도 15a에서,이 갭은 1509로서 도시되어 있고 제한된 갭으로 최소일 수 있다. 갭(1509)은 (전류 주입 효율을 최적화하기 위해) 충분한 용량성 및 저항성 커플링을 허용하고, 선택된 갭 매체에 대한 전류 주입 효과를 공간적으로 디포커싱(defocusing)하는 것을 최소화할만큼 충분히 작아야 한다.
어셈블리(1500)에 의해 만들어진 구조의 전기적 유사체는 도 15b에 도시된다. 전압 소스(1510)(도 15a의 1503)는, 하나는 선택적인 "누설" 필드 플레이트 유전체(1504)(CFP(1511))를 나타내고 하나는 갭 유전체 매체(1509)(CGAP(1513))을 나타내는 2개의 유효 커패시터를 통해 상부 표면 영역(AEFF)를 갖는 각각의 LED 디바이스(1512)에 접속된다. 각 커패시터는 필드 플레이트 유전체 RFP(1514) 및 갭 매체(RGAP)(1515)를 통한 누설 경로를 나타내는 저항에 의해 션트(shunt)된다. 하부 공통 콘택트(1506)에 접속된 전압 소스(1516)(도 15a에서 1507)는 전기 회로를 완성한다. 전압 변화 및 레벨은 LED 디바이스(1512) 상에 전류 ILED(1517)를 가할 것이다. 유효 캐패시턴스(CEFF)는 간단히 갭(1509)의 캐패시턴스를 갖는 필드 플레이트 유전체 층의 직렬 커패시턴스이다:
Figure 112019076272468-pct00012
(12)
여기서,
C'gap은 갭의 단위 면적당 커패시턴스(F/cm2)
ε0는 진공 유전율(8.854×10-14 F/cm)
εr은 갭 매체의 비유전율(무차원)
tgap은 갭 두께(cm)이다.
Figure 112019076272468-pct00013
(13)
Figure 112019076272468-pct00014
(14)
여기서,
CEFF는 유효 LED 디바이스 커플링 커패시턴스(F)
C'EFF는 단위 면적당 유효 LED 디바이스 커플링 커패시턴스(F/cm2)
AEFF는 유효 LED 디바이스 면적(cm2)이다.
갭 매체 션트 저항은 다음과 같이 계산된다:
Figure 112019076272468-pct00015
(15)
여기서,
R'GAP는 갭 매체의 단위 면적에 대한 저항(ohms-cm2)
ρgap은 갭 층의 저항률(ohm-cm)
tgap은 갭 층 두께(cm)
유효 션트 저항은 다음과 같이 계산된다:
Figure 112019076272468-pct00016
(16)
여기서,
REFF는 유효 커플링 션트 저항(Ohms)이다.
여기서는 DC 주입 기능적 테스트 모드의 예가 도 16의 구조를 사용하여 설명된다. 테스트 구성은 다음과 같다.
1. 디바이스 크기 : 25㎛ × 25㎛
2. 필드 플레이트에는 유전체 층이 없다.
3. 갭은 타입 II DI 워터(>1Mohm-cm)을 갖고 25㎛이다.
4. 하부 전극 전압 소스 및 바이어스 부하 저항 RL에 의해 설정된 10mA/cm2의 목표 DC 바이어스
5. 외부 커플링 캐패시터 CC를 통해 상부 필드 플레이트 전압 소스에 의해 구동되는 AC(펄스형) 동작
6. 테스트 면적 5 cm2
필드 플레이트(1601)는 공통 접지 콘택트(1604)에 접속된 n-콘택트 하부 전극(1603) 및 복수의 p-콘택트 상부 전극(1605)을 갖는 LED 지지 구조체(1602)에 충분히 근접하여 배치된다. 각 LED 디바이스에 있어서, 갭 매체 커플링 커패시턴스는 18fF이고 션트 저항은 400Mohm이다. 비교적 큰 커플링 커패시턴스는 갭(1606)에서 81의 높은 비유전율을 갖는 DI 워터를 사용하여 가능해진다. 각 LED 디바이스 내의 주입된 전류의 AC 및 DC 성분은 전류(1617)로 표기된다.
부하 저항 RL(1608), 필드 플레이트 콘택트(1609), 갭 매체(1606) 및 LED 디바이스를 통해 하부 컨택트(1604)로 LED 디바이스를 바이어스하기 위해 전압 소스(1607)를 사전설정된 양의 전위 Vpos로 조정함으로써 DC 바이어스가 설정된다. 10mA/cm2의 DC 바이어스 포인트를 달성하기 위해서는, 50mA의 총 전류가 RL을 통해 흘러야 한다. 커플링 커패시터(CC)(1610)를 통한 AC 펄스의 효율적인 커플링을 허용하기 위해 RL이 100kΩ으로 선택된다면 대략 5kV의 양의 바이어스 Vpos가 요구된다. DI 워터를 통한 전압 강하는 약 25V이고 LED는 턴온을 위해 2.5-3.5V가 필요하다. 바이어스 레벨을 변화시킴으로써, 출력 광 레벨 대 DC 전류 밀도 바이어스의 그래프가 측정될 수 있음에 유의한다. DC 바이어스를 카메라 캡처 시간과 동기하여(synchronously) 펄스화하면 신호 평균화 및 다중 디바이스 바이어스 설정 포인트들이 측정될 수 있게 된다.
펄스형 신호 응답은 커플링 커패시터(1610)를 통해 소스(1611)를 펄싱함으로써 결합될 수 있다. 1nF의 CL을 가정하면, RL x CC 완화가 전하 커플링 효율을 낮추기 전에 빠른 펄스가 LED 디바이스에 전하를 커플링시킬 수 있다. 100Kohm 및 1nF 디바이스 값에 대해서, 시스템 완화 시간 상수는 100μ초이고, 전하가 LED 디바이스로 이송되고 측정가능한 광 펄스로 변환될 수 있을 만큼 충분히 긴 값이다. 이 예에서 총 DI 워터 커플링 커패시턴스는 약 14nF이다. 100mA/cm2 바이어스가 5μ초동안 주입되면, LED 디바이스당 약 3pC 또는 테스트 영역에 대해 2.4μC의 총 전하가 전달되어야 한다. DI 커플링 커패시터는 약 14nF이기 때문에, 유효 커플링 커패시턴스는 여전히 약 1nF가 될 것이다. 소스(1611)에 필요한 전압 펄스 크기는 5μ초 후에 2400볼트 램프가 될 것이다. 이렇게 하면 DC 바이어스 및 AC 펄스형 기능적 테스트는 하부 공통 콘택트를 갖는 LED 디바이스 기판으로 이루어질 수 있다. 물론 다른 바이어스 및 펄스 구성, 변형, 수정 및 대안이 있을 수 있다.
본 발명은 LED 디바이스 아래에 존재하는 공통 콘택트로 설명되었지만, 전류를 주입하기위한 다른 구성도 가능하다. 도 17a는 필드 플레이트(1701)에 대한 유사체가 LED 디바이스(1703)와 같은 복수의 LED 디바이스 구조 아래의 지지 기판(1702) 내에 존재하는 다른 실시예(1700)를 도시한다. 가장 낮은 LED 디바이스 구조 층(본 발명에서 설명된 예에서 n-층) 아래에서, 유전체 층(1704) 및 전극(1705)이 지지 기판 용량성 커플링 디바이스를 완성한다. 전극(1705)은 전압 소스(1706)에 접속된다. 필드 플레이트는 별도의 전압 소스(1707) 및 필드 플레이트 전극(1708)에 접속된다. 이 예에서, 카메라(1709)는 필드 플레이트 위에 배치되어 테스트중인 복수의 LED 디바이스의 발광 응답을 포착한다. 이 예에서, 디바이스들간의 격리는 완료된 것으로 보여지지만, 이 방법은 여전히 n-층의 완전한 격리의 유무와 상관없이 기능할 것이다. 도 17b는 이 용량성 결합 지지 기판 구성의 등가 회로(1711)를 도시한다. 유일한 변화는 각 LED 디바이스 캐소드 아래에 제2 커플링 커패시터 CEFF2를 삽입하는 것이다. 결과적인 회로는 균등하게 동작하도록 만들어 질 수 있고 C2I 기능적 테스트를 수행하는데 효과적일 수 있다. 예를 들어, 필드 플레이트 내의 유전체 층(1710)과 동일한 지지 기판 유전체 층(1704), 전압 소스(1707)에 대해 동일하지만 음으로 구동된 전압 소스(1706)(소스(1706)에 대해서는 0 내지 -500V, 소스(1707)에 대해서는 0 내지 +500V)를 가정하면, 측정 시스템(1700)은 공통 콘택트 지지 기판 구성과 본질적으로 동일하게 수행할 것이다.
또 다른 실시예에서, C2I 기능적 테스트는 또한 지지 기판 내의 매립된 전극에 대한 필요성을 제거하는 도 17a의 테스트 구성의 변형에 적용될 수 있다. 이 실시예에서, 지지 기판 자체의 유전 특성은 LED 디바이스를 통해 전류를 주입하는데 사용된다. 예를 들어, 석영, 사파이어 또는 플라스틱 지지 기판은 도 17a의 유전체(1704)로서 작용할 수 있다. 도 18은 이러한 구성의 특정 실시예(1800)를 도시한다. 그 표면 위에 LED 디바이스(1802)들과 같은 복수의 LED 디바이스를 포함하는 적절한 유전 특성 및 두께를 갖는 지지 기판(1801)이 전압 소스(1806)에 접속된 전극(1803)의 상부에 배치된다. 유전체 층(1805)을 갖는 필드 플레이트(1804) 및 제2 전압 소스(1807)에 접속된 전극(1806)을 갖는 필드 플레이트(1804)는 C2I 기능적 테스트 회로를 완성한다. 필드 플레이트(1804) 위에 배치된 카메라(1808)가 본 실시예에 도시되어 있다. 등가 전기 회로는 값 CEFF2가 지지 기판의 두께로 인해 실질적으로 더 작을 가능성이 있다는 점을 제외하고는 도 17b와 유사할 것이다. 예를 들어, 두께가 500㎛인 사파이어(εr~10)로 만들어진 지지 기판에 대해, C'EFF2는 CEFF1보다 약 65배 작은 약 18pF/cm2가 될 것이다. V1에 대한 더 빠른 전압 램프 및/또는 더 큰 전압 값은 이러한 커플링 효율의 손실을 보상할 수 있다. 예를 들어, 필드 플레이트 전압 소스(1807)은 0 내지 +500V로 구동될 수 있는 한편, 지지 기판 전압 소스(1804)는 0 내지 -32.5kV(-500V x 65 = -32.5kV)에서 구동될 수 있다. 사파이어 지지 기판 내의 전계 강도는 약 1MV/cm의 파괴 강도보다 훨씬 낮은 0.65MV/cm이다. 이러한 방식으로 구동되면, LED 디바이스들은 실질적으로 균등하게 구동되어 LED 디바이스 지지 기판 내의 매립된 콘택트없이 C2I 기능적 테스트가 가능해진다. 전극(1803)을 구동하기 위한 고전압 파형 발생기는 IGBT, MOSFET 또는 사이리스터(thyristor) 디바이스를 사용하여 실현될 수 있다. 최대 36kV까지 스위칭할 수있는 고전압 스위치는 Belke Electronic GMBH(독일 크론버그)로부터의 모델 번호 HTS-361-01-C(36kV, 12A 최대 전류) 및 모델 번호 HTS-361-200-FI(36kV, 2000A 최대 전류)이다. 프로그램가능한 파형 형성 회로는 원하는 C2I 기능적 테스트 특성을 충족시키는 전압 램프로의 빠른 전압 변화를 느리게 할 수 있다. 6" 기판의 경우, 총 커패시턴스는 약 3.2nF이고 1초당 16회 측정시 1/2 CV2f 전력은 약 27 와트이고 평균 전류는 830μA가 되며, 이는 안전하게 상업적으로 이용가능한 고전압 스위치에 대한 정상 동작 사양 내이다. HTS-361-200-FI 2000A 가능 스위치의 경우, 11 A/cm2만큼 높은 전류 밀도 C2I 측정이 수행될 수 있다. 물론 다른 변형, 수정 및 대안이 있을 수 있다.
테스트 중인 각각의 LED 디바이스에 대응하는 측정된 데이터의 정확도를 향상시키기 위해 특정 이미지 처리 방법이 이용될 수 있다. 센서 상에 각각의 이미징된 LED 디바이스는 카메라 센서 어레이 내의 특정 영역 상에 이미징될 것이다. 하나의 이미지 처리 방법은 측정된 카메라 출력 데이터 이미지 내의 각 LED 디바이스에 대한 물리적 중심 (x, y) 위치를 생성하기 위해 타겟 이미지로부터의 공간 정보를 사용한다. 지지 기판 상의 LED 디바이스 중심 위치와 카메라 센서 상의 대응 중심 위치와의 이러한 대응은 카메라 배율, 광학 왜곡 보정, LED 디바이스 매트릭스를 감지하고 위치를 정하기 위한 이미지 캡쳐 등을 이용하여 개발되고 교정될 수 있다. 따라서, 결과적인 중심 좌표는 각 LED 디바이스에 대한 센서 이미지 내의 (x, y) 위치의 집합이 될 것이다. 예를 들어, 앞의 예를 참조하면, 1920 x 1200 디지털 센서 매트릭스 상에 이미징된 960 x 600 LED 디바이스 세트는 다음과 같은 중심 매트릭스를 갖는다:
LED (i,j)의 중심 = 카메라 데이터 위치 (x.y)
여기서 카메라 위치 (x,y)는 센서 픽셀 영역(0<x<1920, 0<y<1200) 내의 부동 소수점 숫자인 한편, i, j는 각 측정된 LED에 대한 정수(i = 1 내지 960, j = 1 내지 600)이다. 일단 이 중심 매트릭스가 개발되면, 가중치 함수를 사용하는 이미지 처리 방법은 디지털화된 이미지를 취득하여 물리적 LED 중심 위치에 가장 가깝게 이미징된 센서 데이터에 더 많은 가중치가 부여되는 가중치 함수를 사용하여 추출된 데이터 값 세트를 개발할 수 있다. 이미지 처리 시스템은 이러한 컨볼루션 기능을 병렬로 그리고 보통은 프레임 속도로 수행할 수 있다. 따라서, LED 데이터 값들은 바람직한 실시예에서 디지털화된 카메라 데이터에 적용된 중심 가중(centroid weighted) 함수를 사용하여 계산된 데이터 값들의 출력 LED 디바이스 (i,j) 매트릭스를 구성한다.
디지털화된 카메라 출력(단계 I 동안 카메라 센서(들) 상에 이미징된 LED 디바이스들에 의해 방출된 총 통합 광에 비례함)에 적용되는 추가적인 이미지 처리 방법은 LED 디바이스 기능성을 나타내는 결과를 개발하는데 이용될 수 있다. 이 기능적 데이터는 측정에서 파생된 하나 이상의 값을 포함하는 매트릭스 형태이다. 위치 (i,j)에 있는 각각의 LED에 대해, 데이터n(i,j) = 값n (여기서 n은 1과 같거나 그보다 큰 정수)의 n 데이터 포인트들의 세트가 존재할 것이다. 예를 들어 테스트 중인 각 LED에 대한 다중 독립적인 데이터n(i,j) 값들은 서로 다른 단계 I 전압 램프 값들을 사용하여 얻어진 n개의 측정 시퀀스를 사용하여 측정된 서로 다른 전류 밀도 값에서의 광 출력 값일 수 있다. 각 데이터n(i,j) 측정 데이터 값은 신호 대 잡음비를 향상시키기 위해 다수의 측정의 평균이 될 수 있다. 신호 평균화는 확률적(stochastic) 잡음을 나타내는 신호의 표준 편차가 sqrt(m)만큼 감소되는 잘 알려진 방법이고, 여기서 m은 평균을 구한 측정 포인트들의 수이다. 예를 들어, 데이터 포인트가 확률적 잡음 표준 편차 z를 나타낸다면, 100개의 데이터 포인트들의 평균을 사용해서 평균화된 데이터 포인트들은 z/sqrt(100) 또는 10배 낮은 표준 편차를 가질 것이다.
일단 LED 디바이스(i,j) 데이터 값들이 수집되면, 임계값 또는 테스트 기준의 세트가 기능성의 판단을 개발하기 위해 적용될 수 있으며, 아마도 측정되고 있는 각 LED에 대해 0 또는 1(0 = 불량 디바이스, l = 양호 디바이스)의 데이터n(i,j) 값을 부가한다. 예를 들어, 원하는 최소 임계값이 데이터에 적용되면 비발광 또는 약(weakly) 발광 디바이스는 불량 디바이스로 분류될 수 있다. 물론 데이터 값들의 세트에 적용되는 여러 임계값 및 다른 기준 또는 합격(pass)/불합격(fail) 기준은 기능적 테스트, 복구 전략 및 프로세스 산출량 분석(원인 및 수정)에도 유용할 수 있다. 단지 예로서, 다수의 임계치가 LED 디바이스 데이터n(i,j) 데이터에 인가되어 각 LED 디바이스가 기능성에 있어서 LED들을 매칭시키고 기준 또는 한 세트의 기준에 따라 유사한 특성들을 갖는 디바이스를 해제(release)하는 전략을 유도하기 위해 빈 번호 레이블(bin number label)을 생성할 수 있다. 랜덤 액세스 레이저 리프트-오프(lift-off) 또는 다른 개별 LED 디바이스 해제 방법은 각각의 (i,j) LED 디바이스에 대한 빈 레이블 매트릭스 값에 기초하여 유사한 빈 번호를 갖는 LED 디바이스를 집합시킬 수 있다. 이것은 과도하게 다른 기능적 특성을 갖는 LED 디바이스를 사용함으로써 야기되는 디스플레이 불균일성을 제한하는데 유용할 수 있다. 산출량 및 프로세스 제어에 유용한 통계를 개발하기 위해 다중 임계값을 활용할 수도 있다. 예를 들어, 빈 데이터에 적용된 표준 편차 및 기타 통계 분석은 수율 및 프로세스 안정성의 지표가 될 수 있다. 이러한 파생된 양의 급격한 변화는 프로세스 편위(excursion)를 나타낼 수 있다. 도 19는 수평 스케일의 데이터n의 함수로서 수직 스케일 상의 작은 범위의 데이터n 값들(채널 또는 빈이라 불림)에 속하는 몇몇 LED 디바이스의 히스토그램 플롯(1900)을 도시한다. 대부분의 LED 디바이스는 기능적으로 허용가능한 범위(1901) 내에 있는 반면, 임계값(1902) 미만 또는 임계값(1903)을 초과하는 LED 디바이스는 불량으로 간주된다. LED 디바이스 비닝(binning) 기능의 폭(1904)은 수율 및 프로세스 제어에 유용할 수 있다. 유사한 빈(1905) 내에 속하는 LED 디바이스들은 후에 디스플레이 균일성을 향상시키기 위해 유사한 기능적 테스트 결과를 위해 집계되고 사용될 수 있다.
본 발명에 따른 기능적 테스트 장치가 원하는 영역보다 작은 영역을 이미징하고 스텝 앤 리피트 기능을 필요로 한다면, 중심 매트릭스는 측정되어야 할 각각의 새로운 LED 디바이스 영역에 대해 다시 계산될 필요가 있을 수 있다. 그러나, 스텝 시스템이 측정할 다음 LED 디바이스 세트를 정렬하기에 충분히 정확하다면, 중심 매트릭스가 재사용될 수도 있다. 물론 다른 변형, 수정 및 대안이 있을 수 있다.
일반적으로, 필드 플레이트는 LED 디바이스를 포함하는 기판의 기능적 테스트가 필드 플레이트에 대해 고정되거나 이동되는 하나 이상의 카메라에 의해 행해질 수 있게 한다. 테스트 장비 비용, 복잡성, 타겟 LED 디바이스 크기 및 테스트 처리량 능력은 특정 구성을 선택하기 전에 평가되어야 하는 기준들 중 일부이다. 측정 기능을 원하는 사양으로 보장하기 위해서는 다른 설계 제한 사항과 기준도 고심해야 한다. 이러한 설계 기준 중 하나는 테스트 중인 각 LED 디바이스에 걸친 단계 I 전압 파형이 접촉 저항 및 기생 커패시턴스로 인해 현저히 왜곡되지 않을 것을 보장하는 것이다. 예를 들어, 더 높은 전류 밀도 동작을 측정하기 위해 바람직한 단계 I의 고속 전압 램프는 필드 플레이트의 중앙에 있는 LED 디바이스에 대한 RC 저주파 통과 필터링으로 인해 상당한 파형 왜곡 및 전압 강하를 유발할 수 있다. 이것은 필드 플레이트 전극 또는 공통 콘택트 저항이 너무 높을 때 발생할 수 있다. 이러한 영향의 완화는 유효 접촉 시트 저항률을 낮추거나 테스트하기 전에 더 낮은 저항률 층을 부착함으로써 일어날 수 있다. 마지막으로, 큰 필드 플레이트는 상기 측정 반복률로 필드 플레이트 커패시턴스 CFP를 충전 및 방전시키기 위해 얼마간의 전력을 요구할 것이고 콘택트 층 내에서 저항성 가열을 발생시킬 수도 있다. 예를 들어, 3㎛의 실리콘 다이옥사이드 유전체 층을 사용하는 6" 기판 필드 플레이트는 약 200nF의 총 커패시턴스 CFP를 가질 것이다. 16Hz 캡처 속도 및 500V 램프를 가정하면, 1/2 CV2f 전력은 약 0.5W일 것이다. 이러한 제안된 동작 포인트에서는, 전체 6" 필드 플레이트 구성에서도 작고 관리가능한 테스트 전력 레벨이 생성된다.
이상이 특정 실시예들에 대한 완전한 설명이지만, 다양한 변형, 대체 구조 및 균등물이 사용될 수 있다. 위에서는 선택된 단계들의 시퀀스를 이용하여 설명했지만, 다른 단계뿐만 아니라 설명된 단계들의 임의의 요소의 임의의 조합이 사용될 수도 있다. 또한, 실시예에 따라 특정 단계가 결합 및/또는 제거될 수 있다. 또한, 설명 및 예들은 평면 표면 상의 GaN LED 디바이스에 관한 것이지만, 광자 방출 디바이스를 포함하는 임의의 평면 또는 곡면이 C2I 방법을 사용하여 기능적으로 테스트될 수 있다. 예를 들어, 수직 캐비티 표면 발광 레이저(vertical-cavity surface-emitting laser: VCSEL), 유기 LED(OLED), 실리콘 포토닉스 디바이스 및 다른 표면 발광 디바이스가 본 발명을 사용하여 테스트될 수 있다. 또한, 다른 예에서, II-VI 반도체 물질 및 관련 디바이스가 또한 사용될 수 있다. 예를 들어, LED 또는 다른 디바이스는 일반 또는 특수 조명, 대형 패널, 모바일 디바이스 또는 프로젝션과 같은 디스플레이, 화학 처리, 차량 조명, 의료 등과 같은 다양한 애플리케이션을 가질 수 있다. 일 실시예에서, 상기 방법은 또한 양호한 디바이스들 중 하나를 선택하는 단계, 부재(member) 기판 상으로 상기 LED 디바이스를 해제하는 단계 및 상기 디바이스를 패키징하는 단계를 포함할 수 있다. 부재 기판은 상기 해제된 LED 디바이스를 수용하기 위한 최종 제품 기판 또는 임시 기판을 포함할 수 있다. 패키지는 표준 캔, 칩 온 보드 또는 서브마운트, 또는 모듈 디바이스일 수 있다. 디바이스는 패키징된 후, 다양한 애플리케이션 중 하나에서 구성될 수 있다. 물론 다른 변형, 수정 및 대안이 있을 수 있다. 그러므로, 상기 설명 및 예시들은 첨부된 청구범위에 의해 정의되는 본 발명의 범위를 제한하는 것으로 간주되어서는 안 된다.

Claims (40)

  1. 지지 기판 상에 배치된 발광 디바이스 구조로부터의 발광을 관측하는 장치로서 - 상기 발광 디바이스 구조는 표면으로부터 접근가능한 제1 면 콘택트 층 및 아래에 놓이는 제2 콘택트 층을 가짐 - , 상기 장치는:
    필드 플레이트 지지체, 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 필드 플레이트 디바이스 - 상기 제2 면은 상기 필드 플레이트 지지체를 가로질러 걸쳐 있는(spanning across the field plate suppport) 도전층을 포함하고, 상기 제2 면은 상기 발광 디바이스 구조의 상기 제1 면 콘택트 층의 적어도 일부에 근접하여 배치됨 -, 제1 단자 및 제2 단자를 갖고 전압을 생성하기 위한 전압 소스 - 상기 제1 단자는 상기 필드 플레이트 디바이스의 상기 도전층에 연결되고, 상기 제2 단자는 접지 전위에 연결되며, 상기 전압 소스는 시변(time varying) 전압 파형을 발생시켜서 상기 필드 플레이트 디바이스의 상기 제2 면과 상기 발광 디바이스 구조 사이에 전압 전위를 형성하여 전류를 상기 발광 디바이스 구조로 주입함으로써 상기 발광 디바이스 구조가 소정 패턴으로 전자기 방사선을 방출하게 할 수 있음 -; 및
    상기 발광 디바이스 구조에 연결되고, 상기 발광 디바이스 구조로부터 유도된 상기 패턴으로 상기 전자기 방사선의 이미지를 형성하는 검출기 디바이스
    를 포함하고,
    상기 검출기 디바이스는 카메라를 포함하고,
    상기 카메라는 상기 발광 디바이스 구조 위에 생성된 총 전자기 방사선의 공간적 맵(map)을 생성하기 위해 상기 시변 전압 파형에 상기 전자기 방사선을 통합하는, 발광 관측 장치.
  2. 제1항에 있어서,
    상기 검출기 디바이스는 상기 전자기 방사선을 이미징하여 상기 지지 기판의 상기 발광 디바이스 구조 상의 위치의 함수로서 상기 전자기 방사선의 패턴의 관찰가능한 맵을 생성하는, 발광 관측 장치.
  3. 제2항에 있어서,
    전기적 콘택트를 사용하거나 또는 용량성 커플링을 사용하여 상기 발광 디바이스 구조의 상기 제2 콘택트 층에 연결되는 전기 액세스를 더 포함하는 발광 관측 장치.
  4. 제1항에 있어서,
    상기 시변 전압 파형은 측정 단계 중에 선택된 전류 밀도로 상기 발광 디바이스 구조를 순방향 바이어스하기 위한 제1 전압 전위로부터 제2 전압 전위까지의 전압 램프인 발광 관측 장치.
  5. 제3항에 있어서,
    상기 필드 플레이트 디바이스의 상기 제2 면은 유전체 층인 발광 관측 장치.
  6. 제5항에 있어서,
    상기 통합된 전자기 방사선의 상기 공간적 맵은, 상기 발광 디바이스 구조의 공간적으로 의존적인 기능적 테스트 결과를 개발하기 위한 신호 평균화, 임계화 및 비닝(binning)을 포함하는 그룹으로부터 선택된 기능들 중 하나 이상을 수행하는 이미지 처리 디바이스를 사용해서 처리되는, 발광 관측 장치.
  7. 제1항에 있어서,
    상기 발광 디바이스 구조의 상기 제1 면 콘택트 층은 복수의 개별적으로 어드레스 가능한 발광 디바이스들을 구현하기 위해 물질 제거 프로세스를 사용하여 격리되는 발광 관측 장치.
  8. 제1항에 있어서,
    상기 발광 디바이스 구조의 상기 제1 및 제2 콘택트 층은 복수의 개별적으로 어드레스 가능한 발광 디바이스들을 구현하기 위해 물질 제거 프로세스를 사용하여 격리되는 발광 관측 장치.
  9. 제4항에 있어서,
    테스트 단계 이후의 상기 시변 전압 파형은, 발광 디바이스 역 바이어스 누설 전류 밀도를 사용하고 잠재적으로 손상을 일으키는 역 바이어스 전압을 초과하지 않도록 선택된 리셋 단계라고 불리는 기간에 걸쳐 상기 제2 전압 전위로부터 상기 제1 전압 전위로 되돌아가는 발광 관측 장치.
  10. 제3항에 있어서,
    상기 카메라는 복수의 카메라 중 하나이고, 상기 복수의 카메라의 각각은 상기 발광 디바이스 구조의 개별 영역을 이미지화하도록 배치되는 발광 관측 장치.
  11. 제3항에 있어서,
    상기 카메라 및 상기 필드 플레이트 디바이스는 더 작은 테스트 영역을 이미지화할 수 있고 더 완벽한 테스트 커버리지를 위해 스텝 앤 리피트 방식으로 기계적으로 인덱싱되는 어셈블리인, 발광 관측 장치.
  12. 제1항에 있어서,
    상기 필드 플레이트 디바이스는 상기 지지 기판과 동일한 면적 치수이고, 상기 필드 플레이트 디바이스의 스텝 앤 리피트 인덱싱없이 상기 지지 기판의 완전한 기능적 테스트를 가능하게 하기 위해 상기 지지 기판 상에 배치되는, 발광 관측 장치.
  13. 제10항에 있어서,
    상기 필드 플레이트 디바이스는 상기 필드 플레이트 디바이스의 주변부 근처의 시일을 사용하여 상기 지지 기판에 근접하게 위치되고, 진공 포트를 사용하여 상기 제2 면과 상기 발광 디바이스 구조의 상기 제1 면 콘택트 층 사이의 갭으로부터 공기가 배출되는, 발광 관측 장치.
  14. 제1항에 있어서,
    상기 필드 플레이트 디바이스와 상기 지지 기판 사이의 근접성은 실제 접촉인, 발광 관측 장치.
  15. 제1항에 있어서,
    상기 필드 플레이트 디바이스와 상기 지지 기판 사이의 근접성은 가스, 진공, 액체 또는 고체의 작은 갭이고, 상기 작은 갭은 상기 발광 디바이스 구조로부터 형성될 LED 디바이스의 횡방향 거리보다 크지 않은, 발광 관측 장치.
  16. 제1항에 있어서,
    상기 필드 플레이트 디바이스와 상기 지지 기판 사이의 근접성은 가스, 진공, 액체 또는 고체의 작은 갭이고, 상기 작은 갭은 상기 발광 디바이스 구조로부터 형성될 LED 디바이스의 횡방향 거리의 10배보다 크지 않은, 발광 관측 장치.
  17. 제13항에 있어서,
    상기 갭 내의 진공은 상기 발광 디바이스 구조를 여기시키기 위해 원하는 변위 전류를 결합시키는데 충분한 유전 특성을 나타내는, 발광 관측 장치.
  18. 제15항에 있어서,
    상기 작은 갭 내의 진공, 가스, 액체 또는 고체는 상기 발광 디바이스 구조를 여기시키기 위해 원하는 변위 전류를 결합시키는데 충분한 유전 특성을 나타내는, 발광 관측 장치.
  19. 제15항 또는 제16항에 있어서,
    상기 작은 갭 내의 진공, 가스, 액체 또는 고체는 상기 발광 디바이스 구조를 여기시키기 위해 원하는 바이어스 전류를 결합하는 유전 특성 및 제한된 저항성을 나타내는, 발광 관측 장치.
  20. 제15항 또는 제16항에 있어서,
    상기 작은 갭 내의 진공, 가스, 액체 또는 고체가 상기 발광 디바이스 구조를 여기시키기 위해 원하는 변위 및 DC 바이어스 전류를 결합시키는데 충분한 유전 특성 및 제한된 저항성을 나타내는, 발광 관측 장치.
  21. 제17항에 있어서,
    상기 갭 내의 진공, 가스, 액체 또는 고체는 0.01 내지 18 메그옴(megohm)-cm의 저항률을 갖는 탈이온수인 발광 관측 장치.
  22. 지지 기판 상에 배치된 발광 디바이스 구조로부터의 발광을 관측하는 장치로서 - 상기 발광 디바이스 구조는 표면으로부터 접근가능한 제1 면 콘택트 층 및 아래에 놓이는 제2 콘택트 층을 가짐 - , 상기 장치는:
    필드 플레이트 지지체, 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 필드 플레이트 디바이스 - 상기 제2 면은 상기 필드 플레이트 지지체를 가로질러 걸쳐 있는(spanning across the field plate suppport) 도전층을 포함하고, 상기 제2 면은 상기 발광 디바이스 구조의 상기 제1 면 콘택트 층의 적어도 일부에 근접하여 배치됨 -, 제1 단자 및 제2 단자를 갖고 전압을 생성하기 위한 전압 소스 - 상기 제1 단자는 상기 필드 플레이트 디바이스의 상기 도전층에 연결되고, 상기 제2 단자는 접지 전위에 연결되며, 상기 전압 소스는 시변(time varying) 전압 파형을 발생시켜서 상기 필드 플레이트 디바이스의 상기 제2 면과 상기 발광 디바이스 구조 사이에 전압 전위를 형성하여 전류를 상기 발광 디바이스 구조로 주입함으로써 상기 발광 디바이스 구조가 소정 패턴으로 전자기 방사선을 방출하게 할 수 있음 -; 및
    상기 발광 디바이스 구조에 연결되고, 상기 발광 디바이스 구조로부터 유도된 상기 패턴으로 상기 전자기 방사선의 이미지를 형성하는 검출기 디바이스를 포함하고,
    상기 필드 플레이트 디바이스의 상기 제2 면은 실리콘 다이옥사이드, 실리콘 나이트라이드 또는 알루미나로부터 선택되는 유전체 층인, 발광 관측 장치.
  23. 광 디바이스를 제조하는 방법에 있어서,
    발광 디바이스 구조를 제공하는 단계 - 상기 발광 디바이스 구조는 표면으로부터 접근가능한 제1 면 콘택트 층 및 아래에 놓이는 제2 콘택트 층을 갖고, 지지 기판 상에 배치되어 형성되는 복수의 LED 디바이스를 가짐 -;
    필드 플레이트 디바이스를 상기 발광 디바이스 구조에 결합시키는 단계 - 상기 필드 플레이트 디바이스는 필드 플레이트 지지체, 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖고, 상기 제2 면은 상기 필드 플레이트 지지체를 가로질러 걸쳐 있는(spanning across the field plate suppport) 도전층을 포함하며, 상기 제2 면은 상기 발광 디바이스 구조의 상기 제1 면 콘택트 층의 적어도 일부에 근접하게 위치되어 상기 제2 면의 표면 영역과 상기 발광 디바이스 구조의 상기 제1 면 콘택트 층 사이에 공간 갭이 형성됨 -;
    상기 필드 플레이트 디바이스의 상기 제2 면과 상기 발광 디바이스 구조 사이에 전압 전위를 형성하기 위해 전압 소스로부터 시변 전압 파형을 생성하여, 상기 발광 디바이스 구조의 상기 LED 디바이스들 각각에 전류를 주입함으로써 상기 발광 디바이스 구조가 소정의 패턴으로 전자기 방사선을 방출하게 하는 단계; 및
    상기 발광 디바이스 구조에 연결된 검출기 디바이스를 사용하여, 상기 발광 디바이스 구조로부터 유도된 상기 패턴의 전자기 방사선의 이미지를 캡쳐하는 단계
    를 포함하고,
    상기 검출기 디바이스는 카메라를 포함하고,
    상기 카메라는 상기 발광 디바이스 구조 위에 생성된 총 전자기 방사선의 공간적 맵(map)을 생성하기 위해 상기 시변 전압 파형에 상기 전자기 방사선을 통합하는, 광 디바이스 제조 방법.
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