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KR102730229B1 - 반도체와 금속 간의 박리 방지를 위한 열처리방법 - Google Patents

반도체와 금속 간의 박리 방지를 위한 열처리방법 Download PDF

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KR102730229B1
KR102730229B1 KR1020180131243A KR20180131243A KR102730229B1 KR 102730229 B1 KR102730229 B1 KR 102730229B1 KR 1020180131243 A KR1020180131243 A KR 1020180131243A KR 20180131243 A KR20180131243 A KR 20180131243A KR 102730229 B1 KR102730229 B1 KR 102730229B1
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Abstract

본 발명은 반도체와 금속 간의 박리 방지를 위한 열처리방법에 관한 것으로, 더욱 상세하게는 반도체와 금속 간의 접촉력을 향상시킴으로써 반도체에 하부의 금속이 박리되는 현상을 원천적으로 방지할 수 있도록 하는 방법에 관한 것이다.
이러한 본 발명은, 탄화규소 기판에 티타늄층을 적층하는 제1단계; 티타늄층에 니켈층을 적층하는 제2단계; 열처리를 통하여 탄화규소 기판의 하부에 배치되는 금속의 박리가 방지되도록 하는 제3단계;를 포함하는 것을 특징으로 하는 반도체와 금속 간의 박리 방지를 위한 열처리방법을 기술적 요지로 한다.

Description

반도체와 금속 간의 박리 방지를 위한 열처리방법{Heat treatment method for preventing separation between semiconductor and metal}
본 발명은 반도체와 금속 간의 박리 방지를 위한 열처리방법에 관한 것으로, 더욱 상세하게는 반도체와 금속 간의 접촉력을 향상시킴으로써 반도체에 하부의 금속이 박리되는 현상을 원천적으로 방지할 수 있도록 하는 방법에 관한 것이다.
일반적으로 반도체 소자(semiconductor device)에는 반도체-절연체, 반도체-금속 등과 같은 다양한 접촉이 존재하는데, 이때 각 성분들은 모두 접촉저항을 가지고 있다.
이러한 반도체 소자의 생산성을 향상시키기 위한 방법은 반도체 소자를 집적화하는 것인데, 집적화로는 웨이퍼의 대구경화와 반도체 소자의 면적을 감소시키는 방법이 있다.
그 중에서 반도체 소자의 구조를 수평구조가 아닌 수직구조로 이루게 되면 면적을 크게 감소시킬 수 있는데, 특히 탄화규소를 이용한 반도체 소자의 경우 수직구조에 유리한 장점이 있다.
이러한 장점의 예로는, 성장방향인 c-축과 평행방향의 전자이동도가 c-축과 수직방향보다 약 20% 높은 점과, 홀 이동도에 비해 우수한 전자 이동도로 n-type 에피층 및 n-type 단결정 기판 기술이 발달해 있다는 점이다.
이처럼 현재 양산되고 있는 탄화규소를 이용한 반도체 소자는 수직구조로 되어 있는데, 수직구조의 반도체 소자 상부에는 보호층(passivation layer)과 상부전극층이 위치하고, 하부에는 하부전극층이 위치하게 된다.
하지만 웨이퍼 단위로 제작된 반도체 소자를 실제 제품인 개별 소자로 만드는 과정인 다이싱(dicing)을 할 때 탄화규소와 하부전극층 사이에서 발생하는 접착력 불량에 의해 하부전극층이 쉽게 박리되는 문제점이 있으므로, 이를 해결하기 위한 기술개발 연구가 절실히 요구되는 시점이다.
국내 등록특허공보 제10-0650992호, 2006.11.22.자 등록.
본 발명은 상기한 문제점을 해소하기 위하여 발명된 것으로, 반도체와 금속 간의 접촉력을 향상시킴으로써 반도체에 하부의 금속이 박리되는 현상을 원천적으로 방지할 수 있도록 하는 반도체와 금속 간의 박리 방지를 위한 열처리방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은, 탄화규소 기판에 티타늄층을 적층하는 제1단계; 상기 티타늄층에 니켈층을 적층하는 제2단계; 및 열처리를 통하여 상기 탄화규소 기판의 하부에 배치되는 금속의 박리가 방지되도록 하는 제3단계;를 포함하는 것을 특징으로 하는 반도체와 금속 간의 박리 방지를 위한 열처리방법을 기술적 요지로 한다.
바람직하게는 상기 제3단계의 금속은, 음극(cathode), 드레인(drain) 중 어느 하나 이상인 것을 특징으로 한다.
바람직하게는 상기 제4단계에서의 열처리는, 900~1,100℃ 하에서 이루어지는 것을 특징으로 한다.
바람직하게는 상기 니켈층의 두께는, 상기 티타늄층의 0.1~2.5배로 이루어지는 것을 특징으로 한다.
상기 과제의 해결 수단에 의한 본 발명에 따른 반도체와 금속 간의 박리 방지를 위한 열처리방법은, 탄화규소 기판 및 탄화규소 기판의 하부에 형성되는 금속 간의 접착력을 향상시킴으로써, 금속이 박리되는 현상을 원천적으로 방지할 수 있는 효과가 있다.
도 1a 내지 도 1d는 오믹접촉이 형성되는 다양한 소자를 나타내는 단면도.
도 2는 본 발명의 바람직한 실시예에 따른 과정도.
도 3은 본 발명의 바람직한 실시예에 따른 오믹접촉 단면의 TEM 사진.
도 4는 본 발명의 바람직한 실시예에 따른 전기적 특성을 나타낸 그래프.
우선 본 발명을 기술하기에 앞서, 반도체 소자에는 반도체-절연체, 반도체-금속 등과 같은 다양한 접촉이 존재하는데, 이러한 모든 접촉에 저항성분을 가지고 있으면 우수한 접촉력은 필수적이다.
도 1a 내지 도 1d는 오믹접촉이 형성되는 다양한 소자를 나타내는 단면도로써, 도 1a 내지 도 1d에 도시된 것처럼, 탄화규소의 다양한 소자를 구조적으로 나타낸 것임을 알 수 있다.
도 1a는 쇼트키 배리어 다이오드(schottky barrier diode, SBD)를 나타낸 것으로, 탄화규소와 탄화규소 하부에 배치되는 음극(cathode) 사이의 A 부분에 오믹접촉이 형성됨을 알 수 있다.
도 1b는 핀 다이오드(PiN diode)를 나타낸 것으로, 탄화규소와 음극(cathod) 사이 및 탄화규소와 양극(anode) 사이의 A 부분에 오믹접촉이 형성됨을 알 수 있다.
도 1c는 DMOSFET(double-implanted metal-oxide-semiconductor field effect transistor 또는 DIMOSFET)를 나타낸 것으로, 탄화규소와 탄화규소 하부의 드레인(drain) 사이의 A 부분에 오믹접촉이 형성될 뿐만 아니라, 탄화규소와 소스(source) 사이에도 오믹접촉이 형성됨을 알 수 있다.
도 1d는 UMOSFET(U-shaped MOSFET 또는 trench MOSFET)를 나타낸 것으로, 탄화규소와 탄화규소 하부의 드레인(drain) 사이의 A 부분에 오믹접촉이 형성될 뿐만 아니라, 탄화규소와 소스(source) 사이에도 오믹접촉이 형성됨을 알 수 있다.
이러한 도 1을 참조하면, 반도체-금속의 접촉은 두가지로 구분할 수 있는데, 제작하는 소자의 종류에 따라 상부전극부로 게이트(gate), 소스(source) 및 양극(anode)처럼 금속 종류를 다르게 하게 된다. 여기서 상부전극부에는 쇼트키(Schottky)접촉과 오믹(Ohmic)접촉 형태 중 어느 하나 이상으로 형성될 수 있다.
하지만 하부전극부에 해당되는 드레인(drain), 음극(cathode)은 모두 오믹접촉을 형성한 후 하부금속을 증착하여 형성하게 된다. 이러한 하부금속은 패키지에 유리하도록 솔더링이 가능한 전극을 최외각층에 형성하는 것이 바람직하다.
반도체 공정은 소자의 종류에 따라 다르지만 50~70여 단계를 거치는데, 그 중 오믹접촉과 하부금속을 이루는 하부전극부는 연속적인 과정으로 형성되지 않는다. 즉 상부의 오믹접촉 형성을 위한 공정시 하부의 오믹접촉을 형성한 후 상부 공정이 완료된 다음에서야 하부금속을 형성하게 된다.
하부의 오믹접촉 형성 후, 하부금속 형성 전까지 하부의 오믹접촉은 여러 공정 과정에서 노출되는데, 예컨대 최종 공정인 하부금속 증착 전까지 노출된다할 수 있다. 이러한 이유로, 탄화규소와 하부금속 사이의 오믹접촉에서 발생하는 불완전한 계면은 하부금속이 박리되는 원인이 되는 것이다.
이때 탄화규소의 오믹접촉은 주로 금속 중 니켈을 증착하여 상압의 비활성 가스 분위기 하에서 고온 열처리를 통해 형성되는데, 이러한 탄화규소의 오믹접촉은 상부와 하부, 반도체 도펀트의 타입(n, p-type)에 무관하게 낮은 접촉저항을 가지는 장점이 있음에도 불구하고, 니켈이 탄화규소와 급속적으로 반응하면서 반응 부산물인 카본(carboc, C) 또는 카본 클러스터(carboc cluster)가 오믹접촉 내에서 응집된 상태로 존재하게 되어 불균일하고 비연속적인 계면이 형성되기 때문에 접촉력을 저하시키는 단점이 있다.
이런 이유로, 반도체와 금속 간의 불균일한 계면 특성과 접촉력을 향상시키기 위하여 접촉력 향상에 기여하는 금속을 사용하여 열처리 공정으로 계면 특성을 개선시키는 것이 필요하다.
이에 따라 오믹접촉 내에서 균일한 계면을 형성하고 카본 클러스터의 형성 억제가 필요한데, 이를 해결하기 위하여 본 발명에서는 금속 중 티타늄(Ti)을 오믹접촉에 적용하고자 한 것이다.
티타늄은 실리콘과 탄화규소에 증착되는 금속의 접착력을 향상시킬 뿐 아니라, 탄소와도 반응을 하여 티타늄 카바이드(Ti carbide)를 형성한다. 또한 티타늄은 산소와 빠르게 반응하여 산화티타늄을 형성하기 때문에 열처리시 산소와의 반응을 억제하기 위하여 진공챔버의 비활성 분위기 하에서 열처리를 하는 것이 바람직하며, 이에 대하여 하기에서 간략한 과정으로 정리하기로 한다.
도 2는 본 발명의 바람직한 실시예에 따른 과정도로써, 본 발명의 열처리방법에 대한 과정을 간략히 나타낸 것임을 알 수 있다.
도 2-(a)는 탄화규소 기판(100)에 오믹접촉 형성용 금속이 증착된 모습을 나타낸 것으로, 탄화규소 기판(100)에 티타늄을 증착하여 티타늄층(200)으로 적층한 후, 티타늄층(200)에 니켈을 증착하여 니켈층(300)이 형성되도록 하여 티타늄/니켈 오믹접촉을 형성함을 알 수 있다.
여기서 니켈층(300)은 티타늄층(200)의 0.1~2.5배 두께로 이루어지는 것이 좋은데, 니켈층(300)이 티타늄층(200)의 두께에 대해 0.1배 미만이면 너무 얇기 때문에 두께를 컨트롤하기 어렵고, 2.5배를 초과하면 티타늄층(200)이 카본 클러스터 생성을 방지하는 역할을 제대로 수행할 수 없기 때문이다.
단, 니켈층(300)의 두께는 탄화규소 기판(100)의 두께에 따라 변동될 수 있으나, 탄화규소 기판(100)의 소모량을 줄이기 위해 니켈층(300)은 최대한 얇게 증착하는 것이 바람직하다.
도 2-(b)는 고온 열처리시의 모습을 나타낸 것으로, 상대적인 확산계수에 따라 니켈이 티타늄을 통해 탄화규소와 반응하면서 티타늄층(200)의 하부에 니켈 실리사이드(400)가 형성되고, 티타늄은 카본과 반응한다. 이렇게 티타늄은 카본과의 반응을 통해 카본 형성을 억제하게 되는 것이고, 티타늄층(200) 적용을 통해 균일한 계면이 형성될 뿐만 아니라, 하부금속(500)과의 접착력이 향상됨으로써 하부금속(500)의 박리 방지 효과를 얻게 되는 것이다.
이때 열처리는 900~1,100℃ 조건으로 실시하는 것이 좋은데, 900℃ 미만이면 탄화규소 기판(100)과 하부금속(500) 간 계면이 다소 불안정한 상태로 남아있게 되어 하부금속(500)의 박리를 원천적으로 방지하기에 미미한 온도이고, 1,100℃를 초과하면 그 이하의 온도로 열처리한 것과 비교하여 더 탁월한 효과가 없어 굳이 그 이상의 온도를 설정할 필요가 없으므로, 900~1,100℃ 범위로 열처리하는 것은 중요한 의미를 가진다.
도 2-(c)는 하부금속(500)이 접착된 상태를 나타낸 것으로, 하부금속(500)으로는 니켈(Ni), 티타늄(Ti), 주석(Sn), 은(Ag) 및 백금(Pt) 중 어느 하나 이상을 선택적으로 사용할 수 있다.
이하에서는, 본 발명의 바람직한 실시예를 더욱 상세히 설명해 보고자 한다.
<실시예 1>
탄화규소와 금속 간의 오믹접촉 다이오드 제작을 위한 n-type 4H-탄화규소는 에피층의 농도가 1×1015cm-3이고, 두께가 10㎛인 에피 웨이퍼(epitaxial wafer)를 사용하였다.
고농도로 도핑된 n-type 영역을 형성하기 전에 웨이퍼 전체에 알루미늄(Al) 이온을 주입하여 전체를 p-type이 되도록 하였다. 그리고 질소(N) 이온을 주입하여 고농도 도핑(농도: 1.0×1020cm-3) n-type 영역을 형성하였다. 이온 주입은 탄화규소 기판 온도 500℃에서 주입을 하였으며, 주입된 이온의 활성화를 위해 아르곤(Ar) 가스 분위기에서 1,700℃로 1시간 동안 열처리를 하였다.
활성화 열처리 후 1,175℃에서 희생산화를 2시간 동안 진행한 다음, BOE(Buffer oxide etchant)를 이용하여 산화막을 제거하였다. 오믹접촉 형성 전에 전기적 절연을 위하여 오믹접촉이 형성되는 부분을 제외한 탄화규소 영역을 약 1㎛ 깊이로 산화막 마스크를 이용하여 에칭을 하였다.
카본 형성 억제를 얻을 수 있는 티타늄과 니켈 두께 영향을 살펴보기 위하여 티타늄층 두께는 동일하게 한 후 니켈의 두께를 변화시켜 티타늄-니켈 순서의 순차적으로 스퍼터 장비를 이용하여 증착하였다.
티타늄은 10nm로 고정하였고, 니켈은 4~32nm 두께로 변화시켰다. 오믹접촉 금속 패턴 형성을 위해 포토레지스트로 패턴을 형성하여 습식 에칭을 하였다. 오믹접촉 형성을 위한 열처리는 RTA(rapid thermal annealing) 장비를 이용하여 950℃에서 90초간 열처리를 하였다. 열처리 공정 중 압력은 7~8torr를 유지하였고, 질소를 2slm 유량으로 공급하였다. 그리고 금속층으로 티타늄/알루미늄을 전자빔증착기를 이용하여 증착하여 패드금속을 형성하였다.
도 3은 본 발명의 바람직한 실시예에 따른 오믹접촉 단면의 TEM 사진이다. 도 3을 참조하면, 열처리 후 티타늄(10nm)/니켈의 두께에 따른 오믹접촉 단면의 투과전자현미경 이미를 나타낸 것이다.
도 3-(a)는 니켈의 두께가 4nm이고, 도 3-(b)는 니켈의 두께가 7nm이고, 도 3-(c)는 니켈의 두께가 12nm이고, 도 3-(d)는 니켈의 두께가 18nm이고, 도 3-(e)는 니켈의 두께가 24nm이고, 도 3-(f)는 니켈의 두께가 32nm인 것으로, 티타늄 두께에 무관하게 모든 니켈층 두께에서 오믹접촉이 형성됨이 확인 가능하며, 카본 형성의 억제는 니켈 두께가 24nm 이하에서 관찰됨이 확인된 것이다.
도 4는 본 발명의 바람직한 실시예에 따른 전기적 특성을 나타낸 그래프이다. 즉 도 4는 열처리 후 티타늄/니켈 간 두께에 따른 전압-전류 그래프를 나타낸 것으로, 도 4-(a)는 니켈의 두께가 4nm이고, 도 4-(b)는 니켈의 두께가 7nm이고, 도 4-(c)는 니켈의 두께가 12nm이고, 도 4-(d)는 니켈의 두께가 18nm이고, 도 4-(e)는 니켈의 두께가 24nm이고, 도 4-(f)는 니켈의 두께가 32nm인 경우이다.
이러한 도 4를 살펴보면, 오믹접촉의 전기적 특성 그래프가 직선으로 이루어져 있음을 확인할 수 있는데, 직선으로 이루어진다는 것은 전류를 걸었을 때 전압이 비례하게 나온다는 것인바, 이는 오믹접촉 특성이 우수함을 의미한다.
따라서 탄화규소와의 우수한 반응성을 통해 니켈 실리사이드 형성이 용이하며, 카본 클러스터의 형성이 방지되어 균일한 계면을 가짐으로써 탄화규소와 하부금속 간의 박리가 방지되는 효과가 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니라, 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것도 아니다.
본 발명의 보호 범위는 특허청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 탄화규소 기판
200: 티타늄층
300: 니켈층
400: 니켈 실리사이드
500: 하부금속

Claims (4)

  1. 탄화규소 기판에 티타늄층을 적층하는 제1단계;
    상기 티타늄층에 니켈층을 적층하는 제2단계; 및
    열처리를 통하여 상기 탄화규소 기판의 하부에 배치되는 금속의 박리가 방지되도록 하는 제3단계;를 포함하되,
    상기 티타늄층의 두께는 10nm이고,
    상기 니켈층의 두께는,
    4~24nm이고, 상기 티타늄층의 0.4~2.4배인 것을 특징으로 하는 반도체와 금속 간의 박리 방지를 위한 열처리방법.
  2. 제1항에 있어서,
    상기 제3단계의 금속은,
    음극(cathode), 드레인(drain) 중 어느 하나 이상인 것을 특징으로 하는 반도체와 금속 간 박리를 방지하기 위한 열처리방법.
  3. 제1항에 있어서,
    상기 제3단계에서의 열처리는,
    900~1,100℃ 하에서 이루어지는 것을 특징으로 하는 반도체와 금속 간 박리를 방지하기 위한 열처리방법.
  4. 삭제
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011165880A (ja) 2010-02-09 2011-08-25 Showa Denko Kk 半導体装置および半導体装置の製造方法
JP2017168685A (ja) 2016-03-16 2017-09-21 富士電機株式会社 炭化珪素半導体装置の製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100650992B1 (ko) 2005-03-21 2006-11-29 주식회사 이츠웰 니켈을 포함하는 금속층으로 ｎ-형 오믹 전극을 형성한질화물 발광 다이오드
EP2993690A4 (en) * 2013-11-22 2017-01-18 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method for producing silicon carbide semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011165880A (ja) 2010-02-09 2011-08-25 Showa Denko Kk 半導体装置および半導体装置の製造方法
JP2017168685A (ja) 2016-03-16 2017-09-21 富士電機株式会社 炭化珪素半導体装置の製造方法

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