KR102730121B1

KR102730121B1 - 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치

Info

Publication number: KR102730121B1
Application number: KR1020200140671A
Authority: KR
Inventors: 고영현; 정찬용
Original assignee: 엘지디스플레이 주식회사
Priority date: 2020-10-27
Filing date: 2020-10-27
Publication date: 2024-11-14
Anticipated expiration: 2040-10-27
Also published as: KR20220056010A; US20220130944A1

Abstract

본 발명의 실시예들은, 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것으로서, 더욱 상세하게는, 기판 상에 배치된 적어도 한 층의 도체화 보조층, 도체화 보조층 상에 배치된 게이트 전극, 게이트 전극과 동일층에 배치되고 서로 이격된 제1 전극과 제2 전극, 게이트 전극 상에 배치된 게이트 절연막 및 게이트 절연막, 제1 전극 및 제2 전극 상에 배치되고, 제1 영역, 제1 영역과 이격된 제2 영역, 제1 영역을 둘러싸는 제1 보조 영역 및 제2 영역을 둘러싸는 제2 보조 영역을 포함하는 액티브층을 포함하고, 보조 영역 및 보조 영역의 전기 저항은 상기 채널 영역의 전기 저항보다 낮고, 제1 영역 및 제2 영역의 전기 저항보다 높음으로써, 안정적인 전류 특성을 갖는 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.

Description

박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND ELECTRONIC DEVICE INCLUDING THE SAME}

본 발명의 실시예들은 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.

정보화 사회가 발전함에 따라, 표시장치, 조명장치 등의 다양한 전자장치에 대한 요구가 다양한 형태로 증가하고 있다. 이러한 전자장치는 데이터 라인들과 게이트 라인들이 배치된 패널과, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 라인들을 구동하기 위한 게이트 드라이버를 포함할 수 있다.

이러한 전자장치의 핵심 구성인 패널은 구동을 위하여 수많은 트랜지스터들이 다양한 기능으로 배치될 수 있다.

이로 인해, 패널 제작 공정은 복잡해지고 어려질 수밖에 없다. 이에 따라, 공정 편의성을 추구하다 보면, 트랜지스터의 소자 성능이 떨어지는 문제점이 발생할 수 있다.

따라서, 공정을 간단하게 할 수 있는 동시에 성능이 저하되지 않는 구조를 갖는 트랜지스터를 제공할 필요가 있다.

본 발명의 실시예들은 제1 전극 및 제2 전극 각각에 접촉된 영역을 포함하는 액티브층을 포함함으로써, 액티브층의 도체화 공정 시, 플라즈마에 의해 액티브층이 손상되는 것을 방지할 수 있는 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.

또한, 본 발명의 실시예들은 채널 영역의 전기 저항보다 낮은 전기 저항을 갖는 다수의 보조 영역들을 포함함으로써, 전류 특성이 가변되지 않고 유지될 수 있는 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.

또한, 본 발명의 실시예들은 게이트 전극, 제1 전극 및 제2 전극이 동일 층에 배치됨으로써, 공정을 간단하게 할 수 있는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.

일 측면에서, 본 발명의 실시예들은 적어도 하나의 박막 트랜지스터를 포함하는 패널 및 패널을 구동하기 위한 구동회로를 포함할 수 있다. 또한, 패널은 기판, 기판 상에 배치된 적어도 한 층의 도체화 보조층, 도체화 보조층 상에 배치되고 서로 이격된 게이트 전극, 제1 전극 및 제2 전극, 게이트 전극 상에 배치된 게이트 절연막 및 게이트 절연막, 제1 전극 및 제2 전극 상에 배치되고, 제1 영역, 제1 영역과 이격된 제2 영역, 제1 영역과 제2 영역 사이에 구비된 채널 영역, 제1 영역으로부터 연장되고 채널 영역과 이격된 제1 보조 영역 및 상기 제2 영역으로부터 연장되고 채널 영역과 이격된 제2 보조 영역을 포함하는 액티브층을 포함하고, 제1 보조 영역 및 제2 보조 영역의 전기 저항은 채널 영역의 전기 저항보다 낮고, 제1 영역 및 상기 제2 영역의 전기 저항보다 높은 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.

다른 측면에서, 본 발명의 실시예들은 기판, 기판 상에 배치된 적어도 한 층의 도체화 보조층, 도체화 보조층 상에 배치된 게이트 전극, 게이트 전극과 동일층에 배치되고 서로 이격된 제1 전극과 제2 전극, 게이트 전극 상에 배치된 게이트 절연막 및 게이트 절연막, 제1 전극 및 제2 전극 상에 배치되고, 제1 영역, 제1 영역과 이격된 제2 영역, 제1 영역과 제2 영역 사이에 구비된 채널 영역, 제1 영역을 둘러싸는 제1 보조 영역 및 제2 영역을 둘러싸는 제2 보조 영역을 포함하는 액티브층을 포함하고, 보조 영역 및 보조 영역의 전기 저항은 상기 채널 영역의 전기 저항보다 낮고, 제1 영역 및 제2 영역의 전기 저항보다 높은 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.

본 발명의 실시예들에 의하면, 제1 전극 및 제2 전극 각각에 접촉된 영역을 포함하는 액티브층을 포함함으로써, 액티브층의 도체화 공정 시, 플라즈마에 의해 액티브층이 손상되는 것을 방지할 수 있는 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.

또한, 본 발명의 실시예들에 의하면, 채널 영역의 전기 저항보다 낮은 전기 저항을 갖는 다수의 보조 영역들을 포함함으로써, 전류 특성이 가변되지 않고 유지될 수 있는 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치 제공할 수 있다.

또한, 본 발명의 실시예들에 의하면, 게이트 전극, 제1 전극 및 제2 전극이 동일 층에 배치됨으로써, 공정을 간단하게 할 수 있는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.

도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 3은 본 발명의 실시예들에 따른 패널이 OLED(Organic Light Emitting Diode) 패널인 경우, 서브픽셀의 구조를 나타낸 도면이다.
도 4는 하나의 서브픽셀이 구동 트랜지스터의 제2 노드와 기준 전압 라인 사이에 전기적으로 연결된 제2 트랜지스터를 더 포함하는 3T(Transistor)1C(Capacitor) 구조를 예시적으로 나타낸 도면이다.
도 5 본 발명의 실시예들에 따른 패널에 배치된 게이트 구동회로를 개략적으로 나타낸 도면이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 전자장치에 배치된 박막 트랜지스터의 구조를 도시한 단면도이다.
도 7은 본 발명의 실시예들에 따른 전자장치에 배치된 박막 트랜지스터의 다른 구조를 도시한 도면이다.
도 8은 도 7에 도시된 액티브층의 각 영역들의 전기 저항을 나타낸 그래프이다.
도 9 내지 도 12는 본 발명의 실시예들에 따른 박막 트랜지스터의 제조 공정 과정을 개략적으로 도시한 도면이다.
도 13은 비교예에 따른 박막 트랜지스터와 실시예에 따른 박막 트랜지스터 각각의 게이트 전압 변화에 따른 드레인 전류의 변화를 측정한 그래프를 도시한 도면이다.
도 14는 본 발명의 실시예들에 따른 박막 트랜지스터가 패널의 서브픽셀 내 배치된 경우, 픽셀 전극과 연결된 구조의 트랜지스터를 도시한 도면이다.
도 15 및 도 16은 본 발명의 실시예들에 또 따른 전자장치에 배치된 박막 트랜지스터의 다른 구조들을 도시한 도면이다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.

구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.

구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.

이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.

본 발명의 실시예들에 따른 전자장치는 표시장치, 조명장치, 발광장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 표시장치를 중심으로 설명한다. 하지만, 표시장치뿐만 아니라, 트랜지스터를 포함하기만 하면, 조명장치, 발광장치 등의 다른 다양한 전자장치에도 동일하게 적용될 수 있을 것이다.

본 발명의 실시예들에 따른 전자장치는, 영상을 표시하거나 빛을 출력하는 패널(PNL)과, 이러한 패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다.

패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.

패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.

패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.

패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등 다양한 타입의 패널일 수 있다.

패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.

패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다.

액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다.

넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.

또한, 넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치된다.

구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.

데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.

게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.

컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다.

컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.

컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.

예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.

또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.

컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.

컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다.

데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.

데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.

게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.

게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.

데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.

데이터 드라이버(DDR)는, 패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.

게이트 드라이버(GDR)는, 패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.

데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.

각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.

각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.

게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.

각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.

각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 패널(PNL)에 직접 형성될 수 있다.

도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.

도 2를 참조하면, 본 발명의 실시예들에 따른 전자장치에서, 데이터 드라이버(DDR)는 다양한 타입들(TAB, COG, COF 등) 중 COF (Chip On Film) 타입으로 구현되고, 게이트 드라이버(GDR)는 다양한 타입들(TAB, COG, COF, GIP 등) 중 GIP (Gate In Panel) 타입으로 구현될 수 있다.

데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 데이터 드라이버(DDR)가 다수의 소스 드라이버 집적회로(SDIC)로 구현된 경우를 예시한 것이다.

데이터 드라이버(DDR)가 COF 타입으로 구현된 경우, 데이터 드라이버(DDR)를 구현한 각 소스 드라이버 집적회로(SDIC)는, 소스 측 회로필름(SF) 상에 실장 될 수 있다.

소스 측 회로필름(SF)의 일 측은 패널(PNL)의 넌-액티브 영역(N/A)에 존재하는 패드 부 (패드들의 집합체)와 전기적으로 연결될 수 있다.

소스 측 회로필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 패널(PNL)을 전기적으로 연결해주기 위한 배선들이 배치될 수 있다.

전자장치는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상의 소스 인쇄회로기판(SPCB)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB)을 포함할 수 있다.

하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)의 타 측이 연결될 수 있다.

즉, 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)은, 일 측이 패널(PNL)의 넌-액티브 영역(N/A)과 전기적으로 연결되고, 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.

컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등의 동작을 제어하는 컨트롤러(CTR)가 배치될 수 있다.

또한, 컨트롤 인쇄회로기판(CPCB)에는, 패널(PNL), 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 배치될 수도 있다.

소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재(CBL)는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.

하나 이상의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.

게이트 드라이버(GDR)가 GIP (Gate In Panel) 타입으로 구현된 경우, 게이트 드라이버(GDR)에 포함된 다수의 게이트 구동회로(GDC)는 패널(PNL)의 넌-액티브 영역(N/A) 상에 직접 형성될 수 있다.

다수의 게이트 구동회로(GDC) 각각은 패널(PNL)에서의 액티브 영역(A/A)에 배치된 해당 게이트 라인(GL)으로 해당 스캔신호(SCAN)를 출력할 수 있다.

패널(PNL) 상에 배치된 다수의 게이트 구동회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 통해, 스캔신호 생성에 필요한 각종 신호(클럭신호, 하이 레벨 게이트 전압(VGH), 로우 레벨 게이트 전압(VGL), 스타트 신호(VST), 리셋 신호(RST) 등)를 공급받을 수 있다.

넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 다수의 게이트 구동회로(GDC)에 가장 인접하게 배치된 소스 측 회로필름(SF)과 전기적으로 연결될 수 있다.

도 3은 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.

도 3을 참조하면, OLED 패널인 패널(PNL)에서의 각 서브픽셀(SP)은, 구동 트랜지스터(T3)의 게이트 노드에 해당하는 제1 노드(N1)로 데이터 전압(VDATA)을 전달해주기 위한 제1 트랜지스터(T1)와, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지하는 스토리지 캐패시터(Cst)를 더 포함하여 구성될 수 있다.

유기발광소자(OLED)는 제1 전극(301, 애노드 전극 또는 캐소드 전극), 적어도 한 층의 발광층을 포함하는 유기층(302) 및 제2 전극(303, 캐소드 전극 또는 애노드 전극) 등으로 이루어질 수 있다.

일 예로, 유기발광소자(OLED)의 제2 전극(303)에는 기저 전압(EVSS)이 인가될 수 있다.

구동 트랜지스터(T3)는 유기발광소자(OLED)로 구동 전류를 공급해줌으로써 유기발광소자(OLED)를 구동해준다.

구동 트랜지스터(T3)는 제1 노드(N1), 제2 노드(N2) 및 제3노드(N3)를 갖는다.

구동 트랜지스터(T3)의 제1 노드(N1)는 게이트 노드에 해당하는 노드로서, 제1 트랜지스터(T1)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다.

구동 트랜지스터(T3)의 제2 노드(N2)는 유기발광소자(OLED)의 제1 전극(301)과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다.

구동 트랜지스터(T3)의 제3 노드(N3)는 구동 전압(EVDD)이 인가되는 노드로서, 구동 전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다.

구동 트랜지스터(T3)와 제1 트랜지스터(T1)는, n 타입으로 구현될 수도 있고, p 타입으로도 구현될 수도 있다.

제1 트랜지스터(T1)는 데이터 라인(DL)과 구동 트랜지스터(T3)의 제1 노드(N1) 사이에 전기적으로 연결되고, 게이트 라인을 통해 스캔 신호(SCAN)를 게이트 노드로 인가 받아 제어될 수 있다.

이러한 제1 트랜지스터(T1)는 스캔 신호(SCAN)에 의해 턴-온 되어 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(T3)의 제1 노드(N1)로 전달해줄 수 있다.

스토리지 캐패시터(Cst)는 구동 트랜지스터(T3)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다.

이러한 스토리지 캐패시터(Cst)는, 구동 트랜지스터(T3)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(T3)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)이다.

도 3에 예시된 각 서브픽셀 구조는 2T(Transistor) 1C (Capacitor) 구조로서, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.

도 4는 하나의 서브픽셀(SP)이 구동 트랜지스터(T3)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결된 제2 트랜지스터(T2)를 더 포함하는 3T(Transistor)1C(Capacitor) 구조를 예시적으로 나타낸 도면이다.

도 4를 참조하면, 제2 트랜지스터(T2)는 구동 트랜지스터(T3)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결되어, 게이트 노드로 제2 스캔 신호(SCAN2)를 인가 받아 온-오프가 제어될 수 있다.

제2 트랜지스터(T2)의 드레인 노드 또는 소스 노드는 기준 전압 라인(RVL)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(T3)의 제2 노드(N2)에 전기적으로 연결될 수 있다.

제2 트랜지스터(T2)는, 일 예로, 디스플레이 구동 시 구간에서 턴-온 될 수 있고, 구동 트랜지스터(T3)의 특성치 또는 유기발광다이오드(OLED)의 특성치를 센싱하기 위한 센싱 구동 시 구간에서 턴-온 될 수 있다.

제2 트랜지스터(T2)는 해당 구동 타이밍(예: 디스플레이 구동 타이밍 또는 센싱 구동 시 구간 내 초기화 타이밍)에 맞추어, 제2 스캔 신호(SCAN2)에 의해 턴-온 되어, 기준 전압 라인(RVL)에 공급된 기준 전압(Vref)을 구동 트랜지스터(T3)의 제2 노드(N2)에 전달해줄 수 있다.

또한, 제2 트랜지스터(T2)는 해당 구동 타이밍(예: 센싱 구동 시 구간 내 샘플링 타이밍)에 맞추어, 제2 스캔 신호(SCAN2)에 의해 턴-온 되어, 구동 트랜지스터(T3)의 제2 노드(N2)의 전압을 기준 전압 라인(RVL)으로 전달해줄 수 있다.

다시 말해, 제2 트랜지스터(T2)는, 구동 트랜지스터(T3)의 제2 노드(N2)의 전압 상태를 제어하거나, 구동 트랜지스터(T3)의 제2 노드(N2)의 전압을 기준 전압 라인(RVL)에 전달해줄 수 있다.

여기서, 기준 전압 라인(RVL)은 기준 전압 라인(RVL)의 전압을 센싱하여 디지털 값으로 변환하여, 디지털 값을 포함하는 센싱 데이터를 출력하는 아날로그 디지털 컨버터와 전기적으로 연결될 수 있다.

아날로그 디지털 컨버터는 데이터 구동 회로(DDR)를 구현한 소스 드라이버 집적회로(SDIC)의 내부에 포함될 수도 있다.

아날로그 디지털 컨버터에서 출력된 센싱 데이터는 구동 트랜지스터(T3)의 특성치(예: 문턱전압, 이동도 등) 또는 유기발광다이오드(OLED)의 특성치(예: 문턱전압 등)를 센싱하는데 이용될 수 있다.

한편, 캐패시터(Cst)는, 구동 트랜지스터(T3)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(T3)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.

구동 트랜지스터(T3), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.

한편, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 별개의 게이트 신호일 수 있다. 이 경우, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 서로 다른 게이트 라인을 통해, 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드로 각각 인가될 수도 있다.

경우에 따라서는, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 동일한 게이트 신호일 수도 있다. 이 경우, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 동일한 게이트 라인을 통해 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드에 공통으로 인가될 수도 있다.

도 3 및 도 4에 예시된 각 서브픽셀 구조는 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다.

또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.

도 5는 본 발명의 실시예들에 따른 패널(PNL)에 배치된 게이트 구동회로(GDC)를 개략적으로 나타낸 도면이다.

도 5를 참조하면, 각 게이트 구동회로(GDC)는 풀-업 트랜지스터(Tup), 풀-다운 트랜지스터(Tdown) 및 제어 스위치 회로(CSC) 등을 포함할 수 있다.

제어 스위치 회로(CSC)는 풀-업 트랜지스터(Tup)의 게이트 노드에 해당하는 Q 노드의 전압과, 풀-다운 트랜지스터(Tdown)의 게이트 노드에 해당하는 QB 노드의 전압을 제어하는 회로로서, 여러 개의 스위치(트랜지스터)를 포함할 수 있다.

풀-업 트랜지스터(Tup)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제1 레벨 전압(예: 하이 레벨 전압(VGH))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-다운 트랜지스터(Tdown)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제2 레벨 전압(예: 로우 레벨 전압(VGL))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdown)는 서로 다른 타이밍에 턴-온 될 수 있다.

풀-업 트랜지스터(Tup)는, 클럭신호(CLK)가 인가되는 클럭신호 인가 노드(Nclk)와 게이트 라인(GL)에 전기적으로 연결된 게이트 신호 출력 노드(Nout) 사이에 전기적으로 연결되고, Q 노드의 전압에 의해 턴 온 또는 턴 오프 된다.

풀-업 트랜지스터(Tup)의 게이트 노드는 Q 노드에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 드레인 노드 또는 소스 노드는 클럭신호 인가 노드(Nclk)에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 소스 노드 또는 드레인 노드는 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.

풀-업 트랜지스터(Tup)는, Q 노드의 전압에 의해 턴 온 되어, 클럭신호(CLK)의 하이 레벨 구간에서의 하이 레벨 전압(VGH)을 갖는 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다.

게이트 신호 출력 노드(Nout)에 출력된 하이 레벨 전압(VGH)의 게이트 신호(Vgate)는 해당 게이트 라인(GL)에 공급된다.

풀-다운 트랜지스터(Tdown)는, 게이트 신호 출력 노드(Nout)와 기저 전압 노드(Nvss) 사이에 전기적으로 연결되고, QB 노드의 전압에 의해 턴 온 또는 턴 오프 된다.

풀-다운 트랜지스터(Tdown)의 게이트 노드는, QB 노드에 전기적으로 연결된다. 풀-다운 트랜지스터(Tdown)의 드레인 노드 또는 소스 노드는 기저 전압 노드(Nvss)에 전기적으로 연결되어 정 전압에 해당하는 기저 전압(VSS)을 인가받는다. 풀-다운 트랜지스터(Tdown)의 소스 노드 또는 드레인 노드는, 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.

풀-다운 트랜지스터(Tdown)는, QB 노드의 전압에 의해 턴 온 되어, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다. 이에 따라, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는 게이트 신호 출력 노드(Nout)를 통해 해당 게이트 라인(GL)으로 공급될 수 있다. 여기서, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는, 일 예로, 기저 전압(VSS)일 수 있다.

한편, 제어 스위치 회로(CSC)는, 둘 이상의 트랜지스터 등으로 구성될 수 있으며, Q 노드, QB 노드, 세트 노드(S, 스타트 노드라고도 함), 리셋 노드(R) 등의 주요 노드가 있다. 경우에 따라서, 제어 스위치 회로(CSC)는 구동전압(VDD) 등의 각종 전압이 입력되는 입력 노드 등이 더 있을 수 있다.

제어 스위치 회로(CSC)에서, Q 노드는 풀-업 트랜지스터(Tup)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.

제어 스위치 회로(CSC)에서, QB 노드는 풀-다운 트랜지스터(Tdown)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.

제어 스위치 회로(CSC)에서, 세트 노드(S)는 해당 게이트 구동회로(GDC)의 게이트 구동의 시작을 지시하기 위한 세트 신호(SET)를 인가 받는다.

여기서, 세트 노드(S)에 인가되는 세트 신호(SET)는 게이트 드라이버(GDR)의 외부에서 입력되는 스타트 신호(VST)일 수도 있고, 현재의 게이트 구동회로(GD)보다 앞선 이전 스테이지(stage)의 게이트 구동 회로(GDC)에서 출력된 게이트 신호(Vgate)가 피드백 된 신호(캐리 신호)일 수도 있다.

제어 스위치 회로(CSC)에서 리셋 노드(R)에 인가되는 리셋 신호(RST)는 모든 스테이지의 게이트 구동회로들(GDC)을 동시에 초기화하기 위한 리셋 신호일 수도 있고, 다른 스테이지(이전 또는 이후 스테이지)로부터 입력된 캐리 신호일 수 있다.

제어 스위치 회로(CSC)는 세트 신호(SET)에 응답하여 Q 노드를 충전하고, 리셋 신호(RST)에 응답하여 Q 노드를 방전한다. 제어 스위치 회로(CSC)는 Q 노드와 QB 노드 각각을 서로 다른 타이밍에 충전 또는 방전시키기 위하여 인버터 회로를 포함할 수 있다.

도 3에 도시된 바와 같이, OLED 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각에는 구동 트랜지스터(T3) 및 스위칭 트랜지스터(O-SWT)가 배치될 수 있다. 다만, 본 실시예들은 이에 한정되지 않으며, 도 4에 도시된 바와 같이, OLED 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 3개 이상의 트랜지스터가 배치될 수도 있다.

또한, 도 2에 도시된 바와 같이, 게이트 구동회로(GDC)가 GIP 타입으로 구현된 경우, 즉, 게이트 구동회로(GDC)가 패널(PNL)에 내장되는 경우, 도 5와 같은 게이트 구동회로(GDC)를 구성하는 각종 트랜지스터(Tup, Tdown, CSC 내부의 트랜지스터들)이 패널(PNL)의 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)에 배치될 수 있다.

도 6a 및 도 6b는 본 발명의 실시예들에 따른 전자장치에 배치된 박막 트랜지스터의 구조를 도시한 단면도이다. 도 7은 본 발명의 실시예들에 따른 전자장치에 배치된 박막 트랜지스터의 다른 구조를 도시한 도면이다.

본 발명의 실시예들에 따른 전자장치에는 다수의 박막 트랜지스터가 배치될 수 있으며, 이러한 전자장치에는 도 6a, 도 6b 또는 도 7에 도시된 박막 트랜지스터(Tr) 중 적어도 하나의 박막 트랜지스터(Tr)가 배치될 수 있다.

본 발명의 실시예들에 따른 박막 트랜지스터(Tr)는 게이트 전극(630), 제1 전극(640), 제2 전극(650) 및 액티브층(670)을 포함할 수 있다.

박막 트랜지스터(Tr)의 적층 구조를 구체적으로 검토하면 다음과 같다.

기판(610) 상에는 도체화 보조층(620)이 배치된다.

도체화 보조층(620)은 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

도 6a 및 도 6b에서는 도체화 보조층(620)이 단일층인 구조로 도시되어 있으나, 본 발명의 도체화 보조층(620)은 도 7에 도시된 바와 같이, 다중층의 구조를 가질 수도 있다.

구체적으로, 도체화 보조층(620)은 기판(610) 상에 배치된 제1 도체화 보조층(721) 및 제1 도체화 보조층(721) 상에 배치된 제2 도체화 보조층(722)을 포함할 수 있다.

여기서, 제1 도체화 보조층(721)과 제2 도체화 보조층(722) 중 하나의 도체화 보조층은 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있고, 나머지 하나는 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

또한, 본 발명의 도체화 보조층(620)은 3중층 이상의 다중층으로 이루어질 수도 있다.

한편, 도 6a, 도 6b 및 도 7에는 도시하지 않았으나, 기판(610) 상에는 적어도 한 층의 차광층이 더 배치될 수도 있다.

차광층은 기판(610)과 박막 트랜지스터(Tr)의 액티브층(670) 사이에 배치되어, 외부 요인(예를 들면, 외광 등)으로부터 액티브층(670)을 보호하는 역할을 할 수 있다.

차광층은 광을 흡수하거나 반사시킬 수 있는 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

도체화 보조층(620) 상에는 박막 트랜지스터(Tr)의 게이트 전극(630), 제1 전극(640) 및 제2 전극(650)이 배치될 수 있다.

여기서, 제1 전극(640)은 박막 트랜지스터(Tr)의 소스 전극이고, 제2 전극(650)은 박막 트랜지스터(Tr)의 드레인 전극일 수 있다.

또 다른 예로, 제1 전극(640)은 박막 트랜지스터(Tr)의 드레인 전극이고, 제2 전극(650)은 박막 트랜지스터(Tr)의 소스 전극일 수 있다.

게이트 전극(630), 제1 전극(640) 및 제2 전극(650)은 동일 층에 배치되고, 서로 이격될 수 있다.

또한, 게이트 전극(630), 제1 전극(640) 및 제2 전극(650)은 서로 대응되는 물질을 포함할 수 있다.

예를 들면, 게이트 전극(630), 제1 전극(640) 및 제2 전극(650)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있고, 구체적으로는, 티타늄(Ti) 또는 티타늄(Ti)을 포함하는 합금 중 어느 하나를 포함할 수 있다.

도 6a 및 도 6b에는 게이트 전극(630), 제1 전극(640) 및 제2 전극(650)이 단일층인 구조로 도시되어 있으나, 본 발명의 게이트 전극(630), 제1 전극(640) 및 제2 전극(650)의 구조가 이에 한정되는 것은 아니다.

게이트 전극(630), 제1 전극(640) 및 제2 전극(650) 중 적어도 하나는 다중층의 구조를 가질 수도 있다.

예를 들어, 도 7을 참조하면, 게이트 전극(630)은 도체화 보조층(620) 상에 배치된 제1 게이트 전극(731) 및 제1 게이트 전극(731) 상에 배치된 제2 게이트 전극(732)을 포함할 수 있다.

제1 전극(640)은 도체화 보조층(620) 상에 배치된 제1 도전층(741) 및 제1 도전층(741) 상에 배치된 제2 도전층(741)을 포함할 수 있다.

제2 전극(640)은 도체화 보조층(620) 상에 배치된 제3 도전층(751) 및 제3 도전층(751) 상에 배치된 제4 도전층(752)를 포함할 수 있다.

제1 게이트 전극(731), 제1 도전층(741) 및 제3 도전층(751)은 다양한 금속 물질을 포함할 수 있다. 예를 들면, 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금을 포함하거나, 투명 도전성 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

또한, 제2 게이트 전극(732), 제2 도전층(742) 및 제4 도전층(752)은 티타늄(Ti) 또는 티타늄(Ti)을 포함하는 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

도 6a, 도 6b 및 도 7에 도시된 바와 같이, 게이트 전극(630), 제1 전극(640) 및 제2 전극(650) 상에 게이트 절연막(660)이 배치될 수 있다.

게이트 절연막(660)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

또한, 본 발명의 게이트 절연막(660)의 표면 형상은 도 6b에 도시된 바와 같이, 게이트 절연막(660) 하부에 배치된 구성들의 모폴로지(morphology)를 따르는 형태일 수도 있다.

도 6a, 도 6b 및 도 7에서는 게이트 절연막(660)이 단일층인 구조를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 경우에 따라서는 게이트 절연막(660)이 다중층으로 이루어질 수도 있다.

게이트 절연막(660) 상에는 박막 트랜지스터(Tr)의 액티브층(670)이 배치될 수 있다.

액티브층(670)은 다양한 타입의 반도체층일 수 있다.

액티브층(670)은 산화물(Oxide) 반도체로 구성될 수 있다. 액티브층(670)을 이루는 물질은, 금속 산화물 반도체로서, 몰리브덴(Mo), 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 몰리브덴(Mo) 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다.

예를 들면, 액티브층(670)은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

액티브층(670)은 제1 영역(671), 제1 영역(671)과 이격된 제2 영역(672) 및 제1 영역(671)과 제2 영역(672) 사이에 구비된 채널 영역(673)을 포함할 수 있다.

액티브층의 채널 영역(673)은 게이트 전극(630)과 대응되는 영역에 구비될 수 있다.

액티브층(670)의 제1 영역(671)은, 액티브층(670)이 제1 전극(640)과 접촉된 영역과 대응되는 영역일 수 있다. 액티브층(670)의 제2 영역(672)은, 액티브층(670)이 제2 전극(650)과 접촉된 영역과 대응되는 영역일 수 있다.

결합 에너지(bond energy or binding enery)가 낮거나, 낮은 formation energy(Eformation)을 갖는 금속(예를 들면, 티타늄(Ti) 또는 몰리브덴 티타늄(MoTi))이 산화물 반도체인 액티브층(670)과 접촉되면, 액티브층(670)과 접촉된 영역에서 액티브층(670)의 산소를 빼앗아 오는 역할을 할 수 있다.

예를 들어, 액티브층(670)이 비정질인 인듐-갈륨-아연 산화물(IGZO)로 이루어지는 경우, 금속 물질인 인듐, 갈륨 및 아연 사이의 결합력은 강하지만, 비금속 물질인 산소는 비교적 약한 결합력으로 인듐, 갈륨 및 아연에 결합되어 있다.

이러한 액티브층(670)에 결합 에너지가 낮거나 formation energy가 낮은 몰리브덴 티타늄(MoTi)이 접촉되면, 약한 결합력으로 결합된 액티브층(670)의 산소가 흡인(suction)되고, 결과적으로, 액티브층(670)에는 산소 공공(oxygen vacancy)이 발생하게 된다.

즉, 제1 전극(640)이 접촉된 액티브층(670)의 제1 영역(671)과 제2 전극(650)이 접촉된 액티브층(670)의 제2 영역(672)의 산소 농도는, 제1전극(640)과 제2 전극(605)이 미 접촉된 액티브층(670)의 다른 영역(예를 들면, 제1 내지 제6 보조 영역(681, 682, 683, 684, 685, 686) 및 채널 영역(673))보다 산소 농도가 낮을 수 있다.

다시 말해, 제1 전극(691)과 접촉된 액티브층(670)의 제1 영역(671)과 제2 영역(672)에는 + 전하 역할을 하는 산소 공공이 존재하고, 제1 영역(671)과 제2 영역(672)은 전기적으로 중성을 유지하기 위해 전자를 발생시키게 되며, 발생된 전자는 캐리어가 됨으로써, 제1 영역(671)과 제2 영역(672)의 전기전도도가 증가할 수 있다.

즉, 도 6a, 도 6b 및 도 7의 액티브층(670)의 제1 영역(671)과 제2 영역(672)은 산소 공공의 존재로 인해 도체화된 상태로 존재할 수 있다.

이와 같이, 액티브층(670)의 제1 영역(671)이 제1 전극(640)과 접촉되고, 액티브층(670)의 제2 영역(672)이 제2 전극(650)과 접촉되는 구조를 가짐으로써, 본 발명의 실시예들에 따른 액티브층(670)의 제1 및 제2 영역(671, 672)은 별도의 공정 없이 도체화 될 수 있다. 특히, 액티브층(670)의 제1 및 제2 영역(671, 672)이 플라즈마를 이용한 도체화 공정 없이 도체화 될 수 있으므로, 플라즈마에 의한 액티브층(670)의 손상을 방지할 수 있다.

반면, 액티브층(670)의 채널 영역(673)에는 산소 공공이 거의 없거나, 존재하지 않는 상태일 수 있다. 따라서, 제1 영역(671)과 제2 영역(672)은 채널 영역(673) 대비 많은 산소 공공을 포함하는 상태가 될 수 있다.

액티브층(670)은 제1 영역(671)과 제2 영역(672) 각각에 연결되는 적어도 하나의 보조 영역을 포함할 수 있다.

후술하는 설명에서, “보조 영역”은 제1 및 제2 영역(671, 672) 보다 전기 저항이 높고 채널 영역(673)의 전기 저항보다 낮은 전기 저항을 갖는 영역을 의미한다.

구체적으로, 도 6a에 도시된 바와 같이, 액티브층(670)의 제1 영역(671)과 제1 전극(640)이 접촉되는 제1 컨택홀(CH1)의 일부 영역(제1 영역(671)이 배치된 영역을 제외한 영역)과 제1 컨택홀(CH1)의 주변 영역에 보조 영역(675, 즉, 제1 및 제3 보조 영역)이 배치될 수 있다.

또한, 액티브층(670)의 제2 영역(672)과 제2 전극(650)이 접촉되는 제2 컨택홀(CH2)의 일부 영역(제2 영역(672)이 배치된 영역을 제외한 영역)과 제2 컨택홀(CH2)의 주변 영역에 다른 보조 영역(674, 즉, 제2 및 제4 보조 영역)이 배치될 수 있다.

보조 영역 675는 제1 보조 영역(681) 및 제3 보조 영역(683)을 포함하고, 보조 영역 674는 제2 보조 영역(682) 및 제4 보조 영역(684)을 포함할 수 있다.

단면 상으로, 도 6a, 도 6b 및 도 7에 도시된 바와 같이, 액티브층(670)은 제1 영역(671)으로부터 연장되고, 채널 영역(673)과 이격된 제1 보조 영역(681)을 포함할 수 있다.

액티브층(670)은 제2 영역(672)으로부터 연장되고, 채널 영역(673)과 이격된 제2 보조 영역(682)을 포함할 수 있다.

또한, 제1 영역(671)으로부터 연장되고, 제1 영역(671)과 채널 영역(673) 사이에 배치된 제3 보조 영역(683)을 포함할 수 있다. 여기서, 제3 보조 영역(683)은 제1 보조 영역(681)에 비해 채널 영역(673)과 가깝게 위치될 수 있다.

제2 영역(672)으로부터 연장되고, 제2 영역(672)과 채널 영역(673) 사이에 배치된 제4 보조 영역(684)을 포함할 수 있다. 여기서, 제4 보조 영역(684)은 제2 보조 영역(682)에 비해 채널 영역(673)과 가깝게 위치될 수 있다.

제1 컨택홀(CH1)을 통해 노출된 제1 전극(640)의 상면은 액티브층(670)의 제1 영역(671)과 접촉되므로, 제1 및 제3 보조 영역(681, 683)은 제1 전극(640)과 이격될 수 있다.

또한, 제2 컨택홀(CH2)을 통해 노출된 제2 전극(650)의 상면은 액티브층(670)의 제2 영역(672)과 접촉되므로, 제2 및 제4 보조 영역(682, 684)은 제2 전극(650)과 이격될 수 있다.

한편, 앞서 서술한 바와 같이, 액티브층(670)의 제1 및 제2 영역(671, 672)에 존재하는 산소 공공은 캐리어를 발생시킬 수 있으므로, 액티브층(670) 내에서 제1 및 제2 영역(671, 672)과 인접한 다른 영역 사이에 캐리어의 농도 구배가 발생할 수 있다.

이에, 액티브층(670) 내에서 캐리어 농도가 높은 제1 영역(671) 및 제2 영역(672) 각각에서 인접한 다른 영역으로 캐리어 확산(carrier diffusion)이 발생할 수 있다.

액티브층(670)의 제1 영역(671)로부터 캐리어가 확산(또는 산소 공공 확산)됨으로써, 도전성을 띠는 영역은 제1 보조 영역(681) 및 제3 보조 영역(683)과 대응되는 영역일 수 있다. 또한, 액티브층(670)의 제2 영역(672)에서 캐리어가 확산(또는 산소 공공 확산) 됨으로써, 도전성을 띠는 영역은 제2 보조 영역(682) 및 제4 보조 영역(684)과 대응되는 영역일 수 있다.

제1 내지 제4 보조 영역(681, 682, 683, 684)은 제1 영역(671) 또는 제2 영역(672)에서 확산된 캐리어(또는 산소 공공)가 존재하는 영역이므로, 제1 내지 제4 보조 영역(681, 682, 683, 684)에 존재하는 캐리어의 양은 제1 영역(671) 및 제2 영역(672)에 존재하는 캐리어의 양 보다 적을 수 있다. 그리고, 채널 영역(673)에는 캐리어가 거의 존재하지 않으므로, 제1 내지 제4 보조 영역(681, 682, 683, 684)에 존재하는 캐리어이 양은 채널 영역(673)의 캐리어의 양보다 많을 수 있다.

따라서, 제1 내지 제4 보조 영역(681, 682, 683, 684)의 전기 저항은 채널 영역(673)의 전기 저항보다 낮고, 제1 및 제2 영역(671, 672)의 전기 저항보다는 높을 수 있다.

본 발명의 실시예들에 따른 액티브층(670)은 제5 보조 영역(685) 및 제6 보조 영역(686)을 더 포함할 수 있다.

구체적으로, 제5 보조 영역(685)은 액티브층(670)의 제3 보조 영역(683)과 채널 영역(673) 사이에 배치되고, 제6 보조 영역(686)은 액티브층(670)의 제4 보조 영역(684)과 채널 영역(673) 사이에 배치될 수 있다.

여기서, 제5 보조 영역(685) 및 제6 보조 영역(686)의 전기 저항은 채널 영역(673)의 전기 저항보다 낮을 수 있다.

또한, 제5 보조 영역(685) 및 제6 보조 영역(686)의 전기 저항은 제1 및 제2 영역(671, 672)의 전기 저항보다 높을 수 있다.

또한, 제5 보조 영역(685) 및 제6 보조 영역(686)의 전기 저항은 제1 내지 제4 보조 영역(681, 682, 683, 684)의 전기 저항보다 낮을 수 있다.

제5 보조 영역(685) 및 제6 보조 영역(686)은 게이트 전극(630), 제1 전극(640) 및 제2 전극(650)과 미 중첩될 수 있다. 특히, 제5 보조 영역(685) 및 제6 보조 영역(686)은 게이트 전극(630), 제1 전극(640) 및 제2 전극(650)과 미 중첩되면서, 도체화 보조층(620)과 중첩될 수 있다.

도체화 보조층(620)은 수소를 포함할 수 있다.

도체화 보조층(620)에 포함된 수소는 도체화 보조층(620) 상부에 배치된 액티브층(670)의 제5 보조 영역(685) 및 제6 보조 영역(686)에 수소를 공급하는 역할을 할 수 있다.

산화물의 반도체를 포함하는 박막 트랜지스터의 전하 량은 산화물 반도체에 포함된 금속의 조성대비 수소 함량에 의해 결정될 수 있다. 산화물 반도체 내에서 수소는 캐리어로 작용할 수 있으므로, 수소 함량이 높을 수록 전하의 이동도는 높아질 수 있다.

이와 같이, 도체화 보조층(620)에 의해 액티브층(670)의 제5 및 제6 보조 영역(685, 686)에 수소가 공급됨으로써, 제5 및 제6 보조 영역(685, 686)에서 전기 저항이 낮아질 수 있다(전하의 이동도 증가).

한편, 액티브층(670)의 제5 보조 영역(685)과 제6 보조 영역(686)을 제외한 다른 영역, 즉, 제1 영역(671), 제2 영역(672), 채널 영역(673) 및 제1 내지 제4 보조 영역(681, 682, 683, 684) 각각은 게이트 전극(630), 제1 전극(640) 및 제2 전극(650) 중 어느 하나와 중첩될 수 있다.

게이트 전극(630), 제1 전극(640) 및 제2 전극(650)은 액티브층(670)에 수소가 공급되는 것을 방해하는 배리어(barrier) 역할을 할 수 있다. 따라서, 액티브층(670)의 제1 영역(671), 제2 영역(672), 채널 영역(673) 및 제1 내지 제4 보조 영역(681, 682, 683, 684)에 공급된 수소의 양은 액티브층(670)의 제5 보조 영역(685)과 제6 보조 영역(686)에 공급된 수소의 양보다 적을 수 있다.

본 발명의 실시예들에 따른 액티브층(670)의 영역은 게이트 전극(630), 제1 전극(640) 및 제2 전극(650)의 위치 관계에 따라 정의될 수도 있다.

액티브층(670)의 제1 영역(671)은, 액티브층(670)이 제1 전극(640)의 상면과 접촉되는 영역일 수 있다. 여기서, 제1 영역(671)의 길이(W1)는, 액티브층(670)이 제1 전극(640)과 접촉된 영역의 길이와 대응될 수 있다.

액티브층(670)의 제2 영역(642)은, 액티브층(670)이 제2 전극(650)의 상면과 접촉되는 영역일 수 있다. 여기서, 제2 영역(672)의 길이(X1)는, 액티브층(670)이 제1 전극(640)과 접촉된 영역의 길이와 대응될 수 있다.

액티브층(670)의 채널 영역(673)은, 액티브층(670)이 게이트 전극(630)과 중첩되는 영역일 수 있다. 여기서, 채널 영역(673)의 길이(Y1)는 게이트 전극(640)의 상면의 길이와 대응될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제5 및 제6 보조 영역(685, 686)에 공급되는 수소의 양에 따라서 채널 영역(673)의 길이(Y1)는 변경될 수 있다.

예를 들면, 채널 영역(673)의 길이(Y1)는 게이트 전극(640)의 하면의 길이와 대응될 수도 있다.

액티브층(670)의 제1 보조 영역(681)과 제3 보조 영역(683)을 포함하는 보조 영역 675는, 액티브층(670)이 제1 전극(640)과 중첩되되, 제1 전극(640)과 접촉되지 않는 영역(a, b)일 수 있다. 제1 보조 영역(681)과 제3 보조 영역(683) 각각의 길이는, 제1 컨택홀(CH1) 내에서 게이트 절연막(660)의 측면에 배치된 영역에 대한 길이와 게이트 절연막(660) 상에 배치되되 제1 컨택홀(CH1)의 주변 영역에 배치된 영역에 대한 길이의 합일 수 있다.

액티브층(670)의 제2 보조 영역(682)과 제4 보조 영역(684)을 포함하는 보조 영역 674는, 액티브층(670)이 제2 전극(650)과 중첩되되, 제2 전극(650)과 접촉되지 않는 영역(c, d)일 수 있다. 제2 보조 영역(682)과 제4 보조 영역(684) 각각의 길이는, 제2 컨택홀(CH2) 내에서 게이트 절연막(660)의 측면에 배치된 영역에 대한 길이와 게이트 절연막(660) 상에 배치되되 제2 컨택홀(CH2)의 주변 영역에 배치된 영역에 대한 길이의 합일 수 있다.

액티브층(670)의 제5 보조 영역(685)과 제6 보조 영역(686) 각각은, 액티브층(670)이 게이트 전극(630), 제1 전극(640) 및 제2 전극(650)과 미 중첩되고, 액티브층(670) 하부에 배치된 도체화 보조층(620)과 중첩되는 영역일 수 있다.

다시 말해, 제5 보조 영역(685)의 길이(W2)는 제1 전극(640)과 게이트 전극(630)의 이격 거리와 대응될 수 있다. 또한, 제6 보조 영역(686)의 길이(X2)은 제2 전극(650)과 게이트 전극(630)의 이격 거리와 대응될 수 있다.

상술한 기재에서 제1 영역(671), 제2 영역(672), 채널 영역(673), 제5 보조 영역(685) 및 제6 보조 영역(686)의 길이는 기판(610) 상에 게이트 절연막(660)과 액티브층(670)이 적층되는 방향과 수직한 방향을 기준으로 한 길이이다.

또한, 제1 내지 제4 보조 영역(681, 682, 683, 684)의 길이에서, 게이트 절연막(660)의 컨택홀(CH1, CH2) 내에서 게이트 절연막(660)의 측면에 배치된 영역에 대한 길이는 게이트 절연막(660)과 액티브층(670)이 적층되는 방향을 기준으로 한 길이이고, 게이트 절연막(660) 상에 배치되되 컨택홀(CH1, CH2)의 주변 영역에 배치된 영역에 대한 길이는 게이트 절연막(660)과 액티브층(670)이 적층되는 방향과 수직한 방향을 기준으로 한 길이이다.

상술한 바와 같이, 도 6a, 도 6b 및 도 7에 도시된 본 발명의 실시예들에 따른 액티브층(670)의 제1 및 제2 영역(671, 672)은 산소 공공의 존재로 인해 도체화 영역일 수 있다.

또한, 액티브층(670)의 제1 내지 제4 보조 영역(681, 682, 683, 684)은 산소 공공이 존재함으로써, 전하가 이동될 수 있는 영역이지만, 제1 및 제2 영역(671, 672)의 산소 공공의 양보다 적은 양이 존재하는 영역일 수 있다.

또한, 액티브층(670)의 제5 및 제6 보조 영역(685, 686)은 수소를 포함함으로써, 전하가 이동될 수 있는 영역일 수 있다.

여기서, 액티브층(670)의 제5 및 제6 보조 영역(685, 686)의 길이(W2, X2)는 제1 내지 제4 보조 영역(681, 682, 683, 684)의 길이와 제1 및 제2 영역(671, 672)의 길이(W1, X2)보다 길 수 있다.

또한, 제1 및 제2 영역(671, 672)의 길이(W1, X1)는 제1 내지 제4 보조 영역(681, 682, 683, 684)의 길이보다 길 수 있다. 다시 말해, 액티브층(670)이 제1 및 제2 전극(640, 650)과 접촉하는 영역에 대한 길이가 액티브층(670)이 제1 및 제2 전극(640, 650)과 중첩하되 미 접촉된 영역에 대한 길이보다 길 수 있다.

즉, 액티브층(670)의 채널 영역(673)을 제외한 나머지 영역들 중, 제1 내지 제4 보조 영역(681, 682, 683, 684)의 길이가 가장 짧을 수 있다.

이어서, 액티브층(670)의 각 영역의 전기 저항을 구체적으로 비교하면 다음과 같다.

도 8은 도 7에 도시된 액티브층의 각 영역들의 전기 저항을 나타낸 그래프이다.

도 8에서, X 축은 도 7의 액티브층의 각 영역들을 나타내고, Y 축은 전기 저항의 크기를 나타낸다.

도 8을 참조하면, 도 7의 액티브층(670)의 채널 영역(673)의 전기 저항은 제1 및 제2 영역(671, 672)과 제1 내지 제6 보조 영역(681, 682, 683, 684, 685, 686)의 전기 저항보다 클 수 있다.

그리고, 액티브층(670)의 제1 및 제2 영역(671, 672)의 전기 저항은 제1 내지 제6 보조 영역(681, 682, 683, 684, 685, 686)의 전기 저항보다 작을 수 있다.

또한, 제5 및 제6 보조 영역(685, 686)의 전기 저항은 제1 내지 제4 보조 영역(681, 682, 683, 684)의 전기 저항보다 작을 수 있다.

즉, 액티브층(670)의 채널 영역(673)을 제외한 나머지 영역들 중, 제1 및 제2 영역(671, 672)의 전하 이동도가 가장 높고, 제1 내지 제4 보조 영역(681, 682, 683, 684)의 전하 이동도가 가장 낮을 수 있다.

추가로, 제1 내지 제4 보조 영역(681, 682, 683, 684)은 채널 영역(673)을 제외한 액티브층(670)의 나머지 영역들 중 전기 저항이 가장 높은 영역이므로, 제1 내지 제4 보조 영역(681, 682, 683, 684)의 길이를 짧게 함으로써, 박막 트랜지스터(Tr)의 전하 이동도가 저하되는 것을 방지할 수 있다.

이어서, 본 발명의 실시예들에 따른 박막 트랜지스터의 공정 과정을 검토하면 다음과 같다.

도 9 내지 도 12는 본 발명의 실시예들에 따른 박막 트랜지스터의 제조 공정 과정을 개략적으로 도시한 도면이다.

후술하는 설명에서는 설명의 편의를 위하여 도 6a에 도시된 박막트랜지스터의 제조 공정 과정을 중심으로 설명하나, 본 발명의 명세서에 기재된 공정적 특징은 명세서에 언급되는 모든 트랜지스터에 적용될 수 있다.

또한, 후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.

도 9를 참조하면, 기판(610) 상에 도체화 보조층(620)이 형성될 수 있다.

이후, 도 10에 도시된 바와 같이, 도체화 보조층(620) 상에 박막 트랜지스터(Tr)의 게이트 전극(630), 제1 전극(640) 및 제2 전극(650)이 형성될 수 있다.

구체적으로, 도체화 보조층(620) 상에 전극 물질이 형성될 수 있으며, 마스크를 이용한 노광 공정을 통해 전극 물질을 패터닝함으로써, 서로 이격하여 배치된 게이트 전극(630), 제1 전극(640) 및 제2 전극(650)을 형성할 수 있다.

이 후, 도 11에 도시된 바와 같이, 게이트 전극(630), 제1 전극(640) 및 제2 전극(650)이 배치된 기판(610) 상에 게이트 절연막(660)이 형성될 수 있다.

구체적으로, 기판(610) 상에 게이트 절연막 물질이 형성될 수 있으며, 마스크를 이용한 노광 공정을 통해, 제1 전극(640)의 상면의 일부를 노출하는 제1 컨택홀(CH1) 및 제2 전극(650)의 상면의 일부를 노출하는 제2 컨택홀(CH2)이 구비된 게이트 절연막(660)을 형성할 수 있다.

게이트 절연막(660) 상의 일부 영역에는 액티브층 물질(1170)이 형성될 수 있다. 액티브층 물질(1170)은 게이트 절연막(660)에 형성된 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)에도 형성될 수 있다.

액티브층 물질(1170)이 제1 컨택홀(CH1)을 통해 제1 전극(640)과 접촉되고, 제2 컨택홀(CH2)을 통해 제2 전극(650)과 접촉된 영역에는 산소 공공이 발생할 수 있다.

여기서, 액티브층 물질(1170)이 제1 전극(640)과 접촉된 영역은 액티브층의 제1 영역(671)이 되고, 제2 전극(650)과 접촉된 영역은 액티브층의 제2 영역(672)이 될 수 있다. 이러한 제1 영역(671)과 제2 영역(672)은 별도의 공정 없이 도체화된 상태와 같은 상태로 전환될 수 있다.

이후, 제1 및 제2 영역(671, 672)에 존재하는 산소 공공이 제1 내지 제4 보조 영역(681, 682, 683, 684)을 포함하는 보조영역들(674, 675)로 확산될 수 있다.

이에, 제1 내지 제4 보조 영역(681, 682, 683, 684), 특히, 제2 및 제3 보조 영역(682, 683)에서도 전하가 용이하게 이동할 수 있다.

또한, 액티브층 물질(1170)은 보조 영역들(674, 675) 사이에 구비된 비 도전성 영역(1173)을 포함할 수 있다.

비 도전성 영역(1173)은 전기 저항이 매우 높아 전하가 이동하기 어려운 영역일 수 있다.

이후, 도 12에 도시된 바와 같이, 액티브층 물질이 형성된 기판(610)을 열처리 할 수 있다.

열처리 시, 수소를 포함하는 도체화 보조층(620)으로부터 수소가 발생하여 액티브층 물질에 공급될 수 있다.

이때, 열처리 온도는 액티브층 물질을 형성하는 공정에서 가해진 온도보다 높은 온도일 수 있다. 예를 들면, 열처리 온도는 250℃ 내지 450℃의 범위에서 선택될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다만, 열처리 온도가 액티브층 물질을 형성하는 공정에서 가해진 온도보다 낮은 온도일 경우, 도체화 보조층(620)으로부터 발생되는 수소의 양이 매우 적어 액티브층 물질에 수소가 충분히 공급되지 못할 수 있다. 또한, 열처리 온도가 너무 높을 경우, 기판(610) 액티브층 물질의 변형이 생길 수 있다.

도체화 보조층(620)으로부터 발생된 수소의 대부분은 제1 전극(640)과 게이트 전극(630) 사이의 영역과, 게이트 전극(630)과 제2 전극(650) 사이의 영역에 배치된 액티브층 물질에 공급될 수 있다.

도체화 보조층(620)으로부터 발생된 수소가 공급된 액티브층 물질의 영역은 액티브층(670)의 제5 보조 영역(685) 및 제6 보조 영역(686)이 될 수 있다. 여기서, 제5 보조 영역(685)은 제1 전극(640)과 게이트 전극(630) 사이와 대응되는 영역이고, 제6 보조 영역(686)은 게이트 전극(630)과 제2 전극(650) 사이와 대응되는 영역일 수 있다.

한편, 제1 전극(640) 및 제2 전극(650)은 액티브층(670)에 수소가 공급되는 것을 방해하는 배리어(barrier) 역할을 함으로써, 게이트 전극(630), 제1 전극(640) 및 제2 전극(650)과 중첩된 액티브층(670)의 영역들에 공급된 수소의 양은 제5 및 제6 보조 영역(685, 686)에 공급된 수소의 양보다 적을 수 있다.

또한, 게이트 전극(630)이, 게이트 전극(630)과 대응되는 영역의 액티브층(670)에 수소가 공급되어 전기 저항이 낮아지는 것을 방지해줌으로써, 액티브층(670)이 열처리 공정을 거치더라도 채널 영역(673)의 성능이 저하되는 것을 억제할 수 있다.

또한, 게이트 전극(630)이 도체화 보조층(620)으로부터 액티브층(670)의 채널 영역(673)에 수소가 공급되어 전기 저항이 낮아지는 현상이 발생하는 것을 방지하고, 제1 전극(640)과 게이트 전극(630) 사이의 영역 및 게이트 전극(630)과 제2 전극(650) 사이의 영역에 존재하는 액티브층(670)의 제5 및 제6 보조 영역(685, 686)에 수소가 공급되어 도체화된 상태와 같은 상태로 전환됨으로써, 박막 트랜지스터의 전기적 특성이 안정화 될 수 있는 효과를 얻을 수 있다.

본 발명의 실시예들에 따른 박막 트랜지스터의 전기적 특성을 검토하면 다음과 같다.

도 13은 비교예에 따른 박막 트랜지스터와 실시예에 따른 박막 트랜지스터 각각의 게이트 전압 변화에 따른 드레인 전류의 변화를 측정한 그래프를 도시한 도면이다.

후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.

도 13에서 비교예에 따른 박막 트랜지스터는 액티브층 상에 게이트 절연막이 배치되고, 게이트 절연막 상에 게이트 전극이 배치되며, 게이트 전극 상에 제1 및 제2 전극이 배치되고, 게이트 전극과 제1 및 제2 전극 사이에 수소 공급층(예를 들면, 도체화 보조층)이 배치된 구조를 갖는 일반적인 박막 트랜지스터일 수 있다. 여기서, 액티브층은 도체화된 영역인 소스 영역과 드레인 영역을 포함할 수 있으며, 소스 영역과 드레인 영역은 수소 공급층을 통해 전달받은 수소를 통해 도체화 될 수 있다.

또한, 실시예에 따른 박막 트랜지스터는 도 7에 도시된 박막 트랜지스터일 수 있다.

비교예에 따른 박막 트랜지스터와 실시예에 따른 박막 트랜지스터의 특성 측정을 위해 -20V에서 +20V 범위의 게이트 전압을 인가하면서 드레인 전류를 측정하였으며, 도 13에 도시된 바와 같이, 비교예에 따른 박막 트랜지스터와 실시예에 따른 박막 트랜지스터 각각에는 0.1V의 구동 전압(VDD)과 10V의 구동 전압을 인가하였다.

비교예에 따른 트랜지스터의 경우, 액티브층의 소스 영역과 드레인 영역은 수소 공급층을 통해 전달받은 수소를 통해 도체화 될 수 있으나, 수소 공급층의 증착 조건 만으로 소스 영역 및 드레인 영역을 도체화 시켜야 한다. 따라서, 액티브층에 적정한 양의 수소를 공급하기 어렵다는 문제가 있다.

특히, 액티브층의 소스 영역과 드레인 영역의 도체화를 위해 액티브층 상에 배치된 수소 공급층인 도체화 보조층 형성 후, 추가로 열처리를 하는 경우, 수소 공급을 막아 줄 수 있는 배리어 역할을 하는 구성이 게이트 전극 밖에 없으므로 액티브층에 수소가 과하게 침투될 수 있다.

이에, 도 13에 도시된 바와 같이, 드레인 전류의 산포가 큰 것을 알 수 있다. 다시 말해, 비교예에 따른 박막 트랜지스터의 특성이 가변 됨으로써, 실제 적용하는데 어렵다는 것을 알 수 있다.

반면, 실시예에 따른 박막 트랜지스터는, 액티브층(670)에 수소를 공급하는 도체화 보조층(620) 상에 서로 이격된 게이트 전극(630), 제1 전극(640) 및 제2 전극(650)이 배치되고, 게이트 전극(630), 제1 전극(640) 및 제2 전극(650) 상에 액티브층(670)이 배치되는 구조를 갖는다.

그리고, 게이트 전극(630), 제1 전극(640) 및 제2 전극(650)은 액티브층(670)에 수소가 공급되는 것을 방해하는 배리어(barrier) 역할을 함으로써, 열처리 공정을 통해 액티브층(670)의 제5 보조 영역(685) 및 제6 보조 영역(686)에 수소가 집중적으로 공급되도록 하면서 제5 보조 영역(685)과 제6 보조 영역(686) 각각이 균일한 수소 함량을 갖도록 할 수 있다.

이에, 도 13에 도시된 바와 같이, 실시예에 따른 박막 트랜지스터의 드레인 전류의 산포가 작은 것을 알 수 있다.

다시 말해, 실시예에 따른 박막 트랜지스터의 특성이 비교예에 따른 박막 트랜지스터의 특성보다 우수함을 알 수 있다.

본 발명의 실시예들에 따른 박막 트랜지스터(도 6a 및 도 7의 구조를 갖는 박막 트랜지스터)는 도 3 내지 도 5에 도시된 트랜지스터 중 적어도 하나의 트랜지스터로 사용될 수 있다.

한편, 본 발명의 실시예들에 따른 박막 트랜지스터가 도 3 및 도 4에 도시된 구동 트랜지스터로 사용되는 경우, 도 14와 같은 구조를 가질 수 있다.

도 14는 본 발명의 실시예들에 따른 박막 트랜지스터가 패널의 서브픽셀 내 배치된 경우, 픽셀 전극과 연결된 구조의 트랜지스터를 도시한 도면이다.

도 14를 참조하면, 패널의 액티브 영역(A/A)에서 서브픽셀(SP) 내에 배치되는 박막 트랜지스터(Tr) 중에는 박막 트랜지스터(Tr)의 제1 전극(640)이 픽셀 전극(1495)과 전기적으로 연결되어야 하는 트랜지스터가 존재할 수 있다.

이러한 박막 트랜지스터(Tr)의 액티브층(670) 상에는 패시베이션막(1490)이 배치될 수 있다.

패시베이션막(1495) 상에는 픽셀 전극(1697)이 배치될 수 있다. 픽셀 전극(1697)은 패시베이션막(1495)에 구비된 컨택홀을 통해 박막 트랜지스터(Tr)의 제1 전극(640)과 전기적으로 연결될 수 있다.

여기서, 제1 전극(640)은 박막 트랜지스터(Tr)의 소스 전극이나 드레인 전극일 수 있다.

도 14에서는 본 발명의 박막 트랜지스터(Tr)가 액티브 영역(A/A)에 배치된 구성을 설명하였으나, 본 발명의 실시예들에 따른 박막 트랜지스터(Tr)는 패널(전자장치가 표시장치일 경우)의 외곽 영역인 넌 액티브 영역(N/A)에도 배치될 수 있다.

또한, 도 14에서는 도 6a의 구조를 갖는 박막 트랜지스터(Tr)가 픽셀 전극(1495)과 전기적으로 연결되는 구조를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 도 7을 포함하여 본 발명의 실시예들에 해당하는 구조를 갖는 박막 트랜지스터(Tr) 중 적어도 하나는 픽셀 전극(1495)과 전기적으로 연결될 수 있다.

본 발명의 실시예들에 따른 박막 트랜지스터의 구조는 도 6a 및 도 7에 한정되지 않으며, 도 15 및 도 16에 도시된 구조를 포함할 수 있다.

도 15 및 도 16은 본 발명의 실시예들에 또 따른 전자장치에 배치된 박막 트랜지스터의 다른 구조들을 도시한 도면이다.

도 15 및 도 16을 참조하면, 기판(610) 상에 도체화 보조층(620)이 배치될 수 있다.

게이트 전극(630) 및 도체화 보조층(620) 상에는 게이트 절연막(1560)이 배치될 수 있다.

여기서, 게이트 절연막(1560)은 제1 전극(640) 및 제2 전극(650)과 미 중첩될 수 있다.

구체적으로, 게이트 절연막(1560)은 게이트 전극(630)의 상면과 측면을 둘러싸도록 배치될 수 있다.

게이트 절연막(1560), 제1 전극(640) 및 제2 전극(650)과, 도체화 보조층(620) 상에 박막 트랜지스터(Tr)의 액티브층(1570)이 배치될 수 있다.

액티브층(1570)은 제1 전극(640) 및 제2 전극(650) 각각의 상면 및 측면과 접촉될 수 있다.

또한, 액티브층(1570)은 게이트 절연막(1560)의 상면과 측면을 둘러싸도록 배치될 수 있다.

액티브층(1570)은 도체화 보조층(620)의 상면의 일부와도 접촉될 수 있다. 예를 들면, 액티브층(1570)은 제1 전극(640)과 게이트 절연막(1560) 사이의 영역에서 도체화 보조층(620)의 상면과 접촉되고, 제2 전극(650)과 게이트 절연막(1560) 사이의 영역에서 도체화 보조층(620)의 상면과 접촉될 수 있다.

이러한 액티브층(1570)은 제1 영역(1571), 제2 영역(1572), 채널 영역(1573), 제1 내지 제6 보조 영역(1581, 1582, 1583, 1584, 1585, 1586)을 포함할 수 있다.

액티브층(1570)의 채널 영역(1573)은 게이트 전극(1530)과 대응되는 위치에 배치될 수 있다.

액티브층(1570)의 제1 영역(1571)은 제1 전극(640)과 접촉된 영역일 수 있다. 다시 말해, 제1 영역(1571)은 제1 전극(640)의 상면 전체 및 측면 전체와 대응되는 영역일 수 있다.

액티브층(1570)의 제2 영역(1572)은 제2 전극(650)과 접촉된 영역일 수 있다. 다시 말해, 제2 영역(1572)은 제2 전극(650)의 상면 전체 및 측면 전체와 대응되는 영역일 수 있다.

제1 영역(1571)과 제2 영역(1572) 각각의 길이는 제1 전극(640)과 제2 전극(650)의 길이와 높이에 비례할 수 있다. 즉, 제1 영역(1571)과 제2 영역(1572)의 각각의 길이는 제1 전극(640)과 제2 전극(650)의 길이와 높이에 의해 결정될 수 있다.

액티브층(1570)의 제1 영역(1571)과 제2 영역(1572)은 산소 공공의 존재로 인해 도체화된 상태로 존재할 수 있다.

액티브층(1570)의 제1 영역(1571)의 주변에는 제1 보조 영역(1581) 및 제3 보조 영역(1583)을 포함하는 보조 영역(1573)이 배치될 수 있다.

제1 보조 영역(1581)은 액티브층(1570)의 제1 영역(1571)으로부터 연장되고, 채널 영역(1573)과 이격될 수 있다. 제1 보조 영역(1581)은 도체화 보조층(620)의 상면과 접촉될 수 있다.

제3 보조 영역(1583)은 제1 영역(1571)으로부터 연장되고, 제1 영역(1571)과 채널 영역(1573) 사이에 배치될 수 있다. 제3 보조 영역(1583)은 제1 전극(640)과 게이트 전극(630)의 사이의 영역 중 일부 영역에 배치되고, 도체화 보조층(620)의 상면과 접촉될 수 있다.

또한, 액티브층(1570)의 제2 영역(1572)의 주변에는 제2 보조 영역(1582) 및 제4 보조 영역(1584)을 포함하는 다른 보조 영역(1574)이 배치될 수 있다.

제2 보조 영역(1582)은 액티브층(670)은 제1 영역(671)으로부터 연장되고, 채널 영역(1573)과 이격될 수 있다. 제1 보조 영역(1581)은 도체화 보조층(620)의 상면과 접촉될 수 있다.

제4 보조 영역(1584)은 제2 영역(1572)으로부터 연장되고, 제2 영역(1572)과 채널 영역(1573) 사이에 배치될 수 있다. 제4 보조 영역(1584)은 제2 전극(650)과 게이트 전극(630)의 사이의 영역 중 일부 영역에 배치되고, 도체화 보조층(620)의 상면과 접촉될 수 있다.

여기서, 제1 및 제3 보조 영역(1581, 1583)은 제1 영역(1571)로부터 산소 공공이 확산된 영역일 수 있다. 제2 및 제4 보조 영역(1582, 1584)은 제2 영역(1572)로부터 산소 공공이 확산된 영역일 수 있다.

한편, 도 15를 참조하면 액티브층(1570)의 제3 보조 영역(1583)과 채널 영역(1573) 사이에 배치된 제5 보조 영역(1585)과, 제4 보조 영역(1584)과 채널 영역(1573) 사이에 배치된 제6 보조 영역(1586)을 포함할 수 있다.

단면 상으로, 제5 보조 영역(1585)은 게이트 절연막(1560)의 일 측면 상에 배치될 수 있다. 또한, 제5 보조 영역(1585)은 게이트 절연막(1560)의 상면의 일부에도 배치될 수 있다.

또한, 제6 보조 영역(1586)은 게이트 절연막(1560)의 다른 일 측면 상에 배치될 수 있다. 또한, 제6 보조 영역(1586)은 게이트 절연막(1560)의 상면의 일부에도 배치될 수 있다.

제5 보조 영역(1585)과 제6 보조 영역(1586) 사이에는 액티브층(1570)의 채널 영역(1573)이 배치될 수 있다.

액티브층(1570)의 제1 내지 제6 보조 영역(1581, 1582, 1583, 1584, 1585, 1586)에는 수소를 포함하는 도체화 보조층(620)으로부터 수소가 공급될 수 있다.

구체적으로, 액티브층(1570) 물질을 기판(610) 상에 형성한 후 열처리하게 되면, 도체화 보조층(620)에 존재하는 수소가 제1 내지 제6 보조 영역(1581, 1582, 1583, 1584, 1585, 1586)과 대응되는 영역으로 침투할 수 있다.

또한, 액티브층(1570)의 제1 영역(1571)과 제2 영역(1572)에도 수소가 공급될 수 있다.

예를 들면, 액티브층(1570)의 제1 영역(1571)의 일부와 제2 영역(1572)의 일부에도 도체화 보조층(620)으로부터 수소가 공급될 수 있다. 액티브층(1570)의 제1 영역(1571)과 제2 영역(1572)에 공급된 수소는 열처리 공정 단계를 통해서 제1 및 제2 영역(1571, 1572) 내에 균일한 양으로 존재할 수 있다.

또한, 제1 내지 제6 보조 영역(1581, 1582, 1583, 1584, 1585, 1586)에 공급된 수소 역시 열처리 공정 단계를 통해 각 영역 내에 균일한 양으로 존재함으로써, 박막 트랜지스터의 전기적 특성이 가변되는 것을 방지할 수 있다.

한편, 도 15에서는 게이트 전극(630)과 제1 전극(640) 사이에 액티브층(1570)의 제3 보조 영역(1583)이 배치되고, 게이트 전극(630)과 제2 전극(650) 사이에 액티브층(1570)의 제4 보조 영역(1584)이 배치된 구조를 도시하였으나, 본 발명의 실시예들에 따른 박막 트랜지스터(Tr)의 구조가 이에 한정되는 것은 아니다.

액티브층(1570)의 제3 보조 영역(1583)의 길이는 게이트 전극(630)과 제1 전극(640)의 이격 거리에 따라 결정될 수 있으며, 제4 보조 영역(1584)의 길이는 게이트 전극(630)과 제2 전극(640)의 이격 거리에 따라 결정될 수 있다.

또한, 도 16에 도시된 바와 같이, 게이트 전극(630)과 제1 전극(640)의 이격 거리와 게이트 전극(630)과 제2 전극(650)의 이격 거리가 매우 짧을 경우, 액티브층(1670)의 제3 보조 영역(1583)과 제4 보조 영역(1584)은 존재하지 않을 수 있다.

다시 말해, 액티브층(1670)은 제1 영역(1571)의 일부로부터 제1 보조 영역(1581)이 연장되고, 제1 영역(1571)의 다른 일부로부터 제5 보조 영역(1585)이 연장되는 구조를 가질 수 있다. 또한, 액티브층(1670)은 제2 영역(1572)의 일부로부터 제2 보조 영역(1582)이 연장되고, 제2 영역(1572)의 다른 일부로부터 제6 보조 영역(1586)이 연장되는 구조를 가질 수 있다.

도 15 및 도 16에서, 액티브층(1570, 1670)의 채널 영역(1573)을 제외한 나머지 영역은 산소 공공과 수소로 인해 채널 영역(1573)보다 낮은 전기 저항을 가질 수 있다. 또한, 액티브층(1570, 1670)의 보조 영역들은 채널 영역(1573)보다 낮은 전기 저항을 갖고 제1 및 제2 영역(1571, 1572)보다 높은 전기 저항을 가질 수 있다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

620: 도체화 보조층
630: 게이트 전극
640: 제1 전극
650: 제2 전극
660, 1560: 게이트 절연막
670, 1570, 1670: 액티브층
671, 1571: 제1 영역
672, 1572 제2 영역
673, 1573: 채널 영역

Claims

적어도 하나의 박막 트랜지스터를 포함하는 패널; 및
상기 패널을 구동하기 위한 구동회로를 포함하고,
상기 패널은,
기판;
상기 기판 상에 배치된 적어도 한 층의 도체화 보조층;
상기 도체화 보조층 상에 배치된 게이트 전극;
상기 게이트 전극과 동일층에 배치되고 서로 이격된 제1 전극 및 제2 전극;
상기 게이트 전극 상에 배치된 게이트 절연막; 및
상기 게이트 절연막, 상기 제1 전극 및 상기 제2 전극 상에 배치되고, 제1 영역, 상기 제1 영역과 이격된 제2 영역, 상기 제1 영역과 상기 제2 영역 사이에 구비된 채널 영역, 상기 제1 영역으로부터 연장되고 상기 채널 영역과 이격된 제1 보조 영역 및 상기 제2 영역으로부터 연장되고 상기 채널 영역과 이격된 제2 보조 영역을 포함하는 액티브층을 포함하고,
상기 제1 보조 영역 및 상기 제2 보조 영역의 전기 저항은, 상기 채널 영역의 전기 저항보다 낮고 상기 제1 영역 및 상기 제2 영역의 전기 저항보다 높은 전자장치.
제1 항에 있어서,
상기 제1 영역은 상기 액티브층이 상기 제1 전극과 접촉된 영역이고, 상기 제2 영역은 상기 액티브층이 상기 제2 전극과 접촉된 영역인 전자장치.
제1 항에 있어서,
상기 제1 보조 영역 및 상기 제2 보조 영역은 상기 제1 전극 및 상기 제2 전극과 이격되고 상기 제1 전극 및 상기 제2 전극과 중첩된 전자장치.
제1 항에 있어서,
상기 액티브층은,
상기 제1 영역으로부터 연장되고 상기 제1 영역과 상기 채널 영역 사이에 배치된 제3 보조 영역 및 상기 제2 영역으로부터 연장되고, 상기 제2 영역 상기 채널 영역 사이에 배치된 제4 보조 영역을 포함하는 전자장치.
제4 항에 있어서,
상기 제3 보조 영역 및 상기 제4 보조 영역의 전기 저항은, 상기 채널 영역의 전기 저항보다 낮고 상기 제1 영역 및 상기 제2 영역의 전기 저항보다 높은 전자장치.
제4 항에 있어서,
상기 액티브층은,
상기 제3 보조 영역과 상기 채널 영역 사이에 배치된 제5 보조 영역 및 상기 제4 보조 영역과 상기 채널 영역 사이에 배치된 제6 보조 영역을 포함하는 전자장치.
제6 항에 있어서,
상기 제5 보조 영역 및 상기 제6 보조 영역의 전기 저항은, 상기 채널 영역 및 상기 제1 내지 제4 보조 영역의 전기 저항보다 낮고 상기 제1 영역 및 상기 제2 영역의 전기 저항보다 높은 전자장치.
제1 항에 있어서,
상기 게이트 절연막은 상기 제1 및 제2 전극과 중첩되고, 상기 제1 전극의 상면의 일부를 노출하는 제1 컨택홀 및 상기 제2 전극의 상면의 일부를 노출하는 제2 컨택홀을 구비하며,
상기 액티브층이 상기 제1 컨택홀 내에서 상기 제1 전극과 접촉된 영역은 상기 제1 영역이고, 상기 액티브층이 상기 제2 컨택홀 내에서 상기 제2 전극과 접촉된 영역은 제2 영역인 전자장치.
제8 항에 있어서,
상기 제1 보조 영역은 상기 제1 전극과 중첩되고, 상기 제2 보조 영역은 상기 제2 전극과 중첩되며,
상기 제1 보조 영역은 상기 제1 컨택홀에서 상기 게이트 절연막의 측면의 일부에 배치된 영역을 포함하고, 상기 제2 보조 영역은 상기 제2 컨택홀에서 상기 게이트 절연막의 측면의 일부에 배치된 영역을 포함하는 전자장치.
제9 항에 있어서,
상기 제1 보조 영역은 상기 게이트 절연막 상에 배치되되 상기 제1 컨택홀의 주변 영역으로 연장되고,
상기 제2 보조 영역은 상기 게이트 절연막 상에 배치되되 상기 제2 컨택홀의 주변 영역으로 연장된 전자장치.
제9 항에 있어서,
상기 액티브층은,
상기 제1 영역으로부터 연장되고 상기 제1 영역과 상기 채널 영역 사이에 배치된 제3 보조 영역 및 상기 제2 영역으로부터 연장되고, 상기 제2 영역과 상기 채널 영역 사이에 배치된 제4 보조 영역을 포함하는 전자장치.
제11 항에 있어서,
상기 제3 보조 영역은 상기 제1 전극과 중첩되고, 상기 제4 보조 영역은 상기 제2 전극과 중첩되며,
상기 제3 보조 영역은 상기 제1 컨택홀에서 상기 게이트 절연막의 측면의 일부에 배치된 영역을 포함하고,
상기 제4 보조 영역은 상기 제2 컨택홀에서 상기 게이트 절연막의 측면의 일부에 배치된 영역을 포함하는 전자장치.
제11 항에 있어서,
상기 제1 내지 제4 보조 영역의 전기 저항은, 상기 채널 영역의 전기 저항보다 낮고 상기 제1 및 제2 영역의 전기 저항보다 높은 전자장치.
제13 항에 있어서,
상기 제1 내지 제4 보조 영역의 산소 농도는 상기 제1 및 제2 영역의 산소 농도보다 높은 전자장치.
제11 항에 있어서,
상기 액티브층은,
상기 제3 보조 영역과 상기 채널 영역 사이에 배치된 제5 보조 영역 및 상기 제4 보조 영역과 상기 채널 영역 사이에 배치된 제6 보조 영역을 포함하고,
상기 제5 보조 영역은 상기 제1 전극과 상기 게이트 전극 사이에 배치되고, 상기 제6 보조 영역은 상기 제2 전극과 상기 게이트 전극 사이에 배치된 전자장치.
제15 항에 있어서,
상기 제5 및 제6 보조 영역의 길이는 상기 제1 내지 제4 보조 영역의 길이보다 긴 전자장치.
제15 항에 있어서,
상기 제5 및 제6 보조 영역의 전기 저항은, 상기 채널 영역 및 상기 제1 내지 제4 보조 영역의 전기 저항보다 낮고 상기 제1 및 제2 영역의 전기 저항보다 높은 전자장치.
제17 항에 있어서,
상기 제5 및 제6 보조 영역의 수소 농도는 상기 제1 내지 제4 보조 영역의 수소 농도보다 높은 전자장치.
제1 항에 있어서,
상기 게이트 절연막은 상기 제1 전극 및 상기 제2 전극과 미 중첩되고,
상기 액티브층은 상기 게이트 절연막의 상면과 측면, 상기 제1 전극의 상면과 측면, 상기 제2 전극의 상면과 측면 및 상기 도체화 보조층의 상면의 일부 상에 배치된 전자장치.
제19 항에 있어서,
상기 액티브층의 상기 제1 영역은 상기 제1 전극의 상면 및 측면과 대응되는 영역이고,
상기 액티브층의 상기 제2 영역은 상기 제2 전극의 상면 및 측면과 대응되는 영역인 전자장치.
제20 항에 있어서,
상기 액티브층의 상기 제1 보조 영역과 상기 제2 보조 영역은 상기 도체화 보조층의 상면의 일부와 접촉된 전자장치.
제20 항에 있어서,
상기 액티브층은,
상기 제1 영역으로부터 연장되되 상기 제1 영역과 상기 채널 영역 사이에 구비된 제3 보조 영역 및 상기 제2 영역으로부터 연장되되 상기 제2 영역과 상기 채널 영역 사이에 구비된 제4 보조 영역을 포함하고,
상기 제3 및 제4 보조 영역의 전기 저항은, 상기 채널 영역의 전기 저항보다 낮고 상기 제1 및 제2 영역의 전기 저항보다 높은 전자장치.
제20 항에 있어서,
상기 제1 영역 및 상기 채널 영역 사이에 배치된 제5 보조 영역 및 상기 제2 영역 및 상기 채널 영역 사이에 배치된 제6 보조 영역을 더 포함하고,
상기 제5 및 제6 보조 영역은 상기 게이트 절연막의 측면의 일부 또는 측면의 전체와 상기 게이트 절연막의 상면의 일부에 배치된 영역을 포함하는 전자장치.
제23 항에 있어서,
상기 제5 및 제6 보조 영역의 전기 저항은, 상기 채널 영역의 전기 저항보다 낮고 상기 제1 및 제2 영역의 전기 저항보다 높은 전자장치.
제1 항에 있어서,
상기 도체화 보조층은 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON)를 포함하는 전자장치.
기판;
상기 기판 상에 배치된 적어도 한 층의 도체화 보조층;
상기 도체화 보조층 상에 배치된 게이트 전극;
상기 게이트 전극과 동일층에 배치되고 서로 이격된 제1 전극과 제2 전극;
상기 게이트 전극 상에 배치된 게이트 절연막; 및
상기 게이트 절연막, 상기 제1 전극 및 상기 제2 전극 상에 배치되고, 제1 영역, 상기 제1 영역과 이격된 제2 영역, 상기 제1 영역과 상기 제2 영역 사이에 구비된 채널 영역, 상기 제1 영역을 둘러싸는 제1 보조 영역 및 상기 제2 영역을 둘러싸는 제2 보조 영역을 포함하는 액티브층을 포함하고,
상기 제1 보조 영역 및 상기 제2 보조 영역의 전기 저항은, 상기 채널 영역의 전기 저항보다 낮고, 상기 제1 영역 및 상기 제2 영역의 전기 저항보다 높은 박막 트랜지스터 어레이 기판.