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KR102728526B1 - Clock data recovery circuit and display apparatus having the same - Google Patents

Clock data recovery circuit and display apparatus having the same Download PDF

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KR102728526B1
KR102728526B1 KR1020200033117A KR20200033117A KR102728526B1 KR 102728526 B1 KR102728526 B1 KR 102728526B1 KR 1020200033117 A KR1020200033117 A KR 1020200033117A KR 20200033117 A KR20200033117 A KR 20200033117A KR 102728526 B1 KR102728526 B1 KR 102728526B1
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clock signal
frequency range
frequency
recovery circuit
reference clock
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임정필
유경호
이길훈
임현욱
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삼성전자주식회사
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Abstract

본 발명의 실시 형태에 따른 디스플레이 장치는 기준 클락 신호 및, 데이터 신호에 클럭 신호가 임베딩된 데이터 패킷을 출력하는 타이밍 컨트롤러와, 상기 기준 클락 신호와 상기 데이터 패킷을 수신하는 클락 데이터 복원 회로와, 상기 수신된 데이터 패킷에 기초한 화상을 표시하는 디스플레이 패널을 포함하고, 상기 클락 데이터 복원 회로가 상기 타이밍 컨트롤러로부터 상기 기준 클락 신호를 수신할 때, 제1 내부 클락 신호를 이용하여 상기 수신된 기준 클락 신호의 주파수 범위를 검출하고, 상기 검출된 주파수 범위에 따라 상기 클락 데이터 복원 회로의 지터 특성을 결정하는 파라미터를 조절하며, 상기 제1 내부 클락 신호의 주파수를 조절하여 제2 내부 클락 신호를 출력하고, 상기 클락 데이터 복원 회로가 상기 타이밍 컨트롤러로부터 상기 데이터 패킷을 수신할 때, 상기 데이터 패킷으로부터 상기 데이터 신호와 상기 데이터 신호에 동기된 클락 신호를 복원한다.A display device according to an embodiment of the present invention includes a timing controller which outputs a reference clock signal and a data packet in which a clock signal is embedded in a data signal, a clock data recovery circuit which receives the reference clock signal and the data packet, and a display panel which displays an image based on the received data packet, wherein, when the clock data recovery circuit receives the reference clock signal from the timing controller, it detects a frequency range of the received reference clock signal using a first internal clock signal, adjusts a parameter which determines a jitter characteristic of the clock data recovery circuit according to the detected frequency range, adjusts the frequency of the first internal clock signal to output a second internal clock signal, and, when the clock data recovery circuit receives the data packet from the timing controller, it recovers the data signal and a clock signal synchronized with the data signal from the data packet.

Description

클락 데이터 복원 회로와 이를 포함하는 디스플레이 장치{CLOCK DATA RECOVERY CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}{CLOCK DATA RECOVERY CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}

본 발명은 클락 데이터 복원 회로 및 이를 포함하는 디스플레이 장치에 관한 것이다.The present invention relates to a clock data recovery circuit and a display device including the same.

디스플레이 장치는 타이밍 컨트롤러로부터 데이터 패킷을 수신하고, 상기 데이터 패킷을 이용하여 화상 표현에 관련된 각종 신호들을 발생할 수 있는 디스플레이 구동 회로(display driving integrated circuit(DDI))를 포함할 수 있다. 디스플레이 장치는 상기 신호들을 이용하여 디스플레이 패널에 화상을 구현할 수 있다. The display device may include a display driving integrated circuit (DDI) that receives a data packet from a timing controller and can generate various signals related to image expression using the data packet. The display device can implement an image on a display panel using the signals.

최근에 디스플레이 장치가 고해상도화 됨에 따라 타이밍 컨트롤러와 상기 DDI 사이에 데이터 패킷을 보다 효율적이고 안정적으로 제공할 수 있는 인터페이스가 요구되고 있다.Recently, as display devices have become more high-resolution, an interface that can provide data packets more efficiently and stably between the timing controller and the DDI has been required.

특히, 클락 신호와 데이터 신호를 복원하는 클락 데이터 복원 회로의 필요성이 증대되고 있다. In particular, the need for a clock data recovery circuit that restores clock signals and data signals is increasing.

본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 넓은 동작 주파수 범위를 가지는 클락 데이터 복원 회로를 제공하는 데에 있다.One of the tasks to be achieved by the technical idea of the present invention is to provide a clock data recovery circuit having a wide operating frequency range.

본 발명의 일 실시 예에 따른 디스플레이 장치는 기준 클락 신호 및, 데이터 신호에 클럭 신호가 임베딩된 데이터 패킷을 출력하는 타이밍 컨트롤러와, 상기 기준 클락 신호와 상기 데이터 패킷을 수신하는 클락 데이터 복원 회로와, 상기 수신된 데이터 패킷에 기초한 화상을 표시하는 디스플레이 패널을 포함하고, 상기 클락 데이터 복원 회로가 상기 타이밍 컨트롤러로부터 상기 기준 클락 신호를 수신할 때, 제1 내부 클락 신호를 이용하여 상기 수신된 기준 클락 신호의 주파수 범위를 검출하고, 상기 검출된 주파수 범위에 따라 상기 클락 데이터 복원 회로의 지터 특성을 결정하는 파라미터를 조절하며, 상기 제1 내부 클락 신호의 주파수를 조절하여 제2 내부 클락 신호를 출력하고, 상기 클락 데이터 복원 회로가 상기 타이밍 컨트롤러로부터 상기 데이터 패킷을 수신할 때, 상기 데이터 패킷으로부터 상기 데이터 신호와 상기 데이터 신호에 동기된 클락 신호를 복원한다.According to one embodiment of the present invention, a display device includes a timing controller which outputs a reference clock signal and a data packet in which a clock signal is embedded in a data signal, a clock data recovery circuit which receives the reference clock signal and the data packet, and a display panel which displays an image based on the received data packet, wherein, when the clock data recovery circuit receives the reference clock signal from the timing controller, it detects a frequency range of the received reference clock signal using a first internal clock signal, adjusts a parameter which determines a jitter characteristic of the clock data recovery circuit according to the detected frequency range, adjusts the frequency of the first internal clock signal to output a second internal clock signal, and, when the clock data recovery circuit receives the data packet from the timing controller, it recovers the data signal and a clock signal synchronized with the data signal from the data packet.

본 발명의 일 실시 예에 따른 클락 데이터 복원 회로는 기준 클락 신호와 제1 궤환 클락 신호를 수신하고, 상기 기준 클락 신호의 주기가 N번 반복되는 동안 상기 제1 궤환 클락 신호의 상승 에지의 개수를 카운트하며, 상기 카운트 결과에 기초하여 상기 제1 궤환 클락 신호의 주파수 범위를 검출하고, 상기 주파수 범위에 의해 상기 제1 궤환 클락 신호의 주파수가 조절된 제2 궤환 클락 신호를 수신하며, 상기 기준 클락 신호의 주파수와 상기 제2 궤환 클락 신호의 주파수의 차이에 상응하는 제어 코드를 출력하는 자동 주파수 조절기와, 상기 자동 주파수 조절기로부터 상기 제어 코드와 상기 주파수 범위를 수신하고, 상기 주파수 범위를 이용하여 코스 튜닝(coarse tuning)을 수행하여 상기 제2 퀘환 클락 신호를 출력하고, 상기 제어 코드와 제어 전압을 이용하여 파인 튜닝(fine tuning)을 수행하여 상기 기준 클락 신호를 추종하는 제3 궤환 클락 신호를 출력하는 전압 제어 발진기를 포함한다. According to an embodiment of the present invention, a clock data recovery circuit includes: an automatic frequency controller which receives a reference clock signal and a first feedback clock signal, counts the number of rising edges of the first feedback clock signal while a cycle of the reference clock signal is repeated N times, detects a frequency range of the first feedback clock signal based on a result of the count, receives a second feedback clock signal whose frequency of the first feedback clock signal is adjusted by the frequency range, and outputs a control code corresponding to a difference between the frequency of the reference clock signal and the frequency of the second feedback clock signal; and a voltage controlled oscillator which receives the control code and the frequency range from the automatic frequency controller, performs coarse tuning using the frequency range to output the second feedback clock signal, and performs fine tuning using the control code and a control voltage to output a third feedback clock signal that follows the reference clock signal.

본 발명의 일 실시 예에 따른 클락 데이터 복원 회로는 상기 클락 데이터 복원 회로가 기준 클락 신호를 수신할 때, 제1 내부 클락 신호를 이용하여 상기 수신된 기준 클락 신호의 주파수 범위를 검출하는 자동 주파수 조절기와, 상기 주파수 범위에 따라 제2 내부 클락 신호를 출력하고, 제어 전압에 기초하여 상기 기준 클락 신호를 추종하는 제3 내부 클락 신호를 출력하는 전압 제어 발진기와, 상기 기준 클락 신호와 상기 제2 내부 클락 신호 사이의 위상 차이에 대응하는 위상 제어 신호에 응답하여 출력하는 전류의 전류량을 결정하는 전하 펌프와, 상기 전하 펌프로부터 출력되는 전류에 기초하여 상기 제어 전압을 상기 전압 제어 발진기로 출력하는 루프 필터를 포함하고, 상기 검출된 주파수 범위에 따라 상기 클락 데이터 복원 회로의 지터 특성을 결정하는 파라미터를 조절한다.According to an embodiment of the present invention, a clock data recovery circuit includes: an automatic frequency controller which detects a frequency range of a received reference clock signal using a first internal clock signal when the clock data recovery circuit receives a reference clock signal; a voltage controlled oscillator which outputs a second internal clock signal according to the frequency range and outputs a third internal clock signal that follows the reference clock signal based on a control voltage; a charge pump which determines an amount of current to be output in response to a phase control signal corresponding to a phase difference between the reference clock signal and the second internal clock signal; and a loop filter which outputs the control voltage to the voltage controlled oscillator based on the current output from the charge pump, and adjusts a parameter which determines a jitter characteristic of the clock data recovery circuit according to the detected frequency range.

본 발명의 일 실시 예에 따르면, 클락 데이터 복원 회로는 타이밍 컨트롤러로부터 수신되는 기준 클락 신호의 주파수 범위를 결정하고, 결정된 주파수 범위 별로 적절한 지터(jitter)와 안정도(stability)를 갖도록 클락 데이터 복원 회로의 파라미터를 조절할 수 있다. 따라서, 고속 동작 영역에 최적화된 클락 데이터 복원 회로는 저속 동작 영역에서도 지터 특성을 유지할 수 있으므로, 넓은 동작 주파수 범위를 가지는 클락 데이터 복원 회로를 제공할 수 있는 효과가 있다.According to one embodiment of the present invention, a clock data recovery circuit can determine a frequency range of a reference clock signal received from a timing controller, and adjust parameters of the clock data recovery circuit to have appropriate jitter and stability for each determined frequency range. Accordingly, a clock data recovery circuit optimized for a high-speed operation range can maintain jitter characteristics even in a low-speed operation range, thereby providing a clock data recovery circuit having a wide operation frequency range.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명이 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.The various advantageous and beneficial effects of the present invention are not limited to the above-described contents, and the present invention will be more easily understood when specific embodiments are described.

도 1은 본 발명의 일 실시 예에 따른 디스플레이 시스템을 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 디스플레이 장치를 설명하기 위한 블록도이다.
도 3은 본 발명의 일 실시 예에 따른 CDR 회로를 설명하기 위한 블록도이다.
도 4는 본 발명의 일 실시 예에 따른 위상 검출기의 동작을 설명하기 위한 타이밍 다이어그램이다.
도 5는 본 발명의 일 실시 예에 따른 전압 제어 발진기에서 주파수를 튜닝하는 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 위상 검출기와 병렬화기의 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 자동 주파수 조절기를 설명하기 위한 블록도이다.
도 8은 본 발명의 일 실시 예에 따른 카운터의 동작을 설명하기 위한 그래프이다.
도 9는 본 발명의 일 실시 예에 따른 주파수 검출부의 동작을 설명하기 위한 그래프이다.
도 10은 본 발명의 일 실시 예에 따른 전압 제어 발진기에서 주파수를 튜닝하는 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 루프 필터의 파라미터를 조절하는 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 루프 필터의 파라미터를 조절하는 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 전압 제어 발진기의 파라미터를 조절하는 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따른 전하 펌프의 파라미터를 조절하는 방법을 설명하기 위한 도면이다. FIG. 1 is a block diagram illustrating a display system according to one embodiment of the present invention.
FIG. 2 is a block diagram illustrating a display device according to one embodiment of the present invention.
FIG. 3 is a block diagram illustrating a CDR circuit according to one embodiment of the present invention.
FIG. 4 is a timing diagram for explaining the operation of a phase detector according to an embodiment of the present invention.
FIG. 5 is a diagram for explaining a method of tuning the frequency in a voltage controlled oscillator according to one embodiment of the present invention.
FIG. 6 is a diagram for explaining the operation of a phase detector and a parallelizer according to one embodiment of the present invention.
FIG. 7 is a block diagram illustrating an automatic frequency regulator according to one embodiment of the present invention.
FIG. 8 is a graph for explaining the operation of a counter according to one embodiment of the present invention.
FIG. 9 is a graph for explaining the operation of a frequency detection unit according to an embodiment of the present invention.
FIG. 10 is a diagram for explaining a method of tuning the frequency in a voltage controlled oscillator according to one embodiment of the present invention.
FIG. 11 is a drawing for explaining a method for adjusting parameters of a loop filter according to one embodiment of the present invention.
FIG. 12 is a drawing for explaining a method for adjusting parameters of a loop filter according to one embodiment of the present invention.
FIG. 13 is a diagram for explaining a method for adjusting parameters of a voltage controlled oscillator according to one embodiment of the present invention.
FIG. 14 is a drawing for explaining a method for controlling parameters of a charge pump according to one embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the attached drawings.

도 1은 본 발명의 일 실시 예에 따른 디스플레이 시스템을 설명하기 위한 블록도이다.FIG. 1 is a block diagram illustrating a display system according to one embodiment of the present invention.

도 1을 참조하면, 디스플레이 시스템(1)은 TV, 태블릿(tablet), 스마트 폰(smartphone) 등으로 구현될 수 있다. 디스플레이 시스템(1)은 외부 장치(2), 어플리케이션 프로세서(application processor(AP); 3), 타이밍 컨트롤러(4), 및 디스플레이 장치(5)를 포함할 수 있다.Referring to FIG. 1, the display system (1) may be implemented as a TV, a tablet, a smartphone, etc. The display system (1) may include an external device (2), an application processor (AP; 3), a timing controller (4), and a display device (5).

외부 장치(2)는 셋탑 박스(set-top box), 컴퓨터(PC), 랩탑(laptop) 등을 포함할 수 있다. 외부 장치(2)는 AP(3)와 연결되고, 중앙 서버로부터 영상 신호 등의 정보를 수신하여 AP(3)로 전달하는 역할을 수행할 수 있다. The external device (2) may include a set-top box, a computer (PC), a laptop, etc. The external device (2) is connected to the AP (3) and may perform the role of receiving information such as a video signal from a central server and transmitting it to the AP (3).

타이밍 컨트롤러(4)는 AP(3)로부터 영상 신호와 제어 신호를 입력받을 수 있다. 타이밍 컨트롤러(4)는 상기 영상 신호와 상기 제어 신호를 이용하여 데이터 패킷을 생성할 수 있다. 상기 데이터 패킷은 데이터 신호에 클럭 신호가 임베딩(embedding)될 수 있다. 타이밍 컨트롤러(4)는 상기 데이터 패킷을 디스플레이 장치(5)로 제공할 수 있다. The timing controller (4) can receive a video signal and a control signal from the AP (3). The timing controller (4) can generate a data packet using the video signal and the control signal. The data packet can have a clock signal embedded in the data signal. The timing controller (4) can provide the data packet to the display device (5).

디스플레이 장치(5)는 유기 발광 표시 장치(organic light emitting diode display)(OLED) 또는 액정 표시 장치(liquid crystal display)(LCD) 일 수 있으나 이에 한정되는 것은 아니다.The display device (5) may be, but is not limited to, an organic light emitting diode display (OLED) or a liquid crystal display (LCD).

디스플레이 장치(5)는 타이밍 컨트롤러(4)로부터 데이터 패킷을 수신할 수 있다. 디스플레이 장치(5)는 상기 데이터 패킷을 이용하여 화상 표현에 관련된 각종 신호들을 발생할 수 있다. 디스플레이 장치(5)는 디스플레이 패널에 화상을 구현할 수 있다. The display device (5) can receive a data packet from the timing controller (4). The display device (5) can generate various signals related to image expression using the data packet. The display device (5) can implement an image on a display panel.

본 명세서에서는 타이밍 컨트롤러(4)와 디스플레이 장치(5)가 별개로 분리된 것으로 도시하였으나, 디스플레이 장치(5)에 타이밍 컨트롤러(4)가 포함될 수도 있다.Although the timing controller (4) and the display device (5) are illustrated as being separate in this specification, the timing controller (4) may be included in the display device (5).

본 발명의 일 실시 예에 따르면, 타이밍 컨트롤러(4)로부터 출력되는 데이터 패킷은 넓은 범위의 주파수를 가질 수 있다. 디스플레이 장치(5)는 상기 데이터 패킷을 수신하는 클락 데이터 복원 회로를 포함할 수 있다. 클락 데이터 복원 회로는 상기 데이터 패킷으로부터 데이터 신호와 클락 신호를 복원할 수 있다. 상기 데이터 패킷이 넓은 범위의 주파수를 가질 때, 상기 클락 데이터 복원 회로에 의해 복원된 클락 신호의 지터 특성이 유지되기 어렵다. 본 발명은 클락 데이터 복원 회로에 입력 데이터의 주파수 범위를 검출하는 주파수 검출부를 추가할 수 있다. 따라서, 본 발명의 클락 데이터 복원 회로는 외부 신호 없이도 넓은 입력 주파수 범위에서 지터 특성을 고르게 유지할 수 있다. According to one embodiment of the present invention, a data packet output from a timing controller (4) may have a wide range of frequencies. The display device (5) may include a clock data recovery circuit that receives the data packet. The clock data recovery circuit may recover a data signal and a clock signal from the data packet. When the data packet has a wide range of frequencies, it is difficult to maintain a jitter characteristic of a clock signal recovered by the clock data recovery circuit. The present invention may add a frequency detection unit that detects a frequency range of input data to the clock data recovery circuit. Therefore, the clock data recovery circuit of the present invention may evenly maintain a jitter characteristic in a wide input frequency range without an external signal.

도 2는 본 발명의 일 실시 예에 따른 디스플레이 장치를 설명하기 위한 블록도이다. FIG. 2 is a block diagram illustrating a display device according to one embodiment of the present invention.

도 2를 참조하면, 디스플레이 장치(10)는 타이밍 컨트롤러(20), 데이터 구동부(30), 및 디스플레이 패널(40)을 포함할 수 있다. 데이터 구동부(30)는 복수의 DDI(display driving integrated circuit)들(DDI1-DDI4)을 포함할 수 있다. 예컨대, 디스플레이 패널(40)은 4개 미만의 영역 또는 4개 이상의 영역으로 구분될 수 있다. 데이터 구동부(30)는 디스플레이 패널(40)에 사용된 유리 기판 위에 직접 붙이거나, 디스플레이 패널(30)에 유연한 필름을 덧대어 붙일 수 있다. Referring to FIG. 2, the display device (10) may include a timing controller (20), a data driving unit (30), and a display panel (40). The data driving unit (30) may include a plurality of DDIs (display driving integrated circuits) (DDI1-DDI4). For example, the display panel (40) may be divided into less than four areas or more than four areas. The data driving unit (30) may be directly attached to a glass substrate used in the display panel (40) or may be attached to the display panel (30) by adding a flexible film thereto.

실시 예에 따라, 타이밍 컨트롤러(20)는 복수의 DDI들(DDI1-DDI4) 각각에 포함될 수 있다.According to an embodiment, a timing controller (20) may be included in each of a plurality of DDIs (DDI1-DDI4).

타이밍 컨트롤러(20)는 초기 트레이닝 모드에서 기준 클락 신호를 데이터 구동부(30)로 제공할 수 있다. 데이터 구동부(30)는 내부 클락 신호와 상기 기준 클락 신호가 위상이 동기되면, 위상 동기 루프(phase locked loop(PLL)) 회로를 락(lock)시킬 수 있다. The timing controller (20) can provide a reference clock signal to the data driver (30) in the initial training mode. The data driver (30) can lock a phase locked loop (PLL) circuit when the internal clock signal and the reference clock signal are in phase synchronization.

타이밍 컨트롤러(20)가 데이터 구동부(30)로부터 상기 PLL 회로가 락 되었음을 나타내는 신호를 수신하면, 타이밍 컨트롤러(20)는 데이터 패킷을 데이터 구동부(30)로 제공할 수 있다. 상기 데이터 패킷은 데이터 신호에 클럭 신호가 임베딩될 수 있다.When the timing controller (20) receives a signal from the data driving unit (30) indicating that the PLL circuit is locked, the timing controller (20) can provide a data packet to the data driving unit (30). The data packet can have a clock signal embedded in a data signal.

디스플레이 패널(40)은 복수의 영역들(R1-R4)로 구분될 수 있다. 설명의 편의 상 도 2에서는 디스플레이 패널(40)이 4개의 영역들(R1-R4)로 구분된 것으로 도시하였으나 이에 한정되는 것은 아니다. 복수의 DDI들(DDI1-DDI4) 각각은 디스플레이 패널(40)의 4개의 영역들(R1-R4) 중에서 대응되는 영역을 제어할 수 있다. 복수의 DDI들(DDI1-DDI4) 각각은 상기 데이터 패킷에 기초하여 디스플레이 패널(40)의 대응되는 영역(R1-R4)에 화상을 표시할 수 있다.The display panel (40) can be divided into a plurality of regions (R1-R4). For convenience of explanation, FIG. 2 illustrates the display panel (40) as being divided into four regions (R1-R4), but is not limited thereto. Each of the plurality of DDIs (DDI1-DDI4) can control a corresponding region among the four regions (R1-R4) of the display panel (40). Each of the plurality of DDIs (DDI1-DDI4) can display an image on a corresponding region (R1-R4) of the display panel (40) based on the data packet.

복수의 DDI들(DDI1-DDI4) 각각은 수신 회로(RX1-RX4)를 포함할 수 있다. 각 수신 회로(RX1-RX4)는 클락 데이터 복원(clock and data recovery, CDR) 회로를 포함할 수 있다. CDR 회로는 타이밍 컨트롤러(20)로부터 기준 클락 신호를 수신할 때, 내부 클락 신호와 상기 기준 클락 신호의 위상을 동기시키고, PLL 회로를 락 시킬 수 있다. Each of the plurality of DDIs (DDI1-DDI4) may include a receiving circuit (RX1-RX4). Each receiving circuit (RX1-RX4) may include a clock and data recovery (CDR) circuit. When receiving a reference clock signal from a timing controller (20), the CDR circuit may synchronize the phase of an internal clock signal with the reference clock signal and lock a PLL circuit.

타이밍 컨트롤러(20)가 CDR 회로로부터 상기 PLL 회로가 락 되었음을 나타내는 신호를 수신하면, 타이밍 컨트롤러(20)는 데이터 패킷을 상기 CDR 회로로 제공할 수 있다. CDR 회로는 타이밍 컨트롤러(20)로부터 데이터 패킷을 수신할 때, 수신된 데이터 패킷으로부터 데이터 신호와 상기 데이터 신호에 동기된 클락 신호를 복원할 수 있다. CDR 회로는 복원된 데이터 신호와 복원된 클락 신호를 DDI에 포함된 로직 회로로 전송할 수 있다. When the timing controller (20) receives a signal from the CDR circuit indicating that the PLL circuit is locked, the timing controller (20) can provide a data packet to the CDR circuit. When the CDR circuit receives the data packet from the timing controller (20), the CDR circuit can restore a data signal and a clock signal synchronized with the data signal from the received data packet. The CDR circuit can transmit the restored data signal and the restored clock signal to a logic circuit included in the DDI.

일반적으로 CDR 회로는 고속 동작 영역에 최적화될 수 있다. 디스플레이의 해상도와 프레임 레이트(frame rate) 등에 따라서 타이밍 컨트롤러가 CDR 회로로 전송하는 데이터 량이 달라질 수 있다. 예컨대, 해상도가 높을수록 데이터 량이 증가하므로 CDR 회로는 고속 동작 영역에서 동작할 수 있다. 종래에는 고속 동작 영역에서 최적회된 CDR 회로는 저속 동작 영역에서 큰 지터를 유발할 수 있다. 따라서, CDR 회로는 데이터를 복원할 때 에러를 발생시킬 수 있다. In general, a CDR circuit can be optimized for a high-speed operation range. The amount of data that a timing controller transmits to a CDR circuit can vary depending on the resolution and frame rate of the display. For example, as the resolution increases, the amount of data increases, so that the CDR circuit can operate in a high-speed operation range. Conventionally, a CDR circuit optimized for a high-speed operation range can cause large jitter in a low-speed operation range. Therefore, the CDR circuit can cause an error when restoring data.

본 발명의 일 실시 예에 따른 CDR 회로는 입력되는 데이터로부터 상기 데이터의 주파수 범위를 검출하고, 검출된 주파수 범위를 이용하여 CDR 회로의 파라미터를 상기 주파수 범위에 맞게 변경할 수 있다. CDR 회로는 입력되는 주파수 범위에 따라 파라미터가 조절되므로, CDR 회로는 수신되는 데이터가 넓은 주파수 범위를 가지더라도 복원될 클럭 신호의 지터를 최소화할 수 있다. 따라서, CDR 회로는 넓은 동작 주파수 범위를 가질 수 있다.According to an embodiment of the present invention, a CDR circuit can detect a frequency range of input data from the data, and change parameters of the CDR circuit to match the frequency range using the detected frequency range. Since the parameters of the CDR circuit are adjusted according to the input frequency range, the CDR circuit can minimize jitter of a clock signal to be restored even if the received data has a wide frequency range. Accordingly, the CDR circuit can have a wide operating frequency range.

도 3은 본 발명의 일 실시 예에 따른 CDR 회로를 설명하기 위한 블록도이고, 도 4는 본 발명의 일 실시 예에 따른 위상 검출기의 동작을 설명하기 위한 타이밍 다이어그램이고, 도 5는 본 발명의 일 실시 예에 따른 전압 제어 발진기에서 주파수를 튜닝하는 방법을 설명하기 위한 도면이고, 도 6은 본 발명의 일 실시 예에 따른 위상 검출기와 병렬화기의 동작을 설명하기 위한 도면이다. FIG. 3 is a block diagram for explaining a CDR circuit according to an embodiment of the present invention, FIG. 4 is a timing diagram for explaining the operation of a phase detector according to an embodiment of the present invention, FIG. 5 is a diagram for explaining a method of tuning a frequency in a voltage controlled oscillator according to an embodiment of the present invention, and FIG. 6 is a diagram for explaining the operation of a phase detector and a parallelizer according to an embodiment of the present invention.

도 3을 참조하면, CDR 회로(100)는 자동 주파수 조절기(automatic frequency controller(AFC); 110), 위상 검출기(phase detector(PD); 120), 전하 펌프(charge pump(CP); 130), 루프 필터(loop filter(LF); 140), 전압 제어 발진기(voltage controlled oscillator(VCO); 150), 및 병렬화기(deserializer(DES); 160)를 포함할 수 있다. PLL 회로는 PD(120), CP(130), LF(140), 및 VCO(150)를 포함할 수 있다. 다시 말해, CDR 회로(100)는 PLL 회로를 포함할 수 있다.Referring to FIG. 3, the CDR circuit (100) may include an automatic frequency controller (AFC) 110, a phase detector (PD) 120, a charge pump (CP) 130, a loop filter (LF) 140, a voltage controlled oscillator (VCO) 150, and a deserializer (DES) 160. The PLL circuit may include a PD (120), a CP (130), a LF (140), and a VCO (150). In other words, the CDR circuit (100) may include a PLL circuit.

CDR 회로(100)는 초기 트레이닝 모드에서, 타이밍 컨트롤러(TC)로부터 기준클락 신호(CK_REF)를 수신할 수 있다. CDR 회로(100)는 기준 클락 신호(CK_REF)와 내부 클락 신호(CK_VCO1~CK_VCO3)의 위상을 동기시킬 수 있다. 클락 신호(CK_REF)와 내부 클락 신호(CK_VCO1~CK_VCO3)의 위상이 동기되면, PLL 회로를 락시킬 수 있다.The CDR circuit (100) can receive a reference clock signal (CK_REF) from a timing controller (TC) in the initial training mode. The CDR circuit (100) can synchronize the phases of the reference clock signal (CK_REF) and the internal clock signals (CK_VCO1 to CK_VCO3). When the phases of the clock signal (CK_REF) and the internal clock signals (CK_VCO1 to CK_VCO3) are synchronized, the PLL circuit can be locked.

상기 PLL 회로가 락되면, CDR 회로(100)는 타이밍 컨트롤러(TC)로부터 데이터 패킷을 수신할 수 있다. 상기 데이터 패킷은 데이터 신호에 클럭 신호가 임베딩될 수 있다. CDR 회로(100)는 정상 동작 모드에서 상기 데이터 패킷으로부터 데이터 신호와 상기 데이터 신호에 동기된 클락 신호를 복원할 수 있다. When the above PLL circuit is locked, the CDR circuit (100) can receive a data packet from a timing controller (TC). The data packet can have a clock signal embedded in a data signal. The CDR circuit (100) can recover a data signal from the data packet and a clock signal synchronized with the data signal in a normal operation mode.

본 명세서에서는 CDR 회로(100)가 초기 트레이닝 모드에서 타이밍 컨트롤러(TC)로부터 기준 클락 신호(CK_REF)를 수신할 때, 기준 클락 신호(CK_REF)의 주파수 범위를 검출하고, 검출된 주파수 범위에 맞게 CDR 회로(100)의 파라미터를 변경하는 동작을 중심으로 설명한다. CDR 회로(100)는 변경된 파라미터에 기초하여 기준 클락 신호(CK_REF)를 추종하는 내부 클락 신호를 생성할 수 있다.In this specification, the operation of detecting a frequency range of a reference clock signal (CK_REF) and changing a parameter of the CDR circuit (100) according to the detected frequency range when the CDR circuit (100) receives a reference clock signal (CK_REF) from a timing controller (TC) in an initial training mode is mainly described. The CDR circuit (100) can generate an internal clock signal that follows the reference clock signal (CK_REF) based on the changed parameter.

AFC(110)는 타이밍 컨트롤러(TC)로부터 출력된 기준 클락 신호(CK_REF)와 VCO(150)로부터 출력된 제1 내부 클락 신호(CK_VCO1)를 수신할 수 있다. AFC(110)는 제1 내부 클락 신호(CK_VCO1)를 이용하여 기준 클락 신호(CK_REF)의 주파수 범위(FB)를 결정할 수 있다. AFC(110)는 기준 클락 신호(CK_REF)의 주파수 범위(FB)를 CP(130), LF(140), 및 VCO(150)로 출력할 수 있다. The AFC (110) can receive a reference clock signal (CK_REF) output from a timing controller (TC) and a first internal clock signal (CK_VCO1) output from a VCO (150). The AFC (110) can determine a frequency range (FB) of the reference clock signal (CK_REF) using the first internal clock signal (CK_VCO1). The AFC (110) can output the frequency range (FB) of the reference clock signal (CK_REF) to the CP (130), the LF (140), and the VCO (150).

따라서, CDR 회로(100)는 기준 클락 신호(CK_REF)의 주파수 범위(FB)를 이용하여 CP(130), LF(140), 및 VCO(150) 각각의 파라미터를 제어할 수 있다. 예컨대 상기 파라미터는 CP(130)로부터 출력되는 전류의 량(ICP), LF(140)의 저항(RLF), LF(140)의 커패시턴스(CLF) 및, VCO(150)의 이득(KVCO)을 포함할 수 있다. 즉, CDR 회로(100)는 기준 클락 신호(CK_REF)의 주파수 범위(FB)를 이용하여 코스 튜닝(coarse tuning)을 수행할 수 있다. VCO(150)는 기준 클락 신호(CK_REF)의 주파수 범위(FB)에 응답하여 제2 내부 클락 신호(CK_VCO2)를 출력할 수 있다. VCO(150)가 주파수 범위(FB)에 응답하여 제2 내부 클락 신호(CK_VCO2)를 결정하는 방법은 도 9를 참조하여 상세히 설명될 것이다.Accordingly, the CDR circuit (100) can control the parameters of each of the CP (130), the LF (140), and the VCO (150) using the frequency range (FB) of the reference clock signal (CK_REF). For example, the parameters can include the amount of current (I CP ) output from the CP (130), the resistance (R LF ) of the LF (140), the capacitance (C LF ) of the LF (140), and the gain (K VCO ) of the VCO (150). That is, the CDR circuit (100) can perform coarse tuning using the frequency range (FB) of the reference clock signal (CK_REF). The VCO (150) can output a second internal clock signal (CK_VCO2) in response to the frequency range (FB) of the reference clock signal (CK_REF). The method by which the VCO (150) determines the second internal clock signal (CK_VCO2) in response to the frequency range (FB) will be described in detail with reference to FIG. 9.

PD(120)는 타이밍 컨트롤러(TC)로부터 출력된 기준 클락 신호(CK_REF)와 VCO(150)로부터 출력된 제2 내부 클락 신호(CK_VCO2)를 수신할 수 있다. PD(120)는 기준 클락 신호(CK_REF)와 제2 내부 클락 신호(CK_VCO2) 사이의 위상 차이에 상응하는 위상 제어 신호(UP, DOWN)를 출력할 수 있다.PD (120) can receive a reference clock signal (CK_REF) output from a timing controller (TC) and a second internal clock signal (CK_VCO2) output from a VCO (150). PD (120) can output a phase control signal (UP, DOWN) corresponding to a phase difference between the reference clock signal (CK_REF) and the second internal clock signal (CK_VCO2).

도 4의 (a)에 도시된 바와 같이, 제2 내부 클락 신호(CK_VCO2)가 기준 클락 신호(CK_REF)보다 위상이 느리면, PD(120)는 기준 클락 신호(CK_REF)의 위상을 앞당기기 위한 업(UP) 펄스 신호를 발생할 수 있다. 업(UP) 펄스 신호는 기준 클락 신호(CK_REF)의 상승 에지와 제2 내부 클락 신호(CK_VCO2)의 상승 에지 사이에서 나타날 수 있다.As illustrated in (a) of FIG. 4, if the second internal clock signal (CK_VCO2) is behind the reference clock signal (CK_REF) in phase, the PD (120) may generate an UP pulse signal to advance the phase of the reference clock signal (CK_REF). The UP pulse signal may appear between the rising edge of the reference clock signal (CK_REF) and the rising edge of the second internal clock signal (CK_VCO2).

도 4의 (b)에 도시된 바와 같이, 제2 내부 클락 신호(CK_VCO2)가 기준 클락 신호(CK_REF)보다 위상이 빠르면, PD(120)는 기준 클락 신호(CK_REF)의 위상을 지연시키기 위한 다운(DOWN) 펄스 신호를 발생할 수 있다. 다운(DOWN) 펄스 신호는 제2 내부 클락 신호(CK_VCO2)의 상승 에지와 기준 클락 신호(CK_REF)의 상승 에지 사이에서 나타날 수 있다.As illustrated in (b) of FIG. 4, if the second internal clock signal (CK_VCO2) is ahead in phase by the reference clock signal (CK_REF), the PD (120) may generate a DOWN pulse signal to delay the phase of the reference clock signal (CK_REF). The DOWN pulse signal may appear between the rising edge of the second internal clock signal (CK_VCO2) and the rising edge of the reference clock signal (CK_REF).

다시 도 3을 참조하면, CP(130)는 제1 위상 제어 신호(UP)에 응답하여 소정의 전류(또는 전하)를 LF(140)의 커패시터(CLF)에 충전할 수 있다. CP(130)는 제2 위상 제어 신호(DOWN)에 응답하여 LF(140)의 커패시터(CLF)에 저장된 전류(또는 전하)를 방전할 수 있다. LF(140)는 CP(130)에서 출력되는 전류의 전류량에 따라 VCO(150)로 출력되는 제어 전압(VC)을 가변시킬 수 있다. Referring again to FIG. 3, the CP (130) can charge a predetermined current (or charge) into the capacitor (C LF ) of the LF (140) in response to the first phase control signal (UP). The CP (130) can discharge the current (or charge) stored in the capacitor (C LF ) of the LF (140) in response to the second phase control signal (DOWN). The LF (140) can vary the control voltage (V C ) output to the VCO (150) according to the amount of current output from the CP (130).

AFC(110)는 타이밍 컨트롤러(TC)로부터 출력된 기준 클락 신호(CK_REF)와 VCO(150)로부터 출력된 제2 내부 클락 신호(CK_VCO2)를 수신할 수 있다. AFC(110)는 기준 클락 신호(CK_REF)의 주파수와 제2 내부 클락 신호(CK_VCO2)의 주파수의 차이에 상응하는 제어 코드(CODE)를 출력할 수 있다. 제어 코드(CODE)는 n개의 비트로 구성될 수 있다. AFC (110) can receive a reference clock signal (CK_REF) output from a timing controller (TC) and a second internal clock signal (CK_VCO2) output from a VCO (150). AFC (110) can output a control code (CODE) corresponding to a difference between the frequency of the reference clock signal (CK_REF) and the frequency of the second internal clock signal (CK_VCO2). The control code (CODE) can be composed of n bits.

VCO(150)는 AFC(110)로부터 제어 코드(CODE)를 수신할 수 있고, LF(140)로부터 제어 전압(VC)을 수신할 수 있다. VCO(150)는 제어 코드(CODE)와 제어 전압(VC)에 응답하여 기준 클락 신호(CK_REF)를 추종하는 제3 내부 클락 신호(CK_VCO3)를 출력할 수 있다. 즉, VCO(150)는 제어 코드(CODE)와 제어 전압(VC)을 이용하여 파인 튜닝(fine tuning)을 수행하여 제3 내부 클락 신호(CK_VCO3)를 출력할 수 있다.The VCO (150) can receive a control code (CODE) from the AFC (110) and a control voltage (V C ) from the LF (140). The VCO (150) can output a third internal clock signal (CK_VCO3) that follows a reference clock signal (CK_REF) in response to the control code (CODE) and the control voltage (V C ). That is, the VCO (150) can perform fine tuning using the control code (CODE) and the control voltage (V C ) to output the third internal clock signal (CK_VCO3).

도 3과 도 5를 참조하면, VCO(150)는 AFC(110)로부터 제어 코드(CODE)를 수신할 수 있고, LF(140)로부터 제어 전압(VC)을 수신할 수 있다. 일례로, 제어 코드(CODE)는 제2 제어 코드(CODE2)이고, 제어 전압(VC)은 제1 제어 전압(V1)일 수 있다. VCO(150)는 제2 제어 코드(CODE2)와 제1 제어 전압(V1)에 응답하여 제1 주파수(f1)를 갖는 제3 내부 클락 신호(CK_VCO3)를 출력할 수 있다.Referring to FIGS. 3 and 5, the VCO (150) can receive a control code (CODE) from the AFC (110) and a control voltage (V C ) from the LF (140). For example, the control code (CODE) can be a second control code (CODE2), and the control voltage (V C ) can be a first control voltage (V1). The VCO (150) can output a third internal clock signal (CK_VCO3) having a first frequency (f1) in response to the second control code (CODE2) and the first control voltage (V1).

실시 예에 따라, PD(120)의 위상 제어 신호(UP, DOWN)에 따라 제어 전압(VC)이 변할 수 있다. 예컨대, 제2 내부 클락 신호(CK_VCO2)가 기준 클락 신호(CK_REF)보다 위상이 느리면, 즉 PD(120)가 제1 위상 제어 신호(UP)를 출력하면, 제어 전압(VC)은 제2 제어 전압(V2)으로 변할 수 있다. VCO(150)는 제2 제어 코드(CODE2)와 제2 제어 전압(V2)에 응답하여 제2 주파수(f2)를 갖는 제3 내부 클락 신호(CK_VCO3)를 출력할 수 있다.According to an embodiment, the control voltage (V C ) may change according to the phase control signal (UP, DOWN) of the PD (120). For example, if the second internal clock signal (CK_VCO2) has a phase that is later than the reference clock signal (CK_REF), that is, if the PD (120) outputs the first phase control signal (UP), the control voltage (V C ) may change to the second control voltage (V2). The VCO (150) may output a third internal clock signal (CK_VCO3) having a second frequency (f2) in response to the second control code (CODE2) and the second control voltage (V2).

반대로, 제2 내부 클락 신호(CK_VCO2)가 기준 클락 신호(CK_REF)보다 위상이 빠르면, 즉 PD(120)가 제2 위상 제어 신호(DOWN)를 출력하면, 제어 전압(VC)은 제3 제어 전압(V3)으로 변할 수 있다. VCO(150)는 제2 제어 코드(CODE2)와 제3 제어 전압(V3)에 응답하여 제3 주파수(f3)를 갖는 제3 내부 클락 신호(CK_VCO3)를 출력할 수 있다.Conversely, if the second internal clock signal (CK_VCO2) is ahead in phase with the reference clock signal (CK_REF), i.e., if the PD (120) outputs the second phase control signal (DOWN), the control voltage (V C ) may change to the third control voltage (V3). The VCO (150) may output the third internal clock signal (CK_VCO3) having the third frequency (f3) in response to the second control code (CODE2) and the third control voltage (V3).

다시 도 3을 참조하면, 기준 클락 신호(CK_REF)의 주파수와 제3 내부 클락 신호(CK_VCO3)의 주파수가 동일하면, 제3 내부 클락 신호(CK_VCO3)의 주파수는 기준 클락 신호(CK_REF)의 주파수에 락(lock) 될 수 있다.Referring again to FIG. 3, if the frequency of the reference clock signal (CK_REF) and the frequency of the third internal clock signal (CK_VCO3) are the same, the frequency of the third internal clock signal (CK_VCO3) can be locked to the frequency of the reference clock signal (CK_REF).

CDR 회로(100)가 타이밍 컨트롤러(TC)로 제3 내부 클락 신호(CK_VCO3)의 주파수가 기준 클락 신호(CK_REF)의 주파수에 락(lock) 되었음을 알리면, 타이밍 컨트롤러(TC)는 CDR 회로(100)로 데이터 패킷을 전송할 수 있다.When the CDR circuit (100) notifies the timing controller (TC) that the frequency of the third internal clock signal (CK_VCO3) is locked to the frequency of the reference clock signal (CK_REF), the timing controller (TC) can transmit a data packet to the CDR circuit (100).

PD(120)는 타이밍 컨트롤러(TC)로부터 데이터 패킷을 수신할 수 있다. PD(120)는 VCO(150)로부터 제3 내부 클락 신호(CK_VCO3)를 수신할 수 있다. PD(120)는 제3 내부 클락 신호(CK_VCO3)를 이용하여 데이터 패킷으로부터 데이터 신호를 샘플링할 수 있다. PD(120)는 샘플링된 데이터 신호(SDATA)와 제3 내부 클락 신호(CK_VCO3)를 DES(160)로 출력할 수 있다. PD (120) can receive a data packet from a timing controller (TC). PD (120) can receive a third internal clock signal (CK_VCO3) from VCO (150). PD (120) can sample a data signal from the data packet using the third internal clock signal (CK_VCO3). PD (120) can output the sampled data signal (SDATA) and the third internal clock signal (CK_VCO3) to DES (160).

DES(160)는 샘플링된 데이터 신호(SDATA)와 제3 내부 클락 신호(CK_VCO3)를 이용하여 데이터 신호와 클락 신호를 복원할 수 있다. DES(160)는 복원된 데이터 신호와 복원된 클락 신호를 DDI의 로직으로 출력할 수 있다. 도 6에 도시한 일 실시예에서 복원된 데이터 신호는 RDATA로 표시될 수 있고, 복원된 클락 신호는 RCK로 표시될 수 있다.DES (160) can restore the data signal and the clock signal using the sampled data signal (SDATA) and the third internal clock signal (CK_VCO3). DES (160) can output the restored data signal and the restored clock signal to the logic of the DDI. In one embodiment illustrated in Fig. 6, the restored data signal can be represented as RDATA, and the restored clock signal can be represented as RCK.

도 3과 도 6을 함께 참조하면, 전압 제어 발진기(VCO)는 인버터 결합을 이용한 5단의 링 발진기일 수 있다. 각 단에서 출력되는 클락 신호는 동일한 위상 차이를 가질 수 있다. PD(120)는 각 단에서 출력되는 클락 신호에 응답하여 데이터 패킷으로부터 데이터 신호를 샘플링할 수 있다. Referring to FIGS. 3 and 6 together, the voltage controlled oscillator (VCO) may be a five-stage ring oscillator using inverter coupling. The clock signals output from each stage may have the same phase difference. The PD (120) may sample a data signal from a data packet in response to the clock signal output from each stage.

DES(160)는 PD(120)로부터 샘플링된 데이터 신호(SDATA)와 제3 내부 클락 신호(CK_VCO3)를 수신할 수 있다. DES(160)는 샘플링된 데이터 신호(SDATA)를 병렬화할 수 있다. DES(160)는 병렬화된 데이터 신호(RDATA)와 데이터 신호(RDATA)에 동기된 클락 신호(RCK)를 생성할 수 있다. DES(160)는 복원된 데이터 신호(RDATA)와 복원된 클락 신호(RCK)를 DDI의 로직으로 출력할 수 있다.DES (160) can receive a sampled data signal (SDATA) and a third internal clock signal (CK_VCO3) from PD (120). DES (160) can parallelize the sampled data signal (SDATA). DES (160) can generate a parallelized data signal (RDATA) and a clock signal (RCK) synchronized to the data signal (RDATA). DES (160) can output the restored data signal (RDATA) and the restored clock signal (RCK) to the logic of DDI.

본 발명의 일 실시 예에 따르면, AFC(110)는 제1 내부 클락 신호(CK_VCO1)를 이용하여 기준 클락 신호(CK_REF)의 주파수 범위(FB)를 결정할 수 있다. AFC(110)는 기준 클락 신호(CK_REF)의 주파수 범위(FB)를 CP(130), LF(140), 및 VCO(150)로 출력할 수 있다. 따라서, CDR 회로(100)는 기준 클락 신호(CK_REF)의 주파수 범위(FB)를 이용하여 CP(130), LF(140), 및 VCO(150) 각각의 파라미터를 제어할 수 있다. 기준 클락 신호(CK_REF)의 주파수 범위(FB)에 따라 CDR 회로(100)의 파라미터가 조절되므로, CDR 회로(100)는 수신되는 데이터가 넓은 주파수 범위를 가지더라도 복원될 클럭 신호의 지터를 최소화할 수 있다. 따라서, 복원된 클락 신호는 안정될 수 있고, CDR 회로(100)는 넓은 동작 주파수 범위를 가질 수 있다.According to one embodiment of the present invention, the AFC (110) can determine the frequency range (FB) of the reference clock signal (CK_REF) using the first internal clock signal (CK_VCO1). The AFC (110) can output the frequency range (FB) of the reference clock signal (CK_REF) to the CP (130), the LF (140), and the VCO (150). Therefore, the CDR circuit (100) can control the parameters of each of the CP (130), the LF (140), and the VCO (150) using the frequency range (FB) of the reference clock signal (CK_REF). Since the parameters of the CDR circuit (100) are adjusted according to the frequency range (FB) of the reference clock signal (CK_REF), the CDR circuit (100) can minimize the jitter of the clock signal to be restored even if the received data has a wide frequency range. Therefore, the restored clock signal can be stabilized, and the CDR circuit (100) can have a wide operating frequency range.

도 7은 본 발명의 일 실시 예에 따른 자동 주파수 조절기를 설명하기 위한 블록도이고, 도 8은 본 발명의 일 실시 예에 따른 카운터의 동작을 설명하기 위한 그래프이고, 도 9는 본 발명의 일 실시 예에 따른 주파수 검출부의 동작을 설명하기 위한 그래프이고, 도 10은 본 발명의 일 실시 예에 따른 전압 제어 발진기에서 주파수를 튜닝하는 방법을 설명하기 위한 도면이다.FIG. 7 is a block diagram for explaining an automatic frequency controller according to an embodiment of the present invention, FIG. 8 is a graph for explaining the operation of a counter according to an embodiment of the present invention, FIG. 9 is a graph for explaining the operation of a frequency detection unit according to an embodiment of the present invention, and FIG. 10 is a diagram for explaining a method of tuning a frequency in a voltage controlled oscillator according to an embodiment of the present invention.

도 7을 참조하면, 자동 주파수 조절기(200)는 컨트롤러(210), 카운터(220), 연속 근사부(230), 및 주파수 검출부(240)를 포함할 수 있다. Referring to FIG. 7, the automatic frequency controller (200) may include a controller (210), a counter (220), a successive approximation unit (230), and a frequency detection unit (240).

도 7과 도 8을 참조하면, 컨트롤러(210)는 타이밍 컨트롤러(TC)로부터 기준 클락 신호(CK_REF)를 수신할 수 있다. 컨트롤러(210)는 기준 클락 신호(CK_REF)의 주기가 N번 반복되는 시간(T)을 결정할 수 있다. 컨트롤러(210)는 기준 클락 신호(CK_REF)의 주기가 N번 반복되는 시간(T)에 기초하여 펄스 폭(T)을 갖는 펄스(CNT_EN)를 출력할 수 있다. 예컨대, 기준 클락 신호(CK_REF)의 주기가 1s이고 N=100이면, 컨트롤러(210)는 기준 클락 신호(CK_REF)의 주기가 100번 반복되는 시간(T=100s)을 결정할 수 있다. 컨트롤러(210)는 100s의 펄스 폭(T)을 갖는 펄스(CNT_EN)를 출력할 수 있다.Referring to FIGS. 7 and 8, the controller (210) can receive a reference clock signal (CK_REF) from a timing controller (TC). The controller (210) can determine a time (T) at which the cycle of the reference clock signal (CK_REF) is repeated N times. The controller (210) can output a pulse (CNT_EN) having a pulse width (T) based on the time (T) at which the cycle of the reference clock signal (CK_REF) is repeated N times. For example, if the cycle of the reference clock signal (CK_REF) is 1 s and N=100, the controller (210) can determine a time (T=100 s) at which the cycle of the reference clock signal (CK_REF) is repeated 100 times. The controller (210) can output a pulse (CNT_EN) having a pulse width (T) of 100 s.

카운터(220)는 컨트롤러(210)로부터 카운터 리셋 신호(CNT_Rb)를 수신할 수 있다. 카운터(220)는 카운터 리셋 신호(CNT_Rb)에 응답하여 리셋될 수 있다. 카운터(220)는 전압 제어 발진기(VCO)로부터 제1 내부 클락 신호(CK_VCO1)를 수신할 수 있다. 카운터(220)는 T 시간 동안 입력되는 제1 내부 클락 신호(CK_VCO1)의 상승 에지의 수를 카운트하고, 카운트 값(CNT)을 출력할 수 있다. 예컨대, 제1 내부 클락 신호(CK_VCO1)의 주기가 2s 이면, 카운터(220)는 100s 동안 입력되는 제1 내부 클락 신호(CK_VCO1)의 상승 에지의 카운트 값(M=50)을 출력할 수 있다. The counter (220) can receive a counter reset signal (CNT_Rb) from the controller (210). The counter (220) can be reset in response to the counter reset signal (CNT_Rb). The counter (220) can receive a first internal clock signal (CK_VCO1) from a voltage controlled oscillator (VCO). The counter (220) can count the number of rising edges of the first internal clock signal (CK_VCO1) input for a time T, and output a count value (CNT). For example, if the period of the first internal clock signal (CK_VCO1) is 2 s, the counter (220) can output a count value (M=50) of the rising edges of the first internal clock signal (CK_VCO1) input for 100 s.

도 7과 도 9를 참조하면, 주파수 검출부(240)는 타이밍 컨트롤러(210)로부터 주파수 검출 클락 신호(CK_FD)를 수신할 수 있다. 주파수 검출부(240)는 주파수 검출 클락 신호(CK_FD)에 응답하여 카운터(220)로부터 카운트 값(CNT)을 수신할 수 있다. 주파수 검출부(240)는 카운트 값(M)에 기초하여 기준 클락 신호(CK_REF)의 주파수 범위(frequency band(FB))를 검출할 수 있다. Referring to FIGS. 7 and 9, the frequency detection unit (240) can receive a frequency detection clock signal (CK_FD) from the timing controller (210). The frequency detection unit (240) can receive a count value (CNT) from the counter (220) in response to the frequency detection clock signal (CK_FD). The frequency detection unit (240) can detect a frequency range (frequency band (FB)) of the reference clock signal (CK_REF) based on the count value (M).

예컨대, 카운트 값(M)이 기준 클락 신호(CK_REF)의 주기가 반복되는 횟수의 절반(N/2)보다 작으면, 주파수 검출부(240)는 주파수 범위(FB)를 1.35GHz 이상의 제1 주파수 범위(FB0)로 판단할 수 있다. For example, if the count value (M) is less than half (N/2) of the number of times the cycle of the reference clock signal (CK_REF) is repeated, the frequency detection unit (240) can determine the frequency range (FB) as a first frequency range (FB0) of 1.35 GHz or more.

카운트 값(M)이 기준 클락 신호(CK_REF)의 주기가 반복되는 횟수의 절반(N/2)보다 크고, 기준 클락 신호(CK_REF)의 주기가 반복되는 횟수(N)보다 작으면, 주파수 검출부(240)는 주파수 범위(FB)를 0.90GHz ~ 1.80GHz 범위의 제2 주파수 범위(FB1)로 판단할 수 있다. If the count value (M) is greater than half (N/2) of the number of times the period of the reference clock signal (CK_REF) is repeated and less than the number of times (N) the period of the reference clock signal (CK_REF) is repeated, the frequency detection unit (240) can determine the frequency range (FB) as a second frequency range (FB1) in the range of 0.90 GHz to 1.80 GHz.

카운트 값(M)이 기준 클락 신호(CK_REF)의 주기가 반복되는 횟수(N)보다 크고, 기준 클락 신호(CK_REF)의 주기가 반복되는 횟수의 두배(2N)보다 작으면, 주파수 검출부(240)는 주파수 범위(FB)를 0.45GHz ~ 1.35GHz 범위의 제3 주파수 범위(FB2)로 판단할 수 있다. If the count value (M) is greater than the number of times (N) that the cycle of the reference clock signal (CK_REF) is repeated and less than twice the number of times (2N) that the cycle of the reference clock signal (CK_REF) is repeated, the frequency detection unit (240) can determine the frequency range (FB) as a third frequency range (FB2) in the range of 0.45 GHz to 1.35 GHz.

카운트 값(M)이 기준 클락 신호(CK_REF)의 주기가 반복되는 횟수의 두배(2N)보다 크면, 주파수 검출부(240)는 주파수 범위(FB)를 0.1GHz ~ 0.90GHz 범위의 제4 주파수 범위(FB3)로 판단할 수 있다. If the count value (M) is greater than twice (2N) the number of times the cycle of the reference clock signal (CK_REF) is repeated, the frequency detection unit (240) can determine the frequency range (FB) as a fourth frequency range (FB3) in the range of 0.1 GHz to 0.90 GHz.

카운트 값(M)이 기준 클락 신호(CK_REF)의 주기가 반복되는 횟수(N)보다 클수록 저주파수 범위라고 판단할 수 있고, 카운트 값(M)이 기준 클락 신호(CK_REF)의 주기가 반복되는 횟수(N)보다 작을수록 고주파수 범위라고 판단할 수 있다.When the count value (M) is greater than the number of times (N) that the cycle of the reference clock signal (CK_REF) is repeated, it can be determined that it is a low frequency range, and when the count value (M) is smaller than the number of times (N) that the cycle of the reference clock signal (CK_REF) is repeated, it can be determined that it is a high frequency range.

전압 제어 발진기(VCO)는 주파수 검출부(240)로부터 기준 클락 신호(CK_REF)의 주파수 범위(FB)를 수신할 수 있다. 예컨대, 도 10에 도시된 바와 같이 주파수 범위(FB)가 제2 주파수 범위(FB1)일 때, 전압 제어 발진기(VCO)는 0.90GHz ~ 1.80GHz 범위의 중간값인 1.35GHz의 주파수를 갖는 제2 내부 클락 신호(CK_VCO2)를 출력할 수 있다. The voltage controlled oscillator (VCO) can receive a frequency range (FB) of a reference clock signal (CK_REF) from a frequency detector (240). For example, as shown in FIG. 10, when the frequency range (FB) is a second frequency range (FB1), the voltage controlled oscillator (VCO) can output a second internal clock signal (CK_VCO2) having a frequency of 1.35 GHz, which is an intermediate value in the range of 0.90 GHz to 1.80 GHz.

다시 도 7을 참조하면, 카운터(220)는 VCO(150)로부터 기준 클락 신호(CK_REF)의 주파수 범위(FB)에 응답하여 생성된 제2 내부 클락 신호(CK_VCO2)를 수신할 수 있다. 카운터(220)는 타이밍 컨트롤러(TC)로부터 출력된 기준 클락 신호(CK_REF)의 주파수와 제2 내부 클락 신호(CK_VCO2)의 주파수를 비교할 수 있다. 일례로, 카운터(220)는 제2 내부 클락 신호(CK_VCO2)의 주파수가 기준 클락 신호(CK_REF)의 주파수보다 작으면 로직 “1”을 출력할 수 있다(MSB = 1). 반대로, 카운터(220)는 제2 내부 클락 신호(CK_VCO2)의 주파수가 기준 클락 신호(CK_REF)의 주파수보다 크면 로직 “0”을 출력할 수 있다(MSB = 0). Referring again to FIG. 7, the counter (220) may receive a second internal clock signal (CK_VCO2) generated in response to a frequency range (FB) of the reference clock signal (CK_REF) from the VCO (150). The counter (220) may compare the frequency of the reference clock signal (CK_REF) output from the timing controller (TC) with the frequency of the second internal clock signal (CK_VCO2). For example, the counter (220) may output a logic “1” (MSB = 1) if the frequency of the second internal clock signal (CK_VCO2) is less than the frequency of the reference clock signal (CK_REF). Conversely, the counter (220) may output a logic “0” (MSB = 0) if the frequency of the second internal clock signal (CK_VCO2) is greater than the frequency of the reference clock signal (CK_REF).

연속 근사부(230)는 타이밍 컨트롤러(210)로부터 인에이블 신호(AFC_START)와 출력 타이밍 신호(AFC BAND)를 수신할 수 있다. 연속 근사부(230)는 인에이블 신호(AFC START)에 응답하여 인에이블 될 수 있다. 인에이블 된 연속 근사부(230)는 카운터(220)로부터 최상위 비트(MSB)를 수신할 수 있다. The successive approximation unit (230) can receive an enable signal (AFC_START) and an output timing signal (AFC BAND) from the timing controller (210). The successive approximation unit (230) can be enabled in response to the enable signal (AFC START). The enabled successive approximation unit (230) can receive a most significant bit (MSB) from the counter (220).

연속 근사부(230)는 최상위 비트(MSB)에 기초하여 기준 클락 신호(CK_REF)의 주파수와 제2 내부 클락 신호(CK_VCO2)의 주파수 사이의 차이에 상응하는 제어코드(CODE)를 생성할 수 있다. 예컨대, 최상위 비트(MSB)가 로직 “1”이면, 제2 내부 클락 신호(CK_VCO2)의 주파수를 증가시킬 수 있다. 반대로, 최상위 비트(MSB)가 로직 “0”이면, 제2 내부 클락 신호(CK_VCO2)의 주파수를 감소시킬 수 있다. 연속 근사부(230)는 제2 내부 클락 신호(CK_VCO2)의 주파수가 기준 클락 신호(CK_REF)의 주파수와 동일해질 때까지 제2 내부 클락 신호(CK_VCO2)의 주파수를 증가 또는 감소시킬 수 있다. 연속 근사부(230)는 제2 내부 클락 신호(CK_VCO2)의 주파수를 증가 또는 감소시키는 동작을 통해 기준 클락 신호(CK_REF)의 주파수와 제2 내부 클락 신호(CK_VCO2)의 주파수의 차이에 상응하는 제어 코드(CODE)를 출력할 수 있다.The successive approximation unit (230) can generate a control code (CODE) corresponding to the difference between the frequency of the reference clock signal (CK_REF) and the frequency of the second internal clock signal (CK_VCO2) based on the most significant bit (MSB). For example, if the most significant bit (MSB) is a logic “1”, the frequency of the second internal clock signal (CK_VCO2) can be increased. Conversely, if the most significant bit (MSB) is a logic “0”, the frequency of the second internal clock signal (CK_VCO2) can be decreased. The successive approximation unit (230) can increase or decrease the frequency of the second internal clock signal (CK_VCO2) until the frequency of the second internal clock signal (CK_VCO2) becomes equal to the frequency of the reference clock signal (CK_REF). The successive approximation unit (230) can output a control code (CODE) corresponding to the difference between the frequency of the reference clock signal (CK_REF) and the frequency of the second internal clock signal (CK_VCO2) by increasing or decreasing the frequency of the second internal clock signal (CK_VCO2).

연속 근사부(230)는 출력 타이밍 신호(AFC BAND)에 응답하여 제어 코드(CODE)를 출력할 수 있다. 연속 근사부(230)는 제어 코드(CODE)와 함께 종료 신호(AFC_END)를 출력할 수 있다. 연속 근사부(230)는 종료 신호(AFC_END)를 타이밍 컨트롤러(210)로 출력할 수 있다. 종료 신호(AFC_END) 제2 내부 클락 신호(CK_VCO2)의 주파수가 기준 클락 신호(CK_REF)의 주파수에 맞춰졌음을 나타내는 신호일 수 있다.The successive approximation unit (230) can output a control code (CODE) in response to an output timing signal (AFC BAND). The successive approximation unit (230) can output an end signal (AFC_END) together with the control code (CODE). The successive approximation unit (230) can output the end signal (AFC_END) to the timing controller (210). The end signal (AFC_END) can be a signal indicating that the frequency of the second internal clock signal (CK_VCO2) is adjusted to the frequency of the reference clock signal (CK_REF).

전압 제어 발진기(VCO)는 연속 근사부(230)로부터 제어 코드(CODE)를 수신할 수 있다. 예컨대, 도 10에 도시된 바와 같이 주파수 범위(FB)가 제2 주파수 범위(FB1)이고, 제어 코드(CODE)가 제2 제어 코드(CODE2)일 때, 전압 제어 발진기는 제2 제어 코드(CODE2)와 제어 전압을 이용하여 파인 튜닝을 수행하고 제3 내부 클락 신호(CK_VCO3)를 출력할 수 있다. A voltage controlled oscillator (VCO) can receive a control code (CODE) from a successive approximation unit (230). For example, as shown in FIG. 10, when the frequency range (FB) is a second frequency range (FB1) and the control code (CODE) is a second control code (CODE2), the voltage controlled oscillator can perform fine tuning using the second control code (CODE2) and the control voltage and output a third internal clock signal (CK_VCO3).

본 발명의 일 실시 예에 따르면 CDR 회로는 기준 클락 신호(CK_REF)의 주파수 범위(FB)를 결정할 수 있다. 기준 클락 신호(CK_REF)의 주파수 범위(FB) 별로 적절한 지터와 안정도를 갖도록 CDR 회로의 파라미터를 조절할 수 있다. 따라서, 고속 동작 영역에 최적화된 CDR 회로는 저속 동작 영역에서도 지터 특성을 유지할 수 있다. According to one embodiment of the present invention, the CDR circuit can determine the frequency range (FB) of the reference clock signal (CK_REF). The parameters of the CDR circuit can be adjusted to have appropriate jitter and stability for each frequency range (FB) of the reference clock signal (CK_REF). Therefore, the CDR circuit optimized for a high-speed operation range can maintain jitter characteristics even in a low-speed operation range.

도 11은 본 발명의 일 실시 예에 따른 루프 필터의 파라미터를 조절하는 방법을 설명하기 위한 도면이다.FIG. 11 is a drawing for explaining a method for adjusting parameters of a loop filter according to an embodiment of the present invention.

도 11을 참조하면, 루프 필터(LF)는 기준 클락 신호의 주파수 범위(FB)를 이용하여 코스 튜닝을 수행할 수 있다. 코스 튜닝 된 루프 필터(LF)는 전압 제어 발진기(VCO)로 제어 전압(VC)을 출력할 수 있다. 전압 제어 발진기(VCO)는 루프 필터(LF)로부터 제어 전압(VC)을 수신할 수 있고, 자동 주파수 조절 조절기(AFC)로부터 제어 코드(CODE)를 수신할 수 있다. 전압 제어 발진기(VCO)는 제어 코드(CODE)와 제어 전압(VC)을 이용하여 파인 튜닝을 수행하여 기준 클락 신호를 추종하는 내부 클락 신호를 출력할 수 있다.Referring to FIG. 11, the loop filter (LF) can perform fine tuning using the frequency range (FB) of the reference clock signal. The course-tuned loop filter (LF) can output a control voltage (V C ) to a voltage controlled oscillator (VCO). The voltage controlled oscillator (VCO) can receive the control voltage (V C ) from the loop filter (LF) and a control code (CODE) from an automatic frequency control controller (AFC). The voltage controlled oscillator (VCO) can perform fine tuning using the control code (CODE) and the control voltage (V C ) to output an internal clock signal that follows the reference clock signal.

이하, 루프 필터(LF)의 파라미터를 조절하는 방법을 설명하기로 한다.Below, we will explain how to adjust the parameters of the loop filter (LF).

루프 필터(LF)는 저항(RLF)과 제1 내지 제3 커패시터들(CLF1~CLF3)을 포함할 수 있다. 제1 내지 제3 커패시터들(CLF1~CLF3)은 서로 병렬로 연결될 수 있다. 병렬로 연결된 제1 내지 제3 커패시터들(CLF1~CLF3)은 제1 노드(ND1)에서 저항과 직렬로 연결될 수 있다. 제2 커패시터(CLF2)와 제1 노드 사이에 제1 스위치(SW1)가 연결될 수 있고, 제3 커패시터(CLF3)와 제1 노드 사이에 제2 스위치(SW2)가 연결될 수 있다. 제3 커패시터(CLF3)의 커패시턴스는 제2 커패시터(CLF2)의 커패시턴스보다 클 수 있다.The loop filter (LF) may include a resistor (R LF ) and first to third capacitors (C LF 1 to C LF 3). The first to third capacitors (C LF 1 to C LF 3) may be connected in parallel with each other. The first to third capacitors (C LF 1 to C LF 3) connected in parallel may be connected in series with the resistor at a first node (ND1). A first switch (SW1) may be connected between the second capacitor (C LF 2) and the first node, and a second switch (SW2) may be connected between the third capacitor (C LF 3) and the first node. A capacitance of the third capacitor (C LF 3) may be greater than a capacitance of the second capacitor (C LF 2).

제1 주파수 범위(FB0)에서 제4 주파수 범위(FB3)로 갈수록 기준 클락 신호의 주파수 범위(FB)는 작을 수 있다. 기준 클락 신호의 주파수 범위(FB)가 감소하면 루프 필터(LF)의 커패시턴스는 증가할 수 있다. 루프 필터(LF)의 커패시턴스가 증가할수록 CDR 회로의 안정도는 증가할 수 있다. As the frequency range (FB) of the reference clock signal decreases from the first frequency range (FB0) to the fourth frequency range (FB3), the frequency range (FB) of the reference clock signal may decrease. As the frequency range (FB) of the reference clock signal decreases, the capacitance of the loop filter (LF) may increase. As the capacitance of the loop filter (LF) increases, the stability of the CDR circuit may increase.

예컨대, 주파수 범위(FB)가 제1 주파수 범위(FB0=00)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=0)에 응답하여 턴-오프 될 수 있고, 제2 스위치(SW2)는 주파수 범위(FB[1]=0)에 응답하여 턴-오프 될 수 있다. 따라서, 루프 필터(LF)의 커패시턴스는 제1 커패시터(CLF1)의 커패시턴스에 해당하는 값일 수 있다.For example, when the frequency range (FB) is the first frequency range (FB0=00), the first switch (SW1) can be turned off in response to the frequency range (FB[0]=0), and the second switch (SW2) can be turned off in response to the frequency range (FB[1]=0). Accordingly, the capacitance of the loop filter (LF) can be a value corresponding to the capacitance of the first capacitor (C LF 1).

예컨대, 주파수 범위(FB)가 제2 주파수 범위(FB1=01)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=1)에 응답하여 턴-온 될 수 있고, 제2 스위치(SW2)는 주파수 범위(FB[1]=0)에 응답하여 턴-오프 될 수 있다. 따라서, 루프 필터(LF)의 커패시턴스는 제1 커패시터(CLF1)의 커패시턴스와 제2 커패시터(CLF2)의 커패시턴스의 합에 해당하는 값을 가질 수 있다.For example, when the frequency range (FB) is the second frequency range (FB1=01), the first switch (SW1) can be turned on in response to the frequency range (FB[0]=1), and the second switch (SW2) can be turned off in response to the frequency range (FB[1]=0). Accordingly, the capacitance of the loop filter (LF) can have a value corresponding to the sum of the capacitance of the first capacitor (C LF 1) and the capacitance of the second capacitor (C LF 2).

예컨대, 주파수 범위(FB)가 제3 주파수 범위(FB2=10)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=0)에 응답하여 턴-오프 될 수 있고, 2 스위치(SW2)는 주파수 범위(FB[1]=1)에 응답하여 턴-온 될 수 있다. 따라서, 루프 필터(LF)의 커패시턴스는 제1 커패시터(CLF1)의 커패시턴스와 제3 커패시터(CLF3)의 커패시턴스의 합에 해당하는 값을 가질 수 있다.For example, when the frequency range (FB) is the third frequency range (FB2=10), the first switch (SW1) can be turned off in response to the frequency range (FB[0]=0), and the second switch (SW2) can be turned on in response to the frequency range (FB[1]=1). Accordingly, the capacitance of the loop filter (LF) can have a value corresponding to the sum of the capacitance of the first capacitor (C LF 1) and the capacitance of the third capacitor (C LF 3).

예컨대, 주파수 범위(FB)가 제4 주파수 범위(FB3=11)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=1)에 응답하여 턴-온 될 수 있고, 제2 스위치(SW2)는 주파수 범위(FB[1]=1)에 응답하여 턴-온 될 수 있다. 따라서, 루프 필터(LF)의 커패시턴스는 제1 커패시터(CLF1)의 커패시턴스, 제2 커패시터(CLF2)의 커패시턴스, 및 제3 커패시터(CLF3)의 커패시턴스의 합에 해당하는 값을 가질 수 있다.For example, when the frequency range (FB) is the fourth frequency range (FB3=11), the first switch (SW1) can be turned on in response to the frequency range (FB[0]=1), and the second switch (SW2) can be turned on in response to the frequency range (FB[1]=1). Accordingly, the capacitance of the loop filter (LF) can have a value corresponding to the sum of the capacitance of the first capacitor (C LF 1), the capacitance of the second capacitor (C LF 2), and the capacitance of the third capacitor (C LF 3).

도 12는 본 발명의 일 실시 예에 따른 루프 필터의 파라미터를 조절하는 방법을 설명하기 위한 도면이다. 도 12는 도 11의 루프 필터(LF)에서 저항(RLF)을 구체적으로 도시한 도면이다. FIG. 12 is a diagram for explaining a method of adjusting parameters of a loop filter according to an embodiment of the present invention. FIG. 12 is a diagram specifically illustrating a resistor (R LF ) in the loop filter (LF) of FIG. 11.

도 12를 참조하면, 루프 필터(LF)는 제1 내지 제3 저항(RLF1~RLF3)을 포함할 수 있다. 제1 내지 제3 저항(RLF1~RLF3)은 제2 노드(ND2)와 제3 노드(ND3) 사이에 서로 병렬로 연결될 수 있다. 제2 저항(RLF2)과 제2 노드(ND2) 사이에 제1 스위치(SW1)가 연결될 수 있고, 제3 저항(RLF3)과 제2 노드(ND2) 사이에 제2 스위치가(SW2) 연결될 수 있다. 제2 저항(RLF2)은 제3 저항(RLF3)보다 클 수 있다.Referring to FIG. 12, the loop filter (LF) may include first to third resistors (R LF 1 to R LF 3). The first to third resistors (R LF 1 to R LF 3) may be connected in parallel between a second node (ND2) and a third node (ND3). A first switch (SW1) may be connected between the second resistor (R LF 2) and the second node (ND2), and a second switch (SW2) may be connected between the third resistor (R LF 3) and the second node (ND2). The second resistor (R LF 2) may be greater than the third resistor (R LF 3).

제1 주파수 범위(FB0)에서 제4 주파수 범위(FB3)로 갈수록 기준 클락 신호의 주파수 범위(FB)는 작을 수 있다. 기준 클락 신호의 주파수 범위(FB)가 감소하면 루프 필터(LF)의 저항은 증가할 수 있다. The frequency range (FB) of the reference clock signal may decrease from the first frequency range (FB0) to the fourth frequency range (FB3). As the frequency range (FB) of the reference clock signal decreases, the resistance of the loop filter (LF) may increase.

예컨대, 주파수 범위(FB)가 제1 주파수 범위(FB0=00)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=0)에 응답하여 턴-온 될 수 있고, 제2 스위치(SW2)는 주파수 범위(FB[1]=0)에 응답하여 턴-온 될 수 있다. 따라서, 루프 필터(LF)의 저항은 제1 저항(RLF1), 제2 저항(RLF2), 및 제3 저항(RLF3)의 합성저항에 해당하는 값일 수 있다.For example, when the frequency range (FB) is the first frequency range (FB0=00), the first switch (SW1) can be turned on in response to the frequency range (FB[0]=0), and the second switch (SW2) can be turned on in response to the frequency range (FB[1]=0). Accordingly, the resistance of the loop filter (LF) can be a value corresponding to the composite resistance of the first resistor (R LF 1), the second resistor (R LF 2), and the third resistor (R LF 3).

예컨대, 주파수 범위(FB)가 제2 주파수 범위(FB1=01)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=1)에 응답하여 턴-오프 될 수 있고, 제2 스위치(SW2)는 주파수 범위(FB[1]=0)에 응답하여 턴-온 될 수 있다. 따라서, 루프 필터(LF)의 저항은 제1 저항(RLF1)의 저항과 제3 저항(RLF3)의 합성저항에 해당하는 값일 수 있다.For example, when the frequency range (FB) is the second frequency range (FB1=01), the first switch (SW1) can be turned off in response to the frequency range (FB[0]=1), and the second switch (SW2) can be turned on in response to the frequency range (FB[1]=0). Accordingly, the resistance of the loop filter (LF) can be a value corresponding to the combined resistance of the resistance of the first resistor (R LF 1) and the third resistor (R LF 3).

예컨대, 주파수 범위(FB)가 제3 주파수 범위(FB2=10)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=0)에 응답하여 턴-온 될 수 있고, 제2 스위치(SW2)는 주파수 범위(FB[1]=1)에 응답하여 턴-오프 될 수 있다. 따라서, 루프 필터(LF)의 저항은 제1 저항(RLF1)의 저항과 제2 저항(RLF2)의 합성저항에 해당하는 값일 수 있다.For example, when the frequency range (FB) is the third frequency range (FB2=10), the first switch (SW1) can be turned on in response to the frequency range (FB[0]=0), and the second switch (SW2) can be turned off in response to the frequency range (FB[1]=1). Accordingly, the resistance of the loop filter (LF) can be a value corresponding to the composite resistance of the resistance of the first resistor (R LF 1) and the second resistor (R LF 2).

예컨대, 주파수 범위(FB)가 제4 주파수 범위(FB3=11)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=1)에 응답하여 턴-오프 될 수 와 제2 스위치(SW2)는 주파수 범위(FB[1]=1)에 응답하여 턴-오프 될 수 있다. 따라서, 루프 필터(LF)의 저항은 제1 저항(RLF1)에 해당하는 값일 수 있다.For example, when the frequency range (FB) is the fourth frequency range (FB3=11), the first switch (SW1) can be turned off in response to the frequency range (FB[0]=1) and the second switch (SW2) can be turned off in response to the frequency range (FB[1]=1). Accordingly, the resistance of the loop filter (LF) can be a value corresponding to the first resistance (R LF 1).

도 13은 본 발명의 일 실시 예에 따른 전압 제어 발진기의 파라미터를 조절하는 방법을 설명하기 위한 도면이다. 도 13에서는 인버터 결합을 이용한 3단의 링 발진기인 전압 제어 발진기(VCO)를 도시하였다. 하나의 인버터를 확대한 확대도를 참조하면, 전압 제어 발진기(VCO)는 제1 로딩 커패시터(CL1)와 제2 로딩 커패시터(CL2)를 포함할 수 있다. 제1 로딩 커패시터(CL1)와 제2 로딩 커패시터(CL2)가 전압 제어 발진기(VCO)의 출력부에 연결되면, 전압 제어 발진기(VCO)의 로딩 커패시턴스는 증가할 수 있다. 제1 로딩 커패시터(CL1)의 일단과 제2 로딩 커패시터(CL2)의 일단은 인버터의 제1 출력 단자(OUTN)에 연결될 수 있고, 제1 로딩 커패시터(CL1)의 타단과 제2 로딩 커패시터(CL2)의 타단은 인버터의 제2 출력 단자(OUTP)에 연결될 수 있다. FIG. 13 is a diagram for explaining a method for controlling parameters of a voltage controlled oscillator according to an embodiment of the present invention. FIG. 13 illustrates a voltage controlled oscillator (VCO), which is a three-stage ring oscillator using inverter coupling. Referring to an enlarged view of one inverter, the voltage controlled oscillator (VCO) may include a first loading capacitor ( CL 1) and a second loading capacitor ( CL 2). When the first loading capacitor ( CL 1) and the second loading capacitor ( CL 2) are connected to an output terminal of the voltage controlled oscillator (VCO), the loading capacitance of the voltage controlled oscillator (VCO) may increase. One end of the first loading capacitor (C L 1) and one end of the second loading capacitor (C L 2) can be connected to a first output terminal (OUTN) of the inverter, and the other end of the first loading capacitor (C L 1) and the other end of the second loading capacitor (C L 2) can be connected to a second output terminal (OUTP) of the inverter.

제1 로딩 커패시터(CL1)의 일단과 제1 출력 단자(OUTN) 사이에 제1 스위치(SW1)가 연결될 수 있고, 제1 로딩 커패시터(CL1)의 타단과 제2 출력 단자(OUTP) 사이에 제2 스위치(SW2)가 연결될 수 있다. 제2 로딩 커패시터(CL2)의 일단과 제1 출력 단자(OUTN) 사이에 제3 스위치(SW3)가 연결될 수 있고, 제2 로딩 커패시터(CL2)의 타단과 제2 출력 단자(OUTP) 사이에 제4 스위치(SW4)가 연결될 수 있다. A first switch (SW1) may be connected between one terminal of a first loading capacitor (C L 1) and a first output terminal (OUTN), and a second switch (SW2) may be connected between the other terminal of the first loading capacitor (C L 1) and a second output terminal (OUTP). A third switch (SW3) may be connected between one terminal of the second loading capacitor (C L 2) and the first output terminal (OUTN), and a fourth switch (SW4) may be connected between the other terminal of the second loading capacitor (C L 2) and the second output terminal (OUTP).

제1 주파수 범위(FB0)에서 제4 주파수 범위(FB3)로 갈수록 기준 클락 신호의 주파수 범위(FB)는 작을 수 있다. 기준 클락 신호의 주파수 범위(FB)가 감소하면 전압 제어 발진기(VCO)의 로딩 커패시턴스는 증가할 수 있다. 제1 로딩 커패시터(CL1)의 커패시턴스는 제1 로딩 커패시턴스일 수 있고, 제2 로딩 커패시터(CL2)의 커패시턴스는 제2 로딩 커패시턴스일 수 있다. 제2 로딩 커패시턴스는 제1 로딩 커패시턴스보다 클 수 있다.The frequency range (FB) of the reference clock signal may decrease from the first frequency range (FB0) to the fourth frequency range (FB3). As the frequency range (FB) of the reference clock signal decreases, the loading capacitance of the voltage controlled oscillator (VCO) may increase. The capacitance of the first loading capacitor (C L 1) may be the first loading capacitance, and the capacitance of the second loading capacitor (C L 2) may be the second loading capacitance. The second loading capacitance may be greater than the first loading capacitance.

예컨대, 주파수 범위(FB)가 제1 주파수 범위(FB0=00)일 때, 제1 스위치(SW1)와 제2 스위치(SW2)는 주파수 범위(FB[0]=0)에 응답하여 턴-오프 될 수 있고, 제3 스위치(SW3)와 제4 스위치(SW4)는 주파수 범위(FB[1]=0)에 응답하여 턴-오프 될 수 있다. 따라서, 로딩 커패시턴스의 증가량은 0일 수 있다. For example, when the frequency range (FB) is the first frequency range (FB0=00), the first switch (SW1) and the second switch (SW2) can be turned off in response to the frequency range (FB[0]=0), and the third switch (SW3) and the fourth switch (SW4) can be turned off in response to the frequency range (FB[1]=0). Therefore, the increase in the loading capacitance can be 0.

예컨대, 주파수 범위(FB)가 제2 주파수 범위(FB1=01)일 때, 제1 스위치(SW1)와 제2 스위치(SW2)는 주파수 범위(FB[0]=1)에 응답하여 턴-온 될 수 있고, 제3 스위치(SW3)와 제4 스위치(SW4)는 주파수 범위(FB[1]=0)에 응답하여 턴-오프 될 수 있다. 따라서, 로딩 커패시턴스의 증가량은 제1 로딩 커패시턴스에 해당하는 값일 수 있다.For example, when the frequency range (FB) is the second frequency range (FB1=01), the first switch (SW1) and the second switch (SW2) can be turned on in response to the frequency range (FB[0]=1), and the third switch (SW3) and the fourth switch (SW4) can be turned off in response to the frequency range (FB[1]=0). Accordingly, the amount of increase in the loading capacitance can be a value corresponding to the first loading capacitance.

예컨대, 주파수 범위(FB)가 제3 주파수 범위(FB2=10)일 때, 제1 스위치(SW1)와 제2 스위치(SW2)는 주파수 범위(FB[0]=0)에 응답하여 턴-오프 될 수 있고, 제3 스위치(SW3)와 제4 스위치(SW4)는 주파수 범위(FB[1]=1)에 응답하여 턴-온 될 수 있다. 따라서, 로딩 커패시턴스의 증가량은 제2 로딩 커패시턴스에 해당하는 값일 수 있다.For example, when the frequency range (FB) is a third frequency range (FB2=10), the first switch (SW1) and the second switch (SW2) can be turned off in response to the frequency range (FB[0]=0), and the third switch (SW3) and the fourth switch (SW4) can be turned on in response to the frequency range (FB[1]=1). Accordingly, the amount of increase in the loading capacitance can be a value corresponding to the second loading capacitance.

예컨대, 주파수 범위(FB)가 제4 주파수 범위(FB3=11)일 때, 제1 스위치(SW1)와 제2 스위치(SW2)는 주파수 범위(FB[0]=1)에 응답하여 턴-온 될 수 있고, 제3 스위치(SW3)와 제4 스위치(SW4)는 주파수 범위(FB[1]=1)에 응답하여 턴-온 될 수 있다. 따라서, 로딩 커패시턴스의 증가량은 제1 로딩 커패시턴스와 제2 로딩 커패시턴스의 합에 해당하는 값일 수 있다.For example, when the frequency range (FB) is the fourth frequency range (FB3 = 11), the first switch (SW1) and the second switch (SW2) can be turned on in response to the frequency range (FB[0] = 1), and the third switch (SW3) and the fourth switch (SW4) can be turned on in response to the frequency range (FB[1] = 1). Accordingly, the amount of increase in the loading capacitance can be a value corresponding to the sum of the first loading capacitance and the second loading capacitance.

도 14는 본 발명의 일 실시 예에 따른 전하 펌프의 파라미터를 조절하는 방법을 설명하기 위한 도면이다. 도 14를 참조하면, 전하 펌프(CP)는 제1 내지 제3 전류원(ICP1~ICP3)을 포함할 수 있다. 제1 내지 제3 전류원(ICP1~ICP3)는 제4 노드(ND4)와 제5 노드(ND5) 사이에 병렬로 연결될 수 있다. 제1 내지 제3 전류원(ICP1~ICP3) 각각의 전류는 제4 노드(ND4)로부터 제5 노드(ND5)로 흐르는 방향일 수 있다. 제2 전류원(ICP2)과 제5 노드(ND5) 사이에 제1 스위치(SW1)가 연결될 수 있고, 제3 전류원(ICP3)과 제5 노드(ND5) 사이에 제2 스위치(SW2)가 연결될 수 있다. 제3 전류원(ICP3)에 흐르는 전류는 제2 전류원((ICP2)에 흐르는 전류보다 클 수 있다.FIG. 14 is a diagram for explaining a method of controlling parameters of a charge pump according to an embodiment of the present invention. Referring to FIG. 14, a charge pump (CP) may include first to third current sources (I CP 1 to I CP 3). The first to third current sources (I CP 1 to I CP 3) may be connected in parallel between a fourth node (ND4) and a fifth node (ND5). Current of each of the first to third current sources (I CP 1 to I CP 3) may flow in a direction from the fourth node (ND4) to the fifth node (ND5). A first switch (SW1) may be connected between a second current source (I CP 2) and the fifth node (ND5), and a second switch (SW2) may be connected between the third current source (I CP 3) and the fifth node (ND5). The current flowing in the third current source (I CP 3) can be greater than the current flowing in the second current source (I CP 2).

제1 주파수 범위(FB0)에서 제4 주파수 범위(FB3)로 갈수록 기준 클락 신호의 주파수 범위(FB)는 작을 수 있다. 기준 클락 신호의 주파수 범위(FB)가 감소하면 전하 펌프(CP)로부터 흐르는 전류량이 감소할 수 있다. The frequency range (FB) of the reference clock signal may decrease from the first frequency range (FB0) to the fourth frequency range (FB3). As the frequency range (FB) of the reference clock signal decreases, the amount of current flowing from the charge pump (CP) may decrease.

예컨대, 주파수 범위(FB)가 제1 주파수 범위(FB0=00)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=0)에 응답하여 턴-온 될 수 있고, 제2 스위치(SW2)는 주파수 범위(FB[1]=0)에 응답하여 턴-온 될 수 있다. 따라서, 전하 펌프(CP)로부터 흐르는 전류량은 제1 전류원(ICP1)으로부터 흐르는 전류량, 제2 전류원((ICP2)으로부터 흐르는 전류량, 및 제3 전류원(ICP3)으로부터 흐르는 전류량의 합에 해당하는 값일 수 있다.For example, when the frequency range (FB) is the first frequency range (FB0=00), the first switch (SW1) can be turned on in response to the frequency range (FB[0]=0), and the second switch (SW2) can be turned on in response to the frequency range (FB[1]=0). Accordingly, the amount of current flowing from the charge pump (CP) can be a value corresponding to the sum of the amount of current flowing from the first current source (I CP 1), the amount of current flowing from the second current source (I CP 2), and the amount of current flowing from the third current source (I CP 3).

예컨대, 주파수 범위(FB)가 제2 주파수 범위(FB1=01)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=1)에 응답하여 턴-오프 될 수 있고, 제2 스위치(SW2)는 주파수 범위(FB[1]=0)에 응답하여 턴-온 될 수 있다. 따라서, 전하 펌프(CP)로부터 흐르는 전류량은 제1 전류원(ICP1)으로부터 흐르는 전류량과 제3 전류원(ICP2)으로부터 흐르는 전류량의 합에 해당하는 값일 수 있다.For example, when the frequency range (FB) is the second frequency range (FB1=01), the first switch (SW1) can be turned off in response to the frequency range (FB[0]=1), and the second switch (SW2) can be turned on in response to the frequency range (FB[1]=0). Accordingly, the amount of current flowing from the charge pump (CP) can be a value corresponding to the sum of the amount of current flowing from the first current source (I CP 1) and the amount of current flowing from the third current source (I CP 2).

예컨대, 주파수 범위(FB)가 제3 주파수 범위(FB2=10)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=0)에 응답하여 턴-온 될 수 있고, 제2 스위치(SW2)는 주파수 범위(FB[1]=1)에 응답하여 턴-오프 될 수 있다. 따라서, 전하 펌프(CP)로부터 흐르는 전류량은 제1 전류원(ICP1)으로부터 흐르는 전류량과 제2 전류원(ICP3)으로부터 흐르는 전류량의 합에 해당하는 값일 수 있다.For example, when the frequency range (FB) is the third frequency range (FB2=10), the first switch (SW1) can be turned on in response to the frequency range (FB[0]=0), and the second switch (SW2) can be turned off in response to the frequency range (FB[1]=1). Accordingly, the amount of current flowing from the charge pump (CP) can be a value corresponding to the sum of the amount of current flowing from the first current source (I CP 1) and the amount of current flowing from the second current source (I CP 3).

예컨대, 주파수 범위(FB)가 제4 주파수 범위(FB3=11)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=1)에 응답하여 턴-오프 될 수 있고, 제2 스위치(SW2)는 주파수 범위(FB[1]=1)에 응답하여 턴-오프 될 수 있다. 따라서, 전하 펌프(CP)로부터 흐르는 전류량은 제1 전류원(ICP1)으로부터 흐르는 전류량에 해당하는 값일 수 있다.For example, when the frequency range (FB) is the fourth frequency range (FB3=11), the first switch (SW1) can be turned off in response to the frequency range (FB[0]=1), and the second switch (SW2) can be turned off in response to the frequency range (FB[1]=1). Accordingly, the amount of current flowing from the charge pump (CP) can be a value corresponding to the amount of current flowing from the first current source (I CP 1).

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited to the above-described embodiments and the attached drawings, but is intended to be limited by the appended claims. Accordingly, various forms of substitution, modification, and change may be made by those skilled in the art within the scope that does not depart from the technical idea of the present invention described in the claims, and this will also fall within the scope of the present invention.

1; 디스플레이 시스템
2; 외부 장치
3; 어플리케이션 프로세서(AP)
4, 20; 타이밍 컨트롤러
5, 10; 디스플레이 장치
30; 데이터 구동부
40; 디스플레이 패널
100; CDR 회로
110; 자동 주파수 조절기(AFC)
120; 위상 검출기(PD)
130; 전하 펌프(CP)
140; 루프 필터(LF)
150; 전압 제어 발진기(VCO)
160; 병렬화기(DES)1; Display system
2; External device
3; Application Processor (AP)
4, 20; Timing Controller
5, 10; Display device
30; Data Drive
40; Display panel
100; CDR circuit
110; Automatic Frequency Controller (AFC)
120; Phase Detector (PD)
130; Charge pump (CP)
140; Loop Filter (LF)
150; Voltage Controlled Oscillator (VCO)
160; Parallelizer (DES)

Claims (20)

기준 클락 신호 및, 데이터 신호에 클럭 신호가 임베딩된 데이터 패킷을 출력하는 타이밍 컨트롤러;
상기 기준 클락 신호와 상기 데이터 패킷을 수신하는 클락 데이터 복원 회로를; 및
상기 수신된 데이터 패킷에 기초한 화상을 표시하는 디스플레이 패널;을 포함하고,
상기 클락 데이터 복원 회로는 자동 주파수 조절기를 포함하고,
상기 클락 데이터 복원 회로가 상기 타이밍 컨트롤러로부터 상기 기준 클락 신호를 수신할 때, 제1 내부 클락 신호를 이용하여 상기 수신된 기준 클락 신호의 주파수 범위를 검출하고, 상기 검출된 주파수 범위에 따라 상기 클락 데이터 복원 회로의 지터 특성을 결정하는 파라미터를 조절하며, 상기 제1 내부 클락 신호의 주파수를 조절하여 제2 내부 클락 신호를 상기 자동 주파수 조절기로 출력하고,
상기 클락 데이터 복원 회로가 상기 타이밍 컨트롤러로부터 상기 데이터 패킷을 수신할 때, 상기 데이터 패킷으로부터 상기 데이터 신호와 상기 데이터 신호에 동기된 클락 신호를 복원하는 디스플레이 장치.
A timing controller that outputs a reference clock signal and a data packet in which a clock signal is embedded in a data signal;
A clock data recovery circuit for receiving the above reference clock signal and the above data packet; and
A display panel for displaying an image based on the received data packet;
The above clock data recovery circuit includes an automatic frequency regulator,
When the clock data recovery circuit receives the reference clock signal from the timing controller, it detects a frequency range of the received reference clock signal using a first internal clock signal, adjusts a parameter that determines a jitter characteristic of the clock data recovery circuit according to the detected frequency range, and outputs a second internal clock signal to the automatic frequency controller by adjusting the frequency of the first internal clock signal.
A display device that, when the clock data recovery circuit receives the data packet from the timing controller, recovers the data signal and the clock signal synchronized with the data signal from the data packet.
 제1항에 있어서, 상기 클락 데이터 복원 회로는,
상기 제2 내부 클락 신호에 기초하여 상기 기준 클락 신호의 주파수를 추종하는 제3 내부 클락 신호를 생성하는 디스플레이 장치.
In the first paragraph, the clock data recovery circuit,
A display device that generates a third internal clock signal that follows the frequency of the reference clock signal based on the second internal clock signal.
 제1항에 있어서, 상기 클락 데이터 복원 회로는,
상기 기준 클락 신호의 주기가 N번 반복되는 동안 상기 제1 내부 클락 신호의 상승 에지의 개수를 카운트하고, 카운트 값과 상기 N을 비교하고, 비교의 결과에 따라 상기 기준 클락 신호의 주파수 범위를 검출하는 디스플레이 장치.
In the first paragraph, the clock data recovery circuit,
A display device that counts the number of rising edges of the first internal clock signal while the cycle of the reference clock signal is repeated N times, compares the count value with the N, and detects the frequency range of the reference clock signal based on the result of the comparison.
 제2항에 있어서, 상기 클락 데이터 복원 회로는,
상기 기준 클락 신호의 주파수와 상기 제2 내부 클락 신호의 주파수의 차이에 상응하는 제어 코드를 생성하고, 상기 제어 코드를 이용하여 파인 튜닝(fine tuning)을 수행하여 제3 내부 클락 신호를 출력하는 디스플레이 장치.
In the second paragraph, the clock data recovery circuit,
A display device that generates a control code corresponding to the difference between the frequency of the reference clock signal and the frequency of the second internal clock signal, and performs fine tuning using the control code to output a third internal clock signal.
 제4항에 있어서,
상기 파라미터는 상기 제어 코드와 제어 전압에 기초하여 상기 제3 내부 클락 신호를 출력하는 전압 제어 발진기의 이득이고,
상기 제어 전압은 루프 필터가 전하 펌프로부터 출력되는 전류에 기초하여 상기 전압 제어 발진기로 출력되는 것인 디스플레이 장치.
In paragraph 4,
The above parameter is the gain of a voltage controlled oscillator that outputs the third internal clock signal based on the control code and the control voltage,
A display device wherein the above control voltage is output to the voltage controlled oscillator based on the current output from the charge pump by the loop filter.
 제5항에 있어서,
상기 파라미터는 전하 펌프가 상기 기준 클락 신호와 상기 제2 내부 클락 신호 사이의 위상 차이에 상응하는 위상 제어 신호에 응답하여 출력하는 전류랑인 디스플레이 장치.
In paragraph 5,
The above parameter is a display device in which the charge pump outputs a current in response to a phase control signal corresponding to the phase difference between the reference clock signal and the second internal clock signal.
 제6항에 있어서,
상기 파라미터는 상기 제어 전압을 상기 전압 제어 발진기로 출력하는 상기 루프 필터의 커패시턴스인 디스플레이 장치.
In Article 6,
A display device in which the above parameter is the capacitance of the loop filter that outputs the control voltage to the voltage controlled oscillator.
 제6항에 있어서,
상기 파라미터는 상기 제어 전압을 상기 전압 제어 발진기로 출력하는 상기 루프 필터의 저항인 디스플레이 장치.
In Article 6,
The above parameter is a display device which is the resistance of the loop filter which outputs the control voltage to the voltage controlled oscillator.
 자동 주파수 조절기 및 전압 제어 발진기를 포함하는 클락 데이터 복원 회로로서,
상기 자동 주파수 조절기는, 타이밍 컨트롤러로부터의 기준 클락 신호 및 상기 전압 제어 발진기로부터의 제1 내부 클락 신호를 수신하고, 상기 기준 클락 신호의 주기가 N회 반복되는 동안 상기 제1 내부 클락 신호의 상승 에지의 수를 카운트하고, 상기 카운트된 결과에 기초하여 상기 기준 클락 신호의 주파수 범위를 검출하고, 상기 주파수 범위에 의해 상기한 제1 내부 클락 신호의 주파수가 조정된 상기 전압 제어 발진기로부터의 제2 내부 클락 신호를 수신하고, 또한 상기 기준 클락 신호의 주파수와 상기 제2 내부 클락 신호의 주파수 차이에 대응하는 제어 코드를 출력하고;
상기 전압 제어 발진기는, 상기 자동 주파수 조절기로부터 상기 제어 코드 및 상기 주파수 범위를 수신하고, 상기 주파수 범위를 사용하여 코스 튜닝(coarse tunning)함으로써 상기 제2 내부 클락 신호를 출력하고, 상기 제어 코드 및 제어 전압을 사용하여 파인 튜닝(fine tunning)함으로써 상기 기준 클락 신호의 주파수를 추종하는 상기 전압 제어 발진기의 제3 내부 클락 신호를 상기 자동 주파수 조절기에 출력하는 것을 특징으로 하는 클락 데이터 복원 회로.
A clock data recovery circuit including an automatic frequency controller and a voltage controlled oscillator,
The automatic frequency controller receives a reference clock signal from a timing controller and a first internal clock signal from the voltage controlled oscillator, counts the number of rising edges of the first internal clock signal while a cycle of the reference clock signal is repeated N times, detects a frequency range of the reference clock signal based on the counted result, receives a second internal clock signal from the voltage controlled oscillator whose frequency of the first internal clock signal is adjusted by the frequency range, and outputs a control code corresponding to a difference in the frequency of the reference clock signal and the frequency of the second internal clock signal;
A clock data recovery circuit characterized in that the voltage controlled oscillator receives the control code and the frequency range from the automatic frequency controller, outputs the second internal clock signal by performing coarse tuning using the frequency range, and outputs a third internal clock signal of the voltage controlled oscillator that follows the frequency of the reference clock signal to the automatic frequency controller by performing fine tuning using the control code and the control voltage.
 제9항에 있어서,
상기 기준 클락 신호와 상기 제2 내부 클락 신호를 수신하고, 상기 기준 클락 신호와 상기 제2 내부 클락 신호 사이의 위상 차이에 상응하는 위상 제어 신호를 출력하는 위상 검출기;
상기 위상 제어 신호에 응답하여 전류를 출력하는 전하 펌프; 및
상기 전하 펌프로부터 출력되는 전류에 기초하여 상기 제어 전압을 생성하고, 상기 제어 전압을 상기 전압 제어 발진기로 출력하는 루프 필터;를 더 포함하는 클락 데이터 복원 회로.
In Article 9,
A phase detector receiving the reference clock signal and the second internal clock signal and outputting a phase control signal corresponding to a phase difference between the reference clock signal and the second internal clock signal;
A charge pump that outputs current in response to the above phase control signal; and
A clock data recovery circuit further comprising a loop filter which generates the control voltage based on the current output from the charge pump and outputs the control voltage to the voltage controlled oscillator.
 제10항에 있어서,
상기 전하 펌프는 상기 자동 주파수 조절기로부터 상기 주파수 범위를 수신하고, 상기 주파수 범위를 이용하여 코스 튜닝을 수행하는 클락 데이터 복원 회로.
In Article 10,
The above charge pump is a clock data recovery circuit that receives the frequency range from the automatic frequency controller and performs course tuning using the frequency range.
 제10항에 있어서,
상기 루프 필터는 상기 자동 주파수 조절기로부터 상기 주파수 범위를 수신하고, 상기 주파수 범위를 이용하여 코스 튜닝을 수행하는 클락 데이터 복원 회로.
In Article 10,
The above loop filter is a clock data recovery circuit that receives the frequency range from the automatic frequency controller and performs course tuning using the frequency range.
 제9항에 있어서, 상기 자동 주파수 조절기는,
상기 기준 클락 신호와 상기 제2 내부 클락 신호를 수신하고, 상기 기준 클락 신호의 주파수와 상기 제2 내부 클락 신호의 주파수를 비교하고, 비교의 결과에 따라 최상위 비트를 출력하는 카운터; 및
상기 최상위 비트에 기초하여 상기 기준 클락 신호의 주파수와 상기 제2 내부 클락 신호의 주파수의 차이에 상응하는 상기 제어 코드를 출력하는 연속 근사부;를 포함하는 클락 데이터 복원 회로.
In the 9th paragraph, the automatic frequency controller,
A counter that receives the reference clock signal and the second internal clock signal, compares the frequency of the reference clock signal and the frequency of the second internal clock signal, and outputs the most significant bit according to the result of the comparison; and
A clock data recovery circuit including a successive approximation unit that outputs the control code corresponding to the difference between the frequency of the reference clock signal and the frequency of the second internal clock signal based on the most significant bit.
 제13항에 있어서, 상기 자동 주파수 조절기는,
상기 기준 클락 신호의 주기가 N번 반복되는 시간을 결정하는 타이밍 컨트롤러; 및
카운트 수에 기초하여 상기 기준 클락 신호의 상기 주파수 범위를 검출하는 주파수 검출부;를 더 포함하고,
상기 카운터는 상기 타이밍 컨트롤러에 의해 결정된 시간 동안 상기 제1 내부 클락 신호의 상승 에지를 카운트하고, 카운트 결과를 상기 카운트 수로서 상기 주파수 검출부로 출력하는 클락 데이터 복원 회로.
In the 13th paragraph, the automatic frequency controller,
A timing controller that determines the time at which the cycle of the above reference clock signal is repeated N times; and
Further comprising a frequency detection unit for detecting the frequency range of the reference clock signal based on the count number;
The above counter is a clock data recovery circuit that counts the rising edge of the first internal clock signal for a time determined by the timing controller and outputs the count result as the count number to the frequency detection unit.
 제14항에 있어서,
상기 주파수 검출부는 상기 카운트 수와 상기 N을 비교하고, 비교의 결과에 기초하여 상기 기준 클락 신호의 상기 주파수 범위를 검출하는 클락 데이터 복원 회로.
In Article 14,
A clock data recovery circuit in which the frequency detection unit compares the count number with the N and detects the frequency range of the reference clock signal based on the result of the comparison.
 클락 데이터 복원 회로에 있어서,
상기 클락 데이터 복원 회로가 기준 클락 신호를 수신할 때, 제1 내부 클락 신호를 이용하여 상기 수신된 기준 클락 신호의 주파수 범위를 검출하는 자동 주파수 조절기;
상기 주파수 범위에 따라 제2 내부 클락 신호를 출력하고, 제어 전압에 기초하여 상기 기준 클락 신호의 주파수를 추종하는 제3 내부 클락 신호를 상기 자동 주파수 조절기로 출력하는 전압 제어 발진기;
상기 기준 클락 신호와 상기 제2 내부 클락 신호 사이의 위상 차이에 대응하는 위상 제어 신호에 응답하여 출력하는 전류의 전류량을 결정하는 전하 펌프; 및
상기 전하 펌프로부터 출력되는 전류에 기초하여 상기 제어 전압을 상기 전압 제어 발진기로 출력하는 루프 필터;를 포함하고,
상기 검출된 주파수 범위에 따라 상기 클락 데이터 복원 회로의 지터 특성을 결정하는 파라미터를 조절하는 클락 데이터 복원 회로.
In the clock data recovery circuit,
An automatic frequency controller that detects a frequency range of the received reference clock signal using a first internal clock signal when the clock data recovery circuit receives a reference clock signal;
A voltage controlled oscillator which outputs a second internal clock signal according to the frequency range and outputs a third internal clock signal that follows the frequency of the reference clock signal based on a control voltage to the automatic frequency controller;
A charge pump for determining the amount of current to be output in response to a phase control signal corresponding to a phase difference between the reference clock signal and the second internal clock signal; and
A loop filter is included that outputs the control voltage to the voltage controlled oscillator based on the current output from the charge pump;
A clock data recovery circuit that adjusts a parameter that determines the jitter characteristics of the clock data recovery circuit according to the detected frequency range.
 제16항에 있어서,
상기 검출된 주파수 범위가 작을수록 상기 전압 제어 발진기의 이득은 감소하는 클락 데이터 복원 회로.
In Article 16,
A clock data recovery circuit in which the gain of the voltage controlled oscillator decreases as the detected frequency range decreases.
 제16항에 있어서,
상기 검출된 주파수 범위가 작을수록 상기 전하 펌프로부터 흐르는 전류량이 감소하는 클락 데이터 복원 회로.
In Article 16,
A clock data recovery circuit in which the amount of current flowing from the charge pump decreases as the detected frequency range decreases.
 제16항에 있어서,
상기 검출된 주파수 범위가 작을수록 상기 루프 필터의 저항은 증가하는 클락 데이터 복원 회로.
In Article 16,
A clock data recovery circuit in which the resistance of the loop filter increases as the detected frequency range decreases.
 제16항에 있어서,
상기 검출된 주파수 범위가 작을수록 상기 루프 필터의 커패시턴스는 증가하는 클락 데이터 복원 회로.
In Article 16,
A clock data recovery circuit in which the capacitance of the loop filter increases as the detected frequency range decreases.
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