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KR102727616B1 - 유기 금속 전구체, 이를 이용한 막 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 - Google Patents

유기 금속 전구체, 이를 이용한 막 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 Download PDF

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KR102727616B1
KR102727616B1 KR1020160129937A KR20160129937A KR102727616B1 KR 102727616 B1 KR102727616 B1 KR 102727616B1 KR 1020160129937 A KR1020160129937 A KR 1020160129937A KR 20160129937 A KR20160129937 A KR 20160129937A KR 102727616 B1 KR102727616 B1 KR 102727616B1
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김명운
윤지은
이강용
이상익
임재순
조성우
조윤정
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삼성전자주식회사
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Abstract

유기 금속 전구체는 중심 금속으로서 텅스텐(W) 및 중심 금속에 결합된 시클로펜타디에닐 리간드를 포함한다. 유기 금속 전구체는 시클로펜타디에닐(Cp) 리간드에 알킬 실릴기가 결합된 구조 또는 알릴 리간드를 더 포함하는 구조를 갖는다.

Description

유기 금속 전구체, 이를 이용한 막 형성 방법 및 이를 이용한 반도체 장치의 제조 방법{ORGANOMETALLIC PRECURSORS, METHODS OF FORMING A LAYER USING THE SAME AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES USING THE SAME}
본 발명은 유기 금속 전구체, 이를 이용한 막 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 중심 금속 및 유기 리간드를 포함하는 유기 금속 전구체, 이를 이용한 막 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 게이트 전극, 배선, 콘택 등과 같은 배선 구조물 형성을 위해 예를 들면, 텅스텐 질화물과 같은 금속 질화물 박막이 사용될 수 있다. 상기 금속 질화물 박막 형성을 위해 금속 전구체 및 질소 함유 반응가스가 사용되는 증착 공정이 수행될 수 있다.
상기 금속 전구체 및 상기 질소 함유 반응 가스 사이의 부반응에 의해 부산물이 생성될 수 있으며, 상기 부산물에 의해 상기 반도체 장치의 구조물이 손상될 수 있다.
본 발명의 일 과제는 향상된 물리적, 화학적 특성을 갖는 유기 금속 전구체를 제공하는 것이다.
본 발명의 일 과제는 상기 유기 금속 전구체를 활용한 막 형성 방법을 제공하는 것이다.
본 발명의 일 과제는 상기 유기 금속 전구체를 활용한 반도체 장치의 제조 방법에 관한 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 유기 금속 전구체는 중심 금속으로서 텅스텐(W) 및 상기 중심 금속에 결합된 시클로펜타디에닐 리간드를 포함할 수 있다. 상기 유기 금속 전구체는 상기 시클로펜타디에닐(Cp) 리간드에 알킬 실릴기가 결합된 구조 또는 알릴 리간드를 더 포함하는 구조를 가질 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 따르면, 반도체 기판 상에 유기 금속 전구체를 도입하여 배리어 도전막을 형성할 수 있다. 상기 유기 금속 전구체는 중심 금속으로서 텅스텐(W) 및 상기 중심 금속에 결합된 시클로펜타디에닐(Cp) 리간드를 포함하며, 상기 시클로펜타디에닐 리간드에 알킬 실릴기가 결합된 화합물 및/또는 상기 시클로펜타디에닐 리간드와 함께 알릴 리간드를 더 포함하는 화합물을 포함할 수 있다. 상기 배리어 도전막 상에 금속막을 형성할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 막 형성 방법에 따르면, 증착 챔버 내에 기판을 로딩할 수 있다. 상기 기판 상에 유기 금속 전구체를 포함하는 소스 가스를 도입하여 전구체 박막을 형성할 수 있다. 상기 유기 금속 전구체는 중심 금속으로서 텅스텐(W) 및 상기 중심 금속에 결합된 시클로펜타디에닐(Cp) 리간드를 포함하며, 상기 시클로펜타디에닐 리간드에 알킬 실릴기가 결합된 화합물 및/또는 상기 시클로펜타디에닐 리간드와 함께 알릴 리간드를 더 포함하는 화합물을 포함할 수 있다. 상기 전구체 박막 상에 반응 가스를 공급할 수 있다.
전술한 본 발명의 예시적인 실시예들에 따르면, 상기 유기 금속 전구체는 예를 들면, 텅스텐 중심 금속과 결합된 시클로펜타디에닐 리간드를 포함할 수 있다. 또한, 상기 유기 금속 전구체는 상기 시클로펜타디에닐 리간드와 함께 알릴 리간드를 더 포함할 수 있다. 상기 시클로펜타디에닐 리간드에는 알킬 실릴이 더 결합될 수도 있다. 상술한 구조를 갖는 유기 금속 전구체를 사용하여 할로겐(예를 들면, 불소) 함유 부산물의 생성이 차단되어 주변 구조물의 손상이 방지되며, 열적/화학적으로 안정한 금속 또는 금속 질화물 막을 형성할 수 있다.
다만, 본 발명의 과제 및 효과는 상기 언급한 바에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 막 형성 방법을 설명하기 위한 공정 흐름도이다.
도 2 내지 도 7은 예시적인 실시예들에 따른 막 형성 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 10은 일부 예시적인 실시예들에 따른 막 형성 방법을 설명하기 위한 단면도들이다.
도 11 내지 도 15는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16 내지 도 19는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 20 내지 도 26은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 대해 보다 상세하게 설명하고자 한다.
유기 금속 전구체
예시적인 실시예들에 따른 유기 금속 전구체는 중심 금속으로서 텅스텐(W)을 포함하며, 상기 중심 금속에 예를 들면, 배위 결합된 리간드들을 포함할 수 있다. 상기 리간드들 중 적어도 하나는 시클로펜타디에닐(cyclopentadienyl: Cp) 리간드를 포함할 수 있다. 상기 시클로펜타디에닐 리간드는 공명 구조에 의해 상기 중심 금속에 안정적으로 결합되어, 향상된 열적 안정성을 가질 수 있다. 이에 따라, 텅스텐 또는 텅스텐 질화물(WNx)을 포함하는 박막을 높은 신뢰도로 형성할 수 있다.
일부 예시적인 실시예들에 있어서, 상기 유기 금속 전구체에 포함된 상기 시클로펜타디에닐 리간드에는 알킬 실릴기가 결합될 수 있다. 이에 따라, 증착 공정시 상기 시클로펜타디에닐 리간드의 열적 안정성이 보다 향상될 수 있다.
상기 열적 안정성 향상을 위해, 상기 알킬 실릴기에는 실리콘 원자(Si)에 3개의 알킬기가 결합될 수 있다.
일부 실시예들에 있어서, 상기 유기 금속 전구체의 상기 리간드들은 리간드 분리의 용이성을 고려하여 카르보닐(-C=O)리간드를 더 포함할 수 있다.
예를 들면, 상기 유기 금속 전구체는 하기의 화학식 1로 표시될 수 있다.
[화학식 1]
상기 화학식 1에 있어서, R1 내지 R4는 각각 독립적으로 수소, 할로겐 또는 C1~C7의 알킬기일 수 있다.
예를 들면, 상기 유기 금속 전구체는 하기의 화학식 1-1, 화학식 1-2, 화학식 1-3 또는 화학식 1-4로 표시될 수 있다.
[화학식 1-1]
[화학식 1-2]
[화학식 1-3]
[화학식 1-4]
일 실시예에 있어서, 상기 유기 금속 전구체로서 상기의 화학식 1-4로 표시되는 (디메틸프로필실릴 시클로펜타디에닐)메틸(트리카르보닐)텅스텐을 사용할 수 있다.
일부 예시적인 실시예들에 있어서, 상기 유기 금속 전구체는 상기 시클로펜타디에닐 리간드와 함께, 알릴(allyl) 리간드를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 유기 금속 전구체의 상기 리간드들은 리간드 분리의 용이성을 고려하여 카르보닐(-C=O)리간드를 더 포함할 수 있다.
예를 들면, 상기 유기 금속 전구체는 하기의 화학식 2으로 표시될 수 있다.
[화학식 2]
상기 화학식 2에서, R1 내지 R4는 각각 독립적으로 수소, 할로겐 또는 C1~C7의 알킬기일 수 있다.
화학식 2에 표시된 바와 같이, 상기 알릴 리간드는 텅스텐에 배위 결합되어 공명 구조를 형성할 수 있다. 따라서, 상기 유기 금속 전구체의 열적 안정성이 보다 향상될 수 있다.
예를 들면, 상기 유기 금속 전구체로서 하기의 화학식 2-1로 표시되는 (에틸시클로펜타디에닐)(2-메틸알릴)(디카르보닐)텅스텐을 사용할 수 있다.
[화학식 2-1]
상기 화학식 1 내지 화학식 2에서 사용된 용어 "알킬"은 직쇄 또는 분지된(branched) 포화탄화수소 그룹을 지칭할 수 있으며, 예를 들면 메틸, 에틸, 프로필, 이소부틸, 펜틸 또는 헥실 등을 포함할 수 있다. 예를 들면, 상기 C1~C7의 알킬기에서 일부 탄소 원자에 치환기가 결합될 수 있으며, 이 경우 상기 치환기의 탄소수는 상기 알킬기의 탄소수는 포함되지 않는다.
일부 예시적인 실시예들에 따르면, 상기 화학식 1, 또는 화학식 2로 표시되는 상기 유기 금속 전구체들은 단독으로 혹은 2 이상의 조합되어 사용될 수 있다. 예를 들면, 상기 화학식 1 또는 화학식 2로 분류된 화합물들 중 적어도 2 이상이 조합되어 상기 유기 금속 전구체로 사용될 수도 있다.
상술한 유기 금속 전구체는 상대적으로 낮은 녹는점을 가지므로, 향상된 휘발성을 가질 수 있다. 따라서, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 원자층 증착(Atomic Layer Deposition: ALD) 공정과 같은 증착 공정 수행 시, 소스 가스로 용이하게 도입될 수 있다. 또한, 증착 챔버 내에서 향상된 열적 안정성을 가지므로, 상기 유기 금속 전구체가 대상체 상에 흡착되기 전에 열분해되는 것을 방지할 수 있다. 따라서, 결함이 감소된 우수한 전기적, 기계적 특성을 갖는 텅스텐 함유 박막이 형성될 수 있다.
상기 텅스텐 함유 박막은 텅스텐, 텅스텐 질화물, 텅스텐 탄화물(carbide), 텅스텐 탄질화물 등을 포함할 수 있다.
이하에서는, 상술한 예시적인 실시예들에 따른 유기 금속 전구체를 활용한 막 형성 방법 및 반도체 장치의 제조 방법에 대해 설명한다.
도 1은 예시적인 실시예들에 따른 막 형성 방법을 설명하기 위한 공정 흐름도이다. 도 2 내지 도 7은 예시적인 실시예들에 따른 막 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 예를 들면 S10 단계에서, 증착 챔버(50)(도 2 참조) 내에 기판(100)(도 2 참조)을 로딩할 수 있다.
예시적인 실시예들에 따르면, 증착 챔버(50)는 ALD 공정을 위한 챔버일 수 있다. 증착 챔버(50)는 기판(100)이 로딩되는 서셉터(susceptor)를 내부에 포함할 수 있다. 상기 서셉터 상에는 복수의 기판들(100)이 수평하게 배치되며, 상기 서셉터가 회전하면서 기판들(100) 각각에 예를 들면, 텅스텐 함유 박막이 형성될 수 있다. 예를 들면, 증착 챔버(50)는 매엽식 챔버일 수 있다.
증착 챔버(50)는 일 이상의 유로를 포함할 수 있다. 예를 들면, 증착 챔버(50)는 유기 금속 전구체를 포함하는 소스 가스가 도입되는 유로 및 반응 가스가 도입되는 유로를 포함할 수 있다. 증착 챔버(50)는 퍼지(purge) 가스가 도입되는 유로를 더 포함할 수 있다.
기판(100)은 상기 텅스텐 함유 박막이 형성되는 대상체일 수 있다. 기판(100)은 예를 들면, 실리콘 웨이퍼 또는 게르마늄 웨이퍼와 같은 반도체 웨이퍼로부터 제조될 수 있다.
한편, 기판(100) 상에는 각종 구조물들(도시되지 않음)이 더 형성될 수 있다. 예를 들어, 기판(100) 상에 금속, 금속 질화물, 금속 실리사이드, 금속 산화물 등을 포함하는 도전막(도시되지 않음)이나 전극(도시되지 않음), 혹은 실리콘 산화물 또는 실리콘 질화물을 포함하는 절연막(도시되지 않음) 등이 더 형성될 수 있다. 일부 실시예들에 있어서, 내부에 홀 또는 개구부를 포함하는 상기 절연막이 기판(100) 상에 형성될 수 있으며, 상기 텅스텐 함유 박막은 후술하는 공정들을 통해 상기 홀 또는 개구부 내에 증착될 수 있다.
도 1, 도 2 및 도 3을 참조하면, 예를 들면 S20 단계에서, 증착 챔버(50) 내에 유기 금속 전구체(110)를 포함하는 상기 소스 가스를 도입하여 기판(100) 상에 전구체 박막(120)을 형성할 수 있다.
예를 들면, 버블러(bubbler)를 통해 유기 금속 전구체(110)를 기화시켜 상기 소스 가스를 증착 챔버(50) 내부로 제공할 수 있다.
유기 금속 전구체(110)는 중심 금속(112)에 결합된 리간드들(114)을 포함할 수 있다. 상술한 바와 같이, 유기 금속 전구체(110)는 중심 금속(112)으로 텅스텐을 포함할 수 있다. 리간드들(114) 중 적어도 하나는 시클로펜타디에닐 리간드를 포함할 수 있다. 일부 실시예들에 있어서, 리간드들(114)은 알릴 리간드를 더 포함할 수 있다. 상기 시클로펜타디에닐 리간드에는 알킬 실릴기가 더 결합될 수도 있다.
예시적인 실시예들에 있어서, 유기 금속 전구체(110)는 상기 화학식 1 또는 화학식 2로 표시되는 화합물들 중 적어도 하나를 포함할 수 있다.
도 2에서 2개의 리간드들(114)이 중심 금속(112)에 결합되는 것으로 도시되었으나, 이는 단지 도시의 편의를 위한 것이며, 유기 금속 전구체(110)의 구조는 상술한 바와 같다.
예시적인 실시예들에 따른 유기 금속 전구체(110)는 낮은 녹는점을 가지므로, 쉽게 기화되어 증착 챔버(50) 내부로 도입될 수 있다. 유기 금속 전구체(110) 또는 상기 소스 가스는 캐리어(carrier) 가스에 의해 증착 챔버(50) 내부로 도입될 수 있다. 상기 캐리어 가스는 예를 들면, 아르곤(Ar), 헬륨(He), 크립톤(Kr), 제논(Xe) 등과 같은 비활성 가스를 포함할 수 있다.
증착 챔버(50) 내부의 온도는 약 200oC 내지 약 600oC 범위로 유지될 수 있다. 증착 챔버(50) 내부의 온도가 약 200oC 미만인 경우, 유기 금속 전구체(110)과 기판(100) 사이에 충분한 화학 흡착이 형성되지 않을 수 있다. 한편, 증착 챔버(50) 내부의 온도가 약 600oC를 초과하는 경우, 전구체 박막(120)의 결정화 또는 손상이 초래될 수 있다. 일부 실시예들에 있어서, 증착 챔버(50) 내부의 온도는 약 200oC 내지 약 400oC 범위로 유지될 수 있다.
도 2에 도시된 바와 같이, 유기 금속 전구체(110)는 기판(100) 표면 상에 화학 흡착되어 도 3에 도시된 바와 같이 전구체 박막(120)을 형성할 수 있다.
상술한 바와 같이, 유기 금속 전구체(110)는 예를 들면, 상술한 증착 챔버(50) 내부 온도 범위에서 향상된 열 안정성을 가질 수 있다. 따라서, 유기 금속 전구체(110)가 기판(100) 표면에 화학 흡착 되기 전에, 예를 들면 리간드(114)가 열분해되는 것이 억제될 수 있다. 유기 금속 전구체(110)가 미리 열분해되는 경우, 유기 금속 전구체(110)로부터 발생한 불순물이 유기 금속 전구체(110)의 기판(100) 표면에서의 확산을 방해할 수 있다. 따라서, 전구체 박막(120) 및/또는 상기 텅스텐 함유 박막의 스텝 커버리지(step coverage)가 열화될 수 있다.
그러나, 예시적인 실시예들에 따른 유기 금속 전구체(110)는 높은 휘발성을 가지면서, 향상된 열 안정성을 가지므로 스텝 커버리지가 우수한 고 신뢰성을 갖는 전구체 박막(120) 및/또는 상기 텅스텐 함유 박막이 형성될 수 있다.
도 3에 도시된 바와 같이, 증착 챔버(50) 내부에는 기판(100) 표면 상에 미흡착된 유기 금속 전구체들(110)이 표류할 수 있다. 또한, 일부 유 기 금속 전구체들(110)로부터 분리된 리간드들(114)이 함께 증착 챔버(50) 내부에서 표류할 수 있다.
도 1 및 도 4를 참조하면, 예를 들면 S30 단계에서, 제1 퍼징(purging) 공정을 수행할 수 있다.
상기 제1 퍼징 공정에 의해 도 3에 도시된 기판(100) 표면 상에 미흡착된 유기 금속 전구체들(110) 또는 기판(100) 표면에 물리 흡착된 유기 금속 전구체들(110)이 증착 챔버(50)로부터 배출 또는 제거될 수 있다. 또한, 증착 챔버(50) 내부에 표류하는 리간드들(114)도 함께 제거될 수 있다. 상기 제1 퍼징 공정에 사용되는 제1 퍼지 가스는 예를 들면, Ar 가스를 포함할 수 있다.
상기 제1 퍼징 공정에 의해 증착 챔버(50) 내부에 표류하는 불순물들이 제거되고, 기판(100) 상에는 전구체 박막(120)이 잔류할 수 있다.
도 1 및 도 5를 참조하면, 증착 챔버(50) 내부에 반응 물질(125)을 포함하는 반응 가스를 도입하여 전구체 박막(120)을 예비 금속 질화막(130)으로 변환시킬 수 있다.
상기 반응 가스는 질소 함유 가스를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 질소 함유 가스는 암모니아(NH3)를 포함할 수 있다. 일부 실시예들에 있어서, 상기 질소 함유 가스는 이산화질소(NO2) 및/또는 아산화질소(N2O)를 포함할 수도 있다.
도 5에서는 반응 물질(125)을 도시의 편의를 위해 2원자 분자 형태로 도시하였으나, 반응 물질(125)의 형태가 이에 한정되는 것은 아니다.
반응 물질(125)에 포함된 질소 원자에 의해 리간드들(114)이 치환될 수 있다. 이에 따라, 전구체 박막(120)으로부터 리간드들(114)이 분리되어 증착 챔버(50) 내에 표류할 수 있다.
일부 실시예들에 있어서, 도 5에 도시된 바와 같이 상기 질소 원자들이 상기 중심 금속들(예를 들면, 텅스텐 원자들) 사이에 삽입되어 실질적으로 원자층 형태의 예비 금속 질화막(130)이 형성될 수 있다.
도 1 및 도 6을 참조하면, 예를 들면 S50 단계에서, 제2 퍼징 공정을 수행할 수 있다. 상기 제2 퍼징 공정에 의해 증착 챔버(50) 내에 잔류하는 반응 물질(125), 및 반응 물질(125)에 의해 치환된 리간드들(114)이 증착 챔버(50)로부터 배출 또는 제거될 수 있다.
도 1 내지 도 7을 참조하면, 예를 들면 S60 단계에서, 상술한 S20 내지 S50 단계들을 복수의 사이클로 반복할 수 있다. 이에 따라, 예비 금속 질화막들(130, 도 6 참조)이 반복 적층된 금속 질화막(140)을 형성할 수 있다.
상술한 바와 같이, 열적 안정성 및 휘발성이 향상된 예시적인 실시예들에 따른 유기 금속 전구체(110)를 사용하여 스텝 커버리지 및 기계적 특성이 우수한 금속 질화막(140)을 형성할 수 있다.
비교예에 있어서, 상기 금속 질화막 형성을 위한 금속 전구체로서 WF6과 같은 금속 할로겐화물을 사용할 수 있다. 상기 금속 할로겐화물이 및 NH3과 같은 반응가스와 반응하여 상기 금속 질화막이 형성될 수 있으나, HF와 같은 반응성 부산물이 생성될 수 있다. 상기 반응성 부산물은 실리콘 산화물(예를 들면, SiO2) 또는 실리콘을 포함하는 다른 구조물들에 대해 식각 특성을 가지므로, 예를 들면 반도체 소자 공정의 신뢰성 및 수율을 저하시킬 수 있다.
그러나, 상술한 예시적인 실시예들에 따른 유기 금속 전구체는 할로겐이 결여되었거나, 상기 금속 할로겐화물보다 낮은 할로겐 비율을 가질 수 있다. 예를 들면, 상기 유기 금속 전구체에 할로겐이 포함되더라도, 다른 구조물들의 손상을 초래하지 않을 정도의 미량으로 포함될 수 있다. 따라서, 상기 반응성 부산물의 생성을 차단하면서 고신뢰성의 금속 질화막이 형성될 수 있다.
도 1 내지 도 7에서는, 상기 유기 금속 전구체를 사용하여 금속 질화막이 형성되는 것으로 예시적으로 설명하였으나, 상기 반응 가스의 종류에 따라 실질적으로 텅스텐 막과 같은 금속 막이 형성될 수도 있다. 또한, 상기 유기 금속 전구체에 포함된 탄소 함량에 따라 실질적으로 텅스텐 탄화물 또는 텅스텐 탄질화물을 포함하는 금속 탄화물 계열의 막이 형성될 수도 있다.
도 8 내지 도 10은 일부 예시적인 실시예들에 따른 막 형성 방법을 설명하기 위한 단면도들이다. 도 1 내지 도 7을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및 물질에 대한 상세한 설명은 생략된다.
도 8을 참조하면, 증착 챔버(50) 내에 로딩된 기판(100) 상에 상술한 유기 금속 전구체를 공급하여 금속 원자층(150)을 형성할 수 있다.
도 3을 참조로 설명한 바와 같이, 상기 유기 금속 전구체는 중심 금속(112, 예를 들면, 텅스텐), 및 중심 금속(112)에 결합된 리간드들(114)을 포함할 수 있다. 상기 유기 금속 전구체는 기판(100)의 표면에 화학 흡착될 수 있다.
예시적인 실시예들에 따르면, 제1 퍼징 공정을 통해 화학 흡착된 상기 유기 금속 전구체로부터 리간드들(114)이 분리될 수 있다. 예를 들면, 상기 제1 퍼징 공정에 사용되는 제1 퍼지 가스의 유량 및 증착 챔버(50) 내의 온도를 조절하여 증착 챔버(50) 내에 잔류하는 상기 유기 금속 전구체와 함께 리간드들(114)이 기판(100)의 상기 표면에 흡착된 상기 유기 금속 전구체로부터 분리되어 제거될 수 있다.
이에 따라, 기판(100)의 상기 표면 상에는 실질적으로 중심 금속들(112)로 구성된 금속 원자층(150)이 형성될 수 있다. 금속 원자층(112)은 실질적으로 텅스텐 원자층 형태로 형성될 수 있다.
도 9를 참조하면, 증착 챔버(50) 내부로 금속 원자층(150) 상에 반응 물질(125)을 포함하는 반응 가스를 도입할 수 있다. 상술한 바와 같이, 상기 반응 가스는 암모니아와 같은 질소 함유 가스를 포함하며, 금속 원자층(150)과 상기 반응 가스의 상호 작용을 통해, 반응 물질층(160)이 형성될 수 있다. 예시적인 실시예들에 따르면, 반응 물질층(160)은 실질적으로 질소 원자층 형태로 형성될 수 있다.
이후, 제2 퍼징 공정을 통해 증착 챔버(50) 내에 잔류하는 반응 물질들(125)을 배출 또는 제거할 수 있다.
도 10을 참조하면, 도 8 및 도 9를 참조로 설명한 공정들을 복수의 사이클로 반복할 수 있다.
예시적인 실시예들에 따르면, 금속 원자층들(150) 및 반응 물질층들(160)이 교대로 반복적으로 적층된 금속 질화막(170)이 형성될 수 있다.
도 11 내지 도 15는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 11 내지 도 15는 상술한 예시적인 실시예들에 따른 유기 금속 전구체를 활용한 반도체 장치의 도전 구조물의 형성 방법을 도시하고 있다.
도 11을 참조하면, 도전 패턴(210)이 내부에 형성된 하부 구조물(200) 상에 층간 절연막(220)을 형성할 수 있다.
일부 실시예들에 있어서, 하부 구조물(200)은 예를 들면, 도 2에 도시된 기판(100) 상에 형성된 하부 절연막을 포함할 수 있다. 기판(100) 상에는 워드 라인(word line), 게이트 구조물, 다이오드, 소스/드레인 층, 콘택, 배선 등을 포함하는 회로 소자가 형성될 수 있다.
이 경우, 하부 구조물(200)은 기판(100) 상에 형성되어 상기 회로 소자를 커버할 수 있다. 도전 패턴(210)은 하부 구조물(200) 내에 형성되며, 상기 회로 소자의 적어도 일부와 전기적으로 연결되는 플러그로 제공될 수 있다.
하부 구조물(200)은 피이오엑스(Plasma Enhanced Oxide: PEOX), 테오스(TetraEthyl OrthoSilicate: TEOS) 또는 실리케이트 글래스와 같은 실리콘 산화물 계열 물질을 포함하도록 예를 들면, CVD 공정을 통해 형성될 수 있다. 도전 패턴(210)은 텅스텐(W), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta) 등의 금속, 금속 질화물, 금속 실리사이드 및/또는 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
일부 실시예들에 있어서, 하부 구조물(200)은 반도체 기판을 포함할 수 있다. 예를 들면, 하부 구조물(200)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 하부 구조물(200)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다. 이 경우, 도전 패턴(210)은 하부 구조물(200) 내에 형성된 n-타입 또는 p-타입의 불순물 영역일 수 있다
층간 절연막(220)은 상술한 실리콘 산화물 계열 물질 또는 폴리실록산(polysiloxane), 실세스퀴옥산(silsesquioxane) 계열의 저유전 유기 산화물을 포함하도록 형성될 수 있다. 예를 들면, 층간 절연막(220)은 CVD 공정 또는 스핀 코팅 공정을 통해 형성될 수 있다.
도 12를 참조하면, 층간 절연막(220)을 부분적으로 제거하여 도전 패턴(210)을 적어도 부분적으로 노출시키는 개구부(225)를 형성할 수 있다.
일부 실시예들에 있어서, 개구부(225)는 도전 패턴(210)의 상면이 전체적으로 노출시키는 홀(hole) 형상을 가질 수 있다. 일부 실시예들에 있어서, 개구부(225)는 도전 패턴(210)의 상기 상면을 노출시키며 선형으로 연장되는 트렌치 형상을 가질 수도 있다.
도 13을 참조하면, 층간 절연막(220) 표면, 및 개구부(225)의 측벽 및 저면을 따라, 배리어 도전막(230)을 형성할 수 있다.
예시적인 실시예들에 따르면, 배리어 도전막(230)은 상술한 예시적인 실시예들에 따른 유기 금속 전구체를 활용하여, 도 1 내지 도 7, 또는 도 8 내지 도 10을 참조로 설명한 막 형성 방법을 사용하여 형성될 수 있다.
상기 유기 금속 전구체는 상술한 바와 같이, 중심금속으로서 텅스텐을 포함하며, 텅스텐에 결합된 시클로펜타디에닐 리간드를 포함할 수 있다. 상기 유기 금속 전구체는 알릴 리간드를 더 포함할 수 있다. 상기 시클로펜타디에닐 리간드에는 알킬 실릴기가 더 결합될 수도 있다.
예시적인 실시예들에 있어서, 상기 유기 금속 전구체는 상기 화학식 1 또는 화학식 2로 표시되는 화합물들 중 적어도 하나를 포함할 수 있다.
상기 유기 금속 전구체를 사용하여 도 1 내지 도 7, 또는 도 8 내지 도 10을 참조로 설명한 ALD 공정 또는 플라즈마 강화 ALD 공정(Plasma Enhanced ALD: PEALD) 공정을 통해 배리어 도전막(230)을 형성할 수 있다. 상기 유기 금속 전구체는 향상된 열적 안정성 및 휘발성을 가지므로, 개구부(225)의 전체 표면에 걸쳐 실질적으로 균일한 두께의 배리어 도전막(230)이 형성될 수 있다.
일부 실시예들에 있어서, 배리어 도전막(230)은 플라즈마 강화 CVD 공정(Plasma Enhanced CVD: PECVD) 공정, 저압 화학 기상 증착(Low Pressure CVD: LPCVD) 공정, 고밀도 플라즈마 CVD(High Density Plasma CVD: HDP-CVD) 공정 등을 포함하는 CVD 공정을 통해 형성될 수도 있다.
예시적인 실시예들에 따르면, 배리어 도전막(230)은 텅스텐 질화물을 포함할 수 있다. 일부 실시예들에 있어서, 배리어 도전막(230)은 텅스텐 탄화물 또는 텅스텐 탄질화물을 포함하도록 형성될 수도 있다.
도 14를 참조하면, 배리어 도전막(230) 상에 개구부(225)를 충분히 채우는 금속막(240)을 형성할 수 있다. 금속막(240)은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨 등의 금속을 포함하도록 ALD 공정, 스퍼터링 공정 또는 CVD 공정을 통해 형성될 수 있다.
일부 예시적인 실시예들에 있어서, 금속막(240)은 상술한 예시적인 실시예들에 따른 유기 금속 전구체를 사용하여 형성될 수 있다. 예를 들면, 상기 유기 금속 전구체의 도입 및 퍼징 공정의 반복에 의해 실질적으로 텅스텐 원자층들이 적층된 구조를 갖는 금속막(240)이 형성될 수 있다. 일 실시예에 있어서, 반응 가스로서 상술한 질소 함유 가스 대신 수소(H2)를 사용할 수 있다.
이 경우, 배리어 도전막(230) 및 금속막(240)은 실질적으로 동일한 증착 챔버 내에서 인-시투(in-situ)로 증착될 수 있다.
도 15를 참조하면, 예를 들면 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 통해 층간 절연막(220)의 상면이 노출될 때까지 금속막(240) 및 배리어 도전막(230)의 상부를 평탄화할 수 있다.
상기 평탄화 공정에 의해 개구부(225) 내부에는 도전 패턴(210)과 전기적으로 연결되며, 배리어 도전 패턴(235) 및 금속 충진 패턴(245)을 포함하는 도전 구조물이 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 도전 구조물은 텅스텐 질화물/텅스텐(WNx/W) 적층 구조를 포함할 수 있다.
일 실시예들에 있어서, 상기 도전 구조물은 예를 들면, 반도체 장치의 상기 불순물 영역과 전기적으로 연결되는 콘택으로 제공될 수 있다. 일 실시예에 있어서, 상기 도전 구조물은 반도체 장치의 하부 콘택 또는 하부 플러그와 전기적으로 연결되는 상부 콘택 또는 배선으로 제공될 수 있다.
도 16 내지 도 19는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 16 내지 도 19는 평면형(planar) 혹은 2차원 구조의 비휘발성 플래시(flash) 메모리 장치의 제조 방법을 도시하고 있다.
도 16 내지 도 19 에서 기판 상면에 평행하며 서로 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의한다. 예를 들면, 상기 제1 방향 및 상기 제2 방향은 서로 수직하게 교차할 수 있다.
도 16을 참조하면, 기판(300) 상에 순차적으로 터널 절연막(310), 전하 저장막(320), 유전막(330), 컨트롤 게이트막(340), 배리어 도전막(350), 금속 게이트막(360) 및 게이트 마스크막(370)을 형성할 수 있다.
기판(300)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI 기판 또는 GOI 기판 등이 사용될 수 있다. 기판(300)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다.
터널 절연막(310)은 예를 들면, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서,터널절연막(310)은ONO(Oxide-Nitrid-Oxide)구조, OSO(Oxide-Silicon-Oxide) 구조 또는 OSNO(Oxide-Silicon-Nitride-Oxide) 구조와 같은 적층 구조로 형성될 수도 있다.
전하 저장막(320)은 예를 들면, 실리콘 전구체, 및 n형 혹은 p형 불순물을 사용한 증착 공정을 통해 형성될 수 있다. 이에 따라, 전하 저장막(320)은 도핑된 폴리실리콘을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 전하 저장막(320)은 실질적으로 플로팅(floating) 게이트 막으로 제공될 수 있다.
일부 실시예들에 있어서, 전하 저장막(320) 형성 후, 전하 저장막(320), 터널 절연막(310) 및 기판(300) 상부를 상기 제1 방향을 따라 부분적으로 식각하여 소자 분리 트렌치를 형성할 수 있다. 상기 소자 분리 트렌치에 의해 기판(300)은 액티브 영역 및 필드 영역으로 구분될 수 있다. 이후, 상기 소자 분리 트렌치를 부분적으로 채우는 소자 분리막(도시되지 않음)을 예를 들면, 실리콘 산화물을 사용하여 형성할 수 있다. 상술한 공정에 의해 전하 저장막(320) 및 터널 절연막(310)은 상기 액티브 영역 상에서 상기 제1 방향으로 연장하는 라인 패턴으로 변환될 수 있다.
이후, 전하 저장막(320) 및 상기 소자 분리막 상에 순차적으로 유전막(330), 컨트롤 게이트막(340), 배리어 도전막(350), 금속 게이트막(360) 및 게이트 마스크막(370)을 형성할 수 있다.
유전막(330)은 예를 들면, 산화막 또는 질화막의 단층 구조, 또는 ONO 구조와 같은 적층 구조로 형성될 수 있다. 유전막(330)은 고유전율의 금속 산화물을 포함하도록 형성될 수도 있다. 컨트롤 게이트막(340)은 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
예시적인 실시예들에 따르면, 배리어 도전막(350)은 상술한 예시적인 실시예들에 따른 유기 금속 전구체를 활용하여, 도 1 내지 도 7, 또는 도 8 내지 도 10을 참조로 설명한 막 형성 방법을 사용하여 형성될 수 있다.
상기 유기 금속 전구체는 상술한 바와 같이, 중심 금속으로서 텅스텐을 포함하며, 텅스텐에 결합된 시클로펜타디에닐 리간드를 포함할 수 있다. 상기 유기 금속 전구체는 알릴 리간드를 더 포함할 수 있다. 상기 시클로펜타디에닐 리간드에는 알킬 실릴기가 더 결합될 수도 있다. 예를 들면, 상기 유기 금속 전구체는 상기 화학식 1 또는 화학식 2로 표시되는 화합물들 중 적어도 하나를 포함할 수 있다.
상기 유기 금속 전구체를 사용하여 도 1 내지 도 7, 또는 도 8 내지 도 10을 참조로 설명한 ALD 공정 또는 PEALD 공정을 통해 배리어 도전막(350)을 형성할 수 있다.
일부 실시예들에 있어서, 배리어 도전막(350)은 PECVD 공정, LPCVD 공정, HDP-CVD 공정 등을 포함하는 CVD 공정을 통해 형성될 수도 있다.
예시적인 실시예들에 따르면, 배리어 도전막(350)은 텅스텐 질화물을 포함할 수 있다. 일부 실시예들에 있어서, 배리어 도전막(350)은 텅스텐 탄화물 또는 텅스텐 탄질화물을 포함하도록 형성될 수도 있다.
금속 게이트막(360)은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨 등의 금속을 포함하도록 ALD 공정, 스퍼터링 공정 또는 CVD 공정을 통해 형성될 수 있다. 일부 예시적인 실시예들에 있어서, 금속 게이트막(360) 역시 상술한 예시적인 실시예들에 따른 유기 금속 전구체를 사용하여 형성될 수 있다.
예를 들면, 상기 유기 금속 전구체의 도입 및 퍼징 공정의 반복에 의해 실질적으로 텅스텐 원자층들이 적층된 구조를 갖는 금속 게이트막(360)이 형성될 수 있다. 이 경우, 배리어 도전막(350) 및 금속 게이트막(360)은 실질적으로 동일한 증착 챔버 내에서 인-시투(in-situ)로 증착될 수 있다.
게이트 마스크막(370)은 실리콘 질화물 또는 실리콘 산질화물을 포함하도록 형성될 수 있다.
도 17을 참조하면, 게이트 마스크막(370)을 상기 제2 방향을 따라 부분적으로 식각하여 복수의 게이트 마스크들(375)을 형성할 수 있다. 이후, 게이트 마스크(375)를 식각 마스크로 사용하여 금속 게이트막(360), 배리어 도전막(350), 컨트롤 게이트막(340), 유전막(330), 전하 저장막(320) 및 터널 절연막(310)을 순차적으로 부분적으로 식각할 수 있다.
상기 식각 공정에 의해, 기판(300) 상면으로부터 순차적으로 적층된 터널 절연 패턴(315), 전하 저장 패턴(325), 유전막 패턴(335), 컨트롤 게이트(345), 배리어 도전 패턴(355), 금속 게이트(365) 및 게이트 마스크(375)를 포함하는 게이트 구조물들이 형성될 수 있다. 일부 실시예들에 있어서, 전하 저장 패턴(325)은 상기 게이트 구조물의 플로팅 게이트로 기능할 수 있다.
각 게이트 구조물의 일부, 예를 들면 유전막 패턴(335), 컨트롤 게이트(345), 배리어 도전 패턴(355), 금속 게이트(365) 및 게이트 마스크(375)는 상기 제2 방향을 따라 연속적으로 연장하는 라인 패턴 형상을 가질 수 있다. 한편 전하 저장 패턴(325)는 상기 제1 방향 및 상기 제2 방향으로 서로 독립된 섬 형상을 가질 수 있다.
터널 절연 패턴(315)은 상기 제1 방향으로 연장되는 라인 패턴 형상을 가질 수 있다. 터널 절연 패턴(315)은 상술한 식각 공정에 의해 상기 제1 방향으로 인접하는 상기 게이트 구조물들 사이에서 완전히 분리되지 않도록 부분적으로 제거될 수 있다. 이에 따라, 터널 절연 패턴(315)은 이웃하는 상기 게이트 구조물들 사이에 리세스를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 방향을 따라 복수의 상기 게이트 구조물들이 형성될 수 있다. 예를 들면, 기판(300)의 중앙부는 셀 영역에 해당되며, 상기 셀 영역 상에는 메모리 셀을 구성하는 상기 게이트 구조물들이 상대적으로 좁은 폭 및 좁은 간격으로 형성될 수 있다. 도 17에서는 4개의 게이트 구조물들이 상기 셀 영역 상에 형성되는 것으로 도시되었으나, 상기 게이트 구조물들의 개수가 특별히 한정되는 것은 아니다.
기판(300)의 양 주변부는 선택 영역에 해당될 수 있으며, 상기 선택 영역 상에는 상기 셀 영역에 형성된 게이트 구조물보다 상대적으로 넓은 간격으로, 넓은 폭을 갖는 게이트 구조물이 형성될 수 있다.
도 18을 참조하면, 상기 게이트 구조물들의 측벽들 상에 게이트 스페이서(380)를 형성할 수 있다. 예를 들면, 터널 절연 패턴(315) 상에 상기 게이트 구조물들의 표면을 따라 스페이서 막을 형성할 수 있다. 이후, 상기 스페이서 막을 에치-백(etch-back) 공정 또는 이방성 식각 공정을 통해 부분적으로 제거하여 각 게이트 구조물의 측벽 상에 게이트 스페이서(380)를 형성할 수 있다.
예를 들면, 상기 스페이서 막은 실리콘 질화물 또는 실리콘 산질화물을 포함하도록 스텝 커버리지 특성이 향상된 조건의 ALD 공정을 통해 형성될 수 있다.
이후, 터널 절연 패턴(315) 및 상기 소자 분리막 상에 상기 게이트 구조물들을 덮는 제1 층간 절연막(385)을 형성할 수 있다. 제1 층간 절연막(385)은 예를 들면, CVD 공정을 통해 PEOX, TEOS 계열, 또는 실리케이트 글래스 계열의 실리콘 산화물을 포함하도록 형성될 수 있다.
제1 층간 절연막(385)을 관통하며, 제1 불순물 영역(305)과 접촉하거나 전기적으로 연결되는 제1 콘택(386)를 형성할 수 있다.
예를 들면, 상기 셀 영역 및 일측의 선택 영역 사이에 형성된 제1 층간 절연막(385) 및 터널 절연 패턴(315) 부분들을 식각하여 제1 개구부를 형성할 수 있다. 상기 제1 개구부를 통해 제1 불순물을 주입하여 기판(300) 상부에 제1 불순물 영역(305)을 형성할 수 있다. 이후, 제1 층간 절연막(385) 상에 상기 제1 개구부를 채우는 제1 도전막을 형성한 후, 상기 제1 도전막의 상부를 예를 들면, CMP 공정을 통해 평탄화하여 제1 콘택(386)을 형성할 수 있다. 제1 콘택(386)은 상기 반도체 장치의 공통 소스 라인(Common Source Line: CSL) 혹은 CSL 콘택으로 제공될 수 있다.
도 19를 참조하면, 제1 층간 절연막(385) 상에 제1 콘택(386)를 덮는 제2 층간 절연막(390)을 형성할 수 있다. 이후, 제2 층간 절연막(390), 제1 층간 절연막(385) 및 터널 절연 패턴(315)을 관통하여 상기 셀 영역 및 타측의 선택 영역 사이의 기판(300) 상부를 노출시키는 제2 개구부를 형성할 수 있다. 상기 제2 개구부를 통한 이온 주입 공정을 통해 기판(300)의 상기 상부에 제2 불순물 영역(305)을 형성할 수 있다.
이후, 제2 층간 절연막(390) 상에 상기 제2 개구부를 채우는 제2 도전막을 형성한 후, 상기 제2 도전막의 상부를 CMP 공정을 통해 평탄화하여 제2 콘택(395)를 형성할 수 있다.
제2 층간 절연막(390) 및 제2 콘택(395) 상에 제3 도전막을 형성하고, 상기 제3 도전막을 패터닝하여 비트 라인(397)을 형성할 수 있다. 예를 들면, 비트 라인(397)은 상기 제1 방향을 따라 연장될 수 있다. 제2 콘택 (395)은 비트 라인(397)과 전기적으로 연결되어 비트 라인 콘택으로 기능할 수 있다.
제2 층간 절연막(390)은 제1 층간 절연막(385)과 실질적으로 동일하거나 유사한 실리콘 산화물을 포함하도록 형성될 수 있다. 상기 제1 내지 제3 도전막들은 금속, 금속 질화물, 금속 실리사이드, 도핑된 폴리실리콘 등과 같은 도전 물질을 사용하여 스퍼터링 공정, ALD 공정 등을 통해 형성될 수 있다.
일부 예시적인 실시예들에 있어서, 제1 및 제2 콘택들(386, 395)은 상술한 예시적인 실시예들에 따른 유기 금속 전구체를 사용하여 예를 들면, 도 11 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 통해 형성될 수 있다.
이 경우, 제1 및 제2 콘택들(386, 395)은 텅스텐을 포함할 수 있다. 일부 실시예들에 있어서, 제1 및 제2 콘택들(386, 395) 텅스텐 질화물/텅스텐 적층 구조를 갖도록 형성될 수도 있다.
도 20 내지 도 26은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 20 내지 도 26은 3차원 구조의 비휘발성 메모리 장치 또는 수직 채널을 포함하는 수직형 메모리 장치의 제조 방법을 도시하고 있다.
도 20 내지 도 26에서 기판의 상면으로부터 수직하게 연장하는 방향을 제1 방향으로 정의한다. 또한, 상기 기판의 상면에 평행하며 서로 교차하는 두 방향을 제2 방향 및 제3 방향으로 정의한다. 예를 들면, 상기 제2 방향 및 상기 제3 방향은 서로 수직하게 교차할 수 있다.
도 20을 참조하면, 기판(400) 상에 층간 절연막들(402, 예를 들면 402a 내지 402g) 및 희생막들(404, 예를 들면 404a 내지 404f)을 교대로 반복으로 적층하여 몰드 구조물을 형성할 수 있다. 이후, 상기 몰드 구조물을 부분적으로 식각하여 기판(400)의 상면을 노출시키는 채널 홀들(410)을 형성할 수 있다.
예를 들면, 층간 절연막(402)은 실리콘 산화물을 포함하도록 형성될 수 있다. 희생막들(404)은 층간 절연막(402)에 대해 높은 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질을 사용하여 형성될 수 있다. 예를 들어, 희생막들(404)은 실리콘 질화물을 사용하여 형성될 수 있다.
희생막들(404)은 후속 공정을 통해 제거되어 그라운드 선택 라인(Ground Selection Line: GSL), 워드 라인 및 스트링 선택 라인(String Selection Line: SSL)이 형성되는 공간을 제공할 수 있다. 따라서, 층간 절연막들(402) 및 희생막들(404)이 적층되는 수는 이후 형성되는 상기 GSL, 워드 라인 및 SSL이 적층되는 수에 따라 달라질 수 있다.
예를 들면, 상기 GSL 및 SSL은 각각 1개의 층에 형성되고, 상기 워드 라인은 4개의 층에 형성될 수 있다. 이 경우, 도 20에 도시된 바와 같이 희생막들(404)은 모두 6개의 층으로 적층되며 층간 절연막들(402)은 모두 7개의 층으로 적층될 수 있다. 그러나, 도 20에 도시된 층간 절연막(402) 및 희생막(404)의 적층 수는 예시적인 것이며, 상기 반도체 장치의 집적도에 따라 보다 증가될 수 있다.
예를 들면, 상기 몰드 구조물을 건식 식각 공정을 통해 부분적으로 제거하여 복수의 채널 홀들(410)이 형성될 수 있다. 상기 제3 방향을 따라 복수의 채널 홀들(410)이 형성되어 채널 홀 열이 형성될 수 있다. 또한, 상기 제2 방향을 따라, 복수의 상기 채널 홀 열들이 형성될 수 있다.
도 21을 참조하면, 각 채널 홀(410) 내부에 유전막 구조물(422), 채널(424) 및 충진 패턴(426)을 포함하는 수직 채널 구조체(420)를 형성할 수 있다. 수직 채널 구조체(420) 상에는 캡핑 패드(430)가 형성될 수 있다.
예를 들면, 채널 홀들(410)의 측벽 및 저면들과 최상층의 층간 절연막(402g) 상면을 따라 유전막을 형성할 수 있다. 상기 유전막은 구체적으로 도시하지는 않았으나, 블로킹 막, 전하 저장막 및 터널 절연막을 순차적으로 적층하여 형성될 수 있다.
상기 블로킹 막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있고, 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 사용하여 형성될 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 예를 들어, 상기 유전막은 ONO(Oxide-Nitride-Oxide) 적층 구조를 갖도록 형성될 수 있다.
예를 들면, 에치-백 공정을 통해 상기 유전막의 상부 및 저부를 부분적으로 제거할 수 있다. 이에 따라, 상기 유전막의 최상층의 층간 절연막(402g) 상기 상면 및 기판(400)의 상기 상면 상에 형성된 부분들이 실질적으로 제거되어 유전막 구조물(422)이 형성될 수 있다. 예를 들면, 유전막 구조물(422)은 채널 홀(410)의 측벽 상에 형성되며, 실질적으로 스트로우(straw) 형상 또는 실린더 쉘(shell) 형상을 가질 수 있다.
이어서, 최상층의 층간 절연막(402g) 및 유전막 구조물(422)의 표면들, 및 기판(400)의 상기 상면을 따라 채널막을 형성하고, 상기 채널막 상에 채널 홀들(410) 나머지 부분을 채우는 충진막을 형성할 수 있다.
상기 채널막은 선택적으로 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 한편, 폴리실리콘 혹은 비정질 실리콘을 사용하여 상기 채널 막을 형성한 후 열처리 또는 레이저 빔 조사에 의해 이를 단결정 실리콘으로 전환시킬 수도 있다. 상기 충진막은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 사용하여 형성될 수 있다.
최상층의 층간 절연막(402g)이 노출될 때까지 상기 충진막 및 상기 채널막을 평탄화하여 유전막 구조물(422)의 내측벽으로부터 순차적으로 적층되어 채널 홀(410) 내부를 채우는 채널(424) 및 충진 패턴(426)을 형성할 수 있다. 상기 평탄화 공정은 CMP 공정 및/또는 에치-백 공정을 포함할 수 있다.
채널(424)은 실질적으로 컵(cup) 형상을 가지며, 채널 홀(410)에 의해 노출된 기판(400)의 상기 상면과 접촉될 수 있다. 충진 패턴(426)은 채널(424)의 내부 공간에 삽입된 필라(pillar) 혹은 속이 찬 원기둥 형상을 가질 수 있다.
각 채널 홀(410) 마다 채널(424)이 형성됨에 따라, 상술한 채널 홀 열의 배열 형태에 대응되는 채널 열이 형성될 수 있다.
일부 실시예들에 있어서, 유전막 구조물(422) 및 채널(424)을 형성하기 전에 채널 홀(410) 저부를 채우는 채널 기둥(도시되지 않음)을 더 형성할 수도 있다. 예를 들면, 상기 채널 기둥은 기판(400) 상면을 씨드로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 형성될 수 있다. 상기 반도체 패턴은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
수직 채널 구조체(420) 상에는 채널 홀(410)의 상부를 캡핑하는 캡핑 패드(430)를 더 형성할 수 있다. 예를 들면, 유전막 구조물(422), 채널(424) 및 충진 패턴(426)의 상부를 에치-백 공정을 통해 제거하여 리세스를 형성할 수 있다. 이후, 상기 리세스를 채우는 패드막을 최상층의 층간 절연막(402g) 상에 형성하고, 최상층의 층간 절연막(402g)의 상면이 노출될 때까지 상기 패드막의 상부를 CMP 공정을 통해 평탄화하여 캡핑 패드(430)를 형성할 수 있다. 상기 패드막은 폴리실리콘 또는 예를 들면 n형 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다.
최상층의 층간 절연막(402g) 상에는 캡핑 패드들(430)을 덮는 제1 상부 절연막(440)을 형성할 수 있다. 제1 상부 절연막(440)은 예를 들면, 실리콘 산화물을 포함하도록 CVD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다.
도 22를 참조하면, 상기 제1 상부 절연막(440) 및 상기 몰드 구조물을 부분적으로 식각하여 개구부(450)를 형성할 수 있다. 예를 들면, 이웃하는 일부 상기 채널 열들 사이의 제1 상부 절연막(440) 및 상기 몰드 구조물 부분들을 건식 식각 공정을 통해 식각하여 개구부(450)가 형성될 수 있다.
개구부(450)는 상기 제1 방향을 따라 상기 몰드 구조물을 관통하여 기판(400)의 상면을 노출시킬 수 있다. 또한, 개구부(450)는 상기 제3 방향으로 연장되며, 복수의 개구부들(450)이 상기 제2 방향을 따라 형성될 수 있다.
개구부(450)는 게이트 라인 컷 영역으로 제공될 수 있다. 제2 방향을 따라 이웃하는 개구부들(450) 사이에 소정의 개수의 상기 채널 열들이 배열될 수 있다.
한편, 개구부들(450)이 형성됨에 따라, 층간 절연막들(402) 및 희생막들(404)은 각각 층간 절연 패턴들(406, 예를 들면, 406a 내지 406g) 및 희생 패턴들(408, 예를 들면, 408a 내지 408f)로 변환될 수 있다. 층간 절연 패턴(406) 및 희생 패턴(408)은 상기 소정의 개수의 채널 열들에 포함된 수직 채널 구조체들(420)을 감싸며 연장하는 플레이트(plate) 형상을 가질 수 있다.
도 23을 참조하면, 개구부(450)에 의해 측벽이 노출된 희생 패턴들(408)을 제거할 수 있다.
희생 패턴(408)이 실리콘 질화물을 포함하며 층간 절연 패턴(406)이 실리콘 산화물을 포함하는 경우, 실리콘 질화물에 선택비를 갖는 인산과 같은 식각액을 사용하여 희생 패턴들(408)을 습식 식각 공정을 통해 제거할 수 있다.
희생막 패턴들(408)이 제거됨에 따라, 각 층의 층간 절연 패턴들(406) 사이에서 갭(gap)(460)이 형성되며, 갭(460)에 의해 유전막 구조물(422)의 외측벽이 노출될 수 있다.
도 24를 참조하면, 노출된 유전막 구조물(422)의 상기 외측벽 및 갭(460)의 내벽, 층간 절연 패턴들(406)의 표면, 제1 상부 절연막(440)의 표면, 및 노출된 기판(400)의 상기 상면을 따라 배리어 도전막(463)을 형성할 수 있다. 배리어 도전막(463) 상에는 금속 게이트막(465)이 형성될 수 있다. 금속 게이트막(465)은 각 층의 갭들(460)을 완전히 채우며, 개구부(450) 역시 적어도 부분적으로 채우도록 형성될 수 있다.
예시적인 실시예들에 따르면, 배리어 도전막(463)은 상술한 예시적인 실시예들에 따른 유기 금속 전구체를 활용하여, 도 1 내지 도 7, 또는 도 8 내지 도 10을 참조로 설명한 막 형성 방법을 사용하여 형성될 수 있다.
상기 유기 금속 전구체는 상술한 바와 같이, 중심 금속으로서 텅스텐을 포함하며, 텅스텐에 결합된 시클로펜타디에닐 리간드를 포함할 수 있다. 상기 유기 금속 전구체는 알릴 리간드를 더 포함할 수 있다. 상기 시클로펜타디에닐 리간드에는 알킬 실릴기가 더 결합될 수도 있다.
예시적인 실시예들에 있어서, 상기 유기 금속 전구체는 상기 화학식 1 또는 화학식 2로 표시되는 화합물들 중 적어도 하나를 포함할 수 있다.
상기 유기 금속 전구체를 사용하여 도 1 내지 도 7, 또는 도 8 내지 도 10을 참조로 설명한 예를 들면, ALD 공정 또는 PEALD 공정을 통해 텅스텐 질화물을 포함하는 배리어 도전막(463)을 형성할 수 있다. 상기 유기 금속 전구체는 향상된 열적 안정성 및 휘발성을 가지므로, 상기 제1 방향을 따라 복수의 갭들(460)의 상기 내벽들 상에, 향상된 컨포멀 특성을 가지며 실질적으로 균일한 두께의 배리어 도전막(463)이 형성될 수 있다.
일부 예시적인 실시예들에 있어서, 금속 게이트막(465) 역시 상술한 예시적인 실시예들에 따른 유기 금속 전구체를 사용하여 형성될 수 있다. 예를 들면, 상기 유기 금속 전구체의 도입 및 퍼징 공정의 반복에 의해 실질적으로 텅스텐 원자층들이 적층된 구조를 갖는 금속 게이트막(465)이 형성될 수 있다. 배리어 도전막(463) 및 금속 게이트막(465)은 실질적으로 동일한 증착 챔버 내에서 인-시투(in-situ)로 증착될 수 있다.
도 25를 참조하면, 배리어 도전막(463) 및 금속 게이트막(465)을 부분적으로 식각하여 각 층의 갭(460) 내부에 배리어 도전 패턴(467) 및 금속 게이트(470, 예를 들면 470a 내지 470f)를 형성할 수 있다. 금속 게이트(470)은 상기 소정의 개수의 채널 열들에 포함된 수직 채널 구조체들(420)의 측벽을 감싸며 연장하는 라인 형상 또는 플레이트 형상을 가질 수 있다.
예를 들면, 배리어 도전막(463) 및 금속 게이트막(465)의 상부를 제1 상부 절연막의(440) 상면이 노출될 때까지, 예를 들면 CMP 공정을 통해 평탄화할 수 있다. 이 후, 개구부(450) 내부에 형성된 배리어 도전막(463) 및 금속 게이트막(465) 부분을 예를 들면, 등방성 식각 공정을 통해 부분적으로 식각함으로써 각 층의 갭(460) 내부에 배리어 도전 패턴(467) 및 금속 게이트(470)를 형성할 수 있다. 배리어 도전 패턴(467)은 갭(460)의 내벽을 따라 형성되며, 금속 게이트(470)는 배리어 도전 패턴(467) 상에 형성되어, 각 층의 갭(460)을 채울 수 있다.
금속 게이트들(470)은 기판(400)의 상기 상면으로부터 상기 제1 방향을 따라 순차적으로 이격되어 형성된 GSL, 워드 라인 및 SSL을 포함할 수 있다. 예를 들면, 최하층의 금속 게이트(470a)는 상기 GSL로 제공될 수 있다. 상기 GSL 상부의 4개 층의 금속 게이트들(470b 내지 470e)은 상기 워드 라인으로 제공될 수 있다. 상기 워드 라인 상부의 최상층의 금속 게이트(470f)는 상기 SSL로 제공될 수 있다.
도 26을 참조하면, 개구부(450)에 의해 노출된 기판(400) 상부에 불순물 영역(405)을 형성하고, 개구부(405)를 채우는 스페이서(480) 및 커팅 패턴(485)을 형성할 수 있다.
예를 들면, 이온 주입 공정을 통해 예를 들면, 인 또는 비소와 같은 n형 불순물을 개구부(450)를 통해 주입함으로써 불순물 영역(405)을 형성할 수 있다. 불순물 영역(405)은 기판(400)의 상기 상부에 형성되어 상기 제3 방향으로 연장할 수 있다.
개구부(450)의 측벽 상에 스페이서(480)를 형성할 수 있다. 예를 들면, 실리콘 산화물과 같은 절연 물질을 포함하는 스페이서 막을 제1 상부 절연막(440)의 상면, 및 개구부(450)의 측벽 및 저면을 따라 ALD 공정을 통해 형성할 수 있다. 예를 들면, 이방성 식각 공정 또는 에치-백 공정을 통해 상기 스페이서 막을 부분적으로 제거하여 개구부(450)의 상기 측벽 상에 선택적으로 스페이서(480)를 형성할 수 있다.
이후, 개구부(450)의 나머지 부분을 채우는 커팅 패턴(485)을 형성할 수 있다. 예를 들면, 개구부(450)를 충분히 채우는 도전막을 제1 상부 절연막(440) 상에 형성할 수 있다. 상기 도전막의 상부를 제1 상부 절연막(440)의 상면이 노출될 때까지 CMP 공정을 통해 평탄화하여 개구부(450) 내에서 연장하는 커팅 패턴(485)이 형성될 수 있다.
상기 도전막은 금속, 금속 질화물, 금속 실리사이드 및/또는 도핑된 폴리실리콘을 포함하도록 ALD 공정 또는 스퍼터링 공정을 통해 형성될 수 있다. 커팅 패턴(485)은 상기 반도체 장치의 CSL로 제공될 수 있다.
일부 예시적인 실시예들에 있어서, 상기 도전막은 상술한 예시적인 실시예들에 따른 유기 금속 전구체를 사용하여 형성될 수도 있다. 이 경우, 커팅 패턴(485)은 텅스텐을 포함할 수 있다.
제1 상부 절연막(440) 상에 커팅 패턴(485) 및 스페이서(480)를 덮는 제2 상부 절연막(490)을 형성할 수 있다. 제2 상부 절연막(490)은 제1 상부 절연막(440)과 실질적으로 동일하거나 유사한 실리콘 산화물을 포함하도록 예를 들면, CVD 공정을 통해 형성될 수 있다.
이후, 제1 및 제2 상부 절연막들(490, 440)을 관통하여 캡핑 패드(430)와 접촉하는 비트 라인 콘택(495)을 형성할 수 있다. 이어서, 비트 라인 콘택(495)과 전기적으로 연결되는 비트 라인(497)을 제2 상부 절연막(490) 상에 형성할 수 있다. 비트 라인 콘택(495) 및 비트 라인(497)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함하도록 PVD 공정, ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
비트 라인 콘택(495)은 캡핑 패드(430)와 대응하도록 복수 개로 형성되어 비트 라인 콘택 어레이를 형성할 수 있다. 또한, 비트 라인(497)은 예를 들면, 상기 제2 방향으로 연장하며, 복수의 캡핑 패드들(430)과 비트 라인 콘택(495)을 통해 전기적으로 연결될 수 있다. 또한, 복수의 비트 라인들(497) 상기 제3 방향을 따라 형성될 수 있다.
이하에서는, 구체적인 합성예 및 실험예들을 통해 예시적인 실시예들에 따른 유기 금속 전구체 및 이를 이용한 막 형성 방법에 대해 보다 상세히 설명한다.
합성예 1: (에틸시클로펜타디에닐)(2-메틸알릴)(디카르보닐)텅스텐의 합성[(EtCp)(2-Meallyl)W(CO)2]
불꽃 건조된 3,000mL 플라스크에 질소 분위기 하에서 (트리프로피오니트릴)(트리카르보닐)텅스텐 100g(0.231mol) 및 프로피오니트릴1000ml을 주입하였다. 상기 용액을 교반시키면서 1-클로로-2-메틸프로펜167.2g(1.847mol)을 천천히 첨가하였다. 상기 반응 용액을 25℃에서 5시간 교반 후, 진공 처리하여 농축 시킨 후 디에틸에테르 1000ml를 첨가하여 적갈색의 침전물을 생성하였다. 상기 침전물을 감압 여과 후, 여과된 고형물(2-메틸알릴)(디카르보닐)(디프로피오니트릴)텅스텐으로부터 진공을 이용하여 용매를 제거하였다. 불꽃 건조된 2,000ml 플라스크에 질소 분위기하에서 용매가 완전히 제거된 고체 화합물 (2-메틸알릴)(디카르보닐)(디프로피오니트릴)텅스텐 100g(0.242mol) 및 리튬에틸시클로펜타디엔 24.26g(0.242mol을 넣고, THF 1000ml를 추가하였다. 25℃에서 18시간 교반 후, 부산물로 생성된 리튬클로라이드(LiCl)을 여과하고, 여액을 진공 처리하여 용매를 제거하였다.
남은 물질의 순도를 높이기 위해 감압 하에서 증류(95℃, 0.4mmHg)시켜 적갈색 액체의 (에틸시클로펜타디에닐)(2-메틸알릴)(디카르보닐)텅스텐(화학식 2-1) 69g(수율 73%)을 수득하였다(1H NMR(C6D6): δ 4.56 (4H, s), 2.79(2H, s), 2.28(3H, s), 1.87(2H, q), 1.41(2H, s), 0.81(3H, t)).
합성예 2: (디메틸프로필실릴 시클로펜타디에닐)메틸(트리카르보닐)텅스텐의 합성[(CpSiMe2Pr)W(Me)(CO)3]
불꽃 건조된 3,000mL 플라스크에 질소 분위기 하에서 (트리프로피오니트릴)(트리카르보닐)텅스텐 88.8g(0.23mol) 및 THF 500ml를 주입하였다. 상기 용액을 교반시키면서 리튬디메틸프로필실릴 시클로펜타디엔을 39.1g(0.23mol)을 THF 500ml에 용해하여 -10℃에서 천천히 첨가하였다. 25℃에서 3시간 교반 후, 메틸아이오다이드 32.2g(0.23mol)을 상온에서 천천히 첨가하였다. 25?에서 2시간 교반 후 고형 부산물을 여과하고 여액을 진공 처리하여 용매를 제거하였다.
남은 물질의 순도를 높이기 위해 감압 하에서 증류(120℃, 0.7mmHg)시켜 주황색 액체의 (디메틸프로필실릴 시클로펜타디에닐)메틸(트리카르보닐)텅스텐(화학식 1-4) 53.9g(수율 53%)을 수득하였다(1H NMR(C6D6): δ 4.69 (2H, s), 4.48(2H, s), 1.17(2H, m), 0.89(3H, t), 0.50(3H, s), 0.47(2H, m), 0.06(6H, s))
실험예 1
PEALD 증착 챔버 내부에 실리콘 기판을 로딩하고, 상기 기판 온도를 400℃로 조절하였다. 스테인레스 스틸 버블러 용기 내에 있는 합성예 2에서 제조된 (에틸시클로펜타디에닐)(2-메틸알릴)(디카르보닐)텅스텐을 유기 금속 전구체로서 주입하고 온도를 115℃로 조절하였다. 아르곤 가스를 이송 기체(50sccm)로 하여 약 15초간 상기 유기 금속 전구체를 증착 챔버 내부로 주입하였다. 아르곤 가스(1100sccm)를 이용, 15초간 퍼징을 실시하여 상기 증착 챔버 내에 잔류하는 상기 유기 금속 전구체 및 반응 부산물을 제거하였다. 반응가스로서 암모니아(NH3)(2,000sccm)를 25초간 주입하여 텅스텐 박막을 증착하였다. 이후, 아르곤 가스(960sccm)를 이용, 10초간 퍼징을 다시 실시하여 잔류 반응 가스 및 반응 부산물을 제거 하였다. 상술한 공정들을 한 사이클로 하여 300 사이클을 반복함으로써 200Å 두께의 텅스텐 함유 박막을 제조하였다. 상기 텅스텐 함유 박막에 대해 AES분석 결과 텅스텐(W)의 함량 및 질소(N)의 함량은 각각 30.4% 및 14.4%로 측정되었으며, 실질적으로 텅스텐 질화막이 형성되었음을 확인하였다.
실험예 2
PEALD 증착 챔버 내부에 실리콘 기판을 로딩하고, 상기 기판 온도를 250℃로 조절하였다. 스테인레스 스틸 버블러 용기 내에 있는 합성예 3에서 제조된 (디메틸프로필실릴 시클로펜타디에닐)메틸(트리카르보닐)텅스텐을 유기 금속 전구체로서 주입하고 온도를 128℃로 조절하였다. 아르곤 가스를 이송 기체(50sccm)로 하여 약 5초간 상기 유기 금속 전구체를 증착 챔버 내부로 주입하였다. 이후, 아르곤 가스(3,000sccm)를 이용, 10초간 퍼징을 실시하여 증착 챔버 내에 잔류하는 상기 유기 금속 전구체 및 반응 부산물을 제거하였다. 반응가로서 수소(H2)(500sccm/RF power 400W/10초)를 주입하여 텅스텐 함유 박막을 증착하였다. 아르곤 가스(3,000sccm)를 이용, 10초간 퍼징을 실시하여 잔류 반응 가스 및 반응 부산물을 제거 하였다. 상술한 공정 단계를 한 사이클로 하여 500 사이클을 반복함으로서 260Å 두께의 텅스텐 함유 박막을 제조 하였다. 상기 텅스텐 함유 박막에 대해 AES분석 결과 텅스텐(W)의 함량 및 탄소(C)의 함량은 각각 약 20% 및 약 30%로 측정되었으며, 실질적으로 텅스텐 탄화막이 형성되었음을 확인하였다.
전술한 예시적인 실시예들에 따른 유기 금속 전구체를 활용하여 디램(DRAM) 장치의 콘택, 플래시 메모리 장치의 게이트 패턴등과 같은 도전성 구조물을 형성할 수 있다. 또한, 상기 유기 금속 전구체는 엠렘(MRAM) 장치, 알램(ReRAM) 장치, 피램(PRAM) 장치, 로직 소자 등과 같은 각종 반도체 소자의 전극, 게이트, 콘택 등의 형성을 위해 확장 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
50: 증착 챔버 100, 300, 400: 기판
110: 유기 금속 전구체 112: 중심 금속
114: 리간드 120: 전구체 박막
125: 반응 물질 130: 예비 금속 질화막
140, 170: 금속 질화막 150: 금속 원자층
160: 반응 물질층 200: 하부 구조물
210: 도전 패턴 220, 402: 층간 절연막
225, 450: 개구부 240: 금속막
235, 355, 467: 배리어 도전 패턴
245: 금속 충진 패턴 305: 제1 불순물 영역
307: 제2 불순물 영역 310: 터널 절연막
315: 터널 절연 패턴 320: 전하 저장막
325: 전하 저장 패턴 330: 유전막
335: 유전막 패턴 340: 컨트롤 게이트막
345: 컨트롤 게이트 360, 465: 금속 게이트막
365, 470: 금속 게이트 370: 게이트 마스크막
375: 게이트 마스크 375: 게이트 마스크
380: 게이트 스페이서 385: 제1 층간 절연막
386: 제1 콘택 390: 제2 층간 절연막
395: 제2 콘택 397, 497: 비트 라인
404: 희생막 405: 불순물 영역
406: 층간 절연 패턴 408: 희생 패턴
410: 채널 홀 420: 수직 채널 구조체
422: 유전막 구조물 424: 채널
426: 충진 패턴 430: 캡핑 패드
440: 제1 상부 절연막 460: 갭
480: 스페이서 485: 커팅 패턴
490: 제2 상부 절연막 495: 비트 라인 콘택

Claims (10)

  1. 하기의 화학식 2로 표시되는 유기 금속 화합물.
    [화학식 2]

    (상기 화학식 2에서, R1 및 R2는 각각 독립적으로 C1~C4의 알킬기이며, R3 및 R4는 각각 독립적으로 수소, 할로겐 또는 C1~C4의 알킬기이다)
  2. 삭제
  3. 제1항에 있어서, 상기 유기 금속 화합물은 하기의 화학식2-1로 표시되는 유기 금속 화합물.
    [화학식 2-1]
  4. 기판 상에 하기의 화학식 2의 유기 금속 화합물을 제공하는 단계를 포함하는 텅스텐 함유 박막의 제조방법.
    [화학식 2]

    (상기 화학식 2에서, R1 및 R2는 각각 독립적으로 C1~C4의 알킬기이며, R3 및 R4는 각각 독립적으로 수소, 할로겐 또는 C1~C4의 알킬기이다)
  5. 제4항에 있어서, 상기 유기 금속 화합물은 하기의 화학식 2-1로 표시되는 텅스텐 함유 박막의 제조방법.
    [화학식 2-1]
  6. 반도체 기판 상에 하기의 화학식 2의 유기 금속 화합물을 도입하여 배리어 도전막을 형성하고, 그리고
    상기 배리어 도전막 상에 금속막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
    [화학식 2]

    (상기 화학식 2에서, R1 및 R2는 각각 독립적으로 C1~C4의 알킬기이며, R3 및 R4는 각각 독립적으로 수소, 할로겐 또는 C1~C4의 알킬기이다)
  7. 제6항에 있어서, 상기 유기 금속 화합물은 하기의 화학식 2-1로 표시되는 반도체 장치의 제조 방법.
    [화학식 2-1]
  8. 제6항에 있어서, 상기 배리어 도전막을 형성하는 것은 상기 유기 금속 화합물과 함께 질소 함유 가스를 도입하는 것을 포함하며,
    상기 배리어 도전막은 텅스텐 질화물을 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 금속막을 형성하는 것은 상기 배리어 도전막 상에 상기 유기 금속 화합물을 도입하는 것을 포함하며,
    상기 금속막은 텅스텐 막을 포함하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 금속막을 형성하는 것은 상기 유기 금속 화합물과 함께 수소 가스를 도입하는 것을 포함하는 반도체 장치의 제조 방법.
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