KR102723643B1 - Semiconductor device and method for fabricating the same - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 115
- 238000000034 method Methods 0.000 title claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 84
- 229910003481 amorphous carbon Inorganic materials 0.000 claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 claims abstract description 32
- -1 nitride compound Chemical class 0.000 claims abstract description 23
- 239000013078 crystal Substances 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 161
- 229910003460 diamond Inorganic materials 0.000 claims description 39
- 239000010432 diamond Substances 0.000 claims description 39
- 239000000463 material Substances 0.000 claims description 18
- 239000000853 adhesive Substances 0.000 claims description 10
- 230000001070 adhesive effect Effects 0.000 claims description 10
- 239000002356 single layer Substances 0.000 claims description 10
- 238000000926 separation method Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 5
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 claims 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 47
- 229910002601 GaN Inorganic materials 0.000 description 33
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 8
- 229910010271 silicon carbide Inorganic materials 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 229910002704 AlGaN Inorganic materials 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 230000005693 optoelectronics Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910021389 graphene Inorganic materials 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/0254—Nitrides
-
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02376—Carbon, e.g. diamond-like carbon
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02387—Group 13/15 materials
- H01L21/02389—Nitrides
-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/02428—Structure
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/02444—Carbon, e.g. diamond-like carbon
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02513—Microstructure
-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
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- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
- H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
-
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- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
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- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
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- H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
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Abstract
본 개시서는 반도체 디바이스 및 이를 제조하는 방법에 관한 것인바, 그 제조 방법에 따르면, 상면에 Ⅲ족 질화물계 화합물의 단결정 층을 포함하는 시작 기판 상에 비정질 탄소층을 형성하고, 상기 비정질 탄소층 위에 상기 Ⅲ족 질화물계 화합물의 반도체 층을 형성 및 성장시키고 나서, 상기 시작 기판으로부터 상기 반도체 층을 분리(release)한다.The present disclosure relates to a semiconductor device and a method for manufacturing the same. According to the method for manufacturing the same, an amorphous carbon layer is formed on a starting substrate including a single crystal layer of a group III nitride compound on an upper surface thereof, a semiconductor layer of the group III nitride compound is formed and grown on the amorphous carbon layer, and then the semiconductor layer is released from the starting substrate.
Description
본 개시서는 반도체 디바이스에 관한 것인바, 구체적으로 Ⅲ족 질화물계 화합물 반도체 디바이스, 더 구체적으로 질화 갈륨(gallium nitride; GaN) 반도체 디바이스 및 이를 제조하는 방법에 관한 것이다.The present disclosure relates to a semiconductor device, and more particularly, to a group III nitride compound semiconductor device, and more particularly, to a gallium nitride (GaN) semiconductor device and a method for manufacturing the same.
Ⅲ족 질화물계 화합물 반도체, 특히, 질화 갈륨(gallium nitride; GaN) 반도체는 높은 항복전압 및 높은 밴드 갭을 가짐으로써 고전력의 출력에 유리하고, 높은 캐리어 농도와 높은 전자 이동도를 가져 높은 전계 포화 속도를 보이는 한편 캐리어 산란이 적어 고속 스위칭(즉, 고주파수 동작)에 유리한 장점이 있다.Group III nitride compound semiconductors, especially gallium nitride (GaN) semiconductors, have the advantages of high breakdown voltage and high band gap, which are advantageous for high power output, and high carrier concentration and high electron mobility, which result in a high field saturation speed, while low carrier scattering, which is advantageous for high-speed switching (i.e., high-frequency operation).
이러한 반도체 디바이스는 많은 열을 발생시키므로 디바이스가 안정적으로 동작할 수 있는 온도 영역에 머물 수 있도록 방열체(heat spreader)와의 결합이 요구된다. 잘 알려진 종래의 접근법 중 하나는 열전도율이 약 149 W/m·K에 불과한 Si(silicon; 규소) 대신에 열을 관리하도록 구성된 SiC(silicon carbide; 탄화규소) 기판 상에 GaN 층을 배치하여 이용하는 것이었다(예컨대, 미국 등록특허 US 9,111,750호). 이와 같이 종래에는 Si 기판 또는 SiC 기판 상에 AlN, GaN 등을 이용한 버퍼 층(buffer layer)을 제조한 후에 {예컨대 AlGaN/GaN HFET(high electron mobility transistor; 고전자이동도 트랜지스터) 디바이스 등의 전자 디바이스의 제조를 위한} 능동층(active layer)으로서의 GaN 에피 층(epilayer)을 그 버퍼 층 위에 올렸다.Since these semiconductor devices generate a lot of heat, they require a combination with a heat spreader to ensure that the devices remain in a temperature range where they can operate stably. One well-known conventional approach is to use a GaN layer disposed on a silicon carbide (SiC) substrate configured to manage heat instead of Si (silicon; silicon; silicon) which has a thermal conductivity of only about 149 W/m K (e.g., U.S. Patent No. 9,111,750). In this manner, a buffer layer using AlN, GaN, etc. is manufactured on a Si or SiC substrate, and then a GaN epilayer as an active layer (for manufacturing electronic devices such as AlGaN/GaN HFET (high electron mobility transistor) devices) is placed on the buffer layer.
그런데 질화 갈륨으로 만들어진 고주파수 고출력 RF 디바이스에 있어서는 열부하를 견디기에 SiC 기판이 가진 350~400 W/m·K 정도의 열전도율로도 충분하지 않았으므로 가장 높은 열전도율을 가지는 재료, 예컨대, 다이아몬드를 이용하는 시도도 뒤따랐다.However, for high-frequency, high-power RF devices made of gallium nitride, the thermal conductivity of 350 to 400 W/m K of the SiC substrate was not sufficient to withstand the thermal load, so attempts were made to use materials with the highest thermal conductivity, such as diamond.
예를 들어 미국 등록특허 US 7,595,507호 및 US 9,359,693호 등에 개시된 바와 같이 다이아몬드 기판 위에 GaN 디바이스를 올리는 기술은, 합성 다이아몬드 기판, 예컨대 CVD 다결정질 다이아몬드 위에 GaN 에피 층(epilayer)을 부착하는 것인데, CVD 다이아몬드를 이처럼 도입하는 것은 여전히 재료 격자의 미스매치(material lattice mismatch), GaN 층과 다이아몬드 층의 열팽창계수의 차이에 의한 보우(bow) 문제가 여전히 남아 있다.For example, a technique for placing a GaN device on a diamond substrate, as disclosed in U.S. Patent Nos. 7,595,507 and 9,359,693, is to attach a GaN epilayer on a synthetic diamond substrate, such as CVD polycrystalline diamond. However, introducing CVD diamond in this manner still has the problem of a bow caused by a material lattice mismatch and a difference in the thermal expansion coefficients of the GaN layer and the diamond layer.
본 개시서는 GaN 반도체에 의해 생성되는 열을 효과적으로 제거할 수 있도록 CVD 다이아몬드 기판을 이용하되 종래 기술에서 발생하는 격자 미스매치, 보우 등의 문제점을 극복할 수 있는 신규한 반도체 디바이스 제조 방법을 제공하는 것을 목적으로 한다.The present disclosure aims to provide a novel method for manufacturing a semiconductor device using a CVD diamond substrate that can effectively remove heat generated by a GaN semiconductor, while overcoming problems such as lattice mismatch and bow that occur in conventional technologies.
구체적으로, 본 개시서에서는 전술한 종래 기술들의 단점을 해결하기 위하여 고품질의 자립 GaN 기판 또는 벌크 GaN 기판 위에 GaN 디바이스를 형성한 후, 그 GaN 디바이스를 분리하여 다이아몬드 기판에 접합시키는 방법이 제공된다.Specifically, the present disclosure provides a method of forming a GaN device on a high-quality self-standing GaN substrate or bulk GaN substrate, and then separating the GaN device and bonding it to a diamond substrate to solve the shortcomings of the above-mentioned conventional technologies.
상기한 바와 같은 본 발명의 목적을 달성하고, 후술하는 본 발명의 특징적인 효과를 실현하기 위한 본 발명의 특징적인 구성은 하기와 같다.The characteristic configuration of the present invention to achieve the purpose of the present invention as described above and to realize the characteristic effects of the present invention described below is as follows.
본 개시서의 일 양상에 따르면 반도체 디바이스 제조 방법이 제공되는바, 그 방법은, 상면에 Ⅲ족 질화물계 화합물의 단결정 층을 포함하는 시작 기판 상에 비정질 탄소(amorphous carbon)층을 형성하는 단계; 상기 비정질 탄소층 위에 상기 Ⅲ족 질화물계 화합물의 반도체 층을 형성 및 성장시키는 단계; 및 상기 시작 기판으로부터 상기 반도체 층을 분리(release)하는 분리 단계를 포함한다.According to one aspect of the present disclosure, a method for manufacturing a semiconductor device is provided, the method comprising: forming an amorphous carbon layer on a starting substrate including a single crystal layer of a group III nitride compound on an upper surface thereof; forming and growing a semiconductor layer of the group III nitride compound on the amorphous carbon layer; and releasing the semiconductor layer from the starting substrate.
바람직하게는, 상기 방법은 분리된 상기 반도체 층을 수용 기판에 부착하는 단계를 더 포함한다.Preferably, the method further comprises a step of attaching the separated semiconductor layer to a receiving substrate.
더 바람직하게는, 상기 수용 기판은 다이아몬드 기판이다. 상기 다이아몬드 기판은 CVD 다결정질 다이아몬드로 구성될 수 있다.More preferably, the receiving substrate is a diamond substrate. The diamond substrate may be composed of CVD polycrystalline diamond.
유리하게는, 상기 비정질 탄소층은 상기 시작 기판 상에 유기금속 화학 기상 증착에 의하여 형성된다. 상기 비정질 탄소층은 단일층 비정질 탄소(monolayer amorphous carbon)층일 수 있다.Advantageously, the amorphous carbon layer is formed on the starting substrate by organometallic chemical vapor deposition. The amorphous carbon layer may be a monolayer amorphous carbon layer.
일 실시 예에서, 상기 분리 단계는, 응력발생층(stressor layer)을 상기 반도체 층 상에 증착하는 단계; 및 상기 반도체 층 및 상기 응력발생층을 상기 시작 기판으로부터 떼어내는 단계를 포함한다.In one embodiment, the separating step comprises: depositing a stressor layer on the semiconductor layer; and separating the semiconductor layer and the stressor layer from the starting substrate.
바람직하게, 상기 응력발생층은 금속층이다.Preferably, the stress-generating layer is a metal layer.
유리하게, 상기 테이프는 가요성 테이프이다.Advantageously, the tape is a flexible tape.
더 구체적으로, 상기 분리 단계에서 점착성 재료를 표면에 가지는 롤러를 상기 응력발생층 위로 굴려, 상기 점착성 재료에 의한 점착력으로써 상기 반도체 층 및 상기 응력발생층을 상기 시작 기판으로부터 떼어낼 수 있다.More specifically, in the separation step, a roller having an adhesive material on its surface is rolled over the stress-generating layer, so that the semiconductor layer and the stress-generating layer can be separated from the starting substrate by the adhesive force of the adhesive material.
바람직하게는, 상기 롤러의 곡률 반경은 상기 시작 기판의 최장 치수(longest dimension)의 1배와 같거나 그보다 클 수 있다.Preferably, the radius of curvature of the roller may be equal to or greater than one time the longest dimension of the starting substrate.
대안으로서, 상기 분리 단계는 상기 응력발생층 위에 테이프를 부착하는 단계를 더 포함할 수 있고, 그 분리 단계에서는 상기 테이프를 이용하여 상기 반도체 층 및 상기 응력발생층을 상기 시작 기판으로부터 떼어낼 수도 있다.Alternatively, the separating step may further include a step of attaching a tape over the stress-generating layer, and in the separating step, the semiconductor layer and the stress-generating layer may be separated from the starting substrate using the tape.
일 실시 예에서 상기 Ⅲ족 질화물계 화합물은 AlxGa1-xN이되, x는 0 이상 1 이하인 실수이다. 여기에서 AlxGa1-xN은 질화 갈륨 및 질화 알루미늄을 포함할 수 있다.In one embodiment, the Group III nitride compound is Al x Ga 1-x N, where x is a real number greater than or equal to 0 and less than or equal to 1. Here, Al x Ga 1-x N may include gallium nitride and aluminum nitride.
본 개시서의 다른 양상에 따르면 반도체 디바이스가 제공되는바, 그 반도체 디바이스는, 상면에 Ⅲ족 질화물계 화합물의 단결정 층을 포함하는 시작 기판; 상기 시작 기판 상에 형성된 비정질 탄소층; 및 상기 비정질 탄소층 상에 형성된 Ⅲ족 질화물계 화합물의 반도체 층을 포함한다.According to another aspect of the present disclosure, a semiconductor device is provided, comprising: a starting substrate including a single crystal layer of a group III nitride compound on an upper surface thereof; an amorphous carbon layer formed on the starting substrate; and a semiconductor layer of a group III nitride compound formed on the amorphous carbon layer.
본 개시서의 또 다른 양상에 따르면 반도체 디바이스가 제공되는바, 그 반도체 디바이스는, 다이아몬드 기판; 및 상기 다이아몬드 기판 위에 부착된 Ⅲ족 질화물계 화합물의 반도체 층을 포함하는데, 상기 반도체 층은 비정질 탄소층 상에 형성되었다가 상기 비정질 탄소층으로부터 분리된 것이다.According to another aspect of the present disclosure, a semiconductor device is provided, comprising: a diamond substrate; and a semiconductor layer of a group III nitride compound attached on the diamond substrate, the semiconductor layer being formed on an amorphous carbon layer and then separated from the amorphous carbon layer.
일 실시 예에서, 상기 반도체 층은 상기 비정질 탄소층으로부터의 잔여물이 열 및 압력 중 적어도 하나에 의하여 변형된 부위를 포함한다.In one embodiment, the semiconductor layer comprises a region where the residue from the amorphous carbon layer is deformed by at least one of heat and pressure.
본 개시서의 반도체 디바이스 제조 방법에 의하면, 고품질의 자립 GaN 기판 또는 벌크 GaN 기판 위에 GaN 디바이스를 형성하는 방식으로 전위 밀도(dislocation density)가 낮고 보우가 저감된 저결함, 고품질의 GaN 디바이스를 제작할 수 있으므로 디바이스의 열 발생이 줄어들고 수명이 연장되는 등 신뢰성이 개선되는 효과가 있다.According to the semiconductor device manufacturing method of the present disclosure, a low-defect, high-quality GaN device with low dislocation density and reduced bow can be manufactured by forming the GaN device on a high-quality self-standing GaN substrate or bulk GaN substrate, thereby reducing heat generation of the device and extending its lifespan, thereby improving reliability.
또한, 본 개시서에 따르면, 다이아몬드 기판의 우수한 열전도성을 효과적으로 이용할 수 있어 종래의 다이아몬드 기판 상 질화갈륨(GaN-on-diamond) 디바이스의 신뢰성을 향상시킬 수 있는 효과가 있다.In addition, according to the present disclosure, the excellent thermal conductivity of a diamond substrate can be effectively utilized, thereby having the effect of improving the reliability of a conventional gallium nitride (GaN-on-diamond) device on a diamond substrate.
본 발명의 이해를 위하여 본 개시서의 방법이 실제로 수행되는 과정을 보이기 위하여 실시 예들이 첨부된 도면을 참조로 하여 설명될 것인바, 이는 비한정적인 예시일 뿐이며, 본 개시서가 속한 기술분야에서 통상의 지식을 가진 사람(이하 "통상의 기술자"라 함)에게 있어서는 또 다른 발명에 이르는 추가의 노력 없이 이 도면들에 기초하여 다른 도면들이 얻어질 수 있음을 물론이다.
도 1은 본 개시서에 따른 반도체 디바이스 제조 방법의 주요 단계들을 나타낸 다이어그램이다.
도 2는 도 1의 각 단계에 대하여 개념적으로 도시한 반도체 디바이스의 사시도들이다.In order to understand the present invention, examples will be described with reference to the accompanying drawings to show a process in which the method of the present disclosure is actually performed. However, these are only non-limiting examples, and it should be understood that a person having ordinary knowledge in the technical field to which the present disclosure belongs (hereinafter referred to as “ordinary skilled in the art”) can obtain other drawings based on these drawings without additional efforts leading to another invention.
FIG. 1 is a diagram illustrating main steps of a method for manufacturing a semiconductor device according to the present disclosure.
Figure 2 is a perspective view of a semiconductor device conceptually illustrating each step of Figure 1.
후술하는 본 개시서에 따른 반도체 디바이스 및 반도체 디바이스 제조 방법의 원리에 대한 상세한 설명은, 본 개시서에서 나타나는 발명의 목적들, 기술적 해법들 및 장점들을 분명하게 하기 위하여 본 발명이 실시될 수 있는 특정 실시 예를 예시로서 도시하는 첨부 도면을 참조한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 본 개시서에 따른 반도체 구조는 도면에 나타난 바와 같은 길이 비율을 가지지 않으며, 도면 각 부분의 치수는 본 발명의 범위를 한정하지도 않고 설명의 목적으로 보이기 위하여 나타낸 것에 불과하다는 점이 이해될 것이다. 예를 들어, 도면에 나타난 요소들 몇몇의 치수는 다양한 실시 예들의 이해를 돕기 위한 것이다. 덧붙이자면, 설명 및 도면은 기재된 순서대로만 되어 있음을 의미하지 않는다. 통상의 기술자는 특정 순서로 설명 또는 도시된 작용들 및/또는 단계들이 그러한 순서에 대한 특별한 한정이 필요하지 않을 수 있다는 점을 이해할 수 있을 것이다.The detailed description of the principle of the semiconductor device and the semiconductor device manufacturing method according to the present disclosure described below refers to the accompanying drawings, which illustrate specific embodiments in which the present disclosure can be implemented, in order to clarify the objectives, technical solutions, and advantages of the invention disclosed in the present disclosure. In the description with reference to the accompanying drawings, the same components are given the same reference numerals regardless of the drawing numbers, and redundant descriptions thereof will be omitted. It will be understood that the semiconductor structure according to the present disclosure does not have the same length ratio as shown in the drawings, and the dimensions of each part of the drawings are only shown for the purpose of explanation and do not limit the scope of the present disclosure. For example, the dimensions of some of the elements shown in the drawings are for the purpose of helping the understanding of various embodiments. In addition, the description and drawings do not mean that they are in the order described. A person skilled in the art will understand that the operations and/or steps described or illustrated in a specific order may not require any special limitation to such order.
실시 예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 실시될 수 있다. 따라서, 실시 예들은 특정한 개시형태로 한정되는 것이 아니며, 본 개시서의 범위는 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.Specific structural or functional descriptions of the embodiments are disclosed for illustrative purposes only and may be modified and implemented in various forms. Accordingly, the embodiments are not limited to a specific disclosed form, and the scope of the present disclosure includes modifications, equivalents, or alternatives included in the technical idea.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.Although the terms first or second may be used to describe various components, such terms should be construed only for the purpose of distinguishing one component from another. For example, a first component may be referred to as a second component, and similarly, a second component may also be referred to as a first component.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 또한, 어떤 구성요소가 다른 구성요소 '상에' 있다고 언급된 때에는, 그 다른 구성요소 '바로 위에' 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.When it is said that a component is "connected" to another component, it should be understood that it may be directly connected or connected to that other component, but that there may also be other components present in between. Also, when it is said that a component is "on" another component, it should be understood that it may be "directly above" that other component, but that there may also be other components present in between.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 개시서에서, "포함하다" 또는 "가지다" 등의 용어는 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Singular expressions include plural expressions unless the context clearly indicates otherwise. In this disclosure, the terms "comprises" or "has" and the like are intended to specify the presence of a described feature, number, step, operation, component, part, or combination thereof, but should be understood to not preclude the possibility of the presence or addition of one or more other features, numbers, steps, operations, components, parts, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 개시서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms defined in commonly used dictionaries should be interpreted as having a meaning consistent with the meaning they have in the context of the relevant art, and will not be interpreted in an idealized or overly formal sense unless explicitly defined in this disclosure.
본 개시서에 있어서 '에피택시(epitaxy)' 또는 '에피택시얼 성장(epitaxial growth)'은 결정 기저 위에 방향성을 가진 결정막이 성장하는 현상인바, 기저의 결정은 성장되는 물질과 같을 수도 있고 유사한 격자 구조의 다른 물질일 수 있다. 본 개시서에서 기술되는 GaN 디바이스의 에피택시얼 성장을 위하여 MOCVD(metalorganic chemical vapour deposition; 유기금속화학기상증착), MBE(molecular beam epitaxy; 분자선 에피택시), ALD(atomic layer deposition; 원자층 증착) 등의 방법들이 적용될 수 있음은 통상의 기술자에게 잘 알려진 바와 같다.In the present disclosure, 'epitaxy' or 'epitaxial growth' refers to a phenomenon in which a oriented crystal film grows on a crystal base, wherein the crystal of the base may be the same as the material being grown or may be a different material having a similar lattice structure. It is well known to those skilled in the art that methods such as MOCVD (metalorganic chemical vapour deposition), MBE (molecular beam epitaxy), and ALD (atomic layer deposition) can be applied for the epitaxial growth of the GaN device described in the present disclosure.
또한, 본 개시서에 있어서 '다이아몬드 기판(diamond substrate)'은 서로 대체가능하게 쓰인 용어들인바, 예컨대, 그러한 다이아몬드 기판은 소정의 직경(예컨대, 4인치 혹은 100mm 이상)을 가지는 다결정질 다이아몬드 기판을 포함할 수 있음을 통상의 기술자는 이해할 수 있을 것이다.Additionally, in the present disclosure, the terms 'diamond substrate' are used interchangeably, and for example, a person skilled in the art will understand that such a diamond substrate may include a polycrystalline diamond substrate having a predetermined diameter (e.g., 4 inches or 100 mm or more).
본 개시서에 있어서, "반도체 층"은 고주파수 트랜지스터, 고전압 스위치, 쇼트키 다이오드, 및/또는 레이저 다이오드, LED 등과 같은 광전자 디바이스, 기타 전자 디바이스들의 구현에 필요한 반도체의 능동층(active layer)으로서의 반도체 층 구조를 포함하는 용어이다.In the present disclosure, the term "semiconductor layer" is a term that includes a semiconductor layer structure as an active layer of semiconductor necessary for implementing optoelectronic devices such as high-frequency transistors, high-voltage switches, Schottky diodes, and/or laser diodes, LEDs, and other electronic devices.
예를 들어 반도체 층은 복수개의 층으로 형성될 수 있는바, 예컨대, Ⅲ족 질화물계 화합물에 속한 GaN 반도체 층과 AlGaN 반도체 층은 함께 AlGaN/GaN HFET와 같은 능동 디바이스를 구성할 수 있다.For example, the semiconductor layer can be formed of multiple layers, for example, a GaN semiconductor layer belonging to a group III nitride compound and an AlGaN semiconductor layer can be formed together to form an active device such as an AlGaN/GaN HFET.
본 개시서에 있어서, "층"이라는 용어는 기저면(underlying surface)의 적어도 일부 위에 연속적이거나 불연속적인 방식으로 배치된 재료를 지칭한다. 또한, "층"이라는 용어는 그 배치된 재료가 반드시 일정한 두께를 가졌음을 의미하지는 않는다. 그 배치된 재료는 일정한 두께 또는 변화하는 두께 중 어떤 것이라도 가질 수 있다. 게다가 본 개시서에서 이용되는 어느 하나의 "층"은, 문맥상 분명하게 달리 나타내지 않았다면, 단일 층 또는 복수의 층들을 지칭할 수 있다. 본 개시서에 있어서, "~ 상에 배치"되었다는 표현 혹인 "~ 위에 배치"되었다는 표현, 및 "~ 사이에 배치"되었다는 표현은, 달리 명시하지 않았다면, 서로 직접 접촉하도록 배치되었거나 그 사이에 개재하는 다른 층들을 통하여 간접적으로 그렇게 배치되었음을 의미한다. 더욱이 "~ 상에", "~ 위에"는 층들/디바이스들 간의 서로 상대적인 위치를 나타낸 것에 불과한데, 이는 관찰자의 보는 시점에 따라 다르게 보일 수 있기 때문이다. 또한, "~ 상에(위에) 형성"되었다는 것은 넓은 의미를 가지는바, 어느 층이 다른 층 위에 형성되었다는 것은 그 다른 층에 대한 직접적인 물리적 접촉을 의미하지 않는다. 예를 들어, "기판 상에 반도체 층이 형성"되었다고 할 때에는 그 반도체 층과 그 기판 사이에 개재하는 하나 이상의 층들이 있을 수 있다. 반면에 "~ 바로 위에 형성"되었다는 것은 직접적인 물리적 접촉을 의미한다.In this disclosure, the term "layer" refers to a material that is disposed in a continuous or discontinuous manner over at least a portion of an underlying surface. Furthermore, the term "layer" does not necessarily imply that the disposed material has a constant thickness. The disposed material may have either a constant thickness or a varying thickness. Furthermore, any "layer" used in this disclosure may refer to a single layer or multiple layers, unless the context clearly indicates otherwise. In this disclosure, the expressions "disposed on" or "disposed over" and "disposed between" mean, unless otherwise indicated, that they are disposed in direct contact with each other or indirectly so disposed through other intervening layers. Furthermore, "on" and "over" merely indicate relative positions between layers/devices, which may be viewed differently depending on the viewing perspective of the observer. Also, "formed on ~" has a broad meaning, and when a layer is formed on another layer, it does not imply direct physical contact with that other layer. For example, when it is said that "a semiconductor layer is formed on a substrate," there may be one or more layers interposed between the semiconductor layer and the substrate. On the other hand, "formed directly on ~" implies direct physical contact.
본 발명은 본 개시서에 표시된 실시 예의 모든 가능한 조합들을 망라한다. 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시 예에 관련하여 본 발명의 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 즉, 본 발명의 실시 예들은 본 발명의 이상적인 실시 예의 개념을 나타낸 반도체 디바이스의 도면을 참조하여 설명되나, 도시된 바와 같은 구조의 특정 영역 형상에 한정되는 것으로 간주되어서는 아니 되고, 제조에 의한 결과물이 가지는 형상으로서 다양한 변형물들이 포함될 수 있다. 도면들에 도시된 영역들은 그 특성과 형상에 있어서 개념적으로 나타낸 것이고, 구조, 영역의 정확한 형상을 도시하기 위한 것이 아니며, 본 발명의 범위를 한정하기 위한 것도 아니다. 예를 들어, 도면들에 직사각형 블록으로 도시된 영역은 흔히 테이퍼지거나 굴곡지거나 둥글 수 있다.The present invention encompasses all possible combinations of the embodiments set forth in this disclosure. It should be understood that the various embodiments of the present invention are different from each other, but are not necessarily mutually exclusive. For example, specific shapes, structures, and characteristics described herein may be implemented in other embodiments without departing from the spirit and scope of the present invention with respect to one embodiment. That is, although the embodiments of the present invention are described with reference to drawings of semiconductor devices illustrating the concept of ideal embodiments of the present invention, they should not be considered limited to the specific region shapes of the structures as illustrated, and various modifications may be included as shapes of the resulting products by manufacturing. The regions illustrated in the drawings are conceptually illustrated in terms of their characteristics and shapes, and are not intended to depict the exact shapes of the structures, regions, or to limit the scope of the present invention. For example, regions illustrated as rectangular blocks in the drawings may often be tapered, curved, or rounded.
각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.It should be understood that the location or arrangement of individual components within each disclosed embodiment may be changed without departing from the spirit and scope of the present invention. Accordingly, the following detailed description is not intended to be taken in a limiting sense, and the scope of the present invention is defined only by the appended claims, along with the full scope equivalent to which such claims are entitled, if properly described.
본 개시서에서 달리 표시되거나 분명히 문맥에 모순되지 않는 한, 단수로 지칭된 항목은, 그 문맥에서 달리 요구되지 않는 한, 복수의 것을 아우른다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 반도체 기술분야의 통상의 기술자에게 잘 알려진 재료, 공정 등에 관한 것이며 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그에 대한 과도하게 상세한 설명은 생략한다.Unless otherwise indicated in this disclosure or clearly contradicted by context, items referred to in the singular include the plural unless the context otherwise requires. In addition, in describing the present invention, if a specific description of a related known configuration or function is determined to be related to materials, processes, etc. that are well known to those skilled in the art of semiconductor technology and may obscure the gist of the present invention, an excessively detailed description thereof will be omitted.
이하, 통상의 기술자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, in order to enable those skilled in the art to easily practice the present invention, preferred embodiments of the present invention will be described in detail with reference to the attached drawings.
도 1을 참조하면, 본 개시서에 따른 반도체 디바이스 제조 방법의 주요 단계들이 도시되어 있다. 그 각 단계는 도 2에 도시된 반도체 디바이스의 사시도들에 대응한다.Referring to FIG. 1, main steps of a method for manufacturing a semiconductor device according to the present disclosure are illustrated. Each step corresponds to a perspective view of the semiconductor device illustrated in FIG. 2.
도 1 및 도 2에 나타난 바와 같이, 본 개시서의 반도체 디바이스 제조 방법은, 먼저, 상면에 Ⅲ족 질화물계 화합물의 단결정 층을 포함하는 시작 기판(100) 상에 비정질 탄소(amorphous carbon; 200)층을 형성하는 단계(S100)를 포함한다.As shown in FIGS. 1 and 2, the semiconductor device manufacturing method of the present disclosure first includes a step (S100) of forming an amorphous carbon (200) layer on a starting substrate (100) including a single crystal layer of a group III nitride compound on an upper surface.
여기에서 상기 Ⅲ족 질화물계 화합물은 AlxGa1-xN이되, x는 0 이상 1 이하인 실수이다. 즉, AlxGa1-xN은 질화 갈륨 및 질화 알루미늄을 포함할 수 있다.Here, the Group III nitride compound is Al x Ga 1-x N, where x is a real number greater than or equal to 0 and less than or equal to 1. That is, Al x Ga 1-x N may include gallium nitride and aluminum nitride.
따라서 예컨대, 시작 기판(100)은 Si 또는 SiC 기판 위에 GaN 단결정층이 형성된 것(GaN on Si/SiC)이거나 자립(free-standing) GaN 기판 또는 벌크(bulk) GaN 기판일 수 있는바 이들을 GaN 시작 기판이라고 통칭할 수 있다.Therefore, for example, the starting substrate (100) may be a GaN single crystal layer formed on a Si or SiC substrate (GaN on Si/SiC), a free-standing GaN substrate, or a bulk GaN substrate, and these may be collectively referred to as a GaN starting substrate.
GaN 시작 기판의 상면은 극성 면(polar surface)일 수 있는바, 즉, 그 상면의 주 법선(surface normal)은 +c 방향 또는 -c 방향의 결정학적 방향을 가지거나 그로부터 5도 이하의 각도 차이가 나는 결정학적 방향을 가질 수 있다.The top surface of the GaN starting substrate can be a polar surface, i.e., the surface normal of the top surface can have a crystallographic orientation in the +c direction or the -c direction or a crystallographic orientation that deviates from it by an angle of 5 degrees or less.
예를 들어, GaN 시작 기판의 상면이 Ga-면인 경우, 그 반대면은 N-면일 수 있고, GaN 시작 기판의 상면이 N-면인 경우, 그 반대면은 Ga-면일 수 있다.For example, if the top surface of the GaN starting substrate is the Ga-plane, the opposite surface may be the N-plane, and if the top surface of the GaN starting substrate is the N-plane, the opposite surface may be the Ga-plane.
또한, 비정질 탄소층(200)은 단일층 비정질 탄소(monolayer amorphous carbon)로 구성될 수 있으나 이에 한정되지 않는바, 2~3층으로 구성된 비정질 탄소층도 포함된다.In addition, the amorphous carbon layer (200) may be composed of a single layer of amorphous carbon, but is not limited thereto, and an amorphous carbon layer composed of two to three layers is also included.
예를 들어, 이 비정질 탄소층(200)은 시작 기판(100) 상에 CVD, MBE, ALD 등의 증착, 특히 유기금속 화학 기상 증착(MOCVD)에 의하여 형성될 수 있으나 이 한정되지 않는다.For example, the amorphous carbon layer (200) may be formed on the starting substrate (100) by deposition such as CVD, MBE, ALD, etc., particularly metal-organic chemical vapor deposition (MOCVD), but is not limited thereto.
다음으로, 본 개시서의 반도체 디바이스 제조 방법은, 상기 비정질 탄소층(200) 위에 상기 Ⅲ족 질화물계 화합물의 반도체 층(300)을 형성 및 성장시키는 단계(S200)를 더 포함한다.Next, the method for manufacturing a semiconductor device of the present disclosure further includes a step (S200) of forming and growing a semiconductor layer (300) of a group III nitride compound on the amorphous carbon layer (200).
예를 들어, 반도체 층(300)의 형성 및 성장은 에피택시 공정에 의하여 수행될 수 있다.For example, the formation and growth of the semiconductor layer (300) can be performed by an epitaxy process.
이에 따라 단계(S200)에서, 반도체 디바이스는, 상면에 Ⅲ족 질화물계 화합물의 단결정 층을 포함하는 시작 기판(100), 그 시작 기판 상에 형성된 비정질 탄소층(200), 및 상기 비정질 탄소층(200) 상에 형성된 Ⅲ족 질화물계 화합물의 반도체 층(300)을 포함한다.Accordingly, in step (S200), the semiconductor device includes a starting substrate (100) including a single crystal layer of a group III nitride compound on an upper surface, an amorphous carbon layer (200) formed on the starting substrate, and a semiconductor layer (300) of a group III nitride compound formed on the amorphous carbon layer (200).
단일층 비정질 탄소층(200)은 순수한 그래핀(graphene) 층과 달리 반도체 층(300)이 상기 시작 기판(100) (및 그 비정질 탄소층(200)) 위에서 성장할 때, 상기 시작 기판(100)의 단결정 층과 동일한 결정 구조(예컨대, 육방정계 결정 구조)로 반도체 층(300)이 성장하는 것을 차단하지 않는다. 즉, 단일층 비정질 탄소층(200)이 시작 기판(100)에 적용되어도, 시작 기판(100)의 Ⅲ족 질화물계 화합물과 동일한 결정 구조를 가지는 반도체 층(300)이 상기 단일층 비정질 탄소층 위에서 용이하게 성장할 수 있다.Unlike a pure graphene layer, a single-layer amorphous carbon layer (200) does not block the semiconductor layer (300) from growing with the same crystal structure (e.g., hexagonal crystal structure) as the single-crystal layer of the starting substrate (100) (and the amorphous carbon layer (200)) when the semiconductor layer (300) is grown on the starting substrate (100). That is, even if a single-layer amorphous carbon layer (200) is applied to the starting substrate (100), a semiconductor layer (300) having the same crystal structure as the group-III nitride compound of the starting substrate (100) can be easily grown on the single-layer amorphous carbon layer.
다만, 단일층이 아닌 2~3층으로 비정질 탄소층(200)이 구성되는 경우에도 단일층 비정질 탄소와 유사한 효과가 있다는 점을 통상의 기술자는 이해할 수 있을 것이다.However, a person skilled in the art will be able to understand that even if the amorphous carbon layer (200) is composed of 2 to 3 layers rather than a single layer, there is an effect similar to that of a single-layer amorphous carbon.
예를 들어, GaN 시작 기판(100)의 상면이 Ga-면인 경우, 그 극성에 따른 반도체 층(300)의 성장에 의하여 반도체 층(300)의 하면은 N-면, 상면은 Ga-면이 된다. GaN 시작 기판(100)의 상면이 N-면인 경우, 그 극성에 따라 반도체 층(300)의 하면은 Ga-면, 상면은 N-면이 된다.For example, when the upper surface of the GaN starting substrate (100) is the Ga-plane, the lower surface of the semiconductor layer (300) becomes the N-plane and the upper surface becomes the Ga-plane due to the growth of the semiconductor layer (300) according to its polarity. When the upper surface of the GaN starting substrate (100) is the N-plane, the lower surface of the semiconductor layer (300) becomes the Ga-plane and the upper surface becomes the N-plane according to its polarity.
계속해서 도 1 및 도 2를 참조하면, 본 개시서의 반도체 디바이스 제조 방법은 상기 비정질 탄소층(200)의 상하를 분리함으로써 시작 기판(100)으로부터 반도체 층(300)을 분리(release)하는 분리 단계(S300)를 더 포함한다.Continuing with reference to FIGS. 1 and 2, the semiconductor device manufacturing method of the present disclosure further includes a separation step (S300) of separating (releasing) the semiconductor layer (300) from the starting substrate (100) by separating the upper and lower portions of the amorphous carbon layer (200).
일 실시 예에서 분리 단계(S300)는 응력발생층(stressor layer; 400)을 반도체 층(300) 상에 증착(S320)하고, 반도체 층(300) 및 응력발생층(400)을 시작 기판(100)으로부터 떼어냄(S360)으로써 수행될 수 있다.In one embodiment, the separation step (S300) may be performed by depositing a stressor layer (400) on a semiconductor layer (300) (S320) and detaching the semiconductor layer (300) and the stressor layer (400) from the starting substrate (100) (S360).
여기에서 응력발생(stressor)층은 시작 기판(100)과 반도체 층(300) 사이의 분리를 용이하게 하기 위하여 응력을 발생시켜 반도체 층(300)의 하부에 위치한 비정질 탄소층(200)의 크랙(crack) 혹은 파단(fracture)을 유도 및 전파하는 역할을 하는 재료층을 지칭한다. 응력 발생층은 예를 들어 고응력의 금속막, 예컨대 니켈(Ni)막으로 구성될 수 있으며, 예컨대 증착에 의하여 반도체 층(300) 상에 형성될 수 있다.Here, the stressor layer refers to a material layer that generates stress to facilitate separation between the starting substrate (100) and the semiconductor layer (300) and induces and propagates a crack or fracture of the amorphous carbon layer (200) located under the semiconductor layer (300). The stressor layer may be composed of, for example, a high-stress metal film, for example, a nickel (Ni) film, and may be formed on the semiconductor layer (300) by, for example, deposition.
구체적으로, 분리 단계(S300), 특히 단계(S360)에서는, 점착성 재료(510)를 표면에 가지는 롤러(500)를 응력발생층(400) 위로 굴려, 상기 점착성 재료(510)에 의한 점착력으로써 반도체 층(300) 및 응력발생층(400)을 시작 기판(100)으로부터 떼어낼 수 있다.Specifically, in the separation step (S300), particularly in the step (S360), a roller (500) having an adhesive material (510) on its surface is rolled over the stress-generating layer (400), so that the semiconductor layer (300) and the stress-generating layer (400) can be separated from the starting substrate (100) by the adhesive force of the adhesive material (510).
비람직하게는, 반도체 층(300) 및 응력발생층(400)에 롤러(500)에 의하여 가해지는 응력(stress)에 의하여 반도체 층(300)에 손상이 가해지지 않도록, 롤러(500)의 곡률 반경은 시작 기판(100)의 최장 치수(longest dimension)의 1배와 같거나 그보다 클 수 있다.Preferably, the radius of curvature of the roller (500) may be equal to or greater than one time the longest dimension of the starting substrate (100) so that the semiconductor layer (300) is not damaged by the stress applied by the roller (500) to the semiconductor layer (300) and the stress-generating layer (400).
여기에서 최장 치수(longest dimension)는 물체에 포함된 어느 한 지점에서 다른 한 지점까지의 거리가 가질 수 있는 가장 큰 값을 지칭한다.Here, the longest dimension refers to the largest value that the distance from one point in an object to another point can have.
대안으로서, 분리 단계(S300)는, 응력발생층(400) 위에 테이프(500'; 미도시)를 부착하는 단계(S340; 미도시)를 더 포함할 수 있고, 단계(S360)에서는 테이프(500')를 이용하여 반도체 층(300) 및 응력발생층(400)을 시작 기판(100)으로부터 떼어낼 수도 있다.Alternatively, the separation step (S300) may further include a step (S340; not shown) of attaching a tape (500'; not shown) on the stress-generating layer (400), and in step (S360), the semiconductor layer (300) and the stress-generating layer (400) may be separated from the starting substrate (100) using the tape (500').
테이프(500')는 응력발생층(400)에 강하게 접착되어 응력발생층(400)을 반도체 층(300)과 함께 시작 기판(100)으로부터 떼어내는 역할을 하는바, 이를 위한 테이프(500')는 가요성 테이프일 수 있다.The tape (500') is strongly adhered to the stress-generating layer (400) and serves to separate the stress-generating layer (400) from the starting substrate (100) together with the semiconductor layer (300). The tape (500') for this purpose may be a flexible tape.
본 개시서에서는 기계적인 방식으로 시작 기판(100)으로부터 반도체 층(300)을 분리하는 예시만이 설명되었으나, 통상의 기술자는 다른 방식, 예컨대 레이저를 이용하는 광학적 방식으로도 시작 기판으로부터 반도체 층을 분리할 수 있다는 점을 이해할 것이다.Although the present disclosure only describes an example of separating a semiconductor layer (300) from a starting substrate (100) by a mechanical method, those skilled in the art will understand that the semiconductor layer can also be separated from the starting substrate by other methods, for example, an optical method using a laser.
다음으로, 본 개시서의 반도체 디바이스 제조 방법은 분리된 반도체 층(300)을 수용 기판(600)에 부착하는 단계(S400)를 더 포함할 수 있다.Next, the method for manufacturing a semiconductor device of the present disclosure may further include a step (S400) of attaching a separated semiconductor layer (300) to a receiving substrate (600).
여기에서 수용 기판(600)은 다이아몬드 기판일 수 있다. 다이아몬드 기판은, 예컨대, 화학 기상 증착(CVD; chemical vapor deposition) 등의 증착 공정 후 래핑(lapping)과 폴리싱(polishing) 공정 등을 통하여 200 마이크로미터 또는 이보다 더 큰 두께를 가지도록 제조된 다결정질 다이아몬드 기판일 수 있다. 바람직하게는 상기 다이아몬드 기판은 350 마이크로미터 또는 이보다 더 큰 두께를 가진다.Here, the receiving substrate (600) may be a diamond substrate. The diamond substrate may be a polycrystalline diamond substrate manufactured to have a thickness of 200 micrometers or greater through, for example, a deposition process such as chemical vapor deposition (CVD) followed by a lapping process and a polishing process. Preferably, the diamond substrate has a thickness of 350 micrometers or greater.
종래 기술에 따라 다이아몬드 기판 위에 다른 층의 개재 없이 GaN 반도체 층(300)을 바로 형성하는 경우 문제가 있었다. 질화 갈륨은 다이아몬드의 격자 상수(lattice constants)와 상이한 격자 상수를 가지는데, 이와 상이한 격자 상수를 가지는, 즉, 격자 미스매치(lattice-mismatched)인 다이아몬드 기판 위에 바로 GaN 반도체 층(300)을 올리는 것은 심각한 전위(location) 및 응력변형을 발생시킬 수 있다. 여기에서 '전위'는 원자 단위의 격자 구조에서 규칙이 파괴된 상태의 선결함을 지칭한다. 이러한 선결함은 격자 내에 있는 원자들이 국부적으로 정상적인 원자 배열에서 이탈됨에 따라 형성되는 결함인데, GaN 반도체 층이 충분히 낮은 전위 밀도(dislocation density)를 가져야 광전자 또는 전자 디바이스의 제조에 적합해지므로, 이 전위를 방지하기 위하여 종래에는 상대적으로 두꺼운 버퍼 층을 둘 수밖에 없었다.There was a problem when forming a GaN semiconductor layer (300) directly on a diamond substrate without the intervention of another layer according to the conventional technology. Gallium nitride has a lattice constant different from that of diamond, and placing a GaN semiconductor layer (300) directly on a diamond substrate having a lattice constant different from that of diamond, that is, a lattice-mismatched diamond substrate, can cause serious dislocations and stress strain. Here, 'dislocation' refers to a defect in which the order of the lattice structure at the atomic level is destroyed. This defect is a defect formed when atoms in the lattice are locally deviated from the normal atomic arrangement. Since the GaN semiconductor layer must have a sufficiently low dislocation density to be suitable for the manufacture of optoelectronic or electronic devices, a relatively thick buffer layer had to be provided in the past to prevent this dislocation.
그 반면에, 본 개시서에서 다이아몬드 기판과 반도체 층을 따로 제조하여 이를 접합하는 방식을 취함으로써 버퍼 층을 두지 않아도 되므로 버퍼 층이 종래에 반도체 층과 다이아몬드 기판 사이에 열 장벽으로 작용하였던 단점이 극복될 수 있고 다이아몬드 기판의 우수한 열전도성을 충분히 활용할 수 있게 된다. 특히, 본 개시서의 방법에 따르면 반도체 층이 동일한 육방정계의 격자 구조를 가진 재료, 특히 동일 재료의 단결정 층 상에서 성장함으로써 전위의 발생이 억제되고 보우(bow)가 감소함으로써 반도체 층의 품질이 개선된다.On the other hand, since the present disclosure adopts a method of manufacturing the diamond substrate and the semiconductor layer separately and then bonding them, the buffer layer does not need to be provided, so the disadvantage of the buffer layer conventionally acting as a thermal barrier between the semiconductor layer and the diamond substrate can be overcome, and the excellent thermal conductivity of the diamond substrate can be sufficiently utilized. In particular, according to the method of the present disclosure, the semiconductor layer is grown on a material having the same hexagonal lattice structure, particularly on a single crystal layer of the same material, so that the generation of dislocations is suppressed and the bow is reduced, thereby improving the quality of the semiconductor layer.
단게(S400) 다음으로 본 개시서의 반도체 디바이스 제조 방법은 반도체 층(300)으로부터 응력발생층(400)을 제거하는 단계(S500)를 더 포함할 수 있다.Next to the step (S400), the method for manufacturing a semiconductor device of the present disclosure may further include a step (S500) of removing a stress-generating layer (400) from a semiconductor layer (300).
그 후, 반도체 층(300) 상에 다양한 광전자 또는 전자 디바이스들이 제작될 수 있을 것이나 그러한 디바이스의 제작 단계는 응력발생층(400)이 부착되기 전에 반도체 층(400)에 대해서도 이루어질 수 있다.Thereafter, various optoelectronic or electronic devices may be fabricated on the semiconductor layer (300), but the fabrication step of such devices may also be performed on the semiconductor layer (400) before the stress-generating layer (400) is attached.
이에 따라, 반도체 디바이스는, 다이아몬드 기판; 및 상기 다이아몬드 기판 위에 부착된 Ⅲ족 질화물계 화합물의 반도체 층(300)을 포함할 수 있는데, 여기에서 반도체 층(300)은 비정질 탄소층(200) 상에 형성되었다가 비정질 탄소층(200)으로부터 분리된 것이므로 반도체 층(300)은 상기 비정질 탄소층(200)으로부터의 잔여물, 또는 그 잔여물이 열 및 압력 중 적어도 하나에 의하여 변형된 부위를 포함할 수 있다.Accordingly, the semiconductor device may include a diamond substrate; and a semiconductor layer (300) of a group III nitride compound attached on the diamond substrate, wherein the semiconductor layer (300) is formed on an amorphous carbon layer (200) and then separated from the amorphous carbon layer (200), so that the semiconductor layer (300) may include a residue from the amorphous carbon layer (200), or a portion where the residue is deformed by at least one of heat and pressure.
이상에서는 선별된 몇몇 실시 예에 한하여 본 발명이 설명되었으나 통상의 기술자는 본 개시서가 기초로 한 개념을 용이하게 이해할 수 있으며, 본 발명의 몇몇 목적들을 수행하기 위한 타 구조체 및 공정들의 설계의 기초로서 그 개념을 용이하게 활용할 수 있을 것이다. 본 개시서의 반도체 디바이스 제조 방법에 따르면, 자립 GaN 기판 또는 벌크 GaN 기판 상에 GaN 반도체 층을 성장시킴으로써 저전위, 저 보우의 고품질 GaN 반도체 디바이스를 제조하면서도 고가의 자립 GaN 기판 또는 벌크 GaN 기판을 재사용할 수 있는 장점이 있다. 또한, 자립 GaN 기판 또는 벌크 GaN 기판을 그대로 활용하는 경우에 비해 다이아몬드 기판의 우수한 열전도성을 효과적으로 이용할 수 있는 장점이 있다.While the present invention has been described above with reference to only a few selected embodiments, those skilled in the art will readily understand the concepts upon which the present disclosure is based, and will readily utilize the concepts as a basis for designing other structures and processes for carrying out some of the purposes of the present invention. According to the method for manufacturing a semiconductor device of the present disclosure, by growing a GaN semiconductor layer on a self-standing GaN substrate or a bulk GaN substrate, it has the advantage of manufacturing a high-quality GaN semiconductor device with low dislocation and low bow while allowing reuse of an expensive self-standing GaN substrate or bulk GaN substrate. In addition, compared to the case where the self-standing GaN substrate or the bulk GaN substrate is utilized as is, it has the advantage of being able to effectively utilize the excellent thermal conductivity of the diamond substrate.
이처럼 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시 예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시 예들에 한정되는 것은 아니며, 통상의 기술자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.Although the present invention has been described with specific details such as specific components and limited embodiments and drawings, these have been provided only to help a more general understanding of the present invention, and the present invention is not limited to the embodiments, and those skilled in the art may make various modifications and variations from this description.
따라서, 본 발명의 사상은 상기 설명된 실시 예에 국한되어 정해져서는 아니되며, 본 개시서에 첨부된 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 요소, 구조, 디바이스 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.Therefore, the spirit of the present invention should not be limited to the embodiments described above, and all things equivalent to or modified by the appended claims of this disclosure as well as the same shall fall within the scope of the spirit of the present invention. For example, appropriate results may be achieved even if the described techniques are performed in a different order from the described method, and/or the described elements, structures, devices, etc., are combined or combined in a different form from the described method, or are replaced or substituted by other elements or equivalents.
그와 같이 균등하게 또는 등가적으로 변형된 것에는, 예컨대 본 발명에 따른 방법을 실시한 것과 동일한 결과를 낼 수 있는 방법이 포함될 것인 바, 본 발명의 진의 및 범위는 전술한 예시들에 의하여 제한되어서는 아니되며, 법률에 의하여 허용 가능한 가장 넓은 의미로 이해되어야 한다.Such equivalent or equivalent modifications would include, for example, a method capable of producing the same results as those obtained by carrying out the method according to the present invention, and the spirit and scope of the present invention should not be limited by the examples set forth above, but should be understood in the broadest sense permissible by law.
100: 시작 기판
200: 비정질 탄소층
300: 반도체 층
400: 응력발생층
500: 점착성 재료를 표면에 가지는 롤러
500': 테이프
600: 수용 기판100: Starting board
200: Amorphous carbon layer
300: Semiconductor layer
400: Stress generating layer
500: Roller having adhesive material on its surface
500': Tape
600: Acceptance substrate
Claims (14)
상면에 Ⅲ족 질화물계 화합물의 단결정 층을 포함하는 시작 기판 상에 비정질 탄소(amorphous carbon)층을 단일층 또는 2 내지 3층으로 형성하는 단계;
상기 비정질 탄소층 위에 상기 Ⅲ족 질화물계 화합물의 반도체 층을 형성 및 성장시키는 단계; 및
상기 비정질 탄소층을 상하 분리함으로써 상기 시작 기판으로부터 상기 반도체 층을 분리(release)하는 분리 단계
를 포함하는, 반도체 디바이스 제조 방법.As a method for manufacturing a semiconductor device,
A step of forming an amorphous carbon layer as a single layer or two to three layers on a starting substrate including a single crystal layer of a group III nitride compound on the upper surface;
A step of forming and growing a semiconductor layer of the Group III nitride compound on the amorphous carbon layer; and
A separation step for separating (releasing) the semiconductor layer from the starting substrate by separating the amorphous carbon layer upward and downward.
A method for manufacturing a semiconductor device, comprising:
분리된 상기 반도체 층을 수용 기판에 부착하는 단계
를 더 포함하는, 반도체 디바이스 제조 방법.In the first paragraph,
A step of attaching the separated semiconductor layer to a receiving substrate
A method for manufacturing a semiconductor device, further comprising:
상기 수용 기판은 다이아몬드 기판인, 반도체 디바이스 제조 방법.In the second paragraph,
A method for manufacturing a semiconductor device, wherein the above-mentioned receiving substrate is a diamond substrate.
상기 다이아몬드 기판은 CVD 다결정질 다이아몬드로 구성되는, 반도체 디바이스 제조 방법.In the third paragraph,
A method for manufacturing a semiconductor device, wherein the above diamond substrate is composed of CVD polycrystalline diamond.
상기 분리 단계는,
응력발생층(stressor layer)을 상기 반도체 층 상에 증착하는 단계; 및
상기 반도체 층 및 상기 응력발생층을 상기 시작 기판으로부터 떼어내는 단계
를 포함하는, 반도체 디바이스 제조 방법.In the first paragraph,
The above separation step is,
A step of depositing a stressor layer on the semiconductor layer; and
A step of removing the semiconductor layer and the stress-generating layer from the starting substrate.
A method for manufacturing a semiconductor device, comprising:
상기 분리 단계는,
점착성 재료를 표면에 가지는 롤러를 상기 응력발생층 위로 굴려, 상기 점착성 재료에 의한 점착력으로써 상기 반도체 층 및 상기 응력발생층을 상기 시작 기판으로부터 떼어내는 것을 특징으로 하는, 반도체 디바이스 제조 방법.In paragraph 5,
The above separation step is,
A method for manufacturing a semiconductor device, characterized in that a roller having an adhesive material on its surface is rolled over the stress-generating layer, and the semiconductor layer and the stress-generating layer are separated from the starting substrate by the adhesive force of the adhesive material.
상기 롤러의 곡률 반경은 상기 시작 기판의 최장 치수(longest dimension)의 1배와 같거나 그보다 큰 것을 특징으로 하는, 반도체 디바이스 제조 방법.In Article 6,
A method for manufacturing a semiconductor device, characterized in that the radius of curvature of the roller is equal to or greater than 1 time the longest dimension of the starting substrate.
상기 비정질 탄소층은 상기 시작 기판 상에 유기금속 화학 기상 증착(MOCVD; Metalorganic vapor-phase epitaxy)에 의하여 형성되는, 반도체 디바이스 제조 방법.In the first paragraph,
A method for manufacturing a semiconductor device, wherein the amorphous carbon layer is formed on the starting substrate by metalorganic vapor-phase epitaxy (MOCVD).
상기 비정질 탄소층은 단일층 비정질 탄소(monolayer amorphous carbon)층인, 반도체 디바이스 제조 방법.In the first paragraph,
A method for manufacturing a semiconductor device, wherein the amorphous carbon layer is a monolayer amorphous carbon layer.
상기 Ⅲ족 질화물계 화합물은 AlxGa1-xN이되, x는 0 이상 1 이하인 실수인, 반도체 디바이스 제조 방법.In the first paragraph,
A method for manufacturing a semiconductor device, wherein the above-mentioned Group III nitride compound is Al x Ga 1-x N, wherein x is a real number greater than or equal to 0 and less than or equal to 1.
다이아몬드 기판; 및
상기 다이아몬드 기판 위에 부착된 Ⅲ족 질화물계 화합물의 반도체 층
을 포함하고,
상기 반도체 층은 비정질 탄소층 상에 형성되었다가 상기 비정질 탄소층으로부터 분리된 것인, 반도체 디바이스.As a semiconductor device,
diamond substrate; and
A semiconductor layer of a group III nitride compound attached on the above diamond substrate
Including,
A semiconductor device, wherein the semiconductor layer is formed on an amorphous carbon layer and then separated from the amorphous carbon layer.
상기 반도체 층은 상기 비정질 탄소층으로부터의 잔여물, 또는 상기 잔여물이 열 및 압력 중 적어도 하나에 의하여 변형된 부위를 포함하는, 반도체 디바이스.In Article 12,
A semiconductor device, wherein the semiconductor layer comprises a residue from the amorphous carbon layer, or a portion of the residue deformed by at least one of heat and pressure.
상기 Ⅲ족 질화물계 화합물은 AlxGa1-xN이되, x는 0 이상 1 이하인 실수인, 반도체 디바이스.In clause 12 or 13,
A semiconductor device wherein the above Group III nitride compound is Al x Ga 1-x N, where x is a real number greater than or equal to 0 and less than or equal to 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020210069189A KR102723643B1 (en) | 2021-05-28 | 2021-05-28 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
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---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
KR20220161628A KR20220161628A (en) | 2022-12-07 |
KR102723643B1 true KR102723643B1 (en) | 2024-10-31 |
Family
ID=84440954
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020210069189A Active KR102723643B1 (en) | 2021-05-28 | 2021-05-28 | Semiconductor device and method for fabricating the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR102723643B1 (en) |
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---|---|
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Date | Code | Title | Description |
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PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20210528 |
|
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PG1501 | Laying open of application | ||
E902 | Notification of reason for refusal | ||
PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20230607 Patent event code: PE09021S01D |
|
E902 | Notification of reason for refusal | ||
PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20231214 Patent event code: PE09021S01D |
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E701 | Decision to grant or registration of patent right | ||
PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20240816 |
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PG1601 | Publication of registration |