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KR102722915B1 - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

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KR102722915B1
KR102722915B1 KR1020190136942A KR20190136942A KR102722915B1 KR 102722915 B1 KR102722915 B1 KR 102722915B1 KR 1020190136942 A KR1020190136942 A KR 1020190136942A KR 20190136942 A KR20190136942 A KR 20190136942A KR 102722915 B1 KR102722915 B1 KR 102722915B1
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bump
pad
dummy
memory chip
test pad
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오은결
조윤래
김태헌
한승헌
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상은 열-압착 접합(TCB)을 이용하여 반도체 칩들이 적층된 반도체 패키지에서, 인접하는 범프들 간의 단선(short)과 같은 불량이 최소화되어 신뢰성이 향상된 반도체 패키지 및 그 제조방법을 제공한다. 그 반도체 패키지는 외곽 부분에 배치된 제1 테스트 패드, 상기 제1 테스트 패드보다 내부 쪽에 배치된 범프 패드, 및 상기 제1 테스트 패드와 상기 범프 패드 사이에 배치된 제1 TSV(Through Silicon Via)를 구비한 인터페이스 칩; 및 상기 인터페이스 칩 상에 적층되고, 외곽 부분에 배치된 제2 테스트 패드, 상기 제2 테스트 패드보다 내부 쪽에 배치된 더미 패드, 및 상기 제2 테스트 패드와 상기 더미 패드 사이에 배치된 제2 TSV를 구비한 적어도 하나의 메모리 칩; 및 상기 인터페이스 칩과 상기 메모리 칩 사이에 배치된 접착층;을 포함하고, 상기 인터페이스 칩의 하면의 상기 범프 패드 상에 제1 범프가 배치되고, 상기 메모리 칩의 하면의 상기 제2 TSV 상에 제2 범프가 배치되며, 상기 제2 범프에 인접하여 상기 메모리 칩의 하면 상에 더미 범프가 배치되며, 상기 제1 테스트 패드 및 제2 테스트 패드에는 범프가 배치되지 않는다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method for fabricating the same}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 특히, 관통 전극(Through Silicon Via: TSV)을 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화되고 있다. 전자기기의 소형화 및 경량화에 따라, 그에 사용되는 반도체 패키지 역시 소형화 및 경량화되고 있고, 또한 반도체 패키지는 고성능 및 대용량과 함께 높은 신뢰성이 요구되고 있다. 소형화, 경량화, 고성능, 대용량 및 고신뢰성을 구현하기 위하여, TSV를 포함하는 반도체 칩 및 이를 다단으로 적층한 구조의 반도체 패키지에 대한 연구와 개발이 지속적으로 이루어지고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 열-압착 접합(TCB)을 이용하여 반도체 칩들이 적층된 반도체 패키지에서, 인접하는 범프들 간의 단선(short)과 같은 불량이 최소화되어 신뢰성이 향상된 반도체 패키지 및 그 제조방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 외곽 부분에 배치된 제1 테스트 패드, 상기 제1 테스트 패드보다 내부 쪽에 배치된 범프 패드, 및 상기 제1 테스트 패드와 상기 범프 패드 사이에 배치된 제1 TSV(Through Silicon Via)를 구비한 인터페이스 칩; 및 상기 인터페이스 칩 상에 적층되고, 외곽 부분에 배치된 제2 테스트 패드, 상기 제2 테스트 패드보다 내부 쪽에 배치된 더미 패드, 및 상기 제2 테스트 패드와 상기 더미 패드 사이에 배치된 제2 TSV를 구비한 적어도 하나의 메모리 칩; 및 상기 인터페이스 칩과 상기 메모리 칩 사이에 배치된 접착층;을 포함하고, 상기 인터페이스 칩의 하면의 상기 범프 패드 상에 제1 범프가 배치되고, 상기 메모리 칩의 하면의 상기 제2 TSV 상에 제2 범프가 배치되며, 상기 제2 범프에 인접하여 상기 메모리 칩의 하면 상에 더미 범프가 배치되며, 상기 제1 테스트 패드 및 제2 테스트 패드에는 범프가 배치되지 않은, 반도체 패키지를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 외곽 부분에 배치된 제1 테스트 패드, 상기 제1 테스트 패드보다 내부 쪽에 배치된 범프 패드, 및 상기 제1 테스트 패드와 상기 범프 패드 사이에 배치된 제1 TSV(Through Silicon Via)를 구비한 인터페이스 칩; 상기 인터페이스 칩 상에 적층되고, 외곽 부분에 배치된 제2 테스트 패드, 상기 제2 테스트 패드보다 내부 쪽에 배치된 더미 패드, 및 상기 제2 테스트 패드와 상기 더미 패드 사이에 배치된 제2 TSV를 구비한 적어도 하나의 메모리 칩; 및 상기 인터페이스 칩과 상기 메모리 칩 사이에 배치된 접착층;을 포함하고, 상기 인터페이스 칩과 상기 메모리 칩은 사이즈가 실질적으로 동일하고, 상기 제1 테스트 패드와 제2 테스트 패드가 서로 중첩되고, 상기 범프 패드와 상기 더미 패드가 서로 중첩되며, 상기 범프 패드는 오픈 구조로 형성되고, 상기 더미 패드는 닫친 구조로 형성된, 반도체 패키지를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 인쇄회로기판(PCB); 상기 PCB 상에 적층되고, 외곽 부분에 배치된 제1 테스트 패드, 상기 제1 테스트 패드보다 내부 쪽에 배치된 범프 패드, 및 상기 제1 테스트 패드와 상기 범프 패드 사이에 배치된 제1 TSV를 구비한 인터페이스 칩; 상기 인터페이스 칩 상에 적층되고, 외곽 부분에 배치된 제2 테스트 패드, 상기 제2 테스트 패드보다 내부 쪽에 배치된 더미 패드, 및 상기 제2 테스트 패드와 상기 더미 패드 사이에 배치된 제2 TSV를 구비한 적어도 하나의 메모리 칩; 상기 인터페이스 칩과 상기 메모리 칩 사이에 배치된 접착층; 및 상기 PCB 상의 상기 인터페이스 칩과 메모리 칩을 밀봉하는 밀봉재;를 포함하고, 상기 인터페이스 칩과 상기 메모리 칩은 사이즈가 실질적으로 동일하고, 상기 범프 패드와 상기 더미 패드가 서로 중첩되고, 상기 제1 테스트 패드와 제2 테스트 패드가 서로 중첩되며, 상기 인터페이스 칩의 하면의 상기 범프 패드 상에는 제1 범프가 배치되며, 상기 메모리 칩의 하면의 상기 제2 TSV 상에 제2 범프가 배치되고, 상기 메모리 칩의 하면의 상기 더미 패드 상에 제1 더미 범프가 배치된, 반도체 패키지를 제공한다.
한편, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 인터페이스 칩을 준비하는 단계; 메모리 칩을 준비하는 단계; 상기 인터페이스 칩을 PCB 상에 적층하는 단계; 및 NCF를 이용하여 TCB 방식에 의해 상기 메모리 칩을 상기 인터페이스 칩 상에 적층하는 단계;를 포함하고, 상기 인터페이스 칩은, 외곽 부분에 배치된 제1 테스트 패드, 상기 제1 테스트 패드보다 내부 쪽에 배치된 범프 패드, 및 상기 제1 테스트 패드와 상기 범프 패드 사이에 배치된 제1 TSV를 구비하며, 상기 메모리 칩은, 외곽 부분에 배치된 제2 테스트 패드, 상기 제1 테스트 패드보다 내부 쪽에 배치된 더미 패드, 및 상기 제2 테스트 패드와 상기 더미 패드 사이에 배치된 제2 TSV를 구비하며, 상기 인터페이스 칩과 상기 메모리 칩은 사이즈가 실질적으로 동일하고, 상기 범프 패드와 상기 더미 패드가 서로 중첩되고, 상기 제1 테스트 패드와 제2 테스트 패드가 서로 중첩되며, 상기 범프 패드 상에는 제1 범프가 배치되고, 상기 제2 TSV 상에 제2 범프가 배치되며, 상기 더미 패드 상에는 제1 더미 범프가 배치된, 반도체 패키지 제조방법을 제공한다.
본 발명의 기술적 사상에 의한 반도체 패키지는, 메모리 칩의 범프들 사이에 더미 범프들이 배치됨으로써, 메모리 칩이 인터페이스 칩 상에 NCF를 이용하여 TCB 방식에 의해 적층될 때, NCF 흐름성이 최소화되어 솔더 스위핑으로 인한 범프들 간의 단락이나 범프와 패드의 접촉 불량의 문제점들이 방지될 수 있고, 그에 따라, 반도체 패키지의 신뢰성이 크게 향상될 수 있다.
또한, 본 발명의 기술적 사상에 의한 반도체 패키지는, 인터페이스 칩의 범프 패드와 메모리 칩의 더미 패드, 그리고 인터페이스 칩의 테스트 패드와 메모리 칩의 테스트 패드가 실질적으로 동일한 형태를 가지고 수평 방향으로 동일한 위치에 배치되어 서로 중첩될 수 있다. 그에 따라, 인터페이스 칩의 패드들과 메모리 칩의 패드들은 유사한 공정을 통해 형성될 수 있고, 결과적으로, 각각의 칩 제조 공정, 및 전체 반도체 패키지의 제조 공정을 단순화시킬 수 있고, 궁극적으로 반도체 패키지의 제조 비용 및 시간을 감소시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 평면도 및 단면도이다.
도 2a 및 도 2b는 도 1a의 반도체 패키지에서 외곽 부분 일부를 보여주는 부분 단면도 및 NCF 흐름에 대한 개념도이다.
도 3a 및 도 3b는 범프의 배치 구조와 NCF의 흐름성을 설명하기 위한 개념도들이다.
도 4a 및 4b는 본 발명의 일 실시예에 따른 반도체 패키지에서, 더미 범프의 배치와 관련하여, 범프들 간의 피치, 범프와 더미 범프 간의 간격, 및 테스트 패드와 더미 범프 간의 간격을 설명하기 위한 개념도들이다.
도 5는 도 1a 반도체 패키지에서, 범프 또는 더미 범프의 사이즈와 관련하여, 범프들 간의 피치 또는 범프와 더미 범프 간의 간격을 설명하기 위한 단면도이다.
도 6a 내지 도 6c는 도 1a의 반도체 패키지에서 외곽 부분 일부를 보여주는 부분 단면도, 및 열린(open) 구조의 패드와 닫힌(close) 구조의 패드의 구조에 대한 단면도들이다.
도 7 및 8은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도들이다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 도 1a의 반도체 패키지의 제조 과정을 간략하게 보여주는 단면도들이다.
도 10a 내지 도 10e는 도 9a의 인터페이스 칩을 준비하는 단계를 좀더 상세하게 보여주는 단면도들이다.
도 11a 내지 도 11e는 도 9b의 메모리 칩을 준비하는 단계를 좀더 상세하게 보여주는 단면도들이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 평면도 및 단면도이다. 도 1a는 반도체 패키지에서 메모리 칩의 하면에 대한 평면도를 보여주되, 설명의 편의를 위해 기판, 제2 TSV, 및 제2 패드만을 도시하고 있다. 한편, 1b는 도 1a의 I-I' 부분의 절단에 대응하는 반도체 패키지에 대한 단면도이다.
도 1a 및 도 1b를 참조하면, 본 실시예의 반도체 패키지(1000)는 메모리 칩(100), 인터페이스 칩(200), 및 접착층(150)을 포함할 수 있다.
인터페이스 칩(200)은, 기판(201), 제1 TSV(210, Through Silicon Via), 소자층(220), 제1 패드(230), 및 제1 범프(240)를 포함할 수 있다. 인터페이스 칩(200)은 상부에 배치된 메모리 칩(100)과 사이즈가 실질적으로 동일할 수 있다. 그러나 인터페이스 칩(200)의 사이즈가 그에 한정되는 것은 아니다. 예컨대, 실시예에 따라, 인터페이스 칩(200)은 메모리 칩(100)보다 큰 사이즈를 가질 수도 있다.
기판(201)은, 예컨대, 실리콘(Si)이나 저마늄(Ge)과 같은 반도체 원소를 포함할 수 있다. 또한, 기판(201)은 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 또는 인듐포스파이드(InP)와 같은 화합물 반도체를 포함할 수 있다. 기판(201)은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 예컨대, 기판(201)은 BOX층(Buried Oxide Layer)을 포함할 수 있다. 기판(201)은 도전 영역, 예컨대, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 기판(201)은 STI(Shallow Trench Isolation) 구조와 같은 다양한 소자분리 구조를 포함할 수 있다.
제1 TSV(210)는 기판(201) 전체를 관통하거나 기판(201)의 일부를 관통하는 구조로 형성될 수 있다. 또한, 제1 TSV(210)는 소자층(220)의 내부로 연장될 수도 있다. 제1 TSV(210)는 기둥 형상을 가지며, 외곽 표면의 배리어막과 내부의 매립 도전층을 포함할 수 있다. 배리어막은 Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 및 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 매립 도전층은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW 등의 Cu 합금, W, W 합금, Ni, Ru 및 Co 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 한편, 제1 TSV(210)와 기판(201) 사이, 또는 제1 TSV(210)와 소자층(220) 사이에는 비아 절연층이 개재될 수 있다. 비아 절연층은, 예컨대, 산화막, 질화막, 탄화막, 폴리머 또는 이들의 조합으로 이루어질 수 있다.
제1 TSV(210)의 상면 상에는 상부 패드(212)가 배치될 수 있다. 기판(201)의 상면 상에 보호 절연층(203)이 형성되고, 제1 TSV(210)는 보호 절연층(203)을 관통하여 연장되고, 상부 패드(212)는 제1 TSV(210)와 보호 절연층(203) 상에 배치될 수 있다. 상부 패드(212)는, 예컨대, 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 하나를 포함할 수 있다.
소자층(220)은 다양한 종류의 소자들을 포함할 수 있다. 예컨대, 소자층(220)은 planar FET(Field Effect Transistor)이나 FinFET 등의 FET, 플래시(flash) 메모리, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), RRAM(Resistive Random Access Memory) 등의 메모리 소자, AND, OR, NOT 등의 로직 소자, 시스템 LSI(Large Scale Integration), CIS(CMOS Imaging Sensor), MEMS(Micro-Electro-Mechanical System)와 같은 다양한 능동 소자 및/또는 수동 소자를 포함할 수 있다.
본 실시예의 반도체 패키지(1000)에서, 인터페이스 칩(200)은 소자층(220)에 다수의 로직 소자들과 메모리 소자들을 포함할 수 있다. 인터페이스 칩(200)은 메모리 칩(100)의 하부에 배치되어, 메모리 칩(100)으로부터의 신호를 외부로 전달하고, 또한, 외부로부터의 신호 및 전원을 메모리 칩(100)으로 전달할 수 있다. 한편, 인터페이스 칩(200)은 소자층(220)에 메모리 소자들을 함께 포함함에 따라, 로직 기능과 메모리 기능을 함께 수행할 수 있다. 한편, 실시예에 따라, 인터페이스 칩(200)이 로직 소자만을 포함할 수도 있다. 인터페이스 칩(200)은 그 기능에 따라, 버퍼 칩 또는 컨트롤 칩 등으로 언급될 수 있다. 그에 반해, 메모리 칩(100)은 소자층(120)에 다수의 메모리 소자들을 포함하고, 코어 칩으로 언급될 수 있다.
기판(201)의 하면 상에 배선층(235)이 배치될 수 있다. 배선층(235)은 다수의 배선 구조를 포함할 수 있다. 예컨대, 배선 구조는 소자층(220)의 소자들을 서로 연결하거나, 소자들을 기판(201)의 도전 영역에 연결하거나, 또는 소자들과 제1 TSV(210)를 제1 패드(230)를 통해 제1 범프(240)로 전기적으로 연결할 수 있다. 배선 구조는, 예컨대, 배선 및/또는 수직 콘택을 포함할 수 있다.
제1 패드(230)는 기판(201)의 하면 상에 배치되고, 제1 TSV(210) 및/또는 소자층(220)과 전기적으로 연결되도록 배치될 수 있다. 제1 패드(230)는 평평한 사각형 평판 형태를 가질 수 있다. 그러나 제1 패드(230)의 형태가 사각형 평판 형태에 한정되는 것은 아니다. 예컨대, 제1 패드(230)는 원형 또는 타원형 평판이나 사각형 이외의 다각형 평판 형태를 가질 수도 있다. 제1 패드(230)의 재질은 전술한 상부 패드(212)에 대해 설명한 바와 같다.
제1 패드(230)는 인터페이스 칩(200)의 내부 쪽에 배치된 범프 패드(230Pb)와 인터페이스 칩(200)의 외곽 부분에 배치된 제1 테스트 패드(230Pt)를 포함할 수 있다. 범프 패드(130Pb)는 도 1b에 도시된 바와 같이, 제1 범프(240)가 배치되는 패드이고, 제1 테스트 패드(230Pt)는 인터페이스 칩(200)에 대한 전기적 테스트를 위한 패드일 수 있다.
본 실시예의 반도체 패키지(1000)에서, 인터페이스 칩(200)의 제1 테스트 패드(230Pt)에는 범프가 배치되지 않을 수 있다. 참고로, 일반적인 반도체 패키지 구조에서, 인터페이스 칩의 테스트 패드는 범프 패드로서의 기능도 함께 수행할 수 있다. 그에 따라, 일반적인 반도체 패키지 구조에서는, 테스트 패드가 인터페이스 칩의 내부 쪽에 배치되고, 또한, 테스트 패드 상에 범프가 배치될 수 있다. 그러나 본 실시예의 반도체 패키지(1000)에서는 제1 테스트 패드(230Pt)와 범프 패드(230Pb)가 위치 및 기능적으로 분리되고, 범프 패드(230Pb) 상에 제1 범프(240)가 배치될 수 있다. 범프 패드(230Pb) 및 제1 테스트 패드(230Pt)의 배치 위치와 관련하여, 도 6a 내지 도 6b의 설명 부분에서 좀더 구체적으로 설명한다.
제1 범프(240)는 인터페이스 칩(200)의 하면의 범프 패드(230Pb) 상에 배치되고, 배선층(235)의 배선 구조를 통해 소자층(220)의 소자들 및/또는 제1 TSV(210)에 전기적으로 연결될 수 있다. 한편, 도 1b에서, 제1 범프(240)가 단순히 볼 형태의 솔더층으로 도시되고 있지만, 제1 범프(240)의 구조가 그에 한정되는 것은 아니다. 예컨대, 제1 범프(240)는 제2 범프(140)와 유사하게 필라와 솔더층을 포함하는 구조를 가질 수 있다.
필라와 솔더층을 포함한 범프의 구조에 대해 좀더 상세히 설명하면, 필라는 원기둥, 또는 사각기둥이나 팔각기둥 등의 다각형 기둥 형태를 가지며, 예컨대, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au) 또는 이들의 조합을 포함할 수 있다. 솔더층은 필라 상에 배치되며, 구형 또는 볼 형태를 가질 수 있다. 솔더층은, 예컨대, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 예컨대, 솔더층은 Sn, Pb, Sn-Pb, Sn-Ag, Sn-Au, Sn-Cu, Sn-Bi, Sn-Zn, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Ag-Zn, Sn-Cu-Bi, Sn-Cu-Zn, Sn-Bi-Zn 등을 포함할 수 있다.
메모리 칩(100)은 인터페이스 칩(200) 상에 적층될 수 있다. 본 실시예의 반도체 패키지(1000)에서, 메모리 칩(100)이 인터페이스 칩(200) 상에 1개 적층되고 있지만, 인터페이스 칩(200) 상에 적응되는 메모리 칩(100)의 개수가 1개에 한정되는 것은 아니다. 예컨대, 메모리 칩(100)은 인터페이스 칩(200) 상에 복수 개 적층될 수 있다. 복수 개의 메모리 칩(100)의 적층과 관련해서, 도 8의 설명 부분에서 좀더 상세히 설명한다.
메모리 칩(100)은 기판(101), 제2 TSV(110), 소자층(120), 제2 패드(130) 및 제2 범프(140), 및 더미 범프(140D)를 포함할 수 있다. 여기서, 기판(101)은 앞서 인터페이스 칩(200)의 기판(201)에 대해 설명한 바와 같다. 제2 TSV(110)는 기판(101) 전체를 관통하거나 기판(101)의 일부를 관통하는 구조로 형성될 수 있다. 한편, 메모리 칩(100)이 반도체 패키지(1000)에서 최상부에 적층될 때, 제2 TSV(110)와 상부 패드(112)는 생략될 수 있다.
메모리 칩(100)의 소자층(120)은 다수의 메모리 소자들을 포함할 수 있다. 예컨대, 소자층(120)은 DRAM, SRAM과 같은 휘발성 메모리 소자들이나, PRAM, MRAM, FeRAM 또는 RRAM과 같은 비휘발성 메모리 소자들을 포함할 수 있다. 예컨대, 본 실시예의 반도체 패키지(1000)에서, 메모리 칩(100)은 소자층에 DRAM 소자들을 포함할 수 있다. 그에 따라, 본 실시예의 반도체 패키지(1000)는, HBM(High Bandwidth Memory) 제품이나, 또는 EDP(Electro Date Processing) 제품에 이용될 수 있다.
기판(101)의 하면 상에 배선층(135)이 배치될 수 있다. 배선층(135)은 다수의 배선 구조를 포함할 수 있다. 예컨대, 배선 구조는 소자층(120)의 소자들을 서로 연결하거나, 소자들을 기판(101)의 도전 영역에 연결하거나, 또는 소자들과 제2 TSV(110)를 제2 패드(130)를 통해 제2 범프(140)로 전기적으로 연결할 수 있다.
제2 패드(130)는 기판(101)의 하면 상에 배치되고, 제2 TSV(110) 및/또는 소자층(120)과 전기적으로 연결되도록 배치될 수 있다. 제2 패드(130)의 형태나 재질에 대해서는 인터페이스 칩(200)의 제1 패드(230)에 대해 설명한 바와 같다. 제2 패드(130)는 메모리 칩(100)의 내부 쪽에 배치된 더미 패드(130Pd)와 메모리 칩(100)의 외곽 부분에 배치된 제2 테스트 패드(130Pt)를 포함할 수 있다. 더미 패드(130Pd)는 도 1b에 도시된 바와 같이, 제1 더미 범프(140D1)가 배치되는 패드이고, 제2 테스트 패드(130Pt)는 메모리 칩(100)에 대한 전기적 테스트를 위한 패드일 수 있다. 여기서, 더미 패드(130Pd)와 제1 더미 범프(140D1)는 전기적으로 기능을 수행하지 않는 패드와 범프를 의미할 수 있다.
본 실시에의 반도체 패키지(1000)에서, 인터페이스 칩(200)의 제1 패드(230)와 메모리 칩(100)의 제2 패드(130)는 동일 또는 유사한 공정을 통해 형성될 수 있다. 그에 따라, 인터페이스 칩(200)에서의 제1 패드(230)의 위치와 메모리 칩(100)에서의 제2 패드(130)의 위치는 실질적으로 동일할 수 있다. 구체적으로, 범프 패드(230Pb)와 그에 대응하는 더미 패드(130Pd)는 해당 칩의 내부 쪽에 동일한 위치에 배치될 수 있다. 그에 따라, 인터페이스 칩(200) 상에 메모리 칩(100)이 적층된 후, 범프 패드(230Pb)와 그에 대응하는 더미 패드(130Pd)는 제1 방향(x 방향) 및 제2 방향(y 방향)으로 동일한 위치에 배치되어, 서로 중첩될 수 있다. 또한, 제1 테스트 패드(230Pt)와 그에 대응하는 제2 테스트 패드(130Pt)는 해당 칩의 외곽 부분에 동일한 위치에 배치될 수 있다. 그에 따라, 인터페이스 칩(200) 상에 메모리 칩(100)이 적층된 후, 제1 테스트 패드(230Pt)와 그에 대응하는 제2 테스트 패드(130Pt)는 제1 방향(x 방향) 및 제2 방향(y 방향)으로 동일한 위치에 배치되어, 서로 중첩될 수 있다.
도 1b에 도시된 바와 같이, 제1 테스트 패드(230Pt)와 제2 테스트 패드(130Pt) 상면에는 손상 자국이 존재할 수 있다. 이러한 손상 자국은 제1 테스트 패드(230Pt)와 제2 테스트 패드(130Pt)를 이용한 테스트 중에, 포고 핀과 같은 프로브 핀과 접촉하면서 생긴 자국일 수 있다. 이러한 손상 자국으로 인해, 제1 테스트 패드(230Pt)와 제2 테스트 패드(130Pt)의 상면에는 범프가 배치되지 않을 수 있다. 그에 따라, 본 실시예의 반도체 패키지(1000)에서, 제1 테스트 패드(230Pt)와 제2 테스트 패드(130Pt)는 정보 전달 통로로 이용되지 않고 오픈 상태로 유지될 수 있다.
한편, 본 실시예의 반도체 패키지(1000)에서, 범프 패드(230Pb)에는 제1 범프(240)가 배치되어 정보 전달 통로로 이용되나, 더미 패드(130Pd) 상에 배치되는 제1 더미 범프(140D1)는 정보 전달 통로로 이용되지 않을 수 있다. 다시 말해서, 도 1b에 도시된 바와 같이, 더미 패드(130Pd)의 하부 부분에 제1 더미 범프(140D1)가 배치되나, 제1 더미 범프(140D1)는 더미 패드(130Pd)와 전기적으로 연결되지 않을 수 있다. 또한, 제1 더미 범프(140D1)는 하부에 배치되는 인터페이스 칩(200)의 도전 부분과도 연결되지 않을 수 있다. 이러한 제1 더미 범프(140D1)는 차후에 설명하는 접착층(150)의 흐름성을 제어하기 위해 배치될 수 있다.
한편, 더미 패드(130Pd)는, 제1 더미 범프(140D1)와 연결되지 않도록 닫힌(close) 구조로 형성될 수 있다. 그에 반해, 범프 패드(230Pb)는 제1 범프(240)와의 전기적인 연결을 위해 열린(open) 구조로 형성될 수 있다. 더미 패드(130Pd)와 범프 패드(230Pb)를 형성하는 공정은 거의 유사하나, 오픈 공정을 수행하는지 여부에서 약간의 차이가 있을 수 있다. 예컨대, 인터페이스 칩(200)의 경우, 범프 패드(230Pb)를 덮는 패시베이션층 형성 후에, 범프 패드(230Pb)의 하면을 오픈시키는 오픈 공정이 수행되나, 메모리 칩(100)의 경우, 더미 패드(130Pb)를 덮는 패시베이션층 형성 후에 오픈 공정이 생략될 수 있다. 여기서, 패시베이션층은 PSPI(Photosensitive Polyimide), SiN, TEOS(Tetraethyl Orthosilicate) 등의 절연층으로 형성될 수 있다. 물론, 패시베이션층의 재질이 상기 물질들에 한정되는 것은 아니다.
제2 범프(140)는 메모리 칩(100)의 하면의 제2 TSV(110) 상에 배치되고, 배선층(135)의 배선 구조를 통해 소자층(120)의 소자들 및/또는 제2 TSV(110)에 전기적으로 연결될 수 있다. 제2 범프(140)는, 예컨대, 필라(141)와 솔더층(143)을 포함할 수 있다. 그러나 실시예에 따라, 제2 범프(140)는 솔더층만을 포함할 수도 있다. 한편, 도 1b에 도시된 바와 같이, 제2 범프(140)는 상부 패드(212)에 연결될 수 있다. 그에 따라, 제2 TSV(110)는 제2 범프(140)를 통해 제1 TSV(210)에 전기적으로 연결되고, 계속해서, 배선층(235)의 배선 구조를 통해 제1 범프(240)에 전기적으로 연결될 수 있다.
더미 범프(140D)는 제1 더미 범프(140D1)와 제2 더미 범프(140D2)를 포함할 수 있다. 제1 더미 범프(140D1)는 전술한 바와 같이, 더미 패드(130Pd) 상에 배치되는 더미 범프를 의미할 수 있다. 한편, 제2 더미 범프(140D2)는 제2 테스트 패드(130Pt)와 제2 범프(140) 사이에 배치되는 더미 범프를 의미할 수 있다. 여기서, 더미 범프는 전기적으로 기능을 수행하지 않는 범프를 의미할 수 있다.
도 1b를 통해 알 수 있듯이, 본 실시예의 반도체 패키지(1000)의 메모리 칩(100)에서, 더미 범프(140D)는 제1 방향(x 방향)으로 제2 TSV(110) 또는 제2 범프(140)의 양쪽에 배치될 수 있다. 구체적으로, 제2 TSV(110)를 기준으로 제1 방향(x 방향)으로 메모리 칩(100)의 내부 쪽에 제1 더미 범프(140D1)가 배치되고, 메모리 칩(100)의 외곽 부분에 제2 더미 범프(140D2)가 배치될 수 있다.
한편, 도 1a를 통해 알 수 있듯이, 본 실시예의 반도체 패키지(1000)의 메모리 칩(100)에서, 제2 TSV(110)는 제2 방향(y 방향)을 따라 2열로 배치될 수 있다. 또한, 제1 방향(x 방향)으로 각각의 제2 TSV(110)의 양쪽에 더미 패드(130Pd)와 제2 테스트 패드(130Pt)가 배치될 수 있다. 도 1a에서는 도시하지 않았지만, 더미 패드(130Pd)에는 제1 더미 범프(140D1)가 배치되고, 제2 TSV(110)와 제2 테스트 패드(130Pt) 사이에 제2 더미 범프(140D2)가 배치될 수 있다. 한편, 본 실시예의 반도체 패키지(1000)에서, 제2 TSV(110)의 배치 구조가 2열 구조에 한정되는 것은 아니다. 예컨대, 제2 TSV(110)은 제2 방향(y 방향)을 따라 3열 이상으로 배치될 수 있다.
본 실시예의 반도체 패키지(1000)에서, 더미 범프(140D)는 인터페이스 칩(200) 상에 메모리 칩(100)을 열-압착 접합(Temperature-Compression Bonding: TCB) 방식에 의해 적층할 때, 접착층(150), 예컨대 NCF(Non Conductive Film)의 흐름성을 최소화하기 배치될 수 있다. 본 실시예의 반도체 패키지(1000)에서, 더미 범프(140D)는 임의로 배치되는 것이 아니라 설정된 규칙을 가지고 배치될 수 있다. 설정된 규칙을 만족하지 못한 경우, 제1 더미 범프(140D1)와 제2 더미 범프(140D2) 중 적어도 일부는 배치되지 못할 수도 있다. 더미 범프(140D)의 배치 규칙에 대해서는, 도 4a 및 도 4b의 설명 부분에서 좀더 구체적으로 설명한다.
접착층(150)은 인터페이스 칩(200)과 메모리 칩(100) 사이에 개재되어 제2 범프(140)와 더미 범프(140D)의 측면을 둘러쌀 수 있다. 접착층(150)은, 도 1b에 도시된 것과 같이, 인터페이스 칩(200)과 메모리 칩(100)의 측면에서 외곽 방향으로 돌출된 구조를 가질 수 있다. 접착층(150)은, 예컨대, 메모리 칩(100)을 TCB 방식으로 적층할 때 주로 이용되는 NCF일 수 있다. 그러나 접착층(150)의 재질이 NCF에 한정되는 것은 아니다. 예컨대, 접착층(150)은 TCB 방식에서 유동성을 가지고 흐를 수 있는 재질을 포함할 수 있다.
접착층(150)이 TCB 방식의 접합에서 유동성을 가지고 흐르는 특성 때문에, 반도체 칩을 TCB 방식으로 적층할 때, 인접하는 범프들 간의 단락 현상이나 범프와 상부 패드와의 접촉 불량 문제가 발생할 수 있다. 그러나 본 실시예의 반도체 패키지(1000)에서는, 제2 범프들(140) 사이에 더미 범프들(140D)이 배치됨으로써, 메모리 칩(100)이 인터페이스 칩(200) 상에 TCB 방식에 의해 적층될 때, 접착층(150)의 흐름성이 최소화되어 전술한 문제점들이 방지될 수 있고, 그에 따라, 반도체 패키지의 신뢰성이 크게 향상될 수 있다. 접착층(150)의 흐름성에 의한 문제점들 및 그에 대한 방지 방법과 관련하여, 도 2a 내지 도 3b의 설명 부분에서 좀더 상세히 설명한다.
또한, 본 실시예의 반도체 패키지(1000)에서, 인터페이스 칩(200)의 제1 패드(230)와 메모리 칩(100)의 제1 패드(130)는 실질적으로 동일한 형태를 가지고 수평 방향으로 동일한 위치에 배치되어 서로 중첩될 수 있다. 그에 따라, 인터페이스 칩(200)의 제1 패드들(230)과 메모리 칩(100)의 제1 패드들(130)은 유사한 공정을 통해 형성될 수 있고, 결과적으로, 각각의 칩 제조 공정, 및 전체 반도체 패키지의 제조 공정을 단순화시킬 수 있고, 궁극적으로 반도체 패키지의 제조 비용 및 시간을 감소시킬 수 있다.
한편, 본 실시예의 반도체 패키지(1000)는, 인터페이스 칩(200)이 적층되는 PCB(Printed Circuit Board, 도 7의 300 참조), 및 인터페이스 칩(200)과 메모리 칩(100)을 밀봉하는 밀봉재(도 7의 400)를 더 포함할 수 있는데, 그에 대해서는 도 7의 설명 부분에서 좀더 상세히 설명한다.
도 2a 및 도 2b는 도 1a의 반도체 패키지에서 외곽 부분 일부를 보여주는 부분 단면도 및 NCF 흐름에 대한 개념도이다. 도 1a 및 도 1b를 함께 참조하여 설명하고, 도 1a 및 도 1b에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 2a 및 도 2b를 참조하면, 도 2a는 본 실시예의 반도체 패키지(1000)의 왼쪽 일부를 보여주고 있는데, 제1 방향(x 방향)으로, 메모리 칩(100)의 중심에서 외곽 방향으로 제1 더미 범프(140D1), 제2 범프(140), 제2 더미 범프(140D2), 및 제2 테스트 패드(130Pt)가 배치될 수 있다. 한편, 도 2b는 TCB 방식에 의해 적층 공정에서, 접착층(150), 예컨대, NCF가 흐르는 방향을 화살표로 보여주고 있다. 즉, TCB 방식에 의해 적층 공정에서, NCF는 제1 방향(x 방향)으로 제1 더미 범프(140D1)에서 제2 테스트 패드(130Pt) 쪽으로 흐를 수 있다.
참고로, NCF를 이용하여 반도체 칩을 TCB 방식으로 다른 반도체 칩에 적층할 때 NCF의 유동이 발생하고, 이러한 NCF의 유동에 의해 반도체 칩들 사이에 배치된 범프의 솔더가 스위핑(sweeping) 되는 현상이 발생할 수 있다. TCB 방식의 접합에서의 NCF의 유동성에 대해 좀더 구체적으로 설명하면, 일반적으로, TCB 방식의 접합 공정은 고온, 예컨대, 200 내지 300℃ 정도에서 소정 압력을 가지고 상부 반도체 칩을 하부 반도체 칩으로 밀착하여, 상부 반도체 칩의 범프가 하부 반도체 칩의 상부 패드에 결합하도록 진행될 수 있다. 이러한 TCB 방식의 접합 공정에서, NCF와 범프의 솔더층은 용융(melting)을 통해 유동성을 가질 수 있다. 특히, TCB 방식의 접합 공정에서, 일체형의 NCF는 상부 반도체 칩 또는 하부 반도체 칩의 중심 부분에서 동심원 방향으로 외곽 부분으로 흐르게 된다. 또한, 범프의 솔더층도 유동성을 가지므로 NCF의 흐름에 따라 함께 외곽 부분으로 흘러가는, 솔더 스위핑 현상이 발생할 수 있다.
한편, 만약, NCF가 없는 상태에서 TCB 방식의 공정이 진행되면, 범프의 솔더층은 대응하는 상부 패드의 주변으로만 대칭적으로 흐르게 되므로 별문제가 발생하지 않을 수 있다. 그러나 NCF 없이 TCB 방식의 공정이 수행되면, 결합력이 약하여 차후에 워피지(warpage) 등에 기인한 하부 반도체 칩과 상부 반도체 칩의 분리 문제 등이 발생할 수 있고, 반도체 패키지의 신뢰성이 떨어질 수 있다. 그에 따라, TCB 방식의 공정에서, 일반적으로 NCF와 같은 접착층이 하부 반도체 칩과 상부 반도체 칩 사이에 배치될 수 있다. 그러나 전술한 바와 같이 TCB 방식의 공정에서 NCF의 유동성 때문에, 솔더 스위핑 현상이 발생한다. 특히, 솔더 스위핑 현상은 하부 반도체 칩과 상부 반도체 칩의 외곽 부분에서 극대화될 수 있다. 그에 따라, 인접하는 솔더층이 서로 붙는 단락 문제나, 솔더층의 솔더 흐름이 많아 대응하는 솔더와 상부 패드의 접촉이 불량해지는 접촉 불량 문제 등이 발생할 수 있다.
본 실시예의 반도체 패키지(1000)에서는 제1 방향(x 방향)으로 제2 범프(140) 양쪽에 제1 더미 범프(140D1)와 제2 더미 범프(140D2)가 배치됨으로써, NCF의 흐름성이 약하게 되어 제2 범프(140)의 솔더층(143)의 스위핑이 최소화될 수 있다. 그에 따라, 전술한 문제점들, 즉 인접하는 범프들 간의 단락 문제나 범프와 상부 패드와의 접촉 불량 문제가 해결될 수 있다.
도 3a 및 도 3b는 범프의 배치 구조와 NCF의 흐름성을 설명하기 위한 개념도들이다.
도 3a 및 도 3b를 참조하면, 기판(301) 상에, 범프들(340)이 배치되되, 도 3b의 범프들(340)이 도 3a의 범프들(340)보다 밀집되게 배치될 수 있다. 여기서, 범프들(340)은 동일 또는 다른 사이즈를 가지며, 또한, 실제 범프일 수도 있고 더미 범프일 수도 있다. NCF는 화살표 방향으로 흐른다고 하자. 일반적으로 유체가 일 방향으로 흐를 때, 넓은 통로로는 빠르게 흐르고 좁은 통로로는 느리게 흐를 수 있다. 다시 말해서, 도 3b에 같이 범프들(340)이 밀집되게 배치된 구조의 경우, NCF가 흐르는 통로가 좁고, 그에 따라, NCF의 흐름이 느려져 흐름성이 작을 수 있다. 그에 반해, 도 3a에 같이 범프들(340)이 성기게 배치된 구조의 경우, NCF가 흐르는 통로가 넓고, 그에 따라, NCF의 흐름이 빨라져 흐름성이 클 수 있다.
한편, NCF가 흐르는 방향 또는 그에 수직하는 방향으로 범프들을 밀집되게 배치하여 NCF의 흐름성을 작게 할 수 있다. 그러나 어느 일 방향으로 범프들을 밀집되게 배치하는 것보다는 2차원 전체에 걸쳐 범프들을 밀집되게 배치하는 것이 NCF의 흐름성을 작게 하는데 효과적이고, 결과적으로 전술한 문제점들을 방지하는 데 유리할 수 있다. 왜냐하면, NCF는 메모리 칩(100) 전체로 볼 때, 일 방향이 아니라 중심에서 방사형 방향으로 흐르게 된다. 따라서, 허용되는 한 2차원 전체에 걸쳐 범프들을 밀집되게 배치하는 것이, NCF가 흐르는 통로를 최소한으로 할 수 있기 때문이다.
도 4a 및 4b는 본 발명의 일 실시예에 따른 반도체 패키지에서, 더미 범프의 배치와 관련하여, 범프들 간의 피치, 범프와 더미 범프 간의 간격, 및 테스트 패드와 더미 범프 간의 간격을 설명하기 위한 개념도들이다. 도 1a 내지 도 3b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4a를 참조하면, 본 실시예의 반도체 패키지(1000)에서, 메모리 칩(100)의 제2 TSV들(도 1b의 110 참조) 간에 요구되는 최소 피치를 A0라고 하자. 제2 TSV들(110) 간의 최소 피치(A0)는 메모리 칩(100) 내에 포함된 소자들과 배선의 배치 구조, TSV 형성 공정의 난이도, 범프의 사이즈 등에 기초하여 결정될 수 있다. 범프의 사이즈에 관련한 최소 피치(A0)에 대해서는 도 5의 설명 부분에서 좀더 상세히 설명한다.
본 실시예의 반도체 패키지(1000)에서, 제2 TSV들(110)의 최소 피치(A0)는 수십 ㎛ 정도일 수 있다. 예컨대, 본 실시예의 반도체 패키지(1000)에서, 제2 TSV들(110)의 최소 피치(A0)는 20 ~ 30㎛ 정도일 수 있다. 한편, 제2 범프(140)는 제2 TSV(110)에 대응하는 위치에 배치되므로, 제2 범프(140)는 제2 TSV(110)와 실질적으로 동일한 최소 피치(A0)를 가질 수 있다.
도 4a에서, 편의상 제2 범프(140)만을 표시하고 있는데, 제2 TSV(110)는 제2 범프(140)와 실질적으로 동일한 위치에 배치된 것으로 볼 수 있다. 그에 따라, 이하의 설명에서의 더미 범프(140D)의 배치 규칙과 관련하여, 제2 범프(140)를 기준으로 설명한다. 그러나 그 배치 규칙은 제2 TSV(110)를 기준으로 설명한 것과 실질적으로 동일할 수 있다.
본 실시예의 반도체 패키지(1000)에서, 더미 범프(140D)를 배치하는 규칙은 다음과 같다. 제2 범프(140)로부터의 더미 범프(140D)까지의 거리 또는 간격을 Bi(i는 자연수)라고 할 때, 최소 피치(A0)와 간격(Bi)은 다음 식(1)을 만족해야 한다.
A0 ≤ Bi ≤ 2*A0.......식(1)
여기서, 간격(Bi)은 제2 범프(140)의 중심과 더미 범프(140D)의 중심 간의 거리로 정의될 수 있다. 도 4a에서, 제2 방향(y 방향)으로 제2 범프들(140) 간의 제1 피치(A1)는 최소 피치(A0)보다 클 수 있다. 그러나 제1 피치(A1)는 최소 피치(A0)의 2배보다는 작을 수 있다. 그에 따라, 제2 방향(y 방향)으로 제2 범프들(140) 사이에는 더미 범프가 배치되지 않을 수 있다. 한편, 제1 방향(x 방향)으로, 제2 범프(140)와 제1 더미 범프(140D1)의 제1 간격(B1)은 상기 식(1)을 만족할 수 있다. 또한, 제2 범프(140)와 제2 더미 범프(140D2)의 제2 간격(B2) 역시 상기 식(1)을 만족할 수 있다.
한편, 제2 테스트 패드(130Pt)와 그에 인접하는 더미 범프(140D)와의 간격을 Ci(i는 자연수)라 할 때, 최소 피치(A0)와 간격(Ci)은 다음 식 (2)를 만족해야 한다.
A0 ≤ Ci .........식(2)
도 4a에서, 제2 테스트 패드(130Pt)와 제2 더미 범프(140D2)의 제1 간격(C1)은 상기 식(2)를 만족할 수 있다.
상기 식(1)과 식(2)의 규칙을 만족하는 한, 더미 범프(140D)는 다양한 배치 구조로 메모리 칩(100) 상에 배치될 수 있다. 예컨대, 제1 방향(x 방향)으로 제2 테스트 패드(130Pt)와 제2 범프(140)의 간격이 최소 피치(A0)의 3배 이상일 때, 식(1)과 식(2)를 만족하면서, 2개의 더미 범프(140D)가 제1 방향(x 방향)을 따라 배치될 수 있다. 한편, 인접하는 더미 범프들(140D) 사이의 간격에 대한 특별한 규칙은 없으나, 범프 형성 공정의 난이도 등을 고려하여, 인접하는 더미 범프들(140D)은 식(1)을 만족하는 간격(Bi)에 준하여 배치될 수 있다.
도 4b를 참조하면, 본 실시예의 반도체 패키지(1000a)에서, 제2 방향(y 방향)으로 제2 범프들(140) 간의 제2 간격(A2)은 최소 피치(A0)의 2배 이상일 수 있다. 그에 따라, 제2 방향(y 방향)을 따라, 제3 더미 범프(140D3)가 배치될 수 있고, 제2 방향(y 방향)으로 제2 범프(140)와 제3 더미 범프(140D3)의 제3 간격(B3)은 식(1)을 만족할 수 있다.
한편, 도 4b에 도시된 바와 같이, 제2 방향(y 방향)을 따라, 제1 더미 범프들(140D1) 사이와 제2 더미 범프들(140D2) 사이에도 제3 더미 범프(140D3)가 배치될 수 있다. 다만, 제1 더미 범프들(140D1) 사이에 더미 패드(130Pd)는 배치되지 않을 수 있다. 다시 말해서, 제1 더미 범프(140D1)는 더미 패드(130Pd)에 대응하는 위치에 배치되나, 제3 더미 범프(140D3)는 더미 패드(130Pd)와 상관없이 배치될 수 있다. 더 나아가, 실시예에 따라, 제2 방향(y 방향)을 따라, 제2 테스트 패드들(130Pt) 사이에도 제3 더미 범프(140D3)가 배치될 수도 있다.
도 5는 도 1a 반도체 패키지에서, 범프 또는 더미 범프의 사이즈와 관련하여, 범프들 간의 피치 또는 범프와 더미 범프 간의 간격을 설명하기 위한 단면도이다.
도 5를 참조하면, 본 실시예의 반도체 패키지(1000)에서, 제2 범프(140)와 더미 범프(140D), 예컨대, 제2 더미 범프(140D2)의 사이즈는 실질적으로 동일할 수 있다. 예컨대, 제2 범프(140)와 제2 더미 범프(140D2)는 제1 방향(x 방향)으로 폭 또는 지름(D)이 실질적으로 동일할 수 있다. 여기서, 폭은 제2 범프(140)와 제2 더미 범프(140D2)가 다각형 기둥 형태를 가질 때, 정의되고, 지름은 제2 범프(140)와 제2 더미 범프(140D2)가 볼이나 원기둥과 같은 형태를 가질 때 정의될 수 있다. 또한, 제2 범프(140)와 제2 더미 범프(140D2)는 제3 방향(z 방향)으로 높이(E)가 실질적으로 동일할 수 있다. 그에 따라, 이하에서는 제2 범프(140)만을 가지고 설명한다.
제2 범프들(140) 간의 최소 피치(A0)는 제2 범프(140)의 지름(D)의 1.5배 이상일 수 있다. 제2 범프들(140) 간의 최소 피치(A0)를 제2 범프(140)의 지름(D)에 비교하여 너무 작게 하는 경우, 단락의 위험성이 커지고, 너무 크게 하는 경우, NCF의 흐름성이 커져 솔더 스위핑에 따른 문제점들이 발생할 수 있다. 일단, 제2 범프들(140) 간의 최소 피치(A0)가 정의되면, 제2 범프(140)와 더미 범프(140D)의 간격, 예컨대, 제2 범프(140)와 제2 더미 범프(140D2)의 제2 간격(B2)은 식(1)을 만족해야 한다. 그에 따라, 제2 범프(140)와 더미 범프(140D)의 간격 역시 제2 범프(140)의 지름(D)의 1.5배 이상일 수 있다.
한편, 제2 범프(140)의 높이(E)는 제2 범프(140)의 지름(D)의 0.5배 이상에서 1.5배 이하일 수 있다. 물론, 제2 범프(140)의 높이(E)가 상기 범위에 한정되는 것은 아니다. 제2 범프(140)의 높이(E)는 NCF의 흐름성에 영향을 미칠 수 있다. 또한, 제2 범프(140)의 높이(E)는 인터페이스 칩(200)과 메모리 칩(100) 간의 접착력 및 워피지(warpage) 등에 영향을 미칠 수도 있다.
도 6a 내지 도 6c는 도 1a의 반도체 패키지에서 외곽 부분 일부를 보여주는 부분 단면도, 및 열린(open) 구조의 패드와 닫힌(close) 구조의 패드의 구조에 대한 단면도들이다. 도 1a 내지 도 5의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 6a 내지 도 6c를 참조하면, 본 실시예의 반도체 패키지(1000)에서, 도 6a의 일점 쇄선의 네모(A)로 표시된 바와 같이, 더미 패드(130Pd)와 범프 패드(230Pb)는 제1 방향(x 방향) 및 제2 방향(y 방향)으로 실질적으로 동일한 위치에 배치될 수 있다. 또한, 더미 패드(130Pd)와 범프 패드(230Pb)는 실질적으로 동일한 사이즈를 가질 수 있다. 그에 따라, 더미 패드(130Pd)와 범프 패드(230Pb)는 서로 중첩될 수 있다.
다만, 범프 패드(230Pb)는 열린 구조로 형성되는 반면, 더미 패드(130Pd)는 닫힌 구조로 형성될 수 있다. 예컨대, 도 6b 및 도 6c에 도시된 바와 같이, 범프 패드(230Pb)는 열린 구조로 형성됨에 따라, 하면이 노출될 수 있고, 더미 패드(130Pd)는 하면이 패시베이션층에 의해 덮여, 하면이 노출되지 않을 수 있다. 한편, 도 6b 및 도 6c에서 패시베이션층은 별도로 구별되지 않고 배선층(135)에 포함되어 도시되고 있다.
공정상, 더미 패드(130Pd)와 범프 패드(230Pb)는 거의 유사한 공정을 통해 형성될 수 있다. 다만, 범프 패드(230Pb)를 형성하는 공정에서는, 패시베이션층 일부를 제거하여, 범프 패드(230Pb)의 하면을 노출시키는 오픈 공정이 수행될 수 있다. 그러나 더미 패드(130Pd)를 형성하는 공정에서는 오픈 공정이 생략될 수 있다.
한편, 더미 패드(130Pd)의 하부에는 제1 더미 범프(140D1)가 배치되고, 범프 패드(230Pb)의 하면 상에는 제1 범프(240)가 배치될 수 있다. 더미 패드(130Pd)는 닫힌 상태이므로, 더미 패드(130Pd)와 제1 더미 범프(140D1)는 전기적으로 연결되지 않을 수 있다. 그에 반해, 범프 패드(230Pb)는 열린 상태이고, 제1 범프(240)가 범프 패드(230Pb) 하면 상에 바로 배치되므로, 범프 패드(230Pb)와 제1 범프(240)는 서로 전기적으로 연결될 수 있다.
덧붙여, 일반적으로, 인터페이스 칩(200) 상에 배치되는 제1 범프(240)의 사이즈가 메모리 칩(100) 상에 배치되는 제2 범프(140)나 더미 범프(140D)보다 클 수 있다. 제1 범프(240)가 비교적 큰 사이즈를 가지므로 제1 테스트 패드(230Pt) 상에 제1 범프(240)를 배치해도 크게 문제되지 않을 수 있다. 따라서, 기존의 반도체 패키지의 경우, 테스트 패드가 인터페이스 칩의 내부 쪽에 배치되고, 테스트 후에, 테스트 패드의 손상에도 불구하고 테스트 패드 상에 범프가 부착된 구조를 가질 수 있다. 다시 말해서, 기존의 반도체 패키지의 경우, 테스트 패드가 범프 패드의 기능을 함께 수행할 수 있다. 한편, 기존의 반도체 패키지에서도, 메모리 칩의 테스트 패드는 인터페이스 칩의 테스트 패드와 동일한 사이즈로 동일한 공정을 통해 형성되는데, 테스트 후에 메모리 칩의 테스트 패드에는 작은 사이즈의 더미 범프를 부착하기 어려울 수 있다. 만약, 더미 범프의 부착을 위해서 테스트 패드의 위치를 변경하는 경우, 메모리 칩의 테스트 패드와 인터페이스 칩의 테스트 패드의 위치가 달라져, 패드의 형성 공정이 복잡해 질 수 있다.
본 실시예의 반도체 패키지(1000)에서는, 인터페이스 칩(200)의 제1 테스트 패드(230Pt)와 메모리 칩(100)의 제2 테스트 패드(130Pt) 둘 다 칩의 외곽 부분에 실질적으로 동일한 위치에 배치되고, 또한, 인터페이스 칩(200)의 범프 패드(230Pb)와 메모리 칩(100)의 더미 패드(130Pd) 둘 다 칩의 내부 쪽에 실질적으로 동일한 위치에 배치됨으로써, 패드 형성 공정이 단순화되면서도, 또한, 메모리 칩(100)의 더미 패드(130Pd)의 하부에 제1 더미 범프(140D1)를 용이하게 부착되도록 할 수 있다.
도 7 및 8은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도들이다. 도 1a 내지 도 6b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 7을 참조하면, 본 실시예의 반도체 패키지(1000)는 도 1a의 반도체 패키지(1000)와 유사할 수 있다. 다만, 본 실시예의 반도체 패키지(1000)에는 인터페이스 칩(200) 하부에 PCB(300)이 배치되고, 또한, 인터페이스 칩(200)과 메모리 칩(100)을 덮는 밀봉재(400)가 도시되고 있다. 한편, 메모리 칩(100) 내에 제2 TSV(110)는 생략될 수 있다.
좀더 구체적으로 설명하면, 본 실시예의 반도체 패키지(1000)에서, 인터페이스 칩(200)은 PCB(300) 상에 적층될 수 있다. PCB(300)의 하면 상에는 외부 접속 부재(320), 예컨대 솔더 볼이 부착될 수 있다. PCB(300)의 내부에 배선층이 배치될 수 있고, 배선층을 통해 외부 접속 부재(320)와 제1 범프(240)가 전기적으로 연결될 수 있다. 배선층은, 예컨대, 단층 또는 다층 배선 구조를 가질 수 있다. 한편, 실시예에 따라, PCB(300) 내부에는 관통 전극이 배치될 수도 있고, 그러한 구조의 경우, 관통 전극 및 배선층을 통해 접속 부재(320)와 제1 범프(240)가 전기적으로 연결될 수 있다.
인터페이스 칩(200)은 제1 범프(240) 및 언더필(250, Underfill)을 통해 PCB(300) 상에 적층될 수 있다. 언더필(250)은 PCB(300)과 인터페이스 칩(200) 사이를 채우고, 인터페이스 칩(200) 측면의 일부를 덮을 수 있다. 언더필(250)은, 예컨대, 에폭시 수지와 같은 언더필 수지로 형성될 수 있고, 실리카 필러(filler)나 플럭스(flux) 등이 포함될 수 있다. 한편, 실시예에 따라, 인터페이스 칩(200)의 적층에 언더필(250) 대신 NCF와 같은 접착층이 이용될 수도 있다. NCF를 이용하여 TCB 방식으로 인터페이스 칩(200)을 PCB(300) 상에 적층하는 경우, 역시 NCF의 흐름성에 인한 문제들이 발생할 수 있고, 그러한 문제들의 방지를 위해 더미 범프가 인터페이스 칩(200)의 하면 상에 부착될 수 있다.
한편, 메모리 칩(100) 상에 별도의 다른 메모리 칩이 적층되지 않으므로, 메모리 칩(100) 내에는 TSV가 형성되지 않을 수 있다. 다만, 제2 범프(140)는 배선층(135)의 배선 구조를 통해 소자층(120)의 소자들에 전기적으로 연결될 수 있다.
밀봉재(400)는 인터페이스 칩(200), 메모리 칩(100), 접착층(150), 및 언더필(250)의 측면을 덮을 수 있다. 또한, 밀봉재(400)는 소정의 두께를 가지고 메모리 칩(100)의 상면을 덮을 수 있다. 그러나 실시예에 따라, 밀봉재(400)는 메모리 칩(100)의 상면을 덮지 않고, 메모리 칩(100)의 상면은 밀봉재(400)로부터 외부로 노출될 수도 있다. 밀봉재(400)는, 예컨대, EMC(Epoxy Mold Compound)로 형성될 수 있다. 물론, 밀봉재(400)의 재질이 EMC에 한정되는 것은 아니다.
도 8을 참조하면, 본 실시예의 반도체 패키지(1000b)는, 인터페이스 칩(200) 상에 4개의 메모리 칩(100-1 ~ 100-4)이 적층된다는 점에서, 도 7의 반도체 패키지(1000)와 다를 수 있다. 구체적으로 본 실시예의 반도체 패키지(1000b)에서, 인터페이스 칩(200) 상에 제1 메모리 칩(100-1) 내지 제4 메모리 칩(100-4)이 순차적으로 적층될 수 있다. 제1 메모리 칩(100-1) 내지 제4 메모리 칩(100-4) 각각의 구조는 도 7의 반도체 패키지(1000)의 메모리 칩(100)의 구조와 실질적으로 동일할 수 있다. 예컨대, 제1 메모리 칩(100-1) 내지 제4 메모리 칩(100-4) 각각은, 외곽 부분에 배치된 제2 테스트 패드(130Pt), 내부 쪽에 배치된 더미 패드(130Pd), 및 앞서 식(1) 및 식(2)를 만족하면서 배치된 더미 범프(140D)를 포함할 수 있다.
한편, 제1 메모리 칩(100-1) 내지 제4 메모리 칩(100-4) 각각은 하부에 대응하는 칩에 NCF와 같은 접착층(150)을 통해 TCB 방식을 통해 적층될 수 있다. 예컨대, 제1 메모리 칩(100-1)은 인터페이스 칩(200) 상에 접착층(150)을 통해 TCB 방식을 통해 적층되고, 제2 메모리 칩(100-2)은 제1 메모리 칩(100-1) 상에 접착층(150)을 통해 TCB 방식을 통해 적층될 수 있다. 또한, 제3 메모리 칩(100-3)과 제4 메모리 칩(100-4) 역시 대응하는 제2 메모리 칩(100-2)과 제3 메모리 칩(100-3) 상에 접착층(150)을 통해 TCB 방식을 통해 적층될 수 있다.
한편, 제4 메모리 칩(100-4) 상에는 다른 메모리 칩이 적층되지 않으므로, 제4 메모리 칩(100-4)에는 TSV가 형성되지 않을 수 있다. 밀봉재(400)는 PCB(300) 상의 인터페이스 칩(200), 제1 메모리 칩(100-1) 내지 제4 메모리 칩(100-4), 접착층(150), 및 언더필(250)의 측면을 덮을 수 있다. 실시예에 따라, 제4 메모리 칩(100-4)의 상면은 밀봉재(400)에 의해 덮이지 않을 수도 있고, 그러한 경우, 제4 메모리 칩(100-4)의 상면이 노출될 수 있다. 한편, 본 실시예의 반도체 패키지(1000b)에서, 4개의 메모리 칩(100-1 ~ 100-4)이 인터페이스 칩(200) 상에 적층된 구조를 가지지만, 적층된 메모리 칩의 개수가 4개에 한정되는 것은 아니다. 예컨대, 메모리 칩은 3개 또는 5개 이상 인터페이스 칩(200) 상에 적층될 수 있다.
본 실시예의 반도체 패키지(1000b) 역시, 더미 범프(140D)의 배치를 통해 NCF와 같은 접착층(150)의 흐름성을 최소화하여, 단락이나 접촉 불량과 같은 문제를 해결할 수 있다. 또한, 제2 테스트 패드(130Pt) 및 더미 패드(130Pd)의 배치 위치에 기초하여 패드 공정이 단순화될 수 있고, 또한, 또한, 더미 패드(130Pd) 하면 상에 더미 범프(140D)가 용이하게 배치될 수 있다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 도 1a의 반도체 패키지의 제조 과정을 간략하게 보여주는 단면도들이다. 도 1a 및 도 1b를 함께 참조하여 설명하고, 도 1a 내지 도 8의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 9a를 참조하면, 본 실시에의 반도체 패키지 제조방법은, 먼저, 인터페이스 칩(200)을 준비한다. 인터페이스 칩(200)의 구조에 대해서는 도 1a 및 도 1b의 설명 부분에서 이미 설명한 바와 같다. 인터페이스 칩(200)의 준비와 관련하여, 좀더 구체적인 내용에 대해서는 도 10a 내지 도 10e의 설명 부분에서 좀더 상세히 설명한다.
도 9b를 참조하면, 메모리 칩(100)을 준비한다. 메모리 칩(100)의 구조에 대해서는 도 1a 및 도 1b의 설명 부분에서 이미 설명한 바와 같다. 다만, 메모리 칩(100)이 반도체 패키지의 최상부에 적층되는 메모리 칩인 경우, 메모리 칩(100)은 TSV를 포함하지 않을 수 있다. 메모리 칩(100)의 준비와 관련하여, 좀더 구체적인 내용에 대해서는 도 11a 내지 도 11e의 설명 부분에서 좀더 상세히 설명한다.
한편, 메모리 칩(100)의 하면 상에는 제2 범프(140), 더미 범프(140D), 및 제2 테스트 패드(130Pt)를 덮는 접착층(130)이 부착될 수 있다. 예컨대, 접착층(130)은 NCF일 수 있다. 접착층(130)은 메모리 칩(100)이 웨이퍼 상태일 때 부착될 수도 있고, 각각의 메모리 칩(100)으로 개별화된 후에 부착될 수도 있다.
도 9c를 참조하면, PCB(300) 상에 인터페이스 칩(200)을 제1 범프(240), 및 언더필(250)을 통해 적층한다. 실시예에 따라, 언더필(250) 대신 NCF와 같은 접착층이 이용될 수도 있다. 한편, 인터페이스 칩(200)은 다수의 PCB(300)가 포함된 PCB 원판의 해당 PCB(300) 상에 적층되고, 밀봉재(도 7의 400 참조) 형성 후, 개개의 반도체 패키지로 개별화하는 공정에서, PCB 원판이 개개의 PCB(300)로 분리되나, 도 9c에서 편의상 하나의 PCB(300)만이 도시되고 있다.
도 9d를 참조하면, 메모리 칩(100)을 인터페이스 칩(200) 상에 접착층(150), 제2 범프(140) 및 더미 범프(140D)를 통해 적층 한다. 예컨대, NCF인 접착층(150)을 이용하여 TCB 방식으로 메모리 칩(100)을 인터페이스 칩(200) 상에 적층할 수 있다. 도 1a 및 도 1b의 설명 부분에서 설명한 바와 같이, 메모리 칩(100)의 하면 상에 배치된 더미 범프(140D)의 존재로 인해 NCF의 흐름성이 최소화되고 솔더 스위핑이 최소화되어, 그에 따라, 단락이나 접촉 불량과 같은 문제들이 해결될 수 있다.
메모리 칩(100)의 적층 후, 인터페이스 칩(200)과 메모리 칩(100)을 덮는 밀봉재(도 7의 400 참조)를 형성한다. 한편, 도 8의 반도체 패키지(1000b)의 구조와 같이, 인터페이스 칩(200) 상에 복수 개의 메모리 칩을 적층하는 경우에는, 각각의 메모리 칩을, 대응하는 하부의 인터페이스 칩 또는 메모리 칩 상에 적층한 후, 모든 메모리 칩을 덮도록 밀봉재(400)를 형성할 수 있다.
도 10a 내지 도 10e는 도 9a의 인터페이스 칩을 준비하는 단계를 좀더 상세하게 보여주는 단면도들이다. 도 1a 및 도 1b를 함께 참조하여 설명하고, 도 9a 내지 도 9d의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 10a를 참조하면, 먼저, 제1 웨이퍼(200W) 내에 소자층(220)을 형성한다. 소자층(220)은 각각의 인터페이스 칩(200)에 대응하는 부분에 형성될 수 있다. 소자층(220)은 다수의 로직 소자들과 메모리 소자들을 포함할 수 있다. 도 10a에서, SL는 스크라이브 레인(Scribe Lane)을 의미하고, 차후 제1 웨이퍼(200W)를 개개의 인터페이스 칩(200)으로 개별화하는 싱귤레이션 공정에서 제거될 수 있다.
도 10b를 참조하면, 제1 웨이퍼(200W)에 제1 TSV(210)를 형성한다. 제1 TSV들(210)은 최소 피치(A0) 이상의 피치를 가지도록 형성될 수 있다. 한편, 제1 TSV들(210)은 비아-미들(Via-middle) 공정을 통해 형성될 수 있다. 그러나 제1 TSV(210)의 형성 공정이 비아-미들 공정에 한정되는 것은 아니다. 참고로, 비아-퍼스트(Via-first)는 소자층 형성 전에 TSV를 형성하는 공정을 의미하고, 비아-미들은 소자층 형성 후 배선층 형성 전에 TSV를 형성하는 공정을 의미하며, 비아-라스트(Via-last)는 배선층 형성 후에 TSV를 형성하는 공정을 의미할 수 있다.
도 10c를 참조하면, 제1 웨이퍼(200W)의 하면 상으로 배선층(235)을 형성한다. 배선층(235)을 형성하는 공정은, 범프 패드(230Pb)와 제1 테스트 패드(230Pt)를 형성하는 공정을 포함할 수 있다. 한편, 범프 패드(230Pb)와 제1 테스트 패드(230Pt)는 둘 다 열린 구조로 형성될 수 있다. 한편, 배선층(235) 공정 후에, 제1 웨이퍼(200W)의 후면을 연마하고 제1 TSV(210) 상부 쪽에 상부 패드(212)를 형성할 수 있다.
도 10d를 참조하면, 범프 패드(230Pb) 상에 제1 범프(240)를 부착한다. 한편, 제1 범프(240)의 부착 전에 제1 테스트 패드(230Pt)를 이용하여 인터페이스 칩(200)에 대한 테스트가 수행될 수 있다.
도 10e를 참조하면, 싱귤레이션 공정을 통해 제1 웨이퍼(200W)를 각각의 인터페이스 칩(200)으로 개별화한다. 각각의 인터페이스 칩(200)으로의 개별화를 통해, 도 9a의 인터페이스 칩(200)이 완성 및/또는 준비될 수 있다.
도 11a 내지 도 11e는 도 9b의 메모리 칩을 준비하는 단계를 좀더 상세하게 보여주는 단면도들이다. 도 1a 및 도 1b를 함께 참조하여 설명하고, 도 9a 내지 도 10e의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 11a를 참조하면, 먼저, 제2 웨이퍼(100W) 내에 소자층(120)을 형성한다. 소자층(120)은 각각의 메모리 칩(100)에 대응하는 부분에 형성될 수 있다. 소자층(120)은 다수의 메모리 소자들을 포함할 수 있다.
도 11b를 참조하면, 제2 웨이퍼(100W)에 제2 TSV(110)를 형성한다. 제2 TSV들(110)은 최소 피치(A0) 이상의 피치를 가지도록 형성될 수 있다. 한편, 제2 TSV들(110) 역시 비아-미들 공정을 통해 형성될 수 있다. 그러나 제2 TSV(110)의 형성 공정이 비아-미들 공정에 한정되는 것은 아니다.
도 11c를 참조하면, 제2 웨이퍼(100W)의 하면 상으로 배선층(135)을 형성한다. 배선층(135)을 형성하는 공정은, 더미 패드(130Pd)와 제2 테스트 패드(130Pt)를 형성하는 공정을 포함할 수 있다. 한편, 더미 패드(130Pd)는 닫힌 구조로 형성되고, 제2 테스트 패드(130Pt)는 열린 구조로 형성될 수 있다. 한편, 배선층(135) 공정 후에, 제2 웨이퍼(100W)의 후면을 연마하고 제2 TSV(110) 상부 쪽에 상부 패드(112)를 형성할 수 있다.
도 11d를 참조하면, 메모리 칩(100)의 하면 상에 제2 범프(140) 및 더미 범프(140D)를 부착한다. 제2 범프(140)는 제2 TSV(110)에 대응하는 부분에 부착될 수 있다. 한편, 더미 범프(140D)는 제1 더미 범프(140D1)와 제2 더미 범프(140D2)를 포함하고, 제1 더미 범프(140D1)는 더미 패드(130Pd)에 대응하는 부분에 부착되고, 제2 더미 범프(140D2)는 제2 범프(140)와 제2 테스트 패드(130Pt) 사이에 배치될 수 있다. 제1 더미 범프(140D1)와 제2 더미 범프(140D2)는 앞서 식(1)과 식(2)를 만족하도록 배치될 수 있다. 한편, 제2 범프(140)와 더미 범프(140D)의 부착 전에 제2 테스트 패드(130Pt)를 이용하여 메모리 칩(100)에 대한 테스트가 수행될 수 있다.
도 11e를 참조하면, 싱귤레이션 공정을 통해 제2 웨이퍼(100W)를 각각의 메모리 칩(100)으로 개별화한다. 각각의 메모리 칩(100)으로의 개별화를 통해, 도 9b의 메모리 칩(100)이 완성 및/또는 준비될 수 있다. 한편, 각각의 메모리 칩(100)으로의 개별화 전에 제2 웨이퍼(100W) 상에 NCF와 같은 접착층(150)이 부착되고, 그 후, 싱귤레이션 공정이 진행될 수 있다. 그러나 실시예에 따라, 싱귤레이션 공정 이후에, 메모리 칩(100) 각각에 대해서 접착층(150)이 부착될 수도 있다.
100, 100-1 ~ 100-4: 메모리 칩, 110; 제2 TSV, 120, 220: 소자층, 130, 230: 패드, 130Pt: 제2 테스트 패드, 130Pd: 더미 패드, 140: 제2 범프, 140D: 더미 패드, 150: 접착층, 200: 인터페이스 칩, 210; 제1 TSV, 230Pt: 제1 테스트 패드, 230Pd: 범프 패드, 240: 제1 범프, 250: 언더 필, 300: PCB, 400: 밀봉재, 1000, 1000a, 1000b: 반도체 패키지

Claims (20)

  1. 외곽 부분에 배치된 제1 테스트 패드, 상기 제1 테스트 패드보다 내부 쪽에 배치된 범프 패드, 및 상기 제1 테스트 패드와 상기 범프 패드 사이에 배치된 제1 TSV(Through Silicon Via)를 구비한 인터페이스 칩; 및
    상기 인터페이스 칩 상에 적층되고, 외곽 부분에 배치된 제2 테스트 패드, 상기 제2 테스트 패드보다 내부 쪽에 배치된 더미 패드, 및 상기 제2 테스트 패드와 상기 더미 패드 사이에 배치된 제2 TSV를 구비한 적어도 하나의 메모리 칩; 및
    상기 인터페이스 칩과 상기 메모리 칩 사이에 배치된 접착층;을 포함하고,
    상기 인터페이스 칩의 하면의 상기 범프 패드 상에 제1 범프가 배치되고,
    상기 메모리 칩의 하면의 상기 제2 TSV 상에 제2 범프가 배치되며, 상기 제2 범프에 인접하여 상기 메모리 칩의 하면 상에 더미 범프가 배치되며,
    상기 제1 테스트 패드 및 제2 테스트 패드에는 범프가 배치되지 않은, 반도체 패키지.
  2. 제1 항에 있어서,
    인접하는 상기 제2 TSV들 사이 또는 상기 제2 범프들 사이에 요구되는 최소 피치가 A라고 하고, 상기 제2 범프와 상기 더미 범프와의 거리를 B라 할 때,
    A ≤ B ≤ 2*A.......식(1)
    상기 식(1)을 만족하도록 상기 더미 범프가 배치된 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 제2 테스트 패드와 상기 제2 범프 사이의 거리가 2A보다 클 때, 상기 제2 테스트 패드와 상기 제2 범프 사이의 상기 메모리 칩 상에 상기 더미 범프가 배치되고, 상기 제2 테스트 패드와 인접하는 상기 더미 범프 사이의 거리를 C라 할 때,
    A ≤ C.......식(2)
    상기 식(2)를 만족하도록 상기 더미 범프가 배치된 것을 특징으로 하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 접착층은 NCF(Non-Conductive Film)이고, 상기 인터페이스 칩과 상기 메모리 칩의 측면에서 외곽 방향으로 돌출된 구조를 가지며,
    상기 메모리 칩과 상기 인터페이스 칩 간의 열-압착 접합(Temperature-Compression Bonding: TCB) 방식에 의한 접합 시에 상기 NCF의 흐름성이 최소화되도록 상기 더미 범프가 배치된 것을 특징으로 하는 반도체 패키지.
  5. 제2 항에 있어서,
    상기 메모리 칩의 중심에서 제1 방향의 외곽으로 제1 더미 범프, 상기 제2 범프, 제2 더미 범프, 및 상기 제2 테스트 패드의 순서로 배치되고,
    상기 제1 더미 범프, 상기 제2 범프, 상기 제2 더미 범프, 및 상기 제2 테스트 패드 각각은 상기 제1 방향에 수직하는 제2 방향을 따라 배치되며,
    상기 제2 방향으로 인접하는 상기 제2 범프들 사이의 피치가 2A보다 크면, 상기 제2 방향으로 상기 제2 범프들 사이에 제3 더미 범프가 배치되고, 상기 제2 방향으로 상기 제1 더미 범프들 사이와 상기 제2 더미 범프들 사이에 상기 제3 더미 범프가 배치된 것을 특징으로 하는 반도체 패키지.
  6. 제2 항에 있어서,
    상기 제2 범프와 상기 더미 범프는 실질적으로 동일한 사이즈를 가지며,
    상기 제2 범프의 수평 방향의 지름(diameter)을 D라 할 때, 1.5*D ≤ A를 만족하는 것을 특징으로 하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 제2 범프의 높이를 E라 할 때, 0.5*D ≤ E ≤1.5*D를 만족하는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 범프 패드는 열린(open) 된 구조로 형성되고, 상기 제1 범프에 전기적으로 연결되며,
    상기 더미 패드는 닫힌(close) 구조로 형성되고, 상기 더미 패드 상에 배치된 상기 더미 범프와 전기적으로 연결되지 않는 것을 특징으로 하는 반도체 패키지.
  9. 외곽 부분에 배치된 제1 테스트 패드, 상기 제1 테스트 패드보다 내부 쪽에 배치된 범프 패드, 및 상기 제1 테스트 패드와 상기 범프 패드 사이에 배치된 제1 TSV(Through Silicon Via)를 구비한 인터페이스 칩;
    상기 인터페이스 칩 상에 적층되고, 외곽 부분에 배치된 제2 테스트 패드, 상기 제2 테스트 패드보다 내부 쪽에 배치된 더미 패드, 및 상기 제2 테스트 패드와 상기 더미 패드 사이에 배치된 제2 TSV를 구비한 적어도 하나의 메모리 칩; 및
    상기 인터페이스 칩과 상기 메모리 칩 사이에 배치된 접착층;을 포함하고,
    상기 인터페이스 칩과 상기 메모리 칩은 사이즈가 실질적으로 동일하고,
    상기 제1 테스트 패드와 제2 테스트 패드가 서로 중첩되고, 상기 범프 패드와 상기 더미 패드가 서로 중첩되며,
    상기 범프 패드는 오픈 구조로 형성되고, 상기 더미 패드는 닫친 구조로 형성된, 반도체 패키지.
  10. 제9 항에 있어서,
    상기 인터페이스 칩의 하면의 상기 범프 패드 상에 제1 범프가 배치되어 상기 범프 패드에 전기적으로 연결되며,
    상기 메모리 칩의 하면의 상기 더미 패드 상에 더미 범프가 배치되되, 상기 더미 범프는 상기 더미 패드에 전기적으로 연결되지 않은 것을 특징으로 하는 반도체 패키지.
  11. 제9 항에 있어서,
    상기 제1 TSV와 제2 TSV는 서로 중첩되고
    상기 메모리 칩의 하면의 상기 제2 TSV 상에 제2 범프가 배치되어 상기 제2 범프를 통해 상기 제1 TSV와 제2 TSV가 전기적으로 연결되며,
    상기 제2 범프에 인접하여 상기 메모리 칩의 하면 상에 더미 범프가 배치된 것을 특징으로 반도체 패키지.
  12. 인쇄회로기판(PCB);
    상기 PCB 상에 적층되고, 외곽 부분에 배치된 제1 테스트 패드, 상기 제1 테스트 패드보다 내부 쪽에 배치된 범프 패드, 및 상기 제1 테스트 패드와 상기 범프 패드 사이에 배치된 제1 TSV를 구비한 인터페이스 칩;
    상기 인터페이스 칩 상에 적층되고, 외곽 부분에 배치된 제2 테스트 패드, 상기 제2 테스트 패드보다 내부 쪽에 배치된 더미 패드, 및 상기 제2 테스트 패드와 상기 더미 패드 사이에 배치된 제2 TSV를 구비한 적어도 하나의 메모리 칩;
    상기 인터페이스 칩과 상기 메모리 칩 사이에 배치된 접착층; 및
    상기 PCB 상의 상기 인터페이스 칩과 메모리 칩을 밀봉하는 밀봉재;를 포함하고,
    상기 인터페이스 칩과 상기 메모리 칩은 사이즈가 실질적으로 동일하고,
    상기 범프 패드와 상기 더미 패드가 서로 중첩되고, 상기 제1 테스트 패드와 제2 테스트 패드가 서로 중첩되며,
    상기 인터페이스 칩의 하면의 상기 범프 패드 상에는 제1 범프가 배치되며,
    상기 메모리 칩의 하면의 상기 제2 TSV 상에 제2 범프가 배치되고, 상기 메모리 칩의 하면의 상기 더미 패드 상에 제1 더미 범프가 배치된, 반도체 패키지.
  13. 제12 항에 있어서,
    상기 제1 테스트 패드 및 제2 테스트 패드에는 범프가 배치되지 않고,
    상기 범프 패드는 오픈 구조를 가지며, 상기 제1 범프에 전기적으로 연결되고,
    상기 더미 패드는 닫힌 구조를 가지며, 상기 제1 더미 범프에 전기적으로 연결되지 않는 것을 특징으로 하는 반도체 패키지.
  14. 제12 항에 있어서,
    상기 제2 테스트 패드와 상기 제2 범프 사이의 상기 메모리 칩의 하면 상에 제2 더미 범프가 배치되고,
    인접하는 상기 제2 TSV들 사이 또는 상기 제2 범프들 사이에 요구되는 최소 피치가 A라고 하고, 상기 제2 범프와 상기 제1 더미 범프 또는 제2 더미 범프와의 거리를 B라 하며, 상기 제2 테스트 패드와 상기 제2 더미 범프 사이의 거리를 C라 할 때,
    A ≤ B ≤ 2*A.......식(1)
    A ≤ C.......식(2)
    상기 식(1)과 상기 식(2)를 만족하는 것을 특징으로 하는 반도체 패키지.
  15. 제14 항에 있어서,
    상기 메모리 칩의 중심에서 제1 방향의 외곽으로 상기 제1 더미 범프, 상기 제2 범프, 상기 제2 더미 범프, 및 상기 테스트 패드의 순서로 배치되고,
    상기 제1 더미 범프, 상기 제2 범프, 상기 제2 더미 범프, 및 상기 테스트 패드 각각은 상기 제1 방향에 수직하는 제2 방향을 따라 배치되며,
    상기 제2 방향으로 인접하는 상기 제2 범프들 사이의 피치가 2A보다 크면, 상기 제2 방향으로 상기 제2 범프들 사이에 제3 더미 범프가 배치되고, 상기 제2 방향으로 상기 제1 더미 범프들 사이와 상기 제2 더미 범프들 사이에도 상기 제3 더미 범프가 배치된 것을 특징으로 하는 반도체 패키지.
  16. 인터페이스 칩을 준비하는 단계;
    메모리 칩을 준비하는 단계;
    상기 인터페이스 칩을 PCB 상에 적층하는 단계; 및
    NCF를 이용하여 TCB 방식에 의해 상기 메모리 칩을 상기 인터페이스 칩 상에 적층하는 단계;를 포함하고,
    상기 인터페이스 칩은, 외곽 부분에 배치된 제1 테스트 패드, 상기 제1 테스트 패드보다 내부 쪽에 배치된 범프 패드, 및 상기 제1 테스트 패드와 상기 범프 패드 사이에 배치된 제1 TSV를 구비하며,
    상기 메모리 칩은, 외곽 부분에 배치된 제2 테스트 패드, 상기 제1 테스트 패드보다 내부 쪽에 배치된 더미 패드, 및 상기 제2 테스트 패드와 상기 더미 패드 사이에 배치된 제2 TSV를 구비하며,
    상기 인터페이스 칩과 상기 메모리 칩은 사이즈가 실질적으로 동일하고,
    상기 범프 패드와 상기 더미 패드가 서로 중첩되고, 상기 제1 테스트 패드와 제2 테스트 패드가 서로 중첩되며,
    상기 범프 패드 상에는 제1 범프가 배치되고, 상기 제2 TSV 상에 제2 범프가 배치되며, 상기 더미 패드 상에는 제1 더미 범프가 배치된, 반도체 패키지 제조방법.
  17. 제16 항에 있어서,
    상기 인터페이스 칩 및 메모리 칩을 준비하는 단계에서,
    상기 인터페이스 칩의 준비는,
    제1 웨이퍼에 상기 제1 TSV를 형성하는 단계,
    상기 제1 TSV에 연결되는 제1 배선층을 형성하는 단계;
    상기 제1 웨이퍼 상에 상기 제1 범프를 배치하는 단계; 및
    상기 제1 웨이퍼를 개별화하는 제1 싱귤레이션을 수행하는 단계;를 포함하고,
    상기 메모리 칩의 준비는,
    제2 웨이퍼 상에 집적 소자층을 형성하는 단계;
    제2 웨이퍼에 상기 제2 TSV를 형성하는 단계,
    상기 제2 TSV에 연결되는 제2 배선층을 형성하는 단계;
    상기 제2 웨이퍼 상에 상기 제2 범프 및 더미 범프를 배치하는 단계;
    상기 제1 웨이퍼 상에 상기 제2 범프 및 더미 범프를 덮는 NCF를 부착하는 단계; 및
    상기 제2 웨이퍼를 개별화하는 제2 싱귤레이션을 수행하는 단계;를 포함하며,
    상기 제1 배선층을 형성하는 단계와 상기 제2 배선층을 형성하는 단계는 동일한 공정으로 수행되는 것을 특징으로 하는 반도체 패키지 제조방법.
  18. 제17 항에 있어서,
    상기 제1 TSV에 연결되는 제1 배선층을 형성하는 단계는,
    상기 범프 패드를 형성하는 공정을 포함하되, 상기 범프 패드가 열린 구조를 가지도록 상기 범프 패드를 덮는 패시베이션층을 제거하는 공정을 포함하고,
    상기 제1 범프를 배치하는 단계에서, 상기 제1 범프를 오픈 된 상기 범프 패드 상에 부착하며,
    상기 제2 TSV에 연결되는 제2 배선층을 형성하는 단계는,
    상기 더미 패드를 형성하는 공정을 포함하되, 상기 더미 패드가 닫힌 구조를 가지도록 상기 더미 패드를 덮는 패시베이션층을 제거하는 공정을 생략하며,
    상기 제2 범프 및 더미 범프를 배치하는 단계에서, 상기 더미 범프를 상기 더미 패드에 대응하는 위치의 상기 패시베이션층 상에 부착하는 것을 특징으로 하는 반도체 패키지 제조방법.
  19. 제17 항에 있어서,
    상기 제1 범프를 배치하는 단계 전에, 상기 제1 테스트 패드를 이용하여 상기 인터페이스 칩을 테스트하고,
    상기 제2 범프 및 더미 범프를 배치하는 단계 전에, 제2 테스트 패드를 통해 상기 메모리 칩을 테스트하며,
    상기 제1 범프를 배치하는 단계와 상기 제2 범프 및 더미 범프를 배치하는 단계에서, 상기 제1 테스트 패드 및 제2 테스트 패드 상에는 범프를 배치하지 않는 것을 특징으로 하는 반도체 패키지 제조방법.
  20. 제16 항에 있어서,
    상기 메모리 칩을 상기 인터페이스 칩 상에 적층하는 단계 후에, 상기 메모리 칩 상에 상기 NCF 및 TCB 방식을 이용하여 적어도 하나의 메모리 칩을 순차적으로 적층하는 단계; 및
    상기 PCB 상에 상기 인터페이스 칩과 메모리 칩을 덮는 밀봉재를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
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