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KR102716074B1 - Method And Apparatus for Fabricating Silicon Film Stack Including Porous Silicon - Google Patents

Method And Apparatus for Fabricating Silicon Film Stack Including Porous Silicon Download PDF

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KR102716074B1
KR102716074B1 KR1020230109193A KR20230109193A KR102716074B1 KR 102716074 B1 KR102716074 B1 KR 102716074B1 KR 1020230109193 A KR1020230109193 A KR 1020230109193A KR 20230109193 A KR20230109193 A KR 20230109193A KR 102716074 B1 KR102716074 B1 KR 102716074B1
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Abstract

본 개시의 일 실시예에 의하면, CCP(Capacitively Coupled Plasma) 방식의 플라즈마 반응장치를 이용하여 실리콘 적층구조를 제조하는 방법에 있어서, 결정질 실리콘 기판에 플라즈마 에피탁시 방법을 이용하여 하나 이상의 다공성 실리콘층을 포함하는 적층구조를 성장시키는 증착단계; 및 상기 플라즈마 반응장치의 공정변수에 따른 실리콘 박막 상변이를 이용하여 상기 증착단계 동안 상기 적층구조의 성장을 조절하는 성장 조절단계를 포함하되, 상기 적층구조는, 상기 결정질 실리콘 기판의 상면에 성장될 때, 상기 결정질 실리콘 기판의 상면에 에피탁시 실리콘층이 성장되고, 상기 에피탁시 실리콘층의 상면에 다공성 실리콘층이 성장되는 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조방법을 제공한다.According to one embodiment of the present disclosure, a method for manufacturing a silicon laminated structure using a CCP (Capacitively Coupled Plasma) type plasma reactor is provided, comprising: a deposition step of growing a laminated structure including one or more porous silicon layers on a crystalline silicon substrate using a plasma epitaxy method; and a growth control step of controlling the growth of the laminated structure during the deposition step using a silicon thin film phase transition according to process variables of the plasma reactor, wherein the laminated structure is characterized in that, when grown on an upper surface of the crystalline silicon substrate, an epitaxy silicon layer is grown on the upper surface of the crystalline silicon substrate, and a porous silicon layer is grown on the upper surface of the epitaxy silicon layer. A method for manufacturing a silicon laminated structure including porous silicon is provided.

Description

다공성 실리콘을 포함하는 실리콘 적층구조 제조방법 및 제조장치{Method And Apparatus for Fabricating Silicon Film Stack Including Porous Silicon}Method and Apparatus for Fabricating Silicon Film Stack Including Porous Silicon

본 개시는 다공성 실리콘을 포함하는 실리콘 적층구조 제조방법 및 제조장치에 관한 것이다.The present disclosure relates to a method for manufacturing a silicon laminate structure including porous silicon and a manufacturing apparatus.

이 부분에 기술된 내용은 단순히 본 개시에 대한 배경정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.The material described in this section merely provides background information for the present disclosure and does not constitute prior art.

반도체 소자 제조는 많은 종류의 박막(thin film) 증착(deposition) 공정을 수반한다. 증착 공정은 합성하고자 하는 물질을 진공 중에서 기화 또는 승화시켜서 원자 또는 분자 단위로 기판의 표면 위에 부착되게 함으로써 박막을 형성하는 방법이다. 증착공정 중 에피탁시(epitaxy)는 특정한 조건에서 형성되는 박막이 기판과 같은 결정구조로 성장하는 현상을 말한다. 따라서, 결정질 실리콘(crystalline silicon) 기판 위에 에피탁시 방법으로 박막을 증착하면 기판과 같은 결정질 실리콘 박막을 성장시킬 수 있다.The manufacturing of semiconductor devices involves many types of thin film deposition processes. The deposition process is a method of forming a thin film by vaporizing or sublimating a material to be synthesized in a vacuum and attaching it to the surface of a substrate at the atomic or molecular level. Epitaxy during the deposition process refers to the phenomenon in which a thin film formed under specific conditions grows into the same crystal structure as the substrate. Therefore, if a thin film is deposited on a crystalline silicon substrate by the epitaxy method, a crystalline silicon thin film like the substrate can be grown.

에피탁시 실리콘은 다양한 공정방법으로 성장 가능하고, 그 중 플라즈마화학기상증착법(PECVD: Plasma-Enhanced Chemical Vapor Depositon)을 이용해서 에피탁시 성장하는 방법을 플라즈마 에피탁시 기법이라 한다. 일반적으로 결정질 실리콘은 1300 ℃ 이상의 고온에서 성장하는데, 플라즈마 에피탁시 방법을 사용하면 200 ℃ 정도의 낮은 온도에서도 결정질 실리콘의 성장이 가능한 특징이 있다. 플라즈마 에피탁시 방법으로는 박막을 성장할 경우 박막의 미세구조가 다공구조를 가지는 경우가 많다.Epitaxy silicon can be grown using various process methods, and among them, the method of epitaxy growth using plasma-enhanced chemical vapor deposition (PECVD) is called plasma epitaxy. Generally, crystalline silicon is grown at a high temperature of 1300℃ or higher, but the plasma epitaxy method has the characteristic of allowing crystalline silicon to grow at a low temperature of about 200℃. When a thin film is grown using the plasma epitaxy method, the microstructure of the thin film often has a porous structure.

종래 반도체 소자에서 다공구조를 가지는 다공성 실리콘(porous silicon)을 형성하는 경우, 결정질 실리콘 기판의 표면에 불산(HF)용액을 이용한 습식 전기식각(electroetching) 방법을 이용한다. 다공성 실리콘을 습식공정으로 형성한 후, 1100 ℃ 정도의 고온에서 추가적으로 수소 가스를 이용한 포밍 가스 어닐링(forming gas annealing)을 실시하여 다공성 실리콘의 공극 분포를 조절할 수 있다.In the case of forming porous silicon having a porous structure in a conventional semiconductor device, a wet electroetching method using a hydrofluoric acid (HF) solution is used on the surface of a crystalline silicon substrate. After forming the porous silicon through a wet process, forming gas annealing using hydrogen gas is additionally performed at a high temperature of about 1100° C. to control the pore distribution of the porous silicon.

다만 이와 같은 방법은 결정질 실리콘의 표면에만 다공성 실리콘을 형성할 수 있고, 결정질 실리콘 공극의 세밀한 크기 조절이 어려우므로 그 응용에 한계가 있는 문제가 있다.However, this method can only form porous silicon on the surface of crystalline silicon, and it is difficult to precisely control the size of the pores in the crystalline silicon, so its application is limited.

또한 전기식각과 포밍 가스 어닐링 공정은 각각 습식 공정 및 건식 공정이므로, 습식-건식 공정의 연계로써 공정비용이 상승하고 폐수가 발생하는 문제가 있다.In addition, since the electroetching and forming gas annealing processes are wet and dry processes, respectively, there is a problem that the process cost increases and wastewater is generated by linking the wet and dry processes.

일 실시예에 따른 다공성 실리콘을 포함하는 적층구조 박막 제조방법은 플라즈마 에피탁시 방법을 이용하여 다공성 실리콘 성장 중 공정조건을 변화시켜 다공성 실리콘의 공극률을 조절할 수 있다.A method for manufacturing a laminated thin film including porous silicon according to one embodiment can control the porosity of the porous silicon by changing process conditions during growth of the porous silicon using a plasma epitaxy method.

일 실시예에 따른 다공성 실리콘을 포함하는 적층구조 박막 제조방법은 동일한 장비에서 다공성 실리콘을 성장한 후 수소 가스를 이용한 포밍 가스 어닐링 공정을 할 수 있다.A method for manufacturing a laminated thin film including porous silicon according to one embodiment can perform a forming gas annealing process using hydrogen gas after growing porous silicon in the same equipment.

본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

이러한 목적을 달성하기 위한 본 개시의 일 실시예에 의하면, CCP(Capacitively Coupled Plasma) 방식의 플라즈마 반응장치를 이용하여 실리콘 적층구조를 제조하는 방법에 있어서, 결정질 실리콘 기판에 플라즈마 에피탁시 방법을 이용하여 하나 이상의 다공성 실리콘층을 포함하는 적층구조를 성장시키는 증착단계; 및 상기 플라즈마 반응장치의 공정변수에 따른 실리콘 박막 상변이를 이용하여 상기 증착단계 동안 상기 적층구조의 성장을 조절하는 성장 조절단계를 포함하되, 상기 적층구조는, 상기 결정질 실리콘 기판의 상면에 성장될 때, 상기 결정질 실리콘 기판의 상면에 에피탁시 실리콘층이 성장되고, 상기 에피탁시 실리콘층의 상면에 다공성 실리콘층이 성장되는 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조방법을 제공한다.According to one embodiment of the present disclosure for achieving these objects, a method for manufacturing a silicon laminated structure using a CCP (Capacitively Coupled Plasma) type plasma reactor is provided, comprising: a deposition step of growing a laminated structure including one or more porous silicon layers on a crystalline silicon substrate using a plasma epitaxy method; and a growth control step of controlling the growth of the laminated structure during the deposition step using a silicon thin film phase transition according to process variables of the plasma reactor, wherein the laminated structure is characterized in that, when grown on an upper surface of the crystalline silicon substrate, an epitaxy silicon layer is grown on an upper surface of the crystalline silicon substrate, and a porous silicon layer is grown on an upper surface of the epitaxy silicon layer. A method for manufacturing a silicon laminated structure including porous silicon is provided.

본 개시의 일 실시예에 의하면, 다공성 실리콘층을 포함하는 실리콘 적층구조 제조장치에 있어서, 상기 적층구조의 증착을 위한 반응가스를 주입하는 가스 주입구; 상기 반응가스를 활성화시키기 위해 전압이 인가되는 상부 전극; 상기 적층구조 증착을 위한 결정질 실리콘 기판을 위치시키도록 구성된 기판 지지대; 상기 기판 지지대와 접합되어 상기 기판 지지대를 이송하고 지지하도록 구성되는 하부 전극; 상기 하부 전극과 연결되어 상기 상부 전극과 상기 결정질 실리콘 기판 사이의 거리를 조절하도록 구성된 서보모터; 및 상기 결정질 실리콘 기판에 상기 적층구조를 성장시키는 동안 공정변수에 따른 실리콘 박막의 상변이를 이용하여 상기 적층구조의 성장을 조절하는 제어부를 포함하되, 상기 제어부는, 상기 결정질 실리콘 기판의 상면에 상기 적층구조가 성장될 때, 상기 결정질 실리콘 기판의 상면에 에피탁시 실리콘층이 성장되고, 상기 에피탁시 실리콘층의 상면에 다공성 실리콘층이 성장되도록 상기 공정변수를 조절하는 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조장치를 제공한다.According to one embodiment of the present disclosure, a device for manufacturing a silicon laminated structure including a porous silicon layer comprises: a gas inlet for injecting a reaction gas for deposition of the laminated structure; an upper electrode to which a voltage is applied to activate the reaction gas; a substrate support configured to position a crystalline silicon substrate for deposition of the laminated structure; a lower electrode configured to be connected to the substrate support and to transport and support the substrate support; a servo motor connected to the lower electrode and configured to adjust a distance between the upper electrode and the crystalline silicon substrate; and a control unit for controlling growth of the laminated structure by utilizing a phase transition of a silicon thin film according to process variables while growing the laminated structure on the crystalline silicon substrate, wherein the control unit is characterized in that, when the laminated structure is grown on an upper surface of the crystalline silicon substrate, an epitaxy silicon layer is grown on an upper surface of the crystalline silicon substrate, and a porous silicon layer is grown on an upper surface of the epitaxy silicon layer, the device for manufacturing a silicon laminated structure including porous silicon is characterized in that the device controls the process variables so that the epitaxy silicon layer is grown on an upper surface of the crystalline silicon substrate and the porous silicon layer is grown on an upper surface of the epitaxy silicon layer.

이상에서 설명한 바와 같이 본 실시예에 의하면, 다공성 실리콘을 포함하는 적층구조 박막 제조방법은 다공성 실리콘 성장 중 공극률을 조절하여 다양한 구성의 다공성 실리콘을 형성할 수 있는 효과가 있다. 또한 다공성 실리콘의 성장 중 공극률을 변화시키는 방법으로 박막의 표면층, 중간층 또는 바닥층 등 원하는 위치에 다공성 실리콘을 성장시키고 공극의 분포와 밀도를 조절할 수 있는 효과가 있다.As described above, according to the present embodiment, the method for manufacturing a laminated structure thin film including porous silicon has the effect of being able to form porous silicon of various configurations by controlling the porosity during porous silicon growth. In addition, by changing the porosity during porous silicon growth, there is the effect of being able to grow porous silicon at a desired location such as a surface layer, middle layer, or bottom layer of the thin film and control the distribution and density of the pores.

또한, 동일 장비에서 다공성 실리콘 성장 및 수소 가스를 이용한 포밍 가스 어닐링을 실시할 수 있으므로 공정을 단순화하고 공정비용을 절감할 수 있는 효과가 있다.In addition, since porous silicon growth and forming gas annealing using hydrogen gas can be performed on the same equipment, there is an effect of simplifying the process and reducing process costs.

도 1은 본 개시의 일 실시예에 따른 다공성 실리콘을 포함하는 실리콘 적층구조 제조방법의 일 실시예를 나타낸 도면이다.
도 2는 본 개시의 일 실시예에 따라 다공성 실리콘을 포함하는 실리콘 적층구조 제조방법의 다른 실시예를 나타낸 도면이다.
도 3은 본 개시의 일 실시예에 따른 다공성 실리콘을 포함하는 실리콘 적층구조의 공정변수에 따라 성장하는 실리콘 박막의 상변이를 나타낸 상태도이다.
도 4는 본 개시의 일 실시예에 따른 다공성 실리콘을 포함하는 실리콘 적층구조를 수소 분위기에서 포밍가스 어닐링할 경우 발생하는 공극률 분포를 보여주는 주사전자현미경의 단면 이미지이다.
도 5는 본 개시의 일 실시예에 따른 다공성 실리콘을 포함하는 실리콘 적층구조의 제조장치를 나타낸 도면이다.
FIG. 1 is a drawing showing one embodiment of a method for manufacturing a silicon laminate structure including porous silicon according to one embodiment of the present disclosure.
FIG. 2 is a drawing showing another embodiment of a method for manufacturing a silicon laminate structure including porous silicon according to one embodiment of the present disclosure.
FIG. 3 is a phase diagram showing the phase transition of a silicon thin film grown according to process variables of a silicon laminate structure including porous silicon according to one embodiment of the present disclosure.
FIG. 4 is a cross-sectional image of a scanning electron microscope showing the porosity distribution that occurs when a silicon laminate structure including porous silicon according to one embodiment of the present disclosure is subjected to forming gas annealing in a hydrogen atmosphere.
FIG. 5 is a drawing showing a manufacturing device for a silicon laminate structure including porous silicon according to one embodiment of the present disclosure.

이하, 본 개시의 일부 실시예들을 예시적인 도면을 이용해 상세하게 설명한다. 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.Hereinafter, some embodiments of the present disclosure will be described in detail using exemplary drawings. When adding reference numerals to components of each drawing, it should be noted that the same components are given the same numerals as much as possible even if they are shown in different drawings. In addition, when describing the present disclosure, if it is determined that a specific description of a related known configuration or function may obscure the gist of the present disclosure, the detailed description thereof will be omitted.

본 개시에 따른 실시예의 구성요소를 설명하는 데 있어서, 제1, 제2, i), ii), a), b) 등의 부호를 사용할 수 있다. 이러한 부호는 그 구성요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 부호에 의해 해당 구성요소의 본질 또는 차례나 순서 등이 한정되지 않는다. 명세서에서 어떤 부분이 어떤 구성요소를 '포함' 또는 '구비'한다고 할 때, 이는 명시적으로 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.In describing components of embodiments according to the present disclosure, symbols such as first, second, i), ii), a), b), etc. may be used. These symbols are only for distinguishing the components from other components, and the nature or order or sequence of the components is not limited by the symbols. When a part in the specification is said to "include" or "provide" a component, this does not mean that other components are excluded, but rather that other components can be further included, unless explicitly stated otherwise.

도 1은 본 개시의 일 실시예에 따른 다공성 실리콘을 포함하는 실리콘 적층구조 제조방법의 일 실시예를 나타낸 도면이다. FIG. 1 is a drawing showing one embodiment of a method for manufacturing a silicon laminate structure including porous silicon according to one embodiment of the present disclosure.

도 2는 본 개시의 일 실시예에 따라 다공성 실리콘을 포함하는 실리콘 적층구조 제조방법의 다른 실시예를 나타낸 도면이다.FIG. 2 is a drawing showing another embodiment of a method for manufacturing a silicon laminate structure including porous silicon according to one embodiment of the present disclosure.

도 1 및 도 2를 참조하면, 본 개시의 일 실시예에 따른 다공성 실리콘을 포함하는 실리콘 적층구조는 결정질 실리콘 기판(crystalline silicon substrate, 11), 다공성 실리콘층(porous silicon layer, 13), 및 에피탁시 실리콘층(epitaxial silicon layer, 12)의 전부 또는 일부를 포함할 수 있다.Referring to FIGS. 1 and 2, a silicon laminate structure including porous silicon according to one embodiment of the present disclosure may include all or part of a crystalline silicon substrate (11), a porous silicon layer (13), and an epitaxial silicon layer (12).

다공성 실리콘(porous silicon)을 포함하는 실리콘 적층구조 제조방법은, 결정질 실리콘 기판(11)에 하나 이상의 다공성 실리콘층(13)을 포함하는 실리콘 적층구조를 형성하는 방법이다. 이 방법은, 결정질 실리콘 기판(11)을 준비하는 단계, 결정질 실리콘 기판(11)의 일면 또는 양면에 하나 이상의 다공성 실리콘층(13)을 포함하는 적층구조를 성장시키는 증착(deposition)단계, 및 다공성 실리콘층의 공극률을 조절하는 공극률 조절단계를 포함할 수 있다.A method for manufacturing a silicon laminate structure including porous silicon is a method for forming a silicon laminate structure including one or more porous silicon layers (13) on a crystalline silicon substrate (11). This method may include a step of preparing a crystalline silicon substrate (11), a deposition step of growing a laminate structure including one or more porous silicon layers (13) on one side or both sides of the crystalline silicon substrate (11), and a porosity control step of controlling the porosity of the porous silicon layer.

결정질 실리콘 기판(11)을 준비하는 단계에서, 결정질 실리콘 기판(11)은 성장한 잉곳(ingot) 또는 블록을 와이어 절단방법으로 절단 가공하여 제작한 것을 준비할 수 있다. 결정질 실리콘 기판(11)을 식각(etching) 또는 연마(polishing)를 포함하여 결정질 실리콘 기판(11)의 표면을 세정하는 단계를 포함할 수 있다. 식각은 습식(wet) 또는 건식(dry) 공정으로 진행할 수 있다.In the step of preparing a crystalline silicon substrate (11), the crystalline silicon substrate (11) can be prepared by cutting and processing a grown ingot or block using a wire cutting method. The step of cleaning the surface of the crystalline silicon substrate (11) including etching or polishing the crystalline silicon substrate (11) can be included. Etching can be performed as a wet or dry process.

하나 이상의 다공성 실리콘층(13)을 포함하는 적층구조를 성장시키는 증착단계는, 다공성 실리콘층(13) 및 에피탁시 실리콘층(12)을 증착에 의해 형성하는 단계로 플라즈마 공정을 수행하여 형성할 수 있다.The deposition step for growing a laminated structure including one or more porous silicon layers (13) can be formed by performing a plasma process in which the porous silicon layer (13) and the epitaxial silicon layer (12) are formed by deposition.

플라즈마 공정은 CCP(Capacitively Coupled Plasma) 플라즈마 구조의 플라즈마 반응장치(3)를 사용하여 수행할 수 있다. CCP 플라즈마 반응장치(3)는 실리콘 기판 온도 1000 ℃ 이하에서 적층구조의 박막 성장이 가능하도록 한다. CCP 플라즈마 구조의 플라즈마 반응장치(3)에 대해서는 이하 도 5에서 자세히 설명한다.The plasma process can be performed using a plasma reactor (3) having a CCP (Capacitively Coupled Plasma) plasma structure. The CCP plasma reactor (3) enables the growth of a thin film having a laminated structure at a silicon substrate temperature of 1000° C. or lower. The plasma reactor (3) having a CCP plasma structure is described in detail in FIG. 5 below.

본 개시는 플라즈마 에피탁시 방법을 이용하여 다공성 실리콘층(13)을 성장시키는 동시에 공정변수(process parameter)를 조절하는 방법으로 다공성 실리콘층의 공극률(porosity)을 조절할 수 있다. 또한 다공성 실리콘층(13)의 성장 중에 공극률을 변화시켜 적층구조의 표면층, 중간층 또는 바닥층 등 원하는 위치에 다공성 실리콘층(13)을 성장시키고 공극의 분포와 밀도를 조절할 수 있다.The present disclosure can control the porosity of the porous silicon layer by controlling process parameters while growing the porous silicon layer (13) using a plasma epitaxy method. In addition, by changing the porosity during the growth of the porous silicon layer (13), the porous silicon layer (13) can be grown at a desired location such as a surface layer, an intermediate layer, or a bottom layer of a laminated structure, and the distribution and density of the pores can be controlled.

플라즈마 에피탁시 방법은 200 ℃ 정도의 기판 온도에서 PECVD방식으로 실리콘 박막을 증착할 때, 특정 조건에서 결정질 실리콘을 성장시키는 것을 말한다. 일반적으로 결정질 실리콘은 1300 ℃ 이상의 고온에서 성장하는데, 200 ℃ 정도의 낮은 온도에서도 결정질 실리콘의 성장이 가능한 특징이 있다. 플라즈마 에피탁시 방법을 이용하여 성장시킨 결정질 실리콘을 이하 ‘에피탁시 실리콘’이라 칭한다.The plasma epitaxy method refers to growing crystalline silicon under specific conditions when depositing a silicon thin film using the PECVD method at a substrate temperature of about 200°C. Generally, crystalline silicon is grown at a high temperature of 1300°C or higher, but has the characteristic of being able to grow crystalline silicon even at a low temperature of about 200°C. Crystalline silicon grown using the plasma epitaxy method is referred to as ‘epitaxial silicon’ below.

플라즈마 에피탁시는 2000년대 중반 학계에 보고되었지만, 단지 태양전지 공정 중 발생하는 불량의 일부로 취급되어 이를 억제하는 방향의 연구가 주로 진행되었다. 또한 종래에는, 플라즈마 에피탁시 방법을 이용하여 에피탁시 실리콘을 성장시킬 때, 에피탁시 실리콘층(12)의 바닥면에 다공성 실리콘층(13)이 먼저 형성되었다. 즉, 다공성 실리콘층(13)의 상면에 에피탁시 실리콘층(12)이 성장하므로 다공성 실리콘층(13)의 위치가 적층구조의 바닥에만 위치하는 한계가 있었다.Plasma epitaxy was reported in the academic world in the mid-2000s, but it was treated as just a part of defects occurring during the solar cell process, and research was mainly conducted in the direction of suppressing it. In addition, when growing epitaxy silicon using the plasma epitaxy method, a porous silicon layer (13) was first formed on the bottom surface of the epitaxy silicon layer (12). That is, since the epitaxy silicon layer (12) is grown on the top surface of the porous silicon layer (13), there was a limitation that the location of the porous silicon layer (13) was only located at the bottom of the laminated structure.

본 개시에 따른 방법은 결정질 실리콘 기판(11)의 일면 또는 양면에 다공성 실리콘층(13) 또는 에피탁시 실리콘층(12)을 증착할 수 있다. 결정질 실리콘 기판(11)의 양면에 다공성 실리콘층(13) 또는 에피탁시 실리콘층(12)을 모두 증착할 경우 양면에 동시에 증착하거나 일면씩 순차적으로 증착할 수 있다. 이하에서 하나 이상의 다공성 실리콘층(13)을 포함하는 적층구조의 제조방법을 자세히 설명한다. The method according to the present disclosure can deposit a porous silicon layer (13) or an epitaxial silicon layer (12) on one or both sides of a crystalline silicon substrate (11). When the porous silicon layer (13) or the epitaxial silicon layer (12) is deposited on both sides of the crystalline silicon substrate (11), the deposition can be performed simultaneously on both sides or sequentially on one side at a time. Hereinafter, a method for manufacturing a laminated structure including one or more porous silicon layers (13) will be described in detail.

결정질 실리콘 기판(11)은 사전에 식각 또는 연마 등을 포함한 방법으로 표면을 세정한 것을 준비한다. 식각은 습식 또는 건식 공정으로 진행할 수 있다. 또한 세정한 결정질 실리콘 기판(11)을 CCP 플라즈마 구조의 플라즈마 반응장치(3)의 진공챔버(30) 기판 지지대(33)에 영구적으로 부착하여 반응장치의 구성요소로 활용할 수 있다. 결정질 실리콘 기판(11)의 온도는 100~1000℃ 범위에서 조절할 수 있다. 바람직하게는, 결정질 실리콘 기판(11)의 온도는 200~450 ℃ 범위로 조절할 수 있다.The crystalline silicon substrate (11) is prepared by cleaning the surface in advance by a method including etching or polishing. The etching can be performed by a wet or dry process. In addition, the cleaned crystalline silicon substrate (11) can be permanently attached to the substrate support (33) of the vacuum chamber (30) of the plasma reaction device (3) of the CCP plasma structure and utilized as a component of the reaction device. The temperature of the crystalline silicon substrate (11) can be controlled in the range of 100 to 1000°C. Preferably, the temperature of the crystalline silicon substrate (11) can be controlled in the range of 200 to 450°C.

이때, 상부 전극(upper electrode, 31)과 결정질 실리콘 기판(11) 사이의 간격, 가스 유량비, 압력, 플라즈마 주파수 및 파워 등을 제어하고자 하는 공정변수로 설정할 수 있다.At this time, the gap between the upper electrode (31) and the crystalline silicon substrate (11), the gas flow rate ratio, pressure, plasma frequency, and power can be set as process variables to be controlled.

상부 전극(31)에 전압을 가하여 플라즈마를 발생시키면서 진공챔버(30) 내로 전구체 가스(precursor gas), 불순물(impurity) 등을 주입하여 결정질 실리콘 기판(11)의 일면 또는 양면에 다공성 실리콘층(13) 또는 에피탁시 실리콘층(12)을 증착할 수 있다. 예를 들어, 결정질 실리콘 기판(11)의 일면에 다공성 실리콘층(13) 및 에피탁시 실리콘층(12)을 순차적으로 증착하거나, 결정질 실리콘 기판(11)의 양면에 각각 다공성 실리콘층(13) 및 에피탁시 실리콘층(12)을 순차적으로 증착할 수 있다. 플라즈마 분위기(plasma atmosphere) 내에서 전구체 가스를 분해하여 결정질 실리콘 기판(11)의 표면에 다공성 실리콘층(13)을 형성시킬 수 있다.By applying voltage to the upper electrode (31) to generate plasma and injecting precursor gas, impurities, etc. into the vacuum chamber (30), a porous silicon layer (13) or an epitaxial silicon layer (12) can be deposited on one side or both sides of a crystalline silicon substrate (11). For example, a porous silicon layer (13) and an epitaxial silicon layer (12) can be sequentially deposited on one side of a crystalline silicon substrate (11), or a porous silicon layer (13) and an epitaxial silicon layer (12) can be sequentially deposited on both sides of the crystalline silicon substrate (11), respectively. A porous silicon layer (13) can be formed on the surface of a crystalline silicon substrate (11) by decomposing a precursor gas in a plasma atmosphere.

전구체 가스는 SiH4, Si2H6, SiCl4, SiHCl3, SiF4 중 선택된 1종 이상을 H2 또는 He 가스에 희석시킨 것을 주입할 수 있으며, 불순물은 C, Ge, B, P, Al, As, O, N 중 선택된 1종 또는 2종 이상을 주입할 수 있다. 전구체 가스는 SiH4일 수 있으며, 가스 유량비 R=(100*SiH4)/(H2+SiH4)의 희석비를 0.1~100 % 범위에서 조절할 수 있다.The precursor gas can be injected by diluting at least one selected from SiH4 , Si2H6 , SiCl4 , SiHCl3 , and SiF4 in H2 or He gas, and the impurities can be injected by diluting at least one selected from C, Ge, B, P, Al, As, O, and N. The precursor gas can be SiH4 , and the dilution ratio of the gas flow rate R=(100* SiH4 )/( H2 + SiH4 ) can be controlled in the range of 0.1 to 100%.

다공성 실리콘층(13) 및 에피탁시 실리콘층(12)의 증착시 결정질 실리콘 기판(11)의 온도를 200~450℃ 범위로 유지하여 결함 밀도가 낮은 재료를 합성할 수 있다.By maintaining the temperature of the crystalline silicon substrate (11) in the range of 200 to 450°C during deposition of the porous silicon layer (13) and the epitaxial silicon layer (12), a material with low defect density can be synthesized.

도 3을 참조하면, 결정질 실리콘 기판(11)의 온도, 압력, 공정반응 공간의 길이, 가스 유량비(R) 등을 조절하여 다공성 실리콘층(13) 및 에피탁시 실리콘층(12)의 상태를 변화시키고 공극률을 조절할 수 있다. 이때, 공정반응 공간의 길이는 상부 전극(31)과 결정질 실리콘 기판(11) 사이의 간격을 말한다. 예를 들어, 다공성 실리콘층(13) 증착시 가스 유량비(R), 공정압력 및 상부 전극(31)과 결정질 실리콘 기판(11) 사이의 간격을 감소시켜 밀도가 낮은 다공성 실리콘층(13)을 형성할 수 있다. 에피탁시 실리콘층(12) 및 다공성 실리콘층(13) 증착시 전구체 가스와 함께 불순물로 C, Ge 등의 4족 원소를 추가하여 합금 구조로 제작하거나, B, P, Al, As 등의 도펀트(dopant)를 추가하여 전기전도도를 통제하거나, O, N 등의 불순물을 추가하여 유전체층을 제작할 수 있다. 에피탁시 실리콘층(12) 및 다공성 실리콘층(13)에 포함되는 불순물은 C, Ge, B, P, Al, As, O, N 중 선택된 1종 또는 2종 이상일 수 있다.Referring to FIG. 3, the temperature, pressure, length of the process reaction space, gas flow rate ratio (R), etc. of the crystalline silicon substrate (11) can be adjusted to change the state of the porous silicon layer (13) and the epitaxy silicon layer (12) and control the porosity. At this time, the length of the process reaction space refers to the gap between the upper electrode (31) and the crystalline silicon substrate (11). For example, by reducing the gas flow rate ratio (R), process pressure, and gap between the upper electrode (31) and the crystalline silicon substrate (11) during deposition of the porous silicon layer (13), a low-density porous silicon layer (13) can be formed. When depositing the epitaxy silicon layer (12) and the porous silicon layer (13), a group 4 element such as C or Ge can be added as an impurity together with the precursor gas to produce an alloy structure, or a dopant such as B, P, Al, As can be added to control the electrical conductivity, or a dielectric layer can be produced by adding an impurity such as O or N. Impurities included in the epitaxial silicon layer (12) and the porous silicon layer (13) may be one or two or more selected from among C, Ge, B, P, Al, As, O, and N.

불순물 함량을 조절하기 위해 B2H6, B(CH3)3, BF3, PH3, AsH3, Al2(CH3)6 중 선택된 1종 이상의 가스를 첨가할 수 있다. 유전체층 형성을 위해서는 N2O, CO2, O2, NH3, N2 중 선택된 1종 이상의 가스를 더 첨가할 수 있다.In order to control the impurity content, one or more gases selected from B 2 H 6 , B(CH 3 ) 3 , BF 3 , PH 3 , AsH 3 , and Al 2 (CH 3 ) 6 may be added. In order to form a dielectric layer, one or more gases selected from N 2 O, CO 2 , O 2 , NH 3 , and N 2 may be further added.

다공성 실리콘층(13) 및 에피탁시 실리콘층(12)은 50~100 nm의 두께로 균일하게 증착될 수 있다. 다공성 실리콘층의 밀도는 1.1~ 2.33 g/㎤ 범위일 수 있다. 에피탁시 실리콘층(12) 및 다공성 실리콘층(13)은 단결정 실리콘 박막일 수 있다.The porous silicon layer (13) and the epitaxial silicon layer (12) can be uniformly deposited with a thickness of 50 to 100 nm. The density of the porous silicon layer can be in the range of 1.1 to 2.33 g/cm3. The epitaxial silicon layer (12) and the porous silicon layer (13) can be single crystal silicon thin films.

하나 이상의 다공성 실리콘층(13)을 포함한 적층구조는 성장 중 불순물 농도를 제어하여 다양한 구조의 이종접합(heterojunction) 또는 동종접합(homojunction) 반도체 소자 구조로 제작할 수 있다.A layered structure including one or more porous silicon layers (13) can be manufactured into a heterojunction or homojunction semiconductor device structure of various structures by controlling the impurity concentration during growth.

도 3은 본 개시의 일 실시예에 따른 다공성 실리콘을 포함하는 실리콘 적층구조의 공정변수에 따라 성장하는 실리콘 박막의 상변이를 나타낸 상태도이다.FIG. 3 is a phase diagram showing the phase transition of a silicon thin film grown according to process variables of a silicon laminate structure including porous silicon according to one embodiment of the present disclosure.

여기서, P는 공정압력을 뜻하고, d는 공정반응 공간의 길이로써 상부 전극(31)과 결정질 실리콘 기판(11) 사이의 간격을 뜻한다. R은 가스 유량비로써 원료인 SiH4와 H2가스의 혼합비율을 뜻한다. 각각의 공정변수의 조건에 따라 다공성 실리콘, 에피탁시 실리콘, 비정질 실리콘이 성장하는 것을 확인할 수 있다.Here, P represents the process pressure, d represents the length of the process reaction space, which is the gap between the upper electrode (31) and the crystalline silicon substrate (11). R represents the gas flow rate, which represents the mixing ratio of the raw materials, SiH 4 and H 2 gas. It can be confirmed that porous silicon, epitaxial silicon, and amorphous silicon grow depending on the conditions of each process variable.

도 3의 그래프를 참조하여 공정변수를 조절하여, 에피탁시 실리콘층(12) 없이 다공성 실리콘층(13)을 성장시킬 수 있다. 또한, 공정 중에 공정변수를 조절하여 적층구조의 표면층, 중간층 또는 바닥층 등 원하는 위치에 다공성 실리콘층(13)을 성장시킬 수 있다.By controlling the process variables with reference to the graph of Fig. 3, a porous silicon layer (13) can be grown without an epitaxial silicon layer (12). In addition, by controlling the process variables during the process, a porous silicon layer (13) can be grown at a desired location, such as a surface layer, an intermediate layer, or a bottom layer of a laminated structure.

예를 들어, P와 d의 값이 일정한 조건에서, R 값을 감소시킬수록 다공성 실리콘층(13)을 성장시킬 수 있다. 즉, SiH4 대비 H2의 값을 증가시킬수록, 박막 내 Si-H 결합의 양이 증가하여 공극률이 높은 다공성 실리콘층(13)을 성장시킬 수 있다.For example, under conditions where the values of P and d are constant, a porous silicon layer (13) can be grown by decreasing the R value. That is, as the value of H 2 relative to SiH 4 increases, the amount of Si-H bonds in the thin film increases, allowing a porous silicon layer (13) with a high porosity to be grown.

예를 들어, 도 1의 (b)의 경우처럼 결정질 실리콘 기판(11)의 상면에 바로 다공성 실리콘층(13)을 성장시킬 수도 있다. 또한, 도 2의 (c)의 경우처럼 결정질 실리콘 기판(11)의 상면에 에피탁시 실리콘층(12)을 성장시키고, 에피탁시 실리콘층(12)의 상면에 다공성 실리콘층(13)을 성장시킬 수 있다. 각각의 다공성 실리콘층(13) 또는 에피탁시 실리콘층(12)의 상면에 에피탁시 실리콘층(12) 또는 다공성 실리콘층(13)을 더 성장시킬 수 있다. 즉 본 개시의 일 실시예에 따른 하나 이상의 다공성 실리콘층(13)을 포함하는 실리콘 적층구조는 특정 실시예에 한정되지 않고 다양한 적층구조로 성장시킬 수 있다.For example, as in the case of (b) of FIG. 1, a porous silicon layer (13) may be grown directly on the upper surface of a crystalline silicon substrate (11). In addition, as in the case of (c) of FIG. 2, an epitaxial silicon layer (12) may be grown on the upper surface of a crystalline silicon substrate (11), and a porous silicon layer (13) may be grown on the upper surface of the epitaxial silicon layer (12). An epitaxial silicon layer (12) or a porous silicon layer (13) may be further grown on the upper surface of each porous silicon layer (13) or the epitaxial silicon layer (12). That is, a silicon stack structure including one or more porous silicon layers (13) according to one embodiment of the present disclosure is not limited to a specific embodiment and may be grown in various stack structures.

도 4는 본 개시의 일 실시예에 따른 다공성 실리콘을 포함하는 실리콘 적층구조를 수소 분위기에서 포밍가스 어닐링할 경우 발생하는 공극률 분포를 보여주는 주사전자현미경의 단면 이미지이다.FIG. 4 is a cross-sectional image of a scanning electron microscope showing the porosity distribution that occurs when a silicon laminate structure including porous silicon according to one embodiment of the present disclosure is subjected to forming gas annealing in a hydrogen atmosphere.

도 4를 참조하면, 본 개시는 플라즈마 반응장치(3)를 이용하여 하나 이상의 다공성 실리콘층(13)을 포함하는 실리콘 적층구조를 증착한 후, 동일한 플라즈마 반응장치(3)에서 수소 가스를 이용한 포밍 가스 어닐링(forming gas annealing, 또는 수소 열처리) 공정을 수행하여 다공성 실리콘층(13)의 공극률을 재조정하는 열처리 단계를 더 포함할 수 있다.Referring to FIG. 4, the present disclosure may further include a heat treatment step of performing a forming gas annealing (or hydrogen heat treatment) process using hydrogen gas in the same plasma reaction device (3) after depositing a silicon laminate structure including one or more porous silicon layers (13) using a plasma reaction device (3) to readjust the porosity of the porous silicon layer (13).

도 4의 (a)는 결정질 실리콘 기판(11)의 상면에 다공성 실리콘층(13)을 성장시킨 적층구조의 전자현미경 이미지이다. 도 4의 (b)는 도 4의 (a)의 적층구조를 포밍 가스 어닐링(바람직하게는 수소 분위기에서 열처리) 하였을 때, 다공성 실리콘층의 공극률의 변화를 나타낸 전자현미경 이미지이다. 도 4의 (b)에서 원 또는 타원으로 표시한 부분이 나노 다공구조이다.Fig. 4 (a) is an electron microscope image of a laminated structure in which a porous silicon layer (13) is grown on the upper surface of a crystalline silicon substrate (11). Fig. 4 (b) is an electron microscope image showing the change in the porosity of the porous silicon layer when the laminated structure of Fig. 4 (a) is subjected to forming gas annealing (preferably heat treatment in a hydrogen atmosphere). The portion indicated by a circle or an ellipse in Fig. 4 (b) is a nano porous structure.

동일한 플라즈마 반응장치(3)에서 전극 사이의 거리를 조절하여 다공성 실리콘층(13)의 증착 및 포밍 가스 어닐링 공정을 수행할 수 있다. 따라서 공정을 단순화하고 및 비용을 절감할 수 있는 효과가 있다.The deposition and forming gas annealing process of a porous silicon layer (13) can be performed by controlling the distance between electrodes in the same plasma reactor (3). Therefore, there is an effect of simplifying the process and reducing costs.

본 개시는 전술한 방법에 의해 제조된 적층구조를 열적, 기계적 응력을 가하여 결정질 실리콘 기판(11)으로부터 박리하는 단계를 더 포함할 수 있다. 하나 이상의 다공성 실리콘층(13)을 포함하는 적층구조를 형성한 후 이종기판(15)에 접합하여 박리하는 방법으로 다공성 실리콘 박막을 제조할 수 있다. 이종기판(15)은 실리콘, 석영, 플라스틱, 금속호일, 유리 및 사파이어(Al2O3) 등의 고체 물질을 사용할 수 있다. The present disclosure may further include a step of peeling off the laminated structure manufactured by the above-described method from the crystalline silicon substrate (11) by applying thermal and mechanical stress. A porous silicon thin film can be manufactured by forming a laminated structure including one or more porous silicon layers (13) and then bonding it to a heterogeneous substrate (15) and peeling it off. The heterogeneous substrate (15) can be made of a solid material such as silicon, quartz, plastic, metal foil, glass, and sapphire (Al 2 O 3 ).

종래에는, 다공성 실리콘층(13)을 포함하는 적층구조의 상면에 에피탁시 실리콘층(12)이 위치할 수밖에 없는 구조적 한계를 이유로, 박리 공정시 별도의 접착촉진층을 사용하였다. 다공성 실리콘층(13)을 포함하는 적층구조의 상면에 접착촉진층을 적층하고, 접착촉진층 위에 이종기판(15)을 접합하여 적층구조를 박리했다. In the past, due to the structural limitation that the epitaxial silicon layer (12) must be positioned on the upper surface of the laminated structure including the porous silicon layer (13), a separate adhesion-promoting layer was used during the peeling process. An adhesion-promoting layer was laminated on the upper surface of the laminated structure including the porous silicon layer (13), and a heterogeneous substrate (15) was bonded on the adhesion-promoting layer to peel the laminated structure.

반면 본 개시는, 다공성 실리콘층(13)을 적층구조의 상면에 성장시킬 수 있으므로 별도의 접착촉진층 없이 바로 이종기판(15)을 적층구조에 접합할 수 있다. 즉 별도의 접착촉진층이 없으므로 공정비용이 절감되고, 다공성 실리콘층(13)을 포함하는 적층구조를 제조가능하다.On the other hand, since the present disclosure can grow a porous silicon layer (13) on the upper surface of a laminated structure, a heterogeneous substrate (15) can be directly bonded to the laminated structure without a separate adhesion promoting layer. In other words, since there is no separate adhesion promoting layer, the process cost is reduced, and a laminated structure including a porous silicon layer (13) can be manufactured.

예를 들어, 도 1의 (c) 및 (d)를 참조하면, 결정질 실리콘 기판(11), 다공성 실리콘층(13) 및 이종기판(15)을 포함하는 적층구조에서 결정질 실리곤 기판(11)을 박리하는 과정을 확인할 수 있다. 도 2의 (d) 및 (e)를 참조하면, 결정질 실리콘 기판(11), 에피탁시 실리콘층(12), 다공성 실리콘층(13) 및 이종기판(15)을 포함하는 적층구조에서 결정질 실리곤 기판(11)을 박리하는 과정을 확인할 수 있다.For example, referring to (c) and (d) of FIG. 1, a process of peeling off a crystalline silicon substrate (11) from a laminated structure including a crystalline silicon substrate (11), a porous silicon layer (13), and a heterogeneous substrate (15) can be confirmed. Referring to (d) and (e) of FIG. 2, a process of peeling off a crystalline silicon substrate (11) from a laminated structure including a crystalline silicon substrate (11), an epitaxial silicon layer (12), a porous silicon layer (13), and a heterogeneous substrate (15) can be confirmed.

다공성 실리콘층(13)을 포함하는 적층구조는 다공성 실리콘층(13)에 의해 결정질 실리콘 기판(11)으로부터 박리가 용이할 수 있다. 다공성 실리콘층(13)은 공극 때문에 전체 면적이 아닌 일부 면적이 결정질 실리콘 기판(11)과 결합한다. 즉, 다공성 실리콘층(13) 및 결정질 실리콘 기판(11) 사이의 접착력이 약해서 쉽게 박리가 가능할 수 있다.The laminated structure including the porous silicon layer (13) can be easily peeled off from the crystalline silicon substrate (11) by the porous silicon layer (13). The porous silicon layer (13) is bonded to the crystalline silicon substrate (11) in a part of its area, not the entire area, due to the pores. In other words, the adhesive force between the porous silicon layer (13) and the crystalline silicon substrate (11) is weak, so that easy peeling is possible.

다공성 실리콘층(13)을 포함하는 적층구조가 박리된 결정질 실리콘 기판(11)은 적절한 표면세정 공정 후, 동일한 적층구조 박막 형성을 위한 다음번 공정에 재활용할 수 있다. 따라서, 결정질 실리콘 기판(11)은 다공성 실리콘층(13)의 성장 및 박리공정 후에도 재료의 손실이 없다. 결과적으로, 결정질 실리콘 기판(11)은 기판 지지대(33)에 부착되어 반응기의 영구적인 구성 요소로 사용될 수 있다.The crystalline silicon substrate (11) from which the laminated structure including the porous silicon layer (13) is peeled off can be recycled for the next process for forming the same laminated structure thin film after an appropriate surface cleaning process. Therefore, the crystalline silicon substrate (11) does not lose material even after the growth and peeling processes of the porous silicon layer (13). As a result, the crystalline silicon substrate (11) can be attached to the substrate support (33) and used as a permanent component of the reactor.

이종기판(15)을 다공성 실리콘층(13)을 포함하는 적층구조에 접합하는 방법은 아노딕 본딩(anodic bonding), 퓨전 본딩(fusion bonding), 금속 도금(metal electrodepotion) 및 에폭시 접착(epoxy adhesion) 등의 방법을 이용할 수 있다.Methods for bonding a heterogeneous substrate (15) to a laminated structure including a porous silicon layer (13) can include anodic bonding, fusion bonding, metal electrodeposition, and epoxy adhesion.

다공성 실리콘층(13)을 포함하는 적층구조 제조방법은 증착 두께를 조절하여 1000 ㎛ 이하 두께의 적층구조 박막 구현이 가능하다. 또한, 결정질 실리콘 기판(11)에 박막을 직접 증착하므로 공정 단계를 단축할 수 있으며, 기판 온도 1000 ℃ 이하에서 박막 형성이 가능하므로 공정 비용을 절감하여 상용화를 가능하게 하는 이점이 있다. 다공성 실리콘층(13)을 포함하는 적층구조 제조방법은 태양전지를 포함한 반도체 소자 제조에도 적용할 수 있다.The method for manufacturing a laminated structure including a porous silicon layer (13) can implement a laminated structure thin film having a thickness of 1000 ㎛ or less by controlling the deposition thickness. In addition, since the thin film is directly deposited on a crystalline silicon substrate (11), the process steps can be shortened, and since the thin film can be formed at a substrate temperature of 1000 ℃ or less, there is an advantage in that the process cost is reduced, thereby enabling commercialization. The method for manufacturing a laminated structure including a porous silicon layer (13) can also be applied to the manufacture of semiconductor devices including solar cells.

도 5는 본 개시의 일 실시예에 따른 다공성 실리콘을 포함하는 실리콘 적층구조의 제조장치를 나타낸 도면이다.FIG. 5 is a drawing showing a manufacturing device for a silicon laminate structure including porous silicon according to one embodiment of the present disclosure.

CCP 플라즈마 구조의 플라즈마 반응장치(3)는 진공챔버(chamber, 30), 상부 전극(31), 하부 전극(32) 및 제어부(control unit)의 전부 또는 일부를 포함할 수 있다. 상부 전극(31) 및 하부 전극(32)은 진공챔버(30) 내에 위치할 수 있다. 이때, 상부 전극(31)에 가스 주입구(또는 샤워헤드, 31a)가 결합된 형태로 제작할 수 있다. 기판 지지대(33)는 하부 전극(32)에 부착되고, 상부 전극(31)은 하부 전극(32)과 소정의 전극 거리를 가지도록 위치할 수 있다. 또한 결정질 실리콘 기판(11)은 기판 지지대(33)에 부착되어 반응기의 영구적인 구성 요소로 사용될 수 있다. 하부 전극(32)은 접지(ground)되어 있고 상부 전극(31)에 전원(35)을 연결하여 전압이 인가되도록 구성될 수 있다. 이때, 플라즈마 주파수는 13.56 MHz, 27.12 MHz, 40.68 MHz, 54.24 MHz 및 60 MHz 등을 사용할 수 있다.A plasma reactor (3) of a CCP plasma structure may include all or part of a vacuum chamber (chamber, 30), an upper electrode (31), a lower electrode (32), and a control unit. The upper electrode (31) and the lower electrode (32) may be positioned within the vacuum chamber (30). At this time, the upper electrode (31) may be manufactured in a form in which a gas inlet (or showerhead, 31a) is coupled to the upper electrode (31). The substrate support (33) is attached to the lower electrode (32), and the upper electrode (31) may be positioned to have a predetermined electrode distance from the lower electrode (32). In addition, a crystalline silicon substrate (11) may be attached to the substrate support (33) and used as a permanent component of the reactor. The lower electrode (32) may be configured to be grounded and to be connected to a power source (35) to apply voltage to the upper electrode (31). At this time, plasma frequencies such as 13.56 MHz, 27.12 MHz, 40.68 MHz, 54.24 MHz, and 60 MHz can be used.

제어부는 전술한 바와 같이 공정 중에 공정변수를 조절하여, 에피탁시 실리콘층(12) 또는 다공성 실리콘층(13)을 성장시킬 수 있다. 제어부는 공정 중에 공정변수를 조절하여 적층구조의 표면층, 중간층 또는 바닥층 등 원하는 위치에 다공성 실리콘층(13)을 성장시킬 수 있다. 제어부는 다공성 실리콘층(13)의 증착 완료 후 또는 증착 중 임의의 시점에 공정변수를 조절하여 다공성 실리콘층(13)의 공극률을 조절할 수 있다.As described above, the control unit can control the process variables during the process to grow the epitaxial silicon layer (12) or the porous silicon layer (13). The control unit can control the process variables during the process to grow the porous silicon layer (13) at a desired location, such as a surface layer, an intermediate layer, or a bottom layer of a laminated structure. The control unit can control the porosity of the porous silicon layer (13) by controlling the process variables after the deposition of the porous silicon layer (13) is completed or at any point during the deposition.

CCP 플라즈마 구조의 플라즈마 반응장치(3)는 상부 전극(31)을 이용하여 진공챔버(30) 내부로 가스를 주입하면서 상부 전극(31)에 전압(35)을 인가하면, 글로우 방전(glow discharge)에 의해 플라즈마가 발생하고 유지되며 플라즈마가 전구체 가스를 분해하여 결정질 실리콘 기판(11)에 증착시킨다. The plasma reactor (3) of the CCP plasma structure injects gas into the vacuum chamber (30) using the upper electrode (31) and applies voltage (35) to the upper electrode (31), and plasma is generated and maintained by glow discharge, and the plasma decomposes the precursor gas and deposits it on the crystalline silicon substrate (11).

기판 지지대(33)는 결정질 실리콘 기판(11)을 이송하고 지지할 수 있다. 기판 지지대(33)는 하부 전극(32)의 상면에 부착될 수 있다. 기판 지지대(33)의 하부에는 온도 조절을 위한 히터가 내장될 수 있고, 기판 지지대(33)의 구간별로 개별 온도 조절이 가능하도록 설계할 수 있다. 기판 지지대(33)는 고온 및 플라즈마 분위기에서 변형이 발생하지 않는 흑연(graphite) 등의 재질로 구성될 수 있다. 또한 결정질 실리콘 기판(11)은 기판 지지대(33)에 부착되어 반응기의 영구적인 구성 요소로 사용될 수 있다.The substrate support (33) can transport and support the crystalline silicon substrate (11). The substrate support (33) can be attached to the upper surface of the lower electrode (32). A heater for temperature control can be built into the lower part of the substrate support (33), and the substrate support (33) can be designed so that individual temperature control is possible for each section. The substrate support (33) can be made of a material such as graphite that does not deform under high temperature and plasma atmosphere. In addition, the crystalline silicon substrate (11) can be attached to the substrate support (33) and used as a permanent component of the reactor.

하부 전극(32)에는 서보모터(servomotor, 34)가 부착될 수 있다. 서보모터(34)는 하부 전극(32)을 수직방향으로 움직여 상부 전극(31) 및 하부 전극(32) 사이의 거리를 조절할 수 있다. 하나의 플라즈마 반응장치(3)에서 전극 사이의 거리를 조절함으로써 다공성 실리콘층(13)의 증착 및 포밍 가스 어닐링 공정을 수행할 수 있다. 따라서 공정을 단순화하고 및 비용을 절감할 수 있는 효과가 있다. 예를 들어, 저온증착 단계에서는 상부 전극(31) 및 하부 전극(32) 사이의 거리가 0.5 cm 내지 3 cm일 수 있고, 포밍 가스 어닐링 단계에서는 상부 전극(31) 및 하부 전극(32) 사이의 거리를 증가시켜 10 cm 이상의 거리를 만들 수 있다.A servomotor (34) may be attached to the lower electrode (32). The servomotor (34) can move the lower electrode (32) in the vertical direction to adjust the distance between the upper electrode (31) and the lower electrode (32). By adjusting the distance between the electrodes in one plasma reactor (3), the deposition and forming gas annealing process of the porous silicon layer (13) can be performed. Therefore, there is an effect of simplifying the process and reducing the cost. For example, in the low-temperature deposition step, the distance between the upper electrode (31) and the lower electrode (32) can be 0.5 cm to 3 cm, and in the forming gas annealing step, the distance between the upper electrode (31) and the lower electrode (32) can be increased to create a distance of 10 cm or more.

CCP 플라즈마 구조의 플라즈마 반응장치(3)는 상부 전극(31) 및 하부 전극(32) 사이의 거리를 조절하여 결정질 실리콘 기판(11)과 플라즈마 전극 거리를 조절함으로써 공정변수를 변화시킬 수 있다. 예를 들어, 상부 전극(31) 및 하부 전극(32) 사이의 거리를 조절하여 결정질 실리콘 기판(11)의 상면에 다공성 실리콘층(13) 및 에피탁시 실리콘층(12)의 전부 또는 일부를 성장시킬 수 있다. 또한, 전술한 바와 같이 공정변수를 조절하여 다공성 실리콘층(13)의 공극률을 조절할 수 있다. 이때, 도 3의 그래프를 참조하여 상부 전극(31) 및 하부 전극(32) 사이의 거리를 조절할 수 있다.The plasma reactor (3) of the CCP plasma structure can change process variables by controlling the distance between the upper electrode (31) and the lower electrode (32) and thereby controlling the distance between the crystalline silicon substrate (11) and the plasma electrode. For example, by controlling the distance between the upper electrode (31) and the lower electrode (32), all or part of the porous silicon layer (13) and the epitaxial silicon layer (12) can be grown on the upper surface of the crystalline silicon substrate (11). In addition, as described above, the porosity of the porous silicon layer (13) can be controlled by controlling the process variables. At this time, the distance between the upper electrode (31) and the lower electrode (32) can be controlled with reference to the graph of FIG. 3.

CCP 플라즈마 구조의 플라즈마 반응장치(3)는 균일한 플라즈마 공정이 가능하며 실리콘 기판 온도 1000 ℃ 이하인 저온에서도 우수한 박막을 얻을 수 있다.The plasma reactor (3) of the CCP plasma structure enables a uniform plasma process and can obtain an excellent thin film even at a low temperature of 1000°C or less for the silicon substrate temperature.

이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely an illustrative description of the technical idea of the present embodiment, and those with ordinary skill in the art to which the present embodiment pertains may make various modifications and variations without departing from the essential characteristics of the present embodiment. Therefore, the present embodiments are not intended to limit the technical idea of the present embodiment but to explain it, and the scope of the technical idea of the present embodiment is not limited by these embodiments. The protection scope of the present embodiment should be interpreted by the following claims, and all technical ideas within a scope equivalent thereto should be interpreted as being included in the scope of the rights of the present embodiment.

11: 결정질 실리콘 기판 12: 에피탁시 실리콘층
13: 다공성 실리콘층 15: 이종기판
3: CCP 플라즈마 구조의 플라즈마 반응장치 30: 진공챔버
31: 상부 전극 31a: 샤워헤드
32: 하부 전극 33: 기판 지지대
34: 서보모터
11: Crystalline silicon substrate 12: Epitaxial silicon layer
13: Porous silicon layer 15: Heterogeneous substrate
3: Plasma reactor with CCP plasma structure 30: Vacuum chamber
31: Upper electrode 31a: Shower head
32: Lower electrode 33: Substrate support
34: Servo motor

Claims (21)

CCP(Capacitively Coupled Plasma) 방식의 플라즈마 반응장치를 이용하여 실리콘 적층구조를 제조하는 방법에 있어서,
결정질 실리콘 기판에 플라즈마 에피탁시 방법을 이용하여 하나 이상의 다공성 실리콘층을 포함하는 적층구조를 성장시키는 증착단계; 및
상기 플라즈마 반응장치의 공정변수에 따른 실리콘 박막 상변이를 이용하여 상기 증착단계 동안 상기 적층구조의 성장을 조절하는 성장 조절단계를 포함하되,
상기 적층구조는,
상기 결정질 실리콘 기판의 상면에 성장될 때, 상기 결정질 실리콘 기판의 상면에 에피탁시 실리콘층이 성장되고, 상기 에피탁시 실리콘층의 상면에 다공성 실리콘층이 성장되는 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조방법.
In a method for manufacturing a silicon laminate structure using a plasma reaction device of the CCP (Capacitively Coupled Plasma) method,
A deposition step of growing a layered structure including one or more porous silicon layers on a crystalline silicon substrate using a plasma epitaxy method; and
Including a growth control step for controlling the growth of the laminated structure during the deposition step by using the phase change of the silicon thin film according to the process variables of the plasma reaction device,
The above laminated structure is,
A method for manufacturing a silicon laminate structure including porous silicon, characterized in that when grown on the upper surface of the above crystalline silicon substrate, an epitaxial silicon layer is grown on the upper surface of the above crystalline silicon substrate, and a porous silicon layer is grown on the upper surface of the epitaxial silicon layer.
제1 항에 있어서,
상기 증착단계는,
온도, 플라즈마 파워, 공정압력, 공정반응 공간의 길이 및 SiH4 가스와 H2 가스의 혼합비율 중 선택된 하나 이상의 변수를 조절하여 상기 다공성 실리콘층 또는 상기 에피탁시 실리콘층을 성장시키는 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조방법.
In the first paragraph,
The above deposition step is,
A method for manufacturing a silicon multilayer structure including porous silicon , characterized in that the porous silicon layer or the epitaxial silicon layer is grown by controlling one or more variables selected from temperature, plasma power, process pressure, length of process reaction space, and mixing ratio of SiH 4 gas and H 2 gas.
제1 항에 있어서,
상기 성장 조절단계는,
상기 증착단계 동안 상기 공정변수를 조절하여 상기 다공성 실리콘층의 공극률을 조절하는 공극률 조절단계를 포함하는 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조방법.
In the first paragraph,
The above growth control steps are:
A method for manufacturing a silicon laminate structure including porous silicon, characterized in that it includes a porosity control step for controlling the porosity of the porous silicon layer by controlling the process variables during the deposition step.
제3 항에 있어서,
상기 공정변수는,
온도, 플라즈마 파워, 공정압력, 공정반응 공간의 길이 및 SiH4 가스와 H2 가스의 혼합비율 중 선택된 하나 이상의 변수를 포함하되,
상기 공정반응 공간의 길이는 상기 결정질 실리콘 기판 및 플라즈마 전극 간의 거리인 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조방법.
In the third paragraph,
The above process variables are,
Including one or more variables selected from temperature, plasma power, process pressure, length of process reaction space, and mixing ratio of SiH 4 gas and H 2 gas,
A method for manufacturing a silicon laminate structure including porous silicon, characterized in that the length of the above-mentioned process reaction space is the distance between the above-mentioned crystalline silicon substrate and the plasma electrode.
제4 항에 있어서,
상기 공극률 조절단계는,
상기 SiH4 가스 대비 상기 H2 가스의 비율을 증가시켜 상기 다공성 실리콘층의 공극률을 증가시키는 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조방법.
In the fourth paragraph,
The above porosity control step is,
A method for manufacturing a silicon laminate structure including porous silicon, characterized in that the porosity of the porous silicon layer is increased by increasing the ratio of the H 2 gas to the SiH 4 gas.
제1 항에 있어서,
포밍 가스 어닐링을 이용하여 상기 다공성 실리콘층의 공극률을 재조정하는 열처리 단계를 더 포함하는 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조방법.
In the first paragraph,
A method for manufacturing a silicon laminate structure including porous silicon, characterized in that it further includes a heat treatment step of readjusting the porosity of the porous silicon layer using forming gas annealing.
제6 항에 있어서,
상기 증착단계 및 상기 열처리 단계는,
하나의 CCP(Capacitively Coupled Plasma) 방식의 플라즈마 반응장치에서 수행되는 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조방법.
In Article 6,
The above deposition step and the above heat treatment step,
A method for manufacturing a silicon laminate structure including porous silicon, characterized in that the method is performed in a plasma reaction device of a CCP (Capacitively Coupled Plasma) type.
제6 항에 있어서,
상기 증착단계 및 상기 열처리 단계는,
1000
Figure 112023091858831-pat00001
이하의 온도에서 수행되는 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조방법.
In Article 6,
The above deposition step and the above heat treatment step,
1000
Figure 112023091858831-pat00001
A method for manufacturing a silicon laminate structure including porous silicon, characterized in that it is performed at a temperature below.
제1 항 또는 제6 항에 있어서,
상기 하나 이상의 다공성 실리콘층을 포함하는 적층구조를 상기 결정질 실리콘 기판으로부터 박리하는 박리단계를 더 포함하는 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조방법.
In clause 1 or clause 6,
A method for manufacturing a silicon laminate structure including porous silicon, characterized in that it further includes a peeling step of peeling the laminate structure including one or more porous silicon layers from the crystalline silicon substrate.
제9 항에 있어서,
상기 하나 이상의 다공성 실리콘층을 포함하는 적층구조의 상면에 실리콘, 석영, 사파이어, 유리, 플라스틱, 금속호일 중 선택된 1종 이상의 재료로 만들어진 이종기판을 접합하는 단계를 더 포함하는 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조방법.
In Article 9,
A method for manufacturing a silicon laminate structure including porous silicon, characterized in that it further includes a step of bonding a heterogeneous substrate made of at least one material selected from silicon, quartz, sapphire, glass, plastic, and metal foil to an upper surface of a laminate structure including at least one porous silicon layer.
제10 항에 있어서,
상기 이종기판을 접합하는 단계는,
아노딕 본딩(anodic bonding), 퓨전 본딩(fusion bonding), 금속 도금(metal electrodepotion) 및 에폭시 접착(epoxy adhesion) 중 선택된 하나 이상의 방법을 이용하는 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조방법.
In Article 10,
The step of bonding the above heterogeneous substrates is:
A method for manufacturing a silicon laminate structure including porous silicon, characterized by using at least one method selected from anodic bonding, fusion bonding, metal electrodeposition, and epoxy adhesion.
다공성 실리콘층을 포함하는 실리콘 적층구조 제조장치에 있어서,
상기 적층구조의 증착을 위한 반응가스를 주입하는 가스 주입구;
상기 반응가스를 활성화시키기 위해 전압이 인가되는 상부 전극;
상기 적층구조 증착을 위한 결정질 실리콘 기판을 위치시키도록 구성된 기판 지지대;
상기 기판 지지대와 접합되어 상기 기판 지지대를 이송하고 지지하도록 구성되는 하부 전극;
상기 하부 전극과 연결되어 상기 상부 전극과 상기 결정질 실리콘 기판 사이의 거리를 조절하도록 구성된 서보모터; 및
상기 결정질 실리콘 기판에 상기 적층구조를 성장시키는 동안 공정변수에 따른 실리콘 박막의 상변이를 이용하여 상기 적층구조의 성장을 조절하는 제어부를 포함하되,
상기 제어부는,
상기 결정질 실리콘 기판의 상면에 상기 적층구조가 성장될 때, 상기 결정질 실리콘 기판의 상면에 에피탁시 실리콘층이 성장되고, 상기 에피탁시 실리콘층의 상면에 다공성 실리콘층이 성장되도록 상기 공정변수를 조절하는 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조장치.
In a silicon laminate structure manufacturing device including a porous silicon layer,
A gas inlet for injecting a reaction gas for deposition of the above-mentioned laminated structure;
An upper electrode to which voltage is applied to activate the above reaction gas;
A substrate support configured to position a crystalline silicon substrate for deposition of the above-described laminated structure;
A lower electrode configured to be joined to the substrate support and to transport and support the substrate support;
A servo motor connected to the lower electrode and configured to adjust the distance between the upper electrode and the crystalline silicon substrate; and
Including a control unit that controls the growth of the laminated structure by utilizing the phase change of the silicon thin film according to the process variables while growing the laminated structure on the crystalline silicon substrate.
The above control unit,
A device for manufacturing a silicon laminate structure including porous silicon, characterized in that the process variables are controlled so that, when the laminate structure is grown on the upper surface of the crystalline silicon substrate, an epitaxial silicon layer is grown on the upper surface of the crystalline silicon substrate, and a porous silicon layer is grown on the upper surface of the epitaxial silicon layer.
제12 항에 있어서,
상기 공정변수는,
온도, 플라즈마 파워, 공정압력, 공정반응 공간의 길이 및 SiH4 가스와 H2 가스의 혼합비율 중 선택된 하나 이상의 변수를 포함하되,
상기 공정반응 공간의 길이는 상기 상부 전극과 상기 결정질 실리콘 기판 사이의 거리인 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조장치.
In Article 12,
The above process variables are,
Including one or more variables selected from temperature, plasma power, process pressure, length of process reaction space, and mixing ratio of SiH 4 gas and H 2 gas,
A silicon laminate structure manufacturing device including porous silicon, characterized in that the length of the above process reaction space is the distance between the upper electrode and the crystalline silicon substrate.
제12 항에 있어서,
상기 제어부는,
상기 다공성 실리콘층의 증착 완료 후 또는 상기 증착 중 임의의 시점에 공정변수를 조절하여 상기 다공성 실리콘층의 공극률을 조절하는 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조장치.
In Article 12,
The above control unit,
A device for manufacturing a silicon laminate structure including porous silicon, characterized in that the porosity of the porous silicon layer is controlled by controlling process variables after the deposition of the porous silicon layer is completed or at any time during the deposition.
제12 항에 있어서,
상기 제어부는,
상기 적층구조 증착단계 및 상기 다공성 실리콘층의 공극률을 재조정하는 열처리 단계 동안 상기 공정변수를 조절하여 상기 상부 전극 및 상기 하부 전극 사이의 거리를 조절하는 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조장치.
In Article 12,
The above control unit,
A device for manufacturing a silicon laminate structure including porous silicon, characterized in that the distance between the upper electrode and the lower electrode is controlled by controlling the process variables during the above-described laminate structure deposition step and the heat treatment step for readjusting the porosity of the porous silicon layer.
제12 항에 있어서,
상기 제어부는,
증착단계 동안 상기 상부 전극 및 상기 하부 전극 사이의 거리가 0.5 cm 내지 3 cm 로 조절되도록 상기 서보모터를 구동제어하는 것을 특징으로 하는 다공성 실리콘을 포함하되,
상기 증착단계는,
상기 결정질 실리콘 기판에 플라즈마 에피탁시 방법을 이용하여 하나 이상의 다공성 실리콘층을 포함하는 적층구조를 성장시키는 단계인, 실리콘 적층구조 제조장치.
In Article 12,
The above control unit,
Including porous silicon, characterized in that the servo motor is driven and controlled so that the distance between the upper electrode and the lower electrode is adjusted to 0.5 cm to 3 cm during the deposition step,
The above deposition step is,
A silicon multilayer structure manufacturing device, which is a step of growing a multilayer structure including one or more porous silicon layers on the above crystalline silicon substrate using a plasma epitaxy method.
제12 항에 있어서,
상기 제어부는,
열처리 단계 동안 상기 상부 전극 및 상기 하부 전극 사이의 거리가 10 cm 이상으로 조절되도록 상기 서보모터를 구동제어하는 것을 특징으로 하는 다공성 실리콘을 포함하되,
상기 열처리 단계는,
포밍 가스 어닐링을 이용하여 상기 다공성 실리콘층의 공극률을 재조정하는 단계인, 실리콘 적층구조 제조장치.
In Article 12,
The above control unit,
Including porous silicon characterized in that the servo motor is driven and controlled so that the distance between the upper electrode and the lower electrode is adjusted to 10 cm or more during the heat treatment step,
The above heat treatment step is,
A device for manufacturing a silicon laminated structure, the device being a step of readjusting the porosity of the porous silicon layer using forming gas annealing.
제12 항에 있어서,
상기 기판 지지대는,
흑연으로 구성되고, 상기 기판 지지대의 하부에 온도 조절을 위한 히터가 내장되어 있는 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조장치.
In Article 12,
The above substrate support is,
A silicon laminate structure manufacturing device comprising porous silicon, characterized in that the silicon laminate structure is composed of graphite and a heater for temperature control is built into the lower part of the substrate support.
제12 항에 있어서,
상기 결정질 실리콘 기판은,
상기 기판 지지대에 영구적으로 부착되어 상기 다공성 실리콘을 포함하는 실리콘 적층구조 제조장치에 구성 요소로 활용되는 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조장치.
In Article 12,
The above crystalline silicon substrate,
A silicon laminate structure manufacturing device including porous silicon, characterized in that it is permanently attached to the above substrate support and is utilized as a component in a silicon laminate structure manufacturing device including the porous silicon.
CCP(Capacitively Coupled Plasma) 방식의 플라즈마 반응장치를 이용하여 실리콘 적층구조를 제조하는 방법에 있어서,
결정질 실리콘 기판에 플라즈마 에피탁시 방법을 이용하여 하나 이상의 다공성 실리콘층을 포함하는 적층구조를 성장시키는 증착단계; 및
상기 플라즈마 반응장치의 공정변수에 따른 실리콘 박막 상변이를 이용하여 상기 증착단계 동안 상기 적층구조의 성장을 조절하는 성장 조절단계를 포함하되,
상기 적층구조는,
상기 결정질 실리콘 기판의 하면에 성장될 때, 상기 결정질 실리콘 기판의 하면에 에피탁시 실리콘층이 성장되고, 상기 에피탁시 실리콘층의 하면에 다공성 실리콘층이 성장되는 것을 특징으로 하는 다공성 실리콘을 포함하는 실리콘 적층구조 제조방법.
In a method for manufacturing a silicon laminate structure using a plasma reaction device of the CCP (Capacitively Coupled Plasma) method,
A deposition step of growing a layered structure including one or more porous silicon layers on a crystalline silicon substrate using a plasma epitaxy method; and
Including a growth control step for controlling the growth of the laminated structure during the deposition step by using the phase change of the silicon thin film according to the process variables of the plasma reaction device,
The above laminated structure is,
A method for manufacturing a silicon laminate structure including porous silicon, characterized in that when grown on the lower surface of the above crystalline silicon substrate, an epitaxial silicon layer is grown on the lower surface of the above crystalline silicon substrate, and a porous silicon layer is grown on the lower surface of the epitaxial silicon layer.
CCP(Capacitively Coupled Plasma) 방식의 플라즈마 반응장치를 이용하여 실리콘 적층구조를 제조하는 방법에 있어서,
결정질 실리콘 기판에 플라즈마 에피탁시 방법을 이용하여 하나 이상의 다공성 실리콘층을 포함하는 적층구조를 성장시키는 증착단계; 및
상기 플라즈마 반응장치의 공정변수에 따른 실리콘 박막 상변이를 이용하여 상기 증착단계 동안 상기 적층구조의 성장을 조절하는 성장 조절단계를 포함하되,
상기 적층구조는,
상기 결정질 실리콘 기판의 양면에 성장될 때, 상기 결정질 실리콘 기판의 양면에 에피탁시 실리콘층이 각각 성장되고, 상기 에피탁시 실리콘층의 상하방향 외측면 각각에 상기 다공성 실리콘층이 성장되는 것을 특징으로 하는 다공성 실리콘층을 포함하는 실리콘 적층구조 제조방법.
In a method for manufacturing a silicon laminate structure using a plasma reaction device of the CCP (Capacitively Coupled Plasma) method,
A deposition step of growing a layered structure including one or more porous silicon layers on a crystalline silicon substrate using a plasma epitaxy method; and
Including a growth control step for controlling the growth of the laminated structure during the deposition step by using the phase change of the silicon thin film according to the process variables of the plasma reaction device,
The above laminated structure is,
A method for manufacturing a silicon laminate structure including a porous silicon layer, characterized in that when grown on both sides of the crystalline silicon substrate, an epitaxial silicon layer is grown on each side of the crystalline silicon substrate, and a porous silicon layer is grown on each of the upper and lower outer surfaces of the epitaxial silicon layer.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278862A (en) * 2005-03-30 2006-10-12 Mitsui Eng & Shipbuild Co Ltd Plasma processing equipment

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100442105B1 (en) * 2001-12-03 2004-07-27 삼성전자주식회사 Method of forming soi type substrate
KR20040031386A (en) * 2002-10-05 2004-04-13 삼성전자주식회사 Apparatus for forming a layer on a substrate
KR101321424B1 (en) * 2011-11-22 2013-10-22 김일욱 Method of surface treatment and thin film growth, and equipment for surface treatment and thin film growth
US20160017495A1 (en) * 2014-07-18 2016-01-21 Applied Materials, Inc. Plasma-enhanced and radical-based cvd of porous carbon-doped oxide films assisted by radical curing
KR101946570B1 (en) * 2016-10-13 2019-02-11 한국에너지기술연구원 Fabrication method of multilayer film, and multilayer film, and semiconductor device using thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278862A (en) * 2005-03-30 2006-10-12 Mitsui Eng & Shipbuild Co Ltd Plasma processing equipment

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