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KR102711537B1 - 메모리 장치 - Google Patents

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KR102711537B1
KR102711537B1 KR1020190131417A KR20190131417A KR102711537B1 KR 102711537 B1 KR102711537 B1 KR 102711537B1 KR 1020190131417 A KR1020190131417 A KR 1020190131417A KR 20190131417 A KR20190131417 A KR 20190131417A KR 102711537 B1 KR102711537 B1 KR 102711537B1
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KR
South Korea
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memory cell
selected memory
current
program
voltage
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KR1020190131417A
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임채욱
선우정
이광진
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삼성전자주식회사
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Publication date
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Priority to CN202011031239.7A priority patent/CN112700808A/zh
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Abstract

본 발명의 실시 형태에 따른 메모리 장치는 스위치 소자 및 상기 스위치 소자와 연결되고 상변화 물질을 갖는 정보 저장 소자를 각각 포함하며, 복수의 워드라인들 및 복수의 비트라인들에 연결되는 복수의 메모리 셀들과, 상기 복수의 메모리 셀들 중 적어도 하나를 선택 메모리 셀로 결정하는 디코더 회로와, 상기 선택 메모리 셀에 프로그램 전류를 입력하여 프로그램 동작을 실행하며, 상기 선택 메모리 셀의 홀드 전압을 검출하여 상기 프로그램 전류의 크기를 조절하는 프로그램 회로를 포함하고, 상기 선택 메모리 셀 양단의 전압이 상기 홀드 전압보다 낮아지면 상기 선택 메모리 셀이 턴 오프 된다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
저항을 이용한 메모리 장치는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(ReRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등을 포함한다. 전하를 충전하거나 방전하는 방식으로 데이터를 기록하는 메모리 장치들과 달리, 저항을 이용한 메모리 장치는 저항 변화를 이용하여 데이터를 기록하거나 지울 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 프로그램 동작메모리 시에 메모리 셀의 산포가 브로드해지는 것을 방지할 수 있는 메모리 장치를 제공하는 데에 있다.
본 발명의 일 실시 예에 따른 메모리 장치는 스위치 소자 및 상기 스위치 소자와 연결되고 상변화 물질을 갖는 정보 저장 소자를 각각 포함하며, 복수의 워드라인들 및 복수의 비트라인들에 연결되는 복수의 메모리 셀들과, 상기 복수의 메모리 셀들 중 적어도 하나를 선택 메모리 셀로 결정하는 디코더 회로와, 상기 선택 메모리 셀에 프로그램 전류를 입력하여 프로그램 동작을 실행하며, 상기 선택 메모리 셀의 홀드 전압을 검출하여 상기 프로그램 전류의 크기를 조절하는 프로그램 회로를 포함하고, 상기 선택 메모리 셀 양단의 전압이 상기 홀드 전압보다 낮아지면 상기 선택 메모리 셀이 턴 오프 된다.
본 발명의 일 실시 예에 따른 메모리 장치는 복수의 워드라인들 및 복수의 비트라인들이 교차하는 지점들에 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 복수의 메모리 셀들 중 적어도 하나를 선택 메모리 셀로 결정하는 디코더 회로와, 상기 선택 메모리 셀에 프로그램 전류를 입력하여 프로그램 동작을 실행하며, 상기 선택 메모리 셀의 홀드 전압을 검출하여 상기 프로그램 전류의 크기를 조절하는 프로그램 회로를 포함하고, 상기 홀드 전압은 상기 선택 메모리 셀이 턴 오프 되는 전압이고, 상기 프로그램 회로는, 프리리드 구간 동안 상기 선택 메모리 셀의 홀드 전압을 검출하고, 상기 프리리드 구간 이 후 프로그램 구간 동안 검출된 홀드 전압에 의해 크기가 조절된 프로그램 전류를 상기 선택 메모리 셀로 공급한다.
본 발명의 일 실시 예에 따른 메모리 장치는 복수의 워드라인들 및 복수의 비트라인들이 교차하는 지점들에 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 복수의 메모리 셀들 중 적어도 하나를 선택 메모리 셀로 결정하는 디코더 회로와, 상기 선택 메모리 셀에 프로그램 전류를 입력하여 프로그램 동작을 실행하며, 상기 선택 메모리 셀의 홀드 전압을 검출하여 상기 프로그램 전류의 크기를 조절하는 프로그램 회로를 포함하고, 상기 홀드 전압은 상기 선택 메모리 셀이 턴 오프 되는 전압이고, 상기 프로그램 회로는, 셀 턴 온 구간 동안 상기 선택 메모리 셀에 연결된 선택 워드라인과 선택 비트라인으로 바이어스 전압을 공급하여 상기 선택 메모리 셀을 턴 온 시키고, 홀드 구간 동안 상기 선택 메모리 셀이 턴 온 상태를 유지하기 위해 필요한 최소 전류를 공급하며, 프로그램 구간 동안 상기 선택 메모리 셀의 홀드 전압을 검출하고, 검출된 홀드 전압에 의해 크기가 조절된 프로그램 전류를 상기 선택 메모리 셀로 공급한다.
본 발명의 일 실시 예에 따르면, 선택 메모리 셀을 프로그램할 때, 상기 선택 메모리 셀의 홀드 전압을 검출하여 상기 선택 메모리 셀의 저항을 검출할 수 있다. 또한, 검출된 선택 메모리 셀의 저항에 따라서 프로그램 전류를 결정하고, 결정된 프로그램 전류를 상기 선택 메모리 셀로 공급할 수 있다. 따라서, 프로그램 동작 시 선택 메모리 셀의 산포가 브로드해지는 것을 방지할 수 있는 효과가 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명이 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1과 도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 3a와 도 3b는 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 간단하게 나타낸 도면들이다.
도 4a와 도 4b는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 5a와 도 5b는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 6은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위해 제공되는 도면이다.
도 8a는 본 발명의 일 실시 예에 따른 메모리 셀의 저항에 따른 프로그램 전류의 변화량을 나타내고, 도 8b는 본 발명의 일 실시 예에 따른 메모리 셀의 저항에 따른 줄열을 나타낸다.
도 9a는 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작에서 메모리 셀의 전압-전류 그래프를 나타내고, 도 9b는 본 발명의 일 실시 예에 따른 메모리 셀의 저항에 따른 메모리 셀의 산포를 나타낸다.
도 10은 본 발명의 일 실시 예에 따른 메모리 장치를 간단히 나타낸 도면이다.
도 11a는 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 도면이고, 도 11b는 본 발명의 일 실시 예에 따른 메모리 장치의 회로도를 나타내고, 도 11c는 도 11b의 홀드 전압 검출기를 나타내는 회로도를 나타내고, 도 11d는 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 12a와 도 12b는 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 도면이고, 도 12c는 본 발명의 일 실시 예에 따른 메모리 장치의 회로도를 나타낸다.
도 13은 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 14a와 도 14b는 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하기 위한 제1 실시 예이다.
도 15a와 도 15b는 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하기 위한 제2 실시 예이다.
도 16은 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 17a와 도 17b는 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하기 위한 제3 실시 예이다.
도 18a와 도 18b는 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하기 위한 제4 실시 예이다.
도 19는 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하기 위한 제5 실시 예이다.
도 20은 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하기 위한 제6 실시 예이다.
도 21은 본 발명의 일 실시 예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1과 도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
먼저 도 1을 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(1)는 뱅크 영역(2), 회로 영역(3) 및 패드 영역(4)을 가질 수 있다. 패드 영역(4)은 제어 신호 및 데이터 등을 입출력하기 위한 복수의 패드들이 형성되는 영역일 수 있다. 회로 영역(3)은 메모리 장치(1)의 동작에 필요한 다양한 회로들이 형성되는 영역일 수 있다. 뱅크 영역(2)에는 복수의 메모리 셀들을 갖는 메모리 셀 어레이들이 형성될 수 있다. 상기 메모리 셀 어레이들은 복수의 뱅크들로 구분될 수 있다.
실시 예들에 따라 변형될 수 있으나, 뱅크 영역(2)에 형성되는 복수의 뱅크들 각각은 복수의 영역들로 분할될 수 있다. 일례로, 복수의 뱅크들 각각을 나누는 복수의 영역들 중 적어도 일부는, 회로 영역(3)에 포함되는 디코더 회로 및/또는 읽기/쓰기 회로 등을 공유할 수도 있다.
회로 영역(3)은 디코더 회로, 읽기/쓰기 회로, 및 디코더 회로와 읽기/쓰기 회로를 제어하는 컨트롤 로직 등을 포함할 수 있다. 디코더 회로는 뱅크 영역(2)에 형성되는 복수의 메모리 셀들 중에서 적어도 하나를 선택 메모리 셀로 결정할 수 있으며, 읽기/쓰기 회로는 선택 메모리 셀의 데이터를 읽어오거나 선택 메모리 셀에 데이터를 기록할 수 있다.
다음으로 도 2를 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(10)는 메모리 컨트롤러(20)와 메모리 셀 어레이(30)를 포함할 수 있다. 메모리 컨트롤러(20)는 디코더 회로(21, 22), 읽기/쓰기 회로(23), 및 컨트롤 로직(24)을 포함할 수 있다. 메모리 셀 어레이(30)는 복수의 메모리 셀들을 포함할 수 있다. 디코더 회로(21, 22)는 워드라인(WL)을 통해 복수의 메모리 셀들과 연결되는 제1 디코더 회로(21), 및 비트라인(BL)을 통해 복수의 메모리 셀들과 연결되는 제2 디코더 회로(22)를 포함할 수 있다. 제1 디코더 회로(21), 제2 디코더 회로(22), 및 읽기/쓰기 회로(23)의 동작은 컨트롤 로직(24)에 의해 제어될 수 있다. 일 실시 예에서, 읽기/쓰기 회로(23)는 제1 디코더 회로(21)와 제2 디코더 회로(22)에 의해 특정된 적어도 하나의 선택 메모리 셀에 데이터를 기록하는 프로그램 회로와, 선택 메모리 셀로부터 데이터를 읽어오는 리드아웃 회로 등을 포함할 수 있다.
메모리 셀 어레이(30)에 포함된 복수의 메모리 셀들은 서로 다른 저항을 가질 수 있다. 읽기/쓰기 회로(23)가 선택 메모리 셀의 데이터에 데이터를 프로그램 할 때, 메모리 장치(10)는 상기 선택 메모리 셀로 프로그램 전류를 공급할 수 있다. 상기 선택 메모리 셀에 상기 프로그램 전류가 흐를 때, 상기 선택 메모리 셀의 저항에 따라서 프로그램 동작이 제대로 되지 않거나 내구성(endurance)이 나빠질 수 있다.
본 발명의 일 실시 예에 따르면, 읽기/쓰기 회로(23)가 선택 메모리 셀의 데이터에 데이터를 프로그램 할 때, 메모리 장치(10)는 상기 선택 메모리 셀의 저항에 따라 프로그램 전류를 결정할 수 있다. 메모리 장치(10)가 상기 선택 메모리 셀의 저항에 따라 서로 다른 프로그램 전류를 공급할 수 있으므로, 메모리 장치(10)는 상기 선택 메모리 셀의 저항에 따른 프로그램 특성의 변화를 보상할 수 있다.
도 3a와 도 3b는 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 간단하게 나타낸 도면들이다. 도 2와 도 3a를 함께 참조하면, 본 발명의 일 실시 예에 따른 메모리 셀 어레이(30A)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC)은 비트라인(BL)과 워드라인(WL)이 교차하는 지점에 마련될 수 있다. 즉, 복수의 메모리 셀들(MC) 각각은 하나의 비트라인(BL)과 하나의 워드라인(WL)에 연결될 수 있다.
일례로, 복수의 메모리 셀들(MC) 각각은 스위치 소자(SW)와 정보 저장 소자(VR)를 포함할 수 있다. 일 실시 예에서, 스위치 소자(SW)는 PN 접합 다이오드, 쇼트키 다이오드, 및 오보닉 임계 스위치(OTS) 중 적어도 하나를 포함할 수 있다. 한편, 일 실시 예에서, 정보 저장 소자(VR)는 칼코케나이드(Chalcogenide) 물질, 초격자(Super-lattice) 등을 포함하는 상변화 물질로 형성될 수 있다. 즉, 정보 저장 소자(VR)는 가열 시간 및 온도 등에 따라 비정질상과 결정질상 사이에서 상전이가 가능한 상변화 물질을 포함할 수 있다. 정보 저장 소자(VR)와 스위치 소자(SW)는 서로 직렬로 연결될 수 있다.
메모리 컨트롤러(20)는, 비트라인(BL)과 워드라인(WL)을 통해 복수의 메모리 셀들(MC) 각각에 포함되는 정보 저장 소자(VR)의 상변화 물질을 비정질상 또는 결정질상으로 상전이시킴으로써, 데이터를 기록하거나 지울 수 있다. 일 실시 예에서, 메모리 컨트롤러(20)는 메모리 셀(MC)에 포함되는 정보 저장 소자(VR)의 상변화 물질을 비정질상으로 상전이시킴으로써 정보 저장 소자(VR)의 저항을 증가시킬 수 있다. 반대로, 메모리 컨트롤러(20)는 메모리 셀(MC)에 포함되는 정보 저장 소자(VR)의 상변화 물질을 결정질상으로 상전이시킴으로써 정보 저장 소자(VR)의 저항을 감소시킬 수 있다. 정보 저장 소자(VR)의 저항 값과 데이터 기록 여부의 관계는 실시 예들에 따라 다양하게 정의될 수 있다. 한편 메모리 컨트롤러(20)는, 복수의 메모리 셀들(MC)에서 검출한 읽기 전압을 소정의 기준 전압과 비교함으로써, 복수의 메모리 셀들(MC)에서 데이터를 읽어오는 읽기 동작을 실행할 수 있다.
도 3a를 참조하면, 복수의 메모리 셀들(MC) 각각에서 정보 저장 소자(VR)의 일단이 비트라인과 연결될 수 있고, 스위치 소자(SW)의 일단이 워드라인과 연결될 수 있다. 이 때, 도 3a에 도시된 복수의 메모리 셀들(MC) 각각은 제1 방향성을 가진다고 할 수 있다.
도 3b는 도 3a와 비교할 때의 차이점을 중심으로 설명하기로 한다. 도 3b를 참조하면, 복수의 메모리 셀들(MC) 각각에서 정보 저장 소자(VR)의 일단이 워드라인과 연결될 수 있고, 스위치 소자(SW)의 일단이 비트라인과 연결될 수 있다. 이 때, 도 3b에 도시된 복수의 메모리 셀들(MC) 각각은 제2 방향성을 가진다고 할 수 있다.
도 2에 도시한 일 실시 예에 따른 메모리 셀 어레이(30)는, 서로 다른 층에 형성되는 복수의 메모리 셀들을 포함할 수 있다. 일례로, 메모리 셀 어레이(30)는 서로 적층되는 제1층과 제2층을 포함할 수 있다. 상기 제1층에 포함되는 메모리 셀들은 제1 방향성을 가질 수 있다. 상기 제2층에 포함되는 메모리 셀들은 제2 방향성을 가질 수 있다. 다만, 실시 예들에 따라, 상기 제1층과 상기 제2층 각각에 포함되는 메모리 셀들의 방향성은 다양하게 변형될 수 있다.
도 4a와 도 4b는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 4a를 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(100A)는, 복수의 도전성 라인들(101-103) 사이에 마련되는 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)을 포함할 수 있다. 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 각각 독립된 메모리 셀로서 동작할 수 있다. 일례로, 제1 도전성 라인(101)과 제2 도전성 라인(102)이 워드라인인 경우, 제3 도전성 라인(103)은 비트라인일 수 있다. 또한, 제1 도전성 라인(101)과 제2 도전성 라인(102)이 비트라인인 경우, 제3 도전성 라인(103)은 워드라인일 수 있다. 이하, 설명의 편의를 위하여 제1 도전성 라인(101)과 제2 도전성 라인(102)이 각각 제1 워드라인 및 제2 워드라인인 것을 가정하여 설명하기로 한다.
제1 메모리 셀(MC1)은 제1 가열 전극(110), 제1 정보 저장 소자(120), 및 제1 스위치 소자(130)를 포함할 수 있다. 제1 스위치 소자(130)는 제1 스위치 전극(131), 제2 스위치 전극(132), 및 제1 스위치 전극(131)과 제2 스위치 전극(132) 사이에 배치되는 제1 선택층(133) 등을 포함할 수 있다. 일 실시 예에서, 제1 선택층(133)은 오보닉 임계 스위치(Ovonic Threshold Switch, OTS) 물질을 포함할 수 있다. 제1 스위치 전극(131)과 제2 스위치 전극(132) 사이에 문턱 전압보다 큰 전압이 공급되면, 제1 선택층(133)을 통해 전류가 흐를 수 있다.
제1 정보 저장 소자(120)는 상변화 물질을 포함할 수 있으며, 일 실시 예로 제1 정보 저장 소자(120)는 칼코게나이드 물질을 포함할 수 있다. 일례로, 제1 정보 저장 소자(120)는 Ge-Sb-Te(GST)를 포함할 수 있으며, 제1 정보 저장 소자(120)에 포함되는 원소들의 종류 및 그 화학적 조성비에 따라 제1 정보 저장 소자(120)의 결정화 온도, 용융점, 결정화 에너지에 따른 상변화 속도 등이 결정될 수 있다.
제2 메모리 셀(MC2)은 제1 메모리 셀(MC1)과 유사한 구조를 가질 수 있다. 도 4a를 참조하면, 제2 메모리 셀(MC2)은 제2 가열 전극(140), 제2 정보 저장 소자(150) 및 제2 스위치 소자(160)를 포함할 수 있다. 제2 가열 전극(140), 제2 정보 저장 소자(150) 및 제2 스위치 소자(160) 각각의 구조 및 특징은, 제1 가열 전극(110), 제1 정보 저장 소자(120), 및 제1 스위치 소자(130)와 유사할 수 있다. 이하, 제1 메모리 셀(MC1)을 예시로 참조하여, 데이터를 기록하고 소거하는 방법을 설명하기로 한다.
제1 워드라인(101)과 비트라인(103)을 통해 전압이 공급되면, 제1 가열 전극(110)과 제1 정보 저장 소자(120) 사이의 계면에서 상기 전압에 따른 줄 열(Joule Heat)이 발생할 수 있다. 줄 열에 의해 제1 정보 저장 소자(120)를 구성하는 상변화 물질이 비정질상에서 결정질상으로 변하거나, 결정질상에서 비정질상으로 변할 수 있다. 제1 정보 저장 소자(120)는 비정질상에서 높은 저항을 가질 수 있으며, 결정질상에서 낮은 저항을 가질 수 있다. 일 실시 예에서, 제1 정보 저장 소자(120)의 저항 값에 따라 데이터 `0` 또는 `1`이 정의될 수 있다.
제1 메모리 셀(MC1)에 데이터를 기록하기 위해, 제1 워드라인(101)과 비트라인(103)을 통해 프로그램 전압을 공급할 수 있다. 상기 프로그램 전압은 제1 스위치 소자(130)에 포함되는 오보닉 임계 스위치 물질의 문턱 전압보다 크다. 따라서 제1 스위치 소자(130)를 통해 전류가 흐를 수 있다. 상기 프로그램 전압에 의해 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 비정질상에서 결정질상으로 변할 수 있으며, 따라서 제1 메모리 영역에 데이터를 기록할 수 있다. 일 실시 예에서, 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 결정질상을 갖는 경우, 제1 메모리 셀(MC1)의 상태는 셋(set) 상태로 정의될 수 있다.
한편, 제1 메모리 셀(MC1)에 기록된 데이터를 소거하기 위해, 제1 정보 저장 소자(120)에 포함되는 상변화 물질을 결정질상에서 비정질상으로 되돌릴 수 있다. 일례로, 제1 워드라인(101)과 비트라인(103)을 통해 소정의 소거 전압을 공급할 수 있다. 상기 소거 전압에 의해, 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 결정질상에서 비정질상으로 변할 수 있다. 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 비정질상을 갖는 경우, 제1 메모리 셀(MC1)의 상태는 리셋(reset) 상태로 정의될 수 있다. 일례로, 상기 소거 전압의 최대값은 상기 프로그램 전압의 최대값보다 클 수 있으며, 상기 소거 전압이 공급되는 시간은 상기 프로그램 전압이 공급되는 시간보다 짧을 수 있다.
앞서 설명한 바와 같이, 정보 저장 소자들(120, 150)에 포함되는 상변화 물질의 상태에 따라 정보 저장 소자들(120, 150)의 저항 값이 바뀔 수 있다. 메모리 컨트롤러는 정보 저장 소자들(120, 150)의 저항으로부터 데이터 `0`과 `1`을 구분할 수 있다. 따라서, 정보 저장 소자들(120, 150)에 포함되는 상변화 물질의 상태에 따라 나타나는 정보 저장 소자들(120, 150)의 저항 차이가 클수록, 메모리 컨트롤러가 메모리 셀들(MC1, MC2)에 저장된 데이터를 정확히 읽어올 수 있다.
도 4b는 도 4a와 비교할 때의 차이점을 중심으로 설명하기로 한다. 도 4a와 도 4b는 제1 도전성 라인(101)과 제2 도전성 라인(102)이 각각 제1 워드라인 및 제2 워드라인일 때, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 각각의 방향성이 서로 다를 수 있다. 예컨대, 도 4a를 참조하면, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 각각은 제1 방향성을 가질 수 있다. 도 4b를 참조하면, 제1 메모리 셀(MC1)은 제1 방향성을 가질 수 있고, 제2 메모리 셀(MC2)은 제2 방향성을 가질 수 있다.
도 5a와 도 5b는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 5a와 도 5b의 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 각각의 구조 및 특징은 4a와 도 4b의 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 각각의 구조 및 특징과 유사할 수 있다. 그러나, 도 5a와 도 5b는 제1 층에 형성된 제1 워드라인에 연결된 제1 메모리 셀(MC1)과 제2 층에 형성된 제2 워드라인에 연결된 제2 메모리 셀(MC2)이 서로 비트라인을 공유하지 않을 수 있다.
도 5a를 참조하면, 제1 메모리 셀(MC1)은 제1 층에 형성된 제1 워드라인(101)과 제1 층에 형성된 제1 비트라인(102)이 교차하는 지점에 마련될 수 있다. 제2 메모리 셀(MC2)은 제2 층에 형성된 제2 워드라인(103)과 제2 층에 형성된 제2 비트라인(104)이 교차하는 지점에 마련될 수 있다. 제1 메모리 셀(MC1)은 제1 방향성을 가질 수 있고, 제2 메모리 셀(MC2)은 제2 방향성을 가질 수 있다.
도 5b는 도 5a와 비교할 때의 차이점을 중심으로 설명하기로 한다. 도 5b를 참조하면, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 각각은 제1 방향성을 가질 수 있다.
도 6은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
본 발명의 일 실시 예에 따른 메모리 장치(200)는, 메모리 컨트롤러(220)가 메모리 셀(210)에 공급하는 전원에 의해 동작할 수 있다. 도 5를 참조하면, 메모리 셀(210)은 하부 전극(211), 가열 전극(212), 정보 저장 소자(214), 스위치 소자(215) 및 상부 전극(216)을 포함할 수 있다. 하부 전극(211)과 상부 전극(216)은 워드라인 또는 비트라인을 통해 메모리 컨트롤러(220)가 출력하는 전압을 공급받을 수 있다. 가열 전극(212)의 주변에는 절연층(213)이 마련될 수 있다. 가열 전극(212)과 인접하는 정보 저장 소자(214)의 일부 영역(214a)에서, 메모리 컨트롤러(220)가 공급하는 전원에 의한 상변화가 발생할 수 있다.
일 실시 예에서, 메모리 셀(210)에 데이터를 기록하기 위한 프로그램(program) 동작에서, 하부 전극(211)과 상부 전극(216) 각각에 소정의 바이어스 전압을 입력할 수 있다. 상기 바이어스 전압은 스위치 소자(215)에 포함되는 오보닉 임계 스위치 물질의 문턱 전압보다 크므로 메모리 셀(210)은 턴 온될 수 있다. 이 후 메모리 셀(210)에 프로그램 전류가 공급될 수 있다. 상기 프로그램 전류에 의해 정보 저장 소자(214)에 포함되는 상변화 물질이 비정질상에서 결정질상으로 변할 수 있다. 따라서, 메모리 영역에 데이터를 기록할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위해 제공되는 도면이다. 도 7을 참조하면, 메모리 장치(300)는 메모리 셀 어레이(310), 제1 디코더 회로(320), 제2 디코더 회로(330), 읽기/쓰기 회로(340), 및 컨트롤 로직(350)을 포함할 수 있다. 메모리 셀 어레이(310)는 제1 내지 제4 비트라인들(BL1-BL4), 제1 내지 제4 워드라인들(WL1-WL4) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC)은, 제1 내지 제4 비트라인들(BL1-BL4)과 제1 내지 제4 워드라인들(WL1-WL4)이 교차하는 지점들에 마련될 수 있다.
메모리 셀 어레이(310)에 포함된 복수의 메모리 셀들(MC)은 서로 다른 전류 경로를 가질 수 있다. 전류 경로는 메모리 셀로부터 디코더 회로(320, 330) 사이의 거리를 의미할 수 있다. 전류 경로가 긴 메모리 셀은 전류 경로가 짧은 메모리 셀에 비해 경로 저항이 상대적으로 클 수 있다. 반대로, 전류 경로가 짧은 메모리 셀은 전류 경로가 긴 메모리 셀에 비해 경로 저항이 상대적으로 작을 수 있다. 상기 경로 저항은 비트라인 저항, 워드라인 저항, 및 상기 워드라인과 상기 비트라인에 존재하는 스위치 저항 등을 포함할 수 있다.
메모리 셀 어레이(310)는 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)을 포함할 수 있다. 제1 메모리 셀(MC1)은 제1 디코더 회로(320)와 제2 디코더 회로(330)로부터 가장 먼 메모리 셀일 수 있다. 제2 메모리 셀(MC2)은 제1 디코더 회로(320)와 제2 디코더 회로(330)로부터 가장 가까운 메모리 셀일 수 있다. 제1 디코더 회로(320)와 제2 디코더 회로(330)로부터 가장 먼 제1 메모리 셀(MC1)은 경로 저항이 가장 크고, 제1 디코더 회로(320)와 제2 디코더 회로(330)로부터 가장 가까운 제2 메모리 셀(MC2)은 경로 저항이 가장 작을 수 있다.
또한, 메모리 셀 어레이(310)에 포함된 복수의 메모리 셀들은 전류 경로와 무관하게 서로 다른 저항을 가질 수 있다. 예컨대, 메모리 셀들의 저항은 그 크기에 따라 저저항, 중간저항, 및 고저항으로 분류할 수 있다.
한편, 프로그램 동작 시에 제1 디코더 회로(320)와 제2 디코더 회로(330)는 메모리 셀들 중에서 프로그램 하고자 하는 메모리 셀을 선택할 수 있다. 메모리 장치(300)가 프로그램 하고자 하는 메모리 셀을 선택 메모리 셀이라 할 수 있다. 상기 선택 메모리 셀에 연결된 워드라인과 비트라인 각각을 선택 워드라인과 선택 비트라인이라 할 수 있다.
읽기/ 쓰기 회로(340)가 상기 선택 메모리 셀을 프로그램할 때, 상기 선택 워드라인에 연결된 전류원은 상기 선택 메모리 셀로 프로그램 전류를 공급할 수 있다. 상기 프로그램 전류는 상기 선택 메모리 셀을 통해 상기 선택 비트라인으로부터 상기 선택 워드라인으로 흐를 수 있다.
한편, 공정 또는 열화에 의해서 상기 메모리 셀의 저항은 가변할 수 있다. 상기 선택 메모리 셀을 프로그램할 때, 상기 메모리 셀의 저항이 가변함에 따라 프로그램 특성이 달라질 수 있다. 즉, 선택 메모리 셀의 저항에 따라서 프로그램 동작이 제대로 되지 않거나 내구성이 나빠질 수 있다.
예컨대, 선택 메모리 셀을 구성하는 상변화 물질이 결정질상에서 비정질상으로 변하기 위해서는 충분한 줄 열이 필요할 수 있다. 그러나, 상기 선택 메모리 셀에 프로그램 전류가 공급될 때, 상기 선택 메모리 셀의 저항과 경로 저항의 차이로 인해서 상기 줄열은 상기 선택 메모리 셀의 목표 용융점(melting point)에 도달하지 못할 수 있다. 이로 인해 상기 선택 메모리 셀의 산포가 브로드해질 수 있다.
종래에는 서로 다른 프로그램 특성을 가지는 메모리 셀들로 동일한 크기를 가지는 프로그램 전류를 공급하였다.
도 8a는 본 발명의 일 실시 예에 따른 메모리 셀의 저항에 따른 프로그램 전류의 변화량을 나타내고, 도 8b는 본 발명의 일 실시 예에 따른 메모리 셀의 저항에 따른 줄열을 나타낸다.
선택 메모리 셀은 선택 워드라인에 연결된 전류원으로부터 프로그램 전류를 입력받을 수 있다. 그러나, 일정한 크기의 프로그램 전류가 선택 메모리 셀로 공급되더라도, 도 8a에 도시된 바와 같이, 선택 메모리 셀의 저항이 고저항일수록 선택 메모리 셀에 흐르는 프로그램 전류가 감소할 수 있다. 또한, 선택 메모리 셀의 저항이 고저항일수록 선택 메모리 셀에 발생하는 줄열 또한 감소할 수 있다.
다시 도 7을 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(300)가메모리 셀 어레이(310)의 선택 메모리 셀을 프로그램할 때, 상기 선택 메모리 셀의 저항에 따라 프로그램 전류를 결정하고, 결정된 프로그램 전류를 상기 선택 메모리 셀로 공급할 수 있다. 따라서, 메모리 장치(300)는 프로그램 동작 시에 선택 메모리 셀의 저항에 따른 프로그램 특성의 변화를 보상할 수 있다.
도 9a는 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작에서 메모리 셀의 전압-전류 그래프를 나타내고, 도 9b는 본 발명의 일 실시 예에 따른 메모리 셀의 저항에 따른 메모리 셀의 산포를 나타낸다.
도 9a를 참조하면, 선택 워드라인과 선택 비트라인 각각에 바이어스 전압이 공급됨에 따라 선택 메모리 셀 양단의 전압이 문턱 전압(Vth)까지 올라갈 수 있다. 따라서, 상기 선택 메모리 셀은 턴 온 될 수 있다.
상기 선택 메모리 셀이 턴 온 된 후 상기 선택 메모리 셀이 턴 오프 되는 것을 방지하기 위해서 상기 선택 메모리 셀에 홀드 전류가 공급될 수 있다. 상기 홀드 전류는 선택 메모리 셀(CELL)이 턴 오프 되지 않기 위해 필요한 최소한의 전류를 의미할 수 있다. 이 때, 선택 메모리 셀(CELL) 양단의 전압은 홀드 전압일 수 있다. 상기 선택 메모리 셀 양단의 전압이 상기 홀드 전압보다 낮아지면 상기 선택 메모리 셀이 턴 오프 될 수 있다.
그러나, 선택 메모리 셀의 저항에 따라서 선택 메모리 셀에 흐르는 홀드 전류가 가변될 수 있다. 예컨대, 선택 메모리 셀의 저항이 저저항(a)이면 상기 선택 메모리 셀에 제1 홀드 전류(Ia)가 흐를 수 있고, 상기 선택 메모리 셀 양단의 전압은 제1 홀드 전압(Va)일 수 있다. 선택 메모리 셀의 저항이 중간저항(b)이면 상기 선택 메모리 셀에 제2 홀드 전류(Ib)가 흐를 수 있고, 상기 선택 메모리 셀 양단의 전압은 제2 홀드 전압(Vb)일 수 있다. 선택 메모리 셀의 저항이 고저항(c)이면 상기 선택 메모리 셀에 제3 홀드 전류(Ic)가 흐를 수 있고, 상기 선택 메모리 셀 양단의 전압은 제3 홀드 전압(Vc)일 수 있다.
제2 홀드 전류(Ib)는 제1 홀드 전류(Ia)보다 작고 제3 홀드 전류(Ic)보다 클 수 있다. 제2 홀드 전압(Vb)은 제1 홀드 전압(Va)보다 크고 제3 홀드 전압(Vc)보다 작을 수 있다. 즉, 선택 메모리 셀의 저항에 따라서 선택 메모리 셀 양단의 홀드 전압이 변할 수 있다. 예컨대, 선택 메모리 셀의 저항이 작을수록 상기 선택 메모리 셀 양단의 홀드 전압은 작아질 수 있고, 선택 메모리 셀의 저항이 클수록 상기 선택 메모리 셀 양단의 홀드 전압은 커질 수 있다.
본 발명의 일 실시 예에 따르면, 선택 메모리 셀을 프로그램할 때, 상기 선택 메모리 셀의 홀드 전압을 검출하여 상기 선택 메모리 셀의 저항을 검출할 수 있다. 또한, 검출된 선택 메모리 셀의 저항에 따라 프로그램 전류를 결정하고, 결정된 프로그램 전류를 상기 선택 메모리 셀로 공급할 수 있다. 따라서, 본 발명의 메모리 장치는 선택 메모리 셀의 저항에 따른 프로그램 특성의 변화를 보상할 수 있다.
도 9a와 도 9b를 함께 참조하면, 선택 메모리 셀의 저항이 저저항(a)인지, 중간저항(b)인지, 또는 고저항(c)인지에 따라서 메모리 셀의 산포가 달라질 수 있다. 예컨대, 오프 셀(off cell)의 경우, 선택 메모리 셀의 저항이 저저항(a)일 때 상기 선택 메모리 셀이 a' 영역에 분포할 수 있다. 선택 메모리 셀의 저항이 중간저항(b)일 때 상기 선택 메모리 셀이 b' 영역에 분포할 수 있다. 선택 메모리 셀의 저항이 고저항(c)일 때 상기 선택 메모리 셀이 c' 영역에 분포할 수 있다.
왜냐하면 도 8a와 도 8b를 참조하여 설명한 바와 같이, 선택 메모리 셀의 저항이 작을수록 상기 선택 메모리 셀에 흐르는 프로그램 전류가 증가하므로 상기 선택 메모리 셀에 과도한 열이 발생할 수 있다. 따라서, 선택 메모리 셀의 저항이 작을수록 상기 선택 메모리 셀은 a' 영역에 분포할 수 있다.
반대로, 선택 메모리 셀의 저항이 클수록 상기 선택 메모리 셀에 흐르는 프로그램 전류가 감소하므로 상기 선택 메모리 셀에 충분한 줄 열이 발생하지 않을 수 있다. 따라서, 선택 메모리 셀의 저항이 클수록 상기 선택 메모리 셀은 c' 영역에 분포할 수 있다.
따라서, 선택 메모리 셀의 저항에 따라서 프로그램 동작 시 상기 선택 메모리 셀의 산포가 브로드해질 수 있다.
도 10은 본 발명의 일 실시 예에 따른 메모리 장치를 간단히 나타낸 도면이다.
도 10을 참조하면, 메모리 장치(300A)는 비트라인(BL)과 워드라인(WL)에 연결된 메모리 셀(MC), 제1 스위치(SW1), 제2 스위치(SW2), 노드(ND), NMOS 트랜지스터(NM), 라이트 드라이버(WD), 홀드 전압 검출기(HD), 및 전류 조절 회로(CC)를 포함할 수 있다.
NMOS 트랜지스터(NM), 라이트 드라이버(WD), 홀드 전압 검출기(HD), 및 전류 조절 회로(CC)는 프로그램 회로(PC)에 포함될 수 있다. 프로그램 회로(PC)는 메모리 셀(MC)을 포함하는 메모리 셀 어레이의 하부에 배치될 수 있다. 프로그램 회로(PC)는 노드(ND)를 통해서 메모리 셀(MC)의 워드라인(WL)과 연결될 수 있다. 워드라인(WL)이 선택 워드라인일 때, 노드(ND)의 전압은 선택 워드라인의 전압을 의미할 수 있다.
제1 스위치(SW1)는 제1 제어 신호(CTRL1)에 응답하여 비트라인(BL)의 온/오프를 제어할 수 있고, 제2 스위치(SW2)는 제2 제어 신호(CTRL2)에 응답하여 워드라인(WL)의 온 오프를 제어할 수 있다. NMOS 트랜지스터(NM)는 선택 메모리 셀(MC)을 프로그램할 때 프로그램 인에이블 신호(WREN)에 응답하여 턴 온 될 수 있다.
본 발명의 일 실시 예에 따르면, 홀드 전압 검출기(HD)는 선택 메모리 셀(MC)의 홀드 전압을 검출하여 선택 메모리 셀(MC)의 저항을 검출할 수 있다. 전류 조절 회로(CC)는 검출된 저항에 따라서 추가 프로그램 전류를 결정할 수 있다. 라이트 드라이버(WD)는 상기 추가 프로그램 전류에 기초하여 최종 프로그램 전류를 생성하고, 상기 최종 프로그램 전류를 선택 메모리 셀(MC)로 공급할 수 있다. 따라서, 메모리 장치(300A)는 프로그램 동작 시 선택 메모리 셀(MC)의 산포가 브로드해지는 것을 방지할 수 있다.
이하, 도 11 내지 도 20을 참조하여 본 발명의 일 실시 예에 따른 메모리 장치를 상세히 설명하기로 한다.
도 11a는 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 도면이고, 도 11b는 본 발명의 일 실시 예에 따른 메모리 장치의 회로도를 나타내고, 도 11c 는 도 11b의 홀드 전압 검출기를 나타내는 회로도를 나타내고, 도 11d는 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다. 도 11a 내지 도 11d는 선택 메모리 셀의 홀드 전압을 디지털 방식으로 검출하는 실시 예를 나타낸다.
11a는 프리리드 구간에서 메모리 장치가 선택 메모리 셀의 저항을 검출하는 실시 예를 나타낸다. 도 11a를 참조하면, 프리리드 구간은 셀 턴 온 구간, 홀드 구간, 및 워드라인 플로팅 구간을 포함할 수 있다. 셀 턴 온 구간 동안 선택 워드라인과 선택 비트라인에 바이어스 전압이 공급됨에 따라 선택 메모리 셀 양단의 전압이 문턱 전압(Vth)까지 올라갈 수 있다. 따라서, 상기 선택 메모리 셀은 턴 온 될 수 있다.
셀 턴 온 구간 이 후 홀드 구간에서 상기 선택 메모리 셀이 턴 오프 되는 것을 방지 하기 위해서 상기 선택 메모리 셀에 홀드 전류가 공급될 수 있다. 상기 홀드 전류를 공급하는 전류원이 상기 선택 워드라인에 연결됨에 따라 상기 홀드 전류가 상기 선택 메모리 셀에 공급될 수 있다.
홀드 구간 이후 워드라인 플로팅 구간에서 선택 워드라인에 연결된 선택 워드라인 스위치가 턴 오프될 수 있다. 따라서, 워드라인 플로팅 구간에서 선택 워드라인이 플로팅 상태일 수 있다. 워드라인 플로팅 구간에서 선택 메모리 셀의 홀드 전압(Vhold,a, Vhold,b, Vhold,c)을 검출하고, 선택 메모리 셀의 저항을 검출할 수 있다.
구체적으로, 선택 워드라인이 플로팅 상태일 때 워드라인에 프리차지된 전하가 방전될 수 있다. 워드라인에 프리차지된 전하가 방전되면 선택 메모리 셀 양단의 전압이 감소할 수 있다. 선택 메모리 셀 양단의 전압이 홀드 전압(Vhold,a, Vhold,b, Vhold,c)보다 작아지면 선택 메모리 셀이 턴 오프 될 수 있다.
선택 메모리 셀이 턴 오프 되는 시점은 선택 메모리 셀의 저항에 따라 달라질 수 있다. 예컨대, 선택 메모리 셀의 저항이 저저항(case1)일 경우, 상기 선택 메모리 셀의 홀드 전압은 제1 홀드 전압(Vhold,a)이고, 제1 시점(t1)에서 상기 선택 메모리 셀이 턴 오프 될 수 있다. 선택 메모리 셀의 저항이 중간저항(case2)일 경우, 상기 선택 메모리 셀의 홀드 전압은 제2 홀드 전압(Vhold,b)이고, 제2 시점(t2)에서 상기 선택 메모리 셀이 턴 오프 될 수 있다. 선택 메모리 셀의 저항이 고저항(case3)일 경우, 상기 선택 메모리 셀의 홀드 전압은 제3 홀드 전압(Vhold,c)이고, 제3 시점(t3)에서 상기 선택 메모리 셀이 턴 오프 될 수 있다. 제1 시점(t1)은 제2 시점(t2)보다 빠르고, 제3 시점(t3)은 제2 시점(t2)보다 늦을 수 있다.
즉, 선택 메모리 셀이 턴 오프 되는 시점을 검출함으로써 선택 메모리 셀의 홀드 전압을 검출할 수 있다. 홀드 전압을 검출하면 선택 메모리 셀의 저항을 검출할 수 있으므로, 선택 메모리 셀이 턴 오프 되는 시점을 검출함으로써 선택 메모리 셀의 저항을 검출할 수 있다.
도 11b를 참조하면, 메모리 장치(400)는 제1 노드(ND1), 제1 NMOS 트랜지스터(NM1), 홀드 전압 검출기(410), 라이트 드라이버(420), 및 전류 조절 회로(430)를 포함할 수 있다. 제1 NMOS 트랜지스터(NM1), 홀드 전압 검출기(410), 라이트 드라이버(420), 및 전류 조절 회로(430)는 프로그램 회로에 포함될 수 있다. 상기 프로그램 회로는 메모리 셀 어레이의 하부에 배치될 수 있다. 상기 프로그램 회로는 제1 노드(ND1)를 통해서 메모리 셀 어레이의 워드라인과 연결될 수 있다. 상기 워드라인이 선택 워드라인일 때, 제1 노드(ND1)의 전압은 선택 워드라인의 전압을 의미할 수 있다.
선택 메모리 셀에 대한 프로그램 동작에서 메모리 장치(400)는 제1 모드와 제2 모드로 나누어 동작할 수 있다. 메모리 장치(400)가 제1 모드로 동작할 때, 메모리 장치(400)는 선택 메모리 셀의 저항에 따라서 프로그램 전류의 크기를 조절할 수 있다. 메모리 장치(400)가 제2 모드로 동작할 때, 메모리 장치(400)는 선택 메모리 셀의 저항에 따라서 프로그램 전류의 크기를 조절하지 않을 수 있다. 메모리 장치(400)가 제1 모드로 동작할 때, 선택 메모리 셀에 대한 프로그램 동작은 프리 리드 구간, 셀 턴 온 구간, 홀드 구간, 및 프로그램 구간을 포함할 수 있다.
도 11c는 프리 리드 구간에서 홀드 전압 검출기(410)가 선택 메모리 셀의 저항을 검출하는 실시 예를 나타낸다. 도 11c를 참조하면, 홀드 전압 검출기(410)는 제1 모드에서만 동작할 수 있다. 메모리 장치(400)가 제1 모드로 동작할 때 옵션 인에이블 신호(OptEn)는 논리 '1'을 갖는 신호일 수 있고, 메모리 장치(400)가 제2 모드로 동작할 때 옵션 인에이블 신호(OptEn)는 논리 '0'을 갖는 신호일 수 있다.
홀드 전압 검출기(410)는 제1 내지 제3 플립플롭(FF1~FF3)과 제1 내지 제3 AND 게이트(G1~G3)를 포함할 수 있다. 제1 내지 제3 플립플롭(FF1~FF3) 각각은 검출 신호(Detector_signal)를 수신할 수 있다. 검출 신호(Detector_signal)는 선택 워드라인의 전압(즉, 도 10b의 제1 노드(ND1)의 전압)일 수 있다.
제1 플립플롭(FF1)은 제1 클락 신호(Clk_t1)에 응답하여 검출 신호(Detector_signal)를 출력할 수 있다. 제1 플립플롭(FF1)의 출력은 도 11a의 A 시점에서 선택 워드라인의 전압일 수 있다. 도 10a에서 선택 메모리 셀의 저항이 저저항이든, 중간저항이든, 또는 고저항이든 상관 없이 선택 워드라인으로 전류가 항상 흐를 수 있다(Case 1, Case2, Case3). 따라서, 제1 플립플롭(FF1)의 출력은 선택 메모리 셀의 저항이 저저항이든, 중간저항이든, 또는 고저항이든 상관 없이 논리 '1'일 수 있다.
제1 AND 게이트(G1)는 제1 플립플롭(FF1)의 출력 신호와 옵션 인에이블 신호(OptEn)를 수신하고, 제1 제어 신호(En_A)를 출력할 수 있다. 제1 플립플롭(FF1)의 출력이 논리 '1' 이면, 제1 제어 신호(En_A)는 논리 '1'일 수 있다. 따라서, 제1 AND 게이트(G1)의 출력(En_A)은 선택 메모리 셀의 저항이 저저항이든, 중간저항이든, 또는 고저항이든 상관 없이 논리 '1'일 수 있다.
제2 플립플롭(FF2)은 제2 클락 신호(Clk_t2)에 응답하여 검출 신호(Detector_signal)를 출력할 수 있다. 제2 플립플롭(FF2)의 출력은 도 10a의 B 시점에서 선택 워드라인의 전압일 수 있다. 도 11a에서 선택 메모리 셀의 저항이 저저항일 때 선택 워드라인으로 전류가 흐르지 않고(Case1), 선택 메모리 셀의 저항이 중간저항 또는 고저항일 때 선택 워드라인으로 전류가 흐를 수 있다(Case2, Case3). 따라서, 제2 플립플롭(FF2)의 출력은 선택 메모리 셀의 저항이 저저항일 때 논리 '0'일 수 있고, 선택 메모리 셀의 저항이 중간저항 또는 고저항일 때 논리 '1'일 수 있다.
제2 AND 게이트(G2)는 제2 플립플롭(FF2)의 출력 신호와 옵션 인에이블 신호(OptEn)를 수신하고, 제2 제어 신호(En_B)를 출력할 수 있다. 제2 플립플롭(FF2)의 출력이 논리 '0이면, 제2 제어 신호(En_B)는 논리 '0'일 수 있다. 따라서, 선택 메모리 셀의 저항이 저저항일 때 제2 AND 게이트(G2)의 출력(En_B)은 논리 '0'일 수 있다. 제2 플립플롭(FF2)의 출력이 논리 '1'이면, 제2 제어 신호(En_B)는 논리 '1'일 수 있다. 따라서, 선택 메모리 셀의 저항이 중간저항 또는 고저항일 때 제2 AND 게이트(G2)의 출력(En_B)은 논리 '1'일 수 있다.
제3 플립플롭(FF3)은 제3 클락 신호(Clk_t3)에 응답하여 검출 신호(Detector_signal)를 출력할 수 있다. 제3 플립플롭(FF3)의 출력은 도 10a의 C 시점에서 선택 워드라인의 전압일 수 있다. 도 11a에서 선택 메모리 셀의 저항이 저저항 또는 중간저항 일 때 선택 워드라인으로 전류가 흐르지 않고(Case1, Case2), 선택 메모리 셀의 저항이 고저항일 때 선택 워드라인으로 전류가 흐를 수 있다(Case3). 따라서, 제3 플립플롭(FF3)의 출력은 선택 메모리 셀의 저항이 저저항 또는 중간저항일 때 논리 '0'일 수 있고, 선택 메모리 셀의 저항이 고저항일 때 논리 '1'일 수 있다.
제3 AND 게이트(G3)는 제3 플립플롭(FF3)의 출력 신호와 옵션 인에이블 신호(OptEn)를 수신하고, 제3 제어 신호(En_C)를 출력할 수 있다. 제3 플립플롭(FF3)의 출력이 논리 '0'이면, 제3 제어 신호(En_C)는 논리 '0'일 수 있다. 따라서, 선택 메모리 셀의 저항이 저저항 또는 중간저항일 때 제3 AND 게이트(G3)의 출력(En_C)은 논리 '0'일 수 있다. 제3 플립플롭(FF3)의 출력이 논리 '1'이면, 제3 제어 신호(En_C)는 논리 '1'일 수 있다. 따라서, 선택 메모리 셀의 저항이 고저항일 때 제3 AND 게이트(G3)의 출력(En_C)은 논리 '1'일 수 있다.
선택 메모리 셀의 저항에 따른 제어 신호(En_A, En_B,En_C)의 논리 값은 아래의 [표 1]과 같이 나타낼 수 있다.
제1 제어 신호
(En_A)		 제2 제어 신호
(En_B)		 제3 제어 신호
(En_C)
저저항 1 0 0
중간저항 1 1 0
고저항 1 1 1
다시 도 11b를 참조하면, 프리 리드 구간 이후 셀 턴 온 구간, 홀드 구간, 및 프로그램 구간에서의 메모리 장치(400)의 동작을 설명한다. 라이트 드라이버(420)는 제2 내지 제4 NMOS 트랜지스터(NM2~NM4), 제2 전류원(CS2), 및 제3 전류원(CS3)을 포함할 수 있다. 셀 턴 온 구간에서 프로그램 인에이블 신호(WREN)에 응답하여 제1 NMOS 트랜지스터(NM1)가 턴 온 될 수 있고, 바이어스 전압 인에이블 신호(VNEGH EN)에 응답하여 제2 NMOS 트랜지스터(NM2)가 턴 온될 수 있다. 제1 NMOS 트랜지스터(NM1)와 제2 NMOS 트랜지스터(NM2)가 턴 온 됨에 따라 선택 워드라인과 선택 비트라인에 바이어스 전압이 공급될 수 있다. 디코더 회로가 선택 워드라인과 선택 비트라인에 바이어스 전압을 공급함에 따라 선택 메모리 셀 양단의 전압이 문턱 전압까지 올라갈 수 있다. 따라서, 상기 선택 메모리 셀은 턴 온 될 수 있다.
메모리 장치(400)의 디코더 회로는 바이어스 회로와 선택 회로를 포함할 수 있다. 상기 선택 회로는 프로그램 하고자 하는 선택 메모리 셀을 선택할 수 있고, 상기 바이어스 회로는 상기 선택 메모리 셀에 연결된 선택 워드라인과 선택 비트라인으로 바이어스 전압을 공급하여 상기 선택 메모리 셀을 턴 온 시킬 수 있다.
셀 턴 온 구간 이 후 홀드 구간에서 상기 선택 메모리 셀이 턴 오프 되는 것을 방지 하기 위해서 상기 선택 메모리 셀에 홀드 전류가 공급될 수 있다. 상기 선택 메모리 셀에 홀드 전류를 공급하기 위해서 바이어스 전압 인에이블 신호(VNEGH EN)에 응답하여 제2 NMOS 트랜지스터(NM2)가 턴 오프 될 수 있고, 홀드 인에이블 신호(HOLD EN)에 응답하여 제3 NMOS 트랜지스터(NM3)가 턴 온 될 수 있다. 제3 NMOS 트랜지스터(NM3)가 턴 온 됨에 따라 제2 전류원(CS2)이 선택 메모리 셀로 연결될 수 있다. 따라서, 홀드 전류(Ihold)가 선택 메모리 셀로 공급될 수 있다.
홀드 구간 이후 프로그램 구간에서, 선택 메모리 셀에 연결된 선택 워드라인에 초기 프로그램 전류(Ipgm_rst)를 공급할 수 있다. 선택 메모리 셀에 연결된 선택 워드라인에 초기 프로그램 전류(Ipgm_rst)를 공급하기 위해서 홀드 인에이블 신호(HOLD EN)에 응답하여 제3 NMOS 트랜지스터(NM3)가 턴 오프 될 수 있고, 프로그램 인에이블 신호(IPGM EN)에 응답하여 제4 NMOS 트랜지스터(NM4)가 턴 온 될 수 있다. 제4 NMOS 트랜지스터(NM4)가 턴 온 됨에 따라 제3 전류원(CS3)이 선택 워드라인에 연결될 수 있다. 따라서, 선택 메모리 셀로 초기 프로그램 전류(Ipgm_rst)가 공급될 수 있다.
제2 전원 전압(VNEG)의 레벨은 제1 전원 전압(VNEGH)의 레벨보다 낮을 수 있다. 이로 인해 프로그램 구간에서의 선택 메모리 셀(CELL) 양단에 걸리는 전압 차이는 셀 턴 온 구간 및 홀드 구간에서의 선택 메모리 셀(CELL) 양단에 걸리는 전압 차이보다 클 수 있다.
전류 조절 회로(430)는 제5 내지 제7 NMOS 트랜지스터(NM5~NM7), 및 제1 전류원(CS1)을 포함할 수 있다. 제5 NMOS 트랜지스터(NM5)는 제1 제어 신호(En_A)에 응답하여 턴 온 될 수 있고, 제6 NMOS 트랜지스터(NM6)는 제2 제어 신호(En_B)에 응답하여 턴 온 될 수 있고, 제7 NMOS 트랜지스터(NM7)는 제3 제어 신호(En_C)에 응답하여 턴 온 될 수 있다. 제5 내지 제7 NMOS 트랜지스터(NM5~NM7) 각각의 전류 구동 능력(current drivability)은 서로 다를 수 있다.
도 11c에서 설명한 바와 같이, 선택 메모리 셀의 저항이 저저항이면 제1 제어 신호(En_A)는 논리 '1'이고, 제2 제어 신호(En_B)와 제3 제어 신호(En_C)는 논리 '0'일 수 있다. 제1 내지 제3 제어 신호(En_A~En_C)에 응답하여 제5 NMOS 트랜지스터(NM5)가 턴 온 될 수 있고, 제6 NMOS 트랜지스터(NM6)와 제7 NMOS 트랜지스터(NM7)는 턴 오프 될 수 있다. 따라서, 제1 전류원(CS1)에 의해 선택 메모리 셀로 흐르는 추가 프로그램 전류(Ipgm_rst_a)는 제1 크기를 가질 수 있다.
선택 메모리 셀의 저항이 중간저항이면 제1 제어 신호(En_A)와 제2 제어 신호(En_B)는 논리 '1'이고, 제3 제어 신호(En_C)는 논리 '0'일 수 있다. 제1 내지 제3 제어 신호(En_A~En_C)에 응답하여 제5 NMOS 트랜지스터(NM5)와 제6 NMOS 트랜지스터(NM6)가 턴 온 될 수 있고, 제7 NMOS 트랜지스터(NM7)는 턴 오프 될 수 있다. 따라서, 제1 전류원(CS1)에 의해 선택 메모리 셀로 흐르는 추가 프로그램 전류(Ipgm_rst_a)는 제2 크기를 가질 수 있다.
선택 메모리 셀의 저항이 고저항이면 제1 제어 신호(En_A), 제2 제어 신호(En_B), 및 제3 제어 신호(En_C)는 논리 '1'일 수 있다. 제1 내지 제3 제어 신호(En_A~En_C)에 응답하여 제5 NMOS 트랜지스터(NM5), 제6 NMOS 트랜지스터(NM6), 및 제7 NMOS 트랜지스터(NM7)가 턴 온 될 수 있다. 따라서, 제1 전류원(CS1)에 의해 선택 메모리 셀로 흐르는 추가 프로그램 전류(Ipgm_rst_a)는 제3 크기를 가질 수 있다.
제5 내지 제7 NMOS 트랜지스터(NM5~NM7) 각각의 전류 구동 능력에 따라서 제1 크기, 제2 크기, 및 제3 크기는 서로 다를 수 있다. 예컨대, 선택 메모리 셀의 저항이 고저항일수록 선택 메모리 셀로 공급되는 추가 프로그램 전류(Ipgm_rst_a)의 크기는 증가할 수 있다.
한편, 선택 메모리 셀로 공급되는 최종 프로그램 전류는 초기 프로그램 전류(Ipgm_rst)와 추가 프로그램 전류(Ipgm_rst_a)의 합에 해당할 수 있다. 선택 메모리 셀의 저항이 고저항일수록 선택 메모리 셀로 공급되는 추가 프로그램 전류(Ipgm_rst_a)의 크기는 증가할 수 있으므로, 선택 메모리 셀의 저항이 고저항일수록 선택 메모리 셀로 공급되는 최종 프로그램 전류가 증가할 수 있다.
도 11d를 참조하면, 프리 리드 구간(t1~t2)에서 선택 메모리 셀이 턴 오프 되는 시점을 검출함으로써 선택 메모리 셀의 저항에 따른 추가 프로그램 전류의 크기를 결정할 수 있다. 셀 턴 온 구간(t2~t3)에서 선택 메모리 셀 양단의 전압이 문턱 전압까지 올라감에 따라 선택 메모리 셀은 턴 온 될 수 있다. 홀드 구간(t3~t4)에서 홀드 전류가 선택 메모리 셀로 공급될 수 있다.
프로그램 구간(t4~t5)에서 선택 메모리 셀로 최종 프로그램 전류를 공급할 수 있다. 최종 프로그램 전류는 초기 프로그램 전류와 추가 프로그램 전류의 합에 해당할 수 있다. 상기 추가 프로그램 전류는 프리 리드 구간(t1~t2)에서 결정한 크기를 가질 수 있다. 예컨대, 선택 메모리 셀의 저항이 클수록 추가 프로그램 전류의 크기는 증가할 수 있다. 따라서, 선택 메모리 셀의 저항이 클수록 상기 선택 메모리 셀로 공급되는 최종 프로그램 전류가 증가할 수 있다.
도 11d에 도시된 바와 같이, 선택 메모리 셀의 저항이 저저항일 때 선택 메모리 셀로 공급되는 최종 프로그램 전류는 Ia이고, 선택 메모리 셀의 저항이 중간저항일 때 선택 메모리 셀로 공급되는 최종 프로그램 전류는 Ib이고, 선택 메모리 셀의 저항이 고저항일 때 선택 메모리 셀로 공급되는 최종 프로그램 전류는 Ic이다. Ib의 크기는 Ia의 크기보다 크고 Ic의 크기보다 작을 수 있다.
도 12a와 도 12b는 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 도면이고, 도 12c는 본 발명의 일 실시 예에 따른 메모리 장치의 회로도를 나타낸다. 도 12a 내지 도 12c는 선택 메모리 셀의 홀드 전압을 아날로그 방식으로 검출하는 실시 예를 나타낸다.
도 12a를 참조하면, 셀 턴 온 구간 동안 선택 워드라인과 선택 비트라인에 바이어스 전압이 공급됨에 따라 선택 메모리 셀 양단의 전압이 문턱 전압(Vth)까지 올라갈 수 있다. 따라서, 상기 선택 메모리 셀은 턴 온 될 수 있다.
셀 턴 온 구간 이 후 홀드 구간에서 상기 선택 메모리 셀이 턴 오프 되는 것을 방지 하기 위해서 상기 선택 메모리 셀에 홀드 전류가 공급될 수 있다. 홀드 구간 이후 워드라인 플로팅 구간에서 선택 메모리 셀의 홀드 전압(Vhold,a, Vhold,b, Vhold,c)을 검출하고, 선택 메모리 셀의 저항을 검출할 수 있다.
워드라인 플로팅 구간에서 선택 워드라인 스위치가 턴 오프됨에 따라 선택 워드라인이 플로팅 상태를 가질 수 있다. 상기 선택 워드라인이 플로팅 상태를 가질 때 상기 선택 워드라인에 프리차지된 전하가 방전될 수 있다. 상기 선택 워드라인에 프리차지된 전하가 방전되면 선택 메모리 셀 양단의 전압이 감소할 수 있다. 상기 선택 메모리 셀 양단의 전압이 홀드 전압(Vhold,a, Vhold,b, Vhold,c)보다 작아지면 상기 선택 메모리 셀이 턴 오프 될 수 있다. 상기 선택 메모리 셀이 턴 오프 될 때까지, 상기 선택 워드라인으로부터 출력되는 전하량은 선택 메모리 셀의 저항에 따라 달라질 수 있다.
도 12a와 도 12b를 함께 참조하면, 선택 메모리 셀의 저항이 저저항(a)일 때 선택 메모리 셀이 턴 오프 될 때까지 선택 워드라인으로부터 출력되는 전하량은 제1 전하량(Charge1)일 수 있다(Case1). 선택 메모리 셀의 저항이 중간저항(b)일 때 선택 메모리 셀이 턴 오프 될 때까지 선택 워드라인으로부터 출력되는 전하량은 제2 전하량(Charge2)일 수 있다(Case2). 선택 메모리 셀의 저항이 고저항(c)일 때 선택 메모리 셀이 턴 오프 될 때까지 선택 워드라인으로부터 출력되는 전하량은 제3 전하량(Charge3)일 수 있다(case3).
선택 메모리 셀의 저항에 따라서 상기 선택 메모리 셀이 턴 오프 되는 시점이 서로 다르므로, 제1 전하량(charge1), 제2 전하량(charge2), 및 제3 전하량(charge3) 각각은 서로 다를 수 있다. 예컨대, 선택 메모리 셀의 저항이 클수록 선택 메모리 셀이 턴 오프 될 때까지 선택 워드라인으로부터 출력되는 전하량은 증가할 수 있다.
도 12a 내지 도 12c를 함께 참조하면, 메모리 장치(500)는 제2 노드(ND2), 제1 NMOS 트랜지스터(NM1), 홀드 전압 검출기(510), 라이트 드라이버(520), 및 전류 조절 회로(530)를 포함할 수 있다. 제1 NMOS 트랜지스터(NM1), 홀드 전압 검출기(510), 라이트 드라이버(520), 및 전류 조절 회로(530)는 프로그램 회로에 포함될 수 있다. 상기 프로그램 회로는 메모리 셀 어레이의 하부에 배치될 수 있다. 상기 프로그램 회로는 제2 노드(ND2)를 통해서 메모리 셀 어레이의 워드라인과 연결될 수 있다. 상기 워드라인이 선택 워드라인일 때, 제2 노드(ND2)의 전압은 선택 워드라인의 전압을 의미할 수 있다.
프리 리드 구간에서 홀드 전압 검출기(510)는 선택 메모리 셀의 저항을 검출할 수 있다. 홀드 전압 검출기(510)는 비교기(SA), 및 NOR 게이트(NOR)를 포함할 수 있다.
비교기(SA)는 제2 노드(ND2)의 전압을 입력받는 제 1단자와 기준 전압(Vref)을 입력받는 제2 단자를 포함할 수 있다. 비교기(SA)는 제2 노드(ND2)의 전압과 기준 전압(Vref)을 비교하고, 비교의 결과를 출력 신호(SAOUT)로써 출력할 수 있다. 예컨대, 비교기(SA)는 제2 노드(ND2)의 전압이 기준 전압(Vref)이 아니면 논리 '1'을 출력할 수 있고, 제2 노드(ND2)의 전압이 기준 전압(Vref)이 될 때 논리 '0'을 출력할 수 있다.
예컨대, 기준 전압(Vref)의 레벨은 도 12a에 도시된 바와 같이 제1 홀드 전압(Vhold,a)의 레벨과 제2 홀드 전압(Vhold,b)의 레벨보다 크고 제3 홀드 전압(Vhold,c)의 레벨보다 작을 수 있다.
NOR 게이트(NOR)는 비교기(SA)의 출력 신호(SAOUT)의 상보 신호(Outb)와 옵션 인에이블 신호의 상보 신호(OptEnb)를 입력받을 수 있다. 옵션 인에이블 신호는 제1 모드일 때 논리 '1'일 수 있다. 비교기(SA)의 출력 신호(SAOUT)의 상보 신호(Outb)가 논리 '0'이고, 옵션 인에이블 신호의 상보 신호(OptEnb)가 논리 '0'이면, NOR 게이트(NOR)는 논리 '1'을 출력할 수 있다.
즉, 제1 모드에서 제2 노드(ND2)의 전압이 기준 전압(Vref)이 아니면 NOR 게이트(NOR)는 논리 '1'을 출력할 수 있다. 또는, 제1 모드에서 제2 노드(ND2)의 전압이 기준 전압(Vref)이면 NOR 게이트(NOR)는 논리 '0'을 출력할 수 있다.
선택 메모리 셀의 저항이 저저항(a), 중간 저항(b), 또는 고저항(c)인지에 따라서, NOR 게이트(NOR)는 논리 '0'을 출력하는 시점이 다를 수 있다. 예컨대, 선택 메모리 셀의 저항이 고저항(c)일 때 NOR 게이트(NOR)가 논리 '0'을 출력하는 시점은 선택 메모리 셀의 저항이 저저항(a) 또는 중간 저항(b)일 때 NOR 게이트(NOR)는 논리 '0'을 출력하는 시점보다 늦을 수 있다.
라이트 드라이버(520)는 제2 내지 제4 NMOS 트랜지스터(NM2~NM4), 제1 전류원(CS1), 및 제2 전류원(CS2)을 포함할 수 있다. 셀 턴 온 구간에서 프로그램 인에이블 신호(WREN)에 응답하여 제1 NMOS 트랜지스터(NM1)가 턴 온 될 수 있고, 바이어스 전압 인에이블 신호(VNEGH EN)에 응답하여 제2 NMOS 트랜지스터(NM2)가 턴 온될 수 있다. 제1 NMOS 트랜지스터(NM1)와 제2 NMOS 트랜지스터(NM2)가 턴 온 됨에 따라 선택 워드라인과 선택 비트라인에 바이어스 전압이 공급될 수 있다. 선택 워드라인과 선택 비트라인에 바이어스 전압이 공급됨에 따라 선택 메모리 셀 양단의 전압이 문턱 전압까지 올라갈 수 있다. 따라서, 상기 선택 메모리 셀은 턴 온 될 수 있다.
셀 턴 온 구간 이 후 홀드 구간에서 상기 선택 메모리 셀이 턴 오프 되는 것을 방지 하기 위해서 상기 선택 메모리 셀에 홀드 전류가 공급될 수 있다. 상기 선택 메모리 셀에 홀드 전류를 공급하기 위해서 바이어스 전압 인에이블 신호(VNEGH EN)에 응답하여 제2 NMOS 트랜지스터(NM2)가 턴 오프 될 수 있고 홀드 인에이블 신호(HOLD EN)에 응답하여 제3 NMOS 트랜지스터(NM3)가 턴 온 될 수 있다. 제3 NMOS 트랜지스터(NM3)가 턴 온 됨에 따라 제1 전류원(CS1)이 선택 메모리 셀로 연결될 수 있다. 따라서, 홀드 전류(Ihold)가 선택 메모리 셀로 공급될 수 있다.
홀드 구간 이후 프로그램 구간에서, 상기 선택 메모리 셀에 연결된 선택 워드라인에 초기 프로그램 전류를 공급할 수 있다. 선택 메모리 셀에 연결된 선택 워드라인에 초기 프로그램 전류를 공급하기 위해서 홀드 인에이블 신호(HOLD EN)에 응답하여 제3 NMOS 트랜지스터(NM3)가 턴 오프 될 수 있고 프로그램 인에이블 신호(IPGM EN)에 응답하여 제4 NMOS 트랜지스터(NM4)가 턴 온 될 수 있다. 제4 NMOS 트랜지스터(NM4)가 턴 온 됨에 따라 제2 전류원(CS2)이 선택 워드라인에 연결될 수 있다. 따라서, 선택 메모리 셀로 초기 프로그램 전류(Ipgm_rst)가 공급될 수 있다. 제2 전원 전압(VNEG)의 레벨은 제1 전원 전압(VNEGH)의 레벨보다 클 수 있다.
전류 조절 회로(530)는 제5 내지 제7 NMOS 트랜지스터(NM5~NM7)와 커패시터(C)를 포함할 수 있다. 제5 NMOS 트랜지스터(NM5)는 프로그램 인에이블 신호(IPGM EN)에 응답하여 턴 온 될 수 있고, 제7NMOS 트랜지스터는 NOR 게이트(NOR)의 출력 신호에 응답하여 턴 온 될 수 있다.
제7 NMOS 트랜지스터(NM7)가 턴 온 상태이고, NOR 게이트(NOR)가 논리 '1'을 출력하면 커패시터(C)는 선택 워드라인으로부터 출력되는 전하를 저장할 수 있다. 제7 NMOS 트랜지스터(NM7)가 턴 온 상태이고, NOR 게이트(NOR)가 논리 '0'을 출력하면 커패시터(C)는 선택 워드라인으로부터 출력되는 전하를 저장하지 않을 수 있다. 한편, 선택 메모리 셀의 저항이 고저항(c)일 때 NOR 게이트(NOR)가 논리 '0'을 출력하는 시점은 선택 메모리 셀의 저항이 저저항(a) 또는 중간 저항(b)일 때 NOR 게이트(NOR)는 논리 '0'을 출력하는 시점보다 늦을 수 있다.
따라서, 선택 메모리 셀의 저항이 고저항(c)일 때 커패시터(C)에 저장되는 전하량은 선택 메모리 셀의 저항이 저저항(a) 또는 중간 저항(b)일 때 커패시터(C)에 저장되는 전하량보다 클 수 있다.
제6 NMOS 트랜지스터(NM6)는 커패시터(C) 양단의 전압에 응답하여 턴 온 될 수 있다. 제6 NMOS 트랜지스터(NM6)가 턴 온 되면 커패시터(C)에 축적된 전하가 방전되면서 선택 메모리 셀로 추가 프로그램 전류(Ipgm_rst_a)를 공급할 수 있다. 따라서, 선택 메모리 셀로 공급되는 추가 프로그램 전류(Ipgm_rst_a)는 선택 메모리 셀의 저항이 고저항일수록 증가할 수 있다.
한편, 선택 메모리 셀로 공급되는 최종 프로그램 전류는 초기 프로그램 전류(Ipgm_rst)와 추가 프로그램 전류(Ipgm_rst_a)의 합에 해당할 수 있다. 따라서, 선택 메모리 셀의 저항이 클수록 선택 메모리 셀로 공급되는 최종 프로그램 전류가 증가할 수 있다.
도 11a 내지 도 11d를 참조하여 설명한 바와 같이, 선택 메모리 셀이 턴 오프 되는 시점이 다르기 때문에 선택 워드라인이 턴 오프 되는 시점을 검출하여 선택 메모리 셀의 저항을 검출할 수 있다. 또한, 도 12a 내지 도 12c를 참조하여 설명한 바와 같이, 선택 메모리 셀이 턴 오프 되는 시점이 다르기 때문에 선택 워드라인으로부터 출력되는 전하량을 검출하여 선택 메모리 셀의 저항을 검출할 수 있다.
한편, 선택 메모리 셀이 턴 오프 되는 시점이 다르기 때문에 선택 메모리 셀에 전류가 흐르는 시간이 달라질 수 있다. 즉, 선택 메모리 셀에 전류가 흐르는 시간을 검출함으로써 상기 선택 메모리 셀의 홀드 전압을 검출할 수 있다. 따라서, 실시 예에 따라 선택 메모리 셀에 전류가 흐르는 시간을 검출함으로써 선택 메모리 셀의 저항을 검출할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 도면이고, 도 14a와 도 14b는 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하기 위한 제1 실시 예이고, 도 15a와 도 15b는 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하기 위한 제2 실시 예이다.
도 13을 참조하면, 프리리드 구간의 워드라인 플로팅 구간에서, 선택 워드라인 스위치가 턴 오프됨에 따라 선택 워드라인의 상태가 플로팅 상태일 수 있다. 선택 워드라인의 상태가 플로팅 상태일 때 선택 워드라인에 프리차지된 전하가 방전될 수 있다. 선택 워드라인에 프리차지된 전하가 방전되면 선택 메모리 셀 양단의 전압이 감소할 수 있다. 선택 메모리 셀 양단의 전압이 홀드 전압보다 작아지면 선택 메모리 셀이 턴 오프 될 수 있다. 선택 메모리 셀이 턴 오프 될 때까지, 선택 워드라인으로부터 출력되는 전하량은 선택 메모리 셀의 저항에 따라 달라질 수 있다.
예컨대, 선택 메모리 셀이 고저항(c)일 때 선택 워드라인으로부터 출력되는 전하량(Qc)은 선택 메모리 셀이 저저항(a)일 때 선택 워드라인으로부터 출력되는 전하량(Qa)보다 클 수 있다.
도 14a는 도 12c와 비교할 때 차이점을 중심으로 설명한다. 도 14a를 참조하면, 메모리 장치(600A)는 제3 노드(ND3), 제1 NMOS 트랜지스터(NM1), 홀드 전압 검출기(610A), 라이트 드라이버(620A), 및 전류 조절 회로(630A)를 포함할 수 있다. 제1 NMOS 트랜지스터(NM1), 홀드 전압 검출기(610A), 라이트 드라이버(620A), 및 전류 조절 회로(630A) 는 프로그램 회로에 포함될 수 있다. 상기 프로그램 회로는 메모리 셀 어레이의 하부에 배치될 수 있다. 상기 프로그램 회로는 제3 노드(ND3)를 통해서 메모리 셀 어레이의 워드라인과 연결될 수 있다. 상기 워드라인이 선택 워드라인일 때, 제3 노드(ND3)의 전압은 선택 워드라인의 전압을 의미할 수 있다.
제1 NOR 게이트(NOR1)는 프로그램 인에이블 신호의 상보 신호(nIPGMEN)와 옵션 인에이블 신호의 상보 신호(nOptEN)를 입력받을 수 있다. 따라서, 전류 조절 회로(630A)는 선택 메모리 셀에 대한 프로그램 동작에서 메모리 장치(600)가 제1 모드에서 동작할 때만 동작할 수 있다.
도 14b에 도시된 전압은 시간에 따른 워드라인 전압의 변화량을 나타낼 수 있다. 기준 전압(Vref)의 레벨은 제1 전압(Va)의 레벨보다 높고 제3 전압(Vc)의 레벨보다 낮을 수 있다. 워드라인 플로팅 구간에서 선택 메모리 셀의 저항이 저저항(a)일 때 상기 선택 메모리 셀은 제3 시점(t3)에서 턴 오프 될 수 있고, 선택 메모리 셀의 저항이 고저항(c)일 때 상기 선택 메모리 셀은 제4 시점(t4)에서 턴 오프 될 수 있다.
프리리드 구간에서 선택 메모리 셀의 저항이 저저항(a)일 때 비교기(SA)의 출력 신호(SAOUT)는 항상 논리 '0'일 수 있고, 비교기(SA)의 출력 신호(SAOUT)의 상보 신호(Outb)는 항상 논리 '1'일 수 있다. 옵션 인에이블 신호의 상보 신호(nOtpEN)가 논리 '1'이고, 비교기(SA)의 출력 신호(SAOUT)의 상보 신호(Outb)가 논리 '1'일 때 제2 NOR 게이트(NOR2)는 논리 '0'을 출력할 수 있다. 선택 메모리 셀의 저항이 저저항(a)일 때 프리리드 구간에서 제2 NOR 게이트(NOR2)는 항상 논리 '0'을 출력하므로, 프로그램 구간에서 추가 프로그램 전류(Ipgm_extra)는 선택 워드라인으로 흐르지 않을 수 있다.
프리리드 구간에서 선택 메모리 셀의 저항이 고저항(c)일 때 비교기(SA)의 출력 신호(SAOUT)는 선택 워드라인 전압(V)이 기준 전압(Vref)이 될 때 논리 '1'일 수 있고, 비교기(SA)의 출력 신호(SAOUT)의 상보 신호(Outb)는 논리 '0'일 수 있다. 옵션 인에이블 신호의 상보 신호(nOtpEN)가 논리 '1'이고, 비교기(SA)의 출력 신호(SAOUT)의 상보 신호(Outb)는 논리 '0'일 때 제2 NOR 게이트(NOR2)는 논리 '1'을 출력할 수 있다. 선택 메모리 셀의 저항이 고저항(c)일 때 프리리드 구간에서 제2 NOR 게이트(NOR2)는 논리 '1'을 출력하므로, 프로그램 구간에서 추가 프로그램 전류(Ipgm_extra)가 선택 워드라인으로 흐를 수 있다.
프로그램 구간에서 선택 메모리 셀의 저항이 저저항(a)일 때 추가 프로그램 전류(Ipgm_extra)는 선택 워드라인으로 흐르지 않고, 선택 메모리 셀의 저항이 고저항(c)일 때 추가 프로그램 전류(Ipgm_extra)가 선택 워드라인으로 흐를 수 있으므로, 선택 메모리 셀의 저항이 클수록 선택 메모리 셀로 공급되는 최종 프로그램 전류가 증가할 수 있다.
도 15a는 도 14a와 비교할 때 차이점을 중심으로 설명한다. 도 15a를 참조하면, 메모리 장치(600B)는 3개의 홀드 전압 검출기(610-1B~610-3B)와 3개의 전류 조절 회로(630-1B~630-3B)를 포함할 수 있다. 제1 NMOS 트랜지스터(NM1), 홀드 전압 검출기(610-1B~610-3B), 라이트 드라이버, 및 전류 조절 회로(630-1B~630-3B)는 프로그램 회로에 포함될 수 있다. 상기 프로그램 회로는 메모리 셀 어레이의 하부에 배치될 수 있다. 상기 프로그램 회로는 제4 노드(ND4)를 통해서 메모리 셀 어레이의 워드라인과 연결될 수 있다. 상기 워드라인이 선택 워드라인일 때, 제4 노드(ND4)의 전압은 선택 워드라인의 전압을 의미할 수 있다.
도 15b에 도시된 전압은 시간에 따른 워드라인 전압의 변화량을 나타낼 수 있다. 제1 기준 전압(Vref1)의 레벨은 제1 전압(Va)의 레벨보다 낮을 수 있다. 제2 기준 전압(Vref2)의 레벨은 제1 전압(Va)의 레벨보다 높고 제3 전압(Vc)의 레벨보다 낮을 수 있다. 제3 기준 전압(Vref3)의 레벨은 제3 전압(Vc)의 레벨보다 높을 수 있다. 워드라인 플로팅 구간에서 선택 메모리 셀의 저항이 저저항(a)일 때 상기 선택 메모리 셀은 제3 시점(t3)에서 턴 오프 될 수 있다. 선택 메모리 셀의 저항이 고저항(c)일 때 상기 선택 메모리 셀은 제4 시점(t4)에서 턴 오프 될 수 있다.
프리리드 구간에서 선택 메모리 셀의 저항이 저저항(a) 또는 고저항(c) 일 때 제1 비교기(SA1)의 출력 신호(SAOUT1)는 선택 워드라인 전압이 기준 전압이 될 때 논리 '1'일 수 있고, 제1 비교기(SA1)의 출력 신호(SAOUT)의 상보 신호(Outb1)는 논리 '0'일 수 있다. 따라서, 제1 NOR 게이트(NOR1)는 논리 '1'을 출력할 수 있다. 따라서, 프로그램 구간에서 제1 추가 프로그램 전류(Ipgm_extra1)가 선택 워드라인으로 흐를 수 있다.
프리리드 구간에서 선택 메모리 셀의 저항이 저저항(a)일 때 제2 비교기(SA2)의 출력 신호(SAOUT2)는 항상 논리 '0'일 수 있고, 제2 비교기(SA2)의 출력 신호(SAOUT2)의 상보 신호(Outb2)는 항상 논리 '1'일 수 있다. 따라서, 제2 NOR 게이트(NOR2)는 논리 '0'을 출력할 수 있다. 따라서, 프로그램 구간에서 제2 추가 프로그램 전류(Ipgm_extra2)는 선택 워드라인으로 흐르지 않을 수 있다. 그러나, 선택 메모리 셀의 저항이 고저항(c) 일 때 제2 비교기(SA2)의 출력 신호(SAOUT2)는 선택 워드라인 전압이 기준 전압이 될 때 논리 '1'일 수 있고, 제2 비교기(SA2)의 출력 신호(SAOUT2)의 상보 신호(Outb2)는 논리 '0'일 수 있다. 따라서, 제2 NOR 게이트(NOR2)는 논리 '1'을 출력할 수 있다. 따라서, 프로그램 구간에서 제2 추가 프로그램 전류(Ipgm_extra2)는 선택 워드라인으로 흐를 수 있다.
프리리드 구간에서 선택 메모리 셀의 저항이 저저항(a) 또는 고저항(c) 일 때 제3 비교기(SA3)의 출력 신호(SAOUT3)는 항상 논리 '0'일 수 있고, 제3 비교기(SA3)의 출력 신호(SAOUT3)의 상보 신호(Outb3)는 항상 논리 '1'일 수 있다. 따라서, 제3 NOR 게이트(NOR3)는 논리 '0'을 출력할 수 있다. 따라서, 프로그램 구간에서 제3 추가 프로그램 전류(Ipgm_extra3)는 선택 워드라인으로 흐르지 않을 수 있다.
선택 메모리 셀의 저항이 저저항(a)일 때 프로그램 구간에서 워드라인으로 흐르는 최종 프로그램 전류는 초기 프로그램 전류(Ipgm_rst)와 제1 추가 프로그램 전류(Ipgm_extra1)의 합에 해당할 수 있고, 선택 메모리 셀의 저항이 고저항(c)일 때 프로그램 구간에서 워드라인으로 흐르는 최종 프로그램 전류는 초기 프로그램 전류(Ipgm_rst), 제1 추가 프로그램 전류(Ipgm_extra1), 및 제2 추가 프로그램 전류(Ipgm_extra2)의 합에 해당할 수 있다. 따라서, 선택 메모리 셀의 저항이 클수록 선택 메모리 셀로 공급되는 최종 프로그램 전류가 증가할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 도면이고, 도 17a와 도 17b는 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하기 위한 제3 실시 예이고, 도 18a와 도 18b는 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하기 위한 제4 실시 예이다.
도 16을 참조하면, 선택 메모리 셀에 대한 프로그램 동작은 프리리드 구간이 없이 셀 턴 온 구간, 홀드 구간, 및 프로그램 구간을 포함할 수 있다. 선택 메모리 셀이 턴 온 상태일 때 선택 워드라인으로부터 출력되는 전하량을 검출할 수 있다. 선택 워드라인으로부터 출력되는 전하량은 선택 메모리 셀의 저항에 따라 달라지므로, 선택 워드라인으로부터 출력되는 전하량을 검출함으로써 선택 메모리 셀의 저항에 따라 프로그램 전류를 조절할 수 있다.
예컨대, 선택 메모리 셀이 고저항(c)일 때 선택 워드라인으로부터 출력되는 전하량(Qc)은 선택 메모리 셀이 저저항(a)일 때 선택 워드라인으로부터 출력되는 전하량(Qa)보다 클 수 있다.
도 17a에서 제5 노드(ND5)의 전압은 선택 워드라인의 전압을 의미할 수 있다. 도 17a와 도 17b는 도 14a와 도 14b와 회로 구성 및 동작 원리는 동일할 수 있다. 그러나 도 17a와 도 17b는 도 14a와 도 14b와 다르게, 홀드 전압 검출기(710A)가 선택 메모리 셀이 턴 온 상태일 때 선택 워드라인으로부터 출력되는 전하량을 검출할 수 있다.
도 18a에서 제6 노드(ND6)의 전압은 선택 워드라인의 전압을 의미할 수 있다. 도 18a와 도 18b는 도 15a와 도 15b와 회로 구성 및 동작 원리는 동일할 수 있다. 그러나, 도 18a와 도 18b는 도 15a와 도 15b와 다르게, 홀드 전압 검출기(710-1B~710-3B)가 선택 메모리 셀이 턴 온 상태일 때 선택 워드라인으로부터 출력되는 전하량을 검출할 수 있다.
도 19는 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하기 위한 제5 실시 예이고, 도 20은 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하기 위한 제6 실시 예이다.
도 19에서 제7 노드(ND7)의 전압은 선택 워드라인의 전압을 의미할 수 있다. 도 19를 참조하면, 제2 NOR 게이트(NOR2)는 프로그램 인에이블 신호의 상보 신호(nIPGMEN)와 옵션 인에이블 신호의 상보 신호(nOptEN)를 입력받을 수 있다. 따라서, 전류 조절 회로(800)는 선택 메모리 셀에 대한 프로그램 동작에서 메모리 장치(800)가 제1 모드에서 동작할 때만 동작할 수 있다.
선택 메모리 셀의 저항이 클수록 선택 메모리 셀이 턴 오프 될 때까지 선택 워드라인으로부터 출력되는 전하량은 증가할 수 있다. 따라서, 선택 메모리 셀의 저항이 클수록 제1 NOR 게이트(NOR1)가 논리 '0'을 출력하는 시점은 늦어질 수 있다. 이로 인해 선택 메모리 셀의 저항이 클수록 커패시터(C)에 저장되는 전하량은 증가할 수 있다. 커패시터(C)에 저장된 전하가 방전함으로써 추가 프로그램 전류(Ipgm_extra)가 선택 메모리 셀로 공급될 수 있다.
한편, 선택 메모리 셀로 공급되는 최종 프로그램 전류는 초기 프로그램 전류(Ipgm_rst)와 추가 프로그램 전류(Ipgm_extra)의 합에 해당할 수 있다. 따라서, 선택 메모리 셀의 저항이 클수록 선택 메모리 셀로 공급되는 최종 프로그램 전류가 증가할 수 있다.
도 20에서 제8 노드(ND8)의 전압은 선택 워드라인의 전압을 의미할 수 있다. 도 20의 메모리 장치(900)는 도 19의 메모리 장치(800)와 다르게 선택 메모리 셀이 턴 온 상태일 때 선택 워드라인으로부터 출력되는 전하량을 검출할 수 있다. 제1 NOR 게이트(NOR1)는 저장 인에이블 신호(EN_Store)를 더 입력받을 수 있다. 저장 인에이블 신호(EN_Store)는 선택 메모리 셀이 턴 온 상태를 유지하는 시간 중에서 임의의 시점에 논리 '0'일 수 있다.
예컨대, 도 16을 참조하면, 저장 인에이블 신호(EN_Store)가 제4 시점(t4)에서 논리 '1'일 때, 제1 NOR 게이트(NOR1)가 논리 '0'을 출력할 수 있다. 제4 시점(t4)에서 커패시터(C)에 저장되는 전하량은 선택 메모리 셀의 저항이 클수록 증가할 수 있다. 커패시터(C)에 저장된 전하가 방전함으로써 추가 프로그램 전류(Ipgm_extra)가 선택 메모리 셀로 공급될 수 있다.
한편, 선택 메모리 셀로 공급되는 최종 프로그램 전류는 초기 프로그램 전류(Ipgm_rst)와 추가 프로그램 전류(Ipgm_extra)의 합에 해당할 수 있다. 따라서, 선택 메모리 셀의 저항이 클수록 선택 메모리 셀로 공급되는 최종 프로그램 전류가 증가할 수 있다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 21에 도시한 실시예에 따른 컴퓨터 장치(1000)는 디스플레이(1010), 센서부(1020), 메모리(1030), 프로세서(1040), 및 포트(1050) 등을 포함할 수 있다. 이외에 컴퓨터 장치(1000)는 유무선 통신 장치, 전원 장치 등을 더 포함할 수 있다. 도 21에 도시된 구성 요소 가운데, 포트(1050)는 컴퓨터 장치(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 컴퓨터 장치(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1040)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1040)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU), 시스템 온 칩(SoC) 등일 수 있으며, 버스(1060)를 통해 디스플레이(1010), 센서부(1020), 메모리 장치(1030)는 물론, 포트(1050)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 컴퓨터 장치(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 입출력부(1020)는 사용자에게 제공되는 키보드, 마우스, 터치스크린 등과 같은 입력 장치 및 디스플레이, 오디오 출력부 등과 같은 출력 장치를 포함할 수 있다.
메모리(1030)는 상변화 물질의 저항 변화를 이용하여 데이터를 기록/삭제하고 읽어오는 상변화 메모리 장치를 포함할 수 있다. 또한, 도 21에 도시한 일 실시 예에서, 메모리(1030)는 앞서 도 1 내지 도 20을 참조하여 설명한 다양한 실시 예들에 따른 메모리 장치를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1, 10; 메모리 장치
2; 뱅크 영역
3; 회로 영역
4; 패드 영역
20, 220; 메모리 컨트롤러
21, 22, 320, 330; 디코더 회로
23, 340; 읽기/쓰기 회로
24, 350; 컨트롤 로직
30, 30A, 30B, 310; 메모리 셀 어레이
210; 메모리 셀

Claims (10)

  1. 스위치 소자 및 상기 스위치 소자와 연결되고 상변화 물질을 갖는 정보 저장 소자를 각각 포함하며, 복수의 워드라인들 및 복수의 비트라인들에 연결되는 복수의 메모리 셀들;
    상기 복수의 메모리 셀들 중 적어도 하나를 선택 메모리 셀로 결정하는 디코더 회로; 및
    상기 선택 메모리 셀의 홀드 전압을 검출하여 프로그램 전류의 크기를 조절하고, 상기 선택 메모리 셀에 상기 프로그램 전류를 입력하여 프로그램 동작을 실행하는 프로그램 회로;를 포함하고,
    상기 홀드 전압은
    상기 선택 메모리 셀이 턴 온 된 상태에서 턴 오프 상태가 되는, 상기 선택 메모리 셀의 양단의 임계 전압인
    메모리 장치.
  2. 제1항에 있어서, 상기 프로그램 회로는,
    상기 선택 메모리 셀의 홀드 전압을 검출하고, 상기 홀드 전압에 대응하는 제어 신호를 출력하는 홀드 전압 검출기;
    상기 제어 신호에 응답하여 크기가 조절된 추가 프로그램 전류를 생성하는 전류 조절 회로; 및
    상기 선택 메모리 셀에 연결된 선택 워드라인으로 바이어스 전류를 입력하고, 상기 바이어스 전류에 대응하는 초기 프로그램 전류를 생성하는 바이어스 전류 회로;를 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 선택 메모리 셀에 대한 프로그램 동작에서, 상기 프로그램 전류는 상기 초기 프로그램 전류와 상기 추가 프로그램 전류의 합인 메모리 장치.
  4. 제2항에 있어서,
    상기 추가 프로그램 전류는 상기 선택 메모리 셀의 저항에 따라 크기가 조절된 전류인 메모리 장치.
  5. 제2항에 있어서,
    상기 홀드 전압 검출기는 서로 다른 시점에서 상기 선택 워드라인의 전압을 검출하고, 상기 선택 워드라인의 전압이 검출되었는지 여부에 따라서 상기 제어 신호를 출력하는 메모리 장치.
  6. 제5항에 있어서, 상기 전류 조절 회로는,
    상기 선택 메모리 셀로 추가 프로그램 전류를 공급하는 전류원; 및
    상기 전류원과 상기 선택 워드라인을 연결하는 적어도 하나의 스위치;를 포함하고,
    상기 전류 조절 회로는 상기 제어 신호에 응답하여 상기 적어도 하나의 스위치를 제어하는 메모리 장치.
  7. 제2항에 있어서,
    상기 홀드 전압 검출기는 상기 선택 워드라인의 전압과 기준 전압을 비교하고, 제어 신호를 출력하는 메모리 장치.
  8. 제7항에 있어서, 상기 전류 조절 회로는,
    상기 제어 신호에 기초하여 상기 선택 워드라인으로부터 출력되는 전하를 저장하는 커패시터; 및
    상기 커패시터에 저장된 전하의 양에 기초하여 크기가 조절된 추가 프로그램 전류를 상기 선택 메모리 셀로 공급하는 적어도 하나의 스위치;를 포함하는 메모리 장치.
  9. 복수의 워드라인들 및 복수의 비트라인들이 교차하는 지점들에 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들 중 적어도 하나를 선택 메모리 셀로 결정하는 디코더 회로;
    상기 선택 메모리 셀의 홀드 전압을 검출하여 프로그램 전류의 크기를 조절하고, 상기 선택 메모리 셀에 상기 프로그램 전류를 입력하여 프로그램 동작을 실행하는 프로그램 회로;를 포함하고,
    상기 홀드 전압은 상기 선택 메모리 셀이 턴 온 된 상태에서 턴 오프 상태가 되는, 상기 선택 메모리 셀의 양단의 임계 전압이고,
    상기 프로그램 회로는,
    프리리드 구간 동안 상기 선택 메모리 셀의 홀드 전압을 검출하고, 상기 프리리드 구간 이 후 프로그램 구간 동안 상기 선택 메모리 셀의 홀드 전압에 의해 크기가 조절된 프로그램 전류를 상기 선택 메모리 셀로 공급하는 메모리 장치.
  10. 제9항에 있어서,
    상기 디코더 회로가 상기 프리리드 구간 동안 상기 선택 메모리 셀에 연결된 선택 워드라인과 선택 비트라인으로 바이어스 전압을 공급하여 상기 선택 메모리 셀을 턴 온 시키고,
    상기 프로그램 회로가 상기 선택 메모리 셀이 턴 온 상태를 유지하기 위해 필요한 최소 전류를 공급하며, 상기 선택 워드라인에 연결된 워드라인 스위치를 턴 오프 시키고, 상기 선택 메모리 셀의 홀드 전압을 검출하는 메모리 장치.
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