KR102708509B1

KR102708509B1 - Neuromorphic Device and Methods of Adjusting Resistance Change Ratio of the Same

Info

Publication number: KR102708509B1
Application number: KR1020160121541A
Authority: KR
Inventors: 이형동
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2015-12-30
Filing date: 2016-09-22
Publication date: 2024-09-24
Anticipated expiration: 2036-09-22
Also published as: KR20170080431A

Abstract

다수 개의 프리-시냅틱 뉴런들; 상기 다수 개의 프리-시냅틱 뉴런들로부터 제1 방향으로 연장하는 로우 라인들; 다수 개의 포스트-시냅틱 뉴런들; 상기 다수 개의 포스트-시냅틱 뉴런들로부터 제2 방향으로 연장하는 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차점들 상에 배치된 다수 개의 시냅스들; 다수 개의 제1 컨트롤 블록들; 및 상기 컨트롤 블록들로부터 연장하여 상기 시냅스들과 전기적으로 연결된 제1 컨트롤 라인들을 포함하는 뉴로모픽 소자가 설명된다.A neuromorphic device is described, comprising: a plurality of pre-synaptic neurons; row lines extending in a first direction from the plurality of pre-synaptic neurons; a plurality of post-synaptic neurons; column lines extending in a second direction from the plurality of post-synaptic neurons; a plurality of synapses arranged on intersections of the row lines and the column lines; a plurality of first control blocks; and first control lines extending from the control blocks and electrically connected to the synapses.

Description

{Neuromorphic Device and Methods of Adjusting Resistance Change Ratio of the Same}

본 발명의 기술적 사상은 뉴로모픽 소자 및 뉴로모픽 소자의 저항 변화율을 조절하는 방법에 관한 것으로서, 특히 트랜지스터 및 멤리스터를 갖는 시냅스를 포함하는 뉴로모픽 소자, 및 게이팅 펄스를 이용하여 뉴로모픽 소자의 시냅스의 저항 변화율을 조절하는 방법에 관한 것이다.The technical idea of the present invention relates to a neuromorphic device and a method for controlling the resistance change rate of a neuromorphic device, and more particularly, to a neuromorphic device including a synapse having a transistor and a memristor, and a method for controlling the resistance change rate of a synapse of a neuromorphic device using a gating pulse.

최근 인간의 뇌를 모방한 뉴로모픽 기술이 주목 받고 있다. 뉴로모픽 기술은 다수의 프리-시냅스 뉴런들, 다수의 포스트-시냅스 뉴런들, 및 다수의 시냅스들을 포함한다. 뉴로모픽 기술에 이용되는 뉴로모픽 소자는 학습된 상태에 따라 다양한 레벨, 크기, 또는 시간에 따른 펄스 또는 스파이크를 출력한다. 시냅스의 학습 레벨은 시냅스의 저항을 다양하게 변화시키는 것이다. 시냅스의 저항을 변화시키기 위하여 STDP(spike-timing-dependent-plasticity) 방법이 제안되었다. STDP(spike-timing-dependent-plasticity) 방법은 프리-시냅틱 펄스와 포스트-시냅틱 펄스가 중첩하는 시간의 적분값에 따라 시냅스의 저항을 변화시키는 것이다. 그러나, 프리-시냅틱 펄스와 포스트-시냅틱 펄스의 중첩 시간은 정교하게 컨트롤 되기 어렵다. 따라서, 시냅스의 저항 변화율이 낮아지기 어렵고 뉴로모픽 소자의 학습(learning) 및 인식(recognition) 능력이 개선되기 어렵다.Recently, neuromorphic technology that mimics the human brain has been receiving attention. Neuromorphic technology includes a plurality of pre-synaptic neurons, a plurality of post-synaptic neurons, and a plurality of synapses. Neuromorphic devices used in neuromorphic technology output pulses or spikes according to various levels, sizes, or times depending on the learned state. The learning level of a synapse is to change the resistance of the synapse in various ways. In order to change the resistance of a synapse, the spike-timing-dependent-plasticity (STDP) method has been proposed. The spike-timing-dependent-plasticity (STDP) method changes the resistance of a synapse according to the integral of the time during which the pre-synaptic pulse and the post-synaptic pulse overlap. However, it is difficult to precisely control the overlap time of the pre-synaptic pulse and the post-synaptic pulse. Therefore, it is difficult to reduce the resistance change rate of the synapse and to improve the learning and recognition capabilities of the neuromorphic device.

본 발명이 해결하고자 하는 과제는 시냅스의 저항 변화율을 조절할 수 있는 뉴로모픽 소자를 제공하는 것이다.The problem that the present invention seeks to solve is to provide a neuromorphic device capable of controlling the rate of change in resistance of a synapse.

본 발명이 해결하고자 하는 과제는 뉴로모픽 소자의 시냅스의 저항 변화율을 조절할 수 있는 방법을 제공하는 것이다.The problem that the present invention seeks to solve is to provide a method capable of controlling the resistance change rate of a synapse of a neuromorphic device.

본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.The various problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자는 다수 개의 프리-시냅틱 뉴런들; 상기 다수 개의 프리-시냅틱 뉴런들로부터 제1 방향으로 연장하는 로우 라인들; 다수 개의 포스트-시냅틱 뉴런들; 상기 다수 개의 포스트-시냅틱 뉴런들로부터 제2 방향으로 연장하는 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차점들 상에 배치된 다수 개의 시냅스들; 다수 개의 제1 컨트롤 블록들; 및 상기 컨트롤 블록들로부터 연장하여 상기 시냅스들과 전기적으로 연결된 제1 컨트롤 라인들을 포함할 수 있다.A neuromorphic device according to one embodiment of the technical idea of the present invention may include: a plurality of pre-synaptic neurons; row lines extending in a first direction from the plurality of pre-synaptic neurons; a plurality of post-synaptic neurons; column lines extending in a second direction from the plurality of post-synaptic neurons; a plurality of synapses arranged on intersections of the row lines and the column lines; a plurality of first control blocks; and first control lines extending from the control blocks and electrically connected to the synapses.

상기 다수 개의 시냅스들은 각각, 제1 트랜지스터 및 멤리스터를 포함할 수 있다.Each of the above multiple synapses may include a first transistor and a memristor.

상기 제1 트랜지스터의 게이트 전극은 상기 제1 컨트롤 라인과 전기적으로 연결될 수 있고, 상기 제1 트랜지스터의 드레인 전극은 상기 로우 라인과 전기적으로 연결될 수 있고, 상기 제1 트랜지스터의 소스 전극은 상기 멤리스터의 제1 전극과 연결될 수 있고, 및 상기 멤리스터의 제2 전극은 상기 컬럼 라인과 전기적으로 연결될 수 있다.A gate electrode of the first transistor may be electrically connected to the first control line, a drain electrode of the first transistor may be electrically connected to the row line, a source electrode of the first transistor may be electrically connected to a first electrode of the memristor, and a second electrode of the memristor may be electrically connected to the column line.

상기 다수 개의 시냅스들은 각각, 상기 제1 트랜지스터와 병렬로 연결된 제2 트랜지스터를 더 포함할 수 있다.Each of the above plurality of synapses may further include a second transistor connected in parallel with the first transistor.

상기 제1 트랜지스터의 드레인 전극과 상기 제2 트랜지스터의 드레인 전극이 연결될 수 있고, 및 상기 제1 트랜지스터의 소스 전극과 상기 제2 트랜지스터의 소스 전극이 연결될 수 있다.The drain electrode of the first transistor and the drain electrode of the second transistor can be connected, and the source electrode of the first transistor and the source electrode of the second transistor can be connected.

상기 뉴로모픽 소자는 상기 제2 트랜지스터의 게이트 전극과 연결된 제2 컨트롤 라인; 및 상기 제2 컨트롤 라인과 연결된 제2 컨트롤 블록들을 더 포함할 수 있다.The neuromorphic element may further include a second control line connected to the gate electrode of the second transistor; and second control blocks connected to the second control line.

상기 컬럼 라인들과 상기 제1 컨트롤 라인들은 서로 평행할 수 있다. 상기 시냅스들은 상기 컬럼 라인들 중 하나 및 상기 제1 컨트롤 라인들 중 하나와 동시에 연결될 수 있다.The above column lines and the first control lines can be parallel to each other. The above synapses can be simultaneously connected to one of the column lines and one of the first control lines.

상기 컨트롤 블록은 펄스 발생 회로, 및 타이밍 컨트롤러를 포함할 수 있다.The above control block may include a pulse generating circuit and a timing controller.

본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 저항 변화율을 조절하는 방법은 프리-시냅틱 뉴런으로부터 로우 라인을 통하여 제1 펄스를 시냅스의 제1 트랜지스터의 드레인 전극으로 입력하고, 포스트-시냅틱 뉴런으로부터 컬럼 라인을 통하여 제2 펄스를 상기 시냅스의 상기 제1 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 멤리스터의 제2 전극으로 입력하고, 및 제1 컨트롤 블록으로부터 제1 컨트롤 라인을 통하여 상기 제1 트랜지스터의 게이트 전극으로 제1 게이팅 펄스를 입력하는 것을 포함할 수 있다.A method for controlling a resistance change rate of a neuromorphic device according to one embodiment of the technical idea of the present invention may include inputting a first pulse from a pre-synaptic neuron through a row line to a drain electrode of a first transistor of a synapse, inputting a second pulse from a post-synaptic neuron through a column line to a second electrode of a memristor having a first electrode connected to a source electrode of the first transistor of the synapse, and inputting a first gating pulse from a first control block through a first control line to a gate electrode of the first transistor.

상기 게이팅 펄스는 사각형 모양일 수 있다.The above gating pulse may be square in shape.

상기 게이팅 펄스는 상기 제1 펄스의 전압과 상이한 전압을 가지는 N개의 펄스를 포함할 수 있다.The above gating pulse may include N pulses having a voltage different from the voltage of the first pulse.

상기 게이팅 펄스는 상기 제1 펄스의 발생 타이밍과 다른 발생 타이밍을 가지는 N개의 펄스를 포함할 수 있다.The above gating pulse may include N pulses having an occurrence timing different from the occurrence timing of the first pulse.

상기 게이팅 펄스는 상기 제1 펄스의 지속 시간과 상이한 지속 시간을 갖는 펄스들을 포함할 수 있다.The above gating pulses may include pulses having a duration different from the duration of the first pulse.

상기 게이팅 펄스는 삼각형 모양일 수 있다.The above gating pulse may be triangular in shape.

상기 제1 펄스는 제1 타이밍에 상기 제1 트랜지스터의 상기 드레인 전극으로 입력될 수 있고, 상기 제2 펄스는 제2 타이밍에 상기 멤리스터의 상기 제2 전극으로 입력될 수 있고, 및 상기 게이팅 펄스는 제3 타이밍에 상기 제1 트랜지스터의 상기 게이트 전극으로 입력될 수 있고, 상기 제1 펄스, 상기 제2 펄스, 및 상기 게이팅 펄스는 중첩될 수 있다.The first pulse can be input to the drain electrode of the first transistor at a first timing, the second pulse can be input to the second electrode of the memristor at a second timing, and the gating pulse can be input to the gate electrode of the first transistor at a third timing, and the first pulse, the second pulse, and the gating pulse can overlap.

본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 저항 변화율을 조절하는 방법은 프리-시냅틱 뉴런으로부터 로우 라인을 통하여 제1 펄스를 시냅스의 제1 트랜지스터의 드레인 전극으로 입력하고, 포스트-시냅틱 뉴런으로부터 컬럼 라인을 통하여 제2 펄스를 상기 시냅스의 상기 제1 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 멤리스터의 제2 전극으로 입력하고, 및 제1 컨트롤 블록으로부터 제1 컨트롤 라인을 통하여 상기 제1 트랜지스터의 게이트 전극으로 제1 게이팅 펄스를 입력하는 것을 포함할 수 있다. 상기 제1 게이팅 펄스의 크기, 모양, 또는 발생 타이밍 중 적어도 하나가 상기 제1 펄스 및 상기 제2 펄스의 크기들, 모양들, 또는 발생 타이밍들 중 적어도 하나와 다를 수 있다.A method for controlling a resistance change rate of a neuromorphic device according to one embodiment of the technical idea of the present invention may include inputting a first pulse from a pre-synaptic neuron through a row line to a drain electrode of a first transistor of a synapse, inputting a second pulse from a post-synaptic neuron through a column line to a second electrode of a memristor having a first electrode connected to a source electrode of the first transistor of the synapse, and inputting a first gating pulse from a first control block through a first control line to a gate electrode of the first transistor. At least one of a size, a shape, or an occurrence timing of the first gating pulse may be different from at least one of the sizes, shapes, or occurrence timings of the first pulse and the second pulse.

상기 제1 트랜지스터와 병렬로 연결된 제2 트랜지스터를 더 포함할 수 있다. 상기 제1 펄스는 상기 제2 트랜지스터의 드레인 전극으로 입력될 수 있다. 제2 컨트롤 블록으로부터 제2 컨트롤 라인을 통하여 상기 제2 트랜지스터의 게이트 전극으로 제2 게이팅 펄스가 입력될 수 있다. 상기 제2 게이팅 펄스의 크기, 모양, 또는 발생 타이밍 중 적어도 하나가 상기 제1 펄스 및 상기 제2 펄스의 크기들, 모양들, 또는 발생 타이밍들 중 적어도 하나와 다를 수 있다.The first transistor may further include a second transistor connected in parallel. The first pulse may be input to a drain electrode of the second transistor. A second gating pulse may be input to a gate electrode of the second transistor through a second control line from a second control block. At least one of a size, a shape, or an occurrence timing of the second gating pulse may be different from at least one of the sizes, shapes, or occurrence timings of the first pulse and the second pulse.

기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Specific details of other embodiments are included in the detailed description and drawings.

본 발명의 기술적 사상의 다양한 실시예들에 의한 뉴로모픽 소자의 시냅스들은 조절된 저항 변화율에 의해 다단 저항 레벨들을 가질 수 있으므로 정교한 학습 및 인식이 가능하다.Synapses of neuromorphic devices according to various embodiments of the technical idea of the present invention can have multi-stage resistance levels by controlled resistance change rates, thereby enabling sophisticated learning and recognition.

기타 언급되지 않은 본 발명의 다양한 실시예들에 의한 효과들은 본문 내에서 언급될 것이다.Effects of various embodiments of the present invention that are not mentioned elsewhere will be mentioned in the text.

도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자를 개념적으로 도시한 블록다이아그램이고, 및 도 1b는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 동작을 설명하기 위하여 뉴로모픽 소자의 일부를 상세하게 도시한 블록 다이아그램이다.
도 2a 내지 3c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 시냅스들을 학습시키는 방법들을 개념적으로 설명하는 타이밍도들이다.
도 4는 본 발명의 기술적 사상의 다양한 실시예들에 의하여 프리-시냅틱 펄스 및/또는 포스트-시냅틱 펄스의 개수 당 시냅스의 멤리스터로 제공되는 전류의 크기를 개념적으로 나타낸 그래프이다.
도 5a는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자를 개념적으로 도시한 블록다이아그램이고, 및 도 5b는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 동작을 설명하기 위하여 뉴로모픽 소자의 일부를 상세하게 도시한 블록 다이아그램이다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자를 개념적으로 도시한 블록 다이아그램이고, 및 도 6b는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 동작을 설명하기 위하여 뉴로모픽 소자의 일부를 상세하게 도시한 블록 다이아그램이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 패턴 인식 시스템을 개념적으로 도시한 블록다이아그램이다.FIG. 1a is a block diagram conceptually illustrating a neuromorphic device according to one embodiment of the technical idea of the present invention, and FIG. 1b is a block diagram illustrating in detail a part of a neuromorphic device to explain the operation of the neuromorphic device according to one embodiment of the technical idea of the present invention.
FIGS. 2A to 3C are timing diagrams conceptually illustrating methods of training synapses according to various embodiments of the technical idea of the present invention.
FIG. 4 is a graph conceptually illustrating the magnitude of current provided to a memristor of a synapse per number of pre-synaptic pulses and/or postsynaptic pulses according to various embodiments of the technical idea of the present invention.
FIG. 5a is a block diagram conceptually illustrating a neuromorphic device according to one embodiment of the technical idea of the present invention, and FIG. 5b is a block diagram illustrating in detail a part of a neuromorphic device to explain the operation of the neuromorphic device according to one embodiment of the technical idea of the present invention.
FIG. 6a is a block diagram conceptually illustrating a neuromorphic device according to one embodiment of the technical idea of the present invention, and FIG. 6b is a block diagram illustrating in detail a part of a neuromorphic device to explain the operation of the neuromorphic device according to one embodiment of the technical idea of the present invention.
FIG. 7 is a block diagram conceptually illustrating a pattern recognition system according to one embodiment of the technical idea of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.The advantages and features of the present invention, and the methods for achieving them, will become clear with reference to the embodiments described in detail below together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and the present embodiments are provided only to make the disclosure of the present invention complete and to fully inform those skilled in the art of the scope of the invention, and the present invention is defined only by the scope of the claims.

본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing embodiments only and is not intended to be limiting of the invention. In this specification, the singular also includes the plural unless the context clearly dictates otherwise. The words “comprises” and/or “comprising,” as used herein, do not exclude the presence or addition of one or more other components, steps, operations, and/or elements.

하나의 소자(elements)가 다른 소자와 ‘접속된(connected to)’ 또는 ‘커플링된(coupled to)’ 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 ‘직접 접속된(directly connected to)’ 또는 ‘직접 커플링된(directly coupled to)’으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. ‘및/또는’은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.When one element is referred to as being “connected to” or “coupled to” another element, it includes both cases where it is directly connected or coupled to the other element, or cases where there is another element intervening. On the other hand, when one element is referred to as being “directly connected to” or “directly coupled to” another element, it indicates that there is no other element intervening. “And/or” includes each and every combination of one or more of the mentioned items.

공간적으로 상대적인 용어인 ‘아래(below)’, ‘아래(beneath)’, ‘하부(lower)’, ‘위(above)’, ‘상부(upper)’ 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 ‘아래(below)’ 또는 ‘아래(beneath)’로 기술된 소자는 다른 소자의 ‘위(above)’에 놓여질 수 있다. The spatially relative terms “below,” “beneath,” “lower,” “above,” and “upper” can be used to easily describe the relationship between one element or component and other elements or components, as depicted in the drawings. The spatially relative terms should be understood to include different directions of the elements during use or operation in addition to the directions depicted in the drawings. For example, when an element depicted in a drawing is flipped, an element described as “below” or “beneath” another element can be placed “above” the other element.

또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.In addition, the embodiments described in this specification will be described with reference to cross-sectional views and/or plan views, which are ideal examples of the present invention. In the drawings, the thicknesses of films and regions are exaggerated for effective explanation of the technical contents. Accordingly, the shape of the exemplary drawings may be modified due to manufacturing techniques and/or tolerances, etc. Accordingly, the embodiments of the present invention are not limited to the specific shapes illustrated, but also include changes in shapes produced according to the manufacturing process. For example, a region illustrated at a right angle may be rounded or have a shape having a predetermined curvature. Accordingly, the regions illustrated in the drawings have a schematic property, and the shapes of the regions illustrated in the drawings are intended to illustrate specific shapes of regions of the device and are not intended to limit the scope of the invention.

명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.Throughout the specification, the same reference numerals refer to the same components. Accordingly, the same reference numerals or similar reference numerals may be described with reference to other drawings, even if they are not mentioned or described in the drawings. In addition, even if the reference numerals are not indicated, they may be described with reference to other drawings.

본 명세서에서, 강화(potentiation), 셋(set), 및 학습(learning)이 동일하거나 유사한 용어로 사용되고, 및 억제(depressing), 리셋(reset), 및 초기화(initiation)가 동일하거나 유사한 의미로 사용될 것이다. 예를 들어, 시냅스들의 저항을 낮추는 동작이 강화, 셋, 또는 학습으로 설명될 것이고, 및 시냅스들의 저항을 높이는 동작이 억제, 리셋, 또는 초기화로 설명될 것이다. 또한, 시냅스들이 강화, 셋, 또는 학습되면 전도도가 증가하므로 점진적으로 높은 전압/전류가 출력될 수 있고, 및 시냅스들이 억제, 리셋, 또는 초기화되면 전도도가 감소하므로 점진적으로 낮은 전압/전류가 출력될 수 있다. 설명의 편의를 위하여, 데이터 패턴, 전기적 신호, 펄스, 스파이크, 및 파이어(fire)는 동일하거나, 유사하거나, 또는 호환되는 의미인 것으로 해석될 수 있다. 또한, 전압과 전류도 동일하거나 호환되는 의미인 것으로 해석될 수 있다.In this specification, potentiation, set, and learning will be used as identical or similar terms, and depressing, reset, and initiation will be used as identical or similar meanings. For example, an action that lowers the resistance of synapses will be described as potentiation, set, or learning, and an action that increases the resistance of synapses will be described as depressing, reset, or initiating. In addition, when synapses are potentiated, set, or learned, their conductivity increases, so that gradually higher voltages/currents can be output, and when synapses are depressed, reset, or initiating, their conductivity decreases, so that gradually lower voltages/currents can be output. For convenience of explanation, data patterns, electrical signals, pulses, spikes, and fires may be interpreted as having identical, similar, or compatible meanings. In addition, voltages and currents may be interpreted as having identical or compatible meanings.

도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자를 개념적으로 도시한 블록다이아그램이다. 도 1a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자(neuromorphic device)는 다수 개의 프리-시냅틱 뉴런들(10)(pre-synaptic neurons), 다수 개의 포스트-시냅틱 뉴런들(20)(post-synaptic neurons), 다수 개의 시냅스들(30)(synapses), 및 다수 개의 컨트롤 블록들(40)을 포함할 수 있다. 상기 뉴로모픽 소자는 프리-시냅틱 뉴런들(10) 중 하나와 다수 개의 시냅스들(30)을 전기적으로 연결하는 다수 개의 로우 라인들(15), 포스트-시냅틱 뉴런들(20) 중 하나와 다수 개의 시냅스들(30)을 전기적으로 연결하는 다수 개의 컬럼 라인들(25), 및 컨트롤 블록들(40) 중 하나와 다수 개의 시냅스들(30)을 연결하는 컨트롤 라인들(45)을 더 포함할 수 있다. 컨트롤 라인들(45)은 컬럼 라인들(25)과 평행하도록 배치될 수 있다. 즉, 동일한 컬럼 라인(25)을 공유하는 시냅스들(30)은 동일한 컨트롤 라인(45)을 공유할 수 있다. 각 시냅스들(30)은 로우 라인들(15) 중 하나를 통하여 프리-시냅틱 뉴런들(10) 중 하나, 컬럼 라인들(25) 중 하나를 통하여 포스트-시냅틱 뉴런들(20) 중 하나, 및 컨트롤 라인들(45) 중 하나를 통하여 컨트롤 블록들(40) 중 하나와 각각 전기적으로 연결될 수 있다. FIG. 1A is a block diagram conceptually illustrating a neuromorphic device according to an embodiment of the technical idea of the present invention. Referring to FIG. 1A, a neuromorphic device according to an embodiment of the technical idea of the present invention may include a plurality of pre-synaptic neurons (10), a plurality of post-synaptic neurons (20), a plurality of synapses (30), and a plurality of control blocks (40). The neuromorphic device may further include a plurality of row lines (15) electrically connecting one of the pre-synaptic neurons (10) to a plurality of synapses (30), a plurality of column lines (25) electrically connecting one of the post-synaptic neurons (20) to a plurality of synapses (30), and control lines (45) connecting one of the control blocks (40) to a plurality of synapses (30). The control lines (45) may be arranged parallel to the column lines (25). That is, synapses (30) sharing the same column line (25) may share the same control line (45). Each of the synapses (30) may be electrically connected to one of the pre-synaptic neurons (10) via one of the row lines (15), to one of the post-synaptic neurons (20) via one of the column lines (25), and to one of the control blocks (40) via one of the control lines (45).

프리-시냅틱 뉴런들(10)은 학습 모드 (learning mode), 리셋 모드(reset mode), 또는 독출 모드 (reading mode) 에서 로우 라인들(15)을 통하여 시냅스들(30)로 전기적 신호들을 전송할 수 있다. 포스트-시냅틱 뉴런들(20)은 학습 모드 또는 리셋 모드에서 컬럼 라인들(25)을 통하여 시냅스들(30)로 전기적 펄스를 전송할 수 있고, 및 독출 모드에서 컬럼 라인들(25)을 통하여 시냅스들(30)로부터 전기적 신호들을 수신할 수 있다. 시냅스들(30)은 보다 상세하게 후술될 것이다. 컨트롤 블록들(40)은 다양한 모양 및/또는 크기를 가진 펄스 같은 전기적 신호들을 컨트롤 라인들(45)을 통하여 시냅스들(30)로 적절한 타이밍에 제공할 수 있다. 즉, 컨트롤 블록들(40)은 펄스 발생 회로 및 타이밍 컨트롤러를 포함하거나, 또는 펄스 발생 회로 및 타이밍 컨트롤러와 전기적으로 연결될 수 있다. Pre-synaptic neurons (10) can transmit electrical signals to synapses (30) via row lines (15) in a learning mode, a reset mode, or a reading mode. Post-synaptic neurons (20) can transmit electrical pulses to synapses (30) via column lines (25) in a learning mode or a reset mode, and can receive electrical signals from synapses (30) via column lines (25) in a reading mode. The synapses (30) will be described in more detail below. The control blocks (40) can provide electrical signals, such as pulses having various shapes and/or sizes, to the synapses (30) via control lines (45) at appropriate timing. That is, the control blocks (40) may include a pulse generation circuit and a timing controller, or may be electrically connected to a pulse generation circuit and a timing controller.

도 1b는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 동작을 설명하기 위하여 뉴로모픽 소자의 일부를 상세하게 도시한 블록 다이아그램이다. 도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자는 프리-시냅틱 뉴런(10), 프리-시냅틱 뉴런(10)으로부터 수평으로 연장하는 로우 라인(15), 포스트-시냅틱 뉴런(20), 포스트-시냅틱 뉴런(20)으로부터 수직으로 연장하는 컬럼 라인(25), 로우 라인(15)과 컬럼 라인(25)의 교차점 상에 배치된 시냅스(30), 시냅스(30)를 지나 컬럼 라인(25)과 평행하게 수직으로 연장하는 컨트롤 라인(45), 및 컨트롤 라인(45)과 연결된 컨트롤 블록(40)을 포함할 수 있다. FIG. 1B is a block diagram illustrating a portion of a neuromorphic device in detail to explain the operation of the neuromorphic device according to one embodiment of the technical idea of the present invention. Referring to FIG. 1B, the neuromorphic device according to one embodiment of the technical idea of the present invention may include a pre-synaptic neuron (10), a row line (15) extending horizontally from the pre-synaptic neuron (10), a post-synaptic neuron (20), a column line (25) extending vertically from the post-synaptic neuron (20), a synapse (30) arranged on the intersection of the row line (15) and the column line (25), a control line (45) extending vertically parallel to the column line (25) through the synapse (30), and a control block (40) connected to the control line (45).

시냅스(30)는 트랜지스터(31) 및 멤리스터(35)(memristor)를 포함할 수 있다. 트랜지스터(31)는 MOS 트랜지스터를 포함할 수 있고, 및 멤리스터(35)는 가변 저항 소자(variable resistive device) 같은 양극 소자를 포함할 수 있다. 트랜지스터(31)의 게이트 전극은 컨트롤 라인(45)을 통하여 컨트롤 블록(40)과 전기적으로 연결될 수 있고, 드레인 전극은 로우 라인(15)을 통하여 프리-시냅틱 뉴런(10)과 전기적으로 연결될 수 있고, 및 소스 전극은 멤리스터(35)의 제1 전극과 전기적으로 연결될 수 있다. 멤리스터(35)의 제1 전극은 트랜지스터(31)의 소스 전극과 전기적으로 직접적으로 연결될 수 있고, 및 제2 전극은 컬럼 라인(25)을 통하여 포스트-시냅틱 뉴런(20)과 전기적으로 연결될 수 있다. 따라서, 시냅스(30)의 멤리스터(35)는 프리-시냅틱 뉴런(10), 포스트-시냅틱 뉴런(20), 및 컨트롤 블록(40)으로부터 제공받는 전기적 신호들에 의해 강화(potentiation) 또는 억제(depression)될 수 있다.The synapse (30) may include a transistor (31) and a memristor (35). The transistor (31) may include a MOS transistor, and the memristor (35) may include a bipolar device such as a variable resistive device. A gate electrode of the transistor (31) may be electrically connected to a control block (40) via a control line (45), a drain electrode may be electrically connected to a pre-synaptic neuron (10) via a row line (15), and a source electrode may be electrically connected to a first electrode of the memristor (35). A first electrode of the memristor (35) may be electrically directly connected to a source electrode of the transistor (31), and a second electrode may be electrically connected to a post-synaptic neuron (20) via a column line (25). Therefore, the memristor (35) of the synapse (30) can be potentiated or depressed by electrical signals provided from the pre-synaptic neuron (10), the post-synaptic neuron (20), and the control block (40).

포스트-시냅틱 뉴런(20)은 INF (integrate-and-fire) 회로를 포함할 수 있다. 예를 들어, 포스트-시냅틱 뉴런(20)은 컬럼 라인(25)을 통하여 시냅스(30)의 멤리스터(35)의 제2 전극과 연결된 입력 단자(terminal)를 갖는 적분기(21)(integrator) 및 적분기(21)의 출력 단자와 연결된 입력 단자를 갖는 비교기(22)(comparator)를 포함할 수 있다.The post-synaptic neuron (20) may include an INF (integrate-and-fire) circuit. For example, the post-synaptic neuron (20) may include an integrator (21) having an input terminal connected to a second electrode of a memristor (35) of a synapse (30) through a column line (25) and a comparator (22) having an input terminal connected to an output terminal of the integrator (21).

도 2a 내지 3c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 시냅스들을 학습시키는 방법들을 개념적으로 설명하는 타이밍도들이다. 본 발명의 기술적 사상을 명확하고 쉽게 설명하기 위하여, 프리-시냅틱 펄스(P1)와 포스트-시냅틱 펄스(P2)가 동일한 타이밍(tp)에 시냅스(30)로 제공되고, 및 동일한 지속 시간(D1, D2)(duration)을 갖는 것으로 가정된다. (D1 = D2) 또한, 프리-시냅틱 펄스(P1)는 상대적으로 높은 전압, 예를 들어 양(+)의 전압을 갖고, 및 포스트-시냅틱 펄스(P2)는 상대적으로 낮은 전압, 예를 들어 음(-)의 전압을 갖는 것으로 가정된다. 본 발명의 기술적 사상의 다양한 확장된 실시예들에서, 그래프 상에서 프리-시냅틱 펄스(P1)와 포스트-시냅틱 펄스(P2)는 호환되는 것으로 이해될 수 있다. FIGS. 2A to 3C are timing diagrams conceptually illustrating methods of training synapses according to various embodiments of the technical idea of the present invention. In order to clearly and easily explain the technical idea of the present invention, it is assumed that a pre-synaptic pulse (P1) and a post-synaptic pulse (P2) are provided to a synapse (30) at the same timing (tp) and have the same duration (D1, D2). (D1 = D2) In addition, it is assumed that the pre-synaptic pulse (P1) has a relatively high voltage, for example, a positive (+) voltage, and the post-synaptic pulse (P2) has a relatively low voltage, for example, a negative (-) voltage. In various extended embodiments of the technical idea of the present invention, the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) can be understood as being compatible on the graph.

도 2a는 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 다양한 크기(amplitude)를 갖는 사각형 모양(rectangular shape)의 게이팅 펄스들(PG1, PG2, PG3)을 제공함에 따라 시냅스(30)의 멤리스터(35)의 저항 변화율을 조절하는 방법을 설명한다.FIG. 2a illustrates a method of controlling the resistance change rate of a memristor (35) of a synapse (30) by providing rectangular-shaped gating pulses (PG1, PG2, PG3) with various sizes (amplitudes) to the gate electrode of a transistor (31) of the synapse (30).

도 2a를 참조하면, 펄스 타이밍들(tp)에서 프리-시냅틱 뉴런(10)으로부터 시냅스(30)의 트랜지스터(31)의 드레인 전극으로 프리-시냅틱 펄스(P1)가 제공될 수 있고, 포스트-시냅틱 뉴런(20)으로부터 시냅스(30)의 멤리스터(35)의 제2 전극으로 포스트-시냅틱 펄스(P2)가 제공될 수 있고, 및 컨트롤 블록(40)으로부터 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 다양한 크기들(AG1, AG2, AG3)을 갖는 사각형 모양의 게이팅 펄스들(PG1, PG2, PG3)이 각각 제공될 수 있다. 게이팅 펄스들(PG1, PG2, PG3)의 발생 타이밍(tp) 및 지속 시간(DG)은 동일한 것으로 가정된다. Referring to FIG. 2a, a pre-synaptic pulse (P1) may be provided from a pre-synaptic neuron (10) to a drain electrode of a transistor (31) of a synapse (30) at pulse timings (tp), a post-synaptic pulse (P2) may be provided from a post-synaptic neuron (20) to a second electrode of a memristor (35) of a synapse (30), and square-shaped gating pulses (PG1, PG2, PG3) having various sizes (AG1, AG2, AG3) may be provided from a control block (40) to a gate electrode of a transistor (31) of the synapse (30), respectively. The occurrence timings (tp) and durations (DG) of the gating pulses (PG1, PG2, PG3) are assumed to be the same.

(A)를 참조하면, 본 발명의 기술적 사상의 일 실시예에서, 제1 게이팅 펄스(PG1)는 프리-시냅틱 펄스(P1)의 크기(A1) 보다 큰 크기(AG1)를 가질 수 있다. (A1 < AG1) 따라서, 세 펄스들(P1, P2, PG1)이 중첩된 영역(S1)은 프리-시냅틱 펄스(P1)와 포스트-시냅틱 펄스(P2)가 중첩된 것과 동일한 면적, 즉 적분값을 가질 수 있다. Referring to (A), in one embodiment of the technical idea of the present invention, the first gating pulse (PG1) may have a size (AG1) greater than the size (A1) of the pre-synaptic pulse (P1). (A1 < AG1) Therefore, the area (S1) where the three pulses (P1, P2, PG1) overlap may have the same area, i.e., integral value, as the area where the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) overlap.

(B)를 참조하면, 본 발명의 기술적 사상의 일 실시예에서, 제2 게이팅 펄스(PG2)는 프리-시냅틱 펄스(P1)의 크기(A1)와 동일한 크기(AG2)를 가질 수 있다. (A1 = AG2) 따라서, 세 펄스들(P1, P2, PG2)이 중첩된 영역(S2)은 프리-시냅틱 펄스(P1)와 포스트-시냅틱 펄스(P2)가 중첩된 것과 동일한 면적을 가질 수 있다. Referring to (B), in one embodiment of the technical idea of the present invention, the second gating pulse (PG2) may have a size (AG2) that is the same as the size (A1) of the pre-synaptic pulse (P1). (A1 = AG2) Accordingly, the area (S2) where the three pulses (P1, P2, PG2) overlap may have the same area as the area where the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) overlap.

게이팅 펄스들(PG1, PG2)의 크기들(AG1, AG2)이 프리-시냅틱 펄스(P1)의 크기(A1)와 같거나 클 경우, 프리-시냅틱 펄스(P1)와 포스트-시냅틱 펄스(P2)가 중첩된 면적은 최대값을 가질 수 있다. 따라서, 시냅스(30)의 멤리스터(35)는 최대 저항 변화율로 강화될 수 있다. When the sizes (AG1, AG2) of the gating pulses (PG1, PG2) are equal to or greater than the size (A1) of the pre-synaptic pulse (P1), the area where the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) overlap can have a maximum value. Accordingly, the memristor (35) of the synapse (30) can be strengthened to the maximum resistance change rate.

(C)를 참조하면, 본 발명의 기술적 사상의 일 실시예에서, 제3 게이팅 펄스(PG3)는 프리-시냅틱 펄스(P1)의 크기(A1) 보다 작은 크기(AG3)를 가질 수 있다. (A1 > AG3) 따라서, 세 펄스들(P1, P2, PG3)이 중첩된 영역(S3)은 프리-시냅틱 펄스(P1)와 포스트-시냅틱 펄스(P2)가 중첩된 것보다 컷 영역(Sc)만큼 작은 영역을 가질 수 있다. 따라서, 시냅스(30)의 멤리스터(35)는 프리-시냅틱 펄스(P1) 및 포스트-시냅틱 펄스(P2)가 최대로 중첩한 경우들보다 저항 변화율이 작아질 수 있다. Referring to (C), in one embodiment of the technical idea of the present invention, the third gating pulse (PG3) may have a size (AG3) smaller than the size (A1) of the pre-synaptic pulse (P1). (A1 > AG3) Accordingly, the area (S3) where the three pulses (P1, P2, PG3) overlap may have an area smaller by the cut area (Sc) than the area where the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) overlap. Accordingly, the memristor (35) of the synapse (30) may have a resistance change rate smaller than in cases where the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) overlap to the maximum.

즉, 본 발명의 기술적 사상에 의하면, 게이팅 펄스들(PG1, PG2, PG3)의 크기들(AG1, AG2, AG3)을 조절함으로써, 시냅스(30)의 멤리스터(35)를 강화시키기 위한 전류 값이 조절될 수 있다. 따라서, 시냅스(30)의 멤리스터(35)의 저항 변화율이 조절될 수 있으므로, 시냅스(30)의 멤리스터(35)가 정교하게 학습될 수 있다. That is, according to the technical idea of the present invention, by controlling the sizes (AG1, AG2, AG3) of the gating pulses (PG1, PG2, PG3), the current value for strengthening the memristor (35) of the synapse (30) can be controlled. Accordingly, since the resistance change rate of the memristor (35) of the synapse (30) can be controlled, the memristor (35) of the synapse (30) can be precisely learned.

도 2b는 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 다양한 지속 시간들를 갖는 사각형 모양의 게이팅 펄스들(PG1, PG2, PG3)을 제공함에 따라 시냅스(30)의 멤리스터(35)의 저항 변화율을 조절하는 방법을 설명한다. 게이팅 펄스들(PG1, PG2, PG3)의 크기(AG) 및 발생 타이밍(tp)은 동일한 것으로 가정된다.FIG. 2b illustrates a method of controlling the resistance change rate of a memristor (35) of a synapse (30) by providing square-shaped gating pulses (PG1, PG2, PG3) with various durations to the gate electrode of a transistor (31) of the synapse (30). The magnitude (AG) and occurrence timing (tp) of the gating pulses (PG1, PG2, PG3) are assumed to be the same.

도 2b를 참조하면, 펄스 타이밍들(tp)에서 프리-시냅틱 뉴런(10)으로부터 시냅스(30)의 트랜지스터(31)의 드레인 전극으로 프리-시냅틱 펄스(P1)가 제공될 수 있고, 포스트-시냅틱 뉴런(20)으로부터 시냅스(30)의 멤리스터(35)의 제2 전극으로 포스트-시냅틱 펄스(P2)가 제공될 수 있고, 및 컨트롤 블록(40)으로부터 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 다양한 지속 시간들(DG1, DG2, DG3)을 갖는 사각형 모양의 게이팅 펄스들(PG1, PG2, PG3)이 각각 제공될 수 있다. Referring to FIG. 2b, a pre-synaptic pulse (P1) may be provided from a pre-synaptic neuron (10) to a drain electrode of a transistor (31) of a synapse (30) at pulse timings (tp), a post-synaptic pulse (P2) may be provided from a post-synaptic neuron (20) to a second electrode of a memristor (35) of a synapse (30), and square-shaped gating pulses (PG1, PG2, PG3) having various durations (DG1, DG2, DG3) may be provided from a control block (40) to a gate electrode of a transistor (31) of a synapse (30), respectively.

(A)를 참조하면, 본 발명의 기술적 사상의 일 실시예에서, 제1 게이팅 펄스(PG1)는 프리-시냅틱 펄스(P1)의 지속 시간(D1) 및/또는 포스트-시냅틱 펄스(P2)의 지속 시간(D2) 보다 큰 지속 시간(DG1)를 가질 수 있다. (D1, D2 < DG1) 따라서, 세 펄스들(P1, P2, PG1)이 중첩된 영역(S1)은 프리-시냅틱 펄스(P1)와 포스트-시냅틱 펄스(P2)가 중첩된 것과 동일한 면적을 가질 수 있다. Referring to (A), in one embodiment of the technical idea of the present invention, the first gating pulse (PG1) may have a duration (DG1) greater than the duration (D1) of the pre-synaptic pulse (P1) and/or the duration (D2) of the post-synaptic pulse (P2). (D1, D2 < DG1) Accordingly, the region (S1) where the three pulses (P1, P2, PG1) overlap may have the same area as the area where the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) overlap.

(B)를 참조하면, 본 발명의 기술적 사상의 일 실시예에서, 제2 게이팅 펄스(PG2)는 프리-시냅틱 펄스(P1)의 지속 시간(D1) 및/또는 포스트-시냅틱 펄스(P2)의 지속 시간(D2)와 동일한 지속 시간(DG2)를 가질 수 있다. (D1, D2 = DG2) 따라서, 세 펄스들(P1, P2, PG1)이 중첩된 영역(S1)은 프리-시냅틱 펄스(P1)와 포스트-시냅틱 펄스(P2)가 중첩된 것과 동일한 면적을 가질 수 있다. 게이팅 펄스들(PG1, PG2)의 지속 시간들(DG1, DG2)이 프리-시냅틱 펄스(P1)의 지속 시간(D1) 및/또는 포스트-시냅틱 펄스(P2)의 지속 시간(D2)과 같거나 클 경우, 프리-시냅틱 펄스(P1)와 포스트-시냅틱 펄스(P2)가 중첩된 면적은 최대값을 가질 수 있다. 따라서, 시냅스(30)의 멤리스터(35)는 최대 저항 변화율로 강화될 수 있다. Referring to (B), in one embodiment of the technical idea of the present invention, the second gating pulse (PG2) may have a duration (DG2) that is the same as the duration (D1) of the pre-synaptic pulse (P1) and/or the duration (D2) of the post-synaptic pulse (P2). (D1, D2 = DG2) Accordingly, the region (S1) where the three pulses (P1, P2, PG1) overlap may have the same area as the area where the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) overlap. When the durations (DG1, DG2) of the gating pulses (PG1, PG2) are equal to or greater than the duration (D1) of the pre-synaptic pulse (P1) and/or the duration (D2) of the post-synaptic pulse (P2), the area where the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) overlap can have a maximum value. Accordingly, the memristor (35) of the synapse (30) can be strengthened to the maximum resistance change rate.

(C)를 참조하면, 본 발명의 기술적 사상의 일 실시예에서, 제3 게이팅 펄스(PG3)는 프리-시냅틱 펄스(P1)의 지속 시간(D1) 및/또는 포스트-시냅틱 펄스(P2)의 지속 시간(D2) 보다 작은 지속 시간(DG3)를 가질 수 있다. (D1, D2 > DG3) 따라서, 세 펄스들(P1, P2, PG3)이 중첩된 영역(S3)은 프리-시냅틱 펄스(P1)와 포스트-시냅틱 펄스(P2)가 중첩된 것보다 컷 영역(Sc)만큼 작은 면적을 가질 수 있다. 따라서, 시냅스(30)의 멤리스터(35)는 프리-시냅틱 펄스(P1) 및 포스트-시냅틱 펄스(P2)가 최대로 중첩한 경우들보다 낮은 저항 변화율로 강화될 수 있다. Referring to (C), in one embodiment of the technical idea of the present invention, the third gating pulse (PG3) may have a duration (DG3) that is smaller than the duration (D1) of the pre-synaptic pulse (P1) and/or the duration (D2) of the post-synaptic pulse (P2). (D1, D2 > DG3) Therefore, the area (S3) where the three pulses (P1, P2, PG3) overlap may have an area smaller by the cut area (Sc) than the area where the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) overlap. Accordingly, the memristor (35) of the synapse (30) may be strengthened with a lower resistance change rate than in cases where the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) overlap to the maximum.

본 발명의 기술적 사상에 의하면, 게이팅 펄스들(PG1, PG2, PG3)의 지속 시간들(DG1, DG2, DG3)을 조절함으로써, 시냅스(30)의 멤리스터(35)를 강화시키기 위한 전류 값이 조절될 수 있다. 따라서, 시냅스(30)의 멤리스터(35)의 저항 변화율이 조절될 수 있으므로, 시냅스(30)의 멤리스터(35)가 정교하게 강화될 수 있다.According to the technical idea of the present invention, by controlling the durations (DG1, DG2, DG3) of the gating pulses (PG1, PG2, PG3), the current value for strengthening the memristor (35) of the synapse (30) can be controlled. Accordingly, since the resistance change rate of the memristor (35) of the synapse (30) can be controlled, the memristor (35) of the synapse (30) can be precisely strengthened.

도 2c는 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 다양한 펄스 타이밍들(t1, t2, t3)을 갖는 사각형 모양의 게이팅 펄스들(PG1, PG2, PG3)을 제공함에 따라 시냅스(30)의 멤리스터(35)의 저항 변화율을 조절하는 방법을 설명한다. 게이팅 펄스들(PG1, PG2, PG3)의 크기(AG) 및 지속 시간(DG)은 동일한 것으로 가정된다. 또한, 본 발명의 기술적 사상을 쉽게 이해할 수 있도록, 게이팅 펄스들(PG1, PG2, PG3)의 크기(AG)는 프리-시냅틱 펄스(P1)의 크기(A1) 및/또는 포스트-시냅틱 펄스(P2)의 크기(A2) 보다 크고, 및 게이팅 펄스들(PG1, PG2, PG3)의 지속 시간(DG)이 프리-시냅틱 펄스(P1)의 지속 시간(D1) 및/또는 포스트-시냅틱 펄스(P2)의 지속 시간(D2)과 동일한 것으로 가정된다.FIG. 2c illustrates a method of controlling the resistance change rate of a memristor (35) of a synapse (30) by providing square-shaped gating pulses (PG1, PG2, PG3) with various pulse timings (t1, t2, t3) to the gate electrode of a transistor (31) of the synapse (30). The magnitude (AG) and duration (DG) of the gating pulses (PG1, PG2, PG3) are assumed to be the same. In addition, in order to easily understand the technical idea of the present invention, it is assumed that the size (AG) of the gating pulses (PG1, PG2, PG3) is larger than the size (A1) of the pre-synaptic pulse (P1) and/or the size (A2) of the post-synaptic pulse (P2), and the duration (DG) of the gating pulses (PG1, PG2, PG3) is equal to the duration (D1) of the pre-synaptic pulse (P1) and/or the duration (D2) of the post-synaptic pulse (P2).

도 2c를 참조하면, 펄스 타이밍들(tp)에서 프리-시냅틱 뉴런(10)으로부터 시냅스(30)의 트랜지스터(31)의 드레인 전극으로 프리-시냅틱 펄스(P1)가 제공될 수 있고, 포스트-시냅틱 뉴런(20)으로부터 시냅스(30)의 멤리스터(35)의 제2 전극으로 포스트-시냅틱 펄스(P2)가 제공될 수 있고, 및 컨트롤 블록(40)으로부터 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 다양한 발생 타이밍들(t1, t2, t3)에 게이팅 펄스들(PG1, PG2, PG3)이 각각 제공될 수 있다. Referring to FIG. 2c, a pre-synaptic pulse (P1) may be provided from a pre-synaptic neuron (10) to a drain electrode of a transistor (31) of a synapse (30) at pulse timings (tp), a post-synaptic pulse (P2) may be provided from a post-synaptic neuron (20) to a second electrode of a memristor (35) of a synapse (30), and gating pulses (PG1, PG2, PG3) may be provided from a control block (40) to a gate electrode of a transistor (31) of a synapse (30) at various generation timings (t1, t2, t3), respectively.

(A)를 참조하면, 본 발명의 기술적 사상의 일 실시예에서, 제1 게이팅 펄스(PG1)는 프리-시냅틱 펄스(P1) 및/또는 포스트-시냅틱 펄스(P2)보다 빠른 타이밍(t1)에 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 제공될 수 있다. 따라서, 세 펄스들(P1, P2, PG1)이 중첩된 영역(S1)은 프리-시냅틱 펄스(P1)와 포스트-시냅틱 펄스(P2)가 중첩된 것보다 컷 영역(Sc)만큼 작은 면적을 가질 수 있다. Referring to (A), in one embodiment of the technical idea of the present invention, the first gating pulse (PG1) may be provided to the gate electrode of the transistor (31) of the synapse (30) at a timing (t1) earlier than the pre-synaptic pulse (P1) and/or the post-synaptic pulse (P2). Accordingly, the area (S1) where the three pulses (P1, P2, PG1) overlap may have an area smaller than the area where the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) overlap by a cut area (Sc).

(B)를 참조하면, 본 발명의 기술적 사상의 일 실시예에서, 제2 게이팅 펄스(PG2)는 프리-시냅틱 펄스(P1) 및/또는 포스트-시냅틱 펄스(P2)와 동일한 타이밍(t2)에 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 제공될 수 있다. 따라서, 세 펄스들(P1, P2, PG1)이 중첩된 영역(S2)은 프리-시냅틱 펄스(P1)와 포스트-시냅틱 펄스(P2)가 중첩된 것과 동일한 면적을 가질 수 있다. Referring to (B), in one embodiment of the technical idea of the present invention, the second gating pulse (PG2) may be provided to the gate electrode of the transistor (31) of the synapse (30) at the same timing (t2) as the pre-synaptic pulse (P1) and/or the post-synaptic pulse (P2). Accordingly, the region (S2) where the three pulses (P1, P2, PG1) overlap may have the same area as the area where the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) overlap.

(C)를 참조하면, 본 발명의 기술적 사상의 일 실시예에서, 제3 게이팅 펄스(PG3)는 프리-시냅틱 펄스(P1) 및/또는 포스트-시냅틱 펄스(P2)보다 늦은 타이밍(t3)에 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 제공될 수 있다. 따라서, 세 펄스들(P1, P2, PG1)이 중첩된 영역(S3)은 프리-시냅틱 펄스(P1)와 포스트-시냅틱 펄스(P2)가 중첩된 것보다 컷 영역(Sc)만큼 작은 면적을 가질 수 있다. Referring to (C), in one embodiment of the technical idea of the present invention, the third gating pulse (PG3) may be provided to the gate electrode of the transistor (31) of the synapse (30) at a timing (t3) later than the pre-synaptic pulse (P1) and/or the post-synaptic pulse (P2). Accordingly, the area (S3) where the three pulses (P1, P2, PG1) overlap may have an area smaller than the area where the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) overlap by the cut area (Sc).

본 발명의 기술적 사상에 의하면, 게이팅 펄스들(PG1, PG2, PG3)의 펄스 타이밍(t1, t2, t3)을 조절함으로써, 시냅스(30)의 멤리스터(35)를 강화시키기 위한 전류 값이 조절될 수 있다. 따라서, 시냅스(30)의 멤리스터(35)의 저항 변화율이 조절될 수 있으므로, 시냅스(30)의 멤리스터(35)가 정교하게 강화될 수 있다.According to the technical idea of the present invention, by controlling the pulse timing (t1, t2, t3) of the gating pulses (PG1, PG2, PG3), the current value for strengthening the memristor (35) of the synapse (30) can be controlled. Accordingly, since the resistance change rate of the memristor (35) of the synapse (30) can be controlled, the memristor (35) of the synapse (30) can be precisely strengthened.

도 3a는 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 다양한 크기(amplitude)를 갖는 삼각형 모양(triangular shape)의 게이팅 펄스들(PG1, PG2, PG3)을 제공함에 따라 시냅스(30)의 멤리스터(35)의 저항 변화율을 조절하는 방법을 설명한다.FIG. 3a illustrates a method of controlling the resistance change rate of a memristor (35) of a synapse (30) by providing gating pulses (PG1, PG2, PG3) of a triangular shape with various amplitudes to the gate electrode of a transistor (31) of the synapse (30).

도 3a를 참조하면, 펄스 타이밍들(tp)에서 프리-시냅틱 뉴런(10)으로부터 시냅스(30)의 트랜지스터(31)의 드레인 전극으로 프리-시냅틱 펄스(P1)가 제공될 수 있고, 포스트-시냅틱 뉴런(20)으로부터 시냅스(30)의 멤리스터(35)의 제2 전극으로 포스트-시냅틱 펄스(P2)가 제공될 수 있고, 및 컨트롤 블록(40)으로부터 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 다양한 크기들(AG1, AG2, AG3)을 갖는 삼각형 모양의 게이팅 펄스들(PG1, PG2, PG3)이 각각 제공될 수 있다. 게이팅 펄스들(PG1, PG2, PG3)의 발생 타이밍(tp) 및 지속 시간(DG)은 동일한 것으로 가정된다. Referring to FIG. 3a, a pre-synaptic pulse (P1) may be provided from a pre-synaptic neuron (10) to a drain electrode of a transistor (31) of a synapse (30) at pulse timings (tp), a post-synaptic pulse (P2) may be provided from a post-synaptic neuron (20) to a second electrode of a memristor (35) of a synapse (30), and triangular gating pulses (PG1, PG2, PG3) having various sizes (AG1, AG2, AG3) may be provided from a control block (40) to a gate electrode of a transistor (31) of the synapse (30), respectively. The occurrence timings (tp) and durations (DG) of the gating pulses (PG1, PG2, PG3) are assumed to be the same.

(A)를 참조하면, 본 발명의 기술적 사상의 일 실시예에서, 제1 게이팅 펄스(PG1)는 프리-시냅틱 펄스(P1)의 크기(A1) 보다 큰 크기(AG1)를 가질 수 있다. (A1 < AG1) 따라서, 세 펄스들(P1, P2, PG1)이 중첩된 영역(S1)은 프리-시냅틱 펄스(P1)와 포스트-시냅틱 펄스(P2)가 중첩된 것보다 컷 영역(Sc1)만큼 작아진 면적을 가질 수 있다. Referring to (A), in one embodiment of the technical idea of the present invention, the first gating pulse (PG1) may have a size (AG1) larger than the size (A1) of the pre-synaptic pulse (P1). (A1 < AG1) Therefore, the area (S1) where the three pulses (P1, P2, PG1) overlap may have an area that is smaller by the cut area (Sc1) than the area where the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) overlap.

(B)를 참조하면, 본 발명의 기술적 사상의 일 실시예에서, 제2 게이팅 펄스(PG2)는 프리-시냅틱 펄스(P1)의 크기(A1)와 동일한 크기(AG2)를 가질 수 있다. (A1 = AG2) 따라서, 세 펄스들(P1, P2, PG2)이 중첩된 영역(S2)은 프리-시냅틱 펄스(P1)와 포스트-시냅틱 펄스(P2)가 중첩된 것보다 컷 영역(Sc2)만큼 작아진 면적을 가질 수 있다. Referring to (B), in one embodiment of the technical idea of the present invention, the second gating pulse (PG2) may have a size (AG2) that is the same as the size (A1) of the pre-synaptic pulse (P1). (A1 = AG2) Accordingly, the area (S2) where the three pulses (P1, P2, PG2) overlap may have an area that is smaller by the cut area (Sc2) than the area where the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) overlap.

(C)를 참조하면, 본 발명의 기술적 사상의 일 실시예에서, 제3 게이팅 펄스(PG3)는 프리-시냅틱 펄스(P1)의 크기(A1) 보다 작은 크기(AG3)를 가질 수 있다. (A1 > AG3) 따라서, 세 펄스들(P1, P2, PG3)이 중첩된 영역(S3)은 프리-시냅틱 펄스(P1)와 포스트-시냅틱 펄스(P2)가 중첩된 것보다 컷 영역(Sc3)만큼 작아진 면적을 가질 수 있다. Referring to (C), in one embodiment of the technical idea of the present invention, the third gating pulse (PG3) may have a size (AG3) smaller than the size (A1) of the pre-synaptic pulse (P1). (A1 > AG3) Accordingly, the area (S3) where the three pulses (P1, P2, PG3) overlap may have an area that is smaller by the cut area (Sc3) than the area where the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) overlap.

본 발명의 기술적 사상에 의하면, 게이팅 펄스들(PG1, PG2, PG3)의 모양 및 크기들(AG1, AG2, AG3)을 조절함으로써, 시냅스(30)의 멤리스터(35)를 강화시키기 위한 전류 값이 조절될 수 있다. 따라서, 시냅스(30)의 멤리스터(35)의 저한 변화율이 조절될 수 있으므로, 시냅스(30)의 멤리스터(35)가 정교하게 강화될 수 있다.According to the technical idea of the present invention, by controlling the shape and sizes (AG1, AG2, AG3) of the gating pulses (PG1, PG2, PG3), the current value for strengthening the memristor (35) of the synapse (30) can be controlled. Accordingly, since the low change rate of the memristor (35) of the synapse (30) can be controlled, the memristor (35) of the synapse (30) can be precisely strengthened.

도 3b는 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 다양한 지속 시간들을 갖는 삼각형 모양의 게이팅 펄스들(PG1, PG2, PG3)을 제공함에 따라 시냅스(30)의 멤리스터(35)의 저항 변화율을 조절하는 방법을 설명한다. FIG. 3b illustrates a method of controlling the resistance change rate of a memristor (35) of a synapse (30) by providing triangular gating pulses (PG1, PG2, PG3) with various durations to the gate electrode of a transistor (31) of the synapse (30).

도 3b를 참조하면, 펄스 타이밍들(tp)에서 프리-시냅틱 뉴런(10)으로부터 시냅스(30)의 트랜지스터(31)의 드레인 전극으로 프리-시냅틱 펄스(P1)가 제공될 수 있고, 포스트-시냅틱 뉴런(20)으로부터 시냅스(30)의 멤리스터(35)의 제2 전극으로 포스트-시냅틱 펄스(P2)가 제공될 수 있고, 및 컨트롤 블록(40)으로부터 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 다양한 지속 시간들(DG1, DG2, DG3)을 갖는 삼각형 모양의 게이팅 펄스들(PG1, PG2, PG3)이 각각 제공될 수 있다. 게이팅 펄스들(PG1, PG2, PG3)의 크기(AG) 및 발생 타이밍(tp)은 동일한 것으로 가정된다.Referring to FIG. 3b, a pre-synaptic pulse (P1) may be provided from a pre-synaptic neuron (10) to a drain electrode of a transistor (31) of a synapse (30) at pulse timings (tp), a post-synaptic pulse (P2) may be provided from a post-synaptic neuron (20) to a second electrode of a memristor (35) of a synapse (30), and triangular gating pulses (PG1, PG2, PG3) having various durations (DG1, DG2, DG3) may be provided from a control block (40) to a gate electrode of a transistor (31) of the synapse (30), respectively. The magnitudes (AG) and occurrence timings (tp) of the gating pulses (PG1, PG2, PG3) are assumed to be the same.

(A) 내지 (C)를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에서, 삼각형 모양의 게이팅 펄스들(PG1, PG2, PG3)의 지속 시간들(DG1, DG2, DG3)에 따라 각각, 펄스들(P1, P2, PG1-PG3)이 중첩된 영역들(S1-S3)은 프리-시냅틱 펄스(P1)와 포스트-시냅틱 펄스(P2)가 중첩된 면적보다 컷 영역들(Sc1-Sc3)만큼 작은 면적들을 가질 수 있다. 따라서, 시냅스(30)의 멤리스터(35)는 프리-시냅틱 펄스(P1) 및 포스트-시냅틱 펄스(P2)가 최대로 중첩한 경우들보다 저항 변화율이 낮아질 수 있다.Referring to (A) to (C), in various embodiments of the technical idea of the present invention, depending on the durations (DG1, DG2, DG3) of the triangular gating pulses (PG1, PG2, PG3), the regions (S1-S3) where the pulses (P1, P2, PG1-PG3) overlap each other may have areas smaller by the cut regions (Sc1-Sc3) than the areas where the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) overlap. Accordingly, the memristor (35) of the synapse (30) may have a lower resistance change rate than in cases where the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) overlap to the maximum.

도 3c는 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 다양한 펄스 타이밍들(t1, t2, t3)을 갖는 삼각형 모양의 게이팅 펄스들(PG1, PG2, PG3)을 제공함에 따라 시냅스(30)의 멤리스터(35)의 저항 변화율을 조절하는 방법을 설명한다. 게이팅 펄스들(PG1, PG2, PG3)의 크기(AG) 및 지속 시간(DG)은 동일한 것으로 가정된다. 또한, 본 발명의 기술적 사상을 쉽게 이해할 수 있도록, 게이팅 펄스들(PG1, PG2, PG3)의 크기(AG)가 프리-시냅틱 펄스(P1)의 크기(A1) 및/또는 포스트-시냅틱 펄스(P2)의 크기(A2) 보다 크고, 및 게이팅 펄스들(PG1, PG2, PG3)의 지속 시간(DG)이 프리-시냅틱 펄스(P1)의 지속 시간(D1) 및/또는 포스트-시냅틱 펄스(P2)의 지속 시간(D2)과 동일한 것으로 가정된다.FIG. 3c illustrates a method of controlling the resistance change rate of a memristor (35) of a synapse (30) by providing triangular gating pulses (PG1, PG2, PG3) having various pulse timings (t1, t2, t3) to the gate electrode of a transistor (31) of the synapse (30). The magnitude (AG) and duration (DG) of the gating pulses (PG1, PG2, PG3) are assumed to be the same. In addition, in order to easily understand the technical idea of the present invention, it is assumed that the size (AG) of the gating pulses (PG1, PG2, PG3) is larger than the size (A1) of the pre-synaptic pulse (P1) and/or the size (A2) of the post-synaptic pulse (P2), and the duration (DG) of the gating pulses (PG1, PG2, PG3) is equal to the duration (D1) of the pre-synaptic pulse (P1) and/or the duration (D2) of the post-synaptic pulse (P2).

도 3c를 참조하면, 펄스 타이밍들(tp)에서 프리-시냅틱 뉴런(10)으로부터 시냅스(30)의 트랜지스터(31)의 드레인 전극으로 프리-시냅틱 펄스(P1)가 제공될 수 있고, 포스트-시냅틱 뉴런(20)으로부터 시냅스(30)의 멤리스터(35)의 제2 전극으로 포스트-시냅틱 펄스(P2)가 제공될 수 있고, 및 컨트롤 블록(40)으로부터 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 다양한 발생 타이밍들(t1, t2, t3)에 삼각형 모양의 게이팅 펄스들(PG1, PG2, PG3)이 각각 제공될 수 있다. Referring to FIG. 3c, a pre-synaptic pulse (P1) may be provided from a pre-synaptic neuron (10) to a drain electrode of a transistor (31) of a synapse (30) at pulse timings (tp), a post-synaptic pulse (P2) may be provided from a post-synaptic neuron (20) to a second electrode of a memristor (35) of a synapse (30), and triangular gating pulses (PG1, PG2, PG3) may be provided from a control block (40) to a gate electrode of a transistor (31) of a synapse (30) at various generation timings (t1, t2, t3), respectively.

(A) 내지 (C)를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에서, 삼각형 모양의 게이팅 펄스들(PG1, PG2, PG3)의 발생 타이밍들(t1, t2, t3)에 따라 각각, 펄스들(P1, P2, PG1-PG3)이 중첩된 영역들(S1-S3)은 프리-시냅틱 펄스(P1)와 포스트-시냅틱 펄스(P2)가 중첩된 면적보다 컷 영역들(Sc1-Sc3)만큼 작은 면적들을 가질 수 있다. 따라서, 시냅스(30)의 멤리스터(35)는 프리-시냅틱 펄스(P1) 및 포스트-시냅틱 펄스(P2)가 최대로 중첩한 경우들보다 저항 변화율이 작아질 수 있다. Referring to (A) to (C), in various embodiments of the technical idea of the present invention, according to the generation timings (t1, t2, t3) of the triangular gating pulses (PG1, PG2, PG3), the regions (S1-S3) where the pulses (P1, P2, PG1-PG3) overlap each other may have areas smaller by the cut regions (Sc1-Sc3) than the areas where the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) overlap. Accordingly, the memristor (35) of the synapse (30) may have a resistance change rate smaller than in cases where the pre-synaptic pulse (P1) and the post-synaptic pulse (P2) overlap to the maximum.

본 발명의 기술적 사상의 다양한 확장된 실시예들에서, 시냅스(30)의 멤리스터(35)를 강화시키기 위하여, 포스트-시냅틱 펄스(P2)는 프리-시냅틱 펄스(P1)보다 상대적으로 낮은 양(+)의 전압을 가질 수도 있다. 예를 들어, 포스트-시냅틱 펄스(P2)는 프리-시냅틱 펄스(P1)보다 상대적으로 낮은 전압을 가질 수도 있다.In various extended embodiments of the technical idea of the present invention, in order to strengthen the memristor (35) of the synapse (30), the post-synaptic pulse (P2) may have a relatively lower positive (+) voltage than the pre-synaptic pulse (P1). For example, the post-synaptic pulse (P2) may have a relatively lower voltage than the pre-synaptic pulse (P1).

본 발명의 기술적 사상의 다양한 확장된 실시예들에서, 시냅스(30)의 멤리스터(35)를 억제시키기 위하여, 프리-시냅틱 펄스(P1)는 포스트-시냅틱 펄스(P2) 보다 상대적으로 낮은 음(-)의 전압을 가질 수도 있다. 예를 들어, 포스트-시냅틱 펄스(P2)는 프리-시냅틱 펄스(P1)보다 상대적으로 높은 전압을 가질 수도 있다.In various extended embodiments of the technical idea of the present invention, in order to suppress the memristor (35) of the synapse (30), the pre-synaptic pulse (P1) may have a relatively lower negative (-) voltage than the post-synaptic pulse (P2). For example, the post-synaptic pulse (P2) may have a relatively higher voltage than the pre-synaptic pulse (P1).

본 발명의 기술적 사상에 의하면, 시냅스(30)의 멤리스터(35)의 저항 변화율이 게이팅 펄스(PG)의 모양, 크기, 및 발생 타이밍 등에 따라 다양하게 조절될 수 있다.According to the technical idea of the present invention, the resistance change rate of the memristor (35) of the synapse (30) can be variously adjusted depending on the shape, size, and occurrence timing of the gating pulse (PG).

도 4는 본 발명의 기술적 사상의 다양한 실시예들에 의하여 프리-시냅틱 펄스(P1) 및/또는 포스트-시냅틱 펄스(P2)의 개수 당 시냅스(30)의 멤리스터(35)로 제공되는 전류의 크기를 개념적으로 나타낸 그래프이다. 도 4를 참조하면, 프리-시냅틱 펄스(P1) 및/또는 포스트-시냅틱 펄스(P2)가 시냅스(30)로 반복적으로 입력되면, 펄스들(P1, P2)의 누적 횟수가 증가할수록 시냅스(30)의 멤리스터(35)에 흐르는 전류가 증가할 수 있다. 즉, 시냅스(30)의 멤리스터(35)가 학습 및 강화됨에 따라 멤리스터(35)의 저항이 감소하고 전도도가 증가할 수 있다. G0를 참조하면, 종래 기술에서, 트랜지스터(31) 없이 멤리스터(35)만 가진 시냅스(30)가 학습되면서 멤리스터(35)에 흐르는 전류는 상대적으로 급격한 변화를 보일 수 있다. FIG. 4 is a graph conceptually showing the size of the current provided to the memristor (35) of the synapse (30) per the number of pre-synaptic pulses (P1) and/or post-synaptic pulses (P2) according to various embodiments of the technical idea of the present invention. Referring to FIG. 4, when the pre-synaptic pulses (P1) and/or the post-synaptic pulses (P2) are repeatedly input to the synapse (30), the current flowing to the memristor (35) of the synapse (30) may increase as the cumulative number of pulses (P1, P2) increases. That is, as the memristor (35) of the synapse (30) learns and is strengthened, the resistance of the memristor (35) may decrease and the conductivity may increase. Referring to G0, in the prior art, when a synapse (30) having only a memristor (35) without a transistor (31) is learned, the current flowing through the memristor (35) may show a relatively rapid change.

G1은 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 삼각형 모양을 가진 게이트 펄스(PG)를 입력하여 얻은 시냅스(30)의 멤리스터(35)의 전류 변화를 나타내는 그래프이고, G2는 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 삼각형 모양을 가진 게이트 펄스(PG)를 프리-시냅틱 펄스(P1) 및 포스트-시냅틱 펄스(P2)의 발생 타이밍(tp)으로부터 지연된 발생 타이밍(t2)에 입력하여 얻은 시냅스(30)의 멤리스터(35)의 전류 변화를 나타내는 그래프이다. G1 및 G2를 참조하면, 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 다양한 크기 및/또는 모양을 가진 게이팅 펄스들(PG)을 다양한 발생 타이밍들에 입력함으로써 시냅스(30)의 멤리스터(35)의 저항 변화율이 조절될 수 있다. 따라서, 시냅스(30)의 멤리스터(35)는 정교하고 세밀한 학습 레벨들을 가질 수 있다.G1 is a graph showing the current change of the memristor (35) of the synapse (30) obtained by inputting a gate pulse (PG) having a triangle shape to the gate electrode of the transistor (31) of the synapse (30), and G2 is a graph showing the current change of the memristor (35) of the synapse (30) obtained by inputting a gate pulse (PG) having a triangle shape to the gate electrode of the transistor (31) of the synapse (30) at a delayed generation timing (t2) from the generation timing (tp) of the pre-synaptic pulse (P1) and the post-synaptic pulse (P2). Referring to G1 and G2, the resistance change rate of the memristor (35) of the synapse (30) can be controlled by inputting gating pulses (PG) having various sizes and/or shapes to the gate electrode of the transistor (31) of the synapse (30) at various generation timings. Therefore, the memristor (35) of the synapse (30) can have sophisticated and detailed learning levels.

도 5a는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자를 개념적으로 도시한 블록다이아그램이고, 및 도 5b는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 동작을 설명하기 위하여 뉴로모픽 소자의 일부를 상세하게 도시한 블록 다이아그램이다. 도 5a 및 5b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자(neuromorphic device)는 다수 개의 프리-시냅틱 뉴런들(10)(pre-synaptic neurons), 다수 개의 포스트-시냅틱 뉴런들(20)(post-synaptic neurons), 다수 개의 시냅스들(30)(synapses), 다수 개의 컨트롤 블록들(40), 프리-시냅틱 뉴런들(10) 중 하나와 다수 개의 시냅스들(30)을 전기적으로 연결하는 다수 개의 로우 라인들(15), 포스트-시냅틱 뉴런들(20) 중 하나와 다수 개의 시냅스들(30)을 전기적으로 연결하는 다수 개의 컬럼 라인들(25), 및 컨트롤 블록들(40) 중 하나와 다수 개의 시냅스들(30)을 연결하는 컨트롤 라인들(45)을 포함할 수 있다. 컨트롤 라인들(45)은 로우 라인들(15)과 평행하도록 배치될 수 있다. 즉, 동일한 로우 라인(15)을 공유하는 시냅스들(30)은 동일한 컨트롤 라인(45)을 공유할 수 있다. 도 1b와 비교하여, 로우 라인들(15)과 평행하게 연장하는 컨트롤 라인들(45)은 동일한 로우 라인(15) 상에 배치된 시냅스들(30)의 트랜지스터들(31)의 게이트 전극들과 전기적으로 연결될 수 있다. FIG. 5a is a block diagram conceptually illustrating a neuromorphic device according to one embodiment of the technical idea of the present invention, and FIG. 5b is a block diagram illustrating in detail a part of a neuromorphic device to explain the operation of the neuromorphic device according to one embodiment of the technical idea of the present invention. Referring to FIGS. 5A and 5B , a neuromorphic device according to an embodiment of the technical idea of the present invention may include a plurality of pre-synaptic neurons (10), a plurality of post-synaptic neurons (20), a plurality of synapses (30), a plurality of control blocks (40), a plurality of row lines (15) electrically connecting one of the pre-synaptic neurons (10) to the plurality of synapses (30), a plurality of column lines (25) electrically connecting one of the post-synaptic neurons (20) to the plurality of synapses (30), and control lines (45) connecting one of the control blocks (40) to the plurality of synapses (30). The control lines (45) may be arranged parallel to the row lines (15). That is, synapses (30) sharing the same row line (15) can share the same control line (45). Compared to Fig. 1b, the control lines (45) extending parallel to the row lines (15) can be electrically connected to the gate electrodes of the transistors (31) of the synapses (30) arranged on the same row line (15).

도 6a는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자를 개념적으로 도시한 블록 다이아그램이고, 및 도 6b는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 동작을 설명하기 위하여 뉴로모픽 소자의 일부를 상세하게 도시한 블록 다이아그램이다.FIG. 6a is a block diagram conceptually illustrating a neuromorphic device according to one embodiment of the technical idea of the present invention, and FIG. 6b is a block diagram illustrating in detail a part of a neuromorphic device to explain the operation of the neuromorphic device according to one embodiment of the technical idea of the present invention.

도 6a 및 6b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자(neuromorphic device)는 도 1a 및 1b, 및 도 5a 및 5b에 도시된 뉴로모픽 소자들과 비교하여, 시냅스들(30)은 각각, 병렬로 연결된 두 개의 트랜지스터들(31R, 31C), 및 두 개의 트랜지스터들(31R, 31C)과 직렬로 연결된 멤리스터(35)를 포함할 수 있다. 구체적으로 로우 트랜지스터(31R)의 드레인 전극과 컬럼 트랜지스터(31C)의 드레인 전극이 전기적으로 연결될 수 있고, 및 로우 트랜지스터(31R)의 소스 전극과 컬럼 트랜지스터(31C)의 소스 전극이 전기적으로 연결될 수 있다. Referring to FIGS. 6A and 6B, a neuromorphic device according to an embodiment of the technical idea of the present invention may, compared to the neuromorphic devices illustrated in FIGS. 1A and 1B and 5A and 5B, each of the synapses (30) may include two transistors (31R, 31C) connected in parallel, and a memristor (35) connected in series with the two transistors (31R, 31C), respectively. Specifically, a drain electrode of the row transistor (31R) may be electrically connected to a drain electrode of the column transistor (31C), and a source electrode of the row transistor (31R) may be electrically connected to a source electrode of the column transistor (31C).

상기 뉴로모픽 소자는 시냅스들(30)의 로우 트랜지스터들(31R)의 게이트 전극들과 연결된 로우 컨트롤 라인들(45R) 및 컬럼 트랜지스터들(31C)의 게이트 전극들과 연결된 컬럼 컨트롤 라인들(45C)을 포함할 수 있다. The neuromorphic element may include row control lines (45R) connected to gate electrodes of row transistors (31R) of synapses (30) and column control lines (45C) connected to gate electrodes of column transistors (31C).

따라서, 로우 방향 및/또는 컬럼 방향에서 독립적으로 시냅스들(30)의 트랜지스터들(31R, 31C)의 게이트 전극들로 게이팅 펄스들이 입력될 수 있다.Accordingly, gating pulses can be input to the gate electrodes of the transistors (31R, 31C) of the synapses (30) independently in the row direction and/or the column direction.

도 7은 본 발명의 기술적 사상의 일 실시예에 따른 패턴 인식 시스템(900)을 개념적으로 도시한 블록다이아그램이다. 예를 들어, 상기 패턴 인식 시스템(900)은 음성 인식 시스템(speech recognition system), 영상 인식 시스템(imaging recognition system), 코드 인식 시스템(code recognition system), 신호 인식 시스템(signal recognition system), 또는 기타 다양한 패턴들을 인식하기 위한 시스템들 중 하나일 수 있다. FIG. 7 is a block diagram conceptually illustrating a pattern recognition system (900) according to one embodiment of the technical idea of the present invention. For example, the pattern recognition system (900) may be a speech recognition system, an imaging recognition system, a code recognition system, a signal recognition system, or one of other systems for recognizing various patterns.

도 7을 참조하면, 본 발명의 기술적 사상의 일 실시예의 패턴 인식 시스템(900)은 중앙 처리 유닛(910), 메모리 유닛(920), 통신 제어 유닛(930), 네트워크(940), 출력 유닛(950), 입력 유닛(960), 아날로그-디지털 변환기(970), 뉴로모픽 유닛(980), 및/또는 버스(990)를 포함할 수 있다. Referring to FIG. 7, a pattern recognition system (900) of one embodiment of the technical idea of the present invention may include a central processing unit (910), a memory unit (920), a communication control unit (930), a network (940), an output unit (950), an input unit (960), an analog-to-digital converter (970), a neuromorphic unit (980), and/or a bus (990).

중앙 처리 유닛(910)은 뉴로모픽 유닛(980)의 학습을 위하여 다양한 신호를 생성 및 전달하고, 및 뉴로모픽 유닛(980)으로부터의 출력에 따라 음성, 영상 등과 같은 패턴을 인식하기 위한 다양한 처리 및 기능을 수행할 수 있다. 상기 중앙 처리 유닛(910)은 메모리 유닛(920), 통신 제어 유닛(930), 출력 유닛(950), 아날로그-디지털 변환기(970) 및 뉴로모픽 유닛(980)과 버스(990)을 통하여 연결될 수 있다. The central processing unit (910) can generate and transmit various signals for learning of the neuromorphic unit (980), and perform various processing and functions for recognizing patterns such as voices and images according to outputs from the neuromorphic unit (980). The central processing unit (910) can be connected to a memory unit (920), a communication control unit (930), an output unit (950), an analog-to-digital converter (970), and the neuromorphic unit (980) through a bus (990).

메모리 유닛(920)은 패턴 인식 시스템(900)에서 저장이 요구되는 다양한 정보를 저장할 수 있다. 메모리 유닛(920)은 디램(DRAM) 또는 에스램(SRAM) 같은 휘발성 메모리 소자, 피램(PRAM), 엠램(MRAM), 알이램(ReRAM), 또는 낸드 플래시 메모리(NAND flash memory) 같은 비휘발성 메모리, 또는 하드 디스크 드라이브(HDD) 또는 솔리드 스테이트 드라이브(SSD) 같은 다양한 기억 유닛들 중 적어도 하나를 포함할 수 있다. The memory unit (920) can store various information that is required to be stored in the pattern recognition system (900). The memory unit (920) can include at least one of various memory units, such as volatile memory devices such as DRAM or SRAM, nonvolatile memory devices such as PRAM, MRAM, ReRAM, or NAND flash memory, or hard disk drives (HDD) or solid state drives (SSD).

통신 제어 유닛(930)은 인식된 음성, 영상 등의 데이터를 네트워크(940)를 통하여 다른 시스템의 통신 제어 유닛으로 전송하거나 및/또는 수신할 수 있다. The communication control unit (930) can transmit and/or receive recognized voice, image, etc. data to a communication control unit of another system via a network (940).

출력 유닛(950)은 인식된 음성, 영상 등의 데이터를 다양한 방식으로 출력할 수 있다. 예컨대, 출력 유닛(950)은 스피커, 프린터, 모니터, 디스플레이 패널, 빔 프로젝터, 홀로그래머, 또는 기타 다양한 출력 장치를 포함할 수 있다.The output unit (950) can output recognized data such as voice and image in various ways. For example, the output unit (950) can include a speaker, a printer, a monitor, a display panel, a beam projector, a hologrammer, or other various output devices.

입력 유닛(960)은 마이크로폰, 카메라, 스캐너, 터치 패드, 키보드, 마우스, 마우스 펜, 또는 다양한 센서들 중 적어도 하나를 포함할 수 있다. The input unit (960) may include at least one of a microphone, a camera, a scanner, a touch pad, a keyboard, a mouse, a mouse pen, or various sensors.

아날로그-디지털 변환기(970)는 입력 장치(960)로부터 입력된 아날로그 데이터를 디지털 데이터로 변환할 수 있다. An analog-to-digital converter (970) can convert analog data input from an input device (960) into digital data.

뉴로모픽 유닛(980)은 아날로그-디지털 변환기(970)로부터 출력된 데이터를 이용하여 학습, 인식 등을 수행할 수 있고, 인식된 패턴에 대응하는 데이터를 출력할 수 있다. 뉴로모픽 유닛(980)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 뉴로모픽 소자들 중 적어도 하나를 포함할 수 있다. The neuromorphic unit (980) can perform learning, recognition, etc. using data output from the analog-to-digital converter (970), and can output data corresponding to the recognized pattern. The neuromorphic unit (980) can include at least one of the neuromorphic elements according to various embodiments of the technical idea of the present invention.

이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Above, while the embodiments of the present invention have been described with reference to the attached drawings, those skilled in the art to which the present invention pertains will understand that the present invention can be implemented in other specific forms without changing the technical idea or essential features thereof. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

10: 프리-시냅틱 뉴런 15: 로우 라인
20: 포스트-시냅틱 뉴런 25: 컬럼 라인
30: 시냅스 31: 트랜지스터
31R: 로우 트랜지스터 31C: 컬럼 트랜지스터
35: 멤리스터 40: 컨트롤 블록
40R: 로우 컨트롤 블록 40C: 컬럼 컨트롤 블록
45: 컨트롤 라인 45R: 로우 컨트롤 라인
45C: 컬럼 컨트롤 라인
P1: 프리-시냅틱 펄스
P2: 포스트-시냅틱 펄스
PG: 게이팅 펄스10: Pre-synaptic neuron 15: Low line
20: Post-synaptic neuron 25: Column line
30: Synapse 31: Transistor
31R: Low transistor 31C: Column transistor
35: Memristor 40: Control block
40R: Row Control Block 40C: Column Control Block
45: Control line 45R: Low control line
45C: Column Control Line
P1: Pre-synaptic pulse
P2: Post-synaptic pulse
PG: Gating Pulse

Claims

A large number of pre-synaptic neurons;
Row lines extending in the first direction from the above plurality of pre-synaptic neurons;
Multiple post-synaptic neurons;
Column lines extending in the second direction from the above plurality of post-synaptic neurons;
A plurality of synapses arranged on the intersections of the above row lines and the above column lines;
a plurality of first control blocks; and
A neuromorphic device comprising first control lines extending from said control blocks and electrically connected to said synapses.

In the first paragraph,
Each of the above multiple synapses is a neuromorphic element comprising a first transistor and a memristor.

In the second paragraph,
The gate electrode of the first transistor is electrically connected to the first control line,
The drain electrode of the first transistor is electrically connected to the row line,
The source electrode of the first transistor is connected to the first electrode of the memristor, and
A neuromorphic element in which the second electrode of the above memristor is electrically connected to the column line.

In the second paragraph,
A neuromorphic device wherein each of the plurality of synapses further comprises a second transistor connected in parallel with the first transistor.

In paragraph 4,
The drain electrode of the first transistor and the drain electrode of the second transistor are connected, and
A neuromorphic device in which the source electrode of the first transistor and the source electrode of the second transistor are connected.

In paragraph 5,
a second control line connected to the gate electrode of the second transistor; and
A neuromorphic device further comprising second control blocks connected to the second control line.

In the first paragraph,
The above column lines and the above first control lines are parallel to each other,
A neuromorphic device wherein said synapses are simultaneously connected to one of said column lines and one of said first control lines.

In the first paragraph,
The above control block is a neuromorphic element including a pulse generation circuit and a timing controller.

A first pulse is input from the pre-synaptic neuron through the low line to the drain electrode of the first transistor of the synapse,
A second pulse is input from a post-synaptic neuron through a column line to a second electrode of a memristor having a first electrode connected to the source electrode of the first transistor of the synapse, and
Including inputting a first gating pulse to the gate electrode of the first transistor through a first control line from the first control block ,
The first pulse is input to the drain electrode of the first transistor at the first timing,
The second pulse is input to the second electrode of the memristor at the second timing,
The above gating pulse is input to the gate electrode of the first transistor at the third timing, and
A method for controlling the resistance change rate of a neuromorphic element in which the first pulse, the second pulse, and the gating pulse overlap .

In Article 9,
The above gating pulse is a method for controlling the rate of change of resistance of a neuromorphic device having a square shape.

In Article 10,
A method for controlling the rate of change of resistance of a neuromorphic device, wherein the gating pulse comprises N pulses having a voltage different from the voltage of the first pulse.

In Article 10,
A method for controlling the rate of change of resistance of a neuromorphic device, wherein the gating pulse comprises N pulses having different occurrence timings from the occurrence timings of the first pulse.

In Article 10,
A method of controlling the rate of change of resistance of a neuromorphic device, wherein the gating pulse comprises pulses having a duration different from the duration of the first pulse.

In Article 9,
The above gating pulse is a method for controlling the rate of change of resistance of a neuromorphic device having a triangular shape.

In Article 14,
A method for controlling the rate of change of resistance of a neuromorphic device, wherein the gating pulse comprises N pulses having different occurrence timings from the occurrence timings of the first pulse.

In Article 14,
A method for controlling the rate of change of resistance of a neuromorphic device, wherein the gating pulse comprises N pulses having a voltage different from the voltage of the first pulse.

In Article 14,
A method of controlling the rate of change of resistance of a neuromorphic device, wherein the gating pulse comprises pulses having a duration different from the duration of the first pulse.

delete

A first pulse is input from the pre-synaptic neuron through the low line to the drain electrode of the first transistor of the synapse,
A second pulse is input from a post-synaptic neuron through a column line to a second electrode of a memristor having a first electrode connected to the source electrode of the first transistor of the synapse, and
Including inputting a first gating pulse to the gate electrode of the first transistor through a first control line from the first control block,
A method for controlling the rate of change of resistance of a neuromorphic device, wherein at least one of the magnitude, shape, or occurrence timing of the first gating pulse is different from at least one of the magnitudes, shapes, or occurrence timings of the first pulse and the second pulse.

In Article 19,
Further comprising a second transistor connected in parallel with the first transistor,
The above first pulse is input to the drain electrode of the second transistor,
Further comprising inputting a second gating pulse to the gate electrode of the second transistor through a second control line from the second control block,
A method for controlling the rate of change of resistance of a neuromorphic device, wherein at least one of the magnitude, shape, or occurrence timing of the second gating pulse is different from at least one of the magnitudes, shapes, or occurrence timings of the first pulse and the second pulse.