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KR102704902B1 - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

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KR102704902B1
KR102704902B1 KR1020180160348A KR20180160348A KR102704902B1 KR 102704902 B1 KR102704902 B1 KR 102704902B1 KR 1020180160348 A KR1020180160348 A KR 1020180160348A KR 20180160348 A KR20180160348 A KR 20180160348A KR 102704902 B1 KR102704902 B1 KR 102704902B1
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Abstract

일부 실시예들에 따른 반도체 소자 제조 방법은 웨이퍼, 상기 웨이퍼 상에 배치되고 복수개의 정렬 마크들 및 복수개의 오버레이 마크들을 포함하는 제1 층, 상기 제1 층 상에 배치된 제2 층, 상기 제2 층 상에 배치된 포토 레지스트 물질층을 포함하는 반도체 구조를 리소그래피 장치에 제공하는 단계; 상기 복수개의 정렬 마크들을 이용하여 상기 포토 레지스트 물질층을 노광하는 단계; 상기 포토 레지스트 물질층을 현상하여 상기 복수개의 오버레이 마크들 중 적어도 일부와 부분적으로 중첩되는 복수개의 오버레이 주형들을 형성하는 단계; 및 상기 오버레이 마크들 및 상기 오버레이 주형에 설정된 파장 대역을 포함하는 광을 조사하여 상기 제1 층 및 상기 제2 층의 정합성의 오차인 오버레이를 측정하는 단계를 포함할 수 있다.

Description

반도체 소자 제조 방법{Semiconductor device manufacturing method}
본 발명의 기술적 사상은 반도체 소자 제조 방법에 관한 것이다. 보다 구체적으로, 공정 모니터링이 가능한 반도체 소자 제조 방법에 관한 것이다.
반도체 소자를 제조하기 위해서는, 반도체 물질등으로 구성된 웨이퍼에 다양한 반도체 공정들이 수행된다. 반도체 공정은 예컨대, 웨이퍼 상에 물질막을 퇴적하는 퇴적 공정, 웨이퍼 상에 패턴을 정의하기 위한 포토리소그라피 공정, 웨이퍼의 물질층을 식각하는 식각 공정, 및 웨이퍼에 불순물들을 주입하는 공정 등을 포함할 수 있다. 이러한 반도체 공정들을 수행함으로써 반도체 소자는 디자인된 레이아웃(layout)에 따라 형성될 수 있다. 반도체 공정들을 수행한 후에, 반도체 공정의 진행 상태 및 불량 유무를 파악하기 위한 다양한 방법들이 연구되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는 신뢰성이 제고된 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한, 일부 실시예들에 따른 반도체 소자 제조 방법은, 웨이퍼, 상기 웨이퍼 상에 배치되고 복수개의 정렬 마크들 및 복수개의 오버레이 마크들을 포함하는 제1 층, 상기 제1 층 상에 배치된 제2 층, 상기 제2 층 상에 배치된 포토 레지스트 물질층을 포함하는 반도체 구조를 리소그래피 장치에 제공하는 단계; 상기 복수개의 정렬 마크들을 이용하여 상기 포토 레지스트 물질층을 노광하는 단계; 상기 포토 레지스트 물질층을 현상하여 상기 복수개의 오버레이 마크들 중 적어도 일부와 부분적으로 중첩되는 복수개의 오버레이 주형들을 형성하는 단계; 및 상기 오버레이 마크들 및 상기 오버레이 주형에 설정된 파장 대역을 포함하는 광을 조사하여 상기 제1 층 및 상기 제2 층의 정합성의 오차인 오버레이를 측정하는 단계를 포함할 수 있다.
일부 실시예들에 따른 반도체 소자 제조 방법은, 웨이퍼 상에 복수개의 오버레이 마크들을 포함하는 제1 층, 상기 제1 층 상에 배치된 제2 층 및 상기 제2 층 상에 배치되고 오버레이 주형을 포함하는 포토 레지스트 패턴을 제공하는 단계; 상기 오버레이 마크들 및 상기 오버레이 주형에 설정된 파장 대역을 포함하는 광을 조사하여 회절 시키는 단계; 및 회절된 상기 광을 파장에 따라 분광하는 단계를 포함할 수 있다.
복수개의 오버레이 마크들을 포함하는 제1 층, 상기 제1 층 상에 배치된 제2 층 및 상기 제2 층 상에 배치되고 오버레이 주형을 포함하는 포토 레지스트 패턴을 포함하는 반도체 구조의 층간 정합성의 오차인 오버레이를 측정하기 위한 복수개의 오버레이 측정용 파장들을 선택하는 단계; 상기 오버레이 마크들 및 상기 오버레이 주형에 설정된 상기 복수개의 오버레이 측정용 파장들을 포함하는 파장 대역을 갖는 광을 반도체 구조에 조사하여 회절시키는 단계; 및 회절된 상기 광을 파장에 따라 분광하는 단계를 포함하되, 상기 복수개의 오버레이 측정용 파장들을 선택하는 단계는 상기 반도체 구조의 파장에 따른 오버레이 값인 오버레이 스펙트럼을 제공할 수 있다.
본 발명의 기술적 사상에 따르면, 신뢰도가 제고된 오버레이 인덱스를 제공할 수 있고 이를 이용하여 실시간 공정 모니터링이 가능하다. 이에 따라 포토 리소그래피 공정의 실시간 모니터링이 가능한 반도체 소자 제조방법을 제공할 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자 제조 방법에 사용될 수 있는 리소그래피 장치를 개략적으로 도시한 단면도이다.
도 2는 도 1의 리소그래피 장치를 포함하는 리소그래피 셀 또는 클러스터를 설명하기 위한 개략적인 평면도이다.
도 3 및 4는 일부 실시예들에 따라 제조될 수 있는 메모리 칩 및 로직 칩의 웨이퍼 내의 풀 샷의 구성과 칩들을 보여주는 평면도들이다.
도 5는 일부 실시예들에 따른 반도체 소자 제조방법을 설명하기 위한 평면도이다.
도 6a 내지 도 6c는 DBO(Diffraction based overlay) 기술에 대해 설명하기 위한 개념도들이다.
도 7a 내지 도 7d는 비교예의 DBO 기술에 대해 설명하기 위한 개념도들이다.
도 8은 일부 실시예들에 따른 공정 모니터링 방법을 설명하기 위한 순서도이다.
도 9a 및 도 9b는 일부 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 그래프들이다.
도 10은 일부 실시예들에 따른 오버레이의 측정을 설명하기 위한 단면도이다.
도 11a 내지 도 11d는 일부 실시예들에 따른 공정 모니터링 방법의 효과를 설명하기 위한 그래프들이다.
도 12a 및 도 12b는 공정 오차의 유형에 따른 오버레이 스펙트럼의 변화 양상을 설명하기 위한 그래프들이다.
도 13 및 도 14는 일부 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 일부 실시예들에 따른 반도체 소자 제조 방법 및 모니터링 공정이 수행에 사용될 수 있는 리소그래피 장치(LA)를 개략적으로 도시한 단면도이다.
리소그래피 장치(LA)는 소스(SO), 일루미네이터(IL), 패터닝 디바이스(MA) 제1 위치 설정기(PM), 마스크 테이블(MT), 제2 위치 설정기(PW), 웨이퍼 테이블(WT) 및 투영 시스템(PL)을 포함할 수 있다.
여기서 리소그래피 장치(LA) 내부에 배치된 웨이퍼(W)의 상면과 실질적으로 평행하고 서로 실질적으로 수직한 두 방향을 제1 및 제2 방향(X 방향, Y 방향)으로 정의한다. 또한 웨이퍼의 상면과 실질적으로 수직한 방향을 제3 방향(Z 방향)으로 정의한다. 방향에 대한 정의는 별다른 언급이 없는 한, 이하 모든 도면에 대해 동일하다.
소스(SO)는 예컨대, 자외선, 엑시머 레이저 빔, EUV 광 (극 자외선), X 선 또는 전자선 등의 방사선 빔(B)을 방출할 수 있다. 경우에 따라, 소스(SO)는 리소그래피 장치(LA)의 일부 구성요소 이거나, 별도의 구성요소일 수 있다. 소스가 엑시머 레이저인 경우, 소스(SO)는 리소그래피 장치(LA)와는 별도의 구성일 수 있다. 이 경우 방사선 빔(B)은 빔 익스팬더를 포함하는 빔 전달 시스템(BD)에 의해, 소스(SO)로부터 일루미네이터(IL)에 전달된다. 소스(SO)가 수은 램프인 경우, 소스(SO)는 리소그래피 장치(LA)에 포함될 수 있다.
일루미네이터(IL)는 소스(SO)로부터 방사선 빔(B)을 수용할 수 있다. 일루미네이터(IL)는 방사선 빔(B)의 방향을 설정된 방향으로 지향시키거나, 방사선 빔(B)의 형상을 성형하거나, 또는 제어할 수 있다. 일부 실시예들에 따르면, 일루미네이터(IL)는 굴절 타입, 반사 타입, 자기 타입, 전자기 타입, 정전기 타입 또는, 그 조합들과 같은 다양한 형태의 광학 구성요소들을 포함할 수 있다. 일루미네이터(IL)는 방사선 빔(B)의 각도에 따른 세기 분포를 조정하는 조정기(AD)를 포함할 수 있다. 조정기(AD)는 일루미네이터(IL)의 퓨필(pupil) 평면의 세기 분포의 외반경 및/또는 내반경 크기 등을 조정할 수 있다. 일루미네이터(IL)는 방사선 빔(B)의 단면이 원하는 균일성(uniformity) 및 세기 분포를 갖도록 방사선 빔을 조절할 수 있다.
마스크 테이블(MT)은 패터닝 디바이스(MA)를 지지할 수 있다. 마스크 테이블(MT)은 패터닝 디바이스(MA)를 유지하기 위해 기계식, 진공식, 정전기식, 또는 임의의 다양한 클램핑 기술들을 이용할 수 있다. 일부 실시예들에 따르면, 마스크 테이블(MT)은 고정 프레임 또는 테이블일 수 있다. 다른 일부 실시예들에 따르면, 마스크 테이블(MT)은 이동 가능한 프레임 또는 테이블일 수 있다. 마스크 테이블(MT)은, 패터닝 디바이스(MA)를 투영 시스템(PL)에 대해 설정된 위치에 위치시킬 수 있다. 방사선 빔(B)은 마스크 테이블(MT)에 의해 지지되는 패터닝 디바이스(MA)에 입사될 수 있다. 패터닝 디바이스(MA)에 입사된 방사선 빔(B)의 단면은, 패터닝 디바이스(MA) 의해 설정된 형상으로 변경될 수 있다. 투영 시스템(PL)은 굴절 타입, 반사 타입, 카타디옵트릭 타입, 자기 타입, 전자기 타입 및 정전기 광학 타입 및 그들 중 적어도 일부의 그 조합을 포함할 수 있다.
일부 실시예들에 따르면, 패터닝 디바이스(MA)는 투과형 또는 반사형일 수 있다. 패터닝 디바이스(MA)는 예컨대, 마스크, 프로그래머블 거울 어레이, 및 프로그래머블 LCD 패널들 중 어느 하나일 수 있다. 패터닝 디바이스(MA)가 마스크 타입인 경우, 패터닝 디바이스(MA)는 바이너리(binary) 타입, 교번 위상-시프트 타입 및 감쇠 위상-시프트 타입과, 또는 다양한 하이브리드 타입 중 어느 하나일 수 있으나 이에 제한되지 않는다.
패터닝 디바이스(MA)가 프로그래머블 거울 어레이인 경우, 패터닝 디바이스(MA)는 예컨대, 매트릭스 형태로 배치된 소형 거울들의 세트를 포함할 수 있다. 패터닝 디바이스(MA)에 포함된 각각의 소형 거울들은 개별적으로 기울어져 상기 소형 거울들에 입사하는 방사선 빔을 서로 상이한 방향으로 반사시킬 수 있다. 기울어진 상기 각각의 소형 거울들은 거울 매트릭스에 의해 반사되는 방사선 빔(B)에 패턴을 형성할 수 있다.
이어서, 방사선 빔(B)은 투영 시스템(PL)을 통과할 수 있다. 투영 시스템(PL)은 방사선 빔(B)을 웨이퍼(W)의 타겟부(C) 상에 포커스시킬 수 있다. 일부 실시예들에 따르면, 제2 위치 설정기(PW) 및 위치 센서(IF)는 웨이퍼 테이블(WT) 상에 배치된 웨이퍼(W)의 타겟부(C) 상에 방사선 빔(B)이 순차적으로 포커스 되도록 웨이퍼 테이블(WT)을 구동시킬 수 있다. 도 1을 참조하면, 리소그래피 장치(LA)가 하나의 웨이퍼 테이블(WT) 및 제2 위치 설정기(PW)를 포함하는 것으로 도시되었으나 이에 제한되는 것은 아니다. 리소그래피 장치(LA)는 복수개(예컨대, 2 개)의 웨이퍼 테이블 및 제2 위치 설정기를 포함할 수 있고, 이 경우 서로 다른 웨이퍼 테이블 상에 배치된 웨이퍼들이 교대로, 그리고 순차적으로 노광될 수 있다.
일부 실시예들에 따르면, 제2 위치 설정기(PW)는 디자인된 회로 패턴을 구현하기 위해 웨이퍼 테이블(WT)을 구동시킬 수 있다. 일부 실시예들에 따르면, 제2 위치 설정기(PW)는 웨이퍼(W) 상의 설정된 위치에 방사선 빔이 포커싱 되도록 웨이퍼 테이블(WT)을 구동시킬 수 있다. 상기 웨이퍼 상의 설정된 위치는 웨이퍼 정렬 마크들(P1, P2)을 이용하여 산출한 모델 함수로부터 규정될 수 있다. 여기서 모델 함수는 웨이퍼 정렬 마크들(P1, P2)에 의해 식별된 위치들의 함수, 또는 상기 식별된 위치들로부터 웨이퍼 상의 임의의 구성요소의 식별된 위치에 대한 함수이다. 제2 위치 설정기(PW)는 리소그래피 공정에 의해 웨이퍼(W) 상에 형성되는 층이 하지층(underlying layer)과 서로 정렬되어 정상적으로 작동하는 반도체 소자가 형성되도록 웨이퍼 테이블(WT)을 구동시킬 수 있다.
일부 실시예들에 따르면, 투영 시스템(PL)과 웨이퍼(W) 사이의 공간이 물과 같이 높은 굴절률을 갖는 액체로 채워질 수 있다. 경우에 따라 웨이퍼(W)의 적어도 일부가 상기 액체에 의해 커버될 수 있다. 상기의 액체는 침지 액체라 지칭되며, 침지 액체는 예를 들어 패터닝 디바이스(MA)와 투영 시스템(PL) 사이와 같이 리소그래피 장치 내의 다른 공간들을 채울 수 있다. 이때 침지됨은, 단순히 웨이퍼(W)가 액체에 잠겨 있는 것뿐만 아니라, 침지 액체가 노광을 수행하기 위한 방사선 빔(B)의 경로 상에 놓이는 것을 의미할 수도 있다.
마스크 라이브러리(mask library)로부터 인출된 패터닝 디바이스(MA)는 노광 공정을 수행하는 동안 방사선 빔(B)의 경로 상에 위치하도록 제1 위치 설정기(PM) 및 추가적인 위치 센서에 의해 정확하게 이동될 수 있다.
리소그래피 장치(LA)가 스텝퍼 모드로 동작하는 경우, 마스크 테이블(MT) 및 웨이퍼 테이블(WT)은 정지 상태로 유지된 채, 방사선 빔에 설정된 전체 패턴이 한번에 타겟부(C) 상에 투영된다. 패터닝 디바이스(MA) 및 웨이퍼(W)는 패터닝 디바이스(MA) 상에 형성된 마스크 정렬 마크(M1, M2) 및 웨이퍼(W) 상에 형성된 기판 정렬 마크 (P1, P2)를 사용하여 정렬될 수있다. 여기서, 타겟부(C)는 도 3 및 도4를 참조하여 설명하는 풀 샷 또는 부분 샷일 수 있다. 그 후, 웨이퍼 테이블(WT)은 다른 타겟부(C)가 노광될 수 있도록 웨이퍼(W)의 상면에 대해 수평한 방향으로 이동한다. 스텝 모드에서, 노광 필드의 최대 크기는 노광 시 이미징되는 타겟부(C)의 크기를 규정한다.
리소그래피 장치(LA)가 스캔 모드로 동작하는 경우, 방사선 빔(B)이 타겟부(C) 상에 투영되는 동안 마스크 테이블(MT) 및 웨이퍼 테이블(WT)은 동기화되어 상대 운동할 수 있다. 마스크 테이블(MT)에 대한 웨이퍼 테이블(WT)의 상대 운동의 속도 및 방향은 투영 시스템(PL)의 확대(또는 축소) 및 이미지 반전 특성에 의하여 결정될 수 있다. 스캔 모드에서, 노광 필드의 최대 크기는 노광 시 타겟부(C)의 수평 방향 폭을 제한할 수 있다.
패터닝 디바이스(MA)는 프로그래머블 거울 어레이, 및 프로그래머블 LCD 패널들을 포함하는 프로그래머블 패터닝 디바이스인 경우, 노광 공정이 수행되는 동안 마스크 테이블(MT)은 정지된 상태로 유지한 채, 웨이퍼 테이블(WT)이 이동하거나 스캐닝되어 타겟부(C) 상에 방사선 빔(B)이 포커스 될 수 있다. 이 경우, 방사선 빔(B)은 펄스화된 소스일 수 있다. 패터닝 디바이스(MA)는 웨이퍼 테이블(WT)의 이동에 따라 방사선 빔(B)에 새로운 단면을 설정하도록 업데이트될 수 있다.
도 2는 리소그래피 셀 또는 클러스터를 설명하기 위한 개략적인 평면도이다.
도 2를 참조하면, 도 1을 참조하여 설명한 리소그래피 장치(LA)는 리소 셀(lithocell) 또는 클러스터라고도 칭해지는 리소그래피 셀(LC)에 포함될 수 있다.
리소그래피 셀(LC)은 웨이퍼에 노광 전 공정 및 노광 후 공정들을 수행하는 장치를 포함할 수 있다. 리소그래피 셀(LC)은 포토 레지스트 물질 층들을 코팅시키는 복수개(예컨대, 4개)의 스핀 코터(spin coater: SC), 노광된 레지스트를 현상하는 복수개(예컨대, 4개)의 디벨로퍼(developer: DE), 칠 플레이트(chill plate: CH) 및 베이크 플레이트(bake plate: BK)를 포함할 수 있다.
핸들러 로봇(RO)은 입력/출력 포트들(I/O1, I/O2)로부터 웨이퍼들을 픽업하고, 웨이퍼들을 상이한 공정 장치들 사이로 이동시킬 수 있다. 핸들러 로봇(RO)은 공정이 수행된 웨이퍼들을 리소그래피 장치의 로딩 베이(loading bay: LB)로 전달할 수 있다. 핸들러 로봇(RO), 입력/출력 포트들(I/O1, I/O2) 및 로딩 베이(LB)는 함께 이송 트랙으로 지칭될 수 있다.
트랙 제어 유닛(TCU)은 핸들러 로봇(RO), 입력/출력 포트들(I/O1, I/O2) 및 로딩 베이(LB)의 동작을 제어할 수 있다. 트랙 제어 유닛(TCU)은 감독 제어 시스템(supervisory control system: SCS)에 의해 제어될 수 있다. 감독 제어 시스템(SCS)은 리소그래피 제어 장치(LACU)에 의해 제어될 수 있다.
웨이퍼들을 정확하고 일관성있게(consistently) 노광하기 위해, 후속한 층들 간의 오버레이, 라인 두께, 임계 치수(CD) 등과 같은 특성들을 검사할 수 있다. 동일한 뱃치(batch)의 다른 웨이퍼들이 완전히 노광되기 전에 수행되는 경우, 상기 검사 결과를 이용하여 후속한 웨이퍼들의 노광 공정을 조정할 수 있다. 이미 노광된 웨이퍼들은 레지스트층을 제거한 후 다시 코팅 및 노광 공정을 수행하여 수율을 개선하거나, 폐기될 수 있다. 노광된 웨이퍼의 몇몇 타겟부 중 일부에 결함이 있는 경우, 결함이 있는 타겟부들에만 추가 노광이 수행될 수 있다.
일부 실시예들에 따르면 리소 셀(LC)은 웨이퍼들의 특성, 상기 특성의 웨이퍼간, 로트 간 및/또는 동일 웨이퍼의 서로 다른 층들 간의 산포 등을 결정하기 위한 검사 장치를 더 포함할 수 있다. 하지만 이에 제한되는 것은 아니고 검사 장치는 리소그래피 장치(LA)에 포함되거나, 리소 셀(LC) 및 리소그래피 장치(LA)와 별도의 장치일 수 있다. 상기 검사 장치는 도 10을 참조하여 이후에 설명하는 검사 장치를 포함할 수 있다.
일부 실시예들에 따르면, 검사 장치는 노광 직후에 포토 레지스트 물질층을 검사할 수 있다. 이때, 포토 레지스트 물질층의 노광된 부분들과 노광되지 않은 부분들 사이의 굴절률 차이는 매우 작을 수 있다. 따라서 현상 전의 포토 레지스트 물질층의 잠상(latent image)은 매우 낮은 콘트라스트(contrast)를 갖게 된다. 일부 실시예들에 따르면, 검사를 수행하기 전에 포토 레지스트 물질층의 노광된 부분들과 노광되지 않은 부분들 사이의 콘트라스트를 증가시키는 노광 후 베이크(Post Exposure Bake, POB)를 수행할 수 있다. 일부 실시예들에 따르면, 포토 레지스트 물질층의 노광된 부분들 또는 노광되지 않은 부분들이 제거한 이후에, 검사가 수행될 수 있다. 다른 일부 실시예들에 따르면, 에칭, 애슁, 리프트 오프 등의 공정을 수행하여 포토 레지스트 물질층에 형성된 패턴을 하지층에 전사한 이후에, 하지층을 검사할 수 있다.
도 3 및 4는 메모리 칩 및 로직 칩의 웨이퍼 내의 풀 샷의 구성과 칩들을 보여주는 평면도들이다. 보다 구체적으로 도 3은 메모리 칩의 웨이퍼를 도시한 것이고, 도 4는 로직 칩의 웨이퍼를 도시한 것이다.
도 3을 참조하면, 메모리 칩의 웨이퍼(Wm)의 경우, 하나의 풀 샷에 다수의 메모리 칩들이 포함될 수 있다. 예컨대, 하나의 풀 샷 내에는 25개의 메모리 칩이 포함될 수 있다. 일부 실시예들에 따르면, 하나의 메모리 칩의 웨이퍼(Wm) 전체를 패터닝하기 위하여 87개의 해당하는 샷 또는 스캐닝이 수행될 수 있다. 도 3에서, 샷은 큰 네모로 도시되어 있고 메모리 칩은 작은 네모로 도시되어 있다.
87개의 샷 중의 풀 샷은 57개일 수 있고, 이러한 풀 샷들은 웨이퍼(Wm) 내에 큰 네모로 표시되어 있다. 이때, 웨이퍼(Wm) 외곽 부분의 샷들은 풀 샷을 구성하지 못한다. 따라서, 웨이퍼(Wm) 외곽 부분에 노광 공정을 수행할 때, 마스크 패턴의 일부분만이 웨이퍼(Wm)에 전사될 수 있다. 웨이퍼(Wm) 외곽 부분은 풀 샷이 전사되지 않으나, 설정된 패턴의 부분적인 전사를 통해서 메모리 칩의 구현에 요구되는 패턴이 전사될 수 있다. 따라서, 웨이퍼(Wm) 외곽 부분에 형성된 메모리 칩들도 유효 칩으로서 제품에 활용될 수 있다.
도 4를 참조하면, 로직 칩의 웨이퍼(Wl)의 경우, 하나의 풀 샷에 하나의 로직 칩이 대응할 수 있다. 로직 칩의 웨이퍼(Wl)의 경우, 57개의 풀 샷이 포함될 수 있다. 로직 칩의 웨이퍼(Wl)의 외곽 부분은 메모리 칩과 달리, 완전한 하나의 로직 칩을 구성할 수 없으므로, 로직 칩의 웨이퍼(Wl)의 외곽 부분에 노광이 수행되지는 않을 수 있다.
도 5는 EUV 노광 공정에서의 풀 샷(FS) 이미지를 보여주는 평면도이다. 도 5는 도 3에 도시된 메모리 칩을 형성하기 풀 샷(FS)에 대응되며, 도 5를 참조하여 설명된 내용은 유사한 방식으로 도 4의 로직 칩에 대해서 적용될 수 있다.
도 5를 참조하면, 노광 공정에서, 풀 샷(FS)은 한 번의 스캐닝을 통해 전사시킬 수 있는 마스크 패턴 전체에 대응할 수 있다. 한편, 일반적으로 EUV 노광 공정은 축사 투영, 예컨대 4:1의 축사 투영으로 수행될 수 있다. 이에 따라, 마스크 패턴 등의 패터닝 디바이스에 형성된 패턴들은 1/4의 사이즈로 축소되어 웨이퍼에 전사될 수 있다. 여기서, 1/4은 길이의 축소비율이고, 면적은 1/16의 사이즈로 축소될 수 있다. 일부 실시예들에 따르면, 풀 샷(FS)은 x축으로 약 26㎜ 그리고 y축으로 약 33㎜ 정도의 사이즈를 가질 수 있으나 이에 제한되는 것은 아니다.
풀 샷(FS)은 칩들(CHP) 및 칩들(CHP) 스크라이브 레인(Scribe Lane, SL)을 포함할 수 있다. 스크라이브 레인(SL)은 칩들(CHP) 사이에 연장되어 칩들(CHP)을 서로 분리할 수 있다. 스크라이브 레인(SL)은 소잉 공정에서 칩들(CHP)을 개개의 반도체 칩으로 분리하기 위한 분리선일 수 있다.
일부 실시예에 따르면, 칩들(CHP)은 메모리 소자일 수 있다. 일부 실시예에 따르면, 칩들(CHP)은 비휘발성 메모리 소자(non-volatile memory device)일 수 있다. 일부 실시예에 따르면, 칩들(CHP)은 비휘발성 낸드 플래시 메모리(NAND-type Flash memory)일 수 있다. 일부 실시예에 따르면, 칩들(CHP)은 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 중 어느 하나일 수 있다. 또한, 칩들(CHP)은 DRAM 및 SRAM 등과 같이, 전원이 차단되면 데이터가 손실되는 휘발성 메모리 소자(volatile memory device)일 수 있다.
도 5에서 하나의 풀 샷(FS)에 25개의 칩들이 형성된 것으로 도시되었으나, 이는 설명을 위한 예시일 뿐 어떠한 의미에서도 본 발명의 기술적 사상을 제한하지 않는다. 하나의 풀 샷(FS)에는 형성하려는 소자의 종류와 사양에 따라 다양한 개수와 크기의 칩들이 포함될 수 있고, 이는 도 3에 대해서도 마찬가지이다.
일부 실시예들에 따르면, 예컨대 칩들(CHP)은 로직 칩이나 계측 소자, 통신 소자, 디지털 신호 프로세서(Digital Signal Processor: DSP) 또는 시스템-온-칩(System-On-Chip: SOC) 중 어느 하나일 수 있다.
또한 도 5에서 칩들(CHP) 대략 정사각형의 프로파일을 갖는 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대 칩들은 드라이버 구동 IC 칩일 수 있고, 이 경우 칩들의 일 대향 변들은 이에 수직한 다른 대향 변들 보다 더 길 수 있다.
일부 실시예들에 따르면, 풀 샷(FS) 상에 정렬 마크(AGNM), 오버레이 마크(OVM)가 더 형성될 수 있다. 일부 실시예들에 따르면, 정렬 마크(AGNM), 오버레이 마크(OVM)가 스크라이브 레인(SL) 상에 형성된 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대, 정렬 마크(AGNM), 오버레이 마크(OVM) 중 일부가 칩들(CHP) 내에 형성될 수 있다.
일부 실시예들에 따르면, 정렬 마크(AGNM)는 리소그래피에서 노광 영역을 정확히 설정하기 위해 이용되는 패턴일 수 있다. 일부 실시예들에 따르면, 정렬 마크(AGNM)는 풀 샷(FS)의 중앙 부분에 인접하게 배치될 수 있으나 이에 제한되는 것은 아니다. 도 5를 참조하면, 하나의 풀 샷(FS)이 하나의 정렬 마크(AGNM)를 포함하는 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대, 일부 풀 샷(FS) 내에 둘 이상의 정렬 마크(AGNM)가 배치될 수 있다. 또한, 일부 풀 샷(FS)에 정렬 마크(AGNM)가 생략되는 것도 가능하다. 일부 실시예들에 따르면, 정렬 마크(AGNM)는 도 1에서 설명한 웨이퍼 정렬 마크들(P1, P2)과 실질적으로 동일할 수 있다.
일부 실시예들에 따르면, 오버레이 마크(OVM)는 이전 공정에서 형성된 층과 현재 공정에서 형성된 층의 층간 정합성을 측정하기 위한 패턴일 수 있다. 여기서 층간 정합성은, 예컨대 인접한 층 사이의 정렬 상태 및 단락, 개방 등 회로 불량 발생 여부 등을 포함할 수 있다. 오버레이 마크(OVM)는 정렬 마크(AGNM)보다 더 조밀하게 배치될 수 있다.
풀 샷(FS) 상에 다양한 기능을 갖는 마크들이 추가적으로 제공될 수 있다. 예컨대, 완성된 반도체 소자의 특성을 전기적으로 테스트하기 위한 마크, CMP 공정 후 최상부층의 두께를 측정하기 위한 마크 및 광학적으로 임계 선폭이나 내부의 두께를 측정하기 위한 마크 등이 풀 샷(FS)에 추가로 제공될 수 있다.
도 6a 내지 도 6c는 DBO(Diffraction based overlay) 기술에 대해 설명하기 위한 개념도들이다. 도 6a 내지 도 6c는 반도체 구조 중 오버레이 마크 및 오버레이 마크 주형이 형성된 일부분을 도시하고 있다.
도 6a 내지 도 6c에서만 제한적으로, 설명의 편의상 제1 방향(X 방향)에 반평행한 방향을 음의 제1 방향(-X 방향)으로 지칭하도록 한다.
도 6a 내지 도 6c를 참조하면, 반도체 구조(SS)는 웨이퍼(W), 제1 층(L1), 제2 층(L2) 및 포토 레지스트 패턴(PP)을 포함할 수 있다.
웨이퍼(W) 상에 제1 층(L1)이 배치되고, 상기 제1 층(L1) 상에 제2 층(L2)이 배치되며, 상기 제2 층 상에 포토 레지스트 패턴(PP)이 배치될 수 있다. 도 7을 참조하면 웨이퍼(W)와 제1 층(L1)이 접하는 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대, 웨이퍼(W)와 제1 층(L1) 사이에 다른 층들이 개재되는 것도 가능하다.
일부 실시예들에 따르면 제1 층(L1) 및 제2 층(L2)은 서로 광학적으로 구분 가능한 층일 수 있다. 예컨대, 제1 층(L1)이 도전층이고 제2 층(L2)은 절연층일 수 있다. 다른 예로서, 제1 층(L1)이 절연층이고 제2 층(L2)은 도전층일 수 있다. 다른 예로서, 예컨대, 제1 및 제2 층들(L1, L2)이 서로 다른 굴절률의 절연층이거나, 서로 다른 반사율의 도전층일 수 있다. 일부 실시예들에 따르면, 제1 층(L1) 및 제2 층(L2)은 단일층 구조 또는 복수개의 층을 포함하는 다중층 구조일 수 있다. 경우에 따라 제2 층(L2)은 비정질 탄소를 포함하는 하드마스크 층을 포함할 수 있다.
일부 실시예들에 따르면, 제1 층(L1)은 오버레이 마크(OVM)를 포함할 수 있다. 일부 실시예들에 따르면, 오버레이 마크(OVM)는 라인 앤드 스페이스 형상을 가질 수 있다. 일부 실시예들에 따르면, 오버레이 마크(OVM)는 광학적인 그레이팅 구조 구성할 수 있다.
일부 실시예들에 따르면, 오버레이 마크(OVM)는 라인 패턴들(LP)을 포함할 수 있다. 일부 실시예들에 따르면 라인 패턴들(LP) 제1 방향(X 방향)으로 서로 이격되어 배치되고 제2 방향(Y 방향)으로 연장될 수 있다. 일부 실시예들에 따르면, 라인 패턴들(LP)은 라인 앤드 스페이스의 구조를 구성할 수 있다. 도 6a 내지 도 6c에서 라인 패턴들(LP)이 제2 방향(Y 방향)으로 연장되는 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대, 라인 패턴들(LP)은 제1 방향(X 방향)으로 연장되거나, 제1 및 제2 방향(X 방향, Y 방향)에 대해 비스듬한 방향으로 연장될 수 있다.
일부 실시예들에 따르면, 포토 레지스트 패턴(PP)은 오버레이 마크 주형(OVMM)을 포함할 수 있다. 일부 실시예들에 따르면, 오버레이 마크 주형(OVMM)은 라인 앤드 스페이스 형상을 가질 수 있다. 일부 실시예들에 따르면, 오버레이 마크 주형(OVMM)은 광학적인 그레이팅 구조를 구성할 수 있다.
도 6a 내지 도 6c를 참조하면, 오버레이 마크(OVM) 및 오버레이 마크 주형(OVMM)에 의해 회절되는 복수개의 광들이 화살표로 도시되어 있다. 여기서 화살표의 굵기는 각 광의 세기(Intensity)를 의미한다. 복수개의 광들은 0 차(zero order) 회절광(I0) 및 1 차 회절광들(I1)을 포함할 수 있다. 1 차 회절광들(I1)은 0 차 회절광(I0)을 중심으로 서로 반대편의 위치에서 검출될 수 있다.
도 6a의 경우, 오버레이 마크 주형(OVMM)이 오버레이 마크(OVM)에 비해 도면상 음의 제1 방향(-X 방향)으로 치우쳐있다. 이 경우 음의 제1 방향(-X방향)을 지향하는 1차 회절광(I1)의 세기가 양의 제1 방향(X 방향)을 지향하는 1차 회절광(I1)의 세기보다 더 클 수 있다. 도 4b의 경우, 오버레이 마크(OVM)와 오버레이 마크 주형(OVMM)이 서로 정렬되어 있는바, 1차 회절광들(I1)의 세기가 실질적으로 동일할 수 있다. 도 4c의 경우 오버레이 마크 주형(OVMM)이 오버레이 마크(OVM)에 비해 도면상 우측으로 치우쳐있는바, 양의 제1 방향(X 방향)을 지향하는 1차 회절광(I1)의 세기가 음의 제1 방향(-X 방향)측을 지향하는 1차 회절광(I1)의 세기보다 더 클 수 있다.
DBO 기술은 오버레이 마크 주형(OVMM) 및 오버레이 마크(OVM)에 의해 회절되는 광의 1 차 회절 광들(I1)의 세기를 비교하여 층간 정합성의 오차인 오버레이를 산출하는 기술이다.
도 7a 내지 도 7d는 비교예의 DBO 기술에 대해 설명하기 위한 개념도들이다.
도 7a 내지 도 7d를 참조하면, 오버레이 마크(OVM, 도 6a 참조)에 포함될 수 있는 라인 패턴(LP) 또는 오버레이 마크 주형(OVMM)에 포함될 수 있는 포토 레지스트 패턴(PP)의 형상이 도시되어 있다. 패턴들(LP/PP)은 일반적으로 공정 오차에 의해 정확한 직사각형의 격자 그레이팅 형상을 갖지 않을 수 있다.
보다 구체적으로 도 7a를 참조하면, 패턴들(LP/PP)의 서로 반대 측벽의 경사들인 제1 경사(α)와 제2 경사(β)는 서로 다를 수 있다. 이에 따라 패턴들(LP/PP)의 측벽들이 비대칭적인 구조를 가질 수 있다. 도 7b를 참조하면, 패턴들(LP/PP)의 서로 반대 측벽의 높이들인 제1 높이(h1)와 제2 높이(h2)는 서로 다를 수 있다. 이에 따라 패턴들(LP/PP)의 측벽들이 비대칭적인 구조를 가질 수 있다. 도 7c를 참조하면, 패턴들(LP/PP)에 인접하게 트렌치가 형성될 수 있고, 이는 광의 회절에 비대칭적인 영향을 줄 수 있다. 도 7d를 참조하면, 인접한 패턴들(LP/PP)의 형상이 서로 다를 수 있다.
도 6a 내지 도 6c를 다시 참조하면, 이론적으로 DBO 기술은 측정장치의 공간 분해능과는 무관한 측정 정확성을 얻는 장점이 있다. 하지만 DBO 기술은 타겟이 되는 오버레이 마크(OVM) 및 오버레이 마크 주형(OVMM)이 이상적인 그레이팅 구조를 갖는 것을 전제로 하는바, 오버레이 마크(OVM) 및 오버레이 마크 주형(OVMM) 구조 변형에 취약한 문제점이 있다. 보다 구체적으로, 오버레이 마크(OVM) 및 오버레이 마크 주형(OVMM)에 대한 1차 회절광들(I1)은 오버레이 마크(OVM) 및 오버레이 마크 주형(OVMM)의 상대적인 위치뿐만 아니라, 이들을 구성하는 패턴(PP, LP)의 형상적 왜곡에 의해 영향을 받을 수 있다. 이에 따라 DBO 기술은 공정 오차에 의한 오계측이 필연적으로 발생하는 단점이 있다.
도 8은 일부 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도이다.
도 9a 및 도 9b는 일부 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 그래프들이다. 보다 구체적으로 도 9a는 후술하는 오버레이 스펙트럼의 일 측정 예의 그래프이고, 도 9b는 설명을 위해 단순화하여 도시한 오버레이 스펙트럼의 그래프이다.
도 8 내지 도 9b를 참조하면, P110에서 오버레이 측정용 파장들을 선택할 수 있다. 일부 실시예들에 따르면 오버레이 측정용 파장들을 선택하는 것은, 오버레이 스펙트럼을 제공하는 것, 상기 오버레이 스펙트럼의 평탄 대역(Plateau region)(PR)을 결정하는 및 오버레이 측정용 파장들을 선택하는 것을 포함할 수 있다. 여기서 소위 랜드스케이프(Landscape)라고 지칭되는 오버레이 스펙트럼은, 파장에 따른 오버레이의 값을 의미한다. 일부 실시예들에 따르면, 반도체 소자 제조 공정이 수행되기 전 준비 단계에서 일련의 파장값들, 또는 연속된 파장 대역에 따른 오버레이의 값을 측정할 수 있다. 하지만 이에 제한되는 것은 아니고, 기존 공정에서 얻은 오버레이 스펙트럼의 데이터 테이블로부터 오버레이 스펙트럼을 불러올 수 있다.
평탄 대역(PR)은 오버레이 스펙트럼의 파장에 따른 변화가 상대적으로 작은 파장 영역을 의미한다. 오버레이 스펙트럼의 파장에 따른 변화가 상대적으로 큰 부분은 공진 영역(RR)이라고 지칭하도록 한다. 일부 실시예들에 따르면, 평탄 대역(PR)은 오버레이 스펙트럼의 파장에 대한 이계 편미분 함수의 값을 기준으로 결정될 수 있다. 일부 실시예들에 따르면, 평탄 대역(PR)은 하기의 수학식 1을 만족하는 파장 대역일 수 있다.
[수학식 1]
여기서 λ는 파장을 의미하고, OVE()은 파장에 따른 오버레이의 함수를 의미하며, CT는 설정된 임계치이다. 일부 실시예들에 따르면, 일련의 이산적인 파장값 들에 대한 오버레이 스펙트럼을 측정한 경우 공지된 임의의 피팅 기술을 이용하여 이를 연속 함수로 피팅한 이후 미분을 수행할 수 있으나 이에 제한되는 것은 아니다.
다른 일부 실시예들에 따르면, 오버레이 스펙트럼에서 평탄 대역(PR)을 구하는 것은, 수학식 2에서처럼 일계 미분 함수를 설정된 임계치와 비교하는 것에 의해 수행될 수 있다.
[수학식 2]
여기서 CT'는 설정된 임계치이다.
일부 실시예들에 따르면, 오버레이 스펙트럼의 평탄 대역(PR)을 구하는 것은 서로 다른 오버레이 마크들(즉, 수평적으로 서로 이격된 오버레이 마크들)마다 개별적으로 수행될 수 있다. 다른 일부 실시예들에 따르면, 오버레이 스펙트럼의 평탄 대역(PR)을 구하는 것은 서로 다른오버레이의 평균 값을 이용하여 수행될 수 있다.
일부 실시예들에 따르면, 오버레이 측정용 파장들을 선택하는 것은 평탄 대역(PR) 내의 복수개의 파장을 선택하는 것을 포함할 수 있다. 오버레이 측정용 파장 중 적어도 하나는 평탄 대역의 양 끝 값 중 어느 하나일 수 있다. 도 9b를 참조하면, 오버레이 측정용 파장은 제1 내지 제3 파장(λ1, λ2, λ3)을 포함할 수 있다. 제2 및 제3 파장(λ2, λ3)은 평탄 대역(PR)의 양 끝 값일 수 있다. 제1 파장(λ1)은 제2 및 제3 파장(λ2, λ3)의 사잇값일 수 있다. 일부 실시예들에 따르면, 제1 파장(λ1)은 제2 파장(λ2)보다 더 길고, 제3 파장(λ3) 보다 짧을 수 있다. 일부 실시예들에 따르면, 제1 파장(λ1)은 제2 및 제3 파장(λ2, λ3)의 산술 평균, 기하 평균 등 대략 제2 및 제3 파장(λ2, λ3)의 대략 중앙 값일 수 있으나 이에 제한되지 않는다.
도 9b에서 세 개의 오버레이 측정용 파장들이 선택된 것으로 도시되었으나, 이에 제한되는 것은 아니다. 예컨대, 제1 및 제2 파장들(λ1, λ2)이 오버레이 측정용 파장들로 선택되거나, 제1 및 제3 파장들(λ1, λ3)이 오버레이 측정용 파장들로 선택되는 것도 가능하다. 다른 예에서, 하나의 평탄 대역(PR)에서 네 개 이상의 오버레이 측정용 파장들이 선택되는 것도 가능하다.
오버레이 측정용 파장들 중 적어도 하나는 공정 오차에 대해 둔감해야 한다. 후술하듯 공정 오차는 오버레이 스펙트럼을 좌우로 평행이동 시키거나 공진 대역(RR)의 진폭을 더 크게 하는 경향성이 있다. 일부 실시예들에 따르면, 오버레이 측정용 파장들 중 적어도 하나의 파장을 오버레이 측정용 파장을 선택함으로써, 평탄 대역(PR)의 오버레이 스펙트럼을 좌우로 평행이동 하는 경우에도 중앙 부에서 적어도 하나의 파장이 평탄 대역(PR)에 위치하도록 할 수 있다. 이에 따라, 공정 오차에 둔감하게 변화하는 오버레이 값을 제공하는 오버레이 측정용 파장을 선택함으로써 오버레이 측정의 신뢰성을 제고할 수 있다.
수학식 1 및/또는 수학식 2에 의해 결정되는 평탄 대역(PR)은 도 9a에 도시되었듯 복수 개일 수 있다. 일부 실시예들에 따르면, 단일의 평탄 대역들(PR)으로부터 오버레이 측정용 파장들이 선택될 수 있다. 이때 오버레이 측정용 파장들이 선택되는 중 복수의 평탄 대역들(PR) 중 적어도 하나의 폭은 설정된 기준 값보다 더 클 수 있다. 여기서 평탄 대역(PR)의 폭이라 함은 상기 평탄 대역(PR)에 포함된 파장들의 양끝 값들의 차일 수 있다. 전술했듯, 오버레이 측정용 파장들 중 적어도 하나는 공정 오차에 둔감해야 하는바, 상기 오버레이 측정용 파장이 속한 평탄 대역(PR)은 충분히 큰 영역인 것이 바람직하다.
다른 일부 실시예들에 따르면, 복수의 평탄 대역들(PR)로부터 각각 오버레이 측정용 파장들이 선택될 수 있다. 이 경우, 복수의 평탄 대역들(PR) 각각에서 복수의 오버레이 측정용 파장들을 선택할 수 있으나 이에 제한되지 않는다. 예컨대, 복수의 평탄 대역들(PR) 중 일부로부터 하나의 오버레이 측정용 파장을 선택하는 것도 가능하다.
일부 실시예들에 따르면, 셋 이상의 오버레이 측정용 파장들이 선택되는 평탄 대역들(PR)은 두 공진 대역(RR) 사이에 위치할 수 있다. 하나 또는 두 개의 오버레이 측정용 파장이 선택되는 평탄 대역들(PR)은 하나의 공진 대역(RR)과 인접하게 배치될 수 있다.
수평적으로 이격된 각각의 오버레이 마크들마다 개별적으로 평탄 대역을 구한 경우, 평탄 대역은 오버레이 마크들마다 서로 다를 수 있다. 이 경우, 평탄 대역은 오버레이 마크들 전체의 평탄 대역의 교집합으로 결정할 수 있다.
도 10은 일부 실시예들에 따른 오버레이의 측정을 설명하기 위한 단면도이다.
도 8 및 도 10을 참조하면, P120에서 오버레이를 측정할 수 있다. 일부 실시예들에 따르면, 오버레이의 측정은 P110에서 선택된 복수개의 오버레이 측정용 파장들을 갖는 광에 의해 수행될 수 있다.
광원(LS)에 의해 조사된 광은 빔 스플리터(BS)에 의해 반도체 구조(SS)에 조사될 수 있다. 도 10에서 광의 진행은 직선 화살표에 의해 표시되었다.
광원(LS)은 소정의 파장 대역을 갖는 광을 방출할 수 있는 광원일 수 있다. 일부 실시예들에 따르면, 광원(LS)은 적어도 P110에서 선택된 오버레이 측정용 파장들의 광을 포함할 수 있다.
빔 스플리터(BS)는 입사한 광을 두 개의 광으로 분할할 수 있다. 빔 스플리터(BS)는 입사한 광의 일부를 반사시키고, 다른 일부를 투과시킬 수 있다. 빔 스플리터(BS)는 광원(LS)이 조사한 광을 반사시킬 수 있다.
빔 스플리터(BS)에 의해 반사된 광은 대물 렌즈(OL)에 의해 반도체 구조(SS) 상의 설정된 위치에 포커스될 수 있다. 반도체 구조(SS) 상에 포커스된 광은 오버레이 마크(OVM) 및 오버레이 마크 주형(OVMM)에 의해 회절될 수 있다.
회절된 광은 빔 스플리터(BS)를 투과하여, 분광 광학계(SOS)에 전달될 수 있다. 일부 실시예들에 따르면, 두 개의 1차 회절광에 대응하여 두 개 이상의 분광 광학계(SOS)가 제공될 수 있다. 일부 실시예들에 따르면 분광 광학계(SOS)는 복수개의 빔 스플리터들(BS1~BSn), 광학 필터들(OF1~OFn) 및 디텍터들(DT1~DTn)을 포함할 수 있다. 일부 실시예들에 따르면 스플리터들(BS1~BSn)은 캐스캐이딩(Cascading) 방식으로 배열될 수 있다. 빔 스플리터들(BS1~BSn)에 의해 반사된 광은 이에 대응하는 광학 필터들(OF1~OFn)을 거쳐 디텍터들(DT1~DTn)에 도달할 수 있다. 빔 스플리터들(BS1~BSn) 중 어느 하나를 투과한 광은 후속한 빔 스플리터(BS1~BSn) 에 도달할 수 있다. 예컨대 첫 번째 빔 스플리터(BS1)을 통과한 광은 두 번째 빔 스플리터(BS2)에 도달할 수 있다.
광학 필터들(OF1~OFn)은 일종의 밴드 패스 필터로서, 전술한 오버레이 측정용 파장들을 갖는 광 중 선택된 어느 하나를 통과시킬 수 있다. 광학 필터들(OF1~OFn)은 중심 주파수가 가변인 가변 색 필터(Variable color filter)일 수 있으나 이에 제한되지 않는다. 광학 필터들(OF1~OFn)은 각각 서로 다른 오버레이 측정용 파장에 대응될 수 있다.
오버레이의 측정은 서로 다른 위치에 위치한 오버레이 마크들(OVM) 및 오버레이 마크 주형들(OVMM)마다 각각 수행될 수 있다. 경우에 따라 오버레이는 오버레이 메트롤로지의 방법에 의해 웨이퍼 전체에 대해 연속적인 값을 갖도록 피팅될 수 있다.
도 10에 도시된 광학계는 오버레이 측정시 회절 광을 측정하는 방법의 일예시 일뿐, 어떠한 의미에서도 본 발명의 기술적 사상을 제한하지 않는다. 오버레이의 측정은 복수개의 파장의 광에 대한 분광이 가능한 임의의 광학 구성에 의해 수행될 수 있다.
이어서, 도 8을 참조하면, P130에서 오버레이 편차가 산출될 수 있다. 오버레이 편차는 서로 다른 오버레이 측정용 파장에 의해 측정된 오버레이의 차분 연산에 의해 산출될 수 있다.
오버레이 측정 장치에서 측정되는 오버레이의 측정치는 오버레이 마크들의 비이상적인 형상에 기인한 오버레이 오차를 포함하는바, 하기의 수학식 3과 같이 표현될 수 있다.
[수학식 3]
여기서은 실제 오버레이를 의미하고, 및은 각각 순서대로 파장 λ에 의해 측정된 오버레이의 측정치 및 오차(즉, 실제 값과 측정 값의 차이)를 의미한다. 는 제1 층(L1)과 포토 레지스트 패턴(PP)의 실제 수평 상대 위치에 의해 결정되는 값인바, λ에 의존하지 않는다. 정확한 오버레이 값을 알기 위해서, 오버레이 오차 값을 보상하는 것이 바람직하다. 하지만 DBO 기술에서 오버레이 측정치에서 층간 정렬로부터 기인하는 실제 오버레이 값과 그 오버레이 마크의 형상적 왜곡으로부터 기인하는 오버레이 오차를 분리하는 것은 실질적으로 불가능하다.
일부 실시예들에 따르면 오버레이 편차는 아래의 수학식 4와 같이 표현될 수 있다.
[수학식 4]
여기서 은 P110에서 선택된 제1 파장(λ)에 의해 측정된 제1 오버레이고, 는 P110에서 선택된 제2 파장(λ2)에 의해 측정된 제2 오버레이며,는 P110에서 선택된 제3 파장(λ3)에 의해 측정된 제3 오버레이다.
은 제1 파장(λ1)에 의해 측정된 제1 오버레이의 오차 성분이고, 는 제2 파장(λ2)에 의해 측정된 제2 오버레이의 오차 성분이다.
또한, 은 제1 오버레이 와 제2 오버레이 의 차이인 제1 오버레이 편차이고, 는 제1 오버레이 와 제3 오버레이 의 차이인 제2 오버레이 편차일 수 있다.
도 9a에 도시된 하나의 평탄 대역(PR)에서 두 개의 오버레이 측정용 파장들이 선택된 경우 하나의 오버레이 편차가 산출될 수 있고, 세 개의 오버레이 측정용 파장들이 선택된 두 개의 오버레이 편차가 산출될 수 있다.
수학식 4를 참조하면, 오버레이 측정치의 차를 구함으로써, 실제 오버레이 값(즉, )을 제외하고 오버레이 오차의 차분으로 구성된 오버레이 편차 값을 얻을 수 있다. 이에 따라, 오버레이의 오차를 오버레이 실제 값과 분리하여 취급할 수 있는바, 공정 모니터링의 신뢰도를 향상시킬 수 있다.
이어서 P140을 참조하면 공정 평가를 수행할 수 있다. 공정의 평가는 P130에 의해 산출된 제1 오버레이 편차값 및 또는 제2 오버레이 오차 공정에 산포 및 결함을 평가하는 것을 포함할 수 있다.
도 11a 내지 도 11d는 일부 실시예들에 따른 공정 모니터링 방법의 효과를 설명하기 위한 그래프들이다. 보다 구체적으로 도 11a 및 도 11b는 이상적인 공정과 다른 제1 공정에 대한 그래프들이고, 도 11c 및 도 11d는 이상적인 공정과 다른 제2 공정에 대한 그래프들이다.
도 11a를 참조하면, 제1 공정에서 오버레이 스펙트럼 상의 제1 파장(λ1) 및 제2 파장(λ2)의 위치가 도시되어 있다. 제1 및 제2 파장들(λ1, λ2)은 각각 표준 공정(즉, 오버레이 마크 및 오버레이 마크 주형이 이상적으로 형성된 경우) 평탄 대역의 중앙부 및 경계에서 선택된 파장들이다. 도 11a에서 제1 공정의 공정 오차에 의한 오버레이 스펙트럼이 평행 이동하여, 제2 파장(λ2)은 평탄 대역의 바깥에 위치하고, 제2 파장(λ1)은 평탄 대역의 내부에 위치하게 된다. 이에 따라 제1 오버레이 편차 값이 이상적인 공정에 비해 증가할 수 있다. 일부 실시예들에 따르면, 제1 오버레이 편차의 값을를 이용하여 공정 오차의 발생을 평가할 수 있다.
도 11b를 참조하면, 도11b의 그래프에서 가로축의 숫자는 서로 다른 오버레이 마크를 식별하기 위한 서수(Ordinal number)이고, 세로 축은 임의 단위(Arbitrary unit)로 표시된 오버레이 에러 값이다. 여기서 실제 오버레이 값 은 IBO(Imaged based overlay) 기술에 의해 측정된 값일 수 있다. 사각형 도트로 표시된 제1 파장(λ1)에 의한 제1 오버레이, 삼각형 도트로 표시된 제2 파장(λ2)에 의한 제2 오버레이, 실제 오버레이는 측정 위치에 따라 변하는 반면 오버레이 편차(delta)는 일정한 값을 보이는 것을 확인할 수 있다.
도 11c를 참조하면, 제2 공정에서 오버레이 스펙트럼 및 오버레이 스펙트럼 상의 제1 파장(λ1) 및 제2 파장(λ2)의 위치가 도시되어 있다. 도 11c에서 공정 오차에 의한 오버레이 스펙트럼의 평행 이동은 도 11a의 평행이동보다 더 큰 것을 확인할 수 있다. 이에 따라, 제2 파장(λ2)은 도 11a 보다 오버레이 스펙트럼의 평탄 대역으로부터 더 멀리 위치하고, 제1 파장(λ1)은 평탄 대역의 내부에 위치하게 된다. 이에 따라 제1 오버레이 편차 값이 제1 공정에 비해 증가할 수 있다. 일부 실시예들에 따르면, 제1 오버레이 편차의 변화를 이용하여 공정 오차의 변화를 평가할 수 있다.
도 11d를 참조하면, 도 11b와 유사하게, 제1 공정에서 제1 파장에 의한 오버레이 마크 값인 , 제2 파장에 의한 오버레이 마크 값인 , 실제 오버레이 값 및 제1 오버레이 편차가 오버레이 마크별로 도시되어있다.
도 11d를 참조하면, 도 11b와 유사하게 오버레이 편차는 상대적으로 일정한 값을 갖는 바, 이를 이용하여 공정을 평가할 수 있다. 상대적으로 작은 오버레이 편차 값은 공정이 이상적인 공정에 가깝게 수행됨을 의미할 수 있고, 상대적으로 큰 오버레이 편차 값은 공정 오차가 발생하였음을 의미할 수 있다.
도 11a 내지 도 11d를 참조하여 설명한 내용을 종합하면, 2개의 파장을 이용한 오버레이 측정을 통해 공정 오차의 발생 여부를 모니터링할 수 있다.
도 12a 및 도 12b는 공정 오차의 유형에 따른 오버레이 스펙트럼의 변화 양상을 설명하기 위한 그래프들이다.
도 12a를 참조하면, 실선은 비대칭이 발생하지 않은 경우의 오버레이 스펙트럼을, 파선(dashed line)은 약 2nm 정도의 비대칭이 발생한 경우의 오버레이 스펙트럼, 일점 쇄선(Dot-and-dash line)은 약 4nm 정도의 비대칭이 발생한 경우의 오버레이 스펙트럼, 이점 쇄선(Double dot line)은 약 8nm 정도의 비대칭이 발생한 경우의 오버레이 스펙트럼들이다. 도 12a에서 비대칭의 정도가 심할수록 오버레이 변화 폭이 더 큰 것을 확인할 수 있다.
도 12b를 참조하면, 실선은 포토 레지스트 패턴의 하지층(underlying layer), 즉 도 10의 제2 층(L2)이 설계된 두께를 갖는 경우, 파선은 하지층의 두께가 설계에 비해 약 6nm 정도 증가한 경우, 일점 쇄선은 하지층의 두께가 설계에 비해 약 6nm 정도 증가한 경우의 그래프이다. 도 12b에서, 하지층이 두께가 증가하면 오버레이 스펙트럼이 우측으로 이동하고, 하지층이 두께가 감소하면 오버레이 스펙트럼이 좌측으로 이동하는 것을 확인할 수 있다.
이러한 공정 오차에 따른 오버레이 스펙트럼의 변화 양상 및 제1, 제2 오버레이 편차들을 이용하여 공정 오차의 유형을 파악할 수 있다. 이하에서는 제1 파장(λ1)이 제2 파장(λ2)보다 길고, 제3 파장(λ3)보다 짧게 선택되는 경우를 기준하여 설명하도록 한다.
일부 실시예들에 따르면, 제1 오버레이 편차의 절댓값이 이상적인 경우와 큰 차이를 갖고, 제2 오버레이 편차 의 절댓값이 이상적인 경우 비슷한 값을 갖는 경우, 오버레이 스펙트럼이 이상적인 공정에 비해 우측으로 이동하였음을 알 수 있다. 이에 따라, 포토 레지스트 패턴의 하지층의 두께가 증가된 공정오차가 발생한 것으로 판단할 수 있다.
일부 실시예들에 따르면, 제1 오버레이 편차의 절댓값이 이상적인 경우와 비슷한 값을 갖고, 제2 오버레이 편차 의 절댓값이 이상적인 경우와 큰 차이를 갖는 경우, 오버레이 스펙트럼이 이상적인 공정에 비해 좌측으로 이동하였음을 알 수 있다. 이에 따라, 포토 레지스트 패턴의 하지층의 두께가 설계에 비해 감소된 공정오차가 발생한 것으로 판단할 수 있다.
일부 실시예들에 따르면, 제1 및 제2 오버레이 편차들의 절댓값이 이상적인 경우에 비해 큰 값을 갖는 경우, 오버레이 마크 및/또는 오버레이 마크 주형이 비대칭적인 형상을 갖는 것으로 판단할 수 있다.
일부 실시예들에 따르면, 제1 및 제2 오버레이 편차들의 절댓값이 이상적인 경우와 비슷한 값을 갖는 경우, 오버레이 마크 및/또는 오버레이 마크 주형의 대칭적인 형상을 갖는 것으로 판단할 수 있다.
일부 실시예들에 따르면, 패터닝하려는 층의 두께의 오차의 양상(즉, 증가하였는지 혹은 감소하였는지) 및 정도를 판단할 수 있다. 일부 실시예들에 따르면, 오버레이 마크 및 오버레이 마크 주형의 비대칭 여부 및 정도를 판단할 수 있다.
일부 실시예들에 따르면, P140의 판단 결과를 바탕으로 도 1 및 도 2를 참조하여 설명한 포토 리소그래피 공정에 대한 피드백 신호를 생성할 수 있다. 이에 따라 후속으로 처리되는 반도체 구조에 대한 공정의 신뢰성을 제고할 수 있다.
도 13 및 도 14는 일부 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도들이다.
도 13을 참조하면, P210에서 포토 레지스트 패턴을 포함하는 반도체 구조를 제공할 수 있다.
포토 레지스트 패턴을 포함하는 반도체 구조를 제공하는 것은, 도 1 및 도 2를 참조하여 설명한 포토 레지스트 물질층의 스핀 코팅, 노광 및 현상 공정 수행하는 것을 포함할 수 있다. 또한, P210에서 제공되는 반도체 구조는 도 6a 내지 도 6c를 참조하여 설명한 반도체 구조들(SS)과 유사한 구조를 가질 수 있다.
이어서, P220에서 반도체 구조의 오버레이를 측정하고, P230에서 오버레이 편차를 산출할 수 있다. P220과 P230은 각각 순서대로 도 8을 참조하여 설명한 P120 및 P130과 실질적으로 동일할 수 있다.
이에 따라, 오버레이 오차의 측정의 신뢰도가 제고되고, 실시간 공정 오차의 모니터링이 가능한 반도체 구조 제조 방법을 제공할 수 있다.
도 14를 참조하면, 도 13과 달리, P210에서 반도체 구조를 제공한 후, P 215에서 반도체 구조를 식각할 수 있다.
반도체 구조를 식각하는 것은 포토 레지스트 패턴을 식각 마스크로 하여, 건식 또는 습식 식각을 통해 반도체 구조를 식각하는 것을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 웨이퍼, 상기 웨이퍼 상에 배치되고 복수개의 정렬 마크들 및 복수개의 오버레이 마크들을 포함하는 제1 층, 상기 제1 층 상에 배치된 제2 층, 상기 제2 층 상에 배치된 포토 레지스트 물질층을 포함하는 반도체 구조를 리소그래피 장치에 제공하는 단계;
    상기 복수개의 정렬 마크들을 이용하여 상기 포토 레지스트 물질층을 노광하는 단계;
    상기 포토 레지스트 물질층을 현상하여 상기 복수개의 오버레이 마크들 중 적어도 일부와 부분적으로 중첩되는 복수개의 오버레이 주형들을 형성하는 단계;
    상기 오버레이 마크들 및 상기 오버레이 주형에 설정된 파장 대역을 포함하는 광을 조사하여 상기 제1 층 및 상기 제2 층의 정합성의 오차인 오버레이를 측정하는 단계 및
    상기 오버레이를 측정하기 위한 복수개의 오버레이 측정용 파장들을 선택하는 단계를 포함하고,
    상기 복수개의 오버레이 측정용 파장들을 선택하는 단계는,
    상기 반도체 구조의 파장에 따른 오버레이 값인 오버레이 스펙트럼을 제공하고,
    상기 오버레이 스펙트럼의 상기 파장에 대한 이계 미분 함수의 값이 설정된 값보다 작은 평탄 대역을 결정하는 단계를 포함하는, 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 오버레이를 측정하는 단계는, 상기 광의 회절 신호를 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 파장 대역은 제1 파장과 제2 파장을 포함하고,
    상기 오버레이를 측정하는 단계 이후에,
    상기 제1 파장의 광에 의한 오버레이인 제1 오버레이와 상기 제2 파장의 광에 의한 오버레이인 제2 오버레이의 차이인 제1 오버레이 편차를 구하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제3항에 있어서,
    상기 파장 대역은 제3 파장을 더 포함하고,
    상기 오버레이를 측정하는 단계 이후에,
    상기 제1 오버레이와 상기 제3 파장의 광에 의한 오버레이인 제3 오버레이의 차이인 제2 오버레이 편차를 구하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제4항에 있어서,
    상기 제1 파장의 길이는 상기 제2 파장의 길이보다 길고, 상기 제3 파장의 길이보다 짧은 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제5항에 있어서,
    상기 제1 및 제2 오버레이 편차의 절댓값이 증가하는 경우, 상기 오버레이 몰드의 비대칭성이 증가한 것으로 판단하고, 상기 제1 및 제2 오버레이 편차의 절댓값이 감소하는 경우, 상기 오버레이 몰드의 비대칭성이 감소한 것으로 판단하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제5항에 있어서,
    상기 제1 오버레이 편차의 절댓값이 증가하고 및 상기 제2 오버레이 일정한 경우, 상기 제2 층의 두께가 증가한 것으로 판단하고, 상기 제2 오버레이 편차의 절댓값이 증가하고 상기 제1 오버레이 편차가 일정한 경우, 상기 제2 층의 두께가 감소한 것으로 판단하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 웨이퍼 상에 복수개의 오버레이 마크들을 포함하는 제1 층, 상기 제1 층 상에 배치된 제2 층 및 상기 제2 층 상에 배치되고 오버레이 주형을 포함하는 포토 레지스트 패턴을 제공하는 단계;
    상기 오버레이 마크들 및 상기 오버레이 주형에 설정된 파장 대역을 포함하는 광을 조사하여 회절 시키는 단계;
    회절된 상기 광을 파장에 따라 분광하는 단계 및
    상기 오버레이를 측정하기 위한 복수개의 오버레이 측정용 파장들을 선택하는 단계를 포함하고,
    상기 복수개의 오버레이 측정용 파장들을 선택하는 단계는,
    상기 포토 레지스트 패턴을 포함하는 반도체 구조의 파장에 따른 오버레이 값인 오버레이 스펙트럼을 제공하고,
    상기 오버레이 스펙트럼의 상기 파장에 대한 이계 미분 함수의 값이 설정된 값보다 작은 평탄 대역을 결정하는 단계를 포함하는, 반도체 소자 제조 방법.
  9. 제8항에 있어서,
    상기 광을 파장에 따라 분광 시키는 단계는 상기 파장 대역에 포함된 제1 및 제2 파장의 광을 분광하는 것을 포함하고,
    상기 제1 파장의 광에 의한 오버레이인 제1 오버레이와 상기 제2 파장의 광에 의한 오버레이인 제2 오버레이의 차이인 제1 오버레이 편차를 구하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제9항에 있어서,
    상기 광을 분광시키는 단계는 상기 파장 대역에 포함된 제3 파장의 광을 분광하는 것을 더 포함하고
    상기 제1 오버레이와 상기 제3 파장의 광에 의한 오버레이인 제3 오버레이의 차이인 제2 오버레이 편차를 구하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.


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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150346605A1 (en) 2014-06-02 2015-12-03 Asml Netherlands B.V. Method of Designing Metrology Targets, Substrates Having Metrology Targets, Method of Measuring Overlay, and Device Manufacturing Method
US20180172514A1 (en) * 2016-12-15 2018-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Spectroscopic Overlay Metrology

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG152898A1 (en) 2002-09-20 2009-06-29 Asml Netherlands Bv Alignment systems and methods for lithographic systems
JP2005294776A (ja) 2004-04-06 2005-10-20 Canon Inc 位置検出装置、及び位置検出方法
KR100596270B1 (ko) * 2004-06-08 2006-07-03 동부일렉트로닉스 주식회사 얼라인 마크 및 얼라인 방법
KR100714280B1 (ko) 2006-04-27 2007-05-02 삼성전자주식회사 오버레이 계측설비 및 그를 이용한 오버레이 계측방법
KR100842740B1 (ko) * 2006-05-11 2008-07-01 주식회사 하이닉스반도체 반도체 소자의 오버레이 측정 장치 및 이를 이용한오버레이 측정방법
NL1036245A1 (nl) 2007-12-17 2009-06-18 Asml Netherlands Bv Diffraction based overlay metrology tool and method of diffraction based overlay metrology.
EP2550504B1 (en) 2010-03-25 2019-01-02 Nanometrics Incorporated Diffraction based overlay linearity testing
KR20120000846A (ko) 2010-06-28 2012-01-04 삼성전자주식회사 웨이퍼의 정렬 방법 및 공정 모니터링 방법
KR102094974B1 (ko) 2013-03-08 2020-03-30 삼성전자주식회사 오버레이 계측 방법
US10101676B2 (en) 2015-09-23 2018-10-16 KLA—Tencor Corporation Spectroscopic beam profile overlay metrology

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150346605A1 (en) 2014-06-02 2015-12-03 Asml Netherlands B.V. Method of Designing Metrology Targets, Substrates Having Metrology Targets, Method of Measuring Overlay, and Device Manufacturing Method
US20180172514A1 (en) * 2016-12-15 2018-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Spectroscopic Overlay Metrology

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