KR102699201B1 - Plasma processing equipment - Google Patents
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Abstract
플라즈마 공정 장치가 제공된다. 상기 플라즈마 공정 장치는 상면에 웨이퍼가 지지되고, 하부 전극을 포함하는 척 스테이지, 상기 척 스테이지 상에 배치되는 상부 전극, 상기 상부 전극 또는 하부 전극에 서로 다른 크기의 주파수를 가지는 제1 내지 제3 신호을 인가하는 교류 전원, 상기 척 스테이지를 둘러싸는 유전링, 상기 유전링 내부에 위치하는 엣지 전극 및 상기 엣지 전극과 연결되는 공진 회로를 포함하되, 상기 공진 회로는, 상기 제1 내지 제3 신호 중 중 제3 신호만을 통과시키는 필터 회로와, 상기 필터 회로와 직렬로 연결되고, 제1 코일과 제1 가변 커패시터가 직렬로 연결되어 접지되는 직렬 공진 회로를 포함한다.A plasma process device is provided. The plasma process device includes a chuck stage having a wafer supported on an upper surface and including a lower electrode, an upper electrode disposed on the chuck stage, an AC power source applying first to third signals having different frequencies to the upper electrode or the lower electrode, a dielectric ring surrounding the chuck stage, an edge electrode positioned inside the dielectric ring, and a resonance circuit connected to the edge electrode, wherein the resonance circuit includes a filter circuit passing only a third signal among the first to third signals, and a series resonance circuit connected in series with the filter circuit, and including a first coil and a first variable capacitor connected in series and grounded.
Description
본 발명은 플라즈마 공정 장치에 관한 것이다.The present invention relates to a plasma process apparatus.
최근의 반도체 공정은 고종횡비 컨택(HARC, High aspect ratio contact) 공정을 위하여 플라즈마의 제어의 필요성이 더욱 높아지고 있다. 기존의 방법은 바이어스(Bias) 주파수를 낮추고 RF(radio frequency) 파워를 늘려서 이온에너지를 극대화하여 에치 레이트(Etch rate, 식각율)를 증대시키는 방법을 사용하였다. In recent semiconductor processes, the need for plasma control is increasing for high aspect ratio contact (HARC) processes. Existing methods have been used to maximize ion energy by lowering the bias frequency and increasing the RF (radio frequency) power to increase the etch rate.
하지만 종횡비(Aspect ratio)가 높아짐에 따라 로딩 효과(loading effect)의 증가로 인하여 주파수 하향과 RF 파워 증가의 효과가 둔화된다. However, as the aspect ratio increases, the loading effect increases, which slows down the frequency down and increases the RF power.
이를 해결하기 위하여 RF 펄스(pulse)를 통하여 차징(charging) 완화 작용을 도모하여 로딩 효과를 개선하여 에치 레이트 및 프로파일 형상을 개선하여 왔다. 이러한 방식은, RF 파워 증가에 의한 바이어스 전압(bias voltage) 증가에 따라 차징 효과가 증대되어 한계를 가질 수 있다.To solve this problem, the charging relaxation effect has been improved through RF pulses to improve the loading effect and thus the etch rate and profile shape. This method may have limitations because the charging effect increases as the bias voltage increases due to the increase in RF power.
이러한 식각율은 쉬스(sheath)의 제어에 의해서도 결정될 수 있다. 쉬스란 플라즈마와 웨이퍼 사이의 공간을 의미하고, 이러한 쉬스의 제어를 통해서 플라즈마의 입사각도가 정해질 수 있다. 상기 플라즈마의 입사각도에 따라서 식각 방향 및 식각율이 결정될 수 있다.This etching rate can also be determined by controlling the sheath. The sheath refers to the space between the plasma and the wafer, and the angle of incidence of the plasma can be determined by controlling the sheath. The etching direction and etching rate can be determined according to the angle of incidence of the plasma.
이러한 쉬스의 제어를 하는 방법은 크게 2가지가 있다. 첫째로, 플라즈마의 생성 단계에서 플라즈마의 형상을 제어하여 쉬스를 제어하는 방법이 있고, 둘째로, 전기장 세기를 조절하여 쉬스를 제어하는 방법이 있다.There are two main methods of controlling this sheath. First, there is a method of controlling the sheath by controlling the shape of the plasma during the plasma generation stage, and second, there is a method of controlling the sheath by adjusting the electric field strength.
본 발명이 해결하려는 과제는, 동작 성능이 개선된 플라즈마 공정 장치를 제공하는 것이다.The problem to be solved by the present invention is to provide a plasma process device with improved operating performance.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치는, 상면에 웨이퍼가 지지되고, 하부 전극을 포함하는 척 스테이지, 상기 척 스테이지 상에 배치되는 상부 전극, 상기 상부 전극 또는 하부 전극에 서로 다른 크기의 주파수를 가지는 제1 내지 제3 신호을 인가하는 교류 전원, 상기 척 스테이지를 둘러싸는 유전링, 상기 유전링 내부에 위치하는 엣지 전극 및 상기 엣지 전극과 연결되는 공진 회로를 포함하되, 상기 공진 회로는, 상기 제1 내지 제3 신호 중 중 제3 신호만을 통과시키는 필터 회로와, 상기 필터 회로와 직렬로 연결되고, 제1 코일과 제1 가변 커패시터가 직렬로 연결되어 접지되는 직렬 공진 회로를 포함한다.According to some embodiments of the present invention for solving the above-described problem, a plasma process device includes a chuck stage having a wafer supported on an upper surface and a lower electrode, an upper electrode disposed on the chuck stage, an AC power source applying first to third signals having different frequencies to the upper electrode or the lower electrode, a dielectric ring surrounding the chuck stage, an edge electrode positioned inside the dielectric ring, and a resonance circuit connected to the edge electrode, wherein the resonance circuit includes a filter circuit passing only a third signal among the first to third signals, and a series resonance circuit connected in series with the filter circuit, and a first coil and a first variable capacitor connected in series and grounded.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치는 챔버, 상기 챔버 내에 위치하고, 상면에 웨이퍼가 지지되고, 하부 전극을 포함하는 척 스테이지, 상기 챔버 내에 위치하고, 상기 척 스테이지 상에 가스를 공급하고, 상기 하부 전극과 대응되는 상부 전극을 포함하는 가스 피더, 상기 척 스테이지를 둘러싸는 유전링, 상기 유전링 내부에 위치하는 엣지 전극 및 상기 챔버 외부에 위치하고, 상기 엣지 전극과 전기적으로 연결되는 공진 회로를 포함하되, 상기 공진 회로는, 특정 주파수의 신호만을 통과시키는 필터 회로와, 상기 필터 회로와 직렬로 연결되고, 제1 코일과 제1 가변 커패시터가 직렬로 연결되어 접지되는 직렬 공진 회로를 포함한다.According to some embodiments of the present invention for solving the above problems, a plasma process device includes a chamber, a chuck stage positioned within the chamber, the chuck stage having a wafer supported on an upper surface and including a lower electrode, a gas feeder positioned within the chamber, the gas feeder supplying gas onto the chuck stage and including an upper electrode corresponding to the lower electrode, a dielectric ring surrounding the chuck stage, an edge electrode positioned within the dielectric ring, and a resonance circuit positioned outside the chamber and electrically connected to the edge electrode, wherein the resonance circuit includes a filter circuit that passes only a signal of a specific frequency, and a series resonance circuit that is connected in series with the filter circuit, and in which a first coil and a first variable capacitor are connected in series and are grounded.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치는 상면에 웨이퍼가 지지되고, 하부 전극을 포함하는 척 스테이지, 상기 척 스테이지 상에 가스를 공급하고, 상기 하부 전극과 대응되는 상부 전극을 포함하는 가스 피더, 상기 상부 전극 또는 하부 전극에 서로 다른 크기의 주파수를 가지는 제1 내지 제3 신호을 인가하는 교류 전원, 상기 척 스테이지를 둘러싸는 유전링, 상기 유전링 상에서 상기 척 스테이지를 둘러싸는 제1 및 제2 엣지링, 상기 유전링 내부에 위치하는 엣지 전극 및 상기 챔버 외부에 위치하고, 상기 엣지 전극과 전기적으로 연결되는 공진 회로를 포함하되, 상기 공진 회로는, 상기 제1 내지 제3 신호 중 중 제3 신호만을 통과시키는 필터 회로와, 상기 필터 회로와 직렬로 연결되고, 제1 코일과 제1 가변 커패시터가 직렬로 연결되어 접지되는 직렬 공진 회로를 포함한다.According to some embodiments of the present invention for solving the above-described problem, a plasma process device includes a chuck stage having a wafer supported on an upper surface and including a lower electrode, a gas feeder supplying a gas onto the chuck stage and including an upper electrode corresponding to the lower electrode, an AC power source applying first to third signals having different frequencies to the upper electrode or the lower electrode, a dielectric ring surrounding the chuck stage, first and second edge rings surrounding the chuck stage on the dielectric ring, an edge electrode positioned inside the dielectric ring, and a resonance circuit positioned outside the chamber and electrically connected to the edge electrode, wherein the resonance circuit includes a filter circuit passing only a third signal among the first to third signals, and a series resonance circuit connected in series with the filter circuit, the first coil and the first variable capacitor being connected in series and grounded.
도 1은 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 개념도이다.
도 2는 도 1의 플라즈마 공정 장치에서 A 부분의 플라즈마의 입사 방향을 설명하기 위한 도면이다.
도 3은 도 1의 유전링과 엣지 전극을 세부적으로 설명하기 위한 평면도이다.
도 4는 도 1의 척 스테이지를 세부적으로 설명하기 위한 평면도이다.
도 5는 도 1의 공진 회로를 세부적으로 설명하기 위한 블록도이다.
도 6은 도 5의 필터 회로를 세부적으로 설명하기 위한 등가 회로도이다.
도 7은 도 5의 직렬 공진 회로를 세부적으로 설명하기 위한 등가 회로도이다.
도 8은 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치 상의 웨이퍼의 위치에 따른 식각 방향과 제2 커패시터의 크기에 따른 변화를 설명하기 위한 그래프이다.
도 9는 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치의 필터 회로를 설명하기 위한 등가 회로도이다.
도 10은 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 개념도이다.
도 11은 도 10의 B 부분을 확대한 도면이다.
도 12는 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 확대도이다.
도 13은 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 확대도이다.
도 14는 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 개념도이다.
도 15는 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 개념도이다.
도 16은 도 15의 유전링과 엣지 전극을 세부적으로 설명하기 위한 평면도이다.
도 17은 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 개념도이다.
도 18은 도 17의 RF 플레이트 및 냉각부를 세부적으로 설명하기 위한 평면도이다.
도 19는 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 개념도이다.
도 20은 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 개념도이다.
도 21은 도 20의 RF 플레이트 및 냉각부를 세부적으로 설명하기 위한 평면도이다.
도 22는 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 개념도이다.
도 23은 도 22의 RF 플레이트 및 냉각부를 세부적으로 설명하기 위한 평면도이다.
도 24는 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 개념도이다.
도 25는 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 개념도이다.FIG. 1 is a conceptual diagram illustrating a plasma process apparatus according to some embodiments of the present invention.
Figure 2 is a drawing for explaining the incident direction of plasma at part A in the plasma process device of Figure 1.
Figure 3 is a plan view for explaining in detail the genetic ring and edge electrode of Figure 1.
Figure 4 is a plan view for explaining the chuck stage of Figure 1 in detail.
Figure 5 is a block diagram for explaining the resonant circuit of Figure 1 in detail.
Fig. 6 is an equivalent circuit diagram for explaining the filter circuit of Fig. 5 in detail.
Fig. 7 is an equivalent circuit diagram for explaining the series resonant circuit of Fig. 5 in detail.
FIG. 8 is a graph for explaining changes in the etching direction and the size of the second capacitor according to the position of the wafer on the plasma process apparatus according to some embodiments of the present invention.
FIG. 9 is an equivalent circuit diagram for explaining a filter circuit of a plasma process device according to some embodiments of the present invention.
FIG. 10 is a conceptual diagram illustrating a plasma process apparatus according to some embodiments of the present invention.
Figure 11 is an enlarged view of part B of Figure 10.
FIG. 12 is an enlarged view illustrating a plasma process apparatus according to some embodiments of the present invention.
FIG. 13 is an enlarged view illustrating a plasma process apparatus according to some embodiments of the present invention.
FIG. 14 is a conceptual diagram illustrating a plasma process apparatus according to some embodiments of the present invention.
FIG. 15 is a conceptual diagram illustrating a plasma process apparatus according to some embodiments of the present invention.
Figure 16 is a plan view for explaining in detail the genetic ring and edge electrode of Figure 15.
FIG. 17 is a conceptual diagram illustrating a plasma process apparatus according to some embodiments of the present invention.
Fig. 18 is a plan view for explaining in detail the RF plate and cooling unit of Fig. 17.
FIG. 19 is a conceptual diagram illustrating a plasma process apparatus according to some embodiments of the present invention.
FIG. 20 is a conceptual diagram illustrating a plasma process apparatus according to some embodiments of the present invention.
Figure 21 is a plan view for explaining in detail the RF plate and cooling unit of Figure 20.
FIG. 22 is a conceptual diagram illustrating a plasma process apparatus according to some embodiments of the present invention.
Figure 23 is a plan view for explaining in detail the RF plate and cooling unit of Figure 22.
FIG. 24 is a conceptual diagram illustrating a plasma process apparatus according to some embodiments of the present invention.
FIG. 25 is a conceptual diagram illustrating a plasma process apparatus according to some embodiments of the present invention.
이하에서, 도 1 내지 도 8을 참조하여, 본 발명의 몇몇 실시예에 따른 플라즈마 장치에 대해서 설명한다. 도 1은 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 개념도이다.Hereinafter, with reference to FIGS. 1 to 8, a plasma device according to some embodiments of the present invention will be described. FIG. 1 is a conceptual diagram for explaining a plasma process device according to some embodiments of the present invention.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치는 챔버(500), 베이스(50), 척 스테이지(250), 가스 피더(100), 교류 전원(400), 정합기(410), 제1 유전링(220), 제1 엣지링(210), 제2 엣지링(240), 외벽(230), 제1 엣지 전극(225) 및 공진 회로(300) 등을 포함한다.Referring to FIG. 1, a plasma process apparatus according to some embodiments of the present invention includes a chamber (500), a base (50), a chuck stage (250), a gas feeder (100), an AC power source (400), a matcher (410), a first dielectric ring (220), a first edge ring (210), a second edge ring (240), an outer wall (230), a first edge electrode (225), and a resonant circuit (300).
챔버(500)는 내부에 다른 구성요소를 포함하는 하우징의 역할을 할 수 있다. 챔버(500)는 즉, 내부에 공동(540)을 포함하고, 공동(540)에는 척 스테이지(250), 가스 피더(100) 및 제1 유전링(220)이 형성될 수 있다.The chamber (500) may serve as a housing containing other components therein. That is, the chamber (500) may contain a cavity (540) therein, and a chuck stage (250), a gas feeder (100), and a first dielectric ring (220) may be formed in the cavity (540).
챔버(500)는 웨이퍼(W)가 플라즈마 공정을 진행하는 일종의 격리된 공간일 수 있다. 챔버(500)가 외부와 격리됨에 따라서, 플라즈마 공정의 공정 조건이 조절될 수 있다. 구체적으로, 챔버 내의 온도나 압력 등의 공정 조건을 외부와 다르게 조절할 수 있다.The chamber (500) may be a type of isolated space where a wafer (W) undergoes a plasma process. As the chamber (500) is isolated from the outside, the process conditions of the plasma process can be controlled. Specifically, the process conditions, such as temperature or pressure, within the chamber can be controlled differently from the outside.
챔버(500)는 챔버 바닥(520), 챔버 측벽(510), 챔버 천장(530)을 포함할 수 있다. 챔버 바닥(520), 챔버 측벽(510), 챔버 천장(530)에 의해서 공동(540)이 정의될 수 있다. 즉, 공동(540)은 챔버 바닥(520), 챔버 측벽(510), 챔버 천장(530)에 의해서 둘러싸일 수 있다. The chamber (500) may include a chamber floor (520), a chamber sidewall (510), and a chamber ceiling (530). A cavity (540) may be defined by the chamber floor (520), the chamber sidewall (510), and the chamber ceiling (530). That is, the cavity (540) may be surrounded by the chamber floor (520), the chamber sidewall (510), and the chamber ceiling (530).
챔버 바닥(520)은 챔버(500)의 바닥면일 수 있다. 챔버 바닥(520)은 챔버(500) 내부에 위치한 척 스테이지(250) 등을 지지할 수 있다. 챔버 바닥(520)은 배출구(610)를 포함할 수 있다. 배출구(610)는 챔버 내부의 플라즈마에 사용되는 가스를 배출하는 구멍일 수 있다.The chamber bottom (520) may be the bottom surface of the chamber (500). The chamber bottom (520) may support a chuck stage (250) or the like located inside the chamber (500). The chamber bottom (520) may include an exhaust port (610). The exhaust port (610) may be a hole for exhausting gas used for plasma inside the chamber.
챔버 측벽(510)은 챔버(500)의 측면의 벽일 수 있다. 챔버 측벽(510)은 제3 방향(Z)에서 내려다본 평면 형상이 다양할 수 있다. 예를 들어, 챔버 측벽(510)의 평면 형상은 원, 타원, 사각형 및 다른 다각형일 수 있다. 단, 이에 제한되는 것은 아니다. 챔버 측벽(510)은 공동(540)을 외부와 격리시킬 수 있으면 그 형상이 제한되지 않는다.The chamber side wall (510) may be a wall on the side of the chamber (500). The chamber side wall (510) may have various planar shapes when viewed from the third direction (Z). For example, the planar shape of the chamber side wall (510) may be a circle, an ellipse, a square, and other polygons. However, the shape is not limited thereto. The chamber side wall (510) is not limited in shape as long as it can isolate the cavity (540) from the outside.
챔버 측벽(510)은 개구(550)를 포함할 수 있다. 개구(550)는 웨이퍼(W)가 출입할 수 있는 구멍일 수 있다. 즉, 웨이퍼(W)는 외부에서 개구(550)를 통해서 챔버(500) 내부로 이동되고, 플라즈마 공정이 끝나고 난 후 개구(550)를 통해서 챔버(500) 외부로 이동되어 추후 공정이 진행될 수 있다.The chamber side wall (510) may include an opening (550). The opening (550) may be a hole through which a wafer (W) may enter and exit. That is, the wafer (W) may be moved from the outside into the chamber (500) through the opening (550), and after the plasma process is completed, may be moved to the outside of the chamber (500) through the opening (550) so that a subsequent process may be performed.
도 1에서는 개구(550)가 1개만 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 본 발명의 몇몇 실시예는 개구(550)가 복수로 존재할 수도 있다. 이러한 경우, 웨이퍼(W)의 출입에 이용되는 개구(550)가 공정 순서 및 장비 위치에 따라서 자유롭게 선택될 수 있다.In Fig. 1, only one opening (550) is illustrated, but the present invention is not limited thereto. That is, some embodiments of the present invention may have multiple openings (550). In this case, the opening (550) used for entering and exiting the wafer (W) can be freely selected according to the process sequence and equipment location.
개구(550)는 플라즈마에 사용되는 가스를 배출하는 배출구(610)가 열리고, 진공 모듈(630)이 동작하는 경우 닫힐 수 있다. 이는, 플라즈마에 사용되는 가스의 배출을 위해서 배출구(610) 외의 다른 통로를 모두 닫아야하기 때문이다.The opening (550) can be closed when the exhaust port (610) for discharging gas used for plasma is open and the vacuum module (630) is in operation. This is because all passages other than the exhaust port (610) must be closed in order to discharge gas used for plasma.
베이스(50)는 챔버(500)의 챔버 바닥(520) 상에 고정될 수 있다. 베이스(50)는 위에 배치되는 척 스테이지(250)를 지지할 수 있다. 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치는 베이스(50) 없이 척 스테이지(250)만을 포함할 수도 있다. 즉, 베이스(50)는 필수적인 구성요소는 아닐 수 있다.The base (50) may be fixed on the chamber floor (520) of the chamber (500). The base (50) may support the chuck stage (250) positioned thereon. The plasma process apparatus according to some embodiments of the present invention may include only the chuck stage (250) without the base (50). That is, the base (50) may not be an essential component.
척 스테이지(250)는 웨이퍼(W)를 지지할 수 있다. 척 스테이지(250)는 베이스(50) 상에 고정될 수 있다. 척 스테이지(250)는 원형의 웨이퍼(W)를 지지하기 위해서 원형의 평면 형상을 가질 수 있으나, 이에 제한되는 것은 아니다. 즉, 웨이퍼(W)의 형상이 달라지는 경우 혹은 다른 이유로 인해서 척 스테이지(250)의 평면 형상도 달라질 수 있다.The chuck stage (250) can support a wafer (W). The chuck stage (250) can be fixed on a base (50). The chuck stage (250) can have a circular flat shape to support a circular wafer (W), but is not limited thereto. That is, the flat shape of the chuck stage (250) can also change when the shape of the wafer (W) changes or for other reasons.
척 스테이지(250)는 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z) 중 적어도 하나의 방향으로 움직일 수 있다. 이를 통해서, 척 스테이지(250)는 웨이퍼(W)의 공정 위치를 조절할 수 있다. 즉, 웨이퍼(W)의 플라즈마 공정 위치를 조절하기 위해서 척 스테이지(250)가 상기와 같이 3축으로 이동할 수도 있다.The chuck stage (250) can move in at least one direction among the first direction (X), the second direction (Y), and the third direction (Z). Through this, the chuck stage (250) can adjust the process position of the wafer (W). That is, the chuck stage (250) can move in three axes as described above in order to adjust the plasma process position of the wafer (W).
가스 피더(100)는 챔버(500)의 챔버 천장(530)에 고정될 수 있다. 가스 피더(100)는 척 스테이지(250) 상에 위치할 수 있다. 가스 피더(100)는 척 스테이지(250)의 상면에 안착된 웨이퍼(W)의 상면을 향해서 가스를 공급할 수 있다.The gas feeder (100) can be fixed to the chamber ceiling (530) of the chamber (500). The gas feeder (100) can be positioned on the chuck stage (250). The gas feeder (100) can supply gas toward the upper surface of the wafer (W) placed on the upper surface of the chuck stage (250).
플라즈마 공정은 플라즈마에 사용되는 가스 플라즈마를 이용하여 웨이퍼(W)의 상면을 드라이 에칭(dry etching)하는 것을 포함할 수 있다. 따라서, 가스 피더(100)에 의해서 플라즈마에 사용되는 가스가 챔버(500) 내부에 공급될 수 있다.The plasma process may include dry etching the upper surface of the wafer (W) using gas plasma used in the plasma. Accordingly, the gas used in the plasma may be supplied into the chamber (500) by the gas feeder (100).
가스 공급 라인(110)은 가스 피더(100)와 연결될 수 있다. 가스 공급 라인(110)은 챔버 천장(530)에 연결되어 외부에서 가스 피더(100)와 연결될 수 있다. 가스 공급 라인(110)은 가스 소스(120)와 외부에서 연결되어 플라즈마에 사용되는 가스를 챔버(500) 내부로 공급할 수 있다. 단, 가스 공급 라인(110)의 위치는 챔버 천장(530)에 제한되는 것은 아니다. 가스 공급 라인(110)의 위치는 챔버(500)의 구조, 위치 및 가스 소스(120)의 위치에 따라서 달라질 수 있다.The gas supply line (110) may be connected to the gas feeder (100). The gas supply line (110) may be connected to the chamber ceiling (530) and may be connected to the gas feeder (100) from the outside. The gas supply line (110) may be connected to the gas source (120) from the outside and may supply gas used for plasma into the chamber (500). However, the position of the gas supply line (110) is not limited to the chamber ceiling (530). The position of the gas supply line (110) may vary depending on the structure and position of the chamber (500) and the position of the gas source (120).
가스 소스(120)는 플라즈마 생성에 사용되는 가스를 저장하고 있다가 플라즈마 공정 시에 챔버(500)에 플라즈마에 사용되는 가스를 제공할 수 있다. 도면에서는 가스 소스(120)가 챔버(500) 외부에서 가스 공급 라인(110)을 통해서 가스를 공급하는 것으로 도시되었지만, 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치에서는 가스 소스(120)가 챔버(500)와 직접 부착되어 있을 수도 있다.The gas source (120) stores gas used for plasma generation and can provide gas used for plasma to the chamber (500) during the plasma process. In the drawing, the gas source (120) is illustrated as supplying gas through a gas supply line (110) from outside the chamber (500), but in a plasma process device according to some embodiments of the present invention, the gas source (120) may be directly attached to the chamber (500).
가스 피더(100)는 복수의 노즐을 이용하여 플라즈마 생성에 사용되는 가스를 챔버(500) 내부에 공급할 수 있다. 단, 이에 제한되는 것은 아니다.The gas feeder (100) can supply gas used for plasma generation into the chamber (500) using multiple nozzles, but is not limited thereto.
가스 피더(100)는 플라즈마 공정을 위한 상부 전극을 포함할 수 있다. 또는, 가스 피더(100)가 직접 상부 전극의 역할을 할 수 있다. 척 스테이지(250) 및 베이스(50)는 플라즈마 공정을 위한 하부 전극을 포함할 수 있다. 또는 척 스테이지(250) 및 베이스(50)가 직접 하부 전극의 역할을 할 수 있다. 척 스테이지(250) 및 베이스(50)는 정합기(410) 및 교류 전원(400)과 연결될 수 있다. 가스 피더(100)는 제2 라인(535)을 통해서 접지될 수 있다.The gas feeder (100) may include an upper electrode for a plasma process. Alternatively, the gas feeder (100) may directly serve as the upper electrode. The chuck stage (250) and the base (50) may include a lower electrode for a plasma process. Alternatively, the chuck stage (250) and the base (50) may directly serve as the lower electrode. The chuck stage (250) and the base (50) may be connected to a matching device (410) and an AC power source (400). The gas feeder (100) may be grounded via a second line (535).
교류 전원(400)은 플라즈마 공정을 위한 바이어스 전압 및 RF 신호를 제공할 수 있다. 이를 통해서, 플라즈마가 전기장의 형성에 의해서 웨이퍼(W)의 상면에 도달할 수 있다. 플라즈마는 전하를 가지는 이온화된 입자를 포함하므로 전기장의 형성에 의해서 원하는 방향(상하 방향)으로 진행할 수 있다.The AC power source (400) can provide a bias voltage and RF signal for the plasma process. Through this, the plasma can reach the upper surface of the wafer (W) by forming an electric field. Since the plasma contains ionized particles with a charge, it can proceed in a desired direction (up and down) by forming an electric field.
구체적으로, 교류 전원(400)은 3개의 서로 다른 주파수를 가지는 신호를 베이스(50) 및 척 스테이지(250)로 전달할 수 있다. 즉, 교류 전원(400)은 제1 내지 제3 주파수(f1~f3)를 각각 가지는 제1 내지 제3 신호를 베이스(50) 및 척 스테이지(250)로 전달할 수 있다. 이 때, 제1 주파수(f1)는 제2 주파수(f2)보다 크고, 제2 주파수(f2)는 제3 주파수(f3)보다 클 수 있다. 즉, 제3 주파수(f3)는 제1 주파수(f1) 및 제2 주파수(f2)보다 작을 수 있다.Specifically, the AC power source (400) can transmit signals having three different frequencies to the base (50) and the chuck stage (250). That is, the AC power source (400) can transmit first to third signals having first to third frequencies (f1 to f3), respectively, to the base (50) and the chuck stage (250). At this time, the first frequency (f1) may be greater than the second frequency (f2), and the second frequency (f2) may be greater than the third frequency (f3). That is, the third frequency (f3) may be less than the first frequency (f1) and the second frequency (f2).
이 때, 제1 주파수(f1)는 10MHz보다 크고 200MHz보다 작고, 제2 주파수(f2)는 1MHz보다 크고 10MHz보다 작을 수 있다. 제3 주파수(f3)는 0보다 크고 1MHz보다 작을 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.At this time, the first frequency (f1) may be greater than 10 MHz and less than 200 MHz, the second frequency (f2) may be greater than 1 MHz and less than 10 MHz, and the third frequency (f3) may be greater than 0 and less than 1 MHz. However, the present embodiment is not limited thereto.
제1 주파수(f1)의 제1 신호 및 제2 주파수(f2)의 제2 신호는 가스 피더(100)에 의해서 공급된 플라즈마 가스를 이용하여 플라즈마를 형성하기 위한 신호일 수 있다. 이에 반해서, 제3 주파수(f3)의 제3 신호는 실제 플라즈마 공정을 수행하기 위한 신호로서 제3 주파수(f3)의 제3 신호에 따라서 웨이퍼(W)의 상면에 플라즈마가 수직방향으로 식각을 수행할 수 있다.The first signal of the first frequency (f1) and the second signal of the second frequency (f2) may be signals for forming plasma using plasma gas supplied by the gas feeder (100). In contrast, the third signal of the third frequency (f3) may be a signal for performing an actual plasma process, and plasma may vertically etch the upper surface of the wafer (W) according to the third signal of the third frequency (f3).
정합기(410)는 교류 전원(400)과 연결될 수 있다. 정합기(410)는 교류 전원(400)과 베이스(50) 사이에 위치할 수 있다. 정합기(410)는 복수의 커패시터를 이용하여 제1 내지 제3 주파수(f1~f3) 중 어느 하나를 베이스(50)로 전달시키고, 나머지를 차단할 수 있다. 예를 들어, 제1 주파수(f1)의 제1 신호를 베이스(50)로 전달시키기 위해서는 정합기(410)는 제2 주파수(f2)의 제2 신호와 제3 주파수(f3)의 제3 신호를 차단시키고, 제1 주파수(f1)의 제1 신호만을 통과시킬 수 있다.The matcher (410) can be connected to an AC power source (400). The matcher (410) can be located between the AC power source (400) and the base (50). The matcher (410) can transmit one of the first to third frequencies (f1 to f3) to the base (50) and block the others by using a plurality of capacitors. For example, in order to transmit a first signal of a first frequency (f1) to the base (50), the matcher (410) can block a second signal of a second frequency (f2) and a third signal of a third frequency (f3) and pass only a first signal of a first frequency (f1).
배출구(610)는 챔버(500)의 일측에 위치할 수 있다. 도면에서는 배출구(610)가 챔버(500)의 챔버 바닥(520)에 형성되어 있으나, 이에 제한되는 것은 아니다. 배출구(610)는 챔버(500)의 챔버 바닥(520), 챔버 측벽(510) 및 챔버 천장(530) 중 어느 부분에도 형성될 수 있다.The exhaust port (610) may be located at one side of the chamber (500). In the drawing, the exhaust port (610) is formed at the chamber floor (520) of the chamber (500), but is not limited thereto. The exhaust port (610) may be formed at any part of the chamber floor (520), the chamber side wall (510), and the chamber ceiling (530) of the chamber (500).
배출구(610)는 플라즈마 공정이 종료되었을 때, 플라즈마에 사용되는 가스가 배출되는 구멍일 수 있다. 배출구(610)로 플라즈마에 사용되는 가스가 배출되는 동안에는 웨이퍼(W)가 출입하는 개구(550)는 닫혀있을 수 있다.The exhaust port (610) may be a hole through which gas used for plasma is discharged when the plasma process is finished. While gas used for plasma is discharged through the exhaust port (610), the opening (550) through which the wafer (W) enters and exits may be closed.
배출구(610)는 흡기구(620)와 연결될 수 있다. 흡기구(620)는 배출구(610)에 의해서 배출되는 플라즈마에 사용되는 가스가 진공 모듈(630)로 이동하는 통로일 수 있다. 흡기구(620)는 진공 모듈(630)과 연결될 수 있다. 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치에서 흡기구는 생략되고, 진공 모듈(630)과 배출구(610)가 바로 접할 수도 있다.The exhaust port (610) may be connected to the intake port (620). The intake port (620) may be a passage through which gas used for plasma discharged by the exhaust port (610) moves to the vacuum module (630). The intake port (620) may be connected to the vacuum module (630). In some embodiments of the plasma process device according to the present invention, the intake port may be omitted, and the vacuum module (630) and the exhaust port (610) may be in direct contact.
진공 모듈(630)은 챔버(500) 내의 플라즈마에 사용되는 가스를 빨아들일 수 있다. 진공 모듈(630)은 밀폐된 챔버(500) 내에 진공압을 제공하여 챔버(500) 내의 플라즈마에 사용되는 가스를 제거할 수 있다. 배출구(610)는 진공 모듈(630)이 모든 플라즈마에 사용되는 가스를 빨아들이고 나면 흡기구(620)와 챔버(500)를 격리시키기 위해서 닫힐 수 있다.The vacuum module (630) can suck in gas used for plasma within the chamber (500). The vacuum module (630) can provide vacuum pressure within the sealed chamber (500) to remove gas used for plasma within the chamber (500). The exhaust port (610) can be closed to isolate the intake port (620) and the chamber (500) after the vacuum module (630) sucks in all gas used for plasma.
제1 유전링(220)은 척 스테이지(250)의 측면에 위치할 수 있다. 제1 유전링(220)은 척 스테이지(250)의 측면을 둘러쌀 수 있다. 제1 유전링(220)은 척 스테이지(250)의 하부(250b)를 둘러쌀 수 있다. 제1 유전링(220) 상에는 척 스테이지(250)의 상부(250a)를 둘러싸는 제1 엣지링(210)과 제2 엣지링(240)이 위치할 수 있다.The first dielectric ring (220) may be positioned on the side of the chuck stage (250). The first dielectric ring (220) may surround the side of the chuck stage (250). The first dielectric ring (220) may surround the lower part (250b) of the chuck stage (250). A first edge ring (210) and a second edge ring (240) may be positioned on the first dielectric ring (220) to surround the upper part (250a) of the chuck stage (250).
제1 엣지링(210)은 웨이퍼(W)의 측면과도 인접할 수 있다. 제1 엣지링(210)은 유전체 또는 도전체를 포함할 수 있다. 제1 엣지링(210)은 웨이퍼(W)의 이탈을 방지하고, 플라즈마를 입사하기 위한 전위의 조절을 위해서 배치될 수 있다.The first edge ring (210) may also be adjacent to the side of the wafer (W). The first edge ring (210) may include a dielectric or a conductor. The first edge ring (210) may be positioned to prevent detachment of the wafer (W) and to control the potential for injecting plasma.
제2 엣지링(240)은 제1 엣지링(210)의 외곽을 둘러쌀 수 있다. 제2 엣지링(240)도 제1 엣지링(210)과 같이 척 스테이지(250)의 상부(250a)를 둘러쌀 수 있다. 즉, 척 스테이지(250)의 상부(250a), 제1 엣지링(210) 및 제2 엣지링(240)이 순차적으로 내부에서 외부 방향으로 배치될 수 있다. 제2 엣지링(240)도 유전체 또는 도전체를 포함할 수 있다.The second edge ring (240) can surround the outer edge of the first edge ring (210). The second edge ring (240) can also surround the upper part (250a) of the chuck stage (250) like the first edge ring (210). That is, the upper part (250a) of the chuck stage (250), the first edge ring (210), and the second edge ring (240) can be sequentially arranged from the inside to the outside. The second edge ring (240) can also include a dielectric or a conductor.
제2 엣지링(240)은 제1 엣지링(210)과 동일한 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치는 제1 엣지링(210)과 제2 엣지링(240)이 서로 다른 물질을 포함할 수도 있다.The second edge ring (240) may include the same material as the first edge ring (210), but is not limited thereto. In some embodiments of the present invention, the plasma process device may include the first edge ring (210) and the second edge ring (240) that include different materials.
예를 들어, 제1 엣지링(210) 및 제2 엣지링(240)은 알루미늄과 같은 도전체일 수도 있다. 또는, 제1 엣지링(210) 및 제2 엣지링(240)은 각각 Si, SiO2, SiC, Al2O3, ZrO2 , PETE(polyethylene terephthalate), PEEK(PolyEtheretherKetone) 및 AlN 중 적어도 하나를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. For example, the first edge ring (210) and the second edge ring (240) may be conductive materials such as aluminum. Alternatively, the first edge ring (210) and the second edge ring (240) may each include at least one of Si, SiO 2 , SiC, Al 2 O 3 , ZrO 2 , PETE (polyethylene terephthalate), PEEK (PolyEtheretherKetone), and AlN. However, the present embodiment is not limited thereto.
외벽(230)은 척 스테이지(250), 베이스(50), 제1 유전링(220), 제1 엣지링(210) 및 제2 엣지링(240)을 둘러쌀 수 있다. 외벽(230)은 척 스테이지(250), 베이스(50), 제1 유전링(220), 제1 엣지링(210) 및 제2 엣지링(240)을 내부에 위치하게 하여 외부와 격리시킬 수 있다. The outer wall (230) can surround the chuck stage (250), the base (50), the first dielectric ring (220), the first edge ring (210), and the second edge ring (240). The outer wall (230) can position the chuck stage (250), the base (50), the first dielectric ring (220), the first edge ring (210), and the second edge ring (240) inside and isolate them from the outside.
제2 엣지링(240)은 외벽(230) 위를 덮을 수 있다. 외벽(230)은 제1 유전링(220)의 외측면을 둘러싸되, 제2 엣지링(240)에 의해서 상면이 덮힐 수 있다.The second edge ring (240) can cover the outer wall (230). The outer wall (230) surrounds the outer surface of the first dielectric ring (220), but the upper surface can be covered by the second edge ring (240).
단, 외벽(230)의 구성은 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치는 상술한 배치와 달리 외벽(230)이 형성될 수 있다. 즉, 상기 구성요소들을 모두 포함하고, 서포팅할 수 있다면, 외벽(230)의 구성 및 배치는 달라질 수 있다.However, the configuration of the outer wall (230) is not limited thereto. The plasma process device according to some embodiments of the present invention may have an outer wall (230) formed differently from the arrangement described above. That is, as long as it includes and can support all of the above components, the configuration and arrangement of the outer wall (230) may vary.
도 2는 도 1의 플라즈마 공정 장치에서 A 부분의 플라즈마의 입사 방향을 설명하기 위한 도면이다.Figure 2 is a drawing for explaining the incident direction of plasma at part A in the plasma process device of Figure 1.
도 2를 참조하여, 웨이퍼(W)의 엣지 부분에 입사하는 플라즈마의 입사각을 설명한다.Referring to Fig. 2, the incidence angle of plasma incident on the edge portion of the wafer (W) is described.
플라즈마(P)는 기본적으로 웨이퍼(W)의 상면에 수직하게 입사한다. 이는 웨이퍼(W)의 상에 형성되는 전위가 평평하게 형성되기 때문이다. 즉, 등전위면을 도 2에 도시하면 E1, E2 및 E3과 같이 표시될 수 있다.The plasma (P) is basically incident perpendicularly to the upper surface of the wafer (W). This is because the potential formed on the wafer (W) is formed flat. That is, the equipotential surfaces can be represented as E1, E2, and E3 in Fig. 2.
이러한 전위는 웨이퍼(W)의 중심 부분에서는 평평하게 유지될 수 있으나, 웨이퍼(W)의 엣지 부분에서는 평평하지 않을 수 있다. 즉, 제1 엣지링(210) 및 제2 엣지링(240)의 형태, 두께 및 재질 등에 따라서, 전위가 휘어질 수 있다. 이러한 이유에 의해서 전위가 E1과 같이 엣지 부분에서 높게 형성되는 경우에는 플라즈마(P)의 입사는 높아진 전위에 의해서 웨이퍼의 바깥쪽으로 기울어져 ①과 같이 입사할 수 있다.This potential may be maintained flat at the center of the wafer (W), but may not be flat at the edge of the wafer (W). That is, depending on the shape, thickness, and material of the first edge ring (210) and the second edge ring (240), the potential may be bent. For this reason, when the potential is formed high at the edge, such as E1, the incidence of the plasma (P) may be tilted toward the outside of the wafer due to the increased potential and may be incident as in ①.
만일 어떠한 요인에 의해서 전위가 웨이퍼(W)의 엣지 부분에서도 E2와 같이 평평하게 유지되는 경우에는 플라즈마(P)의 입사도 다른 부분과 같이 웨이퍼(W)의 상면에 수직하게 입사될 수 있다(②).If the potential is maintained flat like E2 at the edge of the wafer (W) due to some factor, the incidence of plasma (P) can also be vertically incident on the upper surface of the wafer (W) like other parts (②).
반대로, 전위가 웨이퍼(W)의 엣지 부분에서 E3과 같이 더 낮아지는 경우에는 플라즈마(P)의 입사각이 웨이퍼(W)의 안쪽으로 향하도록 기울어질 수 있다(③).Conversely, when the potential is lowered at the edge of the wafer (W), such as E3, the incident angle of the plasma (P) can be tilted toward the inside of the wafer (W) (③).
제1 엣지링(210) 및 제2 엣지링(240)의 형상과 두께는 플라즈마 공정이 반복 수행됨에 따라서 마모되어 변형될 수 있다. 이에 따라서, 플라즈마(P)의 입사각이 점차 ① 및 ②에서 ③의 방향으로 변형될 수 있다.The shape and thickness of the first edge ring (210) and the second edge ring (240) may be worn and deformed as the plasma process is repeated. Accordingly, the incident angle of the plasma (P) may gradually be deformed from ① and ② to ③.
플라즈마(P)의 입사각의 기울기가 커지면 웨이퍼(W)의 에칭 레이트의 산포가 웨이퍼(W)의 상면의 위치에 따라서 불균일하게 되므로 웨이퍼(W)에 형성되는 반도체 장치의 신뢰성 및 성능이 저하될 수 있다.As the slope of the incident angle of the plasma (P) increases, the distribution of the etching rate of the wafer (W) becomes non-uniform depending on the position of the upper surface of the wafer (W), which may deteriorate the reliability and performance of the semiconductor device formed on the wafer (W).
이러한 변형 때문에 기존의 플라즈마 공정 장치는 주기적으로 제1 엣지링(210) 및 제2 엣지링(240)을 새로운 것으로 교체를 해줘야 한다. 또한, 제1 엣지링(210) 및 제2 엣지링(240)의 수명을 늘리기 위해서, 기본적인 전위를 E2가 아닌 E1과 같이 플라즈마(P)의 입사각이 바깥쪽으로 기울어지게 매칭시켜 두고, E3과 같이 플라즈마(P)의 입사각이 웨이퍼(W)의 안쪽으로 기울어진 뒤 그 입사각이 임계치수가 되면 교체해줄 수 있다.Due to such deformation, the existing plasma process equipment must periodically replace the first edge ring (210) and the second edge ring (240) with new ones. In addition, in order to extend the life of the first edge ring (210) and the second edge ring (240), the basic potential is matched such that the incident angle of the plasma (P) is tilted outward, such as E1, not E2, and when the incident angle of the plasma (P) is tilted inward of the wafer (W), such as E3, and the incident angle reaches a critical value, it can be replaced.
이에 따라서, 반복 수행되는 플라즈마 공정에 따라서 미세하게나마 웨이퍼(W) 엣지 부분의 플라즈마(P) 입사각이 계속해서 달라지므로, 공정의 신뢰성과 반도체 장치의 균일성이 낮아질 수밖에 없다.Accordingly, since the plasma (P) incident angle at the edge of the wafer (W) continues to change slightly depending on the repeatedly performed plasma process, the reliability of the process and the uniformity of the semiconductor device are bound to decrease.
이에 반해서, 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치는 실시간으로 엣지 영역의 전위을 조절할 수 있는 제1 엣지 전극(225)을 포함하여 웨이퍼(W)의 엣지 부분의 상기 플라즈마(P) 입사각을 균일하게 유지할 수 있다.In contrast, a plasma process device according to some embodiments of the present invention can maintain the plasma (P) incident angle on the edge portion of the wafer (W) uniformly by including a first edge electrode (225) capable of controlling the potential of an edge region in real time.
도 3은 도 1의 유전링과 엣지 전극을 세부적으로 설명하기 위한 평면도이고, 도 4는 도 1의 척 스테이지를 세부적으로 설명하기 위한 평면도이다.FIG. 3 is a plan view for explaining in detail the genetic ring and edge electrode of FIG. 1, and FIG. 4 is a plan view for explaining in detail the chuck stage of FIG. 1.
도 4를 참조하면, 척 스테이지(250)는 상부(250a)와 하부(250b)를 포함한다. 상부(250a)는 제1 반지름(R1)을 가지는 원형의 단면을 가질 수 있다. 하부(250b)는 상부(250a)의 아래에 연결되어 제1 반지름(R1)보다 큰 제2 반지름(R2)을 가지는 원형의 단면을 가질 수 있다. 즉, 하부(250b) 상에 상부(250a)가 돌출되는 형태일 수 있다. Referring to FIG. 4, the chuck stage (250) includes an upper portion (250a) and a lower portion (250b). The upper portion (250a) may have a circular cross-section having a first radius (R1). The lower portion (250b) may have a circular cross-section connected to the lower portion (250a) and having a second radius (R2) larger than the first radius (R1). That is, the upper portion (250a) may be in a form in which it protrudes above the lower portion (250b).
도면에서는 척 스테이지(250)의 상부(250a)와 하부(250b)가 모두 원형 단면을 가지고 있지만, 이에 제한되는 것은 아니다. 척 스테이지(250)는 하부(250b)가 상부(250a)를 포함하는 더 큰 면적을 가지고 있기만 하면 그 형상에는 제한이 없다. 즉, 척 스테이지(250)는 하부(250b)의 상면에서 상부(250a)가 돌출된 형상이기만 하면 가능하다.In the drawing, both the upper part (250a) and the lower part (250b) of the chuck stage (250) have circular cross sections, but this is not limited thereto. The chuck stage (250) is not limited in its shape as long as the lower part (250b) has a larger area that includes the upper part (250a). In other words, the chuck stage (250) can have a shape in which the upper part (250a) protrudes from the upper surface of the lower part (250b).
도 1 내지 도 4를 참조하면, 제1 유전링(220)은 제1 엣지링(210) 및 제2 엣지링(240)의 아래에 위치할 수 있다. 제1 유전링(220)은 베이스(50) 상에서 척 스테이지(250)의 하부(250b)의 둘레를 둘러쌀 수 있다. 제1 유전링(220)의 하부는 베이스(50)의 상면과 접할 수 있다. 제1 유전링(220)은 내부에 제1 엣지 전극(225)을 포함할 수 있다.Referring to FIGS. 1 to 4, the first dielectric ring (220) may be positioned below the first edge ring (210) and the second edge ring (240). The first dielectric ring (220) may surround the perimeter of the lower portion (250b) of the chuck stage (250) on the base (50). The lower portion of the first dielectric ring (220) may be in contact with the upper surface of the base (50). The first dielectric ring (220) may include a first edge electrode (225) therein.
제1 유전링(220)은 유전체를 포함할 수 있다. 예를 들어, 제1 유전링(220)은 Si, SiO2, SiC, Al2O3, ZrO2 , PETE, PEEK 및 AlN 중 적어도 하나를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.The first dielectric ring (220) may include a dielectric. For example, the first dielectric ring (220) may include at least one of Si, SiO 2 , SiC, Al 2 O 3 , ZrO 2 , PETE, PEEK, and AlN. However, the present embodiment is not limited thereto.
제1 엣지 전극(225)은 제1 유전링(220) 내부에 위치할 수 있다. 제1 엣지 전극(225)은 제1 유전링(220)과 같이 척 스테이지(250)의 측면을 둘러쌀 수 있다. 제1 엣지 전극(225)은 도전체를 포함할 수 있다. 제1 엣지 전극(225)은 척 스테이지(250)와는 직접 접하지 않을 수 있다. 즉, 제1 엣지 전극(225)은 제1 유전링(220) 내부에서 제1 유전링(220)의 일부에 의해서 척 스테이지(250)와 서로 이격될 수 있다.The first edge electrode (225) may be located inside the first dielectric ring (220). The first edge electrode (225) may surround a side of the chuck stage (250) like the first dielectric ring (220). The first edge electrode (225) may include a conductor. The first edge electrode (225) may not be in direct contact with the chuck stage (250). That is, the first edge electrode (225) may be spaced apart from the chuck stage (250) by a part of the first dielectric ring (220) inside the first dielectric ring (220).
제1 엣지 전극(225)은 척 스테이지(250)와 베이스(50)의 하부 전극과 커플링되어 웨이퍼의 엣지 영역의 전위를 조율할 수 있다. 이에 대해서는 추후에 더 자세히 설명한다.The first edge electrode (225) can be coupled with the lower electrode of the chuck stage (250) and the base (50) to adjust the potential of the edge region of the wafer. This will be described in more detail later.
공진 회로(300)는 제1 엣지 전극(225)과 전기적으로 연결될 수 있다. 공진 회로(300)는 제어 라인(310)을 통해서 제1 엣지 전극(225)과 전기적으로 연결될 수 있다. 제어 라인(310)은 베이스(50)와 챔버(500)를 관통하여 제1 엣지 전극(225)과 공진 회로(300)를 연결할 수 있다.The resonant circuit (300) can be electrically connected to the first edge electrode (225). The resonant circuit (300) can be electrically connected to the first edge electrode (225) through a control line (310). The control line (310) can pass through the base (50) and the chamber (500) to connect the first edge electrode (225) and the resonant circuit (300).
공진 회로(300)는 챔버(500)의 외부에 위치할 수 있다. 공진 회로(300)는 제1 엣지 전극(225)과 연결되어 웨이퍼(W)의 엣지 영역의 전위를 조절할 수 있다.The resonant circuit (300) may be located outside the chamber (500). The resonant circuit (300) may be connected to the first edge electrode (225) to control the potential of the edge area of the wafer (W).
도 5는 도 1의 공진 회로를 세부적으로 설명하기 위한 블록도이다.Figure 5 is a block diagram for explaining the resonant circuit of Figure 1 in detail.
도 5를 참조하면, 공진 회로(300)는 제1 필터 회로(320) 및 직렬 공진 회로(330)를 포함할 수 있다.Referring to FIG. 5, the resonant circuit (300) may include a first filter circuit (320) and a series resonant circuit (330).
제1 필터 회로(320)는 제어 라인(310)과 연결될 수 있다. 제1 필터 회로(320)는 제1 주파수(f1)의 제1 신호, 제2 주파수(f2)의 제2 신호 및 제3 주파수(f3)의 제3 신호 중 제3 주파수(f3)의 제3 신호만을 통과시킬 수 있다. 이에 따라서, 직렬 공진 회로(330)에는 제3 주파수(f3)의 제3 신호만이 입력될 수 있다.The first filter circuit (320) can be connected to the control line (310). The first filter circuit (320) can pass only the third signal of the third frequency (f3) among the first signal of the first frequency (f1), the second signal of the second frequency (f2), and the third signal of the third frequency (f3). Accordingly, only the third signal of the third frequency (f3) can be input to the series resonant circuit (330).
직렬 공진 회로(330)는 제3 주파수(f3)의 제3 신호를 수신할 수 있다. 직렬 공진 회로(330)는 제1 필터 회로(320)와 직렬로 연결될 수 있다. 직렬 공진 회로(330)는 접지될 수 있다.The series resonant circuit (330) can receive a third signal of a third frequency (f3). The series resonant circuit (330) can be connected in series with the first filter circuit (320). The series resonant circuit (330) can be grounded.
도 6은 도 5의 필터 회로를 세부적으로 설명하기 위한 등가 회로도이다.Fig. 6 is an equivalent circuit diagram for explaining the filter circuit of Fig. 5 in detail.
도 6을 참조하면, 제1 필터 회로(320)는 제1 커패시터(C1)와 제1 코일(L1)을 포함하는 제1 병렬 공진 회로와 제2 커패시터(C2)와 제2 코일(L2)를 포함하는 제2 병렬 공진 회로를 포함할 수 있다. 상기 제1 및 제2 병렬 공진 회로는 서로 직렬로 연결될 수 있다.Referring to FIG. 6, the first filter circuit (320) may include a first parallel resonant circuit including a first capacitor (C1) and a first coil (L1) and a second parallel resonant circuit including a second capacitor (C2) and a second coil (L2). The first and second parallel resonant circuits may be connected in series with each other.
상기 제1 병렬 공진 회로는 제1 커패시터(C1)와 제1 코일(L1)이 병렬로 연결된 회로일 수 있다. 상기 제1 병렬 공진 회로는 제1 주파수(f1)의 제1 신호를 필터링하는 회로일 수 있다.The first parallel resonant circuit may be a circuit in which a first capacitor (C1) and a first coil (L1) are connected in parallel. The first parallel resonant circuit may be a circuit that filters a first signal of a first frequency (f1).
상기 제2 병렬 공진 회로는 제2 커패시터(C2)와 제2 코일(L2)이 병렬로 연결된 회로일 수 있다. 상기 제2 병렬 공진 회로는 제2 주파수(f2)의 제2 신호를 필터링하는 회로일 수 있다.The second parallel resonant circuit may be a circuit in which a second capacitor (C2) and a second coil (L2) are connected in parallel. The second parallel resonant circuit may be a circuit that filters a second signal of a second frequency (f2).
제1 필터 회로(320)는 제1 주파수(f1)의 제1 신호, 제2 주파수(f2)의 제2 신호 및 제3 주파수(f3)의 제3 신호 중 제3 주파수(f3)의 제3 신호만을 통과시키고, 제1 주파수(f1)의 제1 신호 및 제2 주파수(f2)의 제2 신호를 선택적으로 차단하는 밴드 리젝션 필터(band rejection filter) 또는 노치 필터(notch filter)일 수도 있다. The first filter circuit (320) may be a band rejection filter or a notch filter that passes only the third signal of the third frequency (f3) among the first signal of the first frequency (f1), the second signal of the second frequency (f2), and the third signal of the third frequency (f3), and selectively blocks the first signal of the first frequency (f1) and the second signal of the second frequency (f2).
결과적으로, 제1 필터 회로(320)는 제1 주파수(f1)의 제1 신호, 제2 주파수(f2)의 제2 신호 및 제3 주파수(f3)의 제3 신호 중 제3 주파수(f3)의 제3 신호만을 통과시킬 수 있다.As a result, the first filter circuit (320) can pass only the third signal of the third frequency (f3) among the first signal of the first frequency (f1), the second signal of the second frequency (f2), and the third signal of the third frequency (f3).
이는 공진 회로(300)가 플라즈마를 생성시키는 제1 주파수(f1)의 제1 신호 및 제2 주파수(f2)의 제2 신호에는 동작하지 않고, 웨이퍼(W)에 식각을 위해 플라즈마를 입사시키는 제3 주파수(f3)의 제3 신호에만 동작하게 하기 위함이다.This is to ensure that the resonant circuit (300) does not operate on the first signal of the first frequency (f1) that generates plasma and the second signal of the second frequency (f2), but operates only on the third signal of the third frequency (f3) that irradiates plasma to the wafer (W) for etching.
도 7은 도 5의 직렬 공진 회로를 세부적으로 설명하기 위한 등가 회로도이다.Fig. 7 is an equivalent circuit diagram for explaining the series resonant circuit of Fig. 5 in detail.
도 1 및 도 7을 참조하면, 직렬 공진 회로(330)는 제3 코일(L3)과 제3 커패시터(C3)를 포함할 수 있다. 제3 코일(L3)과 제3 커패시터(C3)는 직렬로 연결될 수 있다. 제3 코일(L3) 및 제2 커패시터(C3)는 접지될 수 있다. 즉, 공진 회로(300) 내에는 별도의 교류 전원이 존재하지 않을 수 있다.Referring to FIG. 1 and FIG. 7, the series resonant circuit (330) may include a third coil (L3) and a third capacitor (C3). The third coil (L3) and the third capacitor (C3) may be connected in series. The third coil (L3) and the second capacitor (C3) may be grounded. That is, a separate AC power source may not exist within the resonant circuit (300).
직렬 공진 회로(330)는 제3 주파수(f3)의 제3 신호를 수신할 수 있다. 이에 따라서, 제3 코일(L3)과 제3 커패시터(C3)가 매칭된 임피던스를 제공하여 웨이퍼(W)의 엣지 영역의 전위를 조절할 수 있다.The series resonant circuit (330) can receive a third signal of a third frequency (f3). Accordingly, the third coil (L3) and the third capacitor (C3) can provide matched impedances to control the potential of the edge region of the wafer (W).
제3 커패시터(C3)는 가변 커패시터로서, 컨트롤러(360)에 의해서 조절될 수 있다. 컨트롤러(360)는 제3 커패시터(C3)의 값을 조절하여 웨이퍼(W)의 엣지 영역의 전위를 조절할 수 있다.The third capacitor (C3) is a variable capacitor and can be controlled by the controller (360). The controller (360) can control the potential of the edge area of the wafer (W) by controlling the value of the third capacitor (C3).
도 8은 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치 상의 웨이퍼의 위치에 따른 식각 방향과 제2 커패시터의 크기에 따른 변화를 설명하기 위한 그래프이다.FIG. 8 is a graph for explaining changes in the etching direction and the size of the second capacitor according to the position of the wafer on the plasma process apparatus according to some embodiments of the present invention.
도 1 내지 도 8을 참조하면, 웨이퍼(W)는 중심 영역(C), 중간 영역(M) 및 엣지 영역(E)을 포함할 수 있다. 중심 영역(C)은 원형의 웨이퍼(W)의 중심 근처의 영역을 의미할 수 있다. 엣지 영역(E)은 원형의 웨이퍼(W)의 가장 자리 영역을 의미할 수 있다. 중간 영역(M)은 중심 영역(C)과 엣지 영역(E) 사이에 위치한 영역을 의미할 수 있다.Referring to FIGS. 1 to 8, the wafer (W) may include a center region (C), a middle region (M), and an edge region (E). The center region (C) may refer to a region near the center of the circular wafer (W). The edge region (E) may refer to an edge region of the circular wafer (W). The middle region (M) may refer to a region located between the center region (C) and the edge region (E).
제1 각도(θ1)는 도 2의 플라즈마 입사 각도를 의미할 수 있다. 즉, 제1 각도(θ1)가 양수인 것은 웨이퍼(W)의 바깥쪽 방향 즉, ①의 방향으로 플라즈마 입사각이 기울어짐을 의미할 수 있다. 유사하게, 제1 각도(θ1)가 음수인 것은 웨이퍼(W)의 안쪽 방향 즉, ③의 방향으로 플라즈마 입사각이 기울어짐을 의미할 수 있다. 제1 각도(θ1)가 0인 경우에는 웨이퍼(W)의 상면에 수직한 방향 즉, ②의 방향으로 플라즈마 입사각이 형성됨을 의미할 수 있다.The first angle (θ1) may mean the plasma incidence angle of FIG. 2. That is, a positive first angle (θ1) may mean that the plasma incidence angle is tilted in the outer direction of the wafer (W), that is, in the direction of ①. Similarly, a negative first angle (θ1) may mean that the plasma incidence angle is tilted in the inner direction of the wafer (W), that is, in the direction of ③. When the first angle (θ1) is 0, it may mean that the plasma incidence angle is formed in the direction perpendicular to the upper surface of the wafer (W), that is, in the direction of ②.
제1 각도(θ1)는 중심 영역(C) 및 중간 영역(M)에서는 0을 유지하다가, 엣지 영역(E)에서 0보다 커지거나 작아질 수 있다. 이는, 웨이퍼(W)의 중심 영역(C) 및 중간 영역(M)에서는 전위가 웨이퍼(W)의 상면과 평행하게 유지됨을 의미할 수 있다. 다만, 엣지 영역(E)에서는 어떠한 원이에 의해서 전위가 위나 아래 방향으로 기울어져 제1 각도(θ1)가 커지거나 작아질 수 있다.The first angle (θ1) remains 0 in the center region (C) and the middle region (M), but may become larger or smaller than 0 in the edge region (E). This may mean that the potential is maintained parallel to the upper surface of the wafer (W) in the center region (C) and the middle region (M) of the wafer (W). However, in the edge region (E), the potential may be tilted upward or downward by some reason, causing the first angle (θ1) to become larger or smaller.
직렬 공진 회로(330)의 제3 커패시터(C3)의 크기를 작게 하면, 제1 각도(θ1)가 양수에서 0으로 작아질 수 있다. 즉, 도 2의 ①의 방향에서 ②의 방향으로 플라즈마 입사가 수직하게 된다는 의미일 수 있다.If the size of the third capacitor (C3) of the series resonant circuit (330) is reduced, the first angle (θ1) can decrease from a positive number to 0. In other words, this can mean that the plasma incidence becomes vertical from the direction of ① in Fig. 2 to the direction of ②.
반대로, 직렬 공진 회로(330)의 제3 커패시터(C3)의 크기를 크게 하면, 제1 각도(θ1)가 음수에서 0으로 커질 수 있다. 즉, 도 2의 ③의 방향에서 ②의 방향으로 플라즈마 입사가 수직하게 된다는 의미일 수 있다.Conversely, if the size of the third capacitor (C3) of the series resonant circuit (330) is increased, the first angle (θ1) can increase from a negative number to 0. In other words, this can mean that the plasma incidence becomes vertical from the direction of ③ in Fig. 2 to the direction of ②.
즉, 컨트롤러(360)는 제3 커패시터(C3)의 크기를 조절할 수 있다. 따라서, 제1 각도(θ1)가 양수인 경우에는 제3 커패시터(C3)의 크기를 작게 하여 플라즈마 입사각을 수직하게 할 수 있다. 마찬가지로, 제1 각도(θ1)가 음수인 경우에는 제3 커패시터(C3)의 크기를 크게 하여 플라즈마 입사각을 수직하게 할 수 있다.That is, the controller (360) can adjust the size of the third capacitor (C3). Accordingly, when the first angle (θ1) is positive, the size of the third capacitor (C3) can be made smaller to make the plasma incidence angle vertical. Similarly, when the first angle (θ1) is negative, the size of the third capacitor (C3) can be made larger to make the plasma incidence angle vertical.
본 실시예에 따른 플라즈마 공정 장치는 제1 유전링(220) 내부에 제1 엣지 전극(225)을 포함하여 웨이퍼(W)의 엣지 영역(E)의 전위를 조절할 수 있다. 이에 따라서, 웨이퍼(W)의 엣지 영역(E)의 플라즈마 입사 각도를 수직하게 조절할 수 있고, 이에 따라, 웨이퍼의 식각율을 웨이퍼(W) 전반에 대해서 균일하게 할 수 있다.The plasma process device according to the present embodiment can control the potential of the edge region (E) of the wafer (W) by including the first edge electrode (225) inside the first dielectric ring (220). Accordingly, the plasma incidence angle of the edge region (E) of the wafer (W) can be vertically controlled, and accordingly, the etching rate of the wafer can be made uniform over the entire wafer (W).
이하, 도 9를 참조하여, 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.Hereinafter, with reference to FIG. 9, a plasma process device according to some embodiments of the present invention will be described. Parts that overlap with the above description will be simplified or omitted.
도 9는 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치의 필터 회로를 설명하기 위한 등가 회로도이다.FIG. 9 is an equivalent circuit diagram for explaining a filter circuit of a plasma process device according to some embodiments of the present invention.
도 9를 참조하면, 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치는 제2 필터 회로(321)를 포함한다.Referring to FIG. 9, a plasma process apparatus according to some embodiments of the present invention includes a second filter circuit (321).
제2 필터 회로(321)의 제2 병렬 공진 회로는 제4 커패시터(C4)와 제2 코일(L2)을 포함할 수 있다. 제4 커패시터(C4)는 가변 커패시터일 수 있다. 제4 커패시터(C4)는 컨트롤러(360)에 의해서 그 커패시턴스의 크기가 조절될 수 있다. 제4 커패시터(C4)의 크기가 조절됨에 따라서, 제2 필터 회로(321)의 필터링 되는 신호가 조절될 수 있다. The second parallel resonant circuit of the second filter circuit (321) may include a fourth capacitor (C4) and a second coil (L2). The fourth capacitor (C4) may be a variable capacitor. The size of the capacitance of the fourth capacitor (C4) may be adjusted by the controller (360). As the size of the fourth capacitor (C4) is adjusted, the filtered signal of the second filter circuit (321) may be adjusted.
제2 필터 회로(321)는 제3 주파수(f3)의 제3 신호를 제외한 나머지 제1 주파수(f1)의 제1 신호 및 제2 주파수(f2)의 제2 신호를 차단하는 역할을 한다. 그런데, 교류 전원(400)의 제2 주파수(f2)의 제2 신호의 주파수를 다른 주파수로 교체하는 경우에는 굳이 제2 필터 회로(321)의 제4 커패시터(C4)를 교체할 필요없이 컨트롤러(360)에 의해서 제4 커패시터(C4)의 커패시턴스를 조절할 수 있다. 이에 따라서, 본 실시예에 따른 플라즈마 공정 장치는 좀 더 용이하게 제2 주파수(f2)의 제2 신호의 주파수 변경에도 대처할 수 있다.The second filter circuit (321) serves to block the first signal of the first frequency (f1) and the second signal of the second frequency (f2) except for the third signal of the third frequency (f3). However, in the case where the frequency of the second signal of the second frequency (f2) of the AC power source (400) is changed to a different frequency, the capacitance of the fourth capacitor (C4) can be adjusted by the controller (360) without necessarily replacing the fourth capacitor (C4) of the second filter circuit (321). Accordingly, the plasma process device according to the present embodiment can more easily cope with the frequency change of the second signal of the second frequency (f2).
이하, 도 10 및 도 11을 참조하여, 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.Hereinafter, a plasma process apparatus according to some embodiments of the present invention will be described with reference to FIGS. 10 and 11. Parts overlapping with the above description will be simplified or omitted.
도 10은 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 개념도이고, 도 11은 도 10의 B 부분을 확대한 도면이다.FIG. 10 is a conceptual diagram illustrating a plasma process apparatus according to some embodiments of the present invention, and FIG. 11 is an enlarged view of part B of FIG. 10.
도 10 및 도 11을 참조하면, 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치는 열 패드(260)를 더 포함한다.Referring to FIGS. 10 and 11, a plasma process apparatus according to some embodiments of the present invention further includes a thermal pad (260).
열 패드(260)는 제1 유전링(220)과 제1 엣지링(210) 및 제2 엣지링(240) 사이에 위치할 수 있다. 구체적으로, 열 패드(260)는 제1 유전링(220) 상에 위치하고, 제1 엣지링(210)과 제2 엣지링(240)의 아래에 위치할 수 있다. 열 패드(260)는 제1 엣지링(210), 제2 엣지링(240) 및 제1 유전링(220)과 직접 접할 수 있다. 열 패드(260)는 제1 엣지링(210) 및 제2 엣지링(240)의 열을 배출시키는 역할을 할 수 있다.The thermal pad (260) may be positioned between the first dielectric ring (220) and the first edge ring (210) and the second edge ring (240). Specifically, the thermal pad (260) may be positioned on the first dielectric ring (220) and below the first edge ring (210) and the second edge ring (240). The thermal pad (260) may be in direct contact with the first edge ring (210), the second edge ring (240), and the first dielectric ring (220). The thermal pad (260) may serve to discharge heat from the first edge ring (210) and the second edge ring (240).
구체적으로, 열 패드(260)는 제1 엣지링(210) 및 제2 엣지링(240)의 열을 받아서, 제1 유전링(220)으로 전달할 수 있다. 제1 유전링(220)은 상기 열을 척 스테이지(250)로 전송할 수 있다. 즉, 척 스테이지(250)는 제1 엣지링(210) 및 제2 엣지링(240)의 히트 싱크(heat sink) 역할을 할 수 있다. 열 경로(Pth)는 제1 엣지링(210) 및 제2 엣지링(240)에서 시작하여, 열 패드(260), 제1 유전링(220)을 지나 척 스테이지(250)로 이어질 수 있다.Specifically, the thermal pad (260) can receive heat from the first edge ring (210) and the second edge ring (240) and transfer it to the first dielectric ring (220). The first dielectric ring (220) can transfer the heat to the chuck stage (250). That is, the chuck stage (250) can act as a heat sink for the first edge ring (210) and the second edge ring (240). The thermal path (Pth) can start from the first edge ring (210) and the second edge ring (240), pass through the thermal pad (260), the first dielectric ring (220), and continue to the chuck stage (250).
플라즈마 공정 중에 제1 엣지링(210)과 제2 엣지링(240)은 서로 다른 온도를 가질 수 있다. 이러한 서로 다른 공정 온도는 제1 엣지링(210) 및 제2 엣지링(240)의 재질, 형상, 위치 등에 기인할 수 있다. During the plasma process, the first edge ring (210) and the second edge ring (240) may have different temperatures. These different process temperatures may be due to the material, shape, position, etc. of the first edge ring (210) and the second edge ring (240).
즉, 예를 들어, 제1 엣지링(210)이 Si를 포함하고, 제2 엣지링(240)이 SiO2를 포함하는 경우에는 열 전도율이 서로 크게 차이가 나므로 서로 다른 공정 온도를 가질 수 있다. 또는 제1 엣지링(210)과 제2 엣지링(240)이 서로 동일한 물질을 포함한다고 하여도, 형상 및 배치가 서로 다르므로 서로 다른 공정 온도를 가질 수 있다.That is, for example, if the first edge ring (210) includes Si and the second edge ring (240) includes SiO 2 , the thermal conductivities are significantly different from each other, so they may have different process temperatures. Or, even if the first edge ring (210) and the second edge ring (240) include the same material, they may have different process temperatures because their shapes and arrangements are different.
이러한 경우에는 온도에 따라서 식각액의 반응률이 달라지므로 웨이퍼(W)의 엣지 영역(E)의 식각율이 제1 엣지링(210) 및 제2 엣지링(240)에 인접한 부분에 따라서 달라질 수 있다. 이러한 경우 웨이퍼(W)의 엣지 영역(E)의 반도체 소자의 신뢰성이 비약적으로 낮아질 수 있다.In such cases, since the reaction rate of the etchant varies depending on the temperature, the etching rate of the edge area (E) of the wafer (W) may vary depending on the portion adjacent to the first edge ring (210) and the second edge ring (240). In such cases, the reliability of the semiconductor element of the edge area (E) of the wafer (W) may be drastically reduced.
열 패드(260)는 제1 부분(260a)과 제2 부분(260b)을 포함할 수 있다. 제1 부분(260a)은 제1 엣지링(210)과 접할 수 있다. 제2 부분(260b)은 제2 엣지링(240)과 접할 수 있다. 제1 부분(260a)과 제2 부분(260b)은 각각 제1 엣지링(210)과 제2 엣지링(240)에서의 온도를 동일하게 하기위해서 서로 다른 양의 열을 배출시킬 수 있다.The thermal pad (260) may include a first portion (260a) and a second portion (260b). The first portion (260a) may be in contact with the first edge ring (210). The second portion (260b) may be in contact with the second edge ring (240). The first portion (260a) and the second portion (260b) may discharge different amounts of heat to equalize the temperatures at the first edge ring (210) and the second edge ring (240), respectively.
이를 위해서, 제1 부분(260a)의 제1 폭(W1)은 제2 부분(260b)의 제2 폭(W2)보다 작을 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 만일 제2 엣지링(240)에서 배출되어야할 열이 더 적은 경우라면 제2 폭(W2)이 제1 폭(W1)보다 작을 수도 있다. 즉, 제1 폭(W1)과 제2 폭(W2)은 제1 엣지링(210)과 제2 엣지링(240)의 온도 차이를 줄이도록 설정될 수 있다.For this purpose, the first width (W1) of the first portion (260a) may be smaller than the second width (W2) of the second portion (260b). However, the present embodiment is not limited thereto. If less heat is to be discharged from the second edge ring (240), the second width (W2) may be smaller than the first width (W1). That is, the first width (W1) and the second width (W2) may be set to reduce the temperature difference between the first edge ring (210) and the second edge ring (240).
제1 폭(W1) 및 제2 폭(W2)이 달라짐에 따라서, 제1 부분(260a)과 제2 부분(260b)의 면적비도 달라질 수 있다. 즉, 제1 엣지링(210)과 제1 부분(260a)이 접하는 면적과 제2 엣지링(240)과 제2 부분(260b)이 접하는 면적의 비율은 서로 달라질 수 있다.As the first width (W1) and the second width (W2) change, the area ratio of the first part (260a) and the second part (260b) may also change. That is, the ratio of the area where the first edge ring (210) and the first part (260a) come into contact and the area where the second edge ring (240) and the second part (260b) come into contact may change.
제1 부분(260a)과 제2 부분(260b)은 서로 동일한 물질을 포함할 수 있다. 제1 부분(260a)과 제2 부분(260b)은 각각 금속을 포함할 수 있지만 이에 제한되는 것은 아니다. The first portion (260a) and the second portion (260b) may each include the same material. The first portion (260a) and the second portion (260b) may each include a metal, but are not limited thereto.
본 실시예는 제1 부분(260a)과 제2 부분(260b)이 서로 다른 양의 열을 배출시킴에 따라서, 제1 엣지링(210)과 제2 엣지링(240)의 공정 온도는 동일 내지 유사해지고, 이에 따라서, 웨이퍼(W)의 엣지 영역(E)의 식각율은 균일해질 수 있다. 이에 따라서, 웨이퍼(W)의 엣지 영역(E)의 반도체 소자의 성능 및 신뢰성이 향상될 수 있다.In this embodiment, since the first part (260a) and the second part (260b) discharge different amounts of heat, the process temperatures of the first edge ring (210) and the second edge ring (240) become the same or similar, and accordingly, the etching rate of the edge area (E) of the wafer (W) can become uniform. Accordingly, the performance and reliability of the semiconductor element of the edge area (E) of the wafer (W) can be improved.
이하, 도 12를 참조하여, 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.Hereinafter, with reference to FIG. 12, a plasma process device according to some embodiments of the present invention will be described. Parts that overlap with the above description will be simplified or omitted.
도 12는 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 확대도이다.FIG. 12 is an enlarged view illustrating a plasma process apparatus according to some embodiments of the present invention.
도 12를 참조하면, 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치의 열 패드(261)의 제1 부분(261a)과 제2 부분(261b)은 서로 다른 물질을 포함할 수 있다. 이에 따라서, 제1 부분(261a)과 제2 부분(261b)의 열 전도율이 서로 달라질 수 있다. Referring to FIG. 12, the first portion (261a) and the second portion (261b) of the thermal pad (261) of the plasma process device according to some embodiments of the present invention may include different materials. Accordingly, the thermal conductivities of the first portion (261a) and the second portion (261b) may be different from each other.
만일, 제1 엣지링(210)의 공정 온도보다 제2 엣지링(240)의 공정 온도가 더 높은 경우에는 제2 부분(261b)의 열 전도율 즉, 열 저항이 제1 부분(261a)의 열 전도율보다 높을 수 있다. 물론, 이는 제1 폭(W1) 및 제2 폭(W2)에 의한 영향을 고려해서 정의될 수 있다. If the process temperature of the second edge ring (240) is higher than the process temperature of the first edge ring (210), the thermal conductivity, i.e., the thermal resistance, of the second portion (261b) may be higher than the thermal conductivity of the first portion (261a). Of course, this may be defined by considering the influence of the first width (W1) and the second width (W2).
즉, 본 실시예는 제1 부분(261a) 및 제2 부분(261b)의 면적비 및 열 저항을 조절하여 제1 엣지링(210) 및 제2 엣지링(240)의 온도 차이를 줄일 수 있다. 즉, 열 패드(261)는 서로 다른 2개의 물질을 통해서 제1 엣지링(210)과 제2 엣지링(240)에서 배출되는 열을 다르게 할 수 있다. 이에 따라서, 제1 엣지링(210)과 제2 엣지링(240)의 공정 온도의 차이가 줄어들거나 없어져서 웨이퍼(W)의 엣지 영역(E)의 식각율이 균일해질 수 있다.That is, the present embodiment can reduce the temperature difference between the first edge ring (210) and the second edge ring (240) by controlling the area ratio and thermal resistance of the first portion (261a) and the second portion (261b). That is, the thermal pad (261) can make the heat discharged from the first edge ring (210) and the second edge ring (240) different through two different materials. Accordingly, the difference in the process temperatures of the first edge ring (210) and the second edge ring (240) can be reduced or eliminated, so that the etching rate of the edge area (E) of the wafer (W) can become uniform.
이를 통해서, 웨이퍼(W)의 엣지 영역(E)의 반도체 소자의 성능 및 신뢰성이 크게 향상될 수 있다.Through this, the performance and reliability of semiconductor devices in the edge area (E) of the wafer (W) can be significantly improved.
이하, 도 13을 참조하여, 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.Hereinafter, with reference to FIG. 13, a plasma process device according to some embodiments of the present invention will be described. Parts that overlap with the above description will be simplified or omitted.
도 13은 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 확대도이다.FIG. 13 is an enlarged view illustrating a plasma process apparatus according to some embodiments of the present invention.
도 13을 참조하면, 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치의 열 패드(262)의 제1 부분(262a) 및 제2 부분(262b)은 서로 다른 두께를 가질 수 있다.Referring to FIG. 13, the first portion (262a) and the second portion (262b) of the thermal pad (262) of the plasma process apparatus according to some embodiments of the present invention may have different thicknesses.
구체적으로, 제1 부분(262a)은 제1 두께(T1)를 가지고, 제2 부분(262b)은 제2 두께(T2)를 가질 수 있다. 제1 두께(T1)는 제2 두께(T2)보다 작을 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치는 제1 부분(262a)의 제1 두께(T1)보다 제2 부분(262b)의 제2 두께(T2)가 더 작을 수도 있다.Specifically, the first portion (262a) may have a first thickness (T1), and the second portion (262b) may have a second thickness (T2). The first thickness (T1) may be smaller than the second thickness (T2). However, the present embodiment is not limited thereto. In some embodiments of the plasma process apparatus of the present invention, the second thickness (T2) of the second portion (262b) may be smaller than the first thickness (T1) of the first portion (262a).
즉, 제1 부분(262a)과 제2 부분(262b)은 제1 폭(W1), 제2 폭(W2), 제1 두께(T1) 및 제2 두께(T2)를 모두 고려하여 제1 엣지링(210)과 제2 엣지링(240)의 공정 온도의 차이를 줄이도록 설정될 수 있다.That is, the first part (262a) and the second part (262b) can be set to reduce the difference in process temperatures of the first edge ring (210) and the second edge ring (240) by considering all of the first width (W1), the second width (W2), the first thickness (T1), and the second thickness (T2).
즉, 본 실시예는 제1 부분(262a) 및 제2 부분(262b)의 면적비 및 두께를 조절하여 제1 엣지링(210) 및 제2 엣지링(240)의 온도 차이를 줄일 수 있다. 이에 따라서, 제1 엣지링(210)과 제2 엣지링(240)의 공정 온도의 차이가 줄어들거나 없어져서 웨이퍼(W)의 엣지 영역(E)의 식각율이 균일해질 수 있다.That is, the present embodiment can reduce the temperature difference between the first edge ring (210) and the second edge ring (240) by controlling the area ratio and thickness of the first portion (262a) and the second portion (262b). Accordingly, the difference in the process temperatures between the first edge ring (210) and the second edge ring (240) can be reduced or eliminated, so that the etching rate of the edge area (E) of the wafer (W) can become uniform.
이하, 도 14를 참조하여, 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.Hereinafter, with reference to FIG. 14, a plasma process device according to some embodiments of the present invention will be described. Parts that overlap with the above description will be simplified or omitted.
도 14는 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 개념도이다.FIG. 14 is a conceptual diagram illustrating a plasma process apparatus according to some embodiments of the present invention.
도 14를 참조하면, 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치는 제1 엣지링(210)과 제2 엣지링(240)이 동일한 물질을 포함할 수 있다. 즉, 제1 엣지링(210)과 제2 엣지링(240)이 동일한 재질일 수 있다.Referring to FIG. 14, in a plasma process device according to some embodiments of the present invention, the first edge ring (210) and the second edge ring (240) may include the same material. That is, the first edge ring (210) and the second edge ring (240) may be the same material.
이러한 경우에는 제1 엣지링(210)과 제2 엣지링(240) 사이의 공정 온도의 차이가 상대적으로 크지 않을 수 있다. 물론, 제1 엣지링(210) 및 제2 엣지링(240)의 형상의 차이도 있고, 배치된 위치도 다르기 때문에 각각의 공정 온도가 동일하지는 않을 수 있다.In this case, the difference in process temperature between the first edge ring (210) and the second edge ring (240) may not be relatively large. Of course, since there is a difference in the shape of the first edge ring (210) and the second edge ring (240) and the position in which they are placed is also different, the process temperatures of each may not be the same.
다만, 제1 엣지링(210)과 제2 엣지링(240)이 서로 동일한 재질인 경우에는 그렇지 않은 경우에 비해서 상대적으로 제1 엣지링(210)과 제2 엣지링(240)이 서로 유사한 공정 온도를 가질 수 있다.However, when the first edge ring (210) and the second edge ring (240) are made of the same material, the first edge ring (210) and the second edge ring (240) can have relatively similar process temperatures compared to other cases.
이러한 경우에는 열 패드(260)의 열 배출에 의한 제1 엣지링(210) 및 제2 엣지링(240)의 온도 차이 감소는 더욱 효율적이고 정밀하게 수행될 수 있다. 따라서, 웨이퍼(W)의 엣지 영역(E)의 식각율이 균일해지고, 웨이퍼(W)의 엣지 영역(E)의 반도체 소자의 성능도 향상될 수 있다.In this case, the temperature difference reduction of the first edge ring (210) and the second edge ring (240) due to the heat discharge of the thermal pad (260) can be performed more efficiently and precisely. Accordingly, the etching rate of the edge area (E) of the wafer (W) becomes uniform, and the performance of the semiconductor element of the edge area (E) of the wafer (W) can also be improved.
도시되지는 않았지만, 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치의 열 패드(260)의 제1 부분(260a)과 제2 부분(260b)은 재질, 면적비 및 두께가 모두 다를 수도 있다. 또는 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치의 열 패드(260)의 제1 부분(260a)과 제2 부분(260b)은 재질, 면적비 및 두께 중 어느 하나만이 다르고 나머지는 모두 동일할 수도 있다. 즉, 제1 엣지링(210)과 제2 엣지링(240)의 온도 차이를 줄이기 위한 제1 부분(260a)과 제2 부분(260b)의 파라미터 조절은 아무런 제한이 없다.Although not shown, the first part (260a) and the second part (260b) of the thermal pad (260) of the plasma process apparatus according to some embodiments of the present invention may all be different in material, area ratio, and thickness. Alternatively, the first part (260a) and the second part (260b) of the thermal pad (260) of the plasma process apparatus according to some embodiments of the present invention may differ in only one of the material, area ratio, and thickness, while the rest are all the same. That is, there is no limitation on parameter adjustment of the first part (260a) and the second part (260b) to reduce the temperature difference between the first edge ring (210) and the second edge ring (240).
이하, 도 15 및 도 16을 참조하여, 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.Hereinafter, a plasma process device according to some embodiments of the present invention will be described with reference to FIGS. 15 and 16. Parts that overlap with the above description will be simplified or omitted.
도 15는 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 개념도이고, 도 16은 도 15의 유전링과 엣지 전극을 세부적으로 설명하기 위한 평면도이다.FIG. 15 is a conceptual diagram for explaining a plasma process apparatus according to some embodiments of the present invention, and FIG. 16 is a plan view for explaining in detail the dielectric ring and edge electrode of FIG. 15.
도 15 및 도 16을 참조하면, 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치의 제1 유전링(220)은 측면 유전링(220a) 및 하면 유전링(220b)을 포함할 수 있고, 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치의 척 스테이지(250)는 열 전도 전극(250c)을 포함할 수 있다.Referring to FIGS. 15 and 16, the first dielectric ring (220) of the plasma process device according to some embodiments of the present invention may include a side dielectric ring (220a) and a bottom dielectric ring (220b), and the chuck stage (250) of the plasma process device according to some embodiments of the present invention may include a heat conducting electrode (250c).
구체적으로, 척 스테이지(250)는 상부(250a), 하부(250b) 및 열 전도 전극(250c)을 포함할 수 있다. 열 전도 전극(250c)은 척 스테이지(250)의 하부(250b)의 하면에 부착될 수 있다. 열 전도 전극(250c)은 도전체를 포함할 수 있다. 예를 들어, 열 전도 전극(250c)은 금속을 포함할 수 있다. Specifically, the chuck stage (250) may include an upper portion (250a), a lower portion (250b), and a heat conducting electrode (250c). The heat conducting electrode (250c) may be attached to a lower surface of the lower portion (250b) of the chuck stage (250). The heat conducting electrode (250c) may include a conductor. For example, the heat conducting electrode (250c) may include a metal.
열 전도 전극(250c)은 외부의 열이 히트 싱크인 척 스테이지(250)로 전달되는 통로 역할을 할 수 있다.The heat conducting electrode (250c) can act as a passage through which external heat is transferred to the chuck stage (250), which is a heat sink.
제1 유전링(220)은 측면 유전링(220a)과 하면 유전링(220b)을 포함할 수 있다. 측면 유전링(220a)은 척 스테이지(250)의 측면에서 척 스테이지(250)를 둘러쌀 수 있다. 측면 유전링(220a)은 척 스테이지(250)의 측면에 직접 접할 수 있다.The first dielectric ring (220) may include a side dielectric ring (220a) and a bottom dielectric ring (220b). The side dielectric ring (220a) may surround the chuck stage (250) at the side of the chuck stage (250). The side dielectric ring (220a) may be in direct contact with the side of the chuck stage (250).
측면 유전링(220a)은 내부에 제1 엣지 전극(225)을 둘러쌀 수 있다. 즉, 제1 엣지 전극(225)의 둘레는 측면 유전링(220a)에 의해서 차단될 수 있다. 특히, 척 스테이지(250)는 측면 유전링(220a)과는 접하지만, 제1 엣지 전극(225)과는 이격될 수 있다.The side dielectric ring (220a) can surround the first edge electrode (225) inside. That is, the perimeter of the first edge electrode (225) can be blocked by the side dielectric ring (220a). In particular, the chuck stage (250) can be in contact with the side dielectric ring (220a), but can be spaced apart from the first edge electrode (225).
하면 유전링(220b)은 척 스테이지(250)의 하면과 직접 접할 수 있다. 또한, 하면 유전링(220b)은 베이스(50)의 상면에도 접할 수 있다. 하면 유전링(220b)은 측면 유전링(220a)으로부터 돌출될 수 있다. 즉, 하면 유전링(220b)은 측면 유전링(220a)으로부터 척 스테이지(250) 방향으로 돌출될 수 있다. 이에 따라서, 하면 유전링(220b)의 상면의 높이는 측면 유전링(220a)의 상면의 높이보다 낮을 수 있다. 따라서, 하면 유전링(220b)과 측면 유전링(220a)의 상면 사이에는 단차가 형성될 수 있다.The lower dielectric ring (220b) may directly contact the lower surface of the chuck stage (250). In addition, the lower dielectric ring (220b) may also contact the upper surface of the base (50). The lower dielectric ring (220b) may protrude from the side dielectric ring (220a). That is, the lower dielectric ring (220b) may protrude from the side dielectric ring (220a) toward the chuck stage (250). Accordingly, the height of the upper surface of the lower dielectric ring (220b) may be lower than the height of the upper surface of the side dielectric ring (220a). Accordingly, a step may be formed between the lower dielectric ring (220b) and the upper surface of the side dielectric ring (220a).
제1 엣지링(210) 및 제2 엣지링(240)에서 열이 방출되는 열 경로(Pth)는 제1 엣지링(210) 및 제2 엣지링(240)에서 시작되어, 열 패드(260), 측면 유전링(220a) 및 하면 유전링(220b)을 통과하고, 척 스테이지(250)의 열 전도 전극(250c)을 통해서 척 스테이지(250)로 이어질 수 있다.A heat path (Pth) through which heat is dissipated from the first edge ring (210) and the second edge ring (240) may start from the first edge ring (210) and the second edge ring (240), pass through the thermal pad (260), the side dielectric ring (220a), and the lower dielectric ring (220b), and connect to the chuck stage (250) through the heat conducting electrode (250c) of the chuck stage (250).
본 실시예에 따른 플라즈마 공정 장치는 열 전도 전극(250c)을 포함하여 제1 엣지링(210) 및 제2 엣지링(240)에 의한 열 배출을 더욱 효율적으로 수행할 수 있다. 이에 따라서, 제1 엣지링(210)과 제2 엣지링(240)의 공정 온도 차이를 줄이는 것이 더욱 용이해질 수 있다.The plasma process device according to the present embodiment can more efficiently perform heat dissipation by the first edge ring (210) and the second edge ring (240) by including a heat conducting electrode (250c). Accordingly, it can be easier to reduce the process temperature difference between the first edge ring (210) and the second edge ring (240).
따라서, 제1 엣지링(210) 및 제2 엣지링(240)의 공정 온도가 동일 내지 유사해지면, 웨이퍼(W) 상의 식각율이 균일해져 반도체 소자의 성능 및 신뢰도가 비약적으로 향상될 수 있다.Therefore, when the process temperatures of the first edge ring (210) and the second edge ring (240) become the same or similar, the etching rate on the wafer (W) becomes uniform, and the performance and reliability of the semiconductor device can be dramatically improved.
이하, 도 17 및 도 18을 참조하여, 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다. 도 17은 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 개념도이고, 도 18은 도 17의 RF 플레이트 및 냉각부를 세부적으로 설명하기 위한 평면 레이아웃도이다.Hereinafter, with reference to FIGS. 17 and 18, a plasma process device according to some embodiments of the present invention will be described. Parts overlapping with the above description will be simplified or omitted. FIG. 17 is a conceptual diagram for describing a plasma process device according to some embodiments of the present invention, and FIG. 18 is a planar layout diagram for describing in detail the RF plate and cooling unit of FIG. 17.
도 17 및 도 18을 참조하면, 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치는 RF 플레이트(60), 베이스 구조(51), 서포트 링(235), 제2 유전링(221), 제2 엣지 전극(226), 제1 냉각부(61), 제1 냉매(62) 및 제1 냉각 열 패드(63)를 포함할 수 있다.Referring to FIGS. 17 and 18, a plasma process device according to some embodiments of the present invention may include an RF plate (60), a base structure (51), a support ring (235), a second dielectric ring (221), a second edge electrode (226), a first cooling unit (61), a first coolant (62), and a first cooling thermal pad (63).
RF 플레이트(60)는 도 1의 베이스(50) 대신 척 스테이지(250)의 하부에 위치할 수 있다. RF 플레이트(60)는 플라즈마 고정을 위한 하부 전극일 수 있다. 즉, RF 플레이트(60)와 가스 피더(100)가 각각 하부 전극과 상부 전극으로서 플라즈마 공정을 위한 전압이 인가될 수 있다. The RF plate (60) may be positioned at the bottom of the chuck stage (250) instead of the base (50) of Fig. 1. The RF plate (60) may be a lower electrode for plasma fixation. That is, the RF plate (60) and the gas feeder (100) may be applied with voltage for the plasma process as the lower electrode and the upper electrode, respectively.
RF 플레이트(60)는 정합기(410) 및 교류 전원(400)과 연결될 수 있다. RF 플레이트(60)는 예를 들어, Al을 포함할 수 있지만, 본 실시예가 이에 제한되는 것은 아니다.The RF plate (60) can be connected to a matching device (410) and an AC power source (400). The RF plate (60) can include, for example, Al, but the present embodiment is not limited thereto.
RF 플레이트(60)는 RF 플레이트(60) 하부에 위치한 도전체에 의한 불균일한 전기장이 형성되는 것을 방지할 수 있다. 즉, RF 플레이트(60)에 의해서 웨이퍼(W) 상의 전기장이 균일하게 형성될 수 있다.The RF plate (60) can prevent an uneven electric field from being formed by a conductor located under the RF plate (60). That is, an electric field on the wafer (W) can be formed uniformly by the RF plate (60).
베이스 구조(51)는 RF 플레이트(60) 하부에서 RF 플레이트(60), 제2 유전링(221), 제2 엣지 전극(226) 및 외벽(230)을 지지할 수 있다. 베이스 구조(51)는 제1 홀(52) 및 제2 홀(53)을 포함할 수 있다. 제1 홀(52)은 제2 엣지 전극(226)과 연결되는 제어 라인(310)이 통과하는 홀일 수 있다. 제2 홀(53)은 RF 플레이트(60)와 정합기(410) 및 교류 전원(400)이 연결되기 위한 홀일 수 있다. 제1 홀(52)은 제2 홀(53)을 둘러싸는 형태로 형성될 수 있다.The base structure (51) can support the RF plate (60), the second dielectric ring (221), the second edge electrode (226), and the outer wall (230) below the RF plate (60). The base structure (51) can include a first hole (52) and a second hole (53). The first hole (52) can be a hole through which a control line (310) connected to the second edge electrode (226) passes. The second hole (53) can be a hole through which the RF plate (60), the matching device (410), and the AC power source (400) are connected. The first hole (52) can be formed in a shape surrounding the second hole (53).
서포트 링(235)은 제1 엣지링(210) 및 제2 엣지링(240) 사이에 위치할 수 있다. 제1 엣지링(210), 서포트 링(235) 및 제2 엣지링(240)의 구조는 도면에서 처럼 3개로 나누어져 형성될 수도 있지만 전체가 일체로 형성되거나 다른 방식으로 나누어져 형성될 수도 있다.The support ring (235) may be positioned between the first edge ring (210) and the second edge ring (240). The structure of the first edge ring (210), the support ring (235), and the second edge ring (240) may be formed by dividing into three parts as shown in the drawing, but may also be formed as a whole or divided in another way.
제2 유전링(221)는 척 스테이지(250)의 측면을 둘러싸고, 척 스테이지(250)의 하면의 일부와 접할 수 있다. 구체적으로, 제2 유전링(221)는 척 스테이지(250)의 하부(250b)를 둘러쌀 수 있다. 제2 유전링(221) 상에는 제1 엣지링(210), 서포트 링(235) 및 제2 엣지링(240)이 위치할 수 있다. 제1 엣지링(210) 및 서포트 링(235)의 하면의 형상에 따라서, 제2 유전링(221)의 상면은 단차가 형성될 수 있다.The second dielectric ring (221) surrounds the side of the chuck stage (250) and may come into contact with a portion of the lower surface of the chuck stage (250). Specifically, the second dielectric ring (221) may surround the lower portion (250b) of the chuck stage (250). A first edge ring (210), a support ring (235), and a second edge ring (240) may be positioned on the second dielectric ring (221). Depending on the shape of the lower surface of the first edge ring (210) and the support ring (235), a step may be formed on the upper surface of the second dielectric ring (221).
제2 유전링(221)은 유전체를 포함할 수 있고, 제2 엣지 전극(226)을 둘러쌀 수 있다. 단, 제2 엣지 전극(226)의 하면은 베이스 구조(51)에 의해서 지지되고, 제1 홀(52)에 의해서 노출될 수 있다.The second dielectric ring (221) may include a dielectric and surround the second edge electrode (226). However, the lower surface of the second edge electrode (226) may be supported by the base structure (51) and exposed by the first hole (52).
제2 엣지 전극(226)은 제2 유전링(221) 내부에 위치할 수 있다. 제2 엣지 전극(226)은 도전체를 포함할 수 있다.The second edge electrode (226) may be located inside the second dielectric ring (221). The second edge electrode (226) may include a conductor.
제2 엣지 전극(226)은 척 스테이지(250)와 RF 플레이트(60)의 하부 전극과 커플링되어 웨이퍼의 엣지 영역의 전위를 조율할 수 있다. 제2 엣지 전극(226)은 공진 회로(300)와 연결될 수 있다.The second edge electrode (226) can be coupled with the chuck stage (250) and the lower electrode of the RF plate (60) to adjust the potential of the edge region of the wafer. The second edge electrode (226) can be connected to the resonant circuit (300).
제1 냉각부(61)는 RF 플레이트(60) 내부에 위치할 수 있다. 제1 냉각부(61)는 RF 플레이트(60) 내부에서 원형으로 형성되는 빈 공간일 수 있다. 제1 냉각부(61)는 제1 인렛(I1) 및 제1 아웃렛(O1)을 포함할 수 있다. 제1 냉각부(61)는 내부에 제1 냉매(62)를 포함할 수 있다. The first cooling unit (61) may be located inside the RF plate (60). The first cooling unit (61) may be a hollow space formed in a circular shape inside the RF plate (60). The first cooling unit (61) may include a first inlet (I1) and a first outlet (O1). The first cooling unit (61) may include a first refrigerant (62) therein.
제1 냉매(62)는 액체일 수 있다. 제1 냉매(62)는 예를 들어, 에틸렌글리콜(Ethylene Glycol)일 수 있으나, 본 실시예가 이에 제한되는 것은 아니다.The first refrigerant (62) may be a liquid. The first refrigerant (62) may be, for example, ethylene glycol, but the present embodiment is not limited thereto.
제1 냉매(62)는 제1 인렛(I1)을 통해서 제1 냉각부(61)로 주입되고, 제1 냉각부(61)를 따라 이동하다가 제1 아웃렛(O1)으로 배출될 수 있다. 도면에서는 제1 인렛(I1) 및 제1 아웃렛(O1)이 별개로 도시되었지만, 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치는 제1 인렛(I1) 및 제1 아웃렛(O1)이 하나로 통합되어 시점에 따라 각각 인렛과 아웃렛으로 기능할 수도 있다.The first refrigerant (62) may be injected into the first cooling unit (61) through the first inlet (I1), and may move along the first cooling unit (61) and then be discharged through the first outlet (O1). In the drawing, the first inlet (I1) and the first outlet (O1) are depicted separately, but in some embodiments of the plasma process device according to the present invention, the first inlet (I1) and the first outlet (O1) may be integrated into one to function as an inlet and an outlet, respectively, depending on the time point.
제1 냉각 열 패드(63)는 RF 플레이트(60) 내에 위치할 수 있다. 구체적으로, 제1 냉각 열 패드(63)는 제2 유전링(221)과 제1 냉각부(61) 사이에 위치할 수 있다. 제1 냉각 열 패드(63)는 제1 냉각부(61)와 제2 유전링(221) 사이의 열전도를 수행할 수 있다.The first cooling thermal pad (63) may be positioned within the RF plate (60). Specifically, the first cooling thermal pad (63) may be positioned between the second dielectric ring (221) and the first cooling unit (61). The first cooling thermal pad (63) may perform heat conduction between the first cooling unit (61) and the second dielectric ring (221).
본 실시예의 제2 엣지 전극(226)은 전기장을 변경시키기 위해서 높은 바이어스 파워를 이용하고, 이러한 경우 플라즈마의 이온이나 라디칼(radical)의 입사 각도를 조절할 수 있다.The second edge electrode (226) of the present embodiment uses high bias power to change the electric field, and in this case, the incident angle of ions or radicals of the plasma can be adjusted.
이에 따라서, 제1 엣지링(210)에 많은 이온이나 라디칼이 부딪힐 수 있고, 이를 통해서 제1 엣지링(210)의 온도가 과도하게 높아질 수 있다. 이러한 제1 엣지링(210)의 과열은 그 하부에 위치하는 제2 유전링(221) 및 제2 엣지 전극(226)의 온도도 높일 수 있습니다.Accordingly, many ions or radicals may collide with the first edge ring (210), and the temperature of the first edge ring (210) may become excessively high. Such overheating of the first edge ring (210) may also increase the temperature of the second dielectric ring (221) and the second edge electrode (226) located underneath it.
이 경우, 제2 유전링(221) 및 제2 엣지 전극(226)의 안정적인 동작이 불가능하고, 열팽창에 의해서 파손되거나 오동작할 가능성도 높다. 따라서, 제2 유전링(221) 및 제2 엣지 전극(226)의 온도를 제어하기 위한 방안이 필요하다.In this case, stable operation of the second dielectric ring (221) and the second edge electrode (226) is impossible, and there is a high possibility that they will be damaged or malfunction due to thermal expansion. Therefore, a method for controlling the temperature of the second dielectric ring (221) and the second edge electrode (226) is required.
본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치는 제1 냉각부(61)가 제1 냉각 열 패드(63)를 통해서 제2 유전링(221) 및 제2 엣지 전극(226)의 온도를 낮추어 제2 유전링(221) 및 제2 엣지 전극(226)의 온도를 제어할 수 있다. 이에 따라서, 플라즈마 공정 장치의 오작동의 위험 및 파손의 위험을 낮출 수 있다.The plasma process device according to some embodiments of the present invention can control the temperature of the second dielectric ring (221) and the second edge electrode (226) by lowering the temperature of the second dielectric ring (221) and the second edge electrode (226) through the first cooling unit (61) and the first cooling heat pad (63). Accordingly, the risk of malfunction and damage of the plasma process device can be reduced.
이하, 도 19를 참조하여, 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다. 도 19는 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 개념도이다.Hereinafter, with reference to FIG. 19, a plasma process device according to some embodiments of the present invention will be described. Parts overlapping with the above description will be simplified or omitted. FIG. 19 is a conceptual diagram for describing a plasma process device according to some embodiments of the present invention.
도 19를 참조하면, 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치는 제2 냉각 열 패드(64)를 포함할 수 있다.Referring to FIG. 19, a plasma process apparatus according to some embodiments of the present invention may include a second cooling thermal pad (64).
제2 냉각 열 패드(64)는 제2 유전링(221)과 제2 엣지 전극(226) 사이에 위치할 수 있다. 제2 냉각 열 패드(64)는 제2 유전링(221)과 제2 엣지 전극(226) 사이의 열전도를 수행할 수 있다.The second cooling thermal pad (64) may be positioned between the second dielectric ring (221) and the second edge electrode (226). The second cooling thermal pad (64) may perform thermal conduction between the second dielectric ring (221) and the second edge electrode (226).
이에 따라서, 본 실시예의 플라즈마 공정 장치는 제2 엣지 전극(226)에서 발생하는 열을 더욱 효율적으로, 제1 냉각부(61)로 전달할 수 있다. 구체적으로, 제2 엣지 전극(226)의 열은 제2 냉각 열 패드(64), 제2 유전링(221) 및 제1 냉각 열 패드(63)를 거쳐 제1 냉각부(61)로 전달될 수 있다.Accordingly, the plasma process device of the present embodiment can more efficiently transfer heat generated from the second edge electrode (226) to the first cooling unit (61). Specifically, the heat of the second edge electrode (226) can be transferred to the first cooling unit (61) through the second cooling thermal pad (64), the second dielectric ring (221), and the first cooling thermal pad (63).
이를 통해서, 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치는 더욱 효율적으로 온도 제어를 할 수 있다.Through this, the plasma process device according to some embodiments of the present invention can control the temperature more efficiently.
이하, 도 20 및 도 21을 참조하여, 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다. 도 20은 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 개념도이고, 도 21은 도 20의 RF 플레이트 및 냉각부를 세부적으로 설명하기 위한 평면도이다.Hereinafter, with reference to FIGS. 20 and 21, a plasma process device according to some embodiments of the present invention will be described. Parts overlapping with the above description will be simplified or omitted. FIG. 20 is a conceptual diagram for describing a plasma process device according to some embodiments of the present invention, and FIG. 21 is a plan view for describing in detail the RF plate and cooling unit of FIG. 20.
도 20 및 도 21을 참조하면, 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치는 2채널의 제1 냉각부(61) 및 제3 냉각 열 패드(63a)를 포함할 수 있다.Referring to FIGS. 20 and 21, a plasma process apparatus according to some embodiments of the present invention may include a first cooling unit (61) of two channels and a third cooling thermal pad (63a).
구제적으로, 제1 냉각부(61)는 제1 채널() 및 제2 채널()을 포함할 수 있다. 제1 채널()은 RF 플레이트(60) 내부에 원형으로 형성되고, 제2 채널()은 RF 플레이트(60) 내부에 원형으로 형성되되, 제1 채널()에 의해서 둘러싸일 수 있다.In a relief manner, the first cooling unit (61) may include a first channel () and a second channel (). The first channel () may be formed in a circular shape inside the RF plate (60), and the second channel () may be formed in a circular shape inside the RF plate (60), but may be surrounded by the first channel ().
제1 채널()은 제1 냉매(62a)를 내부에 포함하고, 제2 채널()은 제2 냉매(62b)를 내부에 포함할 수 있다. 제1 냉매(62a) 및 제2 냉매(62b)는 동일한 액체일 수 있다.The first channel () may contain a first refrigerant (62a) therein, and the second channel () may contain a second refrigerant (62b) therein. The first refrigerant (62a) and the second refrigerant (62b) may be the same liquid.
제1 냉매(62a)는 제1 인렛(I1)을 통해서 제1 채널()로 주입되고, 제1 채널()을 따라 이동하다가 제1 아웃렛(O1)으로 배출될 수 있다. 제2 냉매(62b)는 제2 인렛(I2)을 통해서 제2 채널()로 주입되고, 제2 채널()을 따라 이동하다가 제2 아웃렛(O2)으로 배출될 수 있다.The first refrigerant (62a) can be injected into the first channel () through the first inlet (I1), moved along the first channel () and then discharged through the first outlet (O1). The second refrigerant (62b) can be injected into the second channel () through the second inlet (I2), moved along the second channel () and then discharged through the second outlet (O2).
제3 냉각 열 패드(63a)는 제1 채널() 및 제2 채널() 모두와 접할 수 있다. 제3 냉각 열 패드(63a)는 RF 플레이트(60) 내에 위치할 수 있다. 제3 냉각 열 패드(63a)는 제2 유전링(221)과 제1 냉각부(61) 사이에 위치할 수 있다. 제3 냉각 열 패드(63a)는 제1 냉각부(61)와 제2 유전링(221) 사이의 열전도를 수행할 수 있다.The third cooling thermal pad (63a) can be in contact with both the first channel () and the second channel (). The third cooling thermal pad (63a) can be located within the RF plate (60). The third cooling thermal pad (63a) can be located between the second dielectric ring (221) and the first cooling unit (61). The third cooling thermal pad (63a) can perform thermal conduction between the first cooling unit (61) and the second dielectric ring (221).
본 실시예는 2개의 채널로 형성된 제1 냉각부(61)를 통해서 제2 유전링(221) 및 제2 엣지 전극(226)의 온도 제어를 더욱 효과적으로 수행할 수 있다.In this embodiment, temperature control of the second dielectric ring (221) and the second edge electrode (226) can be performed more effectively through the first cooling unit (61) formed by two channels.
이하, 도 22 및 도 23을 참조하여, 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다. 도 22는 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 개념도이고, 도 23은 도 22의 RF 플레이트 및 냉각부를 세부적으로 설명하기 위한 평면도이다.Hereinafter, a plasma process device according to some embodiments of the present invention will be described with reference to FIGS. 22 and 23. Parts overlapping with the above description will be simplified or omitted. FIG. 22 is a conceptual diagram for describing a plasma process device according to some embodiments of the present invention, and FIG. 23 is a plan view for describing in detail the RF plate and cooling unit of FIG. 22.
도 22 및 도 23을 참조하면, 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치는 제2 냉각부(61c)를 포함할 수 있다.Referring to FIGS. 22 and 23, a plasma process apparatus according to some embodiments of the present invention may include a second cooling unit (61c).
제2 냉각부(61c)는 RF 플레이트(60) 내부에 위치할 수 있다. 제2 냉각부(61c)는 RF 플레이트(60) 내부에서 소용돌이 형상으로 형성되는 빈 공간일 수 있다. 제1 냉각부(61)는 제3 인렛(I3) 및 제3 아웃렛(O3)을 포함할 수 있다. 제2 냉각부(61c)는 내부에 제3 냉매(62c)를 포함할 수 있다. 제3 냉매(62c)는 제3 인렛(I3)을 통해서 제2 냉각부(61c)로 주입되고, 제2 냉각부(61c)를 따라 이동하다가 제3 아웃렛(O3)으로 배출될 수 있다.The second cooling unit (61c) may be located inside the RF plate (60). The second cooling unit (61c) may be an empty space formed in a spiral shape inside the RF plate (60). The first cooling unit (61) may include a third inlet (I3) and a third outlet (O3). The second cooling unit (61c) may include a third refrigerant (62c) therein. The third refrigerant (62c) may be injected into the second cooling unit (61c) through the third inlet (I3), and may move along the second cooling unit (61c) and then be discharged through the third outlet (O3).
본 실시예는 하나의 채널을 이용하여 더 넓은 면적의 냉각부를 포함할 수 있어 제2 유전링(221) 및 제2 엣지 전극(226)의 온도 제어를 더 간단한 구조로 효과적으로 수행할 수 있다.The present embodiment can include a cooling unit with a wider area using one channel, so that temperature control of the second dielectric ring (221) and the second edge electrode (226) can be effectively performed with a simpler structure.
이하, 도 24를 참조하여, 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다. 도 24는 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 개념도이다. 도 24를 참조하면, 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치는 제3 냉각부(280)를 포함할 수 있다. Hereinafter, referring to FIG. 24, a plasma process device according to some embodiments of the present invention will be described. Parts overlapping with the above description will be simplified or omitted. FIG. 24 is a conceptual diagram for describing a plasma process device according to some embodiments of the present invention. Referring to FIG. 24, a plasma process device according to some embodiments of the present invention may include a third cooling unit (280).
제3 냉각부(280)는 제2 엣지 전극(226) 내부에 형성될 수 있다. 제3 냉각부(280)는 내부에 제4 냉매(285)를 포함할 수 있다. 제3 냉각부(280)는 제2 엣지 전극(226) 내부에서 원형으로 빈 공간일 수 있다.The third cooling unit (280) may be formed inside the second edge electrode (226). The third cooling unit (280) may include a fourth refrigerant (285) inside. The third cooling unit (280) may be a circular empty space inside the second edge electrode (226).
제4 냉매(285)는 제3 냉각부(280) 내에서 제2 엣지 전극(226)의 열을 직접적으로 받아 제2 엣지 전극(226)의 온도를 낮출 수 있다. 이를 통해서, 제3 냉각부(280)는 제2 엣지 전극(226) 및 제2 유전링(221)의 효과적인 온도 제어를 수행할 수 있다.The fourth refrigerant (285) can directly receive the heat of the second edge electrode (226) within the third cooling unit (280) to lower the temperature of the second edge electrode (226). Through this, the third cooling unit (280) can perform effective temperature control of the second edge electrode (226) and the second dielectric ring (221).
이하, 도 25를 참조하여, 본 발명의 몇몇 실시예에 따른 플라즈마 공정 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다. 도 25는 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치를 설명하기 위한 개념도이다.Hereinafter, with reference to FIG. 25, a plasma process device according to some embodiments of the present invention will be described. Parts overlapping with the above description will be simplified or omitted. FIG. 25 is a conceptual diagram for describing a plasma process device according to some embodiments of the present invention.
도 25를 참조하면, 본 발명의 몇몇 실시예들에 따른 플라즈마 공정 장치는 제4 냉각부(290) 및 절연막(297)을 포함할 수 있다.Referring to FIG. 25, a plasma process apparatus according to some embodiments of the present invention may include a fourth cooling unit (290) and an insulating film (297).
제4 냉각부(290)는 제2 엣지 전극(226) 상에 형성될 수 있다. 즉, 제4 냉각부(290)는 제2 유전링(221) 내에 형성될 수 있다. 제4 냉각부(290)는 내부에 제5 냉매(295)를 포함할 수 있다. 제4 냉각부(290)는 제2 유전링(221) 내부에서 원형으로 빈 공간일 수 있다.The fourth cooling unit (290) may be formed on the second edge electrode (226). That is, the fourth cooling unit (290) may be formed within the second dielectric ring (221). The fourth cooling unit (290) may include a fifth coolant (295) therein. The fourth cooling unit (290) may be a circular empty space within the second dielectric ring (221).
절연막(297)은 제4 냉각부(290)의 하부에 형성될 수 있다. 절연막(297)은 제2 엣지 전극(226)과 제4 냉각부(290) 사이를 절연시킬 수 있다. 따라서, 제4 냉각부(290)는 제2 엣지 전극(226)과 직접 접하지 않을 수 있다.An insulating film (297) may be formed at the bottom of the fourth cooling unit (290). The insulating film (297) may insulate between the second edge electrode (226) and the fourth cooling unit (290). Therefore, the fourth cooling unit (290) may not be in direct contact with the second edge electrode (226).
제5 냉매(295)는 제3 냉각부(280) 내에서 제2 엣지 전극(226) 및 제2 유전링(221)의 열을 직접적으로 받아 제2 엣지 전극(226) 및 제2 유전링(221)의 온도를 낮출 수 있다. 이를 통해서, 제3 냉각부(280)는 제2 엣지 전극(226) 및 제2 유전링(221)의 효과적인 온도 제어를 수행할 수 있다.The fifth refrigerant (295) can directly receive the heat of the second edge electrode (226) and the second dielectric ring (221) within the third cooling unit (280) to lower the temperature of the second edge electrode (226) and the second dielectric ring (221). Through this, the third cooling unit (280) can perform effective temperature control of the second edge electrode (226) and the second dielectric ring (221).
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the attached drawings, those skilled in the art will understand that the present invention can be implemented in other specific forms without changing the technical idea or essential features thereof. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.
Claims (20)
상기 척 스테이지 상에 배치되는 상부 전극;
상기 상부 전극 또는 상기 하부 전극에 서로 다른 크기의 주파수를 가지는 제1 내지 제3 신호를 인가하는 교류 전원;
상기 척 스테이지를 둘러싸는 유전링;
상기 유전링 내부에 위치하는 엣지 전극; 및
상기 엣지 전극과 연결되는 공진 회로를 포함하되,
상기 공진 회로는,
상기 제1 내지 제3 신호 중 중 제3 신호만을 통과시키는 필터 회로와,
상기 필터 회로와 직렬로 연결되고, 제1 코일과 제1 가변 커패시터가 직렬로 연결되어 접지되는 직렬 공진 회로를 포함하고,
상기 제1 신호 및 상기 제2 신호는 상기 하부 전극과 상기 상부 전극 사이에 플라즈마를 생성하는데 이용되고,
상기 제3 신호는 상기 플라즈마를 이용하여 상기 웨이퍼에 대한 플라즈마 공정을 수행하는데 이용되고,
상기 제1 신호의 제1 주파수 및 상기 제2 신호의 제2 주파수는 상기 제3 신호의 제3 주파수보다 큰 플라즈마 공정 장치.A chuck stage having a wafer supported on its upper surface and including a lower electrode;
An upper electrode placed on the chuck stage;
An AC power source that applies first to third signals having different frequencies to the upper electrode or the lower electrode;
A genetic ring surrounding the above chuck stage;
an edge electrode positioned within the above dielectric ring; and
Including a resonant circuit connected to the above edge electrode,
The above resonant circuit,
A filter circuit that passes only the third signal among the first to third signals,
A series resonant circuit is connected in series with the above filter circuit, and includes a first coil and a first variable capacitor connected in series and grounded,
The first signal and the second signal are used to generate plasma between the lower electrode and the upper electrode,
The third signal is used to perform a plasma process on the wafer using the plasma,
A plasma process device wherein the first frequency of the first signal and the second frequency of the second signal are greater than the third frequency of the third signal.
상기 필터 회로는 제2 코일과, 제1 커패시터가 병렬로 연결되는 제1 병렬 공진 회로를 포함하는 플라즈마 공정 장치.In the first paragraph,
The above filter circuit is a plasma process device including a first parallel resonant circuit in which a second coil and a first capacitor are connected in parallel.
상기 필터 회로는 제3 코일과 제2 커패시터가 병렬로 연결되는 제2 병렬 공진 회로를 포함하고,
상기 제1 및 제2 병렬 공진 회로는 서로 직렬로 연결된 플라즈마 공정 장치.In the second paragraph,
The above filter circuit includes a second parallel resonant circuit in which a third coil and a second capacitor are connected in parallel,
The first and second parallel resonant circuits are a plasma process device connected in series with each other.
상기 유전링 상에서 상기 척 스테이지를 둘러싸는 엣지링을 더 포함하고,
상기 엣지링은 상기 척 스테이지와 접하는 제1 엣지링과, 상기 제1 엣지링과 접하는 제2 엣지링을 포함하는 플라즈마 공정 장치.In the first paragraph,
Further comprising an edge ring surrounding the chuck stage on the above genetic ring,
A plasma process device including a first edge ring in contact with the chuck stage and a second edge ring in contact with the first edge ring.
상기 엣지링과 상기 유전링 사이에 상기 제1 및 제2 엣지링의 온도 차이를 줄여주는 열 패드를 포함하는 플라즈마 공정 장치.In clause 5,
A plasma process device including a thermal pad between the edge ring and the dielectric ring to reduce the temperature difference between the first and second edge rings.
상기 열 패드는 상기 제1 엣지링과 접하는 제1 부분과, 상기 제2 엣지링과 접하는 제2 부분을 포함하고,
상기 제1 및 제2 부분은 면적비, 두께 및 열 저항 중 적어도 하나가 다른 플라즈마 공정 장치.In Article 6,
The above thermal pad includes a first portion in contact with the first edge ring and a second portion in contact with the second edge ring,
A plasma process device wherein the first and second parts have different areas, thicknesses, and thermal resistances.
상기 챔버 내에 위치하고, 상면에 웨이퍼가 지지되고, 하부 전극을 포함하는 척 스테이지;
상기 챔버 내에 위치하고, 상기 척 스테이지 상에 가스를 공급하고, 상기 하부 전극과 대응되는 상부 전극을 포함하는 가스 피더;
상기 상부 전극 또는 상기 하부 전극에 서로 다른 크기의 주파수를 가지는 제1 내지 제3 신호를 인가하는 교류 전원;
상기 척 스테이지를 둘러싸는 유전링;
상기 유전링 내부에 위치하는 엣지 전극; 및
상기 챔버 외부에 위치하고, 상기 엣지 전극과 전기적으로 연결되는 공진 회로를 포함하되,
상기 공진 회로는,
상기 제1 내지 제3 신호 중 제3 신호만을 통과시키는 필터 회로와,
상기 필터 회로와 직렬로 연결되고, 제1 코일과 제1 가변 커패시터가 직렬로 연결되어 접지되는 직렬 공진 회로를 포함하고,
상기 제1 신호 및 상기 제2 신호는 상기 하부 전극과 상기 상부 전극 사이에 플라즈마를 생성하는데 이용되고,
상기 제3 신호는 상기 플라즈마를 이용하여 상기 웨이퍼에 대한 플라즈마 공정을 수행하는데 이용되고,
상기 제1 신호의 제1 주파수 및 상기 제2 신호의 제2 주파수는 상기 제3 신호의 제3 주파수보다 큰 플라즈마 공정 장치.chamber;
A chuck stage positioned within the chamber, having a wafer supported on an upper surface and including a lower electrode;
A gas feeder positioned within the chamber, supplying gas onto the chuck stage, and including an upper electrode corresponding to the lower electrode;
An AC power source that applies first to third signals having different frequencies to the upper electrode or the lower electrode;
A genetic ring surrounding the above chuck stage;
an edge electrode positioned within the above dielectric ring; and
A resonant circuit positioned outside the chamber and electrically connected to the edge electrode,
The above resonant circuit,
A filter circuit that passes only the third signal among the first to third signals,
A series resonant circuit is connected in series with the above filter circuit, and includes a first coil and a first variable capacitor connected in series and grounded,
The first signal and the second signal are used to generate plasma between the lower electrode and the upper electrode,
The third signal is used to perform a plasma process on the wafer using the plasma,
A plasma process device wherein the first frequency of the first signal and the second frequency of the second signal are greater than the third frequency of the third signal.
상기 교류 전원과 연결되고, 상기 상부 전극 또는 상기 하부 전극에 상기 제1 내지 제3 신호 중 어느 하나만을 통과시키는 정합기를 더 포함하는 플라즈마 공정 장치.In Article 8,
A plasma process device further comprising a matching device connected to the AC power source and passing only one of the first to third signals to the upper electrode or the lower electrode.
상기 제1 가변 커패시터를 조절하는 컨트롤러를 더 포함하는 플라즈마 공정 장치.In Article 8,
A plasma process device further comprising a controller for controlling the first variable capacitor.
상기 유전링 상에 형성되고, 상기 척 스테이지를 둘러싸고, 상기 척 스테이지와 순차적으로 가깝게 배치되는 제1 및 제2 엣지링을 더 포함하는 플라즈마 공정 장치.In Article 8,
A plasma process apparatus further comprising first and second edge rings formed on the dielectric ring, surrounding the chuck stage, and sequentially positioned close to the chuck stage.
상기 제1 및 제2 엣지링 아래에 접하도록 위치하는 열 패드를 더 포함하는 플라즈마 공정 장치.In Article 13,
A plasma process apparatus further comprising a thermal pad positioned so as to contact below the first and second edge rings.
상기 열 패드는 상기 제1 엣지링과 접하는 제1 부분과, 상기 제2 엣지링과 접하는 제2 부분을 포함하는 플라즈마 공정 장치.In Article 14,
A plasma process device wherein the thermal pad includes a first portion in contact with the first edge ring and a second portion in contact with the second edge ring.
상기 제1 및 제2 엣지링은 각각 Si, SiC, SiO2, AlN, Al2O3 및 ZrO2 중 적어도 하나를 포함하는 플라즈마 공정 장치.In Article 13,
A plasma process device wherein the first and second edge rings each include at least one of Si, SiC, SiO 2 , AlN, Al 2 O 3 and ZrO 2 .
상기 척 스테이지 아래에 배치되는 하부 전극;
상기 척 스테이지 상에 배치되는 상부 전극;
상기 상부 전극 또는 하부 전극에 서로 다른 크기의 제1 내지 제3 주파수의 전압을 인가하는 교류 전원;
상기 척 스테이지를 둘러싸는 유전링;
상기 유전링 내부에 위치하는 엣지 전극;
상기 엣지 전극과 연결되고, 상기 제1 내지 제3 주파수 중 제3 주파수만을 통과시키는 공진 회로; 및
내부에 포함된 냉매로 상기 유전링 및 상기 엣지 전극을 냉각시키는 냉각부를 포함하고,
상기 제1 및 제2 주파수의 전압은 상기 하부 전극과 상기 상부 전극 사이에 플라즈마를 생성하는데 이용되고,
상기 제3 주파수의 전압은 상기 플라즈마를 이용하여 상기 웨이퍼에 대한 플라즈마 공정을 수행하는데 이용되고,
상기 제1 주파수 및 상기 제2 주파수는 상기 제3 주파수보다 큰 플라즈마 공정 장치.A chuck stage on which a wafer is supported on the upper surface;
A lower electrode positioned below the chuck stage;
An upper electrode placed on the chuck stage;
An AC power source that applies voltages of first to third frequencies of different magnitudes to the upper electrode or the lower electrode;
A genetic ring surrounding the above chuck stage;
An edge electrode positioned inside the above dielectric ring;
A resonant circuit connected to the edge electrode and passing only the third frequency among the first to third frequencies; and
A cooling unit is included that cools the dielectric ring and the edge electrode with a refrigerant contained therein.
The voltages of the first and second frequencies are used to generate plasma between the lower electrode and the upper electrode,
The voltage of the third frequency is used to perform a plasma process on the wafer using the plasma,
A plasma process device wherein the first frequency and the second frequency are greater than the third frequency.
상기 하부 전극을 포함하는 RF 플레이트를 더 포함하고,
상기 냉각부는 상기 RF 플레이트 내에 위치하는 플라즈마 공정 장치.In Article 17,
Further comprising an RF plate including the lower electrode;
A plasma process device wherein the cooling unit is located within the RF plate.
상기 냉각부와 상기 유전링 사이에 열전도를 수행하는 냉각 열 패드를 더 포함하는 플라즈마 공정 장치.In Article 18,
A plasma process device further comprising a cooling thermal pad that performs heat conduction between the cooling unit and the dielectric ring.
상기 냉각부는 상기 유전링 또는 상기 엣지 전극 내부에 위치하는 플라즈마 공정 장치.
In Article 17,
A plasma process device in which the cooling unit is located inside the dielectric ring or the edge electrode.
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