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KR102687941B1 - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

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KR102687941B1
KR102687941B1 KR1020160138377A KR20160138377A KR102687941B1 KR 102687941 B1 KR102687941 B1 KR 102687941B1 KR 1020160138377 A KR1020160138377 A KR 1020160138377A KR 20160138377 A KR20160138377 A KR 20160138377A KR 102687941 B1 KR102687941 B1 KR 102687941B1
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electrode
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forming
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이종찬
이경원
정웅희
이용수
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삼성디스플레이 주식회사
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Abstract

일 실시예에 따른 표시 장치는 플렉서블 기판, 상기 플렉서블 기판 위에 위치하는 반도체층, 상기 반도체층 위에 위치하는 보호층, 상기 보호층 위에 위치하고, 서로 이격되는 제1 정렬 부재 및 제2 정렬 부재, 상기 보호층, 상기 제1 정렬 부재 및 상기 제2 정렬 부재 위에 위치하는 제1 절연층, 그리고 상기 제1 절연층 위에 위치하는 게이트 전극, 상기 제1 절연층 및 상기 게이트 전극 위에 위치하는 제2 절연층, 그리고 상기 제2 절연층 위에 위치하고, 서로 이격되는 소스 전극 및 드레인 전극을 포함하고, 상기 제1 정렬 부재 및 상기 제2 정렬 부재는 동일한 층 위에 위치하고, 상기 게이트 전극은 상기 제1 정렬 부재와 상기 제2 정렬 부재 사이에 대응하는 부분에 중첩한다.

Description

표시 장치 및 표시 장치의 제조 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 개시는 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
표시 장치는 기판 및 기판 위에 위치하는 복수의 신호선 및 트랜지스터 등을 포함한다. 트랜지스터는 다결정 실리콘으로 이루어진 반도체층을 포함한다.
다결정 실리콘의 반도체층은 비정질 실리콘층을 형성한 다음, 비정질 실리콘층을 결정화하여 형성한다. 또한, 도전성 불순물이 도핑된 다결정 실리콘 부분을 활성화하여 반도체층이 고농도 도핑 영역과 저농도 도핑 영역을 포함하게 된다.
최근 플렉서블 표시 장치가 주목 받고 있는데, 반도체층의 활성화 시 온도에 의해 플렉서블 기판이 손상을 입을 수 있다.
실시예들은 표시 장치에 포함된 트랜지스터의 신뢰성을 향상시키기 위한 것이다.
일 실시예에 따른 표시 장치는 플렉서블 기판, 상기 플렉서블 기판 위에 위치하는 반도체층, 상기 반도체층 위에 위치하는 보호층, 상기 보호층 위에 위치하고, 서로 이격되는 제1 정렬 부재 및 제2 정렬 부재, 상기 보호층, 상기 제1 정렬 부재 및 상기 제2 정렬 부재 위에 위치하는 제1 절연층, 그리고 상기 제1 절연층 위에 위치하는 게이트 전극, 상기 제1 절연층 및 상기 게이트 전극 위에 위치하는 제2 절연층, 그리고 상기 제2 절연층 위에 위치하고, 서로 이격되는 소스 전극 및 드레인 전극을 포함하고, 상기 제1 정렬 부재 및 상기 제2 정렬 부재는 동일한 층 위에 위치하고, 상기 게이트 전극은 상기 제1 정렬 부재와 상기 제2 정렬 부재 사이에 대응하는 부분에 중첩한다.
상기 반도체층은 도전성 불순물이 도핑된 다결정 실리콘을 포함할 수 있다.
상기 반도체층은 소스 영역, 드레인 영역, 저농도 도핑 영역 및 채널 영역을 포함할 수 있고, 상기 저농도 도핑 영역은 상기 소스 영역 및 상기 드레인 영역과 상기 채널 영역 사이에 위치할 수 있다.
상기 제1 정렬 부재 및 상기 제2 정렬 부재는 상기 저농도 도핑 영역과 중첩할 수 있고, 상기 게이트 전극은 상기 채널 영역과 중첩할 수 있다.
상기 소스 전극은 상기 소스 영역과 연결되고, 상기 드레인 전극은 상기 드레인 영역과 연결될 수 있다.
일 실시예에 따른 표시 장치는 상기 소스 전극과 상기 드레인 전극 위에 위치하는 평탄화층, 상기 평탄화층 위에 위치하고, 상기 드레인 전극과 연결되는 발광 다이오드, 그리고 상기 발광 다이오드 위에 위치하는 봉지층을 더 포함할 수 있다.
일 실시예에 따른 표시 장치는 상기 소스 전극과 상기 드레인 전극 위에 위치하는 평탄화층, 상기 평탄화층 위에 위치하고, 상기 드레인 전극과 연결되는 제1 전극, 상기 제1 전극과 마주하는 대향 전극, 그리고 상기 제1 전극과 상기 대향 전극 사이에 위치하는 액정층을 더 포함할 수 있다.
일 실시예에 따른 표시 장치의 제조 방법은 플렉서블 기판 위에 비정질 실리콘층 및 보호층을 차례로 형성하는 단계, 상기 보호층 위에 마스크 패턴을 형성하는 단계, 상기 마스크 패턴의 측면에 서로 이격되는 제1 정렬 부재 및 제2 정렬 부재를 형성하는 단계, 제1 도핑 공정으로 상기 비정질 실리콘층에 도전성 불순물을 주입하는 단계, 상기 마스크 패턴을 제거한 후, 제2 도핑 공정으로 상기 비정질 실리콘층에 상기 도전성 불순물을 주입하는 단계, 상기 비정질 실리콘층을 결정화하여 반도체층을 형성하는 단계, 상기 반도체층, 상기 제1 정렬 부재 및 상기 제2 정렬 부재 위에 제1 절연층을 형성하는 단계, 상기 제1 절연층 위에 게이트 전극을 형성하는 단계, 상기 제1 절연층 및 상기 게이트 전극 위에 제2 절연층을 형성하는 단계, 그리고 상기 제2 절연층 위에 서로 이격되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고, 상기 게이트 전극은 상기 제1 정렬 부재와 상기 제2 정렬 부재 사이에 대응하는 부분에 중첩한다.
상기 반도체층을 형성하는 단계에서, 상기 도전성 불순물이 도핑된 부분이 활성화될 수 있다.
상기 제1 도핑 공정에서 주입되는 상기 도전성 불순물의 농도는 상기 제2 도핑 공정에서 주입되는 상기 도전성 불순물의 농도보다 클 수 있다.
실시예들에 따르면, 표시 장치에 포함된 트랜지스터의 신뢰성을 향상될 수 있다.
또한, 실시예들에 따르면, 표시 장치의 제조 공정이 단순화될 수 있다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터의 일 예를 간략하게 나타낸 도면이다.
도 2 및 도 3은 각각 본 발명의 일 실시예에 따른 표시 장치의 단면의 일 예를 간략하게 도시한 도면이다.
도 4 내지 도 8은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 대해 간략하게 도시한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
도 1을 참고하여 본 발명의 일 실시예에 의한 트랜지스터에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터의 일 예를 간략하게 나타낸 도면이다.
도 1을 참고하면, 기판(100) 위에 버퍼층(110)이 위치한다.
기판(100)은 폴리에틸렌나프탈레이트(polyethylene naphthalate, PEN), 폴리카보네이트(polycarbonate, PC), 폴리아릴레이트(polyarylate, PAR), 폴리에테르이미드(polyether imide, PEI), 폴리에테르술폰(polyether sulfone, PES) 및 폴리이미드(polyimide, PI) 등과 같은 내열성 및 내구성이 우수한 물질을 포함하는 플렉서블(flexible) 기판일 수 있다. 또한, 이에 한정하지 않고, 기판(100)은 가요성이 있는 다양한 소재로 이루어진 플렉서블 기판을 포함할 수도 있다.
버퍼층(110)은 질화 규소(SiNx)의 단일막 또는 질화 규소(SiNx)와 산화 규소(SiOx)가 적층된 이중막 구조로 형성될 수 있다. 버퍼층(110)은 불순물 또는 수분과 같이 불필요한 성분의 침투를 방지하면서 동시에 표면을 평탄화하는 역할을 한다. 이러한 버퍼층(110)은 기판(100)의 종류 및 공정 조건에 따라 생략될 수도 있다.
버퍼층(110) 위에 반도체층(120)이 위치한다. 반도체층(120)은 도전성 불순물이 도핑된 다결정 실리콘을 포함할 수 있다. 반도체층(120)은 소스 영역(120S), 드레인 영역(120D), 채널 영역(120C) 및 저농도 도핑 영역(120L)을 포함한다. 저농도 도핑 영역(120L)은 소스 영역(120S) 및 드레인 영역(120D)과 채널 영역(120C) 사이에 위치한다. 저농도 도핑 영역(120L)은 소스 영역(120S), 드레인 영역(120D) 및 채널 영역(120C)의 폭보다 좁을 수 있다.
소스 영역(120S) 및 드레인 영역(120D)은 저농도 도핑 영역(120L)의 도전성 불순물의 농도에 비해 도전성 불순물의 농도가 높은 영역이다. 채널 영역(120C)은 저농도 도핑 영역(120L)의 도전성 불순물의 농도에 비해 도전성 불순물의 농도가 낮은 영역이다. 도전성 불순물은 붕소(B), 갈륨(Ga) 등의 P형 불순물 또는 인(P), 비소(As) 등의 N형 불순물을 포함할 수 있다.
반도체층(120) 위에 보호층(130)이 위치한다. 보호층(130)은 산화 규소를 포함할 수 있다. 보호층(130)은 트랜지스터의 제조 공정에서 반도체층(120)을 보호하는 역할을 한다.
보호층(130) 위에 정렬 부재(140)가 위치한다. 정렬 부재(140)는 서로 이격되는 제1 정렬 부재(141)와 제2 정렬 부재(142)를 포함한다. 제1 정렬 부재(141)와 제2 정렬 부재(142)는 동일한 층 위에 위치하고, 반도체층(120)의 저농도 도핑 영역(120L)과 중첩한다. 제1 정렬 부재(141)와 제2 정렬 부재(142)의 형상은 하부에서 상부로 갈수록 폭이 좁아질 수 있다. 이러한 제1 정렬 부재(141)와 제2 정렬 부재(142)는 산화 규소를 포함할 수 있다.
정렬 부재(140), 보호층(130) 및 버퍼층(110) 위에 제1 절연층(150)이 위치한다. 제1 절연층(150)은 질화 규소 및 산화 규소 중 적어도 하나를 포함한 단층 또는 복수층일 수 있다.
제1 절연층(150) 위에 게이트 전극(160)이 위치한다. 게이트 전극(160)은 반도체층(120)의 채널 영역(120C)과 중첩한다. 또한, 게이트 전극(160)의 가장자리는 정렬 부재(140) 및 반도체층(120)의 저농도 도핑 영역(120L)과 중첩할 수도 있다.
게이트 전극(160) 및 제1 절연층(150) 위에 제2 절연층(170)이 위치한다. 제2 절연층(170)은 질화 규소 및 산화 규소 중 적어도 하나를 포함한 단층 또는 복수층일 수 있다.
제2 절연층(170) 위에 서로 이격되는 소스 전극(181) 및 드레인 전극(182)이 위치한다. 소스 전극(181)은 제2 절연층(170) 및 제1 절연층(150)에 위치한 접촉구를 통하여 반도체층(120)의 소스 영역(120S)에 연결된다. 드레인 전극(182)은 제2 절연층(170) 및 제1 절연층(150)에 위치한 접촉구를 통하여 반도체층(120)의 드레인 영역(120D)에 연결된다.
게이트 전극(160), 소스 전극(181) 및 드레인 전극(182)은 반도체층(120)과 함께 트랜지스터를 이루고, 게이트 전극(160)과 중첩된 반도체층(120)의 채널 영역(120C)에 트랜지스터의 채널이 형성된다. 반도체층(120)이 저농도 도핑 영역(120L)을 포함함에 따라, 트랜지스터의 누설 전류(leakage current)나 펀치스루(punch through) 현상이 발생하는 것을 방지할 수 있다.
본 실시예에 따르면, 정렬 부재(140)에 의해 소스 전극(181) 및 드레인 전극(182)과 게이트 전극(160) 사이의 간격이 넓어진다. 이에 따라, 소스 전극(181) 및 드레인 전극(182)과 게이트 전극(160) 사이의 간격을 넓게 유지하면서도 소스 전극(181) 및 드레인 전극(182)과 게이트 전극(160)을 크게 형성할 수 있다. 이처럼, 소스 전극(181) 및 드레인 전극(182)과 게이트 전극(160) 사이의 간격을 넓게 함으로써, 소스 전극(181) 및 드레인 전극(182)과 게이트 전극(160) 사이에 형성되는 기생 용량의 크기를 줄일 수 있다. 따라서, 트랜지스터의 신뢰성을 향상시킬 수 있다.
한편, 도시된 트랜지스터는 게이트 전극(160)이 반도체층(120)보다 위에 위치하므로 탑 게이트형(top-gate) 트랜지스터일 수 있다. 트랜지스터의 구조는 이에 한정되는 것은 아니고 다양하게 바뀔 수 있으며, 예컨대, 게이트 전극이 반도체층 아래에 위치하는 바텀 게이트형(bottom-gate) 트랜지스터일 수도 있다.
상기 설명한 트랜지스터는 다양한 표시 장치에 적용될 수 있다. 이하에서는 도 2 및 도 3을 참고하여 상기 트랜지스터가 적용된 표시 장치에 대해 설명한다.
도 2 및 도 3은 각각 본 발명의 일 실시예에 따른 표시 장치의 단면의 일 예를 간략하게 도시한 도면이다.
도 2를 참고하면, 본 실시예에 따른 표시 장치는 도 1에 따른 트랜지스터를 포함한다. 이에, 상기 도 1에서 설명한 구성 요소에 대해서는 간략하게 언급한다.
기판(100) 위에 버퍼층(110), 반도체층(120) 및 보호층(130)이 차례로 위치한다. 반도체층(120)은 소스 영역(120S), 드레인 영역(120D), 채널 영역(120C) 및 저농도 도핑 영역(120L)을 포함한다.
보호층(130) 위에 서로 이격되는 제1 정렬 부재(141)와 제2 정렬 부재(142)를 포함하는 정렬 부재(140)가 위치하고, 정렬 부재(140), 보호층(130) 및 버퍼층(110) 위에 제1 절연층(150)이 위치한다. 제1 정렬 부재(141)와 제2 정렬 부재(142)는 반도체층(120)의 저농도 도핑 영역(120L)과 중첩한다.
제1 절연층(150) 위에 게이트 전극(160)이 위치하고, 게이트 전극(160) 및 제1 절연층(150) 위에 제2 절연층(170)이 위치한다. 게이트 전극(160)은 반도체층(120)의 채널 영역(120C)과 중첩한다. 또한, 게이트 전극(160)의 가장자리는 정렬 부재(140) 및 반도체층(120)의 저농도 도핑 영역(120L)과 중첩할 수도 있다.
제2 절연층(170) 위에 서로 이격되는 소스 전극(181) 및 드레인 전극(182)이 위치한다. 소스 전극(181) 및 드레인 전극(182)은 제2 절연층(170) 및 제1 절연층(150)에 위치한 접촉구를 통하여 각각 반도체층(120)의 소스 영역(120S) 및 드레인 영역(120D)에 연결된다.
소스 전극(181), 드레인 전극(182) 및 제2 절연층(170) 위에 평탄화층(190)이 위치한다. 평탄화층(190)은 유기 물질을 포함하고, 상부면이 평탄화될 수 있다.
평탄화층(190) 위에 발광 다이오드(LD) 및 화소 정의막(195)이 위치한다. 발광 다이오드(LD)는 트랜지스터로부터 전달 받은 신호에 따라 빛을 방출한다. 발광 다이오드(LD)는 제1 전극(191), 발광 부재(192), 그리고 제2 전극(193)을 포함한다.
제1 전극(191)은 평탄화층(190) 위에 위치하고, 평탄화층(190)에 위치한 접촉구를 통해서 드레인 전극(182)과 전기적으로 연결된다. 제1 전극(191)은 발광 다이오드(LD)의 애노드(anode)가 된다.
제1 전극(191)은 반사 물질을 포함할 수 있으며, 마그네슘(Mg), 은(Ag), 금(Au), 칼슘(Ca), 리튬(Li), 크롬(Cr) 및 알루미늄(Al) 중 하나 이상의 금속 또는 이들의 합금을 포함할 수 있다.
화소 정의막(195)은 평탄화층(190) 위에 위치하며, 제1 전극(191)과 중첩하는 개구부를 가진다. 화소 정의막(195)은 유기 물질을 포함할 수 있다.
발광 부재(192)는 화소 정의막(195)의 개구부와 중첩하는 제1 전극(191) 위에 위치한다. 발광 부재(192)는 발광층, 정공 주입층(hole-injection layer, HIL), 정공 수송층(hole-transporting layer, HTL), 전자 수송층(electron-transporting layer, ETL) 및 전자 주입층(electron-injection layer, EIL) 중 하나 이상을 포함할 수 있다. 발광 부재(192)가 이들 모두를 포함할 경우 정공 주입층이 애노드인 제1 전극(191) 위에 위치하고 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다. 여기서, 발광층은 유기 물질을 포함하거나 무기 물질을 포함할 수 있다.
제2 전극(193)은 화소 정의막(195) 및 발광 부재(192) 위에 위치한다. 제2 전극(193)은 투명 물질을 포함할 수 있다. 제2 전극(193)은 인듐 주석 산화물(In-Sn-O, ITO), 인듐 갈륨 산화물(In-Ga-O, IGO) 또는 인듐 아연 산화물(In-Zn-O, IZO)을 포함할 수 있다. 또한, 제2 전극(193)은 얇은 두께의 은-마그네슘(Ag-Mg) 합금, 은-리튬(Ag-Li) 합금, 은(Ag), 마그네슘(Mg) 또는 칼슘(Ca)을 포함할 수 있다. 이러한 제2 전극(193)은 발광 다이오드(LD)의 캐소드(cathode)가 된다.
제2 전극(193) 위에 캡핑층(197)이 위치한다. 캡핑층(197)은 발광 부재(192)에서 발생된 빛이 효율적으로 외부를 향해 방출될 수 있도록 돕는 역할을 한다.
캡핑층(197) 위에 봉지층(encapsulation layer)(200)이 위치한다. 봉지층(200)은 발광 다이오드(LD)를 봉지하여 외부로부터 수분이나 산소가 침투하는 것을 방지할 수 있다. 이러한 봉지층(200)은 제1 무기층(201), 유기층(202) 및 제2 무기층(203)을 포함한다. 제1 무기층(201)은 캡핑층(197) 위에 위치하고, 무기 물질을 포함할 수 있다. 유기층(202)은 제1 무기층(201) 위에 위치하고, 유기 물질을 포함할 수 있다. 또한, 유기층(202)의 상부면은 평탄화될 수 있다. 제2 무기층(203)은 유기층(202) 위에 위치하며, 무기 물질을 포함할 수 있다. 또한, 봉지층(200)은 제2 무기층(203) 위에 차례로 배치된 하나 이상의 유기층과 하나 이상의 무기층을 더 포함할 수 있다. 이 때, 유기층과 무기층은 교대로 위치할 수 있다.
도 3을 참고하면, 본 실시예에 따른 표시 장치는 제1 표시판(Sub1), 제1 표시판(Sub1) 및 제1 표시판(Sub1)과 제1 표시판(Sub1) 사이에 위치하는 액정층(LC)을 포함한다.
먼저, 제1 표시판(Sub1)에 대해 설명한다. 제1 표시판(Sub1)에는 도 1에 따른 트랜지스터가 위치한다. 이에, 상기 도 1에서 설명한 구성 요소에 대해서는 간략하게 언급한다.
기판(100) 위에 버퍼층(110), 반도체층(120) 및 보호층(130)이 차례로 위치한다. 반도체층(120)은 소스 영역(120S), 드레인 영역(120D), 채널 영역(120C) 및 저농도 도핑 영역(120L)을 포함한다.
보호층(130) 위에 서로 이격되는 제1 정렬 부재(141)와 제2 정렬 부재(142)를 포함하는 정렬 부재(140)가 위치하고, 정렬 부재(140), 캡핍층(130) 및 버퍼층(110) 위에 제1 절연층(150)이 위치한다. 제1 정렬 부재(141)와 제2 정렬 부재(142)는 반도체층(120)의 저농도 도핑 영역(120L)과 중첩한다.
제1 절연층(150) 위에 게이트 전극(160)이 위치하고, 게이트 전극(160) 및 제1 절연층(150) 위에 제2 절연층(170)이 위치한다. 게이트 전극(160)은 반도체층(120)의 채널 영역(120C)과 중첩한다. 또한, 게이트 전극(160)의 가장자리는 정렬 부재(140) 및 반도체층(120)의 저농도 도핑 영역(120L)과 중첩할 수도 있다.
제2 절연층(170) 위에 서로 이격되는 소스 전극(181) 및 드레인 전극(182)이 위치한다. 소스 전극(181) 및 드레인 전극(182)은 제2 절연층(170) 및 제1 절연층(150)에 위치한 접촉구를 통하여 각각 반도체층(120)의 소스 영역(120S) 및 드레인 영역(120D)에 연결된다.
소스 전극(181), 드레인 전극(182) 및 제2 절연층(170) 위에 평탄화층(190)이 위치한다. 평탄화층(190)은 유기 물질을 포함하고, 상부면이 평탄화될 수 있다.
평탄화층(190) 위에 제1 전극(191)이 위치한다. 제1 전극(191)은 평탄화층(190) 위에 위치하고, 평탄화층(190)에 위치한 접촉구를 통해서 드레인 전극(182)과 전기적으로 연결된다. 제1 전극(191)은 투명 물질을 포함할 수 있다.
이어서, 제2 표시판(Sub2)에 대해 설명한다.
대향 기판(300)에 일면 즉, 제1 표시판(Sub1)과 마주하는 면에 차광 부재(310)가 위치하고, 차광 부재(310) 및 대향 기판(300)의 일면에 색필터(320)가 위치한다.
대향 기판(300)은 기판(100)과 동일한 물질을 포함할 수 있다. 색필터(320)는 적색(red), 녹색(green) 및 청색(blue)의 기본색(primary color)을 표시할 수 있다. 색필터는 적색, 녹색, 및 청색의 삼원색에 제한되지 않고, 청록색(cyan), 자홍색(magenta), 황색(yellow), 백색(white) 계열의 색도 표시할 수도 있다. 차광 부재(310) 및 색필터(320)는 제1 표시판(Sub1)에 위치할 수도 있다.
색필터(320)의 일면에는 대향 전극(330)이 위치한다. 대향 전극(330)은 투명 물질을 포함할 수 있으며, 액정층(LC)을 사이에 두고 제1 전극(191)과 마주한다.
대향 전극(330)과 제1 전극(191)은 액정층(LC)에 전기장을 생성함으로써, 액정층(LC)에 포함된 액정 분자들의 방향을 결정한다. 이렇게 결정된 액정 분자들의 방향에 따라 액정층(LC)을 통과하는 빛의 휘도가 달라진다.
이하에서는, 도 4 내지 도 8 및 도 1 내지 3을 참고하여 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 대해 설명한다.
도 4 내지 도 8은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 대해 간략하게 도시한 도면이다.
도 4를 참고하면, 기판(100) 위에 버퍼층(110), 비정질 실리콘층(120a) 및 보호층(130)을 차례로 형성한 다음, 보호층(130) 위에 마스크 패턴(50)을 형성한다. 마스크 패턴(50)은 금속을 포함할 수 있다.
도 5를 참고하면, 마스크 패턴(50)의 측면에 정렬 부재(140)를 형성한 다음, 비정질 실리콘층(120a)에 도전성 불순물을 주입한다.
정렬 부재(140)는 서로 이격되는 제1 정렬 부재(141) 및 제2 정렬 부재(142)를 포함한다.
도전성 불순물은 붕소(B), 갈륨(Ga) 등의 P형 불순물 또는 인(P), 비소(As) 등의 N형 불순물을 포함할 수 있다. 도전성 불순물은 비정질 실리콘층(120a)에 도전성 불순물 이온을 주입하는 제1 도핑 공정을 실시하여 주입한다.
이 때, 비정질 실리콘층(120a)은 고농도 영역(120ah), 저농도 영역(120al) 및 비정질 실리콘 영역(120an)을 포함한다. 저농도 영역(120al)은 고농도 영역(120ah)과 비정질 실리콘 영역(120an) 사이에 위치한다.
비정질 실리콘 영역(120an)은 제1 도핑 공정 시, 마스크 패턴(50)에 의해 도전성 불순물 이온이 차단되어 도전성 불순물이 주입되지 않은 영역이다.
저농도 영역(120al)은 제1 도핑 공정 시, 정렬 부재(140)에 의해 도전성 불순물이 이온이 일부 차단되어 고농도 영역(120ah)의 도전성 불순물의 농도에 비해 도전성 불순물의 농도가 낮은 영역이다.
도 6을 참고하면, 마스크 패턴(50)을 제거한 후, 비정질 실리콘층(120a)에 도전성 불순물을 주입한다. 도전성 불순물은 비정질 실리콘층(120a)에 도전성 불순물 이온을 주입하는 제2 도핑 공정을 실시하여 주입한다. 제2 도핑 공정 시, 주입된 도전성 불순물 이온의 농도는 제1 도핑 공정 시, 주입된 도전성 불순물의 이온의 농도에 비해 낮다.
이 때, 고농도 영역(120ah), 저농도 영역(120al) 및 비정질 실리콘 영역(120an)에 도전성 불순물 이온이 주입된다. 이에 의하여, 비정질 실리콘 영역(120an)이 도전성 불순물 이온이 일부 주입된 예비 채널 영역(120ac)이 된다.
도 7을 참고하면, 비정질 실리콘층(120a)을 다결정 실리콘으로 결정화하여 반도체층(120)을 형성한다. 결정화는 엑시머 레이저 열처리법(Excimer Laser Annealing, ELA)으로 실시할 수 있다. 결정화 시, 도전성 불순물 이온이 주입된 부분이 활성화(activation)된다.
이에, 반도체층(120)은 소스 영역(120S), 드레인 영역(120D), 채널 영역(120C) 및 저농도 도핑 영역(120L)을 포함한다. 저농도 도핑 영역(120L)은 소스 영역(120S) 및 드레인 영역(120D)과 채널 영역(120C) 사이에 위치한다. 저농도 도핑 영역(120L)은 소스 영역(120S), 드레인 영역(120D) 및 채널 영역(120C)의 폭보다 좁을 수 있다.
소스 영역(120S) 및 드레인 영역(120D)은 저농도 도핑 영역(120L)의 도전성 불순물의 농도에 비해 도전성 불순물의 농도가 높은 영역이다. 채널 영역(120C)은 저농도 도핑 영역(120L)의 도전성 불순물의 농도에 비해 도전성 불순물의 농도가 낮은 영역이다.
여기서, 제1 정렬 부재(141) 및 제2 정렬 부재(142)는 반도체층(120)의 저농도 도핑 영역(120L)과 중첩한다.
이와 같이, 한번의 열처리 공정으로, 비정질 실리콘층을 다결정 실리콘으로 결정화함과 동시에, 도전성 불순물 이온이 주입된 부분을 활성화함으로써, 추가의 활성화 공정이 필요 없게 된다. 이에, 공정이 단순화되고, 공정 비용이 감소하게 된다.
또한, 활성화 공정을 별개로 실시하면, 공정 시의 온도에 의해 플렉서블 기판이 기판(100)이 손상을 입을 수가 있는데, 본 실시예서와 같이, 비정질 실리콘층(120a)을 다결정 실리콘으로 결정화 시에 활성화가 동시에 진행됨에 따라, 기판(100)의 손상이 감소하게 된다.
도 8을 참고하면, 보호층(130)의 일부 및 반도체층(120)의 소스 영역(120S)과 드레인 영역(120D)이 일부를 식각하고, 정렬 부재(140), 보호층(130) 및 버퍼층(110) 위에 제1 절연층(150)을 형성한 후, 제1 절연층(150) 위에 게이트 전극(160)을 형성한다. 게이트 전극(160)은 반도체층(120)의 채널 영역(120C)과 중첩한다.
게이트 전극(160)의 형성 시, 반도체층(120)의 저농도 도핑 영역(120L)과 중첩하는 정렬 부재(140)를 얼라인 마크(align mark)로 사용하여 게이트 전극(160)의 정렬 오차를 감소시킬 수 있다.
도 1을 참고하면, 게이트 전극(160) 및 제1 절연층(150) 위에 제2 절연층(170)을 형성한 후, 제2 절연층(170) 위에 서로 이격되는 소스 전극(181) 및 드레인 전극(182)을 형성한다. 소스 전극(181) 및 드레인 전극(182)은 제2 절연층(170) 및 제1 절연층(150)에 위치한 접촉구를 통하여 각각 반도체층(120)의 소스 영역(120S) 및 드레인 영역(120D)에 연결된다.
도 2를 참고하면, 소스 전극(181), 드레인 전극(182) 및 제2 절연층(170) 위에 평탄화층(190)을 형성하고, 평탄화층(190) 위에 발광 다이오드(LD) 및 화소 정의막(195)를 형성한 다음, 발광 다이오드(LD) 위에 캡핑층(197)을 형성한 후, 캡핑층(197) 위에 봉지층(200)을 형성한다.
발광 다이오드(LD)는 제1 전극(191), 발광 부재(192), 그리고 제2 전극(193)을 포함한다. 제1 전극(191)은 평탄화층(190) 위에 위치하고, 평탄화층(190)에 위치한 접촉구를 통해서 드레인 전극(182)과 전기적으로 연결된다. 발광 부재(192)는 화소 정의막(195)의 개구부와 중첩하는 제1 전극(191) 위에 위치한다. 제2 전극(193)은 화소 정의막(195) 및 발광 부재(192) 위에 위치한다.
봉지층(200)은 제1 무기층(201), 유기층(202) 및 제2 무기층(203)을 포함한다.
도 2에 따른 표시 장치와는 다르게, 도 3을 참고하면, 소스 전극(181), 드레인 전극(182) 및 제2 절연층(170) 위에 평탄화층(190)을 형성하고, 평탄화층(190) 위에 제1 전극(191)을 형성하여 제1 표시판(Sub1)을 형성한다. 평탄화층(190)에 위치한 접촉구를 통해서 드레인 전극(182)과 전기적으로 연결된다.
대향 기판(300)의 일면에 차광 부재(310), 색필터(320)을 형성한 후, 색필터(320) 위에 대향 전극(330)을 형성하여 제2 표시판(Sub2)을 형성한다.
제1 전극(191) 또는 대향 전극(330)에 액정 물질을 적하한 후, 제1 전극(191)과 대향 전극(330)을 마주하도록 제1 표시판(Sub1)과 제2 표시판(Sub2)을 합착한다. 이 때, 제1 표시판(Sub1)과 제2 표시판(Sub2) 사이에 액정층(LC)이 형성된다.
한편, 액정층(LC)은 제1 전극(191)과 대향 전극(330)을 마주하도록 제1 표시판(Sub1)과 제2 표시판(Sub2)을 합착한 후, 제1 표시판(Sub1)과 제2 표시판(Sub2) 사이에 액정 물질을 주입하여 형성할 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
120: 반도체층 120a: 비정질 실리콘층
140: 정렬 부재 150: 제1 절연층
160: 게이트 전극 181: 소스 전극
182: 드레인 전극 191: 제1 전극

Claims (17)

  1. 플렉서블 기판,
    상기 플렉서블 기판 위에 위치하는 반도체층,
    상기 반도체층 위에 위치하는 보호층,
    상기 보호층 위에 위치하고, 서로 이격되는 제1 정렬 부재 및 제2 정렬 부재,
    상기 보호층, 상기 제1 정렬 부재 및 상기 제2 정렬 부재 위에 위치하는 제1 절연층,
    상기 제1 절연층 위에 위치하는 게이트 전극,
    상기 제1 절연층 및 상기 게이트 전극 위에 위치하는 제2 절연층, 그리고
    상기 제2 절연층 위에 위치하고, 서로 이격되는 소스 전극 및 드레인 전극을 포함하고,
    상기 제1 정렬 부재 및 상기 제2 정렬 부재는 동일한 층 위에 위치하고,
    상기 게이트 전극은 상기 제1 정렬 부재와 상기 제2 정렬 부재 사이에 대응하는 부분에 중첩하고,
    상기 게이트 전극은 상기 제1 정렬 부재 및 상기 제2 정렬 부재와 중첩함에 따른 단차를 가지는 표시 장치.
  2. 제1항에서,
    상기 반도체층은 도전성 불순물이 도핑된 다결정 실리콘을 포함하는 표시 장치.
  3. 제2항에서,
    상기 반도체층은 소스 영역, 드레인 영역, 저농도 도핑 영역 및 채널 영역을 포함하고,
    상기 저농도 도핑 영역은 상기 소스 영역 및 상기 드레인 영역과 상기 채널 영역 사이에 위치하는 표시 장치.
  4. 제3항에서,
    상기 제1 정렬 부재 및 상기 제2 정렬 부재는 상기 저농도 도핑 영역과 중첩하고, 상기 게이트 전극은 상기 채널 영역과 중첩하는 표시 장치.
  5. 제4항에서,
    상기 소스 전극은 상기 소스 영역과 연결되고, 상기 드레인 전극은 상기 드레인 영역과 연결되는 표시 장치.
  6. 제5항에서,
    상기 소스 전극과 상기 드레인 전극 위에 위치하는 평탄화층,
    상기 평탄화층 위에 위치하고, 상기 드레인 전극과 연결되는 발광 다이오드, 그리고
    상기 발광 다이오드 위에 위치하는 봉지층을 더 포함하는 표시 장치.
  7. 제5항에서,
    상기 소스 전극과 상기 드레인 전극 위에 위치하는 평탄화층,
    상기 평탄화층 위에 위치하고, 상기 드레인 전극과 연결되는 제1 전극,
    상기 제1 전극과 마주하는 대향 전극, 그리고
    상기 제1 전극과 상기 대향 전극 사이에 위치하는 액정층을 더 포함하는 표시 장치.
  8. 플렉서블 기판 위에 비정질 실리콘층 및 보호층을 차례로 형성하는 단계,
    상기 보호층 위에 마스크 패턴을 형성하는 단계,
    상기 마스크 패턴의 측면에 서로 이격되는 제1 정렬 부재 및 제2 정렬 부재를 형성하는 단계,
    제1 도핑 공정으로 상기 비정질 실리콘층에 도전성 불순물을 주입하는 단계,
    상기 마스크 패턴을 제거한 후, 제2 도핑 공정으로 상기 비정질 실리콘층에 상기 도전성 불순물을 주입하는 단계,
    상기 비정질 실리콘층을 결정화하여 반도체층을 형성하는 단계,
    상기 반도체층, 상기 제1 정렬 부재 및 상기 제2 정렬 부재 위에 제1 절연층을 형성하는 단계,
    상기 제1 절연층 위에 게이트 전극을 형성하는 단계,
    상기 제1 절연층 및 상기 게이트 전극 위에 제2 절연층을 형성하는 단계, 그리고
    상기 제2 절연층 위에 서로 이격되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 게이트 전극은 상기 제1 정렬 부재와 상기 제2 정렬 부재 사이에 대응하는 부분에 중첩하는 표시 장치의 제조 방법.
  9. 제8항에서,
    상기 반도체층은 도전성 불순물이 도핑된 다결정 실리콘을 포함하는 표시 장치의 제조 방법.
  10. 제9항에서,
    상기 반도체층을 형성하는 단계에서,
    상기 도전성 불순물이 도핑된 부분이 활성화되는 표시 장치의 제조 방법.
  11. 제10항에서,
    상기 제1 도핑 공정에서 주입되는 상기 도전성 불순물의 농도는 상기 제2 도핑 공정에서 주입되는 상기 도전성 불순물의 농도보다 큰 표시 장치의 제조 방법.
  12. 삭제
  13. 제11항에서,
    상기 반도체층은 소스 영역, 드레인 영역, 저농도 도핑 영역 및 채널 영역을 포함하고,
    상기 저농도 도핑 영역은 상기 소스 영역 및 상기 드레인 영역과 상기 채널 영역 사이에 위치하는 표시 장치의 제조 방법.
  14. 제13항에서,
    상기 제1 정렬 부재 및 상기 제2 정렬 부재는 상기 저농도 도핑 영역과 중첩하고, 상기 게이트 전극은 상기 채널 영역과 중첩하는 표시 장치의 제조 방법.
  15. 제14항에서,
    상기 소스 전극은 상기 소스 영역과 연결되고, 상기 드레인 전극은 상기 드레인 영역과 연결되는 표시 장치의 제조 방법.
  16. 제15항에서,
    상기 소스 전극과 상기 드레인 전극 위에 평탄화층을 형성하는 단계,
    상기 평탄화층 위에 상기 드레인 전극과 연결되는 발광 다이오드를 형성하는 단계, 그리고
    상기 발광 다이오드 위에 봉지층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  17. 제15항에서,
    상기 소스 전극과 상기 드레인 전극 위에 평탄화층을 형성하는 단계,
    상기 평탄화층 위에 상기 드레인 전극과 연결되는 제1 전극을 형성하는 단계,
    상기 제1 전극과 마주하는 대향 전극을 형성하는 단계, 그리고
    상기 제1 전극과 상기 대향 전극 사이에 위치하는 액정층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
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