KR102686745B1

KR102686745B1 - 필드 프로그래머블 게이트 어레이를 업데이트하도록 구성된 스토리지 장치 및 그것의 동작 방법

Info

Publication number: KR102686745B1
Application number: KR1020180079421A
Authority: KR
Inventors: 정우성; 우성훈
Original assignee: 삼성전자주식회사
Priority date: 2017-11-17
Filing date: 2018-07-09
Publication date: 2024-07-22
Anticipated expiration: 2038-07-09
Also published as: KR20190056952A

Abstract

본 발명의 스토리지 장치는 컨트롤러와 불휘발성 메모리 장치를 포함한다. 컨트롤러는 FPGA (Field Programmable Gate Array)를 포함하고, 외부로부터 수신된 제 1 커맨드에 응답하여 FPGA를 업데이트하기 위한 FPGA 이미지를 수신한다. 불휘발성 메모리 장치는 FPGA 이미지를 저장한다. 컨트롤러는 메인 인터페이스 또는 사이드밴드 인터페이스를 통하여 FPGA 이미지를 수신하고, 외부로부터 수신된 제 2 커맨드에 응답하여 FPGA 이미지를 실행한다.

Description

필드 프로그래머블 게이트 어레이를 업데이트하도록 구성된 스토리지 장치 및 그것의 동작 방법{STORAGE DEVICE CONFIGURED TO UPDATE FIELD PROGRAMMABLE GATE ARRAY AND METHOD OF OPERATING THE SAME}

본 발명은 반도체 장치에 관한 것으로, 좀 더 상세하게는, 메인 인터페이스 또는 사이드밴드 인터페이스를 통하여 FPGA 이미지를 수신하도록 구성된 스토리지 장치에 관한 것이다.

반도체 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.

이러한 반도체 메모리를 제어하기 위한 컨트롤러는 일반적으로 다양한 기능을 수행하는 하드웨어 모듈, 기능 블록, 회로 등을 포함한다. 이러한 하드웨어 모듈, 기능 블록, 회로 등은 컨트롤러에 장착될 수 있으며, 컨트롤러와 반도체 메모리로 구성된 다양한 종류의 전자 장치가 엔드 유저(end user)에게 공급된다. 그러나, 전자 장치가 일단 엔드 유저에게 공급되면, 컨트롤러를 구성하는 하드웨어 모듈, 기능 블록, 회로 등을 업그레이드 하는 것은 매우 어렵다. 그러므로, 업그레이드하고자 하는 특정 기능을 구현하기 위하여, FPGA가 컨트롤러에 구비된다.

한편, 일반적으로 컨트롤러의 특정 기능을 업데이트하기 위해 FPGA를 업데이트하는 것이 필요하다. 이 경우, FPGA 업데이트를 위한 FPGA 이미지를 외부로부터 제공받기 위해, CF(compact flash) 카드와 같은 외부 메모리가 이용된다. 그러나, 외부 메모리를 이용하기 위해서는 FPGA 이미지를 수신하기 위한 별도의 전용 회로가 필요하며, 이는 비용의 증가, 칩 사이즈의 증가 등을 초래하는 문제가 있다. 그러므로, 간헐적으로 수행되는 FPGA 업데이트를 효율적으로 수행하기 위한 방안이 요구된다.

본 발명의 목적은 메인 인터페이스 또는 사이드밴드 인터페이스를 통하여 FPGA 이미지를 수신하는 스토리지 장치를 제공하는데 있다.

본 발명의 실시 예에 따른 스토리지 장치는, FPGA를 포함하고 외부로부터 수신된 제 1 커맨드에 응답하여 상기 외부로부터 상기 FPGA를 업데이트하기 위한 FPGA 이미지를 수신하도록 구성되는 컨트롤러, 그리고 상기 FPGA 이미지를 저장하도록 구성되는 불휘발성 메모리 장치를 포함하되, 상기 컨트롤러는 메인 인터페이스 또는 사이드밴드 인터페이스를 통하여 상기 FPGA 이미지를 수신하고, 상기 외부로부터 수신된 제 2 커맨드에 응답하여 상기 FPGA 이미지를 실행하도록 더 구성될 수 있다.

본 발명의 다른 실시 예에 따른 스토리지 장치는, 불휘발성 메모리 장치, 그리고 ASIC 및 상기 ASIC의 기능들 중 적어도 일부를 수행하도록 구성된 FPGA를 포함하고, 상기 불휘발성 메모리를 제어하는 컨트롤러를 포함하되, 상기 컨트롤러는 메인 인터페이스 또는 사이드밴드 인터페이스를 통하여 상기 FPGA를 업데이트하기 위한 FPGA 이미지를 외부로부터 수신하도록 더 구성되는 스토리지 장치.

본 발명의 또 다른 실시 예에 따른, 불휘발성 메모리 장치, 및 상기 불휘발성 메모리 장치를 제어하고 FPGA를 포함하는 컨트롤러를 포함하는 스토리지 장치의 동작 방법은, 외부로부터 수신된 제 1 커맨드에 응답하여, 메인 인터페이스 또는 사이드밴드 인터페이스를 통하여 상기 외부로부터 FPGA 이미지를 수신하는 단계, 상기 수신된 FPGA 이미지를 상기 불휘발성 메모리 장치에 저장하는 단계, 상기 외부로부터 수신된 제 2 커맨드에 응답하여, 상기 불휘발성 메모리 장치에 저장된 상기 FPGA 이미지를 로딩하는 단계, 그리고 상기 제 2 커맨드에 응답하여 상기 로딩된 FPGA 이미지를 실행하는 단계를 포함할 수 있다.

본 발명에 의하면, 메인 인터페이스 또는 사이드밴드 인터페이스를 통하여 FPGA 이미지가 수신되므로, FPGA 이미지를 수신하기 위한 별도의 전용 회로가 필요치 않다. 그러므로, 비용을 감소시킬 수 있으며, 스토리지 장치의 사이즈를 감소시킬 수 있다.

도 1은 본 발명의 실시 예에 따른 스토리지 장치의 구성을 보여주는 블록도이다.
도 2는 도 1에 도시된 컨트롤러의 예시적인 구성을 좀 더 상세하게 보여주는 도면이다.
도 3a, 3b, 및 3c는 도 2의 컨트롤러의 예시적인 구성을 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 스토리지 장치의 구체적인 동작을 예시적으로 보여주는 블록도이다.
도 5는 도 4에 도시된 스토리지 장치의 동작을 보여주는 순서도이다.
도 6은 도 4 및 도 5의 실시 예에서, 호스트로부터 스토리지 장치로 전달되는 신호들을 예시적으로 보여주는 도면이다.
도 7은 도 4에 도시된 스토리지 장치의 동작을 보여주는 순서도이다.
도 8은 도 7 및 도 7의 실시 예에서, 호스트로부터 스토리지 장치로 전달되는 신호들을 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 스토리지 장치의 구체적인 동작을 예시적으로 보여주는 블록도이다.
도 10은 도 9에 도시된 스토리지 장치의 동작을 보여주는 순서도이다.
도 11은 본 발명의 실시 예에 따른 스토리지 장치의 구성을 보여주는 블록도이다.
도 12는 도 2에 도시된 불휘발성 메모리 장치(120)의 구성을 예시적으로 보여주는 블록도이다.
도 13은 도 12의 메모리 셀 어레이에 포함된 메모리 블록들 중 어느 하나의 예를 보여주는 회로도이다.
도 14는 본 발명에 따른 불휘발성 메모리 장치가 적용된 SSD (Solid State Drive) 시스템을 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 컴퓨팅 시스템을 보여주는 블록도이다.

이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.

상세한 설명에서 사용되는 부 또는 유닛(unit), 모듈(module) 등의 용어들을 참조하여 설명되는 구성 요소들 및 도면에 도시된 기능 블록들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈(MEMS; microelectromechanical system), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.

도 1은 본 발명의 실시 예에 따른 스토리지 장치(100)의 구성을 보여주는 블록도이다. 예시적으로, 스토리지 장치(100)는 호스트(10)에 연결된 것으로 도시되었다.

호스트(10)는 메인 인터페이스(main interface) 회로(11), 사이드밴드 인터페이스(sideband interface) 회로(12), 및 호스트 메모리(13)를 포함할 수 있다. 호스트(10)는 스토리지 장치(100)와 통신을 수행함으로써, 사용자에게 서비스를 제공할 수 있다. 예를 들어, 호스트(10)는 스토리지 장치(100)에 저장될 데이터를 스토리지 장치(100)로 전송할 수 있으며, 스토리지 장치(100)로부터 읽혀진 데이터를 수신할 수 있다. 나아가, 호스트(10)는 스토리지 장치(100)에 구비된 컨트롤러(110)를 하드웨어적으로 및/또는 소프트웨어적으로 업데이트 하도록 제어할 수 있다.

호스트 메모리(13)는 스토리지 장치(100)와의 통신에 필요한/수반하는 데이터를 저장할 수 있다. 예를 들어, 호스트 메모리(13)는 스토리지 장치(100)에 저장될 쓰기 데이터를 저장할 수 있으며, 스토리지 장치(100)로부터 읽혀진 읽기 데이터를 저장할 수 있다. 나아가, 호스트 메모리(13)는 스토리지 장치(100)를 관리하는데 필요한 데이터를 저장할 수 있다. 예를 들어, 호스트 메모리(13)는 FPGA(117)를 업데이트하는데 필요한 FPGA 이미지를 저장할 수 있다.

스토리지 장치(100)는 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함할 수 있다. 컨트롤러(110)는 메인 인터페이스 회로(111), 사이드밴드 인터페이스 회로(112), 및 필드 프로그래머블 게이트 어레이(Field Programmable Gate Array; FPGA)(117)를 포함할 수 있다.

컨트롤러(110)는 스토리지 장치(100)의 전반적인 동작을 제어할 수 있다. 예를 들어, 컨트롤러(110)는 호스트(10)로부터 수신된 커맨드에 응답하여 읽기 동작 및/또는 쓰기 동작을 수행할 수 있다. 예를 들어, 호스트(10)와 스토리지 장치(100) 사이의 통신은 메인 인터페이스 회로들(11, 111)을 통하여 수행될 수 있다. 예를 들어, 메인 인터페이스 회로들(11, 111)은 PCIe (Peripheral Component Interconnect Express) 인터페이스 규약에 기반하여 서로 통신할 수 있다.

그러나, 이는 예시적인 것이며, 메인 인터페이스 회로들(11, 111) 사이의 통신을 위해 USB, SCSI (Small Computer System Interface), M-PCIe (Mobile PCIe), ATA (Advanced Technology Attachment), PATA (Parallel ATA), SATA (Serial ATA), SAS (Serial Attached SCSI), IDE (Integrated Drive Electronics), EIDE (Enhanced IDE), NVMe (Nonvolatile Memory Express), UFS (Universal Flash Storage) 등과 같은 다양한 인터페이스 규약들 중 하나 이상이 채택될 수 있다.

컨트롤러(110)는 호스트(10)로부터 수신된 커맨드(CMD)에 응답하여, 컨트롤러(110)에 구비된 FPGA(117)를 업데이트 하도록 구성될 수 있다. 예를 들어, FPGA 이미지는 메인 인터페이스 회로들(11, 111) 사이의 통신을 통하여 수신될 수 있다. FPGA(117)를 업데이트하기 위해 수신되는 커맨드(CMD)는 쓰기 커맨드 또는 벤더 고유의 커맨드(vendor-specific command)일 수 있다. 컨트롤러(110)는 커맨드(CMD)에 응답하여 호스트(10)로부터 FPGA 이미지를 수신할 수 있다. 추가적으로/대안적으로, FPGA 이미지는 사이드밴드 인터페이스 회로들(12, 112) 사이의 통신을 통하여 수행될 수 있다.

사이드밴드 인터페이스 회로들(12, 112)은 MCTP (Management Component Transport Protocol) 스펙(Specification) 또는 SMBus (System Management Bus) 스펙에서 정의되는 규약에 따라 서로 통신할 수 있다. 이 예에서, 사이드밴드 인터페이스 회로들(12, 112) 각각은 물리 계층(Physical Layer)으로서 UART (Universal Asynchronous Receiver and Transmitter), I2C (Inter-Integrated Circuit), 및/또는 SPI (Serial Programming Interface) 규약을 채용할 수 있다. 그러나, 이 예들은 본 발명을 한정하기 위한 것은 아니다. 사이드밴드 인터페이스 회로들(12, 112)은 메인 인터페이스 회로들(11, 111)을 보조하기 위해 다양한 사이드밴드 인터페이스 규약들 중 하나 이상을 채용할 수 있다.

불휘발성 메모리 장치(120)는 데이터를 저장하기 위한 복수의 불휘발성 메모리들을 포함할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)가 낸드 플래시 메모리(NAND-type Flash Memory)들을 포함하는 경우, 불휘발성 메모리 장치(120)는 복수의 워드 라인 및 복수의 비트 라인을 따라 형성되는 메모리 셀 어레이들을 포함할 수 있다.

그러나, 위 예는 본 발명을 한정하기 위한 것은 아니다. 불휘발성 메모리 장치(120)는 EPROM (Electrically Erasable and Programmable ROM), 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 장치들 중 적어도 하나 이상을 포함할 수 있다.

이상 간략히 설명된 구성에 의하면, FPGA(117)를 업데이트하는데 필요한 FPGA 이미지는 메인 인터페이스 또는 사이드밴드 인터페이스를 통하여 호스트(10)로부터 수신될 수 있다. 일반적으로, FPGA 이미지를 수신하기 위해 이용되는 외부 메모리(예컨대, CF(compact flash) 카드)를 연결할 수 있는 전용 회로가 요구되지 않으므로, 칩 사이즈 및 제조 비용이 감소할 수 있다. 뿐만 아니라, 기존의 메인 인터페이스 및/또는 사이드밴드 인터페이스를 이용하므로, FPGA 업데이트의 효율성이 향상될 수 있다.

도 2는 도 1에 도시된 컨트롤러(110)의 예시적인 구성을 좀 더 상세하게 보여주는 도면이다. 컨트롤러(110)는 메인 인터페이스 회로(111), 사이드밴드 인터페이스 회로(112), FPGA(117)외에도, 프로세서(113), 불휘발성 메모리 인터페이스 회로(114), 및 버퍼 컨트롤러(115)를 더 포함할 수 있다.

메인 인터페이스 회로(111)와 사이드밴드 인터페이스 회로(112)는 전술된 규약들에 기반하여 호스트(10)와 통신을 수행할 수 있다.

프로세서(113)는 컨트롤러(110)의 전반적인 동작들을 제어할 수 있다. 프로세서(113)는 컨트롤러(110)를 구동하거나, 불휘발성 메모리 장치(120)를 제어하는데 필요한 다양한 펌웨어/소프트웨어들을 구동할 수 있다. 예를 들어, 프로세서(113)는 불휘발성 메모리 장치(120)의 논리 주소와 물리 주소 사이의 관계를 정의하는 맵핑 테이블을 관리하기 위한 플래시 변환 계층(flash translation layer; FTL)을 구동할 수 있다. 프로세서(113)는 호스트(10)로부터 수신된 다양한 커맨드 및/또는 명령어들을 실행할 수 있다. 예를 들어, 프로세서(113)는 메인 인터페이스(MI) 또는 사이드밴드 인터페이스(SBI)를 통하여 수신될 FPGA 이미지와 관련된 커맨드를 처리할 수 있다.

불휘발성 메모리 인터페이스 회로(114)는 불휘발성 메모리 장치(120)와의 인터페이싱을 수행할 수 있다. 예를 들어, 불휘발성 메모리 인터페이스 회로(114)는 복수의 채널들을 통하여 불휘발성 메모리 장치(120)와 연결될 수 있다. 버퍼 컨트롤러(115)는 버퍼 메모리(130)를 관리/제어할 수 있다.

한편, 이상 설명된 메인 인터페이스 회로(111), 사이드밴드 인터페이스 회로(112), 프로세서(113), 불휘발성 메모리 인터페이스 회로(114), 버퍼 컨트롤러(115) 등은 응용 주문형 집적 회로(Application Specific Integrated Circuit; ASIC)(116)로써 제작될 수 있다. 비록 도면에 도시지 않았지만, ASIC(116)는 스토리지 장치(100)를 부팅하는데 필요한 부트 코드를 저장하는 ROM과 불휘발성 메모리 장치(120)로부터 로딩된 데이터의 에러를 검출하고 정정하는 ECC 회로를 더 포함할 수 있다.

FPGA(117)는 ASIC(116)를 구성하는 여러 하드웨어 IP(Intellectual Property)들의 기능들 중 적어도 일부의 기능을 소프트웨어로 구현하도록 구성될 수 있다. 예를 들어, 특정 하드웨어 IP의 기능을 업데이트할 필요가 있는 경우, 특정 하드웨어를 교체하는 것은 불가능할 수 있다. 이 경우, 호스트(10)로부터 메인 인터페이스(MI) 또는 사이드밴드 인터페이스(SBI)를 통하여 수신된 FPGA 이미지를 이용하여, 업데이트할 필요가 있는 특정 IP의 기능이 구현될 수 있다.

이미지 로더(118)는 호스트(10)로부터 수신된 FPGA 이미지를 로딩할 수 있다. 예를 들어, 호스트(10)로부터 수신된 커맨드에 응답하여, 불휘발성 메모리 장치(120) 또는 버퍼 메모리(130)에 저장된 FPGA 이미지가 로딩되어 실행될 수 있다.

도 3a, 3b, 및 3c는 도 2의 컨트롤러의 예시적인 구성을 보여주는 블록도이다. 도 2를 통하여 설명된 하드웨어 IP들은 다양한 방식으로 제작될 수 있다. 예컨대, 컨트롤러를 구성하는 하드웨어 IP들 중 적어도 일부는 ASIC 및/또는 FPGA로 구성될 수 있다. 더 나은 이해를 돕기 위해 도 2를 함께 참조한다.

우선 도 3a를 참조하면, 컨트롤러(110a)는 ASIC(116a), FPGA(117a), 및 이미지 로더(118a)를 포함할 수 있다. ASIC(116a)는 각각이 하드웨어 모듈로 구현된 메인 인터페이스 회로(111), 사이드밴드 인터페이스 회로(112), 프로세서(113), 불휘발성 메모리 인터페이스 회로(114), 및 버퍼 컨트롤러(115)를 포함할 수 있다. FPGA(117a)는 ASIC(116a)의 기능들 중 적어도 일부가 프로그램을 통하여 구현되도록 구성될 수 있다. 예를 들어, ASIC(116a)과 FPGA(117a)는 하나의 보드 위에 각각 실장되거나 PoP (Package on Package) 방식으로 제작될 수 있다.

도 3b를 참조하면, 컨트롤러(110b)는 ASIC(116b), FPGA(117b), 및 이미지 로더(118b)를 포함할 수 있다. 앞서 도 3a의 실시 예와는 달리, FPGA(117b)는 ASIC(116b) 내에 구현될 수 있다. 즉, ASIC(116b)와 FPGA(117b)는 하나의 칩으로 구현될 수 있다.

도 3c를 참조하면, 컨트롤러(110c)는 FPGA(117c), 및 이미지 로더(118c)를 포함할 수 있다. 앞선 실시 예들과는 달리, 컨트롤러(110c)는 도 2의 하드웨어 IP들을 포함한지 않을 수 있다. 대신에, FPGA(117c)는 도 2의 하드웨어 IP들의 기능들을 구현하도록 구성될 수 있다.

그러나, 본 발명의 기술적 사상은 도 3a 내지 3c를 통하여 설명된 예시적인 구성들에 한정되지 않는다. 즉, 본 발명은 메인 인터페이스 회로 또는 사이드밴드 인터페이스 회로를 통하여 FPGA를 업데이트하기 위한 FPGA 이미지를 수신하기 위한 다양한 구성에 적용될 수 있다.

도 4는 본 발명의 실시 예에 따른 스토리지 장치의 구체적인 동작을 예시적으로 보여주는 블록도이다. 도 5는 도 4에 도시된 스토리지 장치의 동작을 보여주는 순서도이다. 더 나은 이해를 돕기 위해 도 2, 4, 및 5를 함께 참조하여 설명하기로 한다.

호스트(10)는 FPGA 이미지를 스토리지 장치(100)로 전달하기 위한 쓰기 커맨드를 생성하고, 스토리지 장치(100)로 전달할 수 있다. 비록 도면에 도시되지 않았지만, FPGA 이미지가 저장될, 불휘발성 메모리 장치의 어드레스도 함께 전송될 수 있다.

스토리지 장치(100)는 메인 인터페이스 또는 사이드밴드 인터페이스를 통하여 FPGA 이미지를 수신할 수 있다(S110). FPGA 이미지는 컨트롤러(110)를 구성하는 하드웨어 IP들의 기능들 중 적어도 일부를 업데이트하기 위한 명령어, 프로그램 코드 등을 포함할 수 있다. 수신된 FPGA 이미지는 불휘발성 메모리 장치(120)에 저장될 것이다(S120). 실시 예에 있어서, FPGA 이미지는 암호화되어 불휘발성 메모리 장치(120)에 저장될 수 있다. 이때, FPGA를 암호화하기 위한 전용 회로 및/또는 소프트웨어, 펌웨어 등이 더 구비될 수 있다.

FPGA 이미지의 저장이 완료되면, 컨트롤러(110)는 FPGA 이미지의 저장이 완료되었음을 나타내는 응답(response)을 호스트(10)로 전달할 수 있다. 호스트(10)는 컨트롤러(110)로부터 수신된 응답(response)에 응답하여 벤더 고유의 커맨드(Vendor Specific CMD)를 컨트롤러(110)로 전달할 수 있다. 예를 들어, 벤더 고유의 커맨드는 메인 인터페이스 회로(111) 또는 사이드밴드 인터페이스 회로(112)를 통하여 컨트롤러(110)로 전달될 것이다.

컨트롤러(110)는 벤더 고유의 커맨드에 응답하여 불휘발성 메모리 장치(120)에 저장된 FPGA 이미지를 로딩할 수 있다(S130). 좀 더 구체적으로, 이미지 로더(118)는 불휘발성 메모리 장치(120)에 저장된 FPGA 이미지를 버퍼 메모리(130)에 로딩할 수 있다. 그러나, 다른 실시 예에서, 이미지 로더(118)는 불휘발성 메모리 장치(120)에 저장된 FPGA 이미지를 이미지 로더(118)에 로딩할 수 있다. 이 경우, 이미지 로더(118)는 로딩된 FPGA 이미지를 저장하기 위한 별도의 저장 소자를 구비할 수 있다.

컨트롤러(110)(좀 더 상세하게는, 프로세서(113)는, 벤더 고유의 커맨드에 응답하여, 로딩된 FPGA 이미지를 실행할 수 있다(S135). 이후, 스토리지 장치(100)가 파워 온 리셋(power on reset; POR)됨으로써, 업데이트가 필요한 하드웨어 IP들의 일부 기능들이 업데이트 될 수 있다(S140). 다만, 다른 실시 예에서, 스토리지 장치(100)가 파워 온 리셋되지 않더라도, 업데이트된 FPGA(117)의 기능이 바로 실행될 수도 있다.

도 6은 도 4 및 도 5의 실시 예에서, 호스트(10)로부터 스토리지 장치(100)로 전달되는 신호들을 예시적으로 보여주는 도면이다. 더 나은 이해를 돕기 위해 도 4 및 도 5를 함께 참조한다.

FPGA 업데이트가 필요한 경우, 호스트(10)는 쓰기 커맨드(80h), 및 FPGA 이미지가 저장될 영역의 논리 어드레스를 생성하고, 스토리지 장치(100)로 전달할 수 있다. 예시적으로 논리 어드레스는 불휘발성 메모리 장치(120)의 페이지 주소를 나타내는 것으로 도시되었다. 어드레스들(C1, C2)는 페이지의 컬럼 어드레스를 나타내며, 어드레스들(R1, R2, R3)은 페이지의 로우 어드레스를 나타낸다. 비록, 하나의 페이지에 대응하는 주소들(C1, C2, R1, R2, R3)만이 생성/전송되는 것으로 도시되었으나, 복수의 페이지들에 대응하는 주소들이 생성/전송될 수 있다.

호스트(10)는 쓰기 커맨드(80h)에 의해 수반되는 쓰기 데이터(W-Data)를 스토리지 장치(100)로 전달할 수 있다. 물론, 쓰기 데이터(W-Data)는 FPGA 이미지일 것이다.

쓰기 데이터(W-Data)의 수신이 완료되면, 컨트롤러(110)는 수신의 완료를 나타내는 응답(response)을 호스트(10)로 전달할 수 있으며, 호스트(10)는 벤더 고유의 커맨드를 컨트롤러(110)로 전달할 수 있다. 벤더 고유의 커맨드는 FPGA 이미지를 실행하여 FPGA(117)를 업데이트하기 위한 커맨드일 것이다.

한편, 컨트롤러(110)는 FPGA(117)가 더 이상 업데이트 되는 것을 방지하기 위한 안전 장치를 더 구비할 수 있다. 예를 들어, FPGA(117)와 불휘발성 메모리 장치(120) 사이의 FPGA 이미지 전달 경로를 물리적으로 차단하는 다양한 장치 또는 소자(예컨대, 저항 등)가 구비될 수 있다.

나아가, 본 실시 예에서, 불휘발성 메모리 장치(120)에 대한 쓰기와 관련하여 쓰기 커맨드(80h)가 언급되었으나, 쓰기 커맨드는 이에 한정되지 않는다. 즉, 다른 실시 예들에서, 불휘발성 메모리 장치에 대한 쓰기와 관련된 다양한 종류의 커맨드들이 이용될 수 있다.

도 7은 도 4에 도시된 스토리지 장치의 동작을 보여주는 순서도이다. 도 7의 실시 예는 앞서 설명된 도 5의 실시 예와 대체로 유사하다. 그러므로, 차이점 위주로 설명될 것이다. 한편, 도 4에서 쓰기 커맨드가 인터페이스 회로들(111, 112)로 입력됨을 나타내는 화살표는 점선으로 도시되었다. 이는, 본 실시 예에서, 쓰기 커맨드(Write CMD)는 사용되지 않음을 나타낸다. 더 나은 이해를 돕기 위해 도 2, 4, 및 7을 함께 참조하여 설명하기로 한다.

FPGA(117)를 업데이트할 필요가 있는 경우, 호스트(10)는 벤더 고유의 커맨드(Vendor Specific CMD)를 생성하고, 스토리지 장치(100)에 전달할 수 있다. 예를 들어, 벤더 고유의 커맨드는, FPGA 이미지를 불휘발성 메모리 장치(120)에 저장하기 위한 명령어, 저장된 FPGA 이미지를 로딩하기 위한 명령어, 로딩된 FPGA 이미지를 실행하기 위한 명령어와 관련될 수 있다. 그리고, 비록 도면에 도시되지는 않았지만, FPGA 이미지가 저장될 영역의 논리 주소도 함께 생성/전송될 수 있다.

스토리지 장치(100)는 메인 인터페이스 회로(111) 또는 사이드밴드 인터페이스 회로(112)를 통하여 FPGA 이미지를 수신할 수 있다(S220). 수신된 FPGA 이미지는 벤더 고유의 커맨드에 기반하여 불휘발성 메모리 장치(120)에 저장될 것이다. 이후, 컨트롤러(110)(좀 더 상세하게는, 이미지 로더(118))는, 벤더 고유의 커맨드에 기반하여 FPGA 이미지를 로딩하고(S230), 로딩된 FPGA 이미지를 실행할 수 있다(S240). 스토리지 장치(100)가 파워 온 리셋 되면, 업데이트된 FPGA에 의해 실행되는 기능이 컨트롤러(110)에 반영될 수 있다(S240). 그러나, 다른 실시 예에서, 스토리지 장치(100)에 대한 파워 온 리셋 없이도 업데이트가 반영될 수 있다.

도 8은 도 7 및 도 7의 실시 예에서, 호스트(10)로부터 스토리지 장치(100)로 전달되는 신호들을 예시적으로 보여주는 도면이다. 도 8에 도시된 타이밍도는 도 6에 도시된 타이밍도와 대체로 유사하다. 그러므로, 중복되는 설명은 생략될 것이며, 더 나은 이해를 돕기 위해 도 4 및 도 7을 함께 참조한다.

FPGA 업데이트가 필요한 경우, 호스트(10)는 벤더 고유의 커맨드(Vendor-Specific Command; VSC), 및 FPGA 이미지가 저장될 영역의 논리 어드레스를 생성하고, 스토리지 장치(100)로 전달할 수 있다. 호스트(10)는 벤더 고유의 커맨드(VSC)와 어드레스의 전송이 완료된 후, 쓰기 데이터(W-Data)(즉, FPGA 이미지)를 스토리지 장치(100)로 전송할 수 있다.

컨트롤러(110)는 벤더 고유의 커맨드(VSC)에 기반하여, 불휘발성 메모리 장치(120)에 저장된 FPGA 이미지를 로딩하고, 실행할 수 있다. 별도의 쓰기 커맨드(80h)와 벤더 고유의 커맨드(VSC)를 생성/전달해야 하는 도 5의 실시 예와는 달리, 본 실시 예에서는 벤더 고유의 커맨드(VSC)만이 생성된다. 그러므로, 호스트(10)와 스토리지 장치(100)의 데이터 전송 효율이 개선될 수 있다.

도 9는 본 발명의 실시 예에 따른 스토리지 장치의 구체적인 동작을 예시적으로 보여주는 블록도이다. 도 10은 도 9에 도시된 스토리지 장치의 동작을 보여주는 순서도이다. 더 나은 이해를 돕기 위해, 도 2, 9, 및 10을 함께 참조하여 설명하기로 한다.

호스트(10)는 FPGA 이미지를 스토리지 장치(100)로 전달하기 위한 벤더 고유의 커맨드를 생성하고, 스토리지 장치(100)로 전달할 수 있다.

스토리지 장치(100)는 메인 인터페이스 또는 사이드밴드 인터페이스를 통하여 FPGA 이미지를 수신할 수 있으며(S310), 수신된 FPGA 이미지는 버퍼 메모리(130)에 저장될 것이다(S320). FPGA 이미지의 저장이 완료되면, 컨트롤러(110)(좀 더 구체적으로, 이미지 로더(118))는 벤더 고유의 커맨드에 기반하여 버퍼 메모리(130)에 저장된 FPGA 이미지를 실행할 수 있다(S335).

이후, 스토리지 장치(100)가 파워 온 리셋(power on reset; POR)됨으로써, 업데이트가 필요한 하드웨어 IP들의 일부 기능들이 업데이트 될 수 있다(S340). 다만, 다른 실시 예에서, 스토리지 장치(100)가 파워 온 리셋되지 않더라도, 업데이트된 FPGA(117)의 기능이 바로 실행될 수도 있다.

도 11은 본 발명의 실시 예에 따른 스토리지 장치(200)의 구성을 보여주는 블록도이다. 스토리지 장치(200)는 컨트롤러(210), 및 불휘발성 메모리 장치(220)를 포함할 수 있다.

컨트롤러(210)는 메인 인터페이스 회로(211), 사이드밴드 인터페이스 회로(212), FPGA(217), 및 레이드 컨트롤러(Redundant Array of Inexpensive Disk; RAID) (219)를 포함할 수 있다. 본 실시 예는, 컨트롤러(210)가 레이드 컨트롤러(219)를 더 포함한다는 것을 제외하고는 앞서 설명된 실시 예들과 대체로 유사하다. 그러므로, 중복되는 설명은 생략될 것이다.

레이드 컨트롤러(219)는 호스트로부터 수신된 FPGA 이미지에 기반하여 레이드 패리티 데이터(RAID Parity Data)들을 생성할 수 있다. 레이드 패리티 데이터들은 불휘발성 메모리 장치(220)를 구성하는 복수의 불휘발성 메모리들(221~22n) 중 적어도 일부에 분산되어 저장될 수 있다. 그러므로, 호스트로부터 수신된 커맨드(CMD)에 따라, 불휘발성 메모리 장치(220)에 저장된 FPGA 이미지가 로딩될 때 레이드 패리티 데이터들 중 일부가 손상되었다 하더라도, 원래의 FPGA 이미지가 복구될 수 있다.

한편, 다른 실시 예에서, 레이드 컨트롤러(219)를 이용하여 FPGA 이미지의 손실에 대비하는 본 시시 예와는 달리, FPGA 이미지가 복사되어 불휘발성 메모리들(221~22n) 중 적어도 일부에 각각 저장될 수도 있다. 또는, FPGA 이미지는 불휘발성 메모리 장치(220)의 잔여 용량 등을 고려하여 압축될 수도 있다. 이 경우, FPGA 이미지를 압축하기 위한 별도의 회로, 및/또는 압출 알고리즘을 수행하는 펌웨어나 소프트웨어가 컨트롤러(210)에 구비될 수 있다.

도 12는 도 2에 도시된 불휘발성 메모리 장치(120)의 구성을 예시적으로 보여주는 블록도이다. 도 12를 참조하면, 불휘발성 메모리 장치(120)는 메모리 셀 어레이(121), 어드레스 디코더(122), 페이지 버퍼(123), 입출력 회로(124), 그리고 제어 로직 (125)을 포함할 수 있다.

메모리 셀 어레이(121)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있다. 복수의 셀 스트링들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 복수의 워드라인들(WL)과 연결될 수 있다. 복수의 메모리 셀들 각각은 1-비트를 저장하는 단일 레벨 셀(Single Level Cell; SLC) 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC)을 포함할 수 있다.

어드레스 디코더(122)는 복수의 워드라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(121)와 연결된다. 어드레스 디코더(122)는 외부로부터 논리 어드레스를 수신하고, 수신된 논리 어드레스를 디코딩 하여, 복수의 워드라인들(WL)을 구동할 수 있다. 예를 들어, 어드레스(ADDR)는 논리 어드레스가 변환된, 불휘발성 메모리 장치(120)의 물리 어드레스를 나타낼 수 있다. 상술된 어드레스 변환 동작은 본 발명의 컨트롤러(예를 들어, 도 1의 110) 또는 컨트롤러(110)에 의해 구동되는 플래시 변환 계층(FTL)에 의해 수행될 수 있다.

페이지 버퍼(123)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(121)와 연결된다. 페이지 버퍼(123)는 제어 로직(125)의 제어에 따라 입출력 회로(124)로부터 수신된 데이터(DATA)가 메모리 셀 어레이(121)에 저장되도록 비트 라인들(BL)을 제어할 수 있다. 페이지 버퍼(123)는 제어 로직(125)의 제어에 따라 메모리 셀 어레이(121)에 저장된 데이터를 읽고, 읽은 데이터를 입출력 회로(124)로 전달할 수 있다. 예시적으로, 페이지 버퍼(123)는 입출력 회로(124)로부터 페이지 단위로 데이터를 수신하거나 또는 메모리 셀 어레이(121)로부터 페이지 단위로 데이터를 읽을 수 있다.

입출력 회로(124)는 외부 장치로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 페이지 버퍼(123)로 전달할 수 있다.

제어 로직(125)은 외부로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(122), 페이지 버퍼(123), 및 입출력 회로(124)를 제어할 수 있다. 예를 들어, 제어 로직(125)은 신호들(CMD, CTRL)에 응답하여 데이터(DATA)가 메모리 셀 어레이(121)에 저장되도록 다른 구성 요소들을 제어할 수 있다. 또는 제어 로직(125)은 신호들(CMD, CTRL)에 응답하여 메모리 셀 어레이(121)에 저장된 데이터(DATA)가 외부 장치로 전송되도록 다른 구성 요소들을 제어할 수 있다. 제어 신호(CTRL)는 컨트롤러(110)가 불휘발성 메모리 장치(120)를 제어하기 위하여 제공하는 신호일 수 있다.

제어 로직(125)은 불휘발성 메모리 장치(120)가 동작하는데 요구되는 다양한 전압들을 생성할 수 있다. 예를 들어, 제어 로직(125)은 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 소거 전압들, 복수의 검증 전압들과 같은 다양한 전압들을 생성할 수 있다. 제어 로직(125)은 생성된 다양한 전압들을 어드레스 디코더(122)로 제공하거나 또는 메모리 셀 어레이(121)의 기판으로 제공할 수 있다.

도 13은 도 12의 메모리 셀 어레이에 포함된 메모리 블록들 중 어느 하나의 예를 보여주는 회로도이다. 예시적으로, 도 12를 함께 참조하여 3차원 구조의 메모리 블록(BLK)이 설명된다.

메모리 블록(BLK)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.

예를 들어, 셀 스트링들(CS11, CS12)은 스트링 선택 라인들(SSL1a, SSL1b)과 연결되어, 제 1 행을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 스트링 선택 라인들(SSL2a, SSL2b)과 연결되어 제 2 행을 형성할 수 있다. 예를 들어, 셀 스트링들(CS11, CS21)은 제 1 비트라인(BL1)과 연결되어 제 1 열을 형성할 수 있다. 셀 스트링들(CS12, CS22)은 제 2 비트라인(BL2)과 연결되어 제 2 열을 형성할 수 있다.

복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택된 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC8), 접지 선택된 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(charge trap flash; CTF) 메모리 셀일 수 있다.

복수의 메모리 셀들(MC1~MC8)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평명과 수직 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택된 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택된 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1~MC8) 및 비트라인(BL) 사이에 제공된다. 접지 선택된 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택된 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공된다.

예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 접지 선택된 트랜지스터들(GSTa, GSTb) 사이에 제 1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 스트링 선택된 트랜지스터들(SSTa, SSTb) 사이에 제 2 더미 메모리 셀(DMC2)이 제공될 수 있다.

셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택된 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택된 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택된 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 연결될 수 있고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 2 접지 선택 라인에 연결될 수 있다.

예시적으로, 도면에 도시되지는 않았으나, 기판(미도시)으로부터 동일한 높이에 제공되는 접지 선택된 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이에 제공되는 접지 선택된 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 접지 선택된 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 연결되고, 제 2 접지 선택 트랜지스터들(GSTb)은 제 2 접지 선택 라인에 연결될 수 있다.

기판(또는 접지 선택된 트랜지스터(GSTa, GSTb)로부터 동일한 높이의 메모리 셀들은 동일한 워드라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제 1 내지 제 8 메모리 셀들(MC8)은 제 1 내지 제 8 워드라인들(WL1~WL8)에 각각 공통으로 연결된다.

동일한 높이의 제 1 스트링 선택된 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.

마찬가지로, 동일한 높이의 제 2 스트링 선택된 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.

비록 도면에 도시되지는 않았으나, 동일한 행의 셀 스트링들의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 및 제 2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 및 제 2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다.

예시적으로, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드라인과 연결된다. 예를 들어, 제 1 더미 메모리 셀들(DMC1)은 제 1 더미 워드라인(DWL1)과 연결되고, 제 2 더미 메모리 셀들(DMC2)은 제 2 더미 워드라인(DWL2)과 연결된다.

메모리 블록(BLK)에서, 읽기 및 쓰기는 행 단위로 수행될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLK)의 하나의 행이 선택될 수 있다.

예를 들어, 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제 1 행의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제 2 행의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결되어 구동된다. 워드라인을 구동함으로써 구동되는 행의 셀 스트링의 메모리 셀들 중 동일한 높이의 메모리 셀들이 선택된다. 선택된 메모리 셀들에서 읽기 및 쓰기 동작이 수행될 수 있다. 선택된 메모리 셀들은 물리 페이지 단위를 형성할 수 있다.

제 1 메모리 블록(BLK)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 제 1 메모리 블록(BLK)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 제 1 메모리 블록(BLK)의 메모리 셀들(MC) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결된 워드 라인은 플로팅 될 수 있다.

예시적으로, 도시된 메모리 블록(BLK)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 제 1 메모리 블록(BLK)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 메모리 블록(BLK)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.

도 14는 본 발명에 따른 불휘발성 메모리 장치가 적용된 SSD (Solid State Drive) 시스템(1000)을 보여주는 블록도이다. 도 14를 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다.

SSD(1200)는 신호 커넥터(1201)를 통해 호스트(1100)와 신호(SIG)를 주고 받고, 전원 커넥터(1202)를 통해 전원(PWR)을 입력 받을 수 있다. SSD(1200)는 SSD 컨트롤러(1210), 복수의 플래시 메모리들(1221~122n), 보조 전원 장치(1230), 및 버퍼 메모리(1240)를 포함할 수 있다.

SSD 컨트롤러(1210)는 호스트(1100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(1221~122n)을 제어할 수 있다. 예를 들어, SSD 컨트롤러(1210)는 도 1 내지 도 11을 참조하여 설명된 실시 예들에 기반하여, 메인 인터페이스 또는 사이드밴드 인터페이스를 통하여 FPGA 이미지를 수신한다.

복수의 플래시 메모리들(1221~122n)은 SSD 컨트롤러(1210)의 제어에 따라 동작할 수 있다. 보조 전원 장치(1230)는 전원 커넥터(1002)를 통해 호스트(1100)와 연결될 수 있다. 보조 전원 장치(1230)는 호스트(1100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(1230)는 호스트(1100)로부터의 전원 공급이 원활하지 않을 경우, SSD(1200)의 전원을 제공할 수 있다.

도 15는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 컴퓨팅 시스템을 보여주는 블록도이다. 예를 들어, 컴퓨팅 시스템(2000)은 데스크톱(desktop), 랩톱(laptop), UMPC (ultra-mobile PC), 넷북(net-book), 태블릿(tablet), 스마트폰과 등과 같이 사이드-밴드 인터페이스를 갖춘 다양한 전자 기기들 중 적어도 하나를 포함할 수 있다.

도 15를 참조하면, 컴퓨팅 시스템(2000)은 CPU(central processing unit)(2100), 칩셋(2200), GPU(graphic processing unit)(2300), 디스플레이(2320), I/O 컨트롤러(2400), I/O 유닛(2420), 네트워크 모듈(2500), 메모리(2600), 온-보드 SSD(2700)를 포함할 수 있다. 온-보드 SSD는 스토리지 장치를 구성하는 컨트롤러(2720) 및 불휘발성 메모리 장치(2720) 등이 보드 위에 직접 실장되는 스토리지 장치를 의미할 수 있다.

CPU(2100), 칩셋(2200), GPU(2300), I/O 컨트롤러(2400), 네트워크 모듈(2500), 메모리(2600), 컨트롤러(2720), 및 불휘발성 메모리 장치(2720) 가 보드(board) 상에 제공될 수 있다. 예를 들어, 보드는 인쇄회로 기판(printed circuit board; PCB), 플렉서블 기판(flexible board), 테이프 기판과 같은 다양한 종류의 기판들 중 적어도 하나를 포함할 수 있다. 보드는 그 내부에 내부 배선들이 형성된 연성 인쇄 회로 기판(flexible printed circuit board), 경성 인쇄 회로 기판(rigid printed circuit board), 또는 이들의 조합으로 형성될 수 있다.

CPU(2100)는 컴퓨팅 시스템(2000)을 동작시키기 위한 운영 체제(operating system; OS) 또는 애플리케이션 프로그램(application program)을 구동할 수 있다.

칩셋(2200)은 CPU(2100)의 제어에 따라 컴퓨팅 시스템(2000)에 포함된 다양한 구성 요소들을 제어할 수 있다. 예를 들어, 칩셋(2200)은 GPU(2300), I/O 컨트롤러(2400), 네트워크 모듈(2500), 메모리(2600), 온-보드 SSD(2700)의 전반적인 동작을 제어할 수 있다.

GPU(2300)는 그래픽 데이터를 처리하여 디스플레이(2320)로 전달할 수 있다. 디스플레이(2320)는 GPU(2300)에 의해 처리된 그래픽 데이터를 표시할 수 있다. 디스플레이(2320)의 패널은 액정 디스플레이 패널(liquid crystal display panel; LCD), 전기 영동 디스플레이 패널(electrophoretic display panel), 일렉트로웨팅 디스플레이 패널(electrowetting display panel), 플라즈마 디스플레이 패널(plasma display panel; PDP), 유기 발광 다이오드(ogarnic light-emitting diodes; OLED) 등의 다양한 패널일 수 있다.

I/O 컨트롤러(2400)는 I/O 유닛(2420)에 의해 컴퓨팅 시스템(2000)으로 입력된 정보를 처리할 수 있다. 예를 들어, I/O 유닛(2420)은 PS2 포트, PCI 슬롯, DIMM 슬롯, USB 포트, RGB 포트, DVI 포트, HDMI 포트 등을 통하여 I/O 컨트롤러(2400)에 연결될 수 있다.

네트워크 모듈(2500)은 컴퓨팅 시스템(2000)과 외부의 시스템 또는 네트워크 사이의 인터페이싱을 제공할 수 있다. 네트워크 모듈(2500)은 전술된 프로토콜을 통하여 외부의 시스템 또는 네트워크로부터 FPGA 이미지를 수신하도록 구성될 수 있다. 예를 들어, 네트워크 모듈(2500)은 Wi-Fi, 블루투스, Wireless-MAN (Metropolitan Area Network), LTE-A (Long Term Evolution Advanced), EDGE (Enhanced Data rates for GSM (Global System for Mobile Communications) Evolution), HSPA+ (Evolved High-Speed Packet Access), 이더넷(Ethernet), 파이버 채널(Fibre Channel), 전력선 통신망(Power Line communication)과 같은 프로토콜에 의해 동작할 수 있다.

메모리(2600)는 컴퓨팅 시스템(2000)의 워킹 메모리로 사용될 수 있다. 부팅 시, 램(2600)에는 온-보드 SSD(2700)로부터 읽혀진 운영 체제(OS), 응용 프로그램 등이 로딩될 수 있다. 메모리(2600)는 외부로부터 수신된 FPGA 이미지, 또는 불휘발성 메모리 장치(2740)로부터 읽혀진 FPGA 이미지를 임시로 저장할 수 있다. 예를 들어, 메모리(2600)는 메모리 모듈로 구성될 수 있다. 이 경우, 메모리 모듈은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다.

온-보드 SSD(2700)는 FPGA(2730)를 포함하는 컨트롤러(2720), 불휘발성 메모리 장치(2720)를 포함할 수 있다. 온-보드 SSD(2700)는 사이드-밴드 채널(SBI)를 통하여 외부 장치 또는 외부 시스템과 연결될 수 있다. 예를 들어, 외부 장치 또는 외부 시스템은 FPGA(2730)를 업데이트하기 위한 FPGA 이미지를 제공할 수 있다.

비록 도면에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 바이오스(basic input/output system; BIOS)가 저장되는 ROM, 카메라 이미지 프로세서(camera image processor; CIS), 그리고 배터리 등을 더 포함할 수 있다.

상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

100: 스토리지 장치
110: 컨트롤러
120: 불휘발성 메모리 장치

Claims

메모리 셀 어레이와 페이지 버퍼를 포함하는 불휘발성 메모리 장치로써, 상기 메모리 셀 어레이는 복수의 메모리 셀 스트링들을 포함하고, 상기 복수의 메모리 셀 스트링들의 각각은 기판에 수직 방향으로 연장하고, 상기 복수의 메모리 셀 스트링들의 각각의 일단은 복수의 비트 라인들 중 하나에 연결되고 상기 복수의 메모리 셀 스트링들의 각각의 타단은 공통 소스 라인에 연결되고, 상기 복수의 메모리 셀 스트링들의 각각은 적어도 하나의 스트링 선택 트랜지스터, 더미 메모리 셀들, 복수의 메모리 셀들, 및 적어도 하나의 접지 선택 트랜지스터를 포함하고, 상기 페이지 버퍼는 상기 메모리 셀 어레이로부터 읽혀진 데이터를 저장하도록 구성되는 것; 그리고
FPGA (Field Programmable Gate Array)를 포함하는 컨트롤러를 포함하되,
상기 컨트롤러는 스토리지 장치 외부의 호스트 장치로부터 벤더-고유의 커맨드(Vendor-Specific Command)를 수신하고,
상기 컨트롤러는 상기 벤더-고유의 커맨드에 응답하여,
메인 인터페이스 또는 사이드밴드 인터페이스를 통하여 FPGA 이미지를 다운로드하고,
상기 다운로드된 FPGA 이미지를 압축하고,
상기 압축된 FPGA 이미지를 상기 불휘발성 메모리 장치에 저장하고,
상기 불휘발성 메모리 장치로부터 로딩된 상기 압축된 FPGA 이미지의 압축을 해제하고,
상기 압축 해제된 FPGA 이미지를 실행하여 상기 FPGA 이미지를 실행하되,
상기 FPGA 이미지와 상기 벤더-고유의 커맨드는 동일한 소스로부터 수신되고,
상기 벤더-고유의 커맨드는 상기 압축된 FPGA 이미지가 상기 불휘발성 메모리 장치에 저장될 주소를 포함하는 스토리지 장치.
제 1 항에 있어서,
상기 컨트롤러는:
상기 메인 인터페이스를 통하여 상기 호스트 장치와 통신하도록 구성되는 메인 인터페이스 회로; 그리고
상기 사이드밴드 인터페이스를 통하여 상기 호스트 장치와 통신을 수행하도록 구성되는 사이드밴드 인터페이스 회로를 더 포함하는 스토리지 장치.
제 2 항에 있어서,
상기 컨트롤러는 상기 불휘발성 메모리 장치에 저장된 상기 FPGA 이미지를 로딩하기 위한 이미지 로더를 더 포함하는 스토리지 장치.
제 3 항에 있어서,
상기 로딩된 상기 FPGA 이미지를 임시로 저장하도록 구성되는 버퍼 메모리를 더 포함하는 스토리지 장치.
제 1 항에 있어서,
상기 컨트롤러는 레이드(Redundant Array of Inexpensive Disk) 컨트롤러를 더 포함하되,
상기 레이드 컨트롤러는 상기 FPGA 이미지에 기반하여 레이드 패리티 데이터(RAID Parity Data)들을 생성하도록 구성되고,
상기 레이드 패리티 데이터들은 상기 불휘발성 메모리 장치에 분산되어 저장되는 스토리지 장치.
제 1 항에 있어서,
상기 메인 인터페이스는 PCIe (Peripheral Component Interconnect Express), USB, SCSI (Small Computer System Interface), M-PCIe (Mobile PCIe), ATA (Advanced Technology Attachment), PATA (Parallel ATA), SATA (Serial ATA), SAS (Serial Attached SCSI), IDE (Integrated Drive Electronics), EIDE (Enhanced IDE), NVMe (Nonvolatile Memory Express), UFS (Universal Flash Storage) 중 적어도 하나에 기반하는 스토리지 장치.
제 1 항에 있어서,
상기 사이드밴드 인터페이스는 UART (Universal Asynchronous Receiver and Transmitter), I2C (Inter-Integrated Circuit), 및/또는 SPI (Serial Programming Interface) 중 적어도 하나에 기반하는 스토리지 장치.
제 1 항에 있어서,
상기 불휘발성 메모리 장치는:
기판에 수직으로 형성되며 복수의 워드 라인들과 복수의 비트 라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 그리고
상기 메모리 셀 어레이로부터 읽혀진 데이터를 저장하는 페이지 버퍼를 포함하되,
상기 복수의 메모리 셀들 중, 각각이 직렬로 연결된 메모리 셀들을 포함하는 복수의 셀 스트링들은, 하나의 비트 라인에 공통으로 연결되는 스토리지 장치.
제 1 항에 있어서,
상기 컨트롤러는, 상기 벤더-고유의 커맨드에 응답하여, 파워 온 리셋 없이 상기 FPGA 이미지를 실행하도록 구성되는 스토리지 장치.
제 1 항에 있어서,
상기 복수의 메모리 셀 스트링들 중 제 1 메모리 셀 스트링의 일단 및 제 2 메모리 셀 스트링의 일단은 상기 복수의 비트 라인들 중 제 1 비트 라인에 연결되고,
상기 복수의 메모리 셀 스트링들 중 제 3 메모리 셀 스트링의 일단 및 제 4 메모리 셀 스트링의 일단은 상기 복수의 비트 라인들 중 제 2 비트 라인에 연결되는 스토리지 장치.
제 10 항에 있어서,
상기 제 1 메모리 셀 스트링 내지 상기 제 4 메모리 셀 스트링의 각각은 직렬로 연결된 스트링 선택 트랜지스터들을 포함하고,
상기 제 1 메모리 셀 스트링 및 상기 제 3 메모리 셀 스트링의 각각의 상기 직렬로 연결된 스트링 선택 트랜지스터들 중 하나는 제 1 스트링 선택 라인에 연결되고,
상기 제 1 메모리 셀 스트링 및 상기 제 3 메모리 셀 스트링의 각각의 상기 직렬로 연결된 스트링 선택 트랜지스터들 중 다른 하나는 제 2 스트링 선택 라인에 연결되고,
상기 제 2 메모리 셀 스트링 및 상기 제 4 메모리 셀 스트링의 각각의 상기 직렬로 연결된 스트링 선택 트랜지스터들 중 하나는 제 3 스트링 선택 라인에 연결되고,
상기 제 2 메모리 셀 스트링 및 상기 제 4 메모리 셀 스트링의 각각의 상기 직렬로 연결된 스트링 선택 트랜지스터들 중 다른 하나는 제 4 스트링 선택 라인에 연결되는 스토리지 장치.
제 11 항에 있어서,
상기 제 1 메모리 셀 스트링의 상기 직렬로 연결된 스트링 선택 트랜지스터들은 상기 제 1 비트 라인과 상기 제 1 메모리 셀 스트링의 상기 복수의 메모리 셀들 사이에 배치되고,
상기 제 2 메모리 셀 스트링의 상기 직렬로 연결된 스트링 선택 트랜지스터들은 상기 제 1 비트 라인과 상기 제 2 메모리 셀 스트링의 상기 복수의 메모리 셀들 사이에 배치되고,
상기 제 3 메모리 셀 스트링의 상기 직렬로 연결된 스트링 선택 트랜지스터들은 상기 제 2 비트 라인과 상기 제 3 메모리 셀 스트링의 상기 복수의 메모리 셀들 사이에 배치되고,
상기 제 4 메모리 셀 스트링의 상기 직렬로 연결된 스트링 선택 트랜지스터들은 상기 제 2 비트 라인과 상기 제 4 메모리 셀 스트링의 상기 복수의 메모리 셀들 사이에 배치되는 스토리지 장치.
제 11 항에 있어서,
상기 제 1 메모리 셀 스트링 내지 상기 제 4 메모리 셀 스트링의 각각은 직렬로 연결된 접지 선택 트랜지스터들을 포함하고,
상기 제 1 메모리 셀 스트링의 상기 직렬로 연결된 접지 선택 트랜지스터들은 상기 공통 소스 라인과 상기 제 1 메모리 셀 스트링의 상기 복수의 메모리 셀들 사이에 배치되고,
상기 제 2 메모리 셀 스트링의 상기 직렬로 연결된 접지 선택 트랜지스터들은 상기 공통 소스 라인과 상기 제 2 메모리 셀 스트링의 상기 복수의 메모리 셀들 사이에 배치되고,
상기 제 3 메모리 셀 스트링의 상기 직렬로 연결된 접지 선택 트랜지스터들은 상기 공통 소스 라인과 상기 제 3 메모리 셀 스트링의 상기 복수의 메모리 셀들 사이에 배치되고,
상기 제 4 메모리 셀 스트링의 상기 직렬로 연결된 접지 선택 트랜지스터들은 상기 공통 소스 라인과 상기 제 4 메모리 셀 스트링의 상기 복수의 메모리 셀들 사이에 배치되는 스토리지 장치.
제 13 항에 있어서,
상기 제 1 메모리 셀 스트링 내지 상기 제 4 메모리 셀 스트링의 각각의 상기 더미 메모리 셀들 중 하나는 대응하는 직렬로 연결된 스트링 선택 트랜지스터들과 대응하는 복수의 메모리 셀들 사이에 배치되고,
상기 제 1 메모리 셀 스트링 내지 상기 제 4 메모리 셀 스트링의 각각의 상기 더미 메모리 셀들 중 다른 하나는 대응하는 직렬로 연결된 접지 선택 트랜지스터들과 대응하는 복수의 메모리 셀들 사이에 배치되는 스토리지 장치.
제 12 항에 있어서,
상기 제 1 메모리 셀 스트링 및 상기 제 3 메모리 셀 스트링의 각각의 상기 직렬로 연결된 스트링 선택 트랜지스터들에 턴-온 전압이 인가되고, 상기 제 2 메모리 셀 스트링 및 상기 제 4 메모리 셀 스트링의 각각의 상기 직렬로 연결된 스트링 선택 트랜지스터들에 턴-오프 전압이 인가될 때, 상기 제 1 메모리 셀 스트링 및 상기 제 3 메모리 셀 스트링은 상기 제 1 비트 라인 및 상기 제 2 비트 라인에 각각 전기적으로 연결되고,
상기 제 2 메모리 셀 스트링 및 상기 제 4 메모리 셀 스트링의 각각의 상기 직렬로 연결된 스트링 선택 트랜지스터들에 턴-온 전압이 인가되고, 상기 제 1 메모리 셀 스트링 및 상기 제 3 메모리 셀 스트링의 각각의 상기 직렬로 연결된 스트링 선택 트랜지스터들에 턴-오프 전압이 인가될 때, 상기 제 2 메모리 셀 스트링 및 상기 제 4 메모리 셀 스트링은 상기 제 1 비트 라인 및 상기 제 2 비트 라인에 각각 전기적으로 연결되는 스토리지 장치.
제 1 항에 있어서,
상기 복수의 셀 스트링들 중 제 1 메모리 셀 스트링 내지 제 4 메모리 셀 스트링에 포함된 상기 메모리 셀들의 각각은 전하 트랩형 플래시 메모리 셀인 스토리지 장치.
메모리 셀 어레이와 페이지 버퍼를 포함하는 불휘발성 메모리 장치로써, 상기 메모리 셀 어레이는 복수의 메모리 셀 스트링들을 포함하고, 상기 복수의 메모리 셀 스트링들의 각각은 기판에 수직 방향으로 연장하고, 상기 복수의 메모리 셀 스트링들의 각각의 일단은 복수의 비트 라인들 중 하나에 연결되고 상기 복수의 메모리 셀 스트링들의 각각의 타단은 공통 소스 라인에 연결되고, 상기 복수의 메모리 셀 스트링들의 각각은 적어도 하나의 스트링 선택 트랜지스터, 더미 메모리 셀들, 복수의 메모리 셀들, 및 적어도 하나의 접지 선택 트랜지스터를 포함하고, 상기 페이지 버퍼는 상기 메모리 셀 어레이로부터 읽혀진 데이터를 저장하도록 구성되는 것; 그리고
기능들을 실행하도록 구성되는 처리 회로를 포함하는 ASIC (Application Specific Integrated Circuit) 및 상기 ASIC의 상기 기능들 중 적어도 일부를 수행하도록 구성된 FPGA (Field Programmable Gate Array)를 포함하는 컨트롤러를 포함하되,
상기 컨트롤러는 스토리지 장치 외부의 호스트 장치로부터 벤더-고유의 커맨드(Vendor-Specific Command)를 수신하고,
상기 컨트롤러는 상기 벤더-고유의 커맨드에 응답하여,
메인 인터페이스 또는 사이드밴드 인터페이스를 통하여 FPGA 이미지를 다운로드하고,
상기 다운로드된 FPGA 이미지를 압축하고,
상기 압축된 FPGA 이미지를 상기 불휘발성 메모리 장치에 저장하고,
상기 불휘발성 메모리 장치로부터 로딩된 상기 압축된 FPGA 이미지의 압축을 해제하고,
상기 압축 해제된 FPGA 이미지를 실행하여 상기 FPGA 이미지를 실행하되,
상기 FPGA 이미지와 상기 벤더-고유의 커맨드는 동일한 소스로부터 수신되고,
상기 벤더-고유의 커맨드는 상기 압축된 FPGA 이미지가 상기 불휘발성 메모리 장치에 저장될 주소를 포함하는 스토리지 장치.
제 17 항에 있어서,
상기 컨트롤러는:
상기 메인 인터페이스를 통하여 상기 호스트 장치와 통신하도록 구성되는 메인 인터페이스 회로; 그리고
상기 사이드밴드 인터페이스를 통하여 상기 호스트 장치와 통신을 수행하도록 구성되는 사이드밴드 인터페이스 회로를 더 포함하는 스토리지 장치.
제 17 항에 있어서,
상기 사이드밴드 인터페이스는 UART (Universal Asynchronous Receiver and Transmitter), I2C (Inter-Integrated Circuit), 및/또는 SPI (Serial Programming Interface) 중 적어도 하나에 기반하는 스토리지 장치.
제 17 항에 있어서,
상기 FPGA 이미지를 실행하는 단계는 파워 온 리셋 없이 실행되는 스토리지 장치.
불휘발성 메모리 장치, 및 상기 불휘발성 메모리 장치를 제어하고 FPGA (Field Programmable Gate Array)를 포함하는 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서, 상기 불휘발성 메모리 장치는 메모리 셀 어레이 및 페이지 버퍼를 포함하고, 상기 메모리 셀 어레이는 복수의 메모리 셀들 스트링들을 포함하고, 상기 복수의 메모리 셀 스트링들의 각각은 기판에 수직 방향으로 연장하고, 상기 복수의 메모리 셀 스트링들의 각각의 일단은 복수의 비트 라인들 중 하나에 연결되고 상기 복수의 메모리 셀 스트링들의 각각의 타단은 공통 소스 라인에 연결되고, 상기 복수의 메모리 셀 스트링들의 각각은 적어도 하나의 스트링 선택 트랜지스터, 더미 메모리 셀들, 복수의 메모리 셀들, 및 적어도 하나의 접지 선택 트랜지스터를 포함하고, 상기 페이지 버퍼는 상기 메모리 셀 어레이로부터 읽혀진 데이터를 저장하도록 구성되고, 상기 방법은:
상기 스토리지 장치 외부의 호스트 장치로부터 벤더-고유의 커맨드(Vendor-Specific Command)를 수신하는 단계;
상기 벤더-고유의 커맨드에 응답하여,
메인 인터페이스 또는 사이드밴드 인터페이스를 통하여 상기 호스트 장치로부터 FPGA 이미지를 다운로드하는 단계;
상기 다운로드된 FPGA를 압축하는 단계;
상기 압축된 FPGA 이미지를 상기 불휘발성 메모리 장치의 상기 호스트 장치로부터 수신된 주소에 저장하는 단계;
상기 불휘발성 메모리 장치에 저장된 상기 압축된 FPGA 이미지를 로딩하는 단계;
상기 불휘발성 메모리 장치로부터 로딩된 상기 압축된 FPGA 이미지의 압축을 해제하는 단계; 그리고
상기 압축 해제된 FPGA 이미지를 실행하는 단계를 포함하되,
상기 벤더-고유의 커맨드는 상기 압축된 FPGA 이미지가 상기 불휘발성 메모리 장치에 저장될 주소를 포함하는 스토리지 장치의 동작 방법.
제 21 항에 있어서,
상기 컨트롤러는 상기 FPGA 이미지를 로딩하도록 구성된 이미지 로더를 더 포함하고,
상기 로딩하는 단계는, 상기 이미지 로더에 의해 상기 불휘발성 메모리 장치에 저장된 상기 FPGA 이미지를 로딩하는 것을 포함하는 스토리지 장치의 동작 방법.
제 21 항에 있어서,
상기 메인 인터페이스는 PCIe (Peripheral Component Interconnect Express), USB, SCSI (Small Computer System Interface), M-PCIe (Mobile PCIe), ATA (Advanced Technology Attachment), PATA (Parallel ATA), SATA (Serial ATA), SAS (Serial Attached SCSI), IDE (Integrated Drive Electronics), EIDE (Enhanced IDE), NVMe (Nonvolatile Memory Express), UFS (Universal Flash Storage) 중 적어도 하나에 기반하고,
상기 사이드밴드 인터페이스는 UART (Universal Asynchronous Receiver and Transmitter), I2C (Inter-Integrated Circuit), 및/또는 SPI (Serial Programming Interface) 중 적어도 하나에 기반하는 스토리지 장치의 동작 방법.
제 21 항에 있어서,
상기 불휘발성 메모리 장치로부터 로딩된 상기 FPGA 이미지를 실행하는 단계는 파워 온 리셋 없이 실행되는 방법.