[go: up one dir, main page]

KR102684682B1 - 패널 내장형 게이트 드라이버를 포함한 표시장치 - Google Patents

패널 내장형 게이트 드라이버를 포함한 표시장치 Download PDF

Info

Publication number
KR102684682B1
KR102684682B1 KR1020180128099A KR20180128099A KR102684682B1 KR 102684682 B1 KR102684682 B1 KR 102684682B1 KR 1020180128099 A KR1020180128099 A KR 1020180128099A KR 20180128099 A KR20180128099 A KR 20180128099A KR 102684682 B1 KR102684682 B1 KR 102684682B1
Authority
KR
South Korea
Prior art keywords
layer
gate
pixel circuit
panel
display device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020180128099A
Other languages
English (en)
Other versions
KR20190079487A (ko
Inventor
김동율
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Publication of KR20190079487A publication Critical patent/KR20190079487A/ko
Application granted granted Critical
Publication of KR102684682B1 publication Critical patent/KR102684682B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2230/00—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0262—The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 명세서의 일 실시예에 따른 패널 내장형 게이트 드라이버를 포함한 표시장치가 개시된다. 이 표시장치는 픽셀 발광부들, 및 상기 픽셀 발광부들과 상부 게이트라인들에 연결된 상부 픽셀 회로부들이 위치하는 제1 레이어; 및 상기 상부 게이트라인들의 구동에 필요한 게이트신호를 생성하는 패널 내장형 게이트 드라이버가 위치하는 제2 레이어를 포함하고, 상기 제1 레이어와 상기 제2 레이어는 제1 방향으로 서로 이웃하고, 상기 패널 내장형 게이트 드라이버는 상기 픽셀 발광부들의 적어도 일부와 상기 제1 방향을 따라 중첩된다.

Description

패널 내장형 게이트 드라이버를 포함한 표시장치{DISPLAY DEVICE INCLUDING PANEL BUILT-IN GATE DRIVER}
본 명세서는 패널 내장형 게이트 드라이버를 포함한 표시장치에 관한 것이다.
다양한 표시장치가 개발 및 사용되고 있다. 그 중에서, 액티브 매트릭스 타입(active matrix type)의 유기발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
유기 발광 표시장치는 OLED를 각각 포함한 픽셀들을 매트릭스 형태로 배열하고 영상 데이터의 계조에 따라 픽셀들의 휘도를 조절한다. 픽셀들 각각은 게이트-소스 간 전압에 따라 OLED에 흐르는 구동전류를 제어하는 구동 TFT(Thin Film Transistor)와, 게이트 신호에 따라 구동 TFT의 게이트-소트 간 전압을 프로그래밍하는 스위치 회로를 포함하며, 구동전류에 비례하는 OLED의 발광량으로 표시 계조(휘도)를 조절한다.
유기 발광 표시장치는 게이트 신호를 생성하는 게이트 드라이버를 포함한다. 게이트 드라이버는 게이트 신호를 게이트라인들에 순차적으로 공급한다. 게이트 신호는 게이트라인들을 통해 각 픽셀의 스위치 회로에 공급되어, 스위치 회로의 스위칭 동작을 제어한다. 이러한 게이트 드라이버는 공정 수순, 및 제조 단가를 줄이기 위해 GIP(Gate driver In Panel) 방식으로 표시패널의 기판 상에 직접 형성되는 소위 "패널 내장형"으로 구현되고 있다. 패널 내장형 게이트 드라이버는 표시패널에서 화상이 표시되지 않는 비 표시영역(베젤 영역)에 형성된다.
최근, 표시장치에서는 네로우 베젤(Narrow bezel)과 고해상도 구현에 대한 연구가 활발히 진행되고 있다.
네로우 베젤 기술은 화상이 출력되지 않는 표시패널의 좌우 테두리 부분을 최소화시키는 대신, 화상이 출력되는 부분을 증대시킴으로써, 사용자에게 보다 넓고 큰 화면을 제공하는 기술이다. 네로우 베젤 기술을 구현하기 위해서는 표시장치에서 베젤 영역의 폭을 최대한 줄여야 하는데, 패널 내장형 게이트 드라이버를 적용하는 경우 베젤 영역을 줄이기 어렵다.
고해상도 구현에 있어 PPI(Pixel Per Inch)를 증가시키기 위해서는 TFT 소자의 사이즈 및 신호 라인의 선폭 등을 줄여야 한다. 그런데, 현재의 공정 마진 등을 고려할 때 TFT 사이즈를 작게 설계하는 데 한계가 있고, RC 딜레이 등을 고려할 때 신호 라인의 선폭을 더 줄이기도 어렵기 때문에, 초 고해상도를 구현하기 쉽지 않다.
따라서, 본 명세서는 종래 문제점을 해결하기 위해 안출된 것으로, 베젤 영역을 최소화할 수 있는 패널 내장형 게이트 드라이버를 포함한 표시장치를 제공한다.
또한, 본 명세서는 TFT 소자 사이즈를 줄이지 않고 PPI를 증가시켜 고해상도를 구현할 수 있도록 한 패널 내장형 게이트 드라이버를 포함한 표시장치를 제공한다.
본 명세서의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 패널 내장형 게이트 드라이버를 포함한 표시장치가 개시된다. 이 표시장치는 픽셀 발광부들, 및 상기 픽셀 발광부들과 상부 게이트라인들에 연결된 상부 픽셀 회로부들이 위치하는 제1 레이어; 및 상기 상부 게이트라인들의 구동에 필요한 게이트신호를 생성하는 패널 내장형 게이트 드라이버가 위치하는 제2 레이어를 포함하고, 상기 제1 레이어와 상기 제2 레이어는 제1 방향으로 서로 이웃하고, 상기 패널 내장형 게이트 드라이버는 상기 픽셀 발광부들의 적어도 일부와 상기 제1 방향을 따라 중첩된다.
본 명세서에 따르면, 멀티 레이어 적층 구조를 통해 게이트 드라이버가 액티브 영역과 중첩되게 표시패널에 내장되기 때문에 베젤 영역을 최소화하여 네로우 베젤을 구현할 수 있다.
또한, 본 명에서에 따르면, 멀티 레이어 적층 구조를 통해 상부 픽셀 회로부들과 하부 픽셀 회로부들이 중첩되게 형성되기 때문에 TFT 소자 사이즈를 줄이지 않고 PPI를 증가시켜 고해상도를 구현할 수 있다.
본 명세서의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 일 실시예에 따른 표시장치를 보여준다.
도 2는 도 1의 표시패널에 형성된 픽셀 어레이를 보여준다.
도 3은 도 2의 픽셀 어레이에 포함된 일 픽셀 회로를 개략적으로 보여준다.
도 4는 도 3의 픽셀 회로에 인가되는 게이트 신호를 보여준다.
도 5는 도 1의 패널 내장형 게이트 드라이버에 포함된 제1 및 제2 스캔 드라이버와 에미션 드라이버를 보여준다.
도 6, 도 7a, 및 도 7b는 본 명세서의 일 실시예에 따른 패널 내장형 게이트 드라이버와 픽셀 회로부들의 배치 예를 보여준다.
도 8, 도 9a, 및 도 9b는 본 명세서의 다른 실시예에 따른 패널 내장형 게이트 드라이버와 픽셀 회로부들의 배치 예를 보여준다.
도 10, 도 11a, 및 도 11b는 본 명세서의 또 다른 실시예에 따른 패널 내장형 게이트 드라이버와 픽셀 회로부들의 배치 예를 보여준다.
도 12는 본 명세서의 실시예에 따른 제1 레이어의 상부 픽셀 회로부와 제2 레이어의 하부 픽셀 회로부의 일 적층 예를 보여준다.
도 13은 본 명세서의 실시예에 따른 제1 레이어의 상부 픽셀 회로부와 제2 레이어의 하부 픽셀 회로부의 다른 적층 예를 보여준다.
도 14는 제1 레이어의 게이트라인들과 제2 레이어의 패널 내장형 게이트 드라이버를 연결하기 위한 제1 및 제2 연결 포인트들을 보여준다.
도 15는 도 14의 제1 및 제2 연결 포인트들이 복수의 연결홀들로 구현되는 예를 보여준다.
도 16a는 제1 및 제2 연결 포인트들 간의 얼라인 상태를 보여준다.
도 16b는 제1 및 제2 연결 포인트들 간의 미스 얼라인 상태를 보여준다.
도 17은 본 명세서의 비교 예로서 엣지 벤딩 구조에서 패널 내장형 게이트 드라이버의 위치를 보여준다.
도 18은 엣지 벤딩 구조에서 기판과 라우팅 배선에 가해지는 스트레스를 보여준다.
도 19는 본 명세서의 실시예에 따른 제1 레이어와 제2 레이어 간의 합착 예를 보여준다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 기술함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다.
본 명세서에서 표시패널의 기판 상에 형성되는 픽셀 회로와 게이트 드라이버는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현될 수 있으나 이에 한정되지 않는다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명한다. 이하의 실시예에서, 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 하지만, 본 명세서의 기술적 사상은 유기발광 표시장치에 국한되지 않고, 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있다. 아울러, 본 명세서의 기술적 사상은 패널 내장형 게이트 드라이버를 포함한 다양한 표시장치에 적용될 수 있음에 주의하여야 한다.
도 1은 본 명세서의 일 실시예에 따른 표시장치를 보여준다. 도 2는 도 1의 표시패널에 형성된 픽셀 어레이를 보여준다. 도 3은 도 2의 픽셀 어레이에 포함된 일 픽셀 회로를 개략적으로 보여준다. 도 4는 도 3의 픽셀 회로에 인가되는 게이트 신호를 보여준다. 그리고, 도 5는 도 1의 패널 내장형 게이트 드라이버에 포함된 제1 및 제2 스캔 드라이버와 에미션 드라이버를 보여준다.
도 1을 참조하면, 본 명세서의 일 실시예에 따른 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 드라이버(120), 게이트 드라이버(130), 및 레벨 쉬프터(150) 등을 구비한다.
표시패널(100)에는 다수의 데이터라인들(14)과 다수의 게이트라인들(15a,15b,15c)이 교차되고, 이 교차영역마다 픽셀들(PXL)이 매트릭스 형태로 배치되어 픽셀 어레이(Pixel array)를 구성할 수 있다.
표시패널(100)의 픽셀 어레이에는 도 2와 같이 다수의 수평 픽셀 라인들(L1~L4)이 구비되며, 각 수평 픽셀 라인(L1~L4) 상에는 수평으로 이웃하며 게이트라인들(15a,15b,15c)에 공통으로 연결된 다수의 픽셀들(PXL)이 배치된다. 여기서, 수평 픽셀 라인들(L1~L4) 각각은 물리적인 신호 라인이 아니라, 수평으로 이웃한 픽셀들(PXL)에 의해 구현되는 1라인 분량의 픽셀 집합을 의미한다. 픽셀 어레이에는 고전위 전원 전압(EVDD)을 픽셀들(PXL)에 공급하는 제1 전원라인(17), 기준 전압(Vref)을 픽셀들(PXL)에 공급하는 제2 전원라인(16)이 포함될 수 있다. 또한, 픽셀들(PXL)은 저전위 전원 전압(EVSS)에 연결될 수 있다.
도 2와 같이, 게이트 라인들 각각은 제1 스캔 신호(SCAN1)가 공급되는 제1 게이트 라인(15a), 제2 스캔 신호(SCAN2)가 공급되는 제2 게이트 라인(15b), 및 에미션 신호(EM)가 공급되는 제3 게이트 라인(15c)을 포함할 수 있다. 픽셀(PXL) 구조에 따라 에미션 신호(EM)가 공급되는 제3 게이트 라인(15c)은 생략될 수 있다.
픽셀들(PXL) 각각은 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀 중 어느 하나일 수 있다. 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀은 하나의 단위 픽셀을 구성하여 다양한 컬러를 구현할 수 있다. 단위 픽셀에서 구현되는 컬러는 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀의 발광 비율에 따라 결정될 수 있다. 한편, 백색 픽셀은 생략될 수 있으며, 이 경우 단위 픽셀은 적색 픽셀, 녹색 픽셀, 및 청색 픽셀로 구성될 수 있다. 픽셀들(PXL) 각각에는 데이터 라인(14), 제1 게이트 라인(15a), 제2 게이트 라인(15b), 제3 게이트 라인(15c), 제1 전원라인(17), 제2 전원라인(16) 등이 연결될 수 있다.
도 3과 같이, 픽셀들(PXL) 각각은 발광 소자로 구현되는 픽셀 발광부(EL)와, 픽셀 발광부(EL)를 구동시키기 위한 픽셀 회로부(TFTR)를 포함한다. 픽셀 회로부(TFTR)는 게이트 신호들(SCAN1,SCAN2,EM)과 데이터신호(Vdata)에 따라 구동 TFT의 게이트-소스 간 전압을 프로그래밍하기 위한 복수의 스위치 TFT들 및 커패시터들과, 게이트-소스 간 전압에 따라 픽셀 발광부(EL)에 흐르는 구동 전류를 제어하는 구동 TFT를 포함할 수 있으며, 경우에 따라서 픽셀 발광부(EL)의 발광 타이밍을 결정하는 에미션 TFT를 더 포함할 수도 있다. TFT 소자 사이즈를 줄이지 않고 PPI가 증가될 수 있도록, 픽셀 발광부(EL)들에 연결되는 픽셀 회로부(TFTR)들은 제1 방향(또는 수직 방향)을 따라 중첩될 수 있다.
픽셀들(PXL) 각각에 포함된 TFT들은 PMOS형 LTPS TFT로 구현될 수 있고, 이를 통해 원하는 응답 특성을 확보할 수 있다. 다만, 본 명세서의 기술적 사상은 이에 한정되지 않는다. 예를 들어, TFT들 중에서 적어도 하나 이상의 TFT는 오프 커런트 특성(Off Current Characteristic)이 좋은 NMOS형 옥사이드 TFT로 구현되고, 나머지 TFT들은 응답 특성이 좋은 PMOS형 LTPS TFT로 구현될 수도 있다.
픽셀들(PXL) 각각은 일 예로 도 4와 같은 게이트 신호에 따라 구동될 수 있다. 이 경우, 픽셀들(PXL) 각각은 제1 및 제2 스캔 신호(SCAN1,SCAN2) 및 에미션 신호(EM)에 따라, 초기화 동작, 샘플링 동작, 홀딩 동작 및 발광 동작을 수행할 수 있다. 초기화 기간(A)에서, 제1 스캔 신호(SCAN1)는 게이트 오프 전압(VGH)으로 출력되고, 제2 스캔 신호(SCAN2)는 게이트 온 전압(VGL)으로 출력되며, 에미션 신호(EM)는 게이트 온 전압(VEL)으로 출력된다. 샘플링 기간(B)에서, 제1 및 제2 스캔 신호(SCAN1,SCAN2)는 게이트 온 전압(VGL)으로 출력되고, 에미션 신호(EM)는 게이트 오프 전압(VEH)으로 출력된다. 홀딩 기간(C)에서, 제1 및 제2 스캔 신호(SCAN1,SCAN2)와 에미션 신호(EM)는 게이트 오프 전압(VGH,VEH)으로 출력된다. 그리고, 발광 기간(D)에서, 제1 및 제2 스캔 신호(SCAN1,SCAN2)는 게이트 오프 전압(VGH)으로 출력되고, 에미션 신호(EM)는 게이트 온 전압(VEL)으로 출력된다.
초기화 기간(A) 동안 동작의 안전성을 위해, 픽셀 회로부(TFTR)는 게이트 온 전압(VGL)의 제2 스캔 신호(SCAN2)에 응답하여 특정 노드들을 기준 전압(Vref)으로 초기화 할 수 있다. 샘플링 기간(B) 동안, 픽셀 회로부(TFTR)는 게이트 온 전압(VGL)의 제1 스캔 신호(SCAN1)에 응답하여 구동 TFT의 게이트-소스 간 전압을 데이터전압(Vdata)을 기반으로 프로그래밍할 수 있다. 샘플링 기간(B) 동안, 픽셀 회로부(TFTR)는 게이트 온 전압(VGL)의 제2 스캔 신호(SCAN2)에 응답하여 구동 TFT의 문턱전압을 샘플링하고 그 문턱전압을 구동 TFT의 게이트-소스 간 전압에 반영함으로써 구동 TFT의 문턱 전압 변화를 보상할 수 있다. 홀딩 기간(C) 동안, 샘플링 기간(B)에서 설정된 구동 TFT의 게이트-소스 간 전압이 유지된다. 발광 기간(D) 동안, 구동 TFT의 소스-드레인 사이에는 게이트-소스 간 전압에 대응되는 구동 전류가 흐르며, 이 구동 전류에 의해 픽셀 발광부(EL)가 발광하게 된다. 이때, 에미션 TFT는 게이트 온 전압(VEL)의 에미션 신호(EM)에 따라 턴 온 될 수 있다.
도 4에서, 게이트 온 전압(Gate On Voltage)은 TFT가 턴-온(turn-on)될 수 있는 게이트 신호의 전압이다. 게이트 오프 전압(Gate Off Voltage)은 TFT가 턴-오프(turn-off)될 수 있는 게이트 신호의 전압이다. 일 예로, PMOS에서 게이트 온 전압은 게이트 로우 전압(VGL,VEL)이고, 게이트 오프 전압은 게이트 로우 전압(VGL)보다 높은 게이트 하이 전압(VGH,VEH)이다. 여기서, VGL과 VEL은 서로 같을 수도 있고 서로 다를 수도 있다. 그리고, VGH와 VEH는 서로 같을 수도 있고 서로 다를 수도 있다.
도 1을 참조하면, 데이터 드라이버(120)는 타이밍 콘트롤러(110)로부터 영상 데이터(DATA)와 소스 타이밍 제어신호(DDC)를 입력 받는다. 데이터 드라이버(120)는 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호(DDC)에 응답하여 영상 데이터(DATA)를 감마보상전압으로 변환하여 데이터전압(Vdata)을 생성하고, 그 데이터전압(Vdata)을 제1 스캔 신호(SCAN1)에 동기하여 표시패널(100)의 데이터라인들(14)에 공급한다. 데이터 드라이버(120)는 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다.
도 1을 참조하면, 레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 게이트 타이밍 제어신호(GDC)의 TTL(Transistor-Transistor-Logic) 레벨 전압을 표시패널(100)에 형성된 TFT를 구동시킬 수 있는 게이트 오프 전압(VGH)과 게이트 온 전압(VGL)으로 부스팅(Boosting)하여 게이트 드라이버(130)에 공급한다. 게이트 타이밍 제어신호(GDC)는 스타트 신호, 클럭 신호 등을 포함할 수 있다.
도 1을 참조하면, 게이트 드라이버(130)는 레벨 쉬프터(150)로부터 입력되는 게이트 타이밍 제어신호(GDC)에 따라 동작되어 게이트 신호를 생성한다. 그리고, 그 게이트 신호를 게이트라인들에 순차적으로 공급한다. 게이트 드라이버(130)는 GIP(Gate driver In Panel) 방식으로 표시패널(100)에 내장된다. 패널 내장형 게이트 드라이버(130)는 표시패널(100)에서 베젤 영역이 최소화되도록 제1 방향을 따라 액티브 영역과 중첩되게 위치할 수 있다. GIP 방식에서, 레벨 쉬프터(150)는 타이밍 콘트롤러(110)와 함께 인쇄 회로 기판(Printed Circuit Board)(140) 상에 실장될 수 있다.
게이트 드라이버(130)는 도 5와 같이 표시패널(100)의 마주보는 양측에 더블 뱅크(Double Bank) 방식으로 구비되어, 각 게이트라인의 위치별 로드 편차에 따른 신호 왜곡을 최소화할 수 있다. 더블 뱅크 방식은 동일 게이트라인에 게이트 드라이버(130)를 2개씩 연결하는 방식이다. 본 명세서의 기술적 사상은 더블 뱅크 방식에 한정되지 않는다. 본 명세서의 기술적 사상은 동일 게이트라인에 게이트 드라이버(130)를 1개씩 연결하는 싱글 뱅크 방식에도 적용될 수 있고, 나아가 동일 게이트라인에 게이트 드라이버(130)를 3개 이상씩 연결하는 멀티 뱅크 방식에도 적용될 수 있다. 멀티 뱅크 방식에 따르면, 동일 게이트라인의 위치별 로드 편차가 더욱 줄어들어 신호가 보다 안정화될 수 있다.
게이트 드라이버(130)는 제1 스캔 신호(SCAN1)를 생성하는 제1 스캔 드라이버(131)와 제2 스캔 신호(SCAN2)를 생성하는 제2 스캔 드라이버(132)와 에미션 신호(EM)를 생성하는 에미션 드라이버(133)를 포함할 수 있다.
제1 스캔 드라이버(131)는 제1 스캔 신호(SCAN1)를 제1 게이트라인들(15a(1)~15a(n))에 라인 순차 방식으로 공급할 수 있다. 제2 스캔 드라이버(132)는 제2 스캔 신호(SCAN2)를 제2 게이트라인들(15b(1)~15b(n))에 라인 순차 방식으로 공급할 수 있다. 그리고, 에미션 드라이버(133)는 에미션 신호(EM)를 제3 게이트라인들(15c(1)~15c(n))에 라인 순차 방식으로 공급할 수 있다.
도 1을 참조하면, 타이밍 콘트롤러(110)는 공지의 다양한 인터페이스 방식을 통해 외부의 호스트 시스템과 연결될 수 있다. 타이밍 콘트롤러(110)는 호스트 시스템으로부터 영상 데이터(DATA)를 입력 받고, 픽셀들(PXL)의 전기적 특성 차이로 인한 휘도 편차가 보상되도록 영상 데이터(DATA)를 보정한 후 데이터 드라이버(120)로 전송할 수 있다.
타이밍 콘트롤러(110)는 호스트 시스템으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력 받고, 이 타이밍신호를 기반으로 게이트 타이밍 제어신호(GDC)와 소스 타이밍 제어신호(DDC)를 생성할 수 있다.
도 6, 도 7a, 및 도 7b는 본 명세서의 일 실시예에 따른 패널 내장형 게이트 드라이버와 픽셀 회로부들의 배치 예를 보여준다.
도 6은 도 1의 Ⅰ-Ⅰ'를 절취한 개략적인 단면 구조의 일 예를 나타내고 있다. 도 6을 참조하면, 본 명세서의 일 실시예에 따른 패널 내장형 게이트 드라이버(GIP,130)는 상부 픽셀 회로부들(TFTR)과 중첩된다. 이를 위해, 패널 내장형 게이트 드라이버(GIP,130)와 상부 픽셀 회로부들(TFTR)은 서로 다른 레이어에 위치한다.
상부 픽셀 회로부들(TFTR)은 픽셀 발광부들(EL)과 함께 제1 레이어(PLR1)에 위치한다. 제1 레이어(PLR1)에서 상부 픽셀 회로부들(TFTR)은 픽셀 발광부들(EL)에 연결됨과 아울러 상부 게이트라인들(151)에 연결된다.
패널 내장형 게이트 드라이버(GIP,130)는 제1 레이어(PLR1)에 제1 방향으로 이웃한 제2 레이어(PLR2)에 위치한다. 패널 내장형 게이트 드라이버(GIP,130)는 상부 게이트라인들(151)의 구동에 필요한 게이트신호를 생성하여 상부 픽셀 회로부들(TFTR)에 공급한다.
베이스 기판(SUB) 상에 서로 이웃한 제1 레이어(PLR1)와 제2 레이어(PLR2)는 TFT 적층 공정으로 이루어질 수 있다. 이 경우, 제2 레이어(PLR2)가 먼저 증착된 베이스 기판(SUB) 상에 제1 레이어(PLR1)가 연속해서 증착될 수 있다.
한편, 베이스 기판(SUB) 상에 서로 이웃한 제1 레이어(PLR1)와 제2 레이어(PLR2)는 합착 공정으로 이루어질 수 있다. 이 경우, 제1 레이어(PLR1)와 제2 레이어(PLR2)는 별개로 제작된 후에, 전도성 접착제를 통해 합착될 수 있다.
제2 레이어(PLR2)는 패널 내장형 게이트 드라이버(GIP,130), 절연막(INS2), 평탄화막(PLN2) 등의 적층 구조를 가질 수 있으나 이에 한정되지 않는다. 패널 내장형 게이트 드라이버(GIP,130)는 TFT 공정을 통해 제2 레이어(PLR2)에 형성될 수 있다.
제1 레이어(PLR1)는 상부 픽셀 회로부들(TFTR), 절연막(INS1), 평탄화막(PLN1), 픽셀 발광부들(EL), 뱅크 패턴(BANK) 등의 적층 구조를 가질 수 있으나 이에 한정되지 않는다.
도 7a 및 도 7b를 참조하면, 패널 내장형 게이트 드라이버(GIP,130)는 픽셀 발광부들(EL)의 적어도 일부와 제1 방향을 따라 중첩될 수 있다. 즉, 패널 내장형 게이트 드라이버(GIP,130)는 표시패널(100)의 베젤 영역(NAA)에 위치하지 않는다.
픽셀 발광부들(EL)을 포함하여 전면(前面) 발광 방식의 액티브 영역(AA)이 표시패널(100)에 정의될 때, 패널 내장형 게이트 드라이버(GIP,130)는 액티브 영역(AA)의 배면(背面)에 위치하여 액티브 영역(AA)과 제1 방향을 따라 중첩됨으로써, 표시패널(100)의 베젤 영역(NAA)을 최소화할 수 있다.
도 7a의 (A)와 같이, 동일 레이어에 게이트 드라이버(GIP)와 픽셀 회로부들(TFTR)이 형성되는 경우, 게이트 드라이버(GIP)가 차지하는 면적만큼의 베젤 영역(NAA)이 필요하다. 도 7a의 (A)의 경우, 베젤 영역(NAA)을 줄이기 어렵다.
반면, 도 7a의 (B)와 같이 서로 이웃한 2개 레이어들(PLR1,PLR2)에 게이트 드라이버(GIP)와 픽셀 회로부들(TFTR)이 분리 형성되고 서로 중첩되는 경우, 게이트 드라이버(GIP)를 위한 베젤 영역(NAA)은 필요 없게 된다. 즉, (B)의 경우에는 (A)의 경우에 비해 게이트 드라이버(GIP)가 차지하는 면적만큼 베젤 영역(NAA)을 줄일 수 있어 네로우 베젤을 구현하기 용이해진다.
도 7b를 참조하면, 패널 내장형 게이트 드라이버(GIP,130)는 라우팅 배선들(RTL)을 통해 상부 게이트라인들(151)(15a,15b,15c)에 연결되어, 게이트신호를 상부 픽셀 회로부들(TFTR)에 공급한다. 라우팅 배선들(RTL)과 상부 게이트라인들(151)은 콘택홀 공정을 통해 전기적으로 연결될 수 있다.
도 8, 도 9a, 및 도 9b는 본 명세서의 다른 실시예에 따른 패널 내장형 게이트 드라이버와 픽셀 회로부들의 배치 예를 보여준다. 도 8 내지 도 9b는 도 6 내지 도 7b와 비교하여, 제2 레이어(PLR2)에 하부 픽셀 회로부들(TFTR2)이 더 배치되는 점에서 차이가 있다. 이하, 구체적으로 설명한다.
도 8은 도 1의 Ⅰ-Ⅰ'를 절취한 개략적인 단면 구조의 다른 예를 나타내고 있다. 도 8을 참조하면, 본 명세서의 다른 실시예에 따른 패널 내장형 게이트 드라이버(GIP,130)는 상부 픽셀 회로부들(TFTR1)과 적층 방향을 따라 중첩된다. 이를 위해, 패널 내장형 게이트 드라이버(GIP,130)와 상부 픽셀 회로부들(TFTR1)은 서로 다른 레이어에 위치한다.
상부 픽셀 회로부들(TFTR1)은 픽셀 발광부들(EL)과 함께 제1 레이어(PLR1)에 위치한다. 제1 레이어(PLR1)에서 상부 픽셀 회로부들(TFTR1)은 픽셀 발광부들(EL)에 연결됨과 아울러 상부 게이트라인들(151)에 연결된다.
패널 내장형 게이트 드라이버(GIP,130)는 제1 레이어(PLR1)에 제1 방향으로 이웃한 제2 레이어(PLR2)에 위치한다. 제2 레이어(PLR2)에는 게이트신호에 따라 구동되는 하부 게이트라인들(152)과, 하부 게이트라인들(152)에 연결된 하부 픽셀 회로부들(TFTR2)이 더 위치할 수 있다. 하부 픽셀 회로부들(TFTR2)은 제1 도전 패턴(도 12, 도 13의 CP1 참조)을 통해 픽셀 발광부들(EL)에 더 연결된다. 이 경우, 하부 픽셀 회로부들(TFTR2)은 제1 레이어(PLR1)의 상부 픽셀 회로부들(TFTR1)과 제1 방향을 따라 부분적으로 중첩될 수 있다.
패널 내장형 게이트 드라이버(GIP,130)는 상부 게이트라인들(151)의 구동에 필요한 게이트신호를 상부 픽셀 회로부들(TFTR1)에 공급한다. 또한, 패널 내장형 게이트 드라이버(GIP,130)는 하부 게이트라인들(152)의 구동에 필요한 게이트신호를 하부 픽셀 회로부들(TFTR2)에 공급한다.
베이스 기판(SUB) 상에 서로 이웃한 제1 레이어(PLR1)와 제2 레이어(PLR2)는 TFT 적층 공정으로 이루어질 수 있다. 이 경우, 제2 레이어(PLR2)가 먼저 증착된 베이스 기판(SUB) 상에 제1 레이어(PLR1)가 연속해서 증착될 수 있다.
한편, 베이스 기판(SUB) 상에 서로 이웃한 제1 레이어(PLR1)와 제2 레이어(PLR2)는 합착 공정으로 이루어질 수 있다. 이 경우, 제1 레이어(PLR1)와 제2 레이어(PLR2)는 별개로 제작된 후에, 전도성 접착제를 통해 합착될 수 있다.
제2 레이어(PLR2)는 패널 내장형 게이트 드라이버(GIP,130), 하부 픽셀 회로부들(TFTR2), 절연막(INS2), 평탄화막(PLN2) 등의 적층 구조를 가질 수 있으나 이에 한정되지 않는다. 패널 내장형 게이트 드라이버(GIP,130)와 하부 픽셀 회로부들(TFTR2)은 동일한 TFT 공정을 통해 제2 레이어(PLR2)에 형성될 수 있다.
제1 레이어(PLR1)는 상부 픽셀 회로부들(TFTR), 절연막(INS1), 평탄화막(PLN1), 픽셀 발광부들(EL), 뱅크 패턴(BANK) 등의 적층 구조를 가질 수 있으나 이에 한정되지 않는다.
도 9a 및 도 9b를 참조하면, 패널 내장형 게이트 드라이버(GIP,130)는 픽셀 발광부들(EL)의 적어도 일부와 제1 방향을 따라 중첩될 수 있다. 즉, 패널 내장형 게이트 드라이버(GIP,130)는 표시패널(100)의 베젤 영역(NAA)에 위치하지 않는다.
픽셀 발광부들(EL)을 포함하여 전면(前面) 발광 방식의 액티브 영역(AA)이 표시패널(100)에 정의될 때, 패널 내장형 게이트 드라이버(GIP,130)는 액티브 영역(AA)의 배면(背面)에 위치하여 액티브 영역(AA)과 제1 방향을 따라 중첩됨으로써, 표시패널(100)의 베젤 영역(NAA)을 최소화할 수 있다.
도 9a의 (A)와 같이, 동일 레이어에 게이트 드라이버(GIP)와 픽셀 회로부들(TFTR)이 형성되는 경우, 게이트 드라이버(GIP)가 차지하는 면적만큼의 베젤 영역(NAA)이 필요하다. 도 9a의 (A)의 경우, 베젤 영역(NAA)을 줄이기 어렵다.
반면, 도 9a의 (B)와 같이 서로 이웃한 2개 레이어들(PLR1,PLR2)에 게이트 드라이버(GIP)와 상부 픽셀 회로부들(TFTR1)이 분리 형성되고 서로 중첩되는 경우, 게이트 드라이버(GIP)를 위한 베젤 영역(NAA)은 필요 없게 된다. 즉, (B)의 경우에는 (A)의 경우에 비해 게이트 드라이버(GIP)가 차지하는 면적만큼 베젤 영역(NAA)을 줄일 수 있어 네로우 베젤을 구현하기 용이해진다.
한편, 도 9a의 (B)와 도 9b에 따르면, 제2 레이어(PLR2)에 더블 뱅크 방식의 게이트 드라이버(GIP)들과, 이들(GIP) 사이에 하부 픽셀 회로부들(TFTR2)이 복수개 위치하고 있다. 이와 같이 서로 이웃한 2개 레이어들(PLR1,PLR2)에 상부 픽셀 회로부들(TFTR1)과 하부 픽셀 회로부들(TFTR2)이 분리 형성되고 서로 중첩되는 경우, TFT 사이즈의 축소 없이도 PPI가 2배 가까이 증가될 수 있어 초고해상도 구현에 유리하다. 또한, 픽셀 회로부들(TFTR1,TFTR2)이 2개 레이어들(PLR1,PLR2)에 나누어 형성되기 때문에 신호 라인들의 선폭 마진을 충분히 확보할 수 있어 이물성 쇼트 불량 등이 방지될 수 있다.
도 9b를 참조하면, 패널 내장형 게이트 드라이버(GIP,130)는 라우팅 배선들(RTL)을 통해 상부 게이트라인들(151)(15a,15b,15c)에 연결되어, 게이트신호를 상부 픽셀 회로부들(TFTR1)에 공급한다. 라우팅 배선들(RTL)과 상부 게이트라인들(151)은 콘택홀 공정을 통해 전기적으로 연결될 수 있다.
또한, 패널 내장형 게이트 드라이버(GIP,130)는 하부 게이트라인들(152)(15a,15b,15c)에 직접 연결되어, 게이트신호를 하부 픽셀 회로부들(TFTR2)에 공급한다.
도 10, 도 11a, 및 도 11b는 본 명세서의 또 다른 실시예에 따른 패널 내장형 게이트 드라이버와 픽셀 회로부들의 배치 예를 보여준다. 도 10 내지 도 11b는 도 8 내지 도 9b와 비교하여, 제2 레이어(PLR2)에 패널 내장형 게이트 드라이버(GIP,130)가 적어도 3개 이상의 복수개로 배치되어 멀티 뱅크 방식을 구현하는 점에서 차이가 있다. 이러한 멀티 뱅크 방식에 따르면, 동일 게이트라인의 위치별 로드 편차가 더욱 줄어들어 신호가 보다 안정화되는 장점이 있다.
한편, 도 11a의 (B)와 도 11b에 따르면, 제2 레이어(PLR2)에 멀티 뱅크 방식의 게이트 드라이버(GIP)들과, 이들(GIP) 사이마다 하부 픽셀 회로부들(TFTR2)이 복수개씩 위치하고 있다. 이와 같이 서로 이웃한 2개 레이어들(PLR1,PLR2)에 상부 픽셀 회로부들(TFTR1)과 하부 픽셀 회로부들(TFTR2)이 분리 형성되고 서로 중첩되는 경우, TFT 사이즈의 축소 없이도 PPI가 2배 가까이 증가될 수 있어 초고해상도 구현에 유리하다. 또한, 픽셀 회로부들(TFTR1,TFTR2)이 2개 레이어들(PLR1,PLR2)에 나누어 형성되기 때문에 신호 라인들의 선폭 마진을 충분히 확보할 수 있어 이물성 쇼트 불량 등이 방지될 수 있다.
도 11b를 참조하면, 패널 내장형 게이트 드라이버(GIP,130)는 라우팅 배선들(RTL)을 통해 상부 게이트라인들(151)(15a,15b,15c)에 연결되어, 게이트신호를 상부 픽셀 회로부들(TFTR1)에 공급한다. 라우팅 배선들(RTL)과 상부 게이트라인들(151)은 콘택홀 공정을 통해 전기적으로 연결될 수 있다.
또한, 패널 내장형 게이트 드라이버(GIP,130)는 하부 게이트라인들(152)(15a,15b,15c)에 직접 연결되어, 게이트신호를 하부 픽셀 회로부들(TFTR2)에 공급한다.
도 12는 본 명세서의 실시예에 따른 제1 레이어의 상부 픽셀 회로부와 제2 레이어의 하부 픽셀 회로부의 일 적층 예를 보여준다.
도 12를 참조하면, 상부 픽셀 회로부(TFTR1)는 제1 픽셀 발광부(EL1)를 구동시키기 위한 제1 구동 TFT를 나타내고, 하부 픽셀 회로부(TFTR2)는 제2 픽셀 발광부(EL2)를 구동시키기 위한 제2 구동 TFT를 나타낸다.
도 12의 적층 예에 따르면, 제1 레이어(PLR1)과 제2 레이어(PLR2)가 연속적으로 적층된다. 즉, 제2 레이어(PLR2)에 하부 픽셀 회로부(TFTR2)가 증착된 후에, 제1 레이어(PLR1)에 상부 픽셀 회로부(TFTR1)가 증착되고, 이어서 제1 및 제2 픽셀 발광부(EL1,EL2)가 제1 레이어(PLR1)에 증착될 수 있다. 상부 픽셀 회로부(TFTR1)와 하부 픽셀 회로부(TFTR2)는 제1 방향을 따라 중첩되기 때문에 TFT 소자 사이즈의 축소 없이도 PPI가 증가될 수 있다.
먼저, 제2 레이어(PLR2)에서 하부 픽셀 회로부(TFTR2)가 형성되는 과정을 설명하면 다음과 같다.
베이스 기판(SUB) 상에 하부 투습을 방지하기 위해 멀티 버퍼 MB2가 증착된다. 멀티 버퍼 MB2 상에 광 차단패턴 BSM2가 증착 및 패터닝(이하, 형성)된다. 광 차단패턴 BSM2은 하부 픽셀 회로부(TFTR2)의 채널 영역에 인가되는 외부 광을 차단하여 제2 구동 TFT의 NBTiS(Negative Bias Temperature Illumination Stress) 특성을 개선한다. 광 차단패턴 BSM2 상에 반도체 절연막 AB2가 증착되고, 그 위에 반도체 패턴 ACT2이 형성된다. 반도체 패턴 ACT2의 도체화 영역은 채널이 된다. 반도체 패턴 ACT2 상에 게이트 절연막 GI2가 증착되고, 그 위에 게이트 전극 패턴 GAT2가 형성된다. 게이트 전극 패턴 GAT2 상에 층간 절연막 ILD4가 증착되고 그 위에 추가 금속 패턴 TM2가 형성된다. 게이트 전극 패턴 GAT2와 추가 금속 패턴 TM2는 층간 절연막 ILD4을 사이에 두고 대향하여 게이트 커패시터를 형성한다. 게이트 커패시터는 게이트 전극 패턴 GAT2의 전위를 안정화시키는 역할을 한다. 추가 금속 패턴 TM2 상에 층간 절연막 ILD3이 증착되고 그 위에 소스/드레인 전극 패턴 SD2가 형성된다. 소스/드레인 전극 패턴 SD2는 콘텍홀 공정을 통해 광 차단패턴 BSM2에 연결됨과 아울러 반도체 패턴 ACT2에 연결된다. 소스/드레인 전극 패턴 SD2 상에 평탄화막 PLN2가 증착된다.
다음으로, 제1 레이어(PLR1)에서 상부 픽셀 회로부(TFTR1)와 제1 및 제2 픽셀 발광부(EL1,EL2)가 형성되는 과정을 설명하면 다음과 같다.
제2 레이어(PLR2) 상에 하부 투습을 방지하기 위해 멀티 버퍼 MB1이 증착된다. 멀티 버퍼 MB1 상에 광 차단패턴 BSM1이 형성된다. 광 차단패턴 BSM1은 상부 픽셀 회로부(TFTR12)의 채널 영역에 인가되는 외부 광을 차단하여 제1 구동 TFT의 NBTiS 특성을 개선한다. 광 차단패턴 BSM1 상에 반도체 절연막 AB1이 증착되고, 그 위에 반도체 패턴 ACT1이 형성된다. 반도체 패턴 ACT1의 도체화 영역은 채널이 된다. 반도체 패턴 ACT1 상에 게이트 절연막 GI1이 증착되고, 그 위에 게이트 전극 패턴 GAT1이 형성된다. 게이트 전극 패턴 GAT1 상에 층간 절연막 ILD2가 증착되고 그 위에 추가 금속 패턴 TM1이 형성된다. 게이트 전극 패턴 GAT1과 추가 금속 패턴 TM1은 층간 절연막 ILD2를 사이에 두고 대향하여 게이트 커패시터를 형성한다. 이 게이트 커패시터는 게이트 전극 패턴 GAT1의 전위를 안정화시키는 역할을 한다. 추가 금속 패턴 TM1 상에 층간 절연막 ILD1이 증착되고 그 위에 소스/드레인 전극 패턴 SD1이 형성된다. 소스/드레인 전극 패턴 SD1은 콘텍홀 공정을 통해 광 차단패턴 BSM1에 연결됨과 아울러 반도체 패턴 ACT1에 연결된다. 소스/드레인 전극 패턴 SD1 상에 평탄화막 PLN1이 증착된다. 평탄화막 PLN1 상에 애노드 전극 패턴이 형성되고, 이어서 뱅크 패턴(BNK)이 형성된다. 애노드 전극 패턴은 콘택홀 공정을 통해 소스/드레인 전극 패턴 SD1 또는, 소스/드레인 전극 패턴 SD2에 연결된다. 뱅크 패턴(BNK) 상에 유기 발광 패턴이 형성되고, 그 위에 캐소드 전극이 전면 증착된다. 애노드 전극, 유기 발광층 및 캐소드 전극은 제1 및 제2 픽셀 발광부(EL1,EL2)를 구성한다.
한편, 제1 레이어(PLR1)에는 제1 도전 패턴(CP1)이 더 형성된다. 제1 도전 패턴(CP1)은 하부 픽셀 회로부(TFTR2)를 제2 픽셀 발광부(EL2)에 연결하는 역할을 한다. 제1 도전 패턴(CP1)은 상부 픽셀 회로부(TFTR1)와는 분리된다. 제1 도전 패턴(CP1)은 소스/드레인 전극 패턴 SD1, 게이트 전극 패턴 GAT1, 광 차단패턴 BSM1 간의 연결을 통해 구현될 수 있다.
한편, 제2 레이어(PLR2)에서 소스/드레인 전극 패턴 SD2는 픽셀 전원과 반도체 패턴 ACT2을 연결하기 위한 좌측 패턴과, 반도체 패턴 ACT2을 제1 도전 패턴(CP1)에 연결하기 위한 우측 패턴을 포함한다. 그리고, 제1 레이어(PLR1)에서 소스/드레인 전극 패턴 SD1은 픽셀 전원과 반도체 패턴 ACT1을 연결하기 위한 좌측 패턴과, 반도체 패턴 ACT1을 제1 픽셀 발광부(EL1)에 연결하기 위한 중간 패턴과, 제2 픽셀 발광부(EL2)에 연결되는 제1 도전 패턴(CP1)을 구성하기 위한 우측 패턴을 포함한다.
도 13은 본 명세서의 실시예에 따른 제1 레이어의 상부 픽셀 회로부와 제2 레이어의 하부 픽셀 회로부의 다른 적층 예를 보여준다.
도 13의 적층 구조는 도 12의 적층 구조에 비해, 제1 레이어와 제2 레이어가 동일한 소스/드레인 전극 패턴을 공유하는 점에서 차이가 있다. 도 13에서, 제1 방향을 따라 부분적으로 중첩된 상부 픽셀 회로부(TFTR1)와 하부 픽셀 회로부(TFTR2)는 픽셀 전원을 공급받기 위한 소스/드레인 전극 패턴을 공유하고, 공유 소스/드레인 전극 패턴을 통해 공통으로 픽셀 전원을 공급받을 수 있다. 이를 위해, 소스/드레인 전극 패턴은 상부 픽셀 회로부(TFTR1)와 하부 픽셀 회로부(TFTR2) 중 어느 하나에만 위치하고, 상부 픽셀 회로부(TFTR1)와 하부 픽셀 회로부(TFTR2) 중 나머지 하나에는 소스/드레인 전극 패턴이 생략될 수 있다. 이 경우, 상부 픽셀 회로부(TFTR1)와 하부 픽셀 회로부(TFTR2) 중 나머지 하나는 제2 도전 패턴(CP2)를 통해 소스/드레인 전극 패턴에 연결될 수 있다.
예를 들어, 도 13과 같이, 하부 픽셀 회로부(TFTR2)에만 소스/드레인 전극 패턴 SD2가 위치하고, 상부 픽셀 회로부(TFTR1)에서는 소스/드레인 전극 패턴이 생략될 수 있으며, 상부 픽셀 회로부(TFTR1)의 반도체 패턴 ACT1은 제2 도전 패턴(CP2)를 통해 소스/드레인 전극 패턴 SD2에 연결될 수 있다. 픽셀 전원은 소스/드레인 전극 패턴 SD2을 통해 상부 픽셀 회로부(TFTR1)의 반도체 패턴 ACT1에 연결됨과 아울러, 소스/드레인 전극 패턴 SD2와 제2 도전 패턴(CP2)를 통해 하부 픽셀 회로부(TFTR2)의 반도체 패턴 ACT2에 연결될 수 있다.
제2 도전 패턴(CP2)은 광 차단패턴 BSM1, 게이트 전극 패턴 GAT1, 및 추가 금속 패턴 TM1으로 구현될 수 있다.
전술한 도 13의 적층 구조는 도 12의 적층 구조에 비해, 소스/드레인 전극 패턴 공정을 절반으로 줄일 수 있어, 공정 시간 및 제조 비용이 줄어드는 장점이 있다.
도 14는 제1 레이어의 게이트라인들과 제2 레이어의 패널 내장형 게이트 드라이버를 연결하기 위한 제1 및 제2 연결 포인트들을 보여준다. 도 15는 도 12의 제1 및 제2 연결 포인트들이 복수의 연결홀들로 구현되는 예를 보여준다. 도 16a는 제1 및 제2 연결 포인트들 간의 얼라인 상태를 보여준다. 그리고, 도 16b는 제1 및 제2 연결 포인트들 간의 미스 얼라인 상태를 보여준다.
도 14를 참조하면, 본 명세서에 따르면 패널 내장형 게이트 드라이버(131,132,133)가 픽셀들, 즉 픽셀 발광부와 다른 레이어에 형성되기 때문에, 동일 레이어에 형성될 때 게이트 드라이버(131,132,133)가 차지하는 영역(ARb)만큼 베젤이 줄어든다. 이때, 제1 레이어(PLR1)의 게이트라인들(15a,15b,15c)과 제2 레이어(PLR2)의 패널 내장형 게이트 드라이버는 제1 및 제2 연결 포인트들(H1,H2)을 통한 콘택홀 공정으로 서로 연결될 수 있다.
도 15를 참조하면, 제1 및 제2 연결 포인트들(H1,H2)에서 라우팅 배선들(RTL)과 상부 게이트라인들(15a,15b,15c)이 서로 연결된다. 이러한 콘택홀 공정을 위해서는 제1 레이어(PLR1)와 제2 레이어(PLR2) 간의 얼라인이 정확이 이뤄져야 한다. 따라서, 제1 및 제2 연결 포인트들(H1,H2) 중 일부(예컨대, H1) 또는 전부(H1,H2)는 제1 레이어(PLR1)와 제2 레이어(PLR2) 간의 얼라인을 위해 복수의 연결홀들을 포함할 수 있다. 복수의 연결홀들은 도 16a와 같은 얼라인을 유도하고, 도 16b와 같은 미스 얼라인을 방지할 수 있다.
도 17은 본 명세서의 비교 예로서 엣지 벤딩 구조에서 패널 내장형 게이트 드라이버의 위치를 보여준다. 그리고, 도 18은 엣지 벤딩 구조에서 기판과 라우팅 배선에 가해지는 스트레스를 보여준다.
도 17을 참조하면, 네로우 베젤을 구현하기 위해 엣지 벤딩(Edge Bending) 구조가 알려져 있다. 엣지 벤딩 구조는 게이트 드라이버(GIP)가 내장된 베젤 영역을 픽셀들이 형성된 액티브 영역의 뒤로 접은 것이다. 하지만, 엣지 벤딩 구조는 도 18과 같이 기판(SUB)을 뒤로 접을 때 벤딩 부분의 내/외측 간 곡률이 달라져 외측 인장력이 내측에 비해 증가하게 된다. 이러한 내/외측 간 인장력 차이에 의해 외측에 가해지는 스트레스가 증가하고, 스트레스가 심할 경우 크랙에 의한 라우팅 배선이 단선될 수 있다. 이에 반해, 본 명세서에 따른 멀티 레이어 구조는 벤딩 없이 베젤 영역을 줄이므로 라우팅 배선의 단선과 같은 사이드 이펙트가 생기지 않는다.
도 19는 본 명세서의 실시예에 따른 제1 레이어와 제2 레이어 간의 합착 예를 보여준다.
본 명세서의 실시예에 따른 제1 레이어(PLR1)와 제2 레이어(PLR2)는 전술한 연속적인 증착 공정에 의하지 않고, 도 19과 같이 개별 제작 및 합착 공정으로 일체화 될 수도 있다.
제1 레이어(PLR1)와 제2 레이어(PLR2)에 대한 개별 제작이 용이해지도록, 제1 레이어(PLR1)에는 픽셀 발광부들, 및 픽셀 발광부들과 상부 게이트라인들에 연결된 상부 픽셀 회로부들이 배치될 수 있다. 그리고, 제2 레이어(PLR2)에는 패널 내장형 게이트 드라이버(GIP)가 3개 이상의 복수개로 배치될 수 있다.
합착 공정에 의해, 도전볼(CBAL)이 포함된 전도성 접착제(ADS)를 사이에 두고 제1 레이어(PLR1)와 제2 레이어(PLR2)가 합착될 수 있다.
이 경우, 복수개의 패널 내장형 게이트 드라이버(GIP)는 라우팅 배선들(RTL)을 통해 상부 게이트라인들에 연결될 수 있다. 그리고, 제1 레이어(PLR1)의 라우팅 배선들(RTL)과 제2 레이어(PLR2)의 라우팅 배선들(RTL)이 도전볼(CBAL)을 통해 연결될 수 있다.
본 발명의 실시예에 따른 패널 내장형 게이트 드라이버를 포함한 표시장치는 다음과 같이 설명될 수 있다.
픽셀 발광부들, 및 상기 픽셀 발광부들과 상부 게이트라인들에 연결된 상부 픽셀 회로부들이 위치하는 제1 레이어; 및 상기 상부 게이트라인들의 구동에 필요한 게이트신호를 생성하는 패널 내장형 게이트 드라이버가 위치하는 제2 레이어를 포함하고, 상기 제1 레이어와 상기 제2 레이어는 제1 방향으로 서로 이웃하고, 상기 패널 내장형 게이트 드라이버는 상기 픽셀 발광부들의 적어도 일부와 상기 제1 방향을 따라 중첩된다.
상기 픽셀 발광부들을 포함하여 전면(前面) 발광 방식의 액티브 영역이 표시패널에 정의될 때, 상기 패널 내장형 게이트 드라이버는 상기 액티브 영역의 배면(背面)에 위치하여 상기 액티브 영역과 상기 제1 방향을 따라 중첩된다.
상기 제2 레이어에는 상기 게이트신호에 따라 구동되는 하부 게이트라인들과, 상기 하부 게이트라인들에 연결된 하부 픽셀 회로부들이 더 위치하고, 상기 하부 픽셀 회로부들은 제1 도전 패턴을 통해 상기 픽셀 발광부들에 더 연결된다.
상기 상부 픽셀 회로부들과 상기 하부 픽셀 회로부들은 상기 제1 방향을 따라 부분적으로 중첩된다.
상기 패널 내장형 게이트 드라이버는 상기 제2 레이어에 1개 또는 2개로 배치된다.
상기 패널 내장형 게이트 드라이버는 상기 제2 레이어에 3개 이상의 복수개로 배치된다.
이웃한 패널 내장형 게이트 드라이버들 사이에는 복수개의 상기 하부 픽셀 회로부들이 배치된다.
상기 패널 내장형 게이트 드라이버는 라우팅 배선들을 통해 상기 상부 게이트라인들에 더 연결된다.
상기 라우팅 배선들은 연결 포인트들을 통해 상기 상부 게이트라인들에 연결되고, 상기 연결 포인트들 중 적어도 일부는 상기 제1 레이어와 상기 제2 레이어 간의 얼라인을 위해 복수의 연결홀들을 포함한다.
상기 제1 레이어와 상기 제2 레이어가 연속적으로 적층된다.
상기 제1 방향을 따라 부분적으로 중첩된 상부 픽셀 회로부와 하부 픽셀 회로부는 픽셀 전원을 공급받기 위한 소스/드레인 전극 패턴을 공유한다.
상기 소스/드레인 전극 패턴은 상부 픽셀 회로부와 하부 픽셀 회로부 중 어느 하나에만 위치하고, 상기 상부 픽셀 회로부와 하부 픽셀 회로부 중 나머지 하나에는 상기 소스/드레인 전극 패턴이 생략된다.
상기 상부 픽셀 회로부와 하부 픽셀 회로부 중 나머지 하나는 제2 도전 패턴을 통해 상기 소스/드레인 전극 패턴에 연결된다.
도전볼이 포함된 전도성 접착제를 사이에 두고 상기 제1 레이어와 상기 제2 레이어가 합착된다.
상기 패널 내장형 게이트 드라이버는 상기 제2 레이어에 3개 이상의 복수개로 배치되고, 상기 복수개의 패널 내장형 게이트 드라이버는 라우팅 배선들을 통해 상기 상부 게이트라인들에 연결된다.
상기 제1 레이어의 상기 라우팅 배선들과 상기 제2 레이어의 상기 라우팅 배선들이 상기 도전볼을 통해 연결된다.
이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 명세서의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 110 : 타이밍 콘트롤러
120 : 데이터 드라이버 130 : 게이트 드라이버

Claims (16)

  1. 픽셀 발광부들, 및 상기 픽셀 발광부들과 상부 게이트라인들에 연결된 상부 픽셀 회로부들이 위치하는 제1 레이어; 및
    상기 상부 게이트라인들의 구동에 필요한 게이트신호를 생성하는 패널 내장형 게이트 드라이버가 위치하고, 상기 게이트신호에 따라 구동되는 하부 게이트라인들과, 상기 하부 게이트라인들에 연결된 하부 픽셀 회로부들이 더 위치하는 제2 레이어를 포함하고,
    상기 제1 레이어와 상기 제2 레이어는 제1 방향으로 서로 이웃하고,
    상기 패널 내장형 게이트 드라이버는 상기 픽셀 발광부들의 적어도 일부와 상기 제1 방향을 따라 중첩되고,
    상기 제1 방향을 따라 부분적으로 중첩된 상부 픽셀 회로부와 하부 픽셀 회로부는 픽셀 전원을 공급받기 위한 소스/드레인 전극 패턴을 공유하되,
    상기 상부 픽셀 회로부와 하부 픽셀 회로부 중 어느 하나에만 상기 소스/드레인 전극 패턴이 위치하고, 나머지 하나에서는 상기 소스/드레인 전극 패턴이 생략된 표시장치.
  2. 제 1 항에 있어서,
    상기 픽셀 발광부들을 포함하여 전면(前面) 발광 방식의 액티브 영역이 표시패널에 정의될 때,
    상기 패널 내장형 게이트 드라이버는 상기 액티브 영역의 배면(背面)에 위치하여 상기 액티브 영역과 상기 제1 방향을 따라 중첩된 표시장치.
  3. 제 1 항에 있어서,
    상기 하부 픽셀 회로부들은 제1 도전 패턴을 통해 상기 픽셀 발광부들에 더 연결된 표시장치.
  4. 제 3 항에 있어서,
    상기 상부 픽셀 회로부들과 상기 하부 픽셀 회로부들은 상기 제1 방향을 따라 부분적으로 중첩된 표시장치.
  5. 제 3 항에 있어서,
    상기 패널 내장형 게이트 드라이버는 상기 제2 레이어에 1개 또는 2개로 배치된 표시장치.
  6. 제 3 항에 있어서,
    상기 패널 내장형 게이트 드라이버는 상기 제2 레이어에 3개 이상의 복수개로 배치된 표시장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    이웃한 패널 내장형 게이트 드라이버들 사이에는 복수개의 상기 하부 픽셀 회로부들이 배치된 표시장치.
  8. 제 3 항에 있어서,
    상기 패널 내장형 게이트 드라이버는 라우팅 배선들을 통해 상기 상부 게이트라인들에 더 연결된 표시장치.
  9. 제 8 항에 있어서,
    상기 라우팅 배선들은 연결 포인트들을 통해 상기 상부 게이트라인들에 연결되고,
    상기 연결 포인트들 중 적어도 일부는 상기 제1 레이어와 상기 제2 레이어 간의 얼라인을 위해 복수의 연결홀들을 포함한 표시장치.
  10. 제 8 항에 있어서,
    상기 제1 레이어와 상기 제2 레이어가 연속적으로 적층된 표시장치.
  11. 삭제
  12. 삭제
  13. 제 1 항에 있어서,
    상기 상부 픽셀 회로부와 하부 픽셀 회로부 중 나머지 하나는 제2 도전 패턴을 통해 상기 소스/드레인 전극 패턴에 연결된 표시장치.
  14. 픽셀 발광부들, 및 상기 픽셀 발광부들과 상부 게이트라인들에 연결된 상부 픽셀 회로부들이 위치하는 제1 레이어; 및
    상기 상부 게이트라인들의 구동에 필요한 게이트신호를 생성하는 패널 내장형 게이트 드라이버가 위치하는 제2 레이어를 포함하고,
    상기 제1 레이어와 상기 제2 레이어는 제1 방향으로 서로 이웃하고,
    상기 패널 내장형 게이트 드라이버는 상기 픽셀 발광부들의 적어도 일부와 상기 제1 방향을 따라 중첩되고,
    도전볼이 포함된 전도성 접착제를 사이에 두고 상기 제1 레이어와 상기 제2 레이어가 합착된 표시장치.
  15. 제 14 항에 있어서,
    상기 패널 내장형 게이트 드라이버는 상기 제2 레이어에 3개 이상의 복수개로 배치되고,
    상기 복수개의 패널 내장형 게이트 드라이버는 라우팅 배선들을 통해 상기 상부 게이트라인들에 연결된 표시장치.
  16. 제 15 항에 있어서,
    상기 제1 레이어의 상기 라우팅 배선들과 상기 제2 레이어의 상기 라우팅 배선들이 상기 도전볼을 통해 연결된 표시장치.
KR1020180128099A 2017-12-27 2018-10-25 패널 내장형 게이트 드라이버를 포함한 표시장치 Active KR102684682B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170181307 2017-12-27
KR20170181307 2017-12-27

Publications (2)

Publication Number Publication Date
KR20190079487A KR20190079487A (ko) 2019-07-05
KR102684682B1 true KR102684682B1 (ko) 2024-07-15

Family

ID=67225691

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180128099A Active KR102684682B1 (ko) 2017-12-27 2018-10-25 패널 내장형 게이트 드라이버를 포함한 표시장치

Country Status (1)

Country Link
KR (1) KR102684682B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220046749A (ko) 2020-10-07 2022-04-15 삼성디스플레이 주식회사 표시 장치
TWI767654B (zh) * 2021-04-16 2022-06-11 友達光電股份有限公司 顯示裝置及其驅動方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW543206B (en) * 1999-06-28 2003-07-21 Semiconductor Energy Lab EL display device and electronic device
KR102156782B1 (ko) * 2014-07-08 2020-09-17 엘지디스플레이 주식회사 네로우 베젤을 갖는 표시장치
KR102273500B1 (ko) * 2014-12-30 2021-07-06 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시 장치
KR20160084567A (ko) * 2015-01-05 2016-07-14 삼성디스플레이 주식회사 표시장치
KR102394650B1 (ko) * 2015-08-31 2022-05-06 엘지디스플레이 주식회사 유기발광 표시장치
KR102578715B1 (ko) * 2015-12-31 2023-09-18 엘지디스플레이 주식회사 유기발광 표시장치

Also Published As

Publication number Publication date
KR20190079487A (ko) 2019-07-05

Similar Documents

Publication Publication Date Title
KR102578845B1 (ko) 표시장치
EP3637402B1 (en) Display device
KR102612390B1 (ko) 표시 패널 및 표시 장치
KR102659044B1 (ko) 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치
CN111341788B (zh) 薄膜晶体管及显示面板
CN110767829A (zh) 显示装置及其显示面板、oled透明基板、oled基板
KR102789961B1 (ko) 표시패널과 이를 이용한 표시장치
KR102688791B1 (ko) 표시장치와 그 구동 방법
KR20170081036A (ko) 유기발광표시패널 및 유기발광표시장치
CN100407271C (zh) 图像显示装置
KR102615673B1 (ko) 표시장치
KR102684682B1 (ko) 패널 내장형 게이트 드라이버를 포함한 표시장치
KR102507763B1 (ko) 표시장치
KR102594557B1 (ko) 유기발광표시패널 및 이를 이용한 유기발광표시장치
KR20230098997A (ko) 픽셀 회로 및 이를 포함하는 표시 장치
KR20140080734A (ko) 유기 발광 디스플레이 장치
GB2630540A (en) Touch display device
JP2023093367A (ja) 表示装置
US9881548B2 (en) Organic light emitting diode display with shielding portion
KR102665082B1 (ko) 픽셀 회로와 이를 이용한 표시장치
KR20170081074A (ko) 유기발광 다이오드 표시장치
KR20170081030A (ko) 유기발광표시패널 및 유기발광표시장치
KR102678279B1 (ko) 표시 장치
US20240256061A1 (en) Touch display device
US20230048688A1 (en) Display panel

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20181025

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20210929

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20181025

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20230919

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20240527

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20240709

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20240710

End annual number: 3

Start annual number: 1

PG1601 Publication of registration