KR102663378B1 - 디스플레이 패널 - Google Patents
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Abstract
본 출원은 디스플레이 패널을 개시하며, 상기 디스플레이 패널은 기판, 기판 상의 디스플레이 영역 내에 위치하는 박막 트랜지스터층, 기판과 박막 트랜지스터층 사이에 위치하며 디스플레이 영역 내에 위치하는 차폐층, 비디스플레이 영역 내에 위치하며 차폐층과 전기적으로 연결되는 주변 트레이스를 포함하고, 주변 트레이스는 배선부 및 저항부를 포함하며, 저항부의 저항은 차폐층 및 배선부에 연결되는 최단 거리의 배선부의 저항보다 크다.
Description
본 출원은 디스플레이 기술 분야에 관한 것으로, 특히 디스플레이 패널 제조 기술 분야, 구체적으로 디스플레이 패널에 관한 것이다.
BSM(Bottom Shield Metal, 바텀 쉴드 메탈) 기술은 기판과 트랜지스터 사이에 금속부를 마련하여 기판의 전하로 인해 트랜지스터에 발생하는 백 채널 현상을 줄여준다.
여기서, BSM 기술에 도입된 복수의 금속부는 일반적으로 주변 트레이스에 연결되어 전압이 가해지지만, 디스플레이 패널의 제조 또는 동작 중에 발생하는 정전기는 복수의 금속부를 통해 주변 트레이스로 전도되고, 주변 트레이스에서 정전기가 지속적으로 축적되었다가 방전되어 디스플레이 패널을 손상시키며 디스플레이 패널의 수율이나 품질을 저하시킨다.
따라서, BSM 기술을 이용하여 제조된 기존 디스플레이 패널은 정전기 축적으로 인해 손상될 위험이 있어 개선이 시급한 실정이다.
본 출원의 실시예는 BSM 기술을 이용하여 제조된 기존 디스플레이 패널의 정전기 축적으로 인한 손상 문제를 해결하기 위한 디스플레이 패널을 제공한다.
본 출원의 실시예는 디스플레이 영역 및 상기 디스플레이 영역을 둘러싸는 비디스플레이 영역을 포함하는 디스플레이 패널을 제공하며, 상기 디스플레이 패널은
기판,
상기 기판 상의 디스플레이 영역 내에 위치하는 박막 트랜지스터층,
상기 기판과 상기 박막 트랜지스터층 사이에 위치하며 상기 디스플레이 영역 내에 위치하는 차폐층,
상기 비디스플레이 영역 내에 위치하며 상기 차폐층과 전기적으로 연결되는 주변 트레이스를 포함하고,
여기서, 상기 주변 트레이스는 배선부 및 저항부를 포함하고, 상기 저항부는 상기 차폐층에 연결되는 제 1 단부와 상기 배선부에 연결되는 제 2 단부를 포함하며, 상기 저항부의 저항은 상기 제 1 단부와 상기 제 2 단부 사이의 최단 거리에 마련된 상기 배선부의 저항보다 크고,
여기서, 상기 저항부는 상기 제 1 단부와 상기 제 2 단부 사이의 거리가 가장 짧은 가상 연결선의 양측 또는 동일측에 마련되며,
여기서, 상기 저항부의 저항률은 상기 배선부의 저항률보다 크다.
일 실시예에서, 상기 저항부는 상기 제 1 단부와 상기 제 2 단부 사이의 거리가 가장 짧은 상기 가상 연결선의 적어도 일측에 만곡된 형태로 마련된다.
일 실시예에서, 상기 저항부와 상기 배선부는 동일한 층에 마련된다.
일 실시예에서, 상기 박막 트랜지스터층은 상기 디스플레이 영역에 위치하는 복수의 박막 트랜지스터를 포함하고, 상기 차폐층은 복수의 상기 트랜지스터와 일대일로 대응하며 중첩되어 마련되는 차폐 블록 및 인접한 2 개의 상기 차폐 블록에 연결된 차폐 트레이스를 포함하며,
여기서, 상기 주변 트레이스의 상기 저항부는 상기 차폐 트레이스와 전기적으로 연결되고 동일한 층에 마련된다.
일 실시예에서, 상기 차폐층은 제 1 방향을 따라 연장되고 제 2 방향을 따라 배열된 복수의 차폐 그룹을 포함하며, 상기 차폐 그룹의 일단은 상기 저항부와 전기적으로 연결되고, 상기 차폐 그룹의 타단은 다른 부분의 상기 저항부와 전기적으로 연결된다.
일 실시예에서, 상기 박막 트랜지스터층은
상기 차폐층의 상기 기판으로부터 멀어지는 측에 위치하는 활성층,
상기 활성층의 상기 기판으로부터 멀어지는 측에 위치하는 제 1 절연층,
상기 제 1 절연층의 상기 기판으로부터 멀어지는 측에 위치하는 게이트층,
상기 게이트층의 상기 기판으로부터 멀어지는 측에 위치하는 제 2 절연층,
상기 제 2 절연층의 상기 기판으로부터 멀어지는 측에 위치하는 소스 및 드레인층을 포함하고,
여기서, 상기 저항부는 상기 활성층과 동일한 층에 마련된 제 1 저항부, 또는, 상기 소스 및 드레인층과 동일한 층에 마련된 제 2 저항부를 포함한다.
본 출원의 실시예는 디스플레이 영역 및 상기 디스플레이 영역을 둘러싸는 비디스플레이 영역을 포함하는 디스플레이 패널을 제공하며, 상기 디스플레이 패널은
기판,
상기 기판 상의 디스플레이 영역 내에 위치하는 박막 트랜지스터층,
상기 기판과 상기 박막 트랜지스터층 사이에 위치하며 상기 디스플레이 영역 내에 위치하는 차폐층,
상기 비디스플레이 영역 내에 위치하며 상기 차폐층과 전기적으로 연결되는 주변 트레이스를 포함하고,
여기서, 상기 주변 트레이스는 배선부 및 저항부를 포함하고, 상기 저항부는 상기 차폐층에 연결되는 제 1 단부와 상기 배선부에 연결되는 제 2 단부를 포함하며, 상기 저항부의 저항은 상기 제 1 단부와 상기 제 2 단부 사이의 최단 거리에 마련된 상기 배선부의 저항보다 크다.
일 실시예에서, 상기 저항부는 상기 제 1 단부와 상기 제 2 단부 사이의 거리가 가장 짧은 가상 연결선의 양측 또는 동일측에 마련된다.
일 실시예에서, 상기 저항부는 상기 제 1 단부와 상기 제 2 단부 사이의 거리가 가장 짧은 상기 가상 연결선의 적어도 일측에 만곡된 형태로 마련된다.
일 실시예에서, 상기 저항부와 상기 배선부는 동일한 층에 마련된다.
일 실시예에서, 상기 박막 트랜지스터층은 상기 디스플레이 영역에 위치하는 복수의 박막 트랜지스터를 포함하고, 상기 차폐층은 복수의 상기 트랜지스터와 일대일로 대응하며 중첩되어 마련되는 차폐 블록 및 인접한 2 개의 상기 차폐 블록에 연결된 차폐 트레이스를 포함하며,
여기서, 상기 주변 트레이스의 상기 저항부는 상기 차폐 트레이스와 전기적으로 연결되고 동일한 층에 마련된다.
일 실시예에서, 상기 차폐층은 제 1 방향을 따라 연장되고 제 2 방향을 따라 배열된 복수의 차폐 그룹을 포함하며, 상기 차폐 그룹의 일단은 상기 저항부와 전기적으로 연결되고, 상기 차폐 그룹의 타단은 다른 부분의 상기 저항부와 전기적으로 연결된다.
일 실시예에서, 상기 저항부의 저항률은 상기 배선부의 저항률보다 크다.
일 실시예에서, 상기 박막 트랜지스터층은
상기 차폐층의 상기 기판으로부터 멀어지는 측에 위치하는 활성층,
상기 활성층의 상기 기판으로부터 멀어지는 측에 위치하는 제 1 절연층,
상기 제 1 절연층의 상기 기판으로부터 멀어지는 측에 위치하는 게이트층,
상기 게이트층의 상기 기판으로부터 멀어지는 측에 위치하는 제 2 절연층,
상기 제 2 절연층의 상기 기판으로부터 멀어지는 측에 위치하는 소스 및 드레인층을 포함하고,
여기서, 상기 저항부는 상기 활성층과 동일한 층에 마련된 제 1 저항부, 또는, 상기 소스 및 드레인층과 동일한 층에 마련된 제 2 저항부를 포함한다.
일 실시예에서, 상기 제 1 저항부의 저항률은 상기 활성층의 저항률과 동일하고, 상기 제 2 저항부의 저항률은 상기 소스 및 드레인층의 저항률과 동일하다.
일 실시예에서, 상기 소스 및 드레인층은
구성 재료에 티타늄을 포함하고 상기 제 1 저항부와 동일한 층에 마련된 제 1 금속층, 및
상기 제 1 금속층의 상기 기판으로부터 멀어지는 측에 위치하며 상기 제 1 금속층과 상이한 구성 재료를 갖는 제 2 금속층을 포함한다.
일 실시예에서, 상기 디스플레이 패널은
상기 저항부와 상기 배선부 사이에 연통되는 비아홀, 및
상기 비아홀에 채워지고 상기 저항부와 상기 배선부를 전기적으로 연결하는 도체부를 더 포함한다.
일 실시예에서, 상기 차폐층의 구성 재료는 상기 주변 트레이스의 구성 재료와 동일하고, 상기 차폐층과 상기 주변 트레이스는 동일한 층에 마련된다.
일 실시예에서, 상기 저항부와 상기 배선부는 서로 다른 층에 마련되고, 기판에 수직인 평면 상의 상기 저항부의 투영은 상기 차폐층이 위치하는 층을 벗어나며, 상기 저항부는 상기 제 1 단부와 상기 제 2 단부 사이의 최단 거리에 마련된 상기 배선부의 양측 또는 동일측에 위치하며 만곡된 형태를 가지는 2 개의 부분을 포함한다.
일 실시예에서, 상기 배선부의 길이는 상기 제 1 단부와 상기 제 2 단부 사이의 최단 거리보다 길다.
본 출원의 실시예에 제공된 디스플레이 패널은 디스플레이 영역 및 상기 디스플레이 영역을 둘러싸는 비디스플레이 영역을 포함하며, 상기 디스플레이 패널은 기판, 상기 기판 상의 디스플레이 영역 내에 위치하는 박막 트랜지스터층, 상기 기판과 상기 박막 트랜지스터층 사이에 위치하며 상기 디스플레이 영역 내에 위치하는 차폐층, 상기 비디스플레이 영역 내에 위치하며 상기 차폐층과 전기적으로 연결되는 주변 트레이스를 포함하고, 상기 주변 트레이스는 배선부 및 저항부를 포함하고, 상기 저항부는 상기 차폐층에 연결되는 제 1 단부와 상기 배선부에 연결되는 제 2 단부를 포함하며, 상기 저항부의 저항은 상기 제 1 단부와 상기 제 2 단부 사이의 최단 거리에 마련된 상기 배선부의 저항보다 크다. 여기서, 본 출원에서는 단위 치수 내 저항부의 저항값을 크게 설정하여 주변 트레이스의 연장 경로의 단위 길이당 저항값을 증가시킴으로써, 주변 트레이스의 총 저항값을 증가시키고 주변 트레이스의 정전기 방지 능력을 향상시키며 디스플레이 패널의 수율이나 품질을 향상시켰다.
본 출원의 기술적 해결방안 및 기타 유익한 효과는 첨부된 도면과 함께 본 출원의 구체적인 실시형태에 대한 상세한 설명을 통하여 명확해질 것이다.
도 1은 본 출원의 실시예에 제공된 디스플레이 패널의 일부 구조를 개략적으로 나타낸 평면도이다.
도 2는 본 출원의 실시예에 제공된 다른 디스플레이 패널의 일부 구조를 개략적으로 나타낸 평면도이다.
도 3은 본 출원의 실시예에 제공된 제 1 디스플레이 패널의 일부 구조를 개략적으로 나타낸 단면도이다.
도 4는 본 출원의 실시예에 제공된 제 2 디스플레이 패널의 일부 구조를 개략적으로 나타낸 단면도이다.
도 5는 본 출원의 실시예에 제공된 제 3 디스플레이 패널의 일부 구조를 개략적으로 나타낸 단면도이다.
도 6은 본 출원의 실시예에 제공된 제 4 디스플레이 패널의 일부 구조를 개략적으로 나타낸 단면도이다.
도 7은 본 출원의 실시예에 제공된 제 5 디스플레이 패널의 일부 구조를 개략적으로 나타낸 단면도이다.
도 1은 본 출원의 실시예에 제공된 디스플레이 패널의 일부 구조를 개략적으로 나타낸 평면도이다.
도 2는 본 출원의 실시예에 제공된 다른 디스플레이 패널의 일부 구조를 개략적으로 나타낸 평면도이다.
도 3은 본 출원의 실시예에 제공된 제 1 디스플레이 패널의 일부 구조를 개략적으로 나타낸 단면도이다.
도 4는 본 출원의 실시예에 제공된 제 2 디스플레이 패널의 일부 구조를 개략적으로 나타낸 단면도이다.
도 5는 본 출원의 실시예에 제공된 제 3 디스플레이 패널의 일부 구조를 개략적으로 나타낸 단면도이다.
도 6은 본 출원의 실시예에 제공된 제 4 디스플레이 패널의 일부 구조를 개략적으로 나타낸 단면도이다.
도 7은 본 출원의 실시예에 제공된 제 5 디스플레이 패널의 일부 구조를 개략적으로 나타낸 단면도이다.
이하, 본 출원의 실시예에서의 도면을 참조하여 본 출원의 실시예에 따른 기술 방안을 명확하고 연속적으로 설명한다. 명맥하게, 설명된 실시예는 본 출원의 전부 실시예가 아니라 일부 실시예이다. 본 출원의 실시예에 기초하여, 당업자가 창조적인 노력 없이 획득한 다른 모든 실시예는 본 출원의 보호 범위에 속할 것이다.
본 출원의 설명에 있어서, "가까운", "연장", "측", "단" 등의 용어가 나타내는 방향 또는 위치 관계는 도면에 도시된 방향 또는 위치 관계에 기초하는 것으로, 이는 본 출원을 쉽게 설명하고 설명을 단순화하기 위한 것이며, 언급된 장치 또는 요소가 특정 방향을 가져야 하고, 특정 방향으로 구성되고 작동해야 한다는 것을 나타내거나 암시하려는 의도가 아니며, 따라서 본 출원에 대한 제한으로 해석되어서는 아니 됨을 이해해야 한다. 또한, "제 1", "제 2" 등의 용어는 설명의 목적으로만 사용되며, 상대적 중요성을 지시 또는 암시하거나 지시된 기술적 특징의 수를 암시하는 것으로 이해되어서는 안된다. 따라서, "제 1", "제 2"로 정의된 특징은 하나 또는 그 이상의 상기 특징을 명시적으로 또는 묵시적으로 포함할 수 있다. 본 출원의 설명에서, "복수"는 달리 명시적으로 그리고 구체적으로 정의되지 않는 한 둘 이상을 의미한다.
본 명세서에서 "실시예"에 대한 언급은 실시예와 관련하여 설명된 특정 특징, 구조 또는 특성이 본 출원의 적어도 하나의 실시예에 포함될 수 있음을 의미한다. 명세서의 다양한 위치에 있는 문구의 출현이 반드시 모두 동일한 실시예를 지칭하는 것은 아니며, 다른 실시예와 상호 배타적인 별도의 또는 대안적인 실시예를 지칭하는 것도 아니다. 본 명세서에 기술된 실시예가 다른 실시예와 결합될 수 있다는 것은 당업자에 의해 명시적으로 그리고 묵시적으로 이해된다.
본 출원의 실시예는 디스플레이 패널을 제공하며, 상기 디스플레이 패널은 하기 실시예 및 하기 실시예의 조합을 포함하나 이에 제한되지 않는다.
일 실시예에서, 도 1 내지 도 5에 도시된 바와 같이, 상기 디스플레이 패널(100)은 디스플레이 영역(A1) 및 상기 디스플레이 영역(A1)을 둘러싸는 비디스플레이 영역(A2)을 포함하며, 상기 디스플레이 패널(100)은 기판(10), 상기 기판(10) 상의 디스플레이 영역(A1) 내에 위치하는 박막 트랜지스터층(20), 상기 기판(10)과 상기 박막 트랜지스터층(20) 사이에 위치하며 상기 디스플레이 영역(A1) 내에 위치하는 차폐층(30), 상기 비디스플레이 영역(A2) 내에 위치하며 상기 차폐층(30)과 전기적으로 연결되는 주변 트레이스(40)를 포함하고, 여기서, 상기 주변 트레이스(40)는 배선부(401) 및 저항부(402)를 포함하고, 상기 저항부(402)는 상기 차폐층(30)에 연결되는 제 1 단부와 상기 배선부(401)에 연결되는 제 2 단부를 포함하며, 상기 저항부(402)의 저항은 상기 제 1 단부와 상기 제 2 단부 사이의 최단 거리에 마련된 상기 배선부(401)의 저항보다 크다. 여기서, 배선부(401)와 저항부(402)의 연결 방향에서 단위 치수 내 상기 저항부(402)의 저항값이 해당 직렬 연결된 상기 배선부(401)의 저항값보다 크다는 것으로 이해할 수 있다.
여기서, 기판(10)은 플렉서블 기판 또는 강성 기판일 수 있고, 플렉서블 기판의 구성 재료는 폴리이미드를 포함할 수 있으나 이에 제한되지 않으며, 강성 기판의 구성 재료는 이산화규소를 포함할 수 있으나 이에 제한되지 않는다. 구체적으로, 도 1 내지 도 5에 도시된 바와 같이, 디스플레이 영역(A1) 내에는 박막 트랜지스터층(20)과 박막 트랜지스터층(20) 상에 위치하는 픽셀층이 마련될 수 있으며, 박막 트랜지스터층(20)은 복수의 트랜지스터(201)를 포함하고, 픽셀층은 복수의 트랜지스터(201)에 일대일로 대응하는 복수의 서브 픽셀을 포함할 수 있으며, 각 서브 픽셀은 해당 트랜지스터(201)와 전기적으로 연결되고, 각 트랜지스터(201)는 해당 서브 픽셀의 발광 상태를 제어하여 디스플레이 패널(100)의 디스플레이 영역(A1)이 화면 디스플레이를 수행할 수 있도록 한다. 물론, 비디스플레이 영역(A2)에는 박막 트랜지스터층(20), 주변 트레이스(40) 및 차폐층(30) 중 적어도 하나와 전기적으로 연결되는 라인 또는 회로가 마련될 수 있다.
유의해야 할 것은, 기판(10)에 존재하는 다수의 분극성 전하는 외부의 영향이나 디스플레이 패널(100)의 내부 전계의 영향을 받기 매우 쉽고, 분극되어 다수의 분극 전하를 형성하며, 기판(10)에서 박막 트랜지스터층(20)에 가까운 측의 다수의 분극 전하가 박막 트랜지스터층(20)에 분극 효과를 가져다 주어, 트랜지스터(201)의 전하 이동에 영향을 미치며 트랜지스터(201)의 동작 신뢰성을 저하시킨다. 이를 바탕으로 본 실시예에서는 기판(10)과 박막 트랜지스터층(20) 사이의 디스플레이 영역(A1) 내에 차폐층(30)이 마련되며, 차폐층(30)은 박막 트랜지스터층(20)의 분극 효과를 감소시켜 박막 트랜지스터의 동작 신뢰성을 향상시킬 수 있다. 예를 들어, 차폐층(30)은 도체 또는 반도체일 수 있고, 박막 트랜지스터층(20)에 대한 분극 효과를 감소시키기 위해 주변 트레이스(40)에 전기적으로 연결되어 차폐 전위가 인가될 수 있다.
구체적으로, 차폐층(30) 및 주변 트레이스(40)에 인가되는 차폐 전위는 제 1 전압과 같을 수 있고, 제 1 전압은 접지 전압과 같지 않으며, 더 나아가, 제 1 전압은 0보다 크되 4.6볼트 이하일 수 있다. 혹은 도 7에 도시된 바와 같이, 차폐층(30) 및 주변 트레이스(40)는 또한 대응하는 트랜지스터(201)의 소스부 또는 드레인부에 전기적으로 연결되어 소스부의 전압 또는 드레인부의 전압이 대응하는 제 1 전압으로서 인가될 수 있으며, 구체적으로, 제 2 접속층(902)은 소스부 또는 드레인부와 전기적으로 연결되고, 주변 트레이스(40)는 차례로 버퍼층(50) 및 제 1 절연층(206)을 관통하는 제 1 도체부(903), 게이트층(203)과 동일한 층에 마련된 제 1 접속층(901), 층간 절연층(208)을 관통하는 제 2 도체부(904), 소스 및 드레인과 동일한 층에 마련된 제 2 접속층(902)을 통해 소스부 또는 드레인부에 전기적으로 연결되어 제 1 전압이 인가될 수 있으며, 차폐층(30)은 주변 트레이스(40)를 통해 소스부 또는 드레인부와 전기적으로 연결되어 제 1 전압이 인가된다. 유의해야 할 것은, 제 1 전압은 접지 전압과 같지 않기 때문에 디스플레이 패널(100)의 제조 또는 동작 중에 발생하는 정전기는 차폐층(30)을 통해 주변 트레이스(40)로 전도되고, 디스플레이 영역(A1)의 투과율에 대한 높은 요구는 차폐층(30)의 크기를 작게 하여, 차폐층(30)이 주변 트레이스(40)로 흐르는 정전기를 줄이도록 많은 정전기를 부담할 수 없으며, 그 결과 주변 트레이스(40)에 정전기가 지속적으로 축적되었다가 방전되어 디스플레이 패널(100)에 손상을 주어 디스플레이 패널의 수율이나 품질을 저하시킨다.
도 1 및 도 2에 도시된 바와 같이, 본 실시예에서, 주변 트레이스(40)는 배선부(401) 및 배선부(401)와 직렬로 연결된 저항부(402)를 포함하고, 저항부(402)의 저항은 제 1 단부와 제 2 단부 사이의 최단 거리에 마련된 배선부(401)의 저항보다 크며, 여기서, "제 1 단부와 제 2 단부 사이의 최단 거리에 마련된 배선부(401)의 저항"은 배선부(401)의 길이가 제 1 단부와 제 2 단부 사이의 최단 거리일 때 대응하는 저항값으로 이해할 수 있고, 즉, 본 실시예의 저항부(402)는 제 1 단부와 제 2 단부 사이의 거리가 가장 짧은 배선부(401)보다 더 큰 저항을 가질 수 있으므로, 형성된 주변 트레이스(40)는 더 큰 저항을 가질 수 있음을 이해할 수 있다. 혹은, 연결 방향에서 단위 치수 내 저항부(402)의 저항값이 해당 직렬 연결된 배선부(401)의 저항값보다 크다는 것으로 이해할 수 있으며, 여기서, 각각의 연결 방향은 하나의 저항부(402) 및 적어도 하나의 배선부(401)에 해당하고, 각 저항부(402)가 해당 연결 방향으로 적어도 하나의 배선부(401)와 연결되어 있다는 것으로 이해할 수 있으며, 물론, 저항부(402)가 직렬로 연결되지 않은 배선부(401)도 존재하는 데, 이때 위에서 언급한 "연결 방향"은 존재하지 않고, 즉, 주변 트레이스(40)의 연장 경로의 길이가 실질적으로 변하지 않는다는 전제 하에, 본 실시예에서는 연결 방향에서 단위 치수 내 저항부(402)의 저항값을 증가시킴으로써, 저항부(402)를 포함하는 주변 트레이스(40)의 연장 경로의 단위 길이당 저항값이 저항부(402)를 포함하지 않는 주변 트레이스(40)의 연장 경로의 단위 길이당 저항값보다 커지게 되며, 따라서 비디스플레이 영역(A2) 내에 위치하는 주변 트레이스(40)의 총 저항값이 증가하고, 주변 트레이스(40)의 정전기 방지 능력이 향상되어 디스플레이 패널(100)의 수율이나 품질이 향상된다.
일 실시예에서, 도 1 및 도 2에 도시된 바와 같이, 상기 차폐 그룹(301)의 일단은 상기 저항부(402)와 전기적으로 연결되고, 상기 차폐 그룹(301)의 타단은 다른 부분의 상기 저항부와 전기적으로 연결된다. 유의해야 할 것은, 전류에 대한 도체의 방해 효과를 해당 도체의 저항이라고 하며, 도체의 자유 전하는 전계력의 작용하에 일정한 방향으로 규칙적으로 이동하여 전류를 형성하는 데, 즉, 도체의 저항값이 클 수록 정전기에 대한 방해 효과가 크다는 것으로 이해할 수 있다. 구체적으로, 복수의 차폐 그룹(301)을 전체적으로 취하고, 비디스플레이 영역(A2) 내에 위치한 주변 트레이스(40)는 차폐층(30)에 전기적으로 연결되며, 본 실시예에서, 주변 트레이스(40)의 복수의 저항부(402)는 분산되어 차폐층(30)의 양단에 각각 연결되고, 즉, 복수의 저항부(402)는 비디스플레이 영역(A2)의 대향하여 마련된 2 개의 영역에 분산되어 있어 주변 트레이스(40)에서 "전류에 대한 방해 효과가 큰" 저항부(402)의 분포가 보다 균일하며, 저항부(402)가 비디스플레이 영역(A2)의 한 영역에 집중되어 비디스플레이 영역(A2)의 다른 영역에 위치한 주변 트레이스(40)의 저항이 낮아져 더 많은 정전기를 차단할 수 없어 방전을 일으키고 디스플레이 패널(100)을 손상시키는 것을 방지할 수 있음을 이해할 수 있다.
유의해야 할 것은, 본 출원에서는 주변 트레이스(40)의 연장 경로를 제한하지 않으며, "비디스플레이 영역(A2) 내에 위치" 및 "차폐층(30)과 전기적으로 연결됨"의 요건을 만족하기만 하면 되고, 예를 들어, 도 1 및 도 2에 도시된 바와 같이, 여기서는 차폐층(30)의 좌측, 하측, 우측 둘레에 주변 트레이스(40)가 마련되는 것을 예로 들어 설명한다. 또한, 차폐층(30)의 좌측에 위치하는 주변 트레이스(40)는 차폐층(30)의 좌측에 연결될 수 있고, 차폐층(30)의 우측에 위치하는 주변 트레이스(40)는 차폐층(30)의 우측에 연결될 수 있으며, 차폐층(30)의 좌측에 위치하는 주변 트레이스(40)와 차폐층(30)의 우측에 위치하는 주변 트레이스(40)는 차폐층(30)의 하측에 연결될 수 있다. 더 나아가, 차폐층(30)의 좌측 또는 우측에 위치하는 주변 트레이스(40)의 경우, 메인 트레이스, 복수의 차폐 그룹(301)에 일대일로 대응하는 복수의 분기 트레이스를 포함하며, 각 분기 트레이스의 일단은 해당 차폐 그룹(301)과 전기적으로 연결되고, 각 분기 트레이스의 타단은 디스플레이 패널(100)의 가장자리 부근의 해당 메인 트레이스와 전기적으로 연결되며, 각 분기 트레이스는 하나의 저항부(402) 및 저항부(402)의 적어도 일단과 직렬로 연결된 배선부(401)를 포함한다. 상술한 바와 결합하여, 동일한 메인 트레이스에 포함되는 저항부(402)와 배선부(401)의 경우, 연결 방향은 제 1 방향(D1)과 평행한다.
일 실시예에서, 도 1 및 도 3에 도시된 바와 같이, 상기 저항부(402)는 상기 제 1 단부와 상기 제 2 단부 사이의 거리가 가장 짧은 가상 연결선의 양측 또는 동일측에 마련된다. 예를 들어, 상기 저항부(402)가 상기 제 1 단부와 상기 제 2 단부 사이의 거리가 가장 짧은 상기 가상 연결선의 동일한 측에 위치하는 경우, 상기 저항부(402)는 저항을 증가시키기 위해 만곡된 형태나 제 1 방향(D1)과 평행하지 않은 직선 형태로 마련될 수 있다. 다른 예로, 도 1에 도시된 바와 같이, 상기 저항부(402)가 상기 제 1 단부와 상기 제 2 단부 사이의 거리가 가장 짧은 상기 가상 연결선의 양측에 위치하는 경우, 상기 제 1 단부와 상기 제 2 단부 사이의 거리가 가장 짧은 상기 가상 연결선(1)의 양측에 있는 상기 저항부(402)의 두 부분 사이의 연결선이 적어도 제 2 방향(D2)으로 투영을 가져 저항을 증가시키므로, 여기서는 상기 저항부(402)의 상기 제 1 단부와 상기 제 2 단부 사이의 거리가 가장 짧은 상기 가상 연결선의 동일한 측에 위치하는 부분이 제 1 방향(D1)과 평행한 직선 형태로 마련되는지 여부를 한정하지 않는다.
일 실시예에서, 상기 저항부(402)는 상기 제 1 단부와 상기 제 2 단부 사이의 거리가 가장 짧은 상기 가상 연결선의 적어도 일측에 만곡된 형태로 위치한다. 구체적으로, 여기서는 저항부(402)가 제 1 단부와 제 2 단부 사이의 거리가 가장 짧은 가상 연결선의 양측에 분포된 것을 예로 들어 설명하되, 상기 저항부(402)는 서로 연결된 복수의 서브 저항부(4021)를 포함하고, 상기 서브 저항부(4021)는 만곡된 형태를 가지며, 여기서 서브 저항부(4021)의 만곡 방향 및 복수의 서브 저항부(4021)의 배열 방향을 한정하지 않고, 상술한 바와 결합하여, 서브 저항부(4021)의 만곡 방향은 제 2 방향(D2)과 평행할 수 있으며, 만곡된 형태를 가지는 복수의 서브 저항부(4021)는 제 1 방향(D1)을 따라 배열될 수 있다.
제 1 방향(D1)에서 비디스플레이 영역(A2)의 크기가 일정한 조건하에서, 본 실시예에서는 저항부(402)의 연장 경로가 제 2 방향(D2)으로 왕복 이동하므로 저항부(402)의 전체 길이가 더 길어질 수 있으며, 주변 트레이스(40)의 각 부분의 구성 재료가 동일할 때 저항부(402)의 저항값은 더 커지므로 전술한 "연결 방향(제 1 방향(D1)에 평행)에서 단위 치수 내 저항부(402)의 저항값이 해당 직렬 연결된 배선부(401)의 저항값보다 크다"가 실현되는 것을 이해할 수 있다.
더 나아가, 각 저항부(402)에서 서로 연결되는 복수의 서브 저항부(4021)의 형상 및 개수는 동일할 수 있으며, 즉, 복수의 저항부(402)의 형상 및 크기는 동일할 수 있고, 즉, 복수의 저항부(402)는 정전기를 수용하고 차단하는 동일한 능력을 가지며, 주변 트레이스(40)에서 복수의 저항부(402)가 균일하게 분포될 때, 상기 배열은 저항부(402)가 마련된 주변 트레이스(40) 부분의 정전기 수용 및 차단 능력을 더욱 균일화할 수 있으며, 서로 다른 저항부(402)가 정전기를 수용하고 차단하는 능력의 차이가 커서 주변 트레이스(40) 중 일부의 저항이 작아 더 많은 정전기를 차단할 수 없어 방전을 일으키고 디스플레이 패널(100)에 손상을 주는 위험을 줄일 수 있다.
일 실시예에서, 도 1 및 도 3에 도시된 바와 같이, 상기 저항부(402)와 상기 배선부(401)는 동일한 층에 마련된다. 본 실시예에서, 저항부(402)와 배선부(401)는 동일한 층에 마련되어 디스플레이 패널(100)의 두께가 추가로 증가하는 것을 방지함을 이해할 수 있다. 더 나아가, 상기 저항부(402)의 구성 재료는 상기 배선부(401)의 구성 재료와 동일하며, 여기서, 저항부(402)와 배선부(401)는 동시에 제조되거나 나아가서는 일체로 형성되어 공정을 절약할 수 있고, 상술한 바와 결합하여, 즉, 서로 연결되는 만곡된 형태의 복수의 서브 저항부(4021) 및 복수의 서브 저항부(4021)와 연결되는 배선부(401)를 동일한 공정을 통해 형성하여 주변 트레이스(40)를 한번에 형성할 수 있다.
상술한 바와 결합하여, "주변 트레이스(40)의 각 부분의 구성 재료가 동일할 때 저항부(402)의 저항값이 더 크다", 즉, 본 실시예에서는 "저항부(402)가 서로 연결되는 만곡된 형태의 복수의 서브 저항부(4021)를 포함함"에 기초하여, 저항부(402)의 저항값을 크게 할 수 있음을 이해할 수 있다. 구체적으로, 저항부(402)의 구성 재료 및 배선부(401)의 구성 재료는 도체 재료 및 반도체 재료일 수 있으나 이에 제한되지 않고, 도체 재료는 금속 단체를 포함할 수 있으나 이에 제한되지 않으며, 반도체 재료는 규소 단체, 산화물 및 규소 원소 함유 산화물을 포함할 수 있으나 이에 제한되지 않고, 여기서 금속 단체는 몰리브덴 및 티타늄일 수 있으나 이에 제한되지 않는다.
일 실시예에서, 도 1 및 도 3에 도시된 바와 같이, 상기 차폐층(30)의 구성 재료는 상기 주변 트레이스(40)의 구성 재료와 동일하고, 상기 차폐층(30)과 상기 주변 트레이스(40)는 동일한 층에 마련된다. 구체적으로, 차폐층(30)의 구성 재료 및 주변 트레이스(40)의 구성 재료는 도체 재료 및 반도체 재료일 수 있으나 이에 제한되지 않고, 도체 재료는 금속 단체를 포함할 수 있으나 이에 제한되지 않으며, 반도체 재료는 규소 단체 및 규소 원소 함유 산화물을 포함할 수 있으나 이에 제한되지 않고, 여기서 금속 단체는 몰리브덴일 수 있으나 이에 제한되지 않는다.
본 실시예에서, 차폐층(30)과 주변 트레이스(40)는 동일한 층에 마련되어 디스플레이 패널(100)의 두께가 추가로 증가하는 것을 방지할 수 있으며, 더 나아가, 차폐층(30)과 주변 트레이스(40)는 동시에 제조되거나 나아가서는 일체로 형성되어 공정을 절약할 수 있고, 즉, 서로 연결되는 만곡된 형태의 복수의 서브 저항부(4021), 복수의 서브 저항부(4021)에 연결되는 배선부(401), 그리고 서로 연결되고 양단이 주변 트레이스(40)에 연결되는 복수의 차폐부를 동일한 공정을 통해 형성하여 주변 트레이스(40) 및 차폐층(30)을 한번에 형성할 수 있음을 이해할 수 있다.
일 실시예에서, 상기 배선부(401)의 길이는 상기 제 1 단부와 상기 제 2 단부 사이의 최단 거리보다 길다. 상술한 바와 결합하여, 주변 트레이스(40)는 배선부(401) 및 배선부(401)와 직렬로 연결된 저항부(402)를 포함하고, 각각의 저항부(402)는 해당 연결 방향으로 적어도 하나의 배선부(401)와 직렬로 연결되며, 저항부(402)가 직렬로 연결되지 않은 배선부(401)도 존재하는 데, 여기서 상기 배선부(401)가 연장 방향으로 만곡하게 마련된 것으로 이해할 수 있으며, 즉, 연장 방향으로 만곡하게 마련된 배선부(401)는 저항부(402)가 직렬로 연결되거나 연결되지 않은 배선부(401)를 의미할 수 있다.
구체적으로, 도 1 및 도 2에 도시된 바와 같이, 배선부(401)는 제 1 방향(D1)을 따라 연장되는 부분과 제 2 방향(D2)을 따라 연장되는 부분을 포함하고, 배선부(401)는 연장 방향으로 만곡하게 마련되며, 여기서는 배선부(401)의 각 부분의 만곡 방향을 제한하지 않고, 예를 들어, 배선부(401)에서 제 1 방향(D1)을 따라 연장되는 부분은 제 2 방향(D2)으로 만곡될 수 있으나 이에 제한되지 않으며, 즉, 제 1 방향(D1)으로 비선형으로 마련됨을 의미하고, 제 2 방향(D2)을 따라 연장되는 부분은 제 1 방향(D1)으로 만곡될 수 있으나 이에 제한되지 않으며, 즉, 제 2 방향(D2)으로 비선형으로 마련됨을 의미한다. 제 1 방향(D1) 및 제 2 방향(D2)에서 비디스플레이 영역(A2)의 크기가 일정한 조건하에서, 본 실시예에서는 배선부(401)가 임의의 방향으로 만곡하게 마련되어 배선부(401)의 전체 길이를 길게 할 수 있어 배선부(401)의 저항값이 커지며, 따라서 배선부(401)에서 정전기를 수용할 수 있는 경로가 증가하거나, 정전기에 대한 배선부(401)의 차단 능력이 증가하여, 주변 트레이스(40)의 전반적인 정전기 방지 능력이 향상되어 디스플레이 패널(100)의 수율이나 품질이 향상됨을 이해할 수 있다.
일 실시예에서, 상기 차폐 그룹(301)은 연장 방향으로 만곡하게 마련된다. 구체적으로, 상술한 바와 결합하여, 각각의 차폐 그룹(301)은 제 1 방향(D1)을 따라 배열된 복수의 트랜지스터(201)와 대향하여 마련될 수 있고, 각 차폐 그룹(301)에 연결된 복수의 차폐부는 대응하는 복수의 트랜지스터(201)와 일대일로 대응될 수 있으며, 각각의 차폐부는 대응하는 트랜지스터(201)와 대향하여 마련될 수 있고, 즉, 차폐 그룹(301)은 제 1 방향(D1)을 따라 연장된다.
구체적으로, 차폐 그룹(301)은 연장 방향으로 만곡하게 마련되며, 여기서는 차폐 그룹(301)의 각 부분의 만곡 방향을 제한하지 않고, 예를 들어 차폐 그룹(301)은 제 2 방향(D2)으로 만곡될 수 있으나 이에 제한되지 않으며, 즉, 차폐 그룹(301)이 제 1 방향(D1)으로 비선형으로 마련됨을 의미한다. 제 1 방향(D1)에서 디스플레이 영역(A1)의 크기가 일정한 조건하에서, 본 실시예에서는 차폐 그룹(301)이 임의의 방향으로 만곡하게 마련되어 차폐 그룹(301)의 전체 길이를 길게 할 수 있어 차폐 그룹(301)의 저항값이 커지며, 따라서 차폐층(30)에서 정전기를 수용할 수 있는 경로가 증가하거나, 정전기에 대한 차폐층(30)의 차단 능력이 증가하여, 차폐층(30) 및 주변 트레이스(40)의 전반적인 정전기 방지 능력이 향상되어 디스플레이 패널(100)의 수율이나 품질이 향상됨을 이해할 수 있다.
일 실시예에서, 도 2, 도 4 및 도 5에 도시된 바와 같이, 상기 저항부(402)와 상기 배선부(401)는 서로 다른 층에 마련되고, 상기 저항부(402)의 저항률은 상기 배선부(401)의 저항률보다 크다. 구체적으로, 여기서 저항부(402)의 형상 및 배선부(401)의 형상을 한정하지 않으며, 저항부(402)의 구성 재료 및 배선부(401)의 구성 재료도 한정하지 않고, 여기서 저항률은 직선화 후 길이가 1미터이고 단면적이 1제곱미터인 도체의 저항으로 이해할 수 있으며, 온도, 압력 및 자기장과 같은 외부 요인이 동일할 때 저항부(402)의 저항률이 배선부(401)의 저항률보다 크다고 볼 수 있다.
저항부(402)의 형상 및 크기가 배선부(401)의 형상 및 크기와 동일할 때, 본 실시예에서, 저항부(402)의 저항률은 배선부(401)의 저항률보다 커서 전술한"연결 방향(제 1 방향(D1)에 평행)에서 단위 치수 내 저항부(402)의 저항값이 해당 직렬 연결된 배선부(401)의 저항값보다 크다"가 실현될 수 있음을 이해할 수 있다. 물론, 저항부(402)의 저항률이 배선부(401)의 저항률보다 크다는 전제 하에, 저항부(402)의 파라미터와 배선부(401)의 파라미터를 합리적으로 설정하여 "연결 방향(제 1 방향(D1)에 평행)에서 단위 치수 내 저항부(402)의 저항값이 해당 직렬 연결된 배선부(401)의 저항값보다 크다"가 실현될 수도 있으며, 본 실시예에서는 "저항부(402)의 저항률이 배선부(401)의 저항률보다 크다"가 "연결 방향(제 1 방향(D1)에 평행)에서 단위 치수 내 저항부(402)의 저항값이 해당 직렬 연결된 배선부(401)의 저항값보다 크다"를 실현하는 데 도움이 된다는 것을 강조하는 것을 목적으로 한다.
일 실시예에서, 도 1, 도 2, 도 4 및 도 5에 도시된 바와 같이, 상기 박막 트랜지스터층(20)은 상기 디스플레이 영역(A1)에 위치하는 복수의 박막 트랜지스터(201)를 포함하고, 상기 차폐층(30)은 복수의 상기 트랜지스터(201)와 일대일로 대응하며 중첩되어 마련되는 차폐 블록 및 인접한 2 개의 상기 차폐 블록에 연결되는 차폐 트레이스를 포함한다. 여기서, 상기 주변 트레이스(40)의 상기 저항부(402)는 상기 차폐 트레이스와 전기적으로 연결되고 동일한 층에 마련된다. 구체적으로, 상기 차폐층(30)은 제 1 방향(D1)을 따라 연장되고 제 2 방향(D2)을 따라 배열된 복수의 차폐 그룹(301)을 포함할 수 있으며, 각 상기 차폐 그룹(301)의 적어도 일단은 상기 저항부(402)에 전기적으로 연결되고, 상기 저항부(402)와 상기 박막 트랜지스터층(20)은 동일한 층에 마련되며, 차폐 트레이스는 박막 트랜지스터층(20) 중 적어도 하나의 층과 동일한 층에 마련될 수 있다.
여기서, 제 1 방향(D1)은 디스플레이 패널(100)의 제 1 변과 평행하고, 제 2 방향(D2)은 디스플레이 패널(100)의 제 2 변과 평행하며, 제 1 방향(D1)은 제 2 방향(D2)과 수직인 것을 예로 들어 설명한다. 구체적으로, 도 4 및 도 5에 도시된 바와 같이, 박막 트랜지스터층(20)의 복수의 트랜지스터(201)는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 어레이 형태로 배열될 수 있으며, 상술한 바와 결합하여, 각각의 차폐 그룹(301)은 제 1 방향(D1)을 따라 배열된 복수의 트랜지스터(201)와 대향하여 마련될 수 고, 더 나아가, 각각의 차폐 그룹(301)은 전기적으로 연결된 복수의 차폐부를 포함할 수 있으며, 각각의 차폐부는 대응하는 트랜지스터(201)와 대향하여 마련될 수 있다. 구체적으로, 각각의 차폐 그룹(301)은 동일한 행에 위치하는 복수의 트랜지스터(201)에 대향하여 마련될 수 있으며, 더 나아가, 각각의 차폐 블록은 대응하는 트랜지스터(201) 행에서 대응하는 트랜지스터(201)에 대향하여 마련될 수 있고, 차폐 트레이스의 폭은 차폐 블록의 폭보다 작거나 같을 수 있으며, 비디스플레이 영역(A2)에 가까운 복수의 차폐 블록의 경우, 대응하는 차폐 트레이스를 통해 주변 트레이스(40)와 연결될 수 있음을 이해할 수 있다.
구체적으로, 연결 방향에서 단위 치수 내 저항부(402)의 저항값이 더 크고, 즉, 연결 방향의 동일한 치수 하에서, 저항부(402)의 저항값이 배선부(401)의 저항값보다 크므로, 본 실시예에서, 각각의 차폐 그룹(301)의 적어도 일단은 저항부(402)와 전기적으로 연결되어, 연장 방향으로의 복수의 차폐 그룹(301)의 저항값을 증가시킬 수 있으며, 저항부(402)의 분포를 분산시킴으로써, 차폐 그룹(301) 중 하나의 연장 방향의 저항값이 상대적으로 작아서 많은 정전기가 축적되고 방전되는 것이 방지되고 주변 트레이스(40)의 정전기 방지 능력이 향상되며 디스플레이 패널(100)의 수율이나 품질이 향상됨을 이해할 수 있다.
또한, 상기 저항부(402)의 구성 재료, 차폐 트레이스의 구성 재료 및 상기 박막 트랜지스터층(20)에서 차폐 트레이스와 동일한 층에 마련되는 필름층의 구성 재료는 동일하다. 여기서, 본 실시예는 저항부(402)의 저항률이 배선부(401)의 저항률보다 큰 한, 저항부(402) 및 박막 트랜지스터층(20)에서 동일한 층에 마련되고 동일한 구성 재료를 갖는 필름층을 제한하지 않는다. 본 실시예에서, 저항부(402)와 박막 트랜지스터층(20)은 동일한 층에 마련되어 디스플레이 패널(100)의 두께가 추가로 증가하는 것을 방지할 수 있으며, 더 나아가, 저항부(402)와 박막 트랜지스터층(20)은 동시에 제조되어 공정을 절약할 수 있고, 즉, 비디스플레이 영역(A2) 내에 위치하는 저항부(402)와 디스플레이 영역(A1) 내에 위치하는 박막 트랜지스터층(20)의 대응하는 필름층을 동일한 공정을 통해 형성하여 저항부(402) 및 박막 트랜지스터층(20)의 대응하는 필름층을 한번에 형성할 수 있음을 이해할 수 있다.
구체적으로, 상술한 내용과 결합하여, "저항부(402)의 저항률은 배선부(401)의 저항률보다 크다", 즉, 본 실시예에서는 "저항부(402)의 구성 재료가 박막 트랜지스터층(20)의 구성 재료와 동일"함으로써 저항부(402)의 구성 재료가 배선부(401)의 구성 재료와 달라질 수 있으며, 더 나아가 박막 트랜지스터층(20)의 구성요소 중 하나의 부품의 구성 재료를 선택하여 저항부(402)를 제조함으로써 저항부(402)의 저항률이 상대적으로 크다.
일 실시예에서, 도 4 및 도 5에 도시된 바와 같이, 상기 박막 트랜지스터층(20)은 게이트층(203), 상기 게이트층(203)의 상기 기판(10)에 가깝거나 멀리 떨어진 측에 위치하는 활성층(202), 상기 게이트층(203)과 상기 활성층(202) 사이에 위치하는 제 1 절연층(206), 상기 활성층(202)의 상기 기판(10)으로부터 멀어지는 측에 위치하고 상기 활성층(202)과 전기적으로 연결되며 상기 게이트층(203)과 절연된 소스 및 드레인층을 포함하고, 여기서, 도 4에 도시된 바와 같이, 상기 저항부(402)와 상기 활성층(202)은 동일한 층에 마련되거나, 혹은 도 5에 도시된 바와 같이, 상기 저항부(402)와 상기 소스 및 드레인층은 동일한 층에 마련된다.
구체적으로, 본 실시예에서는 박막 트랜지스터층(20)이 복수의 탑 게이트 구조 또는 바텀 게이트 구조의 트랜지스터로 형성된 것에 대해 제한하지 않고, 여기서 탑 게이트 구조의 트랜지스터를 예로 들어 설명하며, 즉, 게이트층(203)은 활성층(202)의 기판(10)으로부터 멀어지는 측에 위치한다. 구체적으로, 상술한 내용과 결합하여, 박막 트랜지스터층(20)의 각 박막 트랜지스터(201)는 활성층(202), 활성층(202)의 기판(10)으로부터 멀어지는 측에 위치하는 게이트층(203), 게이트층(203)의 기판(10)으로부터 멀어지는 측에 위치하는 소스 및 드레인층을 포함할 수 있으며, 소스 및 드레인층은 활성층(202)의 일 단부와 대향하여 마련되고 전기적으로 연결된 소스부(204), 및 활성층(202)의 일 단부와 대향하여 마련되고 전기적으로 연결된 드레인부(205)를 포함한다. 또한, 디스플레이 패널(100)은 활성층(202)과 게이트층(203) 사이에 위치하고 활성층(202)을 덮는 제 1 절연층(206), 게이트층(203)의 기판(10)으로부터 멀어지는 측을 덮는 제 2 절연층(207), 제 2 절연층(207)의 기판(10)으로부터 멀어지는 측을 덮는 층간 절연층(208)을 더 포함한다. 즉, 상기 박막 트랜지스터층(20)은 상기 차폐층(30)의 상기 기판(10)으로부터 멀어지는 측에 위치하는 활성층(202), 상기 활성층(202)의 상기 기판(10)으로부터 멀어지는 측에 위치하는 제 1 절연층(206), 상기 제 1 절연층(206)의 상기 기판(10)으로부터 멀어지는 측에 위치하는 게이트층(203), 상기 게이트층(203)의 상기 기판(10)으로부터 멀어지는 측에 위치하는 제 2 절연층(207), 상기 제 2 절연층(207)의 상기 기판(10)으로부터 멀어지는 측에 위치하는 소스 및 드레인층을 포함하며, 여기서, 상기 저항부(402)는 상기 활성층(202)과 동일한 층에 마련된 제 1 저항부, 또는 상기 소스 및 드레인층과 동일한 층에 마련된 제 2 저항부를 포함한다.
여기서, 활성층(202)의 구성 재료는 비정질 규소 및 다결정 규소 중 적어도 하나를 포함할 수 있고, 다결정 규소는 저온 폴리실리콘을 포함할 수 있으며, 더 나아가, 활성층(202)의 구성 재료는 산화물을 더 포함할 수 있다. 구체적으로, 예를 들어 저온 폴리실리콘 기술를 사용하여 활성층(202)을 제조하면 더 높은 전자 이동도를 가질 수 있으므로, 박막 트랜지스터(201)가 해당 픽셀을 충전할 때 더 큰 구동 전류를 생성하여 충전 속도를 향상시킬 수 있다. 예를 들어 비정질 규소 또는 산화물로 이루어진 활성층(202)은 낮은 누설 전류를 가질 수 있어 박막 트랜지스터(201)의 전류 누설이 노광 상태에서 신호를 교란하는 것을 방지할 수 있다. 구체적으로, 예를 들어 활성층(202)의 구성 재료가 비정질 규소를 포함하는 경우, 소스 및 드레인층과 전기적으로 연결된 활성층(202)의 양단에 입자가 도핑되어 2 개의 불순물 영역을 형성할 수 있으며, 도핑 입자는 인 이온을 포함할 수 있고, 불순물 영역 내의 도핑 입자의 농도는 실제 상황에 따라 설정될 수 있다. 예를 들어 활성층(202)의 구성 재료가 산화물을 포함하는 경우, 불순물 영역을 형성하기 위해 도핑 입자를 마련하는 것을 피할 수 있다.
또한, 상술한 내용에 기초하여, 도 4에 도시된 바와 같이, 상기 제 1 저항부의 저항률은 상기 활성층(202)의 저항률과 동일하고, 상기 제 2 저항부의 저항률은 상기 소스 및 드레인층의 저항률과 동일하다. 구체적으로, 상기 활성층(202)과 동일한 층에 마련되는 제 1 저항부의 경우, 제 1 저항부 및 활성층(202)은 동일한 재료로 동시에 제조될 수 있으며, 상술한 바에 따르면, 활성층(202)의 구성 재료는 반도체 재료, 즉 제 1 저항부의 구성 재료는 반도체 재료이므로, 반도체 재료는 활성층(202)의 구성 재료에 대한 위의 설명을 참조할 수 있고, 배선부(401)의 구성 재료는 일반적으로 도체 재료이며, 즉 제 1 저항부의 저항률은 상대적으로 클 수 있다. 구체적으로, 차폐층(30)과 박막 트랜지스터층(20) 사이에는 버퍼층(50)이 마련될 수 있으며, 버퍼층(50)이 형성된 후, 비디스플레이 영역(A2) 내에 위치하는 저항부(402)와 디스플레이 영역(A1) 내에 위치하는 활성층(202)을 동일한 공정을 통해 형성하여 저항부(402)와 활성층(202)을 한번에 형성할 수 있다.
일 실시예에서, 도 5에 도시된 바와 같이, 상기 소스 및 드레인층은 구성 재료에 티타늄을 포함하는 제 1 금속층, 및 상기 제 1 금속층의 상기 기판(10)으로부터 멀어지는 측에 위치하며 상기 제 1 금속층과 상이한 구성 재료를 갖는 제 2 금속층을 포함한다. 더 나아가, 상기 저항부(402)와 상기 제 1 금속층은 동일한 층에 마련된다. 여기서, 제 2 금속층의 구성 재료는 알루미늄을 포함할 수 있으며, 또한, 소스 및 드레인층은 제 2 금속층의 기판(10)으로부터 멀어지는 측에 위치하는 제 3 금속층을 더 포함할 수 있고, 제 3 금속층의 구성 재료는 제 1 금속층의 구성 재료와 동일할 수 있다.
구체적으로, 제 1 절연층(206), 제 2 절연층(207) 및 층간 절연층(208)에 제 1 비아홀이 마련될 수 있으며, 소스 및 드레인층은 층간 절연층(208)의 기판(10)으로부터 멀어지는 측으로부터 제 1 비아홀을 통해 활성층(202)과 접촉하도록 연장될 수 있고, 상술한 내용과 결합하여, 제 1 금속층은 층간 절연층(208)의 기판(10)으로부터 멀어지는 측으로부터 제 1 비아홀을 통해 활성층(202)과 접촉하도록 연장될 수 있으며, 제 2 금속층 및 제 3 금속층은 제 1 금속층 상에 차례로 형성될 수 있다.
도 5에 도시된 바와 같이, 본 실시예에서, 티타늄으로 이루어진 제 1 금속층 및 저항부(402)는 티타늄으로 이루어진 차폐층(30) 및 배선부(401)보다 더 높은 저항률을 가질 수 있어, "연결 방향에서 단위 치수 내의 상기 저항부(402)의 저항값이 해당 직렬 연결된 상기 배선부(401)의 저항값보다 크다"를 실현하는 데 도움이 되고, 한편, 제 1 금속층과 저항부(402)는 동시에 제조되어 공정을 절약하고 디스플레이 패널(100)의 두께가 추가로 증가하는 것을 피할 수 있으며, 층간 절연층(208)이 형성된 후, 비디스플레이 영역(A2) 내에 위치하는 저항부(402), 디스플레이 영역(A1) 내에 위치하는 복수의 소스부(204) 및 복수의 드레인부(205)를 동일한 공정을 통해 형성하여 저항부(402)와 소스 및 드레인층을 한번에 형성할 수 있음을 이해할 수 있다.
일 실시예에서, 도 4 및 도 5에 도시된 바와 같이, 상기 디스플레이 패널(100)은 상기 저항부(402)와 상기 배선부(401) 사이에 연통되는 제 2 비아홀, 및 상기 제 2 비아홀에 채워지고 상기 저항부(402)와 상기 배선부(401)를 전기적으로 연결하는 도체부(60)를 더 포함한다. 유의해야 할 것은, 상술한 내용과 결합하여, 저항부(402)와 박막 트랜지스터층(20)이 동일한 층에 마련될 때, 배선부(401)는 일반적으로 차폐층(30)과 동일한 층에 마련되므로 저항부(402) 및 직렬 연결된 배선부(401)는 서로 다른 층에 마련된다.
예를 들어 도 4에 도시된 바와 같이, 저항부(402)와 활성층(202)이 동일한 층에 마련되는 경우, 제 2 비아홀은 버퍼층(50)을 관통하여 저항부(402)와 배선부(401)를 연통할 수 있고, 제 2 비아홀에 채워진 도체부(60)는 버퍼층(50) 상부에 위치한 저항부(402)와 버퍼층(50) 하부에 위치한 배선부(401)를 전기적으로 연결할 수 있으며, 다른 예로, 도 5에 도시된 바와 같이, 저항부(402)가 소스부(204) 및 드레인부(205)와 동일한 층에 마련되는 경우, 제 2 비아홀은 버퍼층(50), 제 1 절연층(206), 제 2 절연층(207) 및 층간 절연층(208)을 관통하여 저항부(402)와 배선부(401)를 연통할 수 있고, 제 2 비아홀에 채워진 도체부(60)는 층간 절연층(208) 상부의 저항부(402)와 버퍼층(50) 하부의 배선부(401)를 전기적으로 연결할 수 있음을 이해할 수 있다.
일 실시예에서, 도 6에 도시된 바와 같이, 상기 저항부(402)와 상기 배선부(401)는 서로 다른 층에 마련되고, 기판(10)에 수직인 평면 상의 상기 저항부(402)의 투영은 상기 차폐층(30)이 위치하는 층을 벗어나며, 상기 저항부(402)는 기판(10)에 수직인 평면에서 상기 제 1 단부와 상기 제 2 단부 사이의 거리가 가장 짧은 상기 배선부(401)의 양측 또는 동일측에 위치하며 만곡된 형태를 가지는 2 개의 부분을 포함한다. 구체적으로, 도 6에 도시된 바와 같이, 여기서 저항부(402)가 제 1 단부와 제 2 단부 사이의 거리가 가장 짧은 배선부(401)의 상부에 위치하는 2 개의 부분(4021)을 포함하는 것을 예로 들어 설명하며, 상술한 내용과 결합하여, 복수의 저항부(402)와 배선부(401) 사이의 연결은 도체부(60)에 의해 실현될 수 있다.
구체적으로, 도 1을 참조하면, 주변 트레이스(40)의 저항부(402)는 기판(10)에 평행한 평면에서 만곡하게 연장되며, 이로써 저항부(402)의 전체 길이를 길게 할 수 있다. 유사하게, 본 실시예에서, 저항부(402)는 기판(10)에 수직인 평면 상에서 만곡하게 연장되며, 이 또한 저항부(402)의 전체 길이를 길게 할 수 있고, 주변 트레이스(40)의 각 부분의 구성 재료가 동일할 때, 저항부(402)의 저항값이 더 커지므로 전술한 "연결 방향(제 1 방향(D1)에 평행)에서 단위 치수 내 저항부(402)의 저항값이 해당 직렬 연결된 배선부(401)의 저항값보다 크다"를 실현하게 된다. 구체적으로, 본 실시예에서는 기판(10)에 수직인 평면 상의 저항부(402)의 투영이 차폐층(30)이 위치하는 층을 벗어나는 부분이 디스플레이 패널(100)에서 어느 필름층과 중첩되는지를 한정하지 않으며, "…을 벗어나는 부분"의 일부가 차폐층(30)의 상부에 위치할 수 있고 "…을 벗어나는 부분"의 일부가 차폐층(30)의 하부에 위치할 수 있기만 하면 된다.
본 출원의 실시예는 이동 단말기를 제공하며, 상기 이동 단말기는 단말기 본체부 및 전술한 어느 하나의 터치 패널을 포함하고, 상기 단말기 본체부와 상기 터치 패널은 일체로 조합된다.
본 출원의 실시예에 제공된 디스플레이 패널은 디스플레이 영역 및 상기 디스플레이 영역을 둘러싸는 비디스플레이 영역을 포함하며, 상기 디스플레이 패널은 기판, 상기 기판 상의 디스플레이 영역 내에 위치하는 박막 트랜지스터층, 상기 기판과 상기 박막 트랜지스터층 사이에 위치하며 상기 디스플레이 영역 내에 위치하는 차폐층, 상기 비디스플레이 영역 내에 위치하며 상기 차폐층과 전기적으로 연결되는 주변 트레이스를 포함하고, 상기 주변 트레이스는 배선부 및 저항부를 포함하고, 상기 저항부는 상기 차폐층에 연결되는 제 1 단부와 상기 배선부에 연결되는 제 2 단부를 포함하며, 상기 저항부의 저항은 상기 제 1 단부와 상기 제 2 단부 사이의 최단 거리에 마련된 상기 배선부의 저항보다 크다. 여기서, 본 출원에서는 단위 치수 내 저항부의 저항값을 크게 설정하여 주변 트레이스의 연장 경로의 단위 길이당 저항값을 증가시킴으로써, 주변 트레이스의 총 저항값을 증가시키고 주변 트레이스의 정전기 방지 능력을 향상시키며 디스플레이 패널의 수율이나 품질을 향상시켰다.
이상, 본 출원의 실시예에 제공된 디스플레이 패널 및 이동 단말기에 대해 상세히 소개하였고, 본 명세서에서는 구체적인 예를 들어 본 출원의 원리 및 실시 형태를 설명하였으며, 위의 실시예에 대한 설명은 본 출원의 기술 방안 및 핵심 사상을 이해하는 데 도움을 주기 위한 것일 뿐, 해당 기술 분야의 통상의 지식을 가진 자는 상기 각 실시예에서 설명된 기술 방안을 여전히 수정하거나 기술적 특징 중 일부에 대해 동등한 대체를 수행할 수 있으며, 이러한 수정 또는 대체가 해당 기술 방안의 본질을 본 출원의 각 실시예의 기술 방안의 범위에서 벗어나게 하지 않는다는 것을 이해해야 한다.
Claims (20)
- 디스플레이 영역 및 상기 디스플레이 영역을 둘러싸는 비디스플레이 영역을 포함하는 디스플레이 패널로서, 상기 디스플레이 패널은
기판,
상기 기판 상의 디스플레이 영역 내에 위치하는 박막 트랜지스터층,
상기 기판과 상기 박막 트랜지스터층 사이에 위치하며 상기 디스플레이 영역 내에 위치하는 차폐층,
상기 비디스플레이 영역 내에 위치하며 상기 차폐층과 전기적으로 연결되는 주변 트레이스를 포함하고,
여기서, 상기 주변 트레이스는 배선부 및 저항부를 포함하고, 상기 저항부는 상기 차폐층에 연결되는 제 1 단부와 상기 배선부에 연결되는 제 2 단부를 포함하며, 상기 저항부의 저항은 상기 제 1 단부와 상기 제 2 단부 사이의 최단 거리에 마련된 상기 배선부의 저항보다 크고,
여기서, 상기 저항부는 상기 기판에 평행한 평면에서 상기 제 1 단부와 상기 제 2 단부 사이의 거리가 가장 짧은 가상 연결선의 양측 또는 동일측에 마련되며,
여기서, 상기 저항부의 저항률은 상기 배선부의 저항률보다 큰
디스플레이 패널. - 제1항에 있어서,
상기 저항부는 상기 제 1 단부와 상기 제 2 단부 사이의 거리가 가장 짧은 상기 가상 연결선의 적어도 일측에 만곡된 형태로 마련되는
디스플레이 패널. - 제1항에 있어서,
상기 저항부와 상기 배선부는 동일한 층에 마련되는
디스플레이 패널. - 제1항에 있어서,
상기 박막 트랜지스터층은 상기 디스플레이 영역에 위치하는 복수의 박막 트랜지스터를 포함하고, 상기 차폐층은 복수의 상기 트랜지스터와 일대일로 대응하며 중첩되어 마련되는 차폐 블록 및 인접한 2 개의 상기 차폐 블록에 연결된 차폐 트레이스를 포함하며,
여기서, 상기 주변 트레이스의 상기 저항부는 상기 차폐 트레이스와 전기적으로 연결되고 동일한 층에 마련되는
디스플레이 패널. - 제4항에 있어서,
상기 차폐층은 제 1 방향을 따라 연장되고 제 2 방향을 따라 배열된 복수의 차폐 그룹을 포함하며, 상기 차폐 그룹의 일단은 상기 저항부와 전기적으로 연결되고, 상기 차폐 그룹의 타단은 다른 부분의 상기 저항부와 전기적으로 연결되는
디스플레이 패널. - 제1항에 있어서,
상기 박막 트랜지스터층은
상기 차폐층의 상기 기판으로부터 멀어지는 측에 위치하는 활성층,
상기 활성층의 상기 기판으로부터 멀어지는 측에 위치하는 제 1 절연층,
상기 제 1 절연층의 상기 기판으로부터 멀어지는 측에 위치하는 게이트층,
상기 게이트층의 상기 기판으로부터 멀어지는 측에 위치하는 제 2 절연층,
상기 제 2 절연층의 상기 기판으로부터 멀어지는 측에 위치하는 소스 및 드레인층을 포함하고,
여기서, 상기 저항부는 상기 활성층과 동일한 층에 마련된 제 1 저항부, 또는, 상기 소스 및 드레인층과 동일한 층에 마련된 제 2 저항부를 포함하는
디스플레이 패널. - 디스플레이 영역 및 상기 디스플레이 영역을 둘러싸는 비디스플레이 영역을 포함하는 디스플레이 패널로서, 상기 디스플레이 패널은
기판,
상기 기판 상의 디스플레이 영역 내에 위치하는 박막 트랜지스터층,
상기 기판과 상기 박막 트랜지스터층 사이에 위치하며 상기 디스플레이 영역 내에 위치하는 차폐층,
상기 비디스플레이 영역 내에 위치하며 상기 차폐층과 전기적으로 연결되는 주변 트레이스를 포함하고,
여기서, 상기 주변 트레이스는 배선부 및 저항부를 포함하고, 상기 저항부는 상기 차폐층에 연결되는 제 1 단부와 상기 배선부에 연결되는 제 2 단부를 포함하며, 상기 저항부의 저항은 상기 제 1 단부와 상기 제 2 단부 사이의 최단 거리에 마련된 상기 배선부의 저항보다 큰
디스플레이 패널. - 제7항에 있어서,
상기 저항부는 상기 기판에 평행한 평면에서 상기 제 1 단부와 상기 제 2 단부 사이의 거리가 가장 짧은 가상 연결선의 양측 또는 동일측에 마련되는
디스플레이 패널. - 제8항에 있어서,
상기 저항부는 상기 제 1 단부와 상기 제 2 단부 사이의 거리가 가장 짧은 상기 가상 연결선의 적어도 일측에 만곡된 형태로 마련되는
디스플레이 패널. - 제8항에 있어서,
상기 저항부와 상기 배선부는 동일한 층에 마련되는
디스플레이 패널. - 제7항에 있어서,
상기 박막 트랜지스터층은 상기 디스플레이 영역에 위치하는 복수의 박막 트랜지스터를 포함하고, 상기 차폐층은 복수의 상기 트랜지스터와 일대일로 대응하며 중첩되어 마련되는 차폐 블록 및 인접한 2 개의 상기 차폐 블록에 연결된 차폐 트레이스를 포함하며,
여기서, 상기 주변 트레이스의 상기 저항부는 상기 차폐 트레이스와 전기적으로 연결되고 동일한 층에 마련되는
디스플레이 패널. - 제11항에 있어서,
상기 차폐층은 제 1 방향을 따라 연장되고 제 2 방향을 따라 배열된 복수의 차폐 그룹을 포함하며, 상기 차폐 그룹의 일단은 상기 저항부와 전기적으로 연결되고, 상기 차폐 그룹의 타단은 다른 부분의 상기 저항부와 전기적으로 연결되는
디스플레이 패널. - 제7항에 있어서,
상기 저항부의 저항률은 상기 배선부의 저항률보다 큰
디스플레이 패널. - 제13항에 있어서,
상기 박막 트랜지스터층은
상기 차폐층의 상기 기판으로부터 멀어지는 측에 위치하는 활성층,
상기 활성층의 상기 기판으로부터 멀어지는 측에 위치하는 제 1 절연층,
상기 제 1 절연층의 상기 기판으로부터 멀어지는 측에 위치하는 게이트층,
상기 게이트층의 상기 기판으로부터 멀어지는 측에 위치하는 제 2 절연층,
상기 제 2 절연층의 상기 기판으로부터 멀어지는 측에 위치하는 소스 및 드레인층을 포함하고,
여기서, 상기 저항부는 상기 활성층과 동일한 층에 마련된 제 1 저항부, 또는, 상기 소스 및 드레인층과 동일한 층에 마련된 제 2 저항부를 포함하는
디스플레이 패널. - 제14항에 있어서,
상기 제 1 저항부의 저항률은 상기 활성층의 저항률과 동일하고, 상기 제 2 저항부의 저항률은 상기 소스 및 드레인층의 저항률과 동일한
디스플레이 패널. - 제15항에 있어서,
상기 소스 및 드레인층은
구성 재료에 티타늄을 포함하고 상기 제 1 저항부와 동일한 층에 마련된 제 1 금속층, 및
상기 제 1 금속층의 상기 기판으로부터 멀어지는 측에 위치하며 상기 제 1 금속층과 상이한 구성 재료를 갖는 제 2 금속층을 포함하는
디스플레이 패널. - 제13항에 있어서,
상기 디스플레이 패널은
상기 저항부와 상기 배선부 사이에 연통되는 비아홀, 및
상기 비아홀에 채워지고 상기 저항부와 상기 배선부를 전기적으로 연결하는 도체부를 더 포함하는
디스플레이 패널. - 제7항에 있어서,
상기 차폐층의 구성 재료는 상기 주변 트레이스의 구성 재료와 동일하고, 상기 차폐층과 상기 주변 트레이스는 동일한 층에 마련되는
디스플레이 패널. - 제7항에 있어서,
상기 저항부와 상기 배선부는 서로 다른 층에 마련되고, 기판에 수직인 평면 상의 상기 저항부의 투영은 상기 차폐층이 위치하는 층을 벗어나며, 상기 저항부는 상기 기판에 수직인 평면에서 상기 제 1 단부와 상기 제 2 단부 사이의 최단 거리에 마련된 상기 배선부의 양측 또는 동일측에 위치하며 만곡된 형태를 가지는 2 개의 부분을 포함하는
디스플레이 패널. - 제7항에 있어서,
상기 배선부의 길이는 상기 제 1 단부와 상기 제 2 단부 사이의 최단 거리보다 긴
디스플레이 패널.
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