KR102661196B1

KR102661196B1 - 적층형 기판을 포함하는 전자 장치

Info

Publication number: KR102661196B1
Application number: KR1020190142482A
Authority: KR
Inventors: 박정훈; 심승보; 강승구; 한석근; 손동일
Original assignee: 삼성전자 주식회사
Priority date: 2019-11-08
Filing date: 2019-11-08
Publication date: 2024-04-29
Anticipated expiration: 2039-11-08
Also published as: US20210144856A1; US11439012B2; KR20210055995A; WO2021091109A1

Abstract

다양한 실시예에 따르면, 전자 장치는, 하우징과, 상기 하우징의 내부 공간에 배치되고, 적어도 하나의 제1전기 소자를 포함하며, 제1복수의 도전성 단자들을 포함하는 제1인쇄 회로 기판과, 상기 내부 공간에서, 상기 제1인쇄 회로 기판과 평행하게 배치되고, 제2복수의 도전성 단자들을 포함하는 제2인쇄 회로 기판 및 상기 제1인쇄 회로 기판과 상기 제2인쇄 회로 기판 사이에서, 상기 제1인쇄 회로 기판과, 상기 제2인쇄 회로 기판을 전기적으로 연결시키도록 배치되는 적층형 기판으로서, 상기 제1인쇄 회로 기판과 대면하는 제1기판면, 상기 제2인쇄 회로 기판과 대면하는 제2기판면 및 상기 제1기판면과 제2기판면 사이의 공간을 둘러싸는 기판 측면을 포함하는 유전체 기판과, 상기 유전체 기판의 제1기판면으로부터 상기 제2기판면까지 관통되도록 형성되고, 상기 제1복수의 도전성 단자들을 상기 제2복수의 도전성 단자들과 전기적으로 연결하는 복수의 도전성 비아들 및 상기 기판 측면의 적어도 일부로부터 상기 제1인쇄 회로 기판까지 형성되는 제1도전성 패턴을 포함하는 적층형 기판을 포함하고, 상기 제1도전성 패턴은, 상기 제1인쇄 회로 기판에 형성되고, 상기 적어도 하나의 제1전기 소자와 전기적으로 연결된 제1도전성 패드와 전기적으로 연결될 수 있다. 그 밖에 다양한 실시예들이 가능할 수 있다.

Description

적층형 기판을 포함하는 전자 장치{ELECTRONIC DEVICE INCLUDING STACKED PRINTED CIRCUIT BOARD}

본 발명의 다양한 실시예들은 적층형 기판을 포함하는 전자 장치에 관한 것이다.

전자 장치는 타 제조사와의 경쟁력 확보를 위하여 점차 슬림화되어가고 있으며, 전자 장치의 강성을 증가시키고, 디자인적 측면을 강화시킴과 동시에 그 기능적 요소를 차별화시키기 위하여 개발되고 있다.

전자 장치의 내부 공간에 배치되는 복수의 전자 부품들은 상호간에 효율적으로 배치되어야 전자 장치의 슬림화에 도움을 줄 수 있다. 또한, 복수의 전자 부품들이 전자 장치의 내부 공간에 효율적으로 배치되더라도 그 기능이 제대로 발현되지 못한다면 전자 장치의 품질 저하를 유발할 수 있으므로 이러한 조건들을 만족하도록 개발되고 있는 추세이다.

전자 장치는 내부 공간에 배치되는 적어도 하나의 전자 부품들을 포함할 수 있다. 적어도 하나의 전자 부품들은 전자 장치의 대응 기능을 수행하기 위하여 상호 전기적으로 연결될 수 있다. 이러한 전자 부품으로는 전자 장치의 내부 공간에 배치되는 적어도 두 개의 인쇄 회로 기판을 포함할 수 있다. 각 인쇄 회로 기판은 효율적 실장 공간 확보를 위하여 서로 적층되는 방식으로 배치될 수 있으며, 그 사이에 배치되는 적층형 기판(예: 인터포저(interposer))을 통해 서로 전기적으로 연결될 수 있다. 예컨대, 각 인쇄 회로 기판은 복수의 도전성 단자들을 포함할 수 있으며, 적층형 기판의 대응면에 배치되는 복수의 대응 도전성 단자들과 물리적으로 접촉됨으로서, 두 인쇄 회로 기판은 전기적으로 연결될 수 있다.

한편, 적층형 기판을 사이에 두고 배치되는 두 인쇄 회로 기판에 실장되는 복수의 전기 소자들은 기판에 실장 후, 올바른 성능이 발현되는지 테스트될 수 있다. 따라서, 인쇄 회로 기판에는 상술한 도전성 단자들 이외에도 전기 소자들과 전기적으로 연결되고, 인쇄 회로 기판의 외면에 노출되는 테스트 포인트(test point)가 요구될 수 있다.

그러나 이러한 테스트 포인트는 인쇄 회로 기판의 설계 제약을 유발하고, 테스트 포인트 추가 배치에 따른 인쇄 회로 기판의 부피 증가로, 배터리와 같은 주변 전자 부품의 배치 공간이 감소되는 문제점이 발생될 수 있다. 더욱이, 적층형 기판을 이용하여 상대 인쇄 회로 기판에 테스트 포인트를 배치할 경우, 도전성 비아의 추가에 따른 적층형 기판의 부피 증가가 발생될 수 있다.

본 발명의 다양한 실시예들은 적층형 기판을 포함하는 전자 장치를 제공할 수 있다.

다양한 실시예들은 크기의 증가 없이 인쇄 회로 기판에 배치되는 전기 소자의 테스트 포인트를 제공할 수 있는 적층형 기판을 포함하는 전자 장치를 제공할 수 있다.

다양한 실시예에 따르면, 전자 장치는, 하우징과, 상기 하우징의 내부 공간에 배치되고, 적어도 하나의 제1전기 소자를 포함하며, 제1복수의 도전성 단자들을 포함하는 제1인쇄 회로 기판과, 상기 내부 공간에서, 상기 제1인쇄 회로 기판과 평행하게 배치되고, 제2복수의 도전성 단자들을 포함하는 제2인쇄 회로 기판 및 상기 제1인쇄 회로 기판과 상기 제2인쇄 회로 기판 사이에서, 상기 제1인쇄 회로 기판과, 상기 제2인쇄 회로 기판을 전기적으로 연결시키도록 배치되는 적층형 기판으로서, 상기 제1인쇄 회로 기판과 대면하는 제1기판면, 상기 제2인쇄 회로 기판과 대면하는 제2기판면 및 상기 제1기판면과 제2기판면 사이의 공간을 둘러싸는 기판 측면을 포함하는 유전체 기판과, 상기 유전체 기판의 제1기판면으로부터 상기 제2기판면까지 관통되도록 형성되고, 상기 제1복수의 도전성 단자들을 상기 제2복수의 도전성 단자들과 전기적으로 연결하는 복수의 도전성 비아들 및 상기 기판 측면의 적어도 일부로부터 상기 제1인쇄 회로 기판까지 형성되는 제1도전성 패턴을 포함하는 적층형 기판을 포함하고, 상기 제1도전성 패턴은, 상기 제1인쇄 회로 기판에 형성되고, 상기 적어도 하나의 제1전기 소자와 전기적으로 연결된 제1도전성 패드와 전기적으로 연결될 수 있다.

다양한 실시예에 따르면, 전자 장치는, 하우징과, 상기 하우징의 내부 공간에 배치되고, 적어도 하나의 전기 구조물을 포함하며, 제1복수의 도전성 단자들을 포함하는 제1인쇄 회로 기판과, 상기 내부 공간에서, 상기 제1인쇄 회로 기판과 평행하게 배치되고, 제2복수의 도전성 단자들을 포함하는 제2인쇄 회로 기판 및 상기 제1인쇄 회로 기판과 상기 제2인쇄 회로 기판 사이에서, 상기 제1인쇄 회로 기판과, 상기 제2인쇄 회로 기판을 전기적으로 연결시키도록 배치되는 적층형 기판으로서, 상기 제1인쇄 회로 기판과 대면하는 제1기판면, 상기 제2인쇄 회로 기판과 대면하는 제2기판면 및 상기 제1기판면과 제2기판면 사이의 공간을 둘러싸는 기판 측면을 포함하는 유전체 기판과, 상기 유전체 기판의 제1기판면으로부터 상기 제2기판면까지 관통되도록 형성되고, 상기 제1복수의 도전성 단자들을 상기 제2복수의 도전성 단자들과 전기적으로 연결하는 복수의 도전성 비아들 및 상기 기판 측면에서, 상기 제1인쇄 회로 기판으로부터 상기 제2인쇄 회로 기판까지 형성되는 도전성 패턴을 포함하는 적층형 기판을 포함하고, 상기 도전성 패턴의 일단은, 상기 제1인쇄 회로 기판에 형성되고, 상기 적어도 하나의 전기 구조물과 전기적으로 연결된 제1도전성 패드와 전기적으로 연결되고, 상기 도전성 패턴의 타단은 상기 제2인쇄 회로 기판에 형성된 제2도전성 패드와 전기적으로 연결될 수 있다.

본 발명이 다양한 실시예들은, 적층형 기판의 부피 증가 없이 인쇄 회로 기판에 실장된 전기 소자의 테스트 포인트를 제공할 수 있으며, 테스트 포인트를 적층형 기판으로 이동시킴으로서 인쇄 회로 기판에 실장되는 전기 소자들의 실장 자유도를 확보하는데 도움을 줄 수 있다.

도면의 설명과 관련하여, 동일 또는 유사한 구성 요소에 대해서는 동일 또는 유사한 참조 부호가 사용될 수 있다.
도 1은 본 발명의 다양한 실시예에 따른 모바일 전자 장치의 전면의 사시도이다.
도 2는 본 발명의 다양한 실시예에 따른 도 1의 전자 장치의 후면의 사시도이다.
도 3은 본 발명의 다양한 실시예에 따른 도 1의 전자 장치의 전개 사시도이다.
도 4는 본 발명의 다양한 실시예에 따른 적층형 기판이 적용된 전자 장치의 구성도이다.
도 5는 본 발명의 다양한 실시예에 따른 적층형 기판의 사시도이다.
도 6a 내지 도 8은 본 발명의 다양한 실시예에 따른 적어도 하나의 도전성 패턴을 포함하는 적층형 기판과 인쇄 회로 기판들간의 결합된 상태를 도시한 일부 단면도이다.
도 9a는 본 발명의 다양한 실시예에 따른 도전성 패턴을 형성하기 위한 적층형 기판의 제조 공정을 도시한 모식도이다.
도 9b는 본 발명의 다양한 실시예에 따른 도 9a의 (d) 공정에서 완성된 적층형 기판의 기판 측면을 바라본 도면이다.

도 1은 본 발명의 다양한 실시예에 따른 모바일 전자 장치(100)의 전면의 사시도이다. 도 2는 본 발명의 다양한 실시예에 따른 도 1의 전자 장치(100)의 후면의 사시도이다.

도 1 및 도 2를 참조하면, 일 실시예에 따른 전자 장치(100)는, 제 1 면(또는 전면)(110A), 제 2 면(또는 후면)(110B), 및 제 1 면(110A) 및 제 2 면(110B) 사이의 공간을 둘러싸는 측면(110C)을 포함하는 하우징(110)을 포함할 수 있다. 다른 실시예(미도시)에서는, 하우징은, 도 1의 제 1 면(110A), 제 2 면(110B) 및 측면(110C)들 중 일부를 형성하는 구조를 지칭할 수도 있다. 일 실시예에 따르면, 제 1 면(110A)은 적어도 일부분이 실질적으로 투명한 전면 플레이트(102)(예: 다양한 코팅 레이어들을 포함하는 글라스 플레이트, 또는 폴리머 플레이트)에 의하여 형성될 수 있다. 제 2 면(110B)은 실질적으로 불투명한 후면 플레이트(111)에 의하여 형성될 수 있다. 상기 후면 플레이트(111)는, 예를 들어, 코팅 또는 착색된 유리, 세라믹, 폴리머, 금속(예: 알루미늄, 스테인레스 스틸(STS), 또는 마그네슘), 또는 상기 물질들 중 적어도 둘의 조합에 의하여 형성될 수 있다. 상기 측면(110C)은, 전면 플레이트(102) 및 후면 플레이트(111)와 결합하며, 금속 및/또는 폴리머를 포함하는 측면 베젤 구조(118)(또는 "측면 부재")에 의하여 형성될 수 있다. 어떤 실시예에서는, 후면 플레이트(111) 및 측면 베젤 구조(118)는 일체로 형성되고 동일한 물질(예: 알루미늄과 같은 금속 물질)을 포함할 수 있다.

도시된 실시예에서는, 상기 전면 플레이트(102)는, 상기 제 1 면(110A)으로부터 상기 후면 플레이트 쪽으로 휘어져 심리스하게(seamless) 연장된 제 1 영역(110D)을, 상기 전면 플레이트의 긴 엣지(long edge) 양단에 포함할 수 있다. 도시된 실시예(도 2 참조)에서, 상기 후면 플레이트(111)는, 상기 제 2 면(110B)으로부터 상기 전면 플레이트 쪽으로 휘어져 심리스하게 연장된 제 2 영역(110E)을 긴 엣지 양단에 포함할 수 있다. 어떤 실시예에서는, 상기 전면 플레이트(102) 또는 후면 플레이트(111)가 상기 제 1 영역(110D) 또는 제 2 영역(110E) 중 하나 만을 포함할 수 있다. 어떤 실시예에서는 전면 플레이트(102)는 제 1 영역 및 제 2 영역을 포함하지 않고, 제 2 면(110B)과 평행하게 배치되는 편평한 평면만을 포함할 수도 있다. 상기 실시예들에서, 상기 전자 장치의 측면에서 볼 때, 측면 베젤 구조(118)는, 상기와 같은 제 1 영역(110D) 또는 제 2 영역(110E)이 포함되지 않는 측면 쪽에서는 제 1 두께 (또는 폭)을 가지고, 상기 제 1 영역 또는 제 2 영역을 포함한 측면 쪽에서는 상기 제 1 두께보다 얇은 제 2 두께를 가질 수 있다.

일 실시예에 따르면, 전자 장치(100)는, 디스플레이(101), 입력 장치(103), 음향 출력 장치(107, 114), 센서 모듈(104, 119), 카메라 모듈(105, 112, 113), 키 입력 장치(117), 인디케이터(미도시 됨), 및 커넥터(108, 109) 중 적어도 하나 이상을 포함할 수 있다. 어떤 실시예에서는, 상기 전자 장치(100)는, 구성 요소들 중 적어도 하나(예: 키 입력 장치(117), 또는 인디케이터)를 생략하거나 다른 구성 요소를 추가적으로 포함할 수 있다.

디스플레이(101)는, 예를 들어, 전면 플레이트(102)의 상당 부분을 통하여 노출될 수 있다. 어떤 실시예에서는, 상기 제 1 면(110A), 및 상기 측면(110C)의 제 1 영역(110D)을 형성하는 전면 플레이트(102)를 통하여 상기 디스플레이(101)의 적어도 일부가 노출될 수 있다. 디스플레이(101)는, 터치 감지 회로, 터치의 세기(압력)를 측정할 수 있는 압력 센서, 및/또는 자기장 방식의 스타일러스 펜을 검출하는 디지타이저와 결합되거나 인접하여 배치될 수 있다. 어떤 실시예에서는, 상기 센서 모듈(104, 119)의 적어도 일부, 및/또는 키 입력 장치(117)의 적어도 일부가, 상기 제 1 영역(110D), 및/또는 상기 제 2 영역(110E)에 배치될 수 있다.

입력 장치(103)는, 마이크(103)를 포함할 수 있다. 어떤 실시예에서는, 입력 장치(103)는 소리의 방향을 감지할 수 있도록 배치되는 복수개의 마이크(103)를 포함할 수 있다. 음향 출력 장치(107, 114)는 스피커들(107, 114)을 포함할 수 있다. 스피커들(107, 114)은, 외부 스피커(107) 및 통화용 리시버(114)를 포함할 수 있다. 어떤 실시예에서는 마이크(103), 스피커들(107, 114) 및 커넥터들(108, 109)은 전자 장치(100)의 상기 공간에 배치되고, 하우징(110)에 형성된 적어도 하나의 홀을 통하여 외부 환경에 노출될 수 있다. 어떤 실시예에서는 하우징(110)에 형성된 홀은 마이크(103) 및 스피커들(107, 114)을 위하여 공용으로 사용될 수 있다. 어떤 실시예에서는 음향 출력 장치(107, 114)는 하우징(110)에 형성된 홀이 배제된 채, 동작되는 스피커(예: 피에조 스피커)를 포함할 수 있다.

센서 모듈(104, 119)은, 전자 장치(100)의 내부의 작동 상태, 또는 외부의 환경 상태에 대응하는 전기 신호 또는 데이터 값을 생성할 수 있다. 센서 모듈(104, 119)은, 예를 들어, 하우징(110)의 제 1 면(110A)에 배치된 제 1 센서 모듈(104)(예: 근접 센서) 및/또는 제 2 센서 모듈(미도시)(예: 지문 센서), 및/또는 상기 하우징(110)의 제 2 면(110B)에 배치된 제 3 센서 모듈(119)(예: HRM 센서)을 포함할 수 있다. 상기 지문 센서는 하우징(110)의 제 1 면(110A)(예: 홈 키 버튼(115)), 제 2 면(110B)의 일부 영역, 또는 디스플레이(101)의 아래에 배치될 수 있다. 전자 장치(100)는, 도시되지 않은 센서 모듈, 예를 들어, 제스처 센서, 자이로 센서, 기압 센서, 마그네틱 센서, 가속도 센서, 그립 센서, 컬러 센서, IR(infrared) 센서, 생체 센서, 온도 센서, 습도 센서, 또는 조도 센서(104) 중 적어도 하나를 더 포함할 수 있다.

카메라 모듈(105, 112, 113)은, 전자 장치(100)의 제 1 면(110A)에 배치된 제 1 카메라 장치(105), 및 제 2 면(110B)에 배치된 제 2 카메라 장치(112), 및/또는 플래시(113)를 포함할 수 있다. 상기 카메라 모듈들(105, 112)은, 하나 또는 복수의 렌즈들, 이미지 센서, 및/또는 이미지 시그널 프로세서를 포함할 수 있다. 플래시(113)는, 예를 들어, 발광 다이오드 또는 제논 램프(xenon lamp)를 포함할 수 있다. 어떤 실시예에서는, 2개 이상의 렌즈들 (광각 렌즈, 초광각 렌즈 또는 망원 렌즈) 및 이미지 센서들이 상기 전자 장치(100)의 한 면에 배치될 수 있다.

키 입력 장치(117)는, 하우징(110)의 측면(110C)에 배치될 수 있다. 다른 실시예에서는, 전자 장치(100)는 상기 언급된 키 입력 장치(117)들 중 일부 또는 전부를 포함하지 않을 수 있고 포함되지 않은 키 입력 장치(117)는 디스플레이(101) 상에 소프트 키 등 다른 형태로 구현될 수 있다. 다른 실시예로, 키 입력 장치(117)는 디스플레이(101)에 포함된 압력 센서를 이용하여 구현될 수 있다.

인디케이터는, 예를 들어, 하우징(110)의 제 1 면(110A)에 배치될 수 있다. 인디케이터는, 예를 들어, 전자 장치(100)의 상태 정보를 광 형태로 제공할 수 있다. 다른 실시예에서는, 발광 소자는, 예를 들어, 카메라 모듈(105)의 동작과 연동되는 광원을 제공할 수 있다. 인디케이터는, 예를 들어, LED, IR LED 및 제논 램프를 포함할 수 있다.

커넥터 홀(108, 109)은, 외부 전자 장치와 전력 및/또는 데이터를 송수신하기 위한 커넥터(예를 들어, USB 커넥터)를 수용할 수 있는 제 1 커넥터 홀(108), 및/또는 외부 전자 장치와 오디오 신호를 송수신하기 위한 커넥터를 수용할 수 있는 제 2 커넥터 홀(또는 이어폰 잭)(109)을 포함할 수 있다.

카메라 모듈들(105, 112) 중 일부 카메라 모듈(105), 센서 모듈(104, 119)들 중 일부 센서 모듈(104) 또는 인디케이터는 디스플레이(101)를 통해 노출되도록 배치될 수 있다. 예컨대, 카메라 모듈(105), 센서 모듈(104) 또는 인디케이터는 전자 장치(100)의 내부 공간에서, 디스플레이(101)의, 전면 플레이트(102)까지 천공된 관통홀을 통해 외부 환경과 접할 수 있도록 배치될 수 있다. 다른 실시예로, 일부 센서 모듈(104)은 전자 장치의 내부 공간에서 전면 플레이트(102)를 통해 시각적으로 노출되지 않고 그 기능을 수행하도록 배치될 수도 있다. 예컨대, 이러한 경우, 디스플레이(101)의, 센서 모듈과 대면하는 영역은 관통홀이 불필요할 수도 있다.

도 3은 본 발명의 다양한 실시예에 따른 도 1의 전자 장치(100)의 전개 사시도이다.

도 3의 전자 장치(300)는 도 1 및 도 2의 전자 장치(100)와 적어도 일부 유사하거나, 전자 장치의 다른 실시예를 포함할 수 있다.

도 3을 참조하면, 전자 장치(300)(예: 도 1, 또는 도 2의 전자 장치(100))는, 측면 부재(310)(예: 측면 베젤 구조), 제 1 지지 부재(311)(예: 브라켓 또는 지지 구조), 전면 플레이트(320)(예: 전면 커버), 디스플레이(330), 인쇄 회로 기판(340), 배터리(350), 제 2 지지 부재(360)(예: 리어 케이스), 안테나(370), 및 후면 플레이트(380)(예: 후면 커버)를 포함할 수 있다. 어떤 실시예에서는, 전자 장치(300)는, 구성 요소들 중 적어도 하나(예: 제 1 지지 부재(311), 또는 제 2 지지 부재(360))를 생략하거나 다른 구성 요소를 추가적으로 포함할 수 있다. 전자 장치(300)의 구성 요소들 중 적어도 하나는, 도 1, 또는 도 2의 전자 장치(100)의 구성 요소들 중 적어도 하나와 동일, 또는 유사할 수 있으며, 중복되는 설명은 이하 생략한다.

제 1 지지 부재(311)는, 전자 장치(300) 내부에 배치되어 측면 부재(310)와 연결될 수 있거나, 측면 부재(310)와 일체로 형성될 수 있다. 제 1 지지 부재(311)는, 예를 들어, 금속 재질 및/또는 비금속 (예: 폴리머) 재질로 형성될 수 있다. 제 1 지지 부재(311)는, 일면에 디스플레이(330)가 결합되고 타면에 인쇄 회로 기판(340)이 결합될 수 있다. 인쇄 회로 기판(340)에는, 프로세서, 메모리, 및/또는 인터페이스가 장착될 수 있다. 프로세서는, 예를 들어, 중앙처리장치, 어플리케이션 프로세서, 그래픽 처리 장치, 이미지 시그널 프로세서, 센서 허브 프로세서, 또는 커뮤니케이션 프로세서 중 하나 또는 그 이상을 포함할 수 있다.

메모리는, 예를 들어, 휘발성 메모리 또는 비휘발성 메모리를 포함할 수 있다.

인터페이스는, 예를 들어, HDMI(high definition multimedia interface), USB(universal serial bus) 인터페이스, SD카드 인터페이스, 및/또는 오디오 인터페이스를 포함할 수 있다. 인터페이스는, 예를 들어, 전자 장치(300)를 외부 전자 장치와 전기적 또는 물리적으로 연결시킬 수 있으며, USB 커넥터, SD 카드/MMC 커넥터, 또는 오디오 커넥터를 포함할 수 있다.

배터리(350)는 전자 장치(300)의 적어도 하나의 구성 요소에 전력을 공급하기 위한 장치로서, 예를 들면, 재충전 불가능한 1차 전지, 또는 재충전 가능한 2차 전지, 또는 연료 전지를 포함할 수 있다. 배터리(350)의 적어도 일부는, 예를 들어, 인쇄 회로 기판(340)과 실질적으로 동일 평면상에 배치될 수 있다. 배터리(350)는 전자 장치(300) 내부에 일체로 배치될 수 있다. 다른 실시예로, 배터리(350)는 전자 장치(300)로부터 탈부착 가능하게 배치될 수도 있다.

안테나(370)는, 후면 플레이트(380)와 배터리(350) 사이에 배치될 수 있다. 안테나(370)는, 예를 들어, NFC(near field communication) 안테나, 무선 충전 안테나, 및/또는 MST(magnetic secure transmission) 안테나를 포함할 수 있다. 안테나(370)는, 예를 들어, 외부 장치와 근거리 통신을 하거나, 충전에 필요한 전력을 무선으로 송수신할 수 있다. 다른 실시예에서는, 상기 측면 베젤 구조(310) 및/또는 상기 제 1 지지 부재(311)의 일부 또는 그 조합에 의하여 안테나 구조가 형성될 수 있다.

도 4는 본 발명의 다양한 실시예에 따른 적층형 기판(440)이 적용된 전자 장치(400)의 구성도이다.

도 4의 전자 장치(400)는 도 1 및 도 2의 전자 장치(100) 또는 도 3의 전자 장치(300)와 적어도 일부 유사하거나, 전자 장치의 다른 실시예들을 포함할 수 있다.

도 4를 참고하면, 전자 장치(400)(예: 도 3의 전자 장치(300))는 전면 커버(481)(예: 도 3의 전면 플레이트(320)), 전면 커버(481)와 반대 방향으로 향하는 후면 커버(480)(예: 도 3의 후면 플레이트(380)) 및 전면 커버(481)와 후면 커버(480) 사이의 공간을 둘러싸는 측면 부재(410)(예: 도 3의 측면 부재(310))를 포함하는 하우징(예: 도 1a의 하우징(110))을 포함할 수 있다. 한 실시예에 따르면, 전자 장치(400)는 내부 공간에 배치되는 제1지지 부재(411)(예: 도 3의 제1지지 부재(311))를 포함할 수 있다. 한 실시예에 따르면, 제1지지 부재(411)는 측면 부재(410)로부터 내부 공간으로 연장되도록 배치될 수 있다. 다른 실시예로, 제1지지 부재(411)는 전자 장치(400)의 내부 공간에 별도로 마련될 수도 있다. 한 실시예에 따르면, 제1지지 부재(411)는 측면 부재(410)로부터 연장되고 적어도 일부 영역이 도전성 재질로 형성될 수도 있다. 한 실시예에 따르면, 전자 장치(400)는 전면 커버(481)와 후면 커버(480) 사이의 공간에 배치되는 카메라 구조물(490)을 더 포함할 수도 있다.

다양한 실시예에 따르면, 전자 장치(400)는 내부 공간에서 제1지지 부재(411)와 후면 커버(480) 사이에 배치되는 한 쌍의 인쇄 회로 기판(420, 430)을 포함할 수 있다. 한 실시예에 따르면, 한 쌍의 인쇄 회로 기판(420, 430)은 전면 커버(481)를 위에서 바라볼 때, 적어도 일부 영역이 중첩되도록 배치될 수 있다. 한 실시예에 따르면, 한 쌍의 인쇄 회로 기판(420, 430)은 제1지지 부재(411)와 후면 커버(480) 사이에 배치되는 제1인쇄 회로 기판(420)(예: 메인 기판)과, 제1인쇄 회로 기판(420)과 후면 커버(480) 사이에 배치되는 제2인쇄 회로 기판(430)(예: 서브 기판)을 포함할 수 있다.

다양한 실시예에 따르면, 전자 장치(400)는 제1인쇄 회로 기판(420)과 제2인쇄 회로 기판(430) 사이에 개재되는 적층형 기판(440)을 포함할 수 있다. 한 실시예에 따르면, 적층형 기판(440)은 복수의 도전성 단자들을 포함할 수 있으며, 두 인쇄 회로 기판들(420, 430)에 배치되는 도전성 단자들과 물리적으로 접촉됨으로서, 두 인쇄 회로 기판들(420, 430)을 전기적으로 연결시킬 수 있다. 예컨대, 적층형 기판(440)은 도전성 단자에 도포되는 프리 솔더를 통해 제1인쇄 회로 기판(420)에 우선적으로 실장될 수 있다. 다른 실시예로, 적층형 기판(440)은 도전성 단자에 도포되는 프리 솔더를 통해 제2인쇄 회로 기판(430)에 우선적으로 실장될 수도 있다. 한 실시예에 따르면, 전자 장치(400)는 제2인쇄 회로 기판(430)과 후면 커버(480) 사이에 배치되는 제2지지 부재(470)를 포함할 수 있다. 한 실시예에 따르면, 제2지지 부재(470)는 제2인쇄 회로 기판(430)과 적어도 부분적으로 중첩되는 위치에 배치될 수 있다. 한 실시예에 따르면, 제2지지 부재(470)는 금속 플레이트를 포함할 수 있다. 따라서, 제1인쇄 회로 기판(420), 적층형 기판(440), 제2인쇄 회로 기판(430)은 그 상부에 배치되는 제2지지 부재(470)를 통해 제1지지 부재(411)에 고정될 수 있다. 예컨대, 제2지지 부재(470)는 제1지지 부재(411)에 스크류와 같은 체결 부재를 통해 체결됨으로서, 제1인쇄 회로 기판(420), 적층형 기판(440), 제2인쇄 회로 기판(430) 간의 전기적 연결을 견고히 지지할 수 있다. 다른 실시예로, 제1인쇄 회로 기판(420), 적층형 기판(440) 및 제2인쇄 회로 기판(430)은 제2지지 부재(470) 없이, 전자 장치(400)의 내부 공간에 배치될 수도 있다.

이하, 적층형 기판(440)의 구성에 대해 상세히 기술하기로 한다.

도 5는 본 발명의 다양한 실시예에 따른 적층형 기판(440)의 사시도이다.

도 5를 참고하면, 적층형 기판(440)은 제1방향(① 방향)(예: 도 4의 전면 커버(481) 방향)으로 향하는 제1기판면(4401), 제1기판면(4401)과 반대 방향(② 방향)(예: 도 4의 후면 커버(480) 방향)으로 향하는 제2기판면(4402) 및 제1기판면(4401)과 제2기판면(4402) 사이의 공간을 둘러싸는 기판 측면(4403)을 포함하는 유전체 기판(441)을 포함할 수 있다. 한 실시예에 따르면, 적층형 기판(440)은 제1기판면(4401) 및 제2기판면(4402)에 일정 간격 또는 일정하지 않은 간격으로 배치되고, 외부로 노출되는 복수의 도전성 단자들(442)(예: 도 6의 제3복수의 도전성 단자들(442) 및 제4복수의 도전성 단자들(443))을 포함할 수 있다. 한 실시예에 따르면, 복수의 도전성 단자들(442)은 서로 다른 크기를 가질 수 있고, 일정하거나 일정하지 않은 간격을 갖도록 배치될 수 있다. 예컨대, 복수의 도전성 단자들(442) 중 그라운드와 연결되는 적어도 하나의 도전성 단자는, 신호 전달에 사용되는 적어도 하나의 도전성 단자보다 더 크게 형성될 수도 있다. 한 실시예에 따르면, 복수의 도전성 단자들(442)은 유전체 기판(441)의 제1기판면(4401)으로부터 제2기판면(4402)까지 관통되는 도전성 비아(conductive via)(예: 도 6의 도전성 비아(444))(예: 도전성 포스트)를 통해 전기적으로 연결될 수 있다. 한 실시예에 따르면, 적층형 기판(440)은 적어도 부분적으로 배치되는 적어도 하나의 스크류 체결부(4411)를 포함할 수 있다. 한 실시예에 따르면, 적층형 기판(440)은 스크류 체결부(4411)를 통해 전자 장치(예: 도 4의 전자 장치(400))의 내부에 배치되는 적어도 하나의 지지 구조물(예: 도 4의 제1지지 부재(411) 및/또는 제2지지 부재(470))에 고정될 수 있다.

다양한 실시예에 따르면, 적층형 기판(440)은 제1인쇄 회로 기판(예: 도 4의 제1인쇄 회로 기판(420)) 또는 제2인쇄 회로 기판(예: 도 4의 제2인쇄 회로 기판(430)) 중 적어도 하나의 인쇄 회로 기판과 그 형상이 실질적으로 동일할 수 있으며, 중앙에 형성된 오프닝(4404)을 포함할 수 있다. 다른 실시예로, 적층형 기판 (440)은 제1인쇄 회로 기판(예: 도 4의 제1인쇄 회로 기판(420)) 또는 제2인쇄 회로 기판(예: 도 4의 제2인쇄 회로 기판(430)) 중 적어도 하나의 인쇄 회로 기판과 그 형상이 적어도 부분적으로 다르게 형성될 수도 있다. 한 실시예에 따르면, 오프닝(4404)은 두 인쇄 회로 기판(420, 430) 중 적어도 하나의 인쇄 회로 기판에 배치되는 전기 소자들 또는 쉴드 캔을 수용하기 위한 수용 공간으로 활용될 수 있다.

다양한 실시예에 따르면, 적층형 기판(440)은 기판 측면(4403)의 외부로 노출되도록 배치되는 적어도 하나의 도전성 패턴(450)(예: 도 6의 제1도전성 패턴(450))을 포함할 수 있다. 한 실시예에 따르면, 적어도 하나의 도전성 패턴(450)은 기판 측면(4403)의 외부에 배치되는 금속 플레이트, 도전성 도료, 도전성 테이프 또는 도전성 증착 물질 중 적어도 하나를 포함할 수 있다. 한 실시예에 따르면, 적어도 하나의 도전성 패턴(450)은 기판 측면(4403)으로부터 제1기판면(4401)의 적어도 일부까지 연장되는 방식으로 배치될 수 있다. 한 실시예에 따르면, 적어도 하나의 도전성 패턴(450)은 적층형 기판(440)이 제1인쇄 회로 기판(예: 도 6의 제1인쇄 회로 기판(420))에 결합될 때, 제1인쇄 회로 기판(420)에 실장된 적어도 하나의 전기 소자(예: 도 6의 전기 소자(425))와 전기적으로 연결되고, 외면에 노출되도록 배치된 도전성 패드(예: 도 6의 제1도전성 패드(422))와 전기적으로, 물리적으로 접촉되도록 배치될 수 있다. 한 실시예에 따르면, 적어도 하나의 전기 소자(425)는 PMIC(power management integrated circuit), RFIC(radio frequency integrated circuit) 또는 프로세서(예: AP(application processor) 및/또는 CP(communication processor)) 중 적어도 하나를 포함할 수 있다. 따라서, 도전성 패턴은 적어도 하나의 전기 소자의 성능을 테스트하기 위한 프로브(probe)로 사용될 수 있다.

본 발명의 예시적인 실시예들 따르면, 테스트 포인트로 사용되는 도전성 패턴(450)이 적층형 기판(440)의 기판 측면(4403)에 배치되기 때문에, 적층형 기판(440)을 통해 제1인쇄 회로 기판(420)과 제2인쇄 회로 기판(430)이 결합되고, 적어도 하나의 전기 소자(425)가 숨겨진 상태에서도, 도전성 패턴(450)을 통해 성능 테스트가 가능할 수 있다. 또한, 테스트 포인트로 사용되는 도전성 패턴(450)이 적층형 기판(440)의 기판 측면(4403)에 노출되도록 배치되기 때문에, 적층형 기판(440)의 슬림화 및 두 인쇄 회로 기판(420, 430)에서, 전기 소자의 실장 자유도 향상에 도움을 줄 수 있다.

도 6a 내지 도 8은 본 발명의 다양한 실시예에 따른 적어도 하나의 도전성 패턴을 포함하는 적층형 기판(440)과 인쇄 회로 기판들(420, 430)간의 결합된 상태를 도시한 일부 단면도이다.

도 6a를 참고하면, 전자 장치(예: 도 4의 전자 장치(400))는 내부 공간에 배치되고, 제1복수의 도전성 단자들(421)을 포함하는 제1인쇄 회로 기판(420)과, 상기 제1인쇄 회로 기판(420)과 실질적으로 평행하게 배치되고, 제2복수의 도전성 단자들(431)을 포함하는 제2인쇄 회로 기판(430) 및 제1인쇄 회로 기판(420)과 제2인쇄 회로 기판(430) 사이에서, 제1인쇄 회로 기판(420)과, 제2인쇄 회로 기판(430)을 전기적으로 연결시키도록 배치되는 적층형 기판(440)을 포함할 수 있다. 한 실시예에 따르면, 제1인쇄 회로 기판(420)은 제2인쇄 회로 기판(430)을 향하고, 적층형 기판(440)의 오프닝(4404)에 대응하는 위치의, 제1인쇄 회로 기판(420)의 제1대응면(4201)에 배치되는 적어도 하나의 제1전기 소자(425)를 포함할 수 있다.

다양한 실시예에 따르면, 적층형 기판(440)은 제1인쇄 회로 기판(420)(예: 메인 기판)을 향하는 제1기판면(4401), 제1기판면(4401)과 반대 방향으로 향하고, 제2인쇄 회로 기판(430)(예: 서브 기판)을 향하는 제2기판면(4402) 및 제1기판면(4401)과 제2기판면(4402) 사이의 공간을 둘러싸도록 형성되는 기판 측면(4403)을 포함하는 유전체 기판(441)을 포함할 수 있다. 한 실시예에 따르면, 적층형 기판(440)은 제1인쇄 회로 기판(420)의 일면(4201)(예: 제1대응면(4201))에 배치된 제1복수의 도전성 단자들(421)와 각각 대면하도록 제1기판면(4401)에 배치되는 제3복수의 도전성 단자들(442)을 포함할 수 있다. 한 실시예에 따르면, 적층형 기판(440)은 제2인쇄 회로 기판(430)의 일면(4301)(예: 제2대응면(4301))에 배치된, 제2복수의 도전성 단자들(431)과 각각 대면하도록 제2기판면(4402)에 배치되는 제4복수의 도전성 단자들(443)을 포함할 수 있다. 한 실시예에 따르면, 제3복수의 도전성 단자들(442)과 제4복수의 도전성 단자들(443) 각각은 유전체 기판(441)의 제1기판면(4401)으로부터 제2기판면(4402)까지 관통되도록 배치되는 도전성 비아(444)(예: 도전성 포스트(conductive post))를 통해 전기적으로 연결될 수 있다. 한 실시예에 따르면, 적층형 기판(440)은 제3복수의 도전성 단자들(442)이 제1복수의 도전성 단자들(421)과 전기적으로, 물리적으로 연결되고, 제4복수의 도전성 단자들(443)이 제2복수의 도전성 단자들(431)에 전기적으로, 물리적으로 연결되기 위하여, 배치되는 프리 솔더(pre-solder)(PS)를 포함할 수 있다. 한 실시예에 따르면, 프리 솔더(PS)는 제1인쇄 회로 기판(420) 및 제2인쇄 회로 기판(430)이 적층형 기판(440)에 결합될 때, 리플로우(reflow) 공정을 통해 각 단자들을 서로 결속시킬 수 있다. 한 실시예에 따르면 리플로우 공정은 기판의 랜드(land)에 미리 솔더(solder)를 공급해 두고, 외부의 열원으로 솔더를 융용하여 접속하도록 하는 것으로, 회로 기판에 솔더링 하기 위한 과정일 수 있다. 한 실시예에 따르면 솔더링 과정은 리플로우 솔더링으로 한정 되는 것은 아니며, 리플로우 솔더링 이외의 플로우 솔더링과 같은 다양한 도전성 접합 방법이 사용될 수 있다.

다양한 실시예에 따르면, 적층형 기판(440)은 유전체 기판(441)의 기판 측면(4403)의 적어도 일부에 배치되는 제1도전성 패턴(450)을 포함할 수 있다. 한 실시예에 따르면, 제1도전성 패턴(450)은 기판 측면(4403)에 배치되는 금속 플레이트, 도전성 도료, 도전성 테이프 또는 도전성 증착 물질 중 적어도 하나를 포함할 수 있다. 한 실시예에 따르면, 제1도전성 패턴(450)은 기판 측면(4403)에 배치되는 제1노출부(451) 및 제1노출부(451)로부터 제1기판면(4401)의 적어도 일부까지 연장되는 제1접촉부(452)를 포함할 수 있다.

다양한 실시예에 따르면, 제1인쇄 회로 기판(420)은 적층형 기판(440)과 대면하는 제1대응면(4201)에서, 제1접촉부(452)와 대면하는 위치에 배치되는 제1도전성 패드(422)를 포함할 수 있다. 한 실시예에 따르면, 제1도전성 패드(422)는 제1인쇄 회로 기판(420)의 제1대응면(4201)에 노출되도록 형성되는 도전성 패턴을 포함할 수 있다. 한 실시예에 따르면, 제1도전성 패드(422)는 제1인쇄 회로 기판(420)의 내부에 배치되는 제1전기적 경로(4221)(예: 전기 배선)를 통해 제1전기 소자(425)와 전기적으로 연결될 수 있다. 따라서, 적층형 기판(440)과 제1인쇄 회로 기판(420)이 결합될 경우, 제1전기 소자(425)는 제1전기적 경로(4221), 제1도전성 패드(422), 제1접촉부(452) 및 제1노출부(451)를 통해 제1도전성 패턴(450)과 전기적으로 연결된 상태를 유지할 수 있다. 한 실시예에 따르면, 제1접촉부(452)와 제1도전성 패드(422)는 솔더링, 도전성 본딩 또는 도전성 테이프 중 적어도 하나를 통해 서로 전기적으로 연결될 수 있다. 이러한 경우, 적어도 하나의 제1전기 소자(425)는 제1도전성 패턴(450)의 제1노출부(451)에 테스트 장비의 탐침자가 접촉되는 동작으로, 그 성능이 테스트될 수 있다.

다른 실시예로, 제1인쇄 회로 기판(420)에는 복수 개의 전기 소자들이 배치될 수 있고, 복수 개의 전기 소자들은 동일한 접속 방식을 통해 기판 측면에 대응하도록 배치되는 복수개의 제1도전성 패턴을 통해 개별적으로 그 성능이 테스트될 수 있다.

도 6b 및 도 6c를 설명함에 있어서, 실질적으로 동일한 구성 요소들에 대해서는 동일한 부호를 부여하였으며, 그 상세한 설명은 생략될 수 있다.

도 6b를 참고하면, 적층형 기판(440)은, 유전체 기판(441)의 내부에서, 도전성 비아(444)로부터 실질적으로 제1인쇄 회로 기판(420)과 평행하게(또는 평행하지 않게) 관통된 홀을 통해 충진된 도전체(445)를 포함할 수 있다. 한 실시예에 따르면, 도전체(445)는, 일단이 도전성 비아(444)와 전기적으로 연결되며, 타단은 적층형 기판(440)의 기판 측면(4403)에 노출되는 방식으로 배치될 수 있다. 이러한 경우, 적층형 기판(440)에 배치되고, 도전성 비아(444)와 연결된 제3복수의 도전성 단자들(442) 중 어느 하나의 도전성 단자와 전기적으로 연결된, 제1인쇄 회로 기판(420)의 제1복수의 도전성 단자들(421) 중 어느 하나의 도전성 단자는 제1인쇄 회로 기판(420)의 내부에 배치되고, 제1전기 소자(425)와 연결된 제1전기적 경로(4221)에 전기적으로 연결될 수 있다. 따라서, 도 6a와 같은 제1도전성 패턴(450)을 포함하지 않더라도, 적층형 기판(440)은 기판 측면(4403)에 노출된 도전체(445)를 통해 제1전기 소자(425)와 연결된 전기적 연결 구조를 가질 수 있다.

다른 실시예로, 제1전기적 경로(4221)는 적층형 기판(440)을 통하지 않고, 제1인쇄 회로 기판(420)의 측면에 노출되도록 형성된 도전성 부분과 전기적으로 연결됨으로서, 도전성 부분을 통한 제1전기 소자(425)와의 전기적 연결 구조를 제공할 수도 있다.

도 6c를 참고하면, 적층형 기판(440)은 기판 측면(4403) 중 제1도전성 패턴(450)이 배치되지 않은 기판 측면(4403)의 적어도 하나의 다른 부분에 배치되는 추가 도전성 패턴들(450-1, 450-2)을 더 포함할 수도 있다. 이러한 경우, 추가 도전성 패턴들(450-1, 450-2)은 적층형 기판(440)의 오프닝(4404)과 대면하는 기판 내측면을 통해 배치되거나(450-1), 기판 측면(4403)의 다른 부분에 노출되도록 배치될 수 있다(450-2). 한 실시예에 따르면, 추가 도전성 패턴들(450-1, 450-2)은 제1인쇄 회로 기판(420)의 제1대응면(4201)에 배치되는 추가 도전성 패드들(422-1, 422-2)과 각각 전기적으로 연결될 수 있다. 따라서, 적층형 기판(440)은 추가 도전성 패턴들(450-1, 450-2)을 통해, 제1인쇄 회로 기판(420)과의 전기적 신호 라인의 확장에 도움을 줄 수 있다. 다른 실시예로, 추가 도전성 패턴들(450-1, 450-2)은 적층형 기판(440)과 제2인쇄 회로 기판(430) 사이에도 실질적으로, 동일한 방식으로 배치될 수도 있다.

도 7 및 도 8을 설명함에 있어서, 실질적으로 동일한 구성 요소들에 대해서는 동일한 부호를 부여하였으며, 그 상세한 설명은 생략될 수 있다.

도 7을 참고하면, 적층형 기판(440)은 동일한 기판 측면(4403)에, 제2인쇄 회로 기판(430)에 실장된 적어도 하나의 제2전기 소자(435)를 테스트하기 위하여 배치되는 제2도전성 패턴(460)을 더 포함할 수 있다.

다양한 실시예에 따르면, 적층형 기판(440)은 유전체 기판(441)의 기판 측면(4403)의 적어도 일부에 배치되는 제2도전성 패턴(460)을 포함할 수 있다. 한 실시예에 따르면, 제2도전성 패턴(460)은 제1도전성 패턴(450)과 전기적으로 단절된 상태로 배치될 수 있다. 한 실시예에 따르면, 제2도전성 패턴(460)은 기판 측면(4403)에 배치되는 제2노출부(461) 및 제2노출부(461)로부터 제2기판면(4402)의 적어도 일부까지 연장되는 제2접촉부(462)를 포함할 수 있다.

다양한 실시예에 따르면, 제2인쇄 회로 기판(430)은 적층형 기판(440)과 대면하는 제2대응면(4301)에서, 제2접촉부(462)와 대면하는 위치에 배치되는 제2도전성 패드(432)를 포함할 수 있다. 한 실시예에 따르면, 제2도전성 패드(432)는 제2인쇄 회로 기판(430)의 제2대응면(4301)에 노출되도록 형성되는 도전성 패턴을 포함할 수 있다. 한 실시예에 따르면, 제2도전성 패드(432)는 제2인쇄 회로 기판(430)의 내부에 배치되는 제2전기적 경로(4321)(예: 전기 배선)를 통해 적어도 하나의 제2전기 소자(435)와 전기적으로 연결될 수 있다. 따라서, 적층형 기판(440)과 제2인쇄 회로 기판(430)이 결합될 경우, 적어도 하나의 제2전기 소자(435)는 제2전기적 경로(4321), 제2도전성 패드(432), 제2접촉부(462) 및 제2노출부(461)를 통해 제2도전성 패턴(460)과 전기적으로 연결된 상태를 유지할 수 있다. 한 실시예에 따르면, 제2접촉부(462)와 제2도전성 패드(432)는 솔더링, 도전성 본딩 또는 도전성 테이프 중 적어도 하나를 통해 서로 전기적으로 연결될 수 있다. 이러한 경우, 적어도 하나의 제2전기 소자(435)는 제2도전성 패턴(460)의 제2노출부(461)에 테스트 장비의 탐침자가 접촉되는 동작으로, 그 성능이 테스트될 수 있다.

다양한 실시예에 따르면 제1인쇄 회로 기판(420), 적층형 기판(440) 및 제2인쇄 회로 기판(430)이 서로 결합된 상태에서 제1인쇄 회로 기판(420) 및/또는 제2인쇄 회로 기판(430)에 배치되는 전기 소자들(425, 435)의 성능을 테스트하기 위한 테스트 포인트로서 동작하는 제1도전성 패턴(450) 및 제2도전성 패턴(460)이 모두 적층형 기판(440)의 기판 측면(4403)에 배치되기 때문에, 적층형 기판(440)의 슬림화 및 인쇄 회로 기판들(420, 430)에서, 전기 소자들(425, 435)의 효율적인 실장에 도움을 줄 수 있다.

도 8를 참고하면, 제1인쇄 회로 기판(420), 적층형 기판(440) 및 제2인쇄 회로 기판(430)이 서로 결합된 상태에서, 제1도전성 패턴(450)이 테스트 포인트로서 사용되지 못하는 실장 환경에서도, 제1인쇄 회로 기판(420)에 배치된 적어도 하나의 제1전기 소자(425)는 제2인쇄 회로 기판(430)에 배치되는 제3도전성 패드(434)를 통해 그 성능이 테스트될 수 있다.

다양한 실시예에 따르면, 제1도전성 패턴(450)은 제1노출부(451)에서 제2기판면(4402)의 적어도 일부까지 연장된 제3접촉부(453)를 포함할 수 있다. 한 실시예에 따르면, 제3접촉부(453)는 제2인쇄 회로 기판(430)의 제2대응면(4301)에 배치되는 제2도전성 패드(432)와 전기적으로 연결될 수 있다. 한 실시예에 따르면, 제2인쇄 회로 기판(430)은, 제2인쇄 회로 기판(430)의 외면에 노출되도록 배치되고, 도전성 비아(433)를 통해 제2도전성 패드(432)와 전기적으로 연결되는 제3도전성 패드(434)를 포함할 수 있다. 한 실시에에 따르면, 제3도전성 패드(434)는, 도전성 비아(433), 제2도전성 패드(432), 제1도전성 패턴(450), 제1도전성 패드(422) 및 제1전기적 경로(4221)를 통해 적어도 하나의 제1전기 소자(425)와 전기적으로 연결될 수 있다. 따라서, 적어도 하나의 제1전기 소자(425)는 제3도전성 패드(434)에 테스트 장비의 탐침자가 접촉되는 동작으로, 그 성능이 테스트될 수 있다.

다른 실시예로, 제1도전성 패턴(450)은 제1인쇄 회로 기판(420) 및/또는 제2인쇄 회로 기판(430)의 그라운드(미도시 됨)와 전기적으로 연결될 수도 있다. 이러한 경우, 제1도전성 패턴(450)은 주변 전기 소자(예: RFIC)의 차폐 및 또는 그라운드 확장에 도움을 줄 수도 있다.

도 9a는 본 발명의 다양한 실시예에 따른 도전성 패턴(9112, 9122)을 형성하기 위한 적층형 기판(900)의 제조 공정을 도시한 모식도이다. 도 9b는 본 발명의 다양한 실시예에 따른 도 9a의 (d) 공정에서 완성된 적층형 기판(900)의 기판 측면을 바라본 도면이다.

도 9a의 제조 공정을 통해 도 6a 내지 도 8의 도전성 패턴들(450, 450-1, 450-2, 460) 중 적어도 하나의 도전성 패턴이 형성될 수 있다.

도 9a의 적층형 기판(900)은 도 4의 적층형 기판과 적어도 일부 유사하거나, 적층형 기판의 다른 실시예들을 더 포함할 수 있다.

도 9a 및 도 9b를 참고하면, 적층형 기판(900)(예: 도 6의 적층형 기판(440))은 제1기판면(9101)(예: 도 6의 제1기판면(4401)), 제1기판면(9101)과 반대 방향으로 향하는 제2기판면(9102)(예: 도 6의 제2기판면(4402)) 및 제1기판면(9101)과 제2기판면(9102) 사이의 공간을 둘러싸는 가공 전 기판 측면(9103)을 포함하는 유전체 기판(910)(예: 도 6의 유전체 기판(441))을 포함할 수 있다.

(a)를 참고하면, 적층형 기판(900)은 가공 전 기판 측면(9103) 주변에서 드릴링 또는 펀칭을 통해 형성되는 일정 깊이의 제1홀(911) 및/또는 제2홀(912)을 포함할 수 있다. 이러한 경우, 제1홀(911)과 제2홀(912)은 드릴링 깊이를 조절하여 유전체 기판(910)을 통해 형성된 격벽(913)을 사이에 두고 분할되도록 배치될 수 있다. 예컨대, 제1홀(911)은 제1기판면(9101)으로부터 제2기판면(9102) 방향으로 형성될 수 있으며, 제2홀(912)은 제2기판면(9102)으로부터 제1기판면(9101) 방향으로 형성될 수 있다.

(b)를 참고하면, 적층형 기판(900)은 제1홀(911) 및 제2홀(912)에 도전성 물질을 도포하는 공정을 통해 제1홀(911) 및 제2홀(912)의 내부에 마련되는 도전층(9111, 9121)을 포함할 수 있다. 예컨대, 제1홀(911)에는 제1도전층(9111)이 마련될 수 있으며, 제2홀(912)에는 제2도전층(9121)이 마련될 수 있다. 한 실시예에 따르면, 제1도전층(9111) 및 제2도전층(9121)은 도전성 도료, 금속 또는 도전성 증착 물질을 포함할 수 있다.

(c)를 참고하면, 적층형 기판(900)은 제1홀(911), 격벽(913) 및 제2홀(912)을 통해 절단 공정이 수행될 수 있다. 절단 공정을 통해, 가공 전 기판 측면(9103)을 포함하는 불필요한 잔여 기판(920)은 제거될 수 있다.

(d)를 참고하면, 적층형 기판(900)은 절단 공정을 통해, 잔여 기판(920)이 제거된 후, 가공 후 기판 측면(9104)이 외부로 노출될 수 있다. 한 실시예에 따르면, 가공 후 기판 측면(9104)에 남아있는 제1도전층(예: (c)의 제1도전층(9111))이 제1도전성 패턴(9112)(예: 도 7의 제1도전성 패턴(450))으로 동작하고, 가공 후 기판 측면(9104)에 남아있는 제2도전층(예: (c)의 제2도전층(9121))이 제2도전성 패턴(9122)(예: 도 7의 제2도전성 패턴(460))으로 동작할 수 있다. 한 실시예에 따르면, 제1도전성 패턴과 제2도전성 패턴은 격벽(913)의 남아 있는 부분(9131)을 통해 전기적으로 단절된 상태를 유지할 수 있다.

본 발명이 예시적인 실시예들에 따른 적어도 하나의 도전성 패턴(9112, 9122)은 기판 측면(9104) 주변에서 드릴링 작업에 의한 도전층(예: 도금층)이 절단 공정을 통해 형성되기 때문에 적층형 기판(900)의 부피 증가를 방지하는데 도움을 줄 수 있다.

다양한 실시예에 따르면, 전자 장치(예: 도 4의 전자 장치(400))는, 하우징(예: 도 4의 하우징(410))과, 상기 하우징의 내부 공간에 배치되고, 적어도 하나의 제1전기 소자(예: 도 6의 적어도 하나의 제1전기 소자(425))를 포함하며, 제1복수의 도전성 단자들(예: 도 6의 제1복수의 도전성 단자들(421))을 포함하는 제1인쇄 회로 기판(예: 도 6의 제1인쇄 회로 기판(420))과, 상기 내부 공간에서, 상기 제1인쇄 회로 기판과 평행하게 배치되고, 제2복수의 도전성 단자들(예: 도 6의 제2복수의 도전성 단자들(431))을 포함하는 제2인쇄 회로 기판(예: 도 6의 제2인쇄 회로 기판(430)) 및 상기 제1인쇄 회로 기판과 상기 제2인쇄 회로 기판 사이에서, 상기 제1인쇄 회로 기판과, 상기 제2인쇄 회로 기판을 전기적으로 연결시키도록 배치되는 적층형 기판(예: 도 6의 적층형 기판(440))으로서, 상기 제1인쇄 회로 기판과 대면하는 제1기판면(예: 도 6의 제1기판면(4401)), 상기 제2인쇄 회로 기판과 대면하는 제2기판면(예: 도 6의 제1기판면(4402)) 및 상기 제1기판면과 제2기판면 사이의 공간을 둘러싸는 기판 측면(예: 도 6의 기판 측면(4403))을 포함하는 유전체 기판(예: 도 6의 유전체 기판(441))과, 상기 유전체 기판의 제1기판면으로부터 상기 제2기판면까지 관통되도록 형성되고, 상기 제1복수의 도전성 단자들을 상기 제2복수의 도전성 단자들과 전기적으로 연결하는 복수의 도전성 비아들(예: 도 6의 도전성 비아(444)) 및 상기 기판 측면의 적어도 일부로부터 상기 제1인쇄 회로 기판까지 형성되는 제1도전성 패턴(예: 도 6의 제1도전성 패턴(450))을 포함하는 적층형 기판을 포함하고, 상기 제1도전성 패턴은, 상기 제1인쇄 회로 기판에 형성되고, 상기 적어도 하나의 제1전기 소자와 전기적으로 연결된 제1도전성 패드(예: 도 6의 제1도전성 패드(422))와 전기적으로 연결될 수 있다.

다양한 실시예에 따르면, 상기 제1도전성 패턴은, 상기 기판 측면 중 적어도 일부에 형성되는 제1노출부(예: 도 6의 제1노출부(451)) 및 상기 제1노출부로부터 연장되고, 상기 제1인쇄 회로 기판과 대면하는 상기 제1기판면의 적어도 일부로 연장되는 제1접촉부(예: 도 6의 제1접촉부(452))를 포함하고, 상기 제1접촉부가 상기 제1도전성 패드와 물리적으로 전기적으로 접촉될 수 있다.

다양한 실시예에 따르면, 상기 제1접촉부는 솔더링, 도전성 본딩 또는 도전성 테이프 중 적어도 하나를 통해 상기 제1도전성 패드와 전기적으로 연결될 수 있다.

다양한 실시예에 따르면, 상기 제1도전성 패드는 상기 제1인쇄 회로 기판에 배치되는 제1도전성 경로(예: 도 6의 제1도전성 경로(4221))를 통해 상기 적어도 하나의 제1전기 소자와 전기적으로 연결될 수 있다.

다양한 실시예에 따르면, 상기 제1도전성 패턴은 상기 적층형 기판에서, 상기 제1기판면으로부터 상기 제2기판면까지 관통되도록 형성되는 관통홀 내부에 도전층을 형성하고, 상기 관통홀을 제1기판면으로부터 제2기판면 방향으로 절단하여 형성될 수 있다.

다양한 실시예에 따르면, 상기 제1도전성 패턴은 상기 적층형 기판의 상기 기판 측면에 배치되는 도전성 도료, 도전성 테이프 또는 도전성 플레이트 중 적어도 하나를 포함할 수 있다.

다양한 실시예에 따르면, 상기 제1도전성 패턴은, 테스트 장비의 탐침자의 접촉을 통해 상기 적어도 하나의 제1전기 소자의 성능을 테스트하는데 사용될 수 있다.

다양한 실시예에 따르면, 상기 적층형 기판은 상기 기판 측면에 배치되는 제2도전성 패턴(예: 도 7의 제2도전성 패턴(460))을 더 포함하고, 상기 제2도전성 패턴은 상기 제2인쇄 회로 기판에 배치되는 적어도 하나의 제2전기 소자(예: 도 7의 적어도 하나의 제2전기 소자(435))와 전기적으로 연결되는 제2도전성 패드(예: 도 7의 제2도전성 패드(432))와 전기적으로 연결될 수 있다.

다양한 실시예에 따르면, 상기 제2도전성 패턴은 상기 제1도전성 패턴과 전기적으로 단절되도록 배치될 수 있다.

다양한 실시예에 따르면, 상기 제2도전성 패턴은, 상기 기판 측면 중 적어도 일부에 형성되는 제2노출부(예: 도 7의 제2노출부(461)) 및 상기 제2노출부로부터 연장되고, 상기 제2인쇄 회로 기판과 대면하는 상기 제2기판면의 적어도 일부로 연장되는 제2접촉부(예: 도 7의 제2접촉부(462))를 포함하고, 상기 제2접촉부가 상기 제2도전성 패드와 물리적으로 전기적으로 접촉될 수 있다.

다양한 실시예에 따르면, 상기 제2접촉부는 솔더링, 도전성 본딩 또는 도전성 테이프 중 적어도 하나를 통해 상기 제2도전성 패드와 전기적으로 연결될 수 있다.

다양한 실시예에 따르면, 상기 제2도전성 패드는 상기 제2인쇄 회로 기판에 배치되는 제2도전성 경로(예: 도 7의 제2도전성 경로(4321))를 통해 상기 적어도 하나의 제2전기 소자와 전기적으로 연결될 수 있다.

다양한 실시예에 따르면, 상기 제1도전성 패턴은, 테스트 장비의 탐침자의 접촉을 통해 상기 적어도 하나의 제2전기 소자의 성능을 테스트하는데 사용될 수 있다.

다양한 실시예에 따르면, 상기 전기 소자는, PMIC(power management integrated circuit), RFIC(radio frequency integrated circuit) 또는 프로세서(예: AP(application processor) 및/또는 CP(communication processor)) 중 적어도 하나를 포함할 수 있다.

다양한 실시예에 따르면, 상기 적층형 기판은 오프닝(예: 도 6의 오프닝(4404))을 포함하고, 상기 적어도 하나의 제1전기 소자는 상기 오프닝에 수용될 수 있다.

다양한 실시예에 따르면, 전자 장치(예: 도 4의 전자 장치(400))는, 하우징(예: 도 4의 하우징(410))과, 상기 하우징의 내부 공간에 배치되고, 적어도 하나의 전기 구조물(예: 도 8의 적어도 하나의 전기 소자(425))을 포함하며, 제1복수의 도전성 단자들(예: 도 8의 제1복수의 도전성 단자들(421))을 포함하는 제1인쇄 회로 기판(예: 도 8의 제1인쇄 회로 기판(420))과, 상기 내부 공간에서, 상기 제1인쇄 회로 기판과 평행하게 배치되고, 제2복수의 도전성 단자들(예: 도 8의 제2복수의 도전성 단자들(431))을 포함하는 제2인쇄 회로 기판(예: 도 8의 제2인쇄 회로 기판(430)) 및 상기 제1인쇄 회로 기판과 상기 제2인쇄 회로 기판 사이에서, 상기 제1인쇄 회로 기판과, 상기 제2인쇄 회로 기판을 전기적으로 연결시키도록 배치되는 적층형 기판(예: 도 8의 적층형 기판(440))으로서, 상기 제1인쇄 회로 기판과 대면하는 제1기판면(예: 도 8의 제1기판면(4401)), 상기 제2인쇄 회로 기판과 대면하는 제2기판면(예: 도 8의 제2기판면(4402)) 및 상기 제1기판면과 제2기판면 사이의 공간을 둘러싸는 기판 측면(예: 도 8의 기판 측면(4403))을 포함하는 유전체 기판(예: 도 8의 유전체 기판(441))과, 상기 유전체 기판의 제1기판면으로부터 상기 제2기판면까지 관통되도록 형성되고, 상기 제1복수의 도전성 단자들을 상기 제2복수의 도전성 단자들과 전기적으로 연결하는 복수의 도전성 비아들(예: 도 8의 도전성 비아(444)) 및 상기 기판 측면에서, 상기 제1인쇄 회로 기판으로부터 상기 제2인쇄 회로 기판까지 형성되는 도전성 패턴(예: 도 8의 제1도전성 패턴(450))을 포함하는 적층형 기판을 포함하고, 상기 도전성 패턴의 일단(예: 도 8의 제1접촉부(452))은, 상기 제1인쇄 회로 기판에 형성되고, 상기 적어도 하나의 전기 구조물과 전기적으로 연결된 제1도전성 패드(예: 도 8의 제1도전성 패드(422))와 전기적으로 연결되고, 상기 도전성 패턴의 타단(예: 도 8의 제3접촉부(453))은 상기 제2인쇄 회로 기판에 형성된 제2도전성 패드(예: 도 8의 제2도전성 패드(432))와 전기적으로 연결될 수 있다.

다양한 실시예에 따르면, 상기 제2인쇄 회로 기판은 상기 제2도전성 패드와 전기적으로 연결되고, 외면에 노출되도록 배치되는 제3도전성 패드(예: 도 8의 제3도전성 패드(434))와 도전성 비아(예: 도 8의 도전성 비아(433))를 통해 전기적으로 연결될 수 있다.

다양한 실시예에 따르면, 상기 제3도전성 패드는, 테스트 장비의 탐침자의 접촉을 통해 상기 적어도 하나의 전기 구조물의 성능을 테스트하는데 사용될 수 있다.

다양한 실시예에 따르면, 상기 전기 구조물은, PMIC(power management integrated circuit), RFIC(radio frequency integrated circuit) 또는 프로세서(예: AP(application processor) 및/또는 CP(communication processor)) 중 적어도 하나를 포함할 수 있다.

다양한 실시예에 따르면, 상기 전기 구조물은 상기 제1인쇄 인쇄 회로 기판에 배치되는 그라운드 층을 포함할 수 있다.

그리고 본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 실시예에 따른 기술 내용을 쉽게 설명하고 본 발명의 실시예의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 실시예의 범위를 한정하고자 하는 것은 아니다. 따라서 본 발명의 다양한 실시예의 범위는 여기에 개시된 실시예들 이외에도 본 발명의 다양한 실시예의 기술적 사상을 바탕으로 도출되는 모든 변경 또는 변형된 형태가 본 발명의 다양한 실시예의 범위에 포함되는 것으로 해석되어야 한다.

400: 전자 장치 420: 제1인쇄 회로 기판
421: 제1복수의 도전성 단자들 422: 제1도전성 패드
430: 제2인쇄 회로 기판 431: 제2복수의 도전성 단자들
432: 제2도전성 패드 433: 제3도전성 패드
440: 적층형 기판 450: 제1도전성 패턴
460: 제2도전성 패턴

Claims

전자 장치에 있어서,
하우징;
상기 하우징의 내부 공간에 배치되고, 적어도 하나의 제1전기 소자를 포함하며, 제1복수의 도전성 단자들을 포함하는 제1인쇄 회로 기판;
상기 내부 공간에서, 상기 제1인쇄 회로 기판과 평행하게 배치되고, 제2복수의 도전성 단자들을 포함하는 제2인쇄 회로 기판; 및
상기 제1인쇄 회로 기판과 상기 제2인쇄 회로 기판 사이에서, 상기 제1인쇄 회로 기판과, 상기 제2인쇄 회로 기판을 전기적으로 연결시키도록 배치되는 적층형 기판을 포함하고,
상기 적층형 기판은,
상기 제1인쇄 회로 기판과 대면하는 제1기판면, 상기 제2인쇄 회로 기판과 대면하는 제2기판면 및 상기 제1기판면과 제2기판면 사이의 공간을 둘러싸는 기판 측면을 포함하는 유전체 기판;
상기 유전체 기판의 제1기판면으로부터 상기 제2기판면까지 관통되도록 형성되고, 상기 제1복수의 도전성 단자들을 상기 제2복수의 도전성 단자들과 전기적으로 연결하는 복수의 도전성 비아들;
상기 기판 측면으로부터 상기 복수의 도전성 비아들 중 적어도 하나의 도전성 비아까지 관통하도록 형성되고, 상기 제1인쇄 회로 기판과 평행하게 배치된 홀; 및
상기 홀에 채워지는 도전체를 포함하고,
상기 적어도 하나의 도전성 비아는 상기 제1인쇄 회로 기판에 배치된 제1전기적 경로를 통해, 상기 적어도 하나의 전기 소자에 전기적으로 연결되고,
상기 도전체는, 일단이 상기 적어도 하나의 도전성 비아에 전기적으로 연결되고, 타단이 상기 기판 측면에 노출되도록 배치되고,
상기 기판 측면에 노출된 상기 도전체는, 테스트 장치의 탐침자(probe)가 접촉되는 것으로, 상기 적어도 하나의 제1전기 소자의 성능을 테스트하도록 사용되는 전자 장치.
제1항에 있어서,
상기 적층형 기판은 상기 기판 측면에 배치되는 도전성 패턴을 더 포함하고,
상기 도전성 패턴은 상기 제2인쇄 회로 기판에 배치되는 적어도 하나의 제2전기 소자와 전기적으로 연결되는 도전성 패드와 전기적으로 연결되는 전자 장치.
제2항에 있어서,
상기 도전성 패턴은 상기 도전체와 전기적으로 단절되도록 배치되는 전자 장치.
제2항에 있어서,
상기 도전성 패턴은,
상기 기판 측면 중 적어도 일부에 형성되는 노출부; 및
상기 노출부로부터 연장되고, 상기 제2인쇄 회로 기판과 대면하는 상기 제2기판면의 적어도 일부로 연장되는 접촉부를 포함하고,
상기 접촉부가 상기 도전성 패드와 물리적으로 전기적으로 접촉되는 전자 장치.
제4항에 있어서,
상기 접촉부는 솔더링, 도전성 본딩 또는 도전성 테이프 중 적어도 하나를 통해 상기 도전성 패드와 전기적으로 연결되는 전자 장치.
제2항에 있어서,
상기 도전성 패드는 상기 제2인쇄 회로 기판에 배치되는 제2도전성 경로를 통해 상기 적어도 하나의 제2전기 소자와 전기적으로 연결되는 전자 장치.
제1항에 있어서,
상기 전기 소자는, PMIC(power management integrated circuit), RFIC(radio frequency integrated circuit) 또는 프로세서(예: AP(application processor) 및/또는 CP(communication processor)) 중 적어도 하나를 포함하는 전자 장치.
제1항에 있어서,
상기 적층형 기판은 오프닝을 포함하고,
상기 적어도 하나의 제1전기 소자는 상기 오프닝에 수용되는 전자 장치.
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