KR102656450B1

KR102656450B1 - Amplifier having second harmonic trap

Info

Publication number: KR102656450B1
Application number: KR1020210192055A
Authority: KR
Inventors: 김철영; 최한웅
Original assignee: 주식회사 인프리즘
Priority date: 2021-12-30
Filing date: 2021-12-30
Publication date: 2024-04-12
Anticipated expiration: 2041-12-30
Also published as: KR20230102155A

Abstract

본 발명은 증폭기에 관한 것으로, 증폭부를 구성하는 트랜지스터 타입에 상보적 타입을 갖는 버랙터와 이에 직렬로 연결된 인덕터를 포함하는 2차 고조파 트랩부를 증폭부에 연결하는 구성을 제안한다. 본 발명은 2차 고조파 트랩부에 의해 입력 커패시턴스의 변동을 보상하여 고조파 발생을 억제함과 동시에 기 발생한 고조파들을 공진 현상에 의해 제거할 수 있다.The present invention relates to an amplifier, and proposes a configuration in which a second harmonic trap unit including a varactor having a type complementary to the transistor type constituting the amplification unit and an inductor connected in series to the amplification unit is connected to the amplification unit. The present invention can suppress the generation of harmonics by compensating for variations in input capacitance using a second harmonic trap unit and at the same time remove previously generated harmonics by a resonance phenomenon.

Description

Amplifier with second harmonic trap {AMPLIFIER HAVING SECOND HARMONIC TRAP}

본 발명은 증폭기에 관한 것으로서, 특히, 2차 고조파 트랩을 이용하여 선형성을 개선한 증폭기에 관한 것이다. The present invention relates to an amplifier, and particularly to an amplifier with improved linearity using a second harmonic trap.

증폭기는 입력 신호가 어느 정도 일정한 한계의 레벨로 입력되는 경우에는 선형성 있게 소정 비율로 비례하여 증폭해서 출력하지만, 일정한 한계의 레벨을 넘어 입력되는 경우에는 소정 비율로 비례하여 증폭해서 출력하지 못하고 발생한 고조파 성분을 포함하게 된다. 고조파 성분에 의해 야기된 증폭기의 비선형성은 무선 통신 시스템에서의 통신 성능을 왜곡 저하시키는 문제를 발생시킨다. When an input signal is input at a level within a certain limit, the amplifier linearly amplifies and outputs the signal in proportion to a certain ratio. However, when the input signal exceeds a certain limit level, it cannot amplify and output the signal in proportion at a certain ratio, resulting in harmonics. Contains ingredients. Nonlinearity of the amplifier caused by harmonic components causes distortion and deterioration of communication performance in wireless communication systems.

즉, 증폭기의 선형성은 LTE, Bluetooth, WiFi, 5G(5th Generation) 통신, 6G(6th Generation) 통신 등 모든 데이터 통신에서 가장 중요한 지표라 할 수 있다. 더욱이, 최근 더 빠른 데이터 전송을 위해 높은 선형성을 갖는 회로에 대한 요구가 크게 증가하고 있다. 무선 통신 시스템에서 선형성은 주로 전력 증폭기가 결정하게 된다. 따라서 전력 증폭기의 선형 출력 및 효율이 낮을 경우 시스템의 성능은 크게 열화된다. In other words, the linearity of the amplifier can be said to be the most important indicator in all data communications, such as LTE, Bluetooth, WiFi, 5G (5th Generation) communication, and 6G (6th Generation) communication. Moreover, recently, the demand for circuits with high linearity for faster data transmission has increased significantly. In wireless communication systems, linearity is mainly determined by the power amplifier. Therefore, if the linear output and efficiency of the power amplifier are low, the performance of the system is greatly degraded.

아울러, 과거에는 높은 선형성을 위하여 높은 이득 및 높은 선형성을 갖는 Class A 증폭기를 사용하여 왔다. 그러나 Class A 증폭기는 항상 온(on) 상태로 켜져 있기 때문에 효율이 낮다는 문제점이 있다. In addition, in the past, Class A amplifiers with high gain and high linearity have been used for high linearity. However, Class A amplifiers have the problem of low efficiency because they are always on.

기술의 발전에 따라 트랜지스터의 이득이 증가하면서 근래에는 Class AB 증폭기가 널리 사용되게 되었다. Class AB 증폭기는 높은 효율을 제공하는 이점이 있기는 하나, 트랜스컨덕턴스의 비선형성과 증폭기 온/오프 시의 입력 커패시턴스의 변화로 인하여 2차 고조파가 많이 발생하는 문제가 있다. 이러한 고조파는 다수의 피드백 경로를 통해 원 신호와 혼합되어 3차 상호변조왜곡(third-order intermodulation; IM3) 성분들을 발생시키고 AM-PM(amplitude to phase) 특성을 열화시킨다. 결과적으로 이러한 고조파에 의해 전체적인 신호 품질은 저하되게 된다. As technology advances and the gain of transistors increases, Class AB amplifiers have become widely used in recent years. Although Class AB amplifiers have the advantage of providing high efficiency, they have the problem of generating a lot of second harmonics due to nonlinearity of transconductance and changes in input capacitance when the amplifier is turned on/off. These harmonics are mixed with the original signal through multiple feedback paths to generate third-order intermodulation (IM3) components and deteriorate AM-PM (amplitude to phase) characteristics. As a result, the overall signal quality is degraded by these harmonics.

Class AB 증폭기에 적용되는 종래 기술에 따른 선형화 기법들은 고조파 발생을 억제하는 방식 또는 이미 발생한 고조파를 제거하는 방식 중 어느 하나에 기초하였다. 따라서 종래의 선형화 기법에 따른 Class AB 증폭기는 만족스러울 정도의 선형 출력 및 효율을 제공할 수 없었다. Conventional linearization techniques applied to Class AB amplifiers are based on either suppressing the generation of harmonics or removing harmonics that have already occurred. Therefore, Class AB amplifiers based on conventional linearization techniques could not provide satisfactory linear output and efficiency.

따라서 당해 업계에서는 고조파 발생을 억제하면서도 이미 발생한 고조파를 제거함으로써 선형 출력 및 효율을 현저히 향상시킬 수 있는 Class AB 증폭기 구조에 대한 필요성이 존재하였다. Therefore, there was a need in the industry for a Class AB amplifier structure that could significantly improve linear output and efficiency by suppressing the generation of harmonics and eliminating harmonics that have already occurred.

IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES, VOL.64, NO. 12, "Highly Linear mm-Wave CMOS Power Amplifier"(저자: Byungjoon Park 외 6인; 2016.12. 공개)IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES, VOL.64, NO. 12, “Highly Linear mm-Wave CMOS Power Amplifier” (Author: Byungjoon Park and 6 others; published December 2016) IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 53. NO.5, "A Wideband Class-AB Power Amplifier With 29-57-GHz AM-PM Compensation in 0.9-V 28-nm Bulk CMOS"(저자: Marco Vigilante, Patrick Reynaert; 2018.5. 공개)IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 53. NO.5, "A Wideband Class-AB Power Amplifier With 29-57-GHz AM-PM Compensation in 0.9-V 28-nm Bulk CMOS" (Author: Marco Vigilante, Patrick Reynaert; published May 2018)

본 발명은 Class AB 증폭기에서 고조파 발생을 억제하면서도 이미 발생한 고조파를 제거함으로써 선형 출력 및 효율을 현저히 향상시킬 수 있는 증폭기를 제시할 것을 그 목적으로 한다. The purpose of the present invention is to propose an amplifier that can significantly improve linear output and efficiency by suppressing the generation of harmonics in a Class AB amplifier and removing harmonics that have already occurred.

상술한 기술적 과제를 해결하기 위하여 본 발명의 일 양상에 따른 Class AB 바이어스 조건에서 동작하는 단일 구조 증폭기는: 공통 소스를 갖는 N-타입 MOSFET으로 이루어진 증폭부(이하, 'NMOS 증폭부'라 함); 및 상기 NMOS 증폭부의 게이트와 소스 사이에 결합된 2차 고조파 트랩부를 포함하고, 상기 2차 고조파 트랩부는: P-타입 MOSFET으로 이루어진 버랙터(이하, 'PMOS 버랙터'라 함); 및 상기 PMOS 버랙터에 직렬로 연결된 인덕터를 포함할 수 있다.In order to solve the above-described technical problem, a single-structure amplifier operating under Class AB bias conditions according to an aspect of the present invention is: an amplifier consisting of an N-type MOSFET with a common source (hereinafter referred to as 'NMOS amplifier') ; and a second harmonic trap unit coupled between the gate and source of the NMOS amplification unit, wherein the second harmonic trap unit includes: a varactor made of a P-type MOSFET (hereinafter referred to as a 'PMOS varactor'); and an inductor connected in series to the PMOS varactor.

여기서, 상기 2차 고조파 트랩부는: 상기 인덕터에 직렬로 연결된 DC 블록 커패시터를 더 포함할 수 있다.Here, the second harmonic trap unit may further include a DC block capacitor connected in series to the inductor.

이 때, 상기 PMOS 버랙터의 게이트는 입력 단자 및 상기 NMOS 증폭부의 게이트와 접속되고, 상기 PMOS 버랙터의 소스는 바이어스 전압에 연결되며, 상기 PMOS 버랙터의 드레인은 상기 인덕터의 일단과 접속되고, 상기 인덕터의 타단은 상기 DC 블록 커패시터의 일단과 접속되고, 상기 DC 블록 커패시터의 타단은 상기 NMOS 증폭부의 소스와 접속되며, 상기 NMOS 증폭부의 드레인은 출력 단자와 연결될 수 있다.At this time, the gate of the PMOS varactor is connected to the input terminal and the gate of the NMOS amplification unit, the source of the PMOS varactor is connected to a bias voltage, and the drain of the PMOS varactor is connected to one end of the inductor, The other end of the inductor may be connected to one end of the DC block capacitor, the other end of the DC block capacitor may be connected to the source of the NMOS amplification unit, and the drain of the NMOS amplification unit may be connected to an output terminal.

상기 PMOS 버랙터의 입력 커패시턴스는 상기 NMOS 증폭부의 입력 커패시턴스와 동일할 수 있다.The input capacitance of the PMOS varactor may be the same as the input capacitance of the NMOS amplifier.

본 발명의 다른 양상에 따른 Class AB 바이어스 조건에서 동작하는 단일 구조 증폭기는: 공통 소스를 갖는 N-타입 MOSFET으로 이루어진 증폭부(이하, 'NMOS 증폭부'라 함); 및 상기 NMOS 증폭부의 게이트와 소스 사이에 결합된 2차 고조파 트랩부를 포함하고, 상기 2차 고조파 트랩부는 병렬로 연결된 복수 개의 서브 고조파 트랩부들을 포함하고, 각각의 서브 고조파 트랩부는: P-타입 MOSFET으로 이루어진 버랙터(이하, 'PMOS 버랙터'라 함); 및 상기 PMOS 버랙터에 직렬로 연결된 인덕터를 포함할 수 있다.A single-structure amplifier operating under Class AB bias conditions according to another aspect of the present invention includes: an amplifier consisting of an N-type MOSFET with a common source (hereinafter referred to as 'NMOS amplifier'); and a second harmonic trap unit coupled between the gate and source of the NMOS amplification unit, wherein the second harmonic trap unit includes a plurality of sub-harmonic trap units connected in parallel, and each sub-harmonic trap unit includes: P-type MOSFET. A varactor (hereinafter referred to as 'PMOS varactor'); and an inductor connected in series to the PMOS varactor.

여기서, 각각의 서브 고조파 트랩부는 상기 인덕터에 직렬로 연결된 DC 블록 커패시터를 더 포함할 수 있다.Here, each sub-harmonic trap unit may further include a DC block capacitor connected in series to the inductor.

상기 복수 개의 서브 고조파 트랩부들의 PMOS 버랙터들의 입력 커패시턴스의 합은 상기 NMOS 증폭부의 입력 커패시턴스와 동일할 수 있다.The sum of the input capacitances of the PMOS varactors of the plurality of sub-harmonic trap units may be equal to the input capacitance of the NMOS amplifier unit.

본 발명의 일 양상에 따른 Class AB 바이어스 조건에서 동작하는 차동 구조 증폭기는: 서로 대칭으로 연결된 2개의 N-타입 MOSFET으로 이루어진 증폭부(이하, 'NMOS 차동 증폭부'라 함); 및 상기 NMOS 차동 증폭부의 게이트들과 소스들 사이에 결합된 2차 고조파 트랩부를 포함하고, 상기 NMOS 차동 증폭부는 공통 소스를 갖고, 상기 2차 고조파 트랩부는: 서로 대칭으로 연결된 2개의 P-타입 MOSFET으로 이루어진 버랙터(이하, 'PMOS 차동 버랙터'라 함); 및 상기 PMOS 차동 버랙터에 직렬로 연결된 인덕터를 포함할 수 있다.A differential structure amplifier operating under Class AB bias conditions according to an aspect of the present invention includes: an amplifier consisting of two N-type MOSFETs symmetrically connected to each other (hereinafter referred to as 'NMOS differential amplifier'); and a second harmonic trap section coupled between the gates and sources of the NMOS differential amplifier, wherein the NMOS differential amplifier has a common source, and the second harmonic trap section includes: two P-type MOSFETs symmetrically connected to each other. A varactor (hereinafter referred to as 'PMOS differential varactor'); and an inductor connected in series to the PMOS differential varactor.

이 때, 상기 PMOS 차동 버랙터의 2개의 P-타입 MOSFET은 서로 소스끼리 연결되고 드레인끼리 연결되는 방식으로 결합되고, 상기 PMOS 차동 버랙터의 게이트들은 입력 단자들 및 상기 NMOS 차동 증폭부의 게이트들과 접속되고, 상기 PMOS 차동 버랙터의 소스들은 바이어스 전압에 연결되며, 상기 PMOS 차동 버랙터의 드레인들은 상기 인덕터의 일단과 접속되고, 상기 인덕터의 타단은 상기 DC 블록 커패시터의 일단과 접속되고, 상기 DC 블록 커패시터의 타단은 상기 NMOS 차동 증폭부의 소스들과 접속되며, 상기 NMOS 차동 증폭부의 드레인들은 출력 단자와 연결될 수 있다.At this time, the two P-type MOSFETs of the PMOS differential varactor are coupled in such a way that their sources are connected to each other and their drains are connected to each other, and the gates of the PMOS differential varactor are connected to the input terminals and the gates of the NMOS differential amplifier. connected, sources of the PMOS differential varactor are connected to a bias voltage, drains of the PMOS differential varactor are connected to one end of the inductor, the other end of the inductor is connected to one end of the DC block capacitor, and the DC The other end of the block capacitor may be connected to sources of the NMOS differential amplifier, and drains of the NMOS differential amplifier may be connected to output terminals.

상기 PMOS 차동 버랙터의 입력 커패시턴스는 상기 NMOS 차동 증폭부의 입력 커패시턴스와 동일할 수 있다.The input capacitance of the PMOS differential varactor may be the same as the input capacitance of the NMOS differential amplifier.

본 발명의 다른 양상에 따른 Class AB 바이어스 조건에서 동작하는 차동 구조 증폭기는: 서로 대칭으로 연결된 2개의 N-타입 MOSFET으로 이루어진 증폭부(이하, 'NMOS 차동 증폭부'라 함); 및 상기 NMOS 차동 증폭부의 게이트들과 소스들 사이에 결합된 2차 고조파 트랩부를 포함하고, NMOS 차동 증폭부는 공통 소스를 갖고, 상기 2차 고조파 트랩부는 병렬로 연결된 복수 개의 서브 고조파 트랩부들을 포함하고, 각각의 서브 고조파 트랩부는: 서로 대칭으로 연결된 2개의 P-타입 MOSFET으로 이루어진 버랙터(이하, 'PMOS 차동 버랙터'라 함); 및 상기 PMOS 차동 버랙터에 직렬로 연결된 인덕터를 포함할 수 있다.A differential structure amplifier operating under Class AB bias conditions according to another aspect of the present invention includes: an amplifier consisting of two N-type MOSFETs symmetrically connected to each other (hereinafter referred to as 'NMOS differential amplifier'); and a second harmonic trap unit coupled between the gates and sources of the NMOS differential amplifier, wherein the NMOS differential amplifier has a common source, and the second harmonic trap unit includes a plurality of sub-harmonic trap units connected in parallel. , each sub-harmonic trap unit: a varactor consisting of two P-type MOSFETs symmetrically connected to each other (hereinafter referred to as 'PMOS differential varactor'); and an inductor connected in series to the PMOS differential varactor.

여기서, 각각의 서브 고조파 트랩부는: 상기 인덕터에 직렬로 연결된 DC 블록 커패시터를 더 포함할 수 있다.Here, each sub-harmonic trap unit may further include a DC block capacitor connected in series to the inductor.

상기 복수 개의 서브 고조파 트랩부들의 PMOS 차동 버랙터들의 입력 커패시턴스의 합은 상기 NMOS 차동 증폭부의 입력 커패시턴스와 동일할 수 있다.The sum of the input capacitances of the PMOS differential varactors of the plurality of sub-harmonic trap units may be equal to the input capacitance of the NMOS differential amplifier unit.

본 발명의 또 다른 양상에 따른 Class AB 바이어스 조건에서 동작하는 단일 구조 증폭기는: 공통 소스를 갖는 P-타입 MOSFET으로 이루어진 증폭부(이하, 'PMOS 증폭부'라 함); 및 상기 PMOS 증폭부의 게이트와 드레인 사이에 결합된 2차 고조파 트랩부를 포함하고, 상기 2차 고조파 트랩부는: N-타입 MOSFET으로 이루어진 버랙터(이하, 'NMOS 버랙터'라 함); 및 상기 NMOS 버랙터에 직렬로 연결된 인덕터를 포함할 수 있다. A single-structure amplifier operating under Class AB bias conditions according to another aspect of the present invention includes: an amplifier consisting of a P-type MOSFET with a common source (hereinafter referred to as 'PMOS amplifier'); and a second harmonic trap coupled between the gate and drain of the PMOS amplifier, wherein the second harmonic trap includes: a varactor made of an N-type MOSFET (hereinafter referred to as 'NMOS varactor'); And it may include an inductor connected in series to the NMOS varactor.

이 때, 상기 NMOS 버랙터의 게이트는 입력 단자 및 상기 PMOS 증폭부의 게이트와 접속되고, 상기 NMOS 버랙터의 드레인은 바이어스 전압에 연결되며, 상기 NMOS 버랙터의 소스는 상기 인덕터의 일단과 접속되고, 상기 인덕터의 타단은 상기 DC 블록 커패시터의 일단과 접속되고, 상기 DC 블록 커패시터의 타단은 상기 PMOS 증폭부의 드레인과 연결되며, 상기 PMOS 증폭부의 드레인은 출력 단자와 연결될 수 있다.At this time, the gate of the NMOS varactor is connected to the input terminal and the gate of the PMOS amplifier, the drain of the NMOS varactor is connected to a bias voltage, and the source of the NMOS varactor is connected to one end of the inductor, The other end of the inductor may be connected to one end of the DC block capacitor, the other end of the DC block capacitor may be connected to the drain of the PMOS amplifier, and the drain of the PMOS amplifier may be connected to an output terminal.

상기 NMOS 버랙터의 입력 커패시턴스는 상기 PMOS 증폭부의 입력 커패시턴스와 동일할 수 있다. The input capacitance of the NMOS varactor may be the same as the input capacitance of the PMOS amplifier.

본 발명의 또 다른 양상에 따른 Class AB 바이어스 조건에서 동작하는 차동 구조 증폭기는: 서로 대칭으로 연결된 2개의 P-타입 MOSFET으로 이루어진 증폭부(이하, 'PMOS 차동 증폭부'라 함); 및 상기 PMOS 차동 증폭부의 게이트들과 드레인들 사이에 결합된 2차 고조파 트랩부를 포함하고, 상기 PMOS 차동 증폭부는 공통 소스를 갖고, 상기 2차 고조파 트랩부는: 서로 대칭으로 연결된 2개의 N-타입 MOSFET으로 이루어진 버랙터(이하, 'NMOS 차동 버랙터'라 함); 및 상기 NMOS 차동 버랙터에 직렬로 연결된 인덕터를 포함할 수 있다. A differential structure amplifier operating under Class AB bias conditions according to another aspect of the present invention includes: an amplifier consisting of two P-type MOSFETs symmetrically connected to each other (hereinafter referred to as 'PMOS differential amplifier'); and a second harmonic trap unit coupled between the gates and drains of the PMOS differential amplifier, wherein the PMOS differential amplifier has a common source, and the second harmonic trap unit includes: two N-type MOSFETs symmetrically connected to each other. A varactor (hereinafter referred to as 'NMOS differential varactor'); and an inductor connected in series to the NMOS differential varactor.

이 때, 상기 NMOS 차동 버랙터의 2개의 N-타입 MOSFET은 서로 소스끼리 연결되고 드레인끼리 연결되는 방식으로 결합되고, 상기 NMOS 차동 버랙터의 게이트들은 입력 단자들 및 상기 PMOS 차동 증폭부의 게이트들과 접속되고, 상기 NMOS 차동 버랙터의 드레인들은 바이어스 전압에 연결되며, 상기 NMOS 차동 버랙터의 소스들은 상기 인덕터의 일단과 접속되고, 상기 인덕터의 타단은 상기 DC 블록 커패시터의 일단과 접속될 수 있고, 상기 DC 블록 커패시터의 타단은 상기 PMOS 차동 증폭부의 드레인들과 연결될 수 있다.At this time, the two N-type MOSFETs of the NMOS differential varactor are coupled in such a way that their sources are connected to each other and their drains are connected to each other, and the gates of the NMOS differential varactor are connected to the input terminals and the gates of the PMOS differential amplifier. connected, drains of the NMOS differential varactor may be connected to a bias voltage, sources of the NMOS differential varactor may be connected to one end of the inductor, and the other end of the inductor may be connected to one end of the DC block capacitor, The other end of the DC block capacitor may be connected to the drains of the PMOS differential amplifier.

상기 NMOS 차동 버랙터의 입력 커패시턴스는 상기 PMOS 차동 증폭부의 입력 커패시턴스와 동일할 수 있다.The input capacitance of the NMOS differential varactor may be the same as the input capacitance of the PMOS differential amplifier.

본 발명에 따르면 다음과 같은 효과가 있다.According to the present invention, the following effects are achieved.

첫째, 본 발명에 따르면 P-타입 트랜지스터 또는 N-타입 트랜지스터를 사용하는 증폭기가 Class AB 바이어스 조건에서 동작할 때, 각각 P-타입 버랙터 또는 N-타입 버랙터를 이용하여 입력 커패시턴스를 일정하게 유지하도록 하여 고조파 신호를 억제할 수 있다.First, according to the present invention, when an amplifier using a P-type transistor or an N-type transistor operates under Class AB bias conditions, the input capacitance is kept constant by using a P-type varactor or an N-type varactor, respectively. By doing so, harmonic signals can be suppressed.

둘째, 본 발명의 증폭기는 고조파 신호를 억제하면서도 P-타입 버랙터 또는 N-타입 버랙터에 인덕터를 추가한 고조파 트랩을 이용하여 이미 발생한 고조파 성분들을 효과적으로 제거함으로써 선형 출력 및 효율을 현저히 향상시킬 수 있다.Second, the amplifier of the present invention can significantly improve linear output and efficiency by suppressing harmonic signals and effectively removing harmonic components that have already occurred by using a harmonic trap that adds an inductor to a P-type varactor or N-type varactor. there is.

셋째, 본 발명의 증폭기는 간단하게 구성된 고조파 트랩을 추가함으로써 높은 선형성을 요구하는 모든 종류의 무선통신 시스템의 통신 성능을 크게 향상시킬 수 있다. Third, the amplifier of the present invention can greatly improve the communication performance of all types of wireless communication systems that require high linearity by adding a simply configured harmonic trap.

본 발명은 이 외에도 본 발명의 구성으로부터 도출될 수 있는 다른 유리한 효과를 가질 수 있다. In addition to this, the present invention may have other advantageous effects that can be derived from the configuration of the present invention.

도 1a는 본 발명의 일 실시예에 따른 공통 소스를 갖는 단일 구조 NMOS 증폭기의 회로를 도시한다.
도 1b는 도 1a에 도시된 2차 고조파 트랩의 등가 회로를 도시한다.
도 2는 본 발명의 다른 실시예에 따른 공통 소스를 갖는 단일 구조 NMOS 증폭기의 회로를 도시한다.
도 3a는 본 발명의 또 다른 실시예에 따른 공통 소스를 갖는 차동 구조 NMOS 증폭기의 회로를 도시한다.
도 3b는 도 3a에 도시된 2차 고조파 트랩의 등가 회로를 도시한다.
도 4는 본 발명의 또 다른 실시예에 따른 공통 소스를 갖는 단일 구조 PMOS 증폭기의 회로를 도시한다.
도 5는 본 발명의 또 다른 실시예에 따른 공통 소스를 갖는 차동 구조 PMOS 증폭기의 회로를 도시한다.1A shows the circuit of a single structure NMOS amplifier with a common source according to one embodiment of the invention.
Figure 1b shows the equivalent circuit of the second harmonic trap shown in Figure 1a.
Figure 2 shows the circuit of a single structure NMOS amplifier with common source according to another embodiment of the present invention.
3A shows the circuit of a differential structure NMOS amplifier with a common source according to another embodiment of the present invention.
Figure 3b shows the equivalent circuit of the second harmonic trap shown in Figure 3a.
Figure 4 shows the circuit of a single structure PMOS amplifier with a common source according to another embodiment of the present invention.
Figure 5 shows the circuit of a differential structure PMOS amplifier with a common source according to another embodiment of the present invention.

이하 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 이하에서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. Below, if it is determined that the detailed description of related known technologies may unnecessarily obscure the gist of the present invention, the detailed description will be omitted. Additionally, numbers used in the description process of this specification are merely identifiers to distinguish one component from another component.

또한, 본 명세서 및 청구범위에 사용된 용어는 사전적인 의미로 한정 해석되어서는 아니되며, 발명자는 자신의 발명을 최선의 방법으로 설명하기 위해 용어의 개념을 적절히 정의할 수 있다는 원칙에 입각하여, 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야 한다.In addition, the terms used in this specification and claims should not be construed limited to their dictionary meaning, and based on the principle that the inventor can appropriately define the concept of the term in order to explain his or her invention in the best way, It should be interpreted with meaning and concept consistent with the technical idea of the present invention.

그리고 본 명세서에서 'A와 B가 연결되다' 또는 'A와 B를 연결하다'의 의미는 A와 B가 직접 연결된 경우뿐만 아니라, A와 B가 다른 구성요소를 경유하여 연결된 경우도 포함하는 것으로 해석되어야 한다. And in this specification, the meaning of 'A and B are connected' or 'A and B are connected' includes not only the case where A and B are directly connected, but also the case where A and B are connected via other components. must be interpreted.

따라서 본 명세서에 기재된 실시예 및 도면에 도시된 구성은 본 발명의 바람직한 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 표현하는 것은 아니므로, 본 출원 시점에 있어 이를 대체할 수 있는 다양한 균등물과 변형예들이 존재할 수 있음을 이해하여야 한다.Accordingly, the embodiments described in this specification and the configurations shown in the drawings are only preferred embodiments of the present invention, and do not express the entire technical idea of the present invention, so various equivalents can be substituted for them at the time of filing the present application. It should be understood that variations may exist.

본 발명의 바람직한 실시예에 대하여 구체적으로 설명하되, 이미 알려진 기술적 부분에 대해서는 설명의 간결함을 위해 생략하거나 압축하기로 한다.Preferred embodiments of the present invention will be described in detail, but already known technical parts will be omitted or compressed for brevity of explanation.

도 1a는 본 발명의 일 실시예에 따른 공통 소스를 갖는 단일 구조 NMOS 증폭기(100)의 회로를 도시한다. 단일 구조 NMOS 증폭기(100)는 Class AB의 바이어스 조건에서 동작하도록 설계된다. 1A shows the circuitry of a single structure NMOS amplifier 100 with a common source according to one embodiment of the invention. The single-structure NMOS amplifier 100 is designed to operate under bias conditions of Class AB.

단일 구조 NMOS 증폭기(100)는 공통 소스를 갖는 N-타입 MOSFET으로 이루어진 증폭부(110, 이하, 'NMOS 증폭부'라 함)를 포함한다. 공통 소스를 갖기 때문에 NMOS 증폭부(110)의 게이트와 소스 사이에 입력이 인가되고, NMOS 증폭부(110)의 드레인과 소스 사이의 신호가 출력된다. 즉, NMOS 증폭부(110)의 게이트는 입력 단자(IN)와 연결이 되고, NMOS 증폭부(110)의 드레인은 출력 단자(OUT)와 연결되며, 소스는 접지된다. The single-structure NMOS amplifier 100 includes an amplification unit 110 (hereinafter referred to as 'NMOS amplification unit') made of N-type MOSFETs with a common source. Because they have a common source, an input is applied between the gate and source of the NMOS amplification unit 110, and a signal between the drain and source of the NMOS amplification unit 110 is output. That is, the gate of the NMOS amplifier 110 is connected to the input terminal (IN), the drain of the NMOS amplifier 110 is connected to the output terminal (OUT), and the source is grounded.

당해 업계에 널리 알려진 바와 같이 NMOS 증폭부(110)의 드레인은 AC 신호가 출력될 수 있도록 부하를 경유하여 바이어스 전압(VDD)과 연결될 수 있다. 도 1a에서는 AC 오픈(open)으로 보이게 하기 위하여 NMOS 증폭부(110)의 드레인이 부하 인덕터(140)를 경유하여 바이어스 전압(VDD)과 연결된 것으로 예시되어 있으나, 부하 저항을 경유하여 바이어스 전압(VDD)과 연결될 수도 있다. As is widely known in the industry, the drain of the NMOS amplifier 110 may be connected to a bias voltage (VDD) via a load so that an AC signal can be output. In FIG. 1A, the drain of the NMOS amplifier 110 is illustrated as being connected to the bias voltage (VDD) via the load inductor 140 to make it appear as AC open. However, the drain of the NMOS amplifier 110 is connected to the bias voltage (VDD) via the load resistor. ) can also be connected.

NMOS 증폭부(110)의 소스가 접지되더라도 칩 레이아웃으로 인해 실제로는 기생 인덕턴스(130)가 존재하게 되고, 그로 인해 소스에서 발생한 비선형성이 남아있게 된다. Even if the source of the NMOS amplifier 110 is grounded, a parasitic inductance 130 actually exists due to the chip layout, and as a result, nonlinearity generated from the source remains.

또한 NMOS 증폭부(110)에 큰 신호가 인가될 경우 NMOS 증폭부(110)의 입력 커패시턴스가 변화하게 되고 이로 인해 비선형성이 유발된다. 이러한 비선형성으로 인해 과거에 발생한 신호는 현재의 비선형성 신호에 영향을 주어 신호의 크기나 위상을 변화시키게 된다. 이것을 바로 메모리 효과라 한다. 메모리 효과는 비선형성을 더 가중시키고, 전력 증폭기가 메모리 효과를 갖는다면 전력 증폭기에서 발생되는 상호변조왜곡은 다양하고 복잡한 형태로 발생된다. Additionally, when a large signal is applied to the NMOS amplifier 110, the input capacitance of the NMOS amplifier 110 changes, causing non-linearity. Due to this nonlinearity, signals that occurred in the past affect the current nonlinearity signal, changing the size or phase of the signal. This is called the memory effect. The memory effect further aggravates nonlinearity, and if the power amplifier has a memory effect, the intermodulation distortion generated from the power amplifier occurs in various and complex forms.

단일 구조 NMOS 증폭기(100)는 이러한 메모리 효과로 인해 발생하는 비선형 동작을 억제하기 위해 2차 고조파 트랩부(120)를 더 포함한다. 2차 고조파 트랩부(120)는 입력 신호의 AC 성분이 2차 고조파 트랩부(120) 쪽으로 빠지게 하는 역할을 한다. The single-structure NMOS amplifier 100 further includes a second harmonic trap unit 120 to suppress nonlinear operation caused by the memory effect. The second harmonic trap unit 120 serves to cause the AC component of the input signal to escape toward the second harmonic trap unit 120.

2차 고조파 트랩부(120)는 NMOS 증폭부(110)의 게이트와 소스 사이에 결합될 수 있다. 소스는 접지되기 때문에 2차 고조파 트랩부(120)는 NMOS 증폭부(110)의 게이트와 그라운드 사이에 결합된다고 말할 수도 있다. 2차 고조파 트랩부(120)는 NMOS 증폭부(110)의 게이트 및 소스에서 발생한 비선형성을 개선하는데 특히 효과적이다. The second harmonic trap unit 120 may be coupled between the gate and source of the NMOS amplification unit 110. Since the source is grounded, the second harmonic trap unit 120 may be said to be coupled between the gate and ground of the NMOS amplification unit 110. The second harmonic trap unit 120 is particularly effective in improving nonlinearity occurring at the gate and source of the NMOS amplification unit 110.

2차 고조파 트랩부(120)는 P-타입 MOSFET으로 이루어진 버랙터(이하, 'PMOS 버랙터'라 함) 및 상기 PMOS 버랙터에 직렬로 연결된 인덕터를 포함한다. 이와 같이 PMOS 버랙터와 인덕터를 결합하여 2차 고조파 트랩부를 구성하는 것은 본 발명의 발명자들에 의해 처음 구상된 것이다. The second harmonic trap unit 120 includes a varactor (hereinafter referred to as 'PMOS varactor') made of a P-type MOSFET and an inductor connected in series to the PMOS varactor. In this way, combining a PMOS varactor and an inductor to form a second harmonic trap unit was first conceived by the inventors of the present invention.

다만 본 발명의 발명자들은 2차 고조파 트랩부(120)를 PMOS 버랙터와 인덕터로만 구성을 하게 되면 인덕터가 DC 관점에서 쇼트(short)로 보이기 때문에 전류가 흘러 버려 바이어스가 걸리지 않는 문제점이 있음을 알게 되었고, 이러한 문제점으로 인해 실제로 2차 고조파 트랩부를 구현하는 것은 용이하지 않았다. 그러나 본 발명의 기술 사상을 구현하기 위해서는, 즉, PMOS 버랙터가 입력 커패시턴스 보상을 함과 동시에 PMOS 버랙터와 인덕터가 함께 노치 필터로 기능하게 하기 위해서는 인덕터에 반드시 바이어스가 걸려야 한다. 본 발명의 발명자들은 상술한 문제점을 해결하기 위해 오랜 기간 고심하였고 상기 인덕터에 DC 블록 커패시터를 직렬로 연결시켜 줌으로써 이 문제를 해결하였다. 따라서 2차 고조파 트랩부(120)는 PMOS 버랙터, 인덕터뿐만 아니라 DC 블록 커패시터를 직렬로 연결해주어야 비로소 제 기능을 발휘할 수 있다. 다만 PMOS 버랙터와 인덕터로 구성된 2차 고조파 트랩부에 바이어스가 걸릴 수 있게 하는 다른 구성이 있다면 그러한 구성 또한 본 발명의 범위 내에 속할 것이다. However, the inventors of the present invention found that if the second harmonic trap unit 120 is composed of only a PMOS varactor and an inductor, there is a problem in that the inductor appears to be short from a DC perspective, so current flows and bias is not applied. Due to these problems, it was not easy to actually implement the second harmonic trap unit. However, in order to implement the technical idea of the present invention, that is, in order for the PMOS varactor to compensate for input capacitance and at the same time allow the PMOS varactor and inductor to function as a notch filter, a bias must be applied to the inductor. The inventors of the present invention struggled for a long time to solve the above-mentioned problem and solved this problem by connecting a DC block capacitor in series to the inductor. Therefore, the second harmonic trap unit 120 can function properly only when the PMOS varactor and inductor as well as the DC block capacitor are connected in series. However, if there is another configuration that allows bias to be applied to the second harmonic trap unit composed of a PMOS varactor and an inductor, such configuration will also fall within the scope of the present invention.

PMOS 버랙터는 P-타입 MOSFET의 소스, 드레인, 바디를 묶어 하나의 커패시터처럼 보이게 된다. 버랙터는 전압에 따라 커패시턴스가 가변할 수 있기 때문에 도 1b의 등가 회로에 도시된 바와 같이 가변 커패시터로 해석될 수 있다. The PMOS varactor binds the source, drain, and body of a P-type MOSFET to look like a single capacitor. Since the capacitance of a varactor can vary depending on voltage, it can be interpreted as a variable capacitor as shown in the equivalent circuit of FIG. 1B.

도 1a에 도시된 바와 같이, 상기 PMOS 버랙터의 게이트는 입력 단자(IN) 및 NMOS 증폭부(110)의 게이트와 접속되고, 상기 PMOS 버랙터의 소스는 부하(예컨대, 저항)를 경유하여 바이어스 전압에 연결된다. As shown in FIG. 1A, the gate of the PMOS varactor is connected to the input terminal (IN) and the gate of the NMOS amplifier 110, and the source of the PMOS varactor is biased via a load (e.g., a resistor). connected to voltage.

상기 PMOS 버랙터의 드레인은 상기 인덕터의 일단과 접속되고, 상기 인덕터의 타단은 상기 DC 블록 커패시터의 일단과 접속되며, 상기 DC 블록 커패시터의 타단은 NMOS 증폭부(110)의 소스와 접속될 수 있다.The drain of the PMOS varactor is connected to one end of the inductor, the other end of the inductor is connected to one end of the DC block capacitor, and the other end of the DC block capacitor may be connected to the source of the NMOS amplification unit 110. .

NMOS 증폭부(110)에 크기가 큰 신호가 인가되면 NMOS 증폭부(110)의 입력 커패시턴스가 증가하거나 감소하는 현상이 일어나게 되는데, 이 경우 신호는 시간 축에서 왜곡되게 된다. 이 때, 2차 고조파 트랩부(120)의 PMOS 버랙터는 이러한 NMOS 증폭부(110)의 입력 커패시턴스의 변화를 보상하는 역할을 수행하게 된다. 즉, NMOS 증폭부(110)에 연결된 PMOS 버랙터는 입력 커패시턴스의 증가 및 감소가 NMOS 증폭부(110)의 입력 커패시턴스와 반대로 동작하기 때문에 전체적인 입력 커패시턴스는 일정하게 된다. When a large signal is applied to the NMOS amplifier 110, the input capacitance of the NMOS amplifier 110 increases or decreases. In this case, the signal is distorted on the time axis. At this time, the PMOS varactor of the second harmonic trap unit 120 serves to compensate for the change in the input capacitance of the NMOS amplification unit 110. That is, because the increase and decrease of the input capacitance of the PMOS varactor connected to the NMOS amplification unit 110 operates opposite to the input capacitance of the NMOS amplification unit 110, the overall input capacitance becomes constant.

NMOS 증폭부(110)의 입력 커패시턴스 보상 역할을 수행하기 위하여 상기 PMOS 버랙터의 입력 커패시턴스는 NMOS 증폭부(110)의 입력 커패시턴스와 동일한 것이 바람직하다. 즉, PMOS 버랙터의 폭 또는 넓이는 NMOS 증폭부의 폭 또는 넓이와 동일한 것이 바람직하다. In order to compensate for the input capacitance of the NMOS amplifier 110, the input capacitance of the PMOS varactor is preferably the same as the input capacitance of the NMOS amplifier 110. That is, it is desirable that the width or area of the PMOS varactor is the same as the width or area of the NMOS amplification unit.

아울러, PMOS 버랙터는 가변 커패시터에 해당하기 때문에 PMOS 버랙터와 그것에 직렬로 연결된 인덕터는 노치 필터를 구성할 수 있다. 따라서 서로 공명하여 2차 고조파를 깔끔하게 제거할 수 있다. In addition, since the PMOS varactor corresponds to a variable capacitor, the PMOS varactor and an inductor connected in series with it can form a notch filter. Therefore, they resonate with each other and the second harmonic can be neatly removed.

결과적으로, 2차 고조파 트랩부(120)는 하나의 회로로 입력 커패시턴스 보상, 즉, 고조파 억제와 2차 고조파 제거를 동시에 수행할 수 있게 된다.As a result, the second harmonic trap unit 120 can simultaneously perform input capacitance compensation, that is, harmonic suppression and second harmonic removal, with one circuit.

아울러, 도 1a에 예시된 회로에 임피던스 매칭을 위하여 입력 매칭 회로 및 출력 매칭 회로가 추가될 수도 있다. In addition, an input matching circuit and an output matching circuit may be added to the circuit illustrated in FIG. 1A for impedance matching.

도 1a에 예시된 실시예는 하나의 PMOS 버랙터를 갖는 실시예이다. 그러나 PMOS 버랙터를 복수 개로 구성하는 것도 가능하다. 도 2는 2개의 PMOS 버랙터로 구성된 2차 고조파 트랩부(120')를 갖는 단일 구조 NMOS 증폭기(100')의 회로를 예시한다. 단일 구조 NMOS 증폭기(100') 또한 Class AB 바이어스 조건에서 동작한다.The embodiment illustrated in Figure 1A is an embodiment with one PMOS varactor. However, it is also possible to configure multiple PMOS varactors. Figure 2 illustrates the circuit of a single structure NMOS amplifier 100' with a second harmonic trap section 120' comprised of two PMOS varactors. The single-structure NMOS amplifier 100' also operates under Class AB bias conditions.

도 2에 예시된 바와 같이, 2차 고조파 트랩부(120')는 서로 병렬로 연결된 2개의 서브 고조파 트랩부(120'-1, 120'2)로 구성될 수 있다. 각각의 서브 고조파 트랩부(120'-1, 120'2)는 직렬로 연결된 PMOS 버랙터, 인덕터 및 DC 블록 커패시터를 포함할 수 있다. As illustrated in FIG. 2, the second harmonic trap unit 120' may be composed of two sub-harmonic trap units 120'-1 and 120'2 connected in parallel. Each sub-harmonic trap unit 120'-1 and 120'2 may include a PMOS varactor, an inductor, and a DC block capacitor connected in series.

구체적으로, 2차 고조파 트랩부(120')는 NMOS 증폭부(110')의 게이트와 소스 사이에 결합될 수 있다. 2차 고조파 트랩부(120')의 서브 고조파 트랩부들(120'-1, 120'2)은 서로 병렬로 연결되기 때문의 각각의 서브 고조파 트랩부(120'-1, 120'2) 또한 NMOS 증폭부(110')의 게이트와 소스 사이에 결합될 수 있다. 그 결과, 각 서브 고조파 트랩부(120'-1, 120'-2)의 PMOS 버랙터의 게이트는 입력 단자(IN) 및 NMOS 증폭부(110')의 게이트와 접속되고, 각 PMOS 버랙터의 소스는 바이어스 전압에 연결될 수 있다. 각 PMOS 버랙터의 드레인은 인덕터의 일단과 접속되고, 각 인덕터의 타단은 DC 블록 커패시터의 일단과 접속되며, 각 DC 블록 커패시터의 타단은 NMOS 증폭부(110')의 소스와 접속될 수 있다. Specifically, the second harmonic trap unit 120' may be coupled between the gate and source of the NMOS amplification unit 110'. Since the sub-harmonic trap units 120'-1 and 120'2 of the second harmonic trap unit 120' are connected in parallel, each sub-harmonic trap unit 120'-1 and 120'2 also uses NMOS It may be coupled between the gate and source of the amplifier 110'. As a result, the gate of the PMOS varactor of each sub-harmonic trap unit 120'-1 and 120'-2 is connected to the input terminal IN and the gate of the NMOS amplification unit 110', and the gate of each PMOS varactor The source may be connected to a bias voltage. The drain of each PMOS varactor may be connected to one end of the inductor, the other end of each inductor may be connected to one end of the DC block capacitor, and the other end of each DC block capacitor may be connected to the source of the NMOS amplification unit 110'.

각 서브 고조파 트랩부(120'-1, 120'-2)의 PMOS 버랙터나 인덕터의 크기를 서로 다르게 조절할 경우에는 서로 상이한 주파수의 고조파를 제거할 있게 된다. 예컨대, 서브 고조파 트랩부(120'-1)의 PMOS 버랙터 및 인덕터의 크기는 공진에 의해 2차 고조파를 제거하도록 설정하고 서브 고조파 트랩부(120'-2)의 PMOS 버랙터 및 인덕터의 크기는 공진에 의해 3차 고조파를 제거하도록 설정함으로써 더 우수한 선형성을 달성할 수도 있다. When the size of the PMOS varactor or inductor of each sub-harmonic trap unit 120'-1 and 120'-2 is adjusted differently, harmonics of different frequencies can be removed. For example, the sizes of the PMOS varactor and inductor of the sub-harmonic trap unit 120'-1 are set to remove the second harmonic by resonance, and the sizes of the PMOS varactor and inductor of the sub-harmonic trap unit 120'-2 are set to remove the second harmonic by resonance. Better linearity can also be achieved by setting it to remove the third harmonic by resonance.

제1 서브 고조파 트랩부(120'-1)의 PMOS 버랙터(이하, '제1 PMOS 버랙터'라 함)의 입력 커패시턴스 및 제2 서브 고조파 트랩부(120'-2)의 PMOS 버랙터(이하, '제2 PMOS 버랙터'라 함)의 입력 커패시턴스의 합은 NMOS 증폭부(110')의 입력 커패시턴스와 동일하다. 즉, 제1 PMOS 버랙터의 폭과 제2 PMOS 버랙터의 폭을 합하면 NMOS 증폭부(110')의 폭과 동일하게 된다. 또는 제1 PMOS 버랙터의 넓이와 제2 PMOS 버랙터의 넓이를 합하면 NMOS 증폭부(110')의 넓이와 동일하게 된다. The input capacitance of the PMOS varactor (hereinafter referred to as 'first PMOS varactor') of the first sub-harmonic trap unit 120'-1 and the PMOS varactor (hereinafter referred to as 'first PMOS varactor') of the second sub-harmonic trap unit 120'-2 The sum of the input capacitances (hereinafter referred to as 'second PMOS varactor') is equal to the input capacitance of the NMOS amplifier 110'. That is, the sum of the widths of the first PMOS varactor and the width of the second PMOS varactor becomes the same as the width of the NMOS amplification unit 110'. Alternatively, if the areas of the first PMOS varactor and the areas of the second PMOS varactor are added together, they become equal to the area of the NMOS amplification unit 110'.

도 2는 2개의 서브 고조파 트랩부를 포함한 2차 고조파 트랩부(120')를 예시한 반면, 더 많은 개수의 서브 고조파 트랩부를 포함하도록 2차 고조파 트랩부를 구성하는 것도 가능하다. 이 경우, 각각의 서브 고조파 트랩부들은 서로 병렬로 연결된다. 이 때, 2차 고조파 트랩부를 구성하는 서브 고조파 트랩부들의 PMOS 버랙터들의 입력 커패시턴스의 합은 NMOS 증폭부의 입력 커패시턴스와 동일하다. While Figure 2 illustrates the second harmonic trap unit 120' including two sub-harmonic trap units, it is also possible to configure the second harmonic trap unit to include a larger number of sub-harmonic trap units. In this case, each sub-harmonic trap unit is connected in parallel with each other. At this time, the sum of the input capacitances of the PMOS varactors of the sub-harmonic trap units constituting the second harmonic trap unit is equal to the input capacitance of the NMOS amplification unit.

도 2에 예시된 그 외의 구성은 도 1a에 예시된 구성과 동일하고, 도 1a에 예시된 것과 동일한 구성에 대한 설명은 생략한다. Other configurations illustrated in FIG. 2 are the same as those illustrated in FIG. 1A, and descriptions of the same configurations as illustrated in FIG. 1A are omitted.

도 3a는 본 발명의 또 다른 실시예에 따른 공통 소스를 갖는 차동 구조 NMOS 증폭기(200)의 회로를 도시한다. 차동 구조 NMOS 증폭기(200)는 Class AB 바이어스 조건에서 동작하도록 설계된다. 3A shows the circuit of a differential structure NMOS amplifier 200 with a common source according to another embodiment of the present invention. The differential structure NMOS amplifier 200 is designed to operate under Class AB bias conditions.

차동 구조 NMOS 증폭기(200)는 공통 소스를 갖고 서로 대칭으로 연결된 2개의 N-타입 MOSFET으로 이루어진 증폭부(210, 이하, 'NMOS 차동 증폭부'라 함)를 포함한다. 공통 소스를 갖기 때문에 NMOS 차동 증폭부(210)의 게이트들은 각각 입력 단자들(IN+, IN-)과 연결이 되고, NMOS 차동 증폭부(210)의 드레인들은 출력 매칭 회로(240)를 통해 출력 단자(OUT)와 연결되며, 소스들은 접지된다. 여기서, 출력 매칭 회로는 발룬으로 구성되되, 바이어스 전압(VDD)은 1차 코일의 센터탭에 인가되고 2차 코일의 일단은 출력 단자(OUT)와 연결된다. 여기서, 발룬의 1차 코일은 부하 인덕터로 기능할 것이다. 도 3a에 예시된 방식 외에, NMOS 차동 증폭부(210)의 드레인들은 각각 부하 인덕터를 경유하여 바이어스 전압(VDD)에 연결하고 발룬을 부가하여 출력 신호를 획득할 수 있다. 출력 매칭 회로의 구조는 당업계에 널리 공지되어 있으므로 자세한 설명은 생략한다. The differential structure NMOS amplifier 200 includes an amplification unit 210 (hereinafter referred to as 'NMOS differential amplification unit') consisting of two N-type MOSFETs that have a common source and are symmetrically connected to each other. Because it has a common source, the gates of the NMOS differential amplifier 210 are connected to the input terminals (IN+ and IN-), respectively, and the drains of the NMOS differential amplifier 210 are connected to the output terminal through the output matching circuit 240. It is connected to (OUT), and the sources are grounded. Here, the output matching circuit is composed of a balun, and the bias voltage (VDD) is applied to the center tap of the primary coil and one end of the secondary coil is connected to the output terminal (OUT). Here, the primary coil of the balun will function as a load inductor. In addition to the method illustrated in FIG. 3A, the drains of the NMOS differential amplifier 210 may be connected to the bias voltage (VDD) via a load inductor and a balun may be added to obtain an output signal. The structure of the output matching circuit is well known in the art, so detailed description is omitted.

NMOS 차동 증폭부(210)의 소스들이 접지되더라도 칩 레이아웃으로 인해 실제로는 기생 인덕턴스(230)가 존재하게 된다.Even if the sources of the NMOS differential amplifier 210 are grounded, a parasitic inductance 230 actually exists due to the chip layout.

차동 구조 NMOS 증폭기(200)는 비선형 동작을 억제하기 위해 2차 고조파 트랩부(220)를 더 포함한다.The differential structure NMOS amplifier 200 further includes a second harmonic trap unit 220 to suppress nonlinear operation.

2차 고조파 트랩부(220)는 NMOS 차동 증폭부(210)의 게이트들과 소스들 사이에 결합될 수 있다. 소스들은 접지되기 때문에 2차 고조파 트랩부(220)는 NMOS 차동 증폭부(210)의 게이트들과 그라운드 사이에 결합된다고 말할 수도 있다.The second harmonic trap unit 220 may be coupled between the gates and sources of the NMOS differential amplifier 210. Since the sources are grounded, the second harmonic trap unit 220 may be said to be coupled between the gates of the NMOS differential amplifier 210 and the ground.

2차 고조파 트랩부(220)는 PMOS 버랙터 2개와 인덕터 1개를 이용하여 T자 형태로 구성될 수 있다. 도 3b는 도 3a에 도시된 2차 고조파 트랩의 등가 회로를 도시한다. 구체적으로, 2차 고조파 트랩부(220)는 서로 대칭으로 연결된 2개의 PMOS 버랙터(이하, 'PMOS 차동 버랙터'라 함) 및 상기 PMOS 차동 버랙터에 직렬로 연결된 인덕터를 포함한다. 이 때, 상기 PMOS 차동 버랙터의 2개의 P-타입 MOSFET은 서로 소스끼리 연결되고 드레인끼리 연결되는 방식으로 결합된다. The second harmonic trap unit 220 may be configured in a T-shape using two PMOS varactors and one inductor. Figure 3b shows the equivalent circuit of the second harmonic trap shown in Figure 3a. Specifically, the second harmonic trap unit 220 includes two PMOS varactors (hereinafter referred to as 'PMOS differential varactors') symmetrically connected to each other and an inductor connected in series to the PMOS differential varactors. At this time, the two P-type MOSFETs of the PMOS differential varactor are coupled in such a way that their sources are connected to each other and their drains are connected to each other.

도 3a에 예시된 바와 같이, 상기 PMOS 차동 버랙터의 게이트들은 입력 단자들(IN+, IN-) 및 NMOS 차동 증폭부(210)의 게이트들과 접속되고, 상기 PMOS 차동 버랙터의 소스들은 부하(예컨대, 저항)를 경유하여 바이어스 전압에 연결될 수 있다. 그리고 상기 PMOS 차동 버랙터의 드레인들은 상기 인덕터의 일단과 접속될 수 있다.As illustrated in FIG. 3A, the gates of the PMOS differential varactor are connected to the input terminals (IN+, IN-) and the gates of the NMOS differential amplifier 210, and the sources of the PMOS differential varactor are connected to the load ( For example, it may be connected to a bias voltage via a resistor. And drains of the PMOS differential varactor may be connected to one end of the inductor.

아울러, 도 1a에 예시된 단일 구조 NMOS 증폭기와 관련하여 설명한 것과 마찬가지로, 2차 고조파 트랩부(220)는 상기 인덕터에 직렬로 연결된 DC 블록 커패시터를 더 포함할 수 있다. 이 때, 상기 DC 블록 커패시터의 일단은 상기 인덕터의 타단과 직렬로 접속되고, 상기 DC 블록 커패시터의 타단은 NMOS 차동 증폭부(210)의 소스들과 접속될 수 있다. In addition, similar to what was described with respect to the single-structure NMOS amplifier illustrated in FIG. 1A, the second harmonic trap unit 220 may further include a DC block capacitor connected in series to the inductor. At this time, one end of the DC block capacitor may be connected in series with the other end of the inductor, and the other end of the DC block capacitor may be connected to sources of the NMOS differential amplifier 210.

PMOS 차동 버랙터의 입력 커패시턴스는 NMOS 차동 증폭부(210)의 입력 커패시턴스의 변동을 보상할 수 있도록 NMOS 차동 증폭부(210)의 입력 커패시턴스와 동일한 것이 바람직하다.The input capacitance of the PMOS differential varactor is preferably the same as the input capacitance of the NMOS differential amplifier 210 to compensate for variations in the input capacitance of the NMOS differential amplifier 210.

단일 구조 증폭기의 2차 고조파 트랩부가 복수 개의 PMOS 버랙터로 구성될 수 있는 것처럼, 차동 구조 증폭기의 2차 고조파 트랩부 또한 복수 개의 PMOS 차동 버랙터로 구성될 수 있다. 이 때, 차동 구조 증폭기의 2차 고조파 트랩부는 병렬로 연결된 복수 개의 서브 고조파 트랩부들을 포함하고, 각각의 서브 고조파 트랩부는 직렬 연결된 PMOS 차동 버랙터, 인덕터 및 DC 블록 커패시터를 포함할 수 있다. 각 서브 고조파 트랩부의 PMOS 차동 버랙터의 게이트들은 NMOS 차동 증폭부의 게이트들에 연결될 수 있다. 바람직하게, 상기 복수 개의 서브 고조파 트랩부들의 PMOS 차동 버랙터들의 입력 커패시턴스의 합은 NMOS 차동 증폭부의 입력 커패시턴스와 동일하다.Just as the second harmonic trap part of a single structure amplifier may be composed of a plurality of PMOS varactors, the second harmonic trap part of a differential structure amplifier may also be composed of a plurality of PMOS differential varactors. At this time, the second harmonic trap unit of the differential structure amplifier includes a plurality of sub-harmonic trap units connected in parallel, and each sub-harmonic trap unit may include a PMOS differential varactor, an inductor, and a DC block capacitor connected in series. The gates of the PMOS differential varactor of each sub-harmonic trap unit may be connected to the gates of the NMOS differential amplifier unit. Preferably, the sum of the input capacitances of the PMOS differential varactors of the plurality of sub-harmonic trap units is equal to the input capacitance of the NMOS differential amplifier unit.

도 1a 내지 도 3b에 도시된 실시예들을 참조한 위 설명은 현재 통신 시스템에서 일반적으로 사용되는 NMOS 증폭기를 전제한 것이다. 그러나 동일한 컨셉이 PMOS 증폭기에도 적용이 될 수 있다. 이와 관련하여, 도 4는 본 발명의 또 다른 실시예에 따른 공통 소스를 갖는 단일 구조 PMOS 증폭기(300)의 회로를 도시하고, 도 5는 본 발명의 또 다른 실시예에 따른 공통 소스를 갖는 차동 구조 PMOS 증폭기(400)의 회로를 도시한다. 도 4의 단일 구조 PMOS 증폭기(300) 및 도 5의 차동 구조 PMOS 증폭기(400) 또한 Class AB 바이어스 조건에서 동작한다. 도 4 및 도 5에 도시된 실시예들은 PMOS 증폭기이므로 소스에 바이어스 전압(VDD)이 인가된다는 점을 제외하고는 NMOS 증폭기를 기반으로 한 앞의 설명이 그대로 적용될 수 있다.The above description with reference to the embodiments shown in FIGS. 1A to 3B assumes an NMOS amplifier commonly used in current communication systems. However, the same concept can be applied to PMOS amplifiers. In this regard, Figure 4 shows the circuit of a single-structure PMOS amplifier 300 with a common source according to another embodiment of the invention, and Figure 5 shows a differential PMOS amplifier 300 with a common source according to another embodiment of the invention. The circuit of the structural PMOS amplifier 400 is shown. The single structure PMOS amplifier 300 of FIG. 4 and the differential structure PMOS amplifier 400 of FIG. 5 also operate under Class AB bias conditions. Since the embodiments shown in FIGS. 4 and 5 are PMOS amplifiers, the previous description based on the NMOS amplifier can be applied as is, except that a bias voltage (VDD) is applied to the source.

구체적으로, 도 4에 도시된 단일 구조 PMOS 증폭기(300)는 공통 소스를 갖는 PMOS 증폭부(310) 및 PMOS 증폭부(310)의 게이트와 드레인 사이에 결합된 2차 고조파 트랩부(320)를 포함할 수 있다. PMOS 증폭부(310)의 드레인은 접지되기 때문에, 2차 고조파 트랩부(320)는 PMOS 증폭부(310)의 게이트와 그라운드 사이에 결합된다고 말할 수도 있다. 이 때, PMOS 증폭부(310)의 드레인은 부하 인덕터(340)를 경유하여 접지되는데, 2차 고조파 트랩부(320)는 부하 인덕터(340)를 경유하여 PMOS 증폭부(310)의 드레인과 연결될 수 있다. 칩 레이아웃으로 인하여 PMOS 증폭부(310)와 그라운드 사이에는 실제적으로 기생 인덕턴스(330)가 존재할 수 있다. Specifically, the single structure PMOS amplifier 300 shown in FIG. 4 includes a PMOS amplifier 310 having a common source and a second harmonic trap unit 320 coupled between the gate and drain of the PMOS amplifier 310. It can be included. Since the drain of the PMOS amplifier 310 is grounded, the second harmonic trap unit 320 may be said to be coupled between the gate of the PMOS amplifier 310 and the ground. At this time, the drain of the PMOS amplification unit 310 is grounded via the load inductor 340, and the second harmonic trap unit 320 is connected to the drain of the PMOS amplification unit 310 via the load inductor 340. You can. Due to the chip layout, parasitic inductance 330 may actually exist between the PMOS amplifier 310 and the ground.

2차 고조파 트랩부(320)는 N-타입 MOSFET으로 이루어진 버랙터(이하, 'NMOS 버랙터'라 함), 상기 NMOS 버랙터에 직렬로 연결된 인덕터 및 상기 인덕터에 직렬로 연결된 DC 블록 커패시터를 포함할 수 있다.The second harmonic trap unit 320 includes a varactor (hereinafter referred to as 'NMOS varactor') made of an N-type MOSFET, an inductor connected in series to the NMOS varactor, and a DC block capacitor connected in series to the inductor. can do.

상기 NMOS 버랙터의 게이트는 입력 단자(IN) 및 PMOS 증폭부(310)의 게이트와 접속되고, 상기 NMOS 버랙터의 드레인은 부하(예컨대, 저항)를 경유하여 바이어스 전압에 연결되며, 상기 NMOS 버랙터의 소스는 상기 인덕터의 일단과 접속될 수 있다. 상기 인덕터의 타단은 상기 DC 블록 커패시터의 일단과 접속되고, 상기 DC 블록 커패시터의 타단은 부하 인덕터(340)를 경유하여 PMOS 증폭부(310)의 드레인과 접속되며, PMOS 증폭부(310)의 드레인은 또 다른 DC 블록 커패시터(350)를 통해 출력 단자(OUT)와 연결될 수 있다. The gate of the NMOS varactor is connected to the input terminal (IN) and the gate of the PMOS amplifier 310, the drain of the NMOS varactor is connected to a bias voltage via a load (e.g., a resistor), and the NMOS varactor The source of the ractor may be connected to one end of the inductor. The other end of the inductor is connected to one end of the DC block capacitor, the other end of the DC block capacitor is connected to the drain of the PMOS amplification unit 310 via the load inductor 340, and the drain of the PMOS amplification unit 310 Can be connected to the output terminal (OUT) through another DC block capacitor 350.

NMOS 버랙터의 입력 커패시턴스는 PMOS 증폭부(310)의 입력 커패시턴스의 변동을 보상하도록 PMOS 증폭부(310)의 입력 커패시턴스와 동일한 것이 바람직하다.The input capacitance of the NMOS varactor is preferably the same as the input capacitance of the PMOS amplifier 310 to compensate for variations in the input capacitance of the PMOS amplifier 310.

이하에서는 도 5를 참고하여 차동 구조 PMOS 증폭기(400)를 설명한다. Hereinafter, the differential structure PMOS amplifier 400 will be described with reference to FIG. 5.

차동 구조 PMOS 증폭기(400)는 서로 대칭으로 연결된 2개의 P-타입 MOSFET으로 이루어진 증폭부(410, 이하, 'PMOS 차동 증폭부'라 함) 및 PMOS 차동 증폭부(410)의 게이트와 드레인 사이에 결합된 2차 고조파 트랩부(420)를 포함할 수 있다. 여기서, PMOS 차동 증폭부(410)는 공통 소스를 갖는다. The differential structure PMOS amplifier 400 is an amplifier (410, hereinafter referred to as 'PMOS differential amplifier') consisting of two P-type MOSFETs symmetrically connected to each other, and between the gate and drain of the PMOS differential amplifier (410). It may include a combined second harmonic trap unit 420. Here, the PMOS differential amplifier 410 has a common source.

2차 고조파 트랩부(420)는 서로 대칭으로 연결된 2개의 N-타입 MOSFET으로 이루어진 버랙터(이하, 'NMOS 차동 버랙터'라 함), 상기 NMOS 차동 버랙터에 직렬로 연결된 인덕터, 및 상기 인덕터에 직렬로 연결된 DC 블록 커패시터를 포함할 수 있다.The second harmonic trap unit 420 includes a varactor (hereinafter referred to as 'NMOS differential varactor') consisting of two N-type MOSFETs symmetrically connected to each other, an inductor connected in series to the NMOS differential varactor, and the inductor It may include a DC block capacitor connected in series.

상기 NMOS 차동 버랙터의 2개의 N-타입 MOSFET은 서로 소스끼리 연결되고 드레인끼리 연결되는 방식으로 결합될 수 있다. 즉, 2개의 NMOS와 상기 인덕터는 T자형으로 구성될 수 있다. The two N-type MOSFETs of the NMOS differential varactor may be coupled in such a way that their sources are connected to each other and their drains are connected to each other. That is, the two NMOS and the inductor may be configured in a T shape.

상기 NMOS 차동 버랙터의 게이트들은 입력 단자들(IN+, IN-) 및 PMOS 차동 증폭부(410)의 게이트들과 접속되고, 상기 NMOS 차동 버랙터의 드레인들은 부하(예컨대, 저항)를 경유하여 바이어스 전압에 연결되며, 상기 NMOS 차동 버랙터의 소스들은 상기 인덕터의 일단과 접속될 수 있다. 상기 인덕터의 타단은 상기 DC 블록 커패시터의 일단과 접속되고, 상기 DC 블록 커패시터의 타단은 기생 인덕턴스(430)를 통해 접지되며, 출력 매칭 회로(440)의 1차 코일을 통해 PMOS 차동 증폭부(410)의 드레인들과 연결될 수 있다. 도 5에는 DC 블록 커패시터의 타단이 출력 매칭 회로(440)의 1차 코일의 센터탭과 연결된 것으로 도시되어 있다. 이것은 DC 블록 커패시터의 타단이 부하 인덕터를 경유하여 PMOS 증폭부(410)의 드레인에 연결된 것으로 볼 수 있다.The gates of the NMOS differential varactor are connected to the input terminals (IN+, IN-) and the gates of the PMOS differential amplifier 410, and the drains of the NMOS differential varactor are biased via a load (e.g., a resistor). Connected to a voltage, the sources of the NMOS differential varactor may be connected to one end of the inductor. The other end of the inductor is connected to one end of the DC block capacitor, the other end of the DC block capacitor is grounded through the parasitic inductance 430, and the PMOS differential amplifier 410 is connected through the primary coil of the output matching circuit 440. ) can be connected to the drains. In Figure 5, the other end of the DC block capacitor is shown as connected to the center tab of the primary coil of the output matching circuit 440. This can be seen as the other end of the DC block capacitor being connected to the drain of the PMOS amplifier 410 via the load inductor.

상기 NMOS 차동 버랙터의 입력 커패시턴스는 PMOS 차동 증폭부(410)의 입력 커패시턴스를 보상하도록 PMOS 차동 증폭부(410)의 입력 커패시턴스와 동일한 것이 바람직하다.The input capacitance of the NMOS differential varactor is preferably the same as the input capacitance of the PMOS differential amplifier 410 to compensate for the input capacitance of the PMOS differential amplifier 410.

NMOS 증폭기의 2차 고조파 트랩부가 병렬로 연결된 복수 개의 서브 고조파 트랩부로 구성될 수 있듯이, PMOS 증폭기의 2차 고조파 트랩부 또한 병렬로 연결된 복수 개의 서브 고조파 트랩부로 구성될 수 있다. 각 서브 고조파 트랩부는 NMOS 버랙터, 인덕터 및 DC 블록 커패시터로 구성될 수 있다. 설명의 간결함을 위하여 중복된 설명은 생략한다. Just as the second harmonic trap unit of the NMOS amplifier may be comprised of a plurality of sub-harmonic trap units connected in parallel, the second harmonic trap unit of the PMOS amplifier may also be comprised of a plurality of sub-harmonic trap units connected in parallel. Each sub-harmonic trap unit may be composed of an NMOS varactor, an inductor, and a DC block capacitor. For brevity of explanation, redundant explanations are omitted.

아울러, 앞선 실시예들은 공통 소스를 갖는 증폭기 기반으로 설명이 되었으나, 본 발명의 기술 사상은 공통 소스 증폭부에 공통 게이트 트랜지스터가 추가된 캐스코드(cascode) 증폭기에도 적용될 수 있음은 물론이다. In addition, the previous embodiments were explained based on an amplifier having a common source, but the technical idea of the present invention can of course be applied to a cascode amplifier in which a common gate transistor is added to the common source amplifier.

본 발명에 따르면, 증폭부를 구성하는 트랜지스터 타입에 상보적 타입을 갖는 버랙터와 이에 직렬로 연결된 인덕터를 포함하는 2차 고조파 트랩부를 증폭부에 연결함으로써, Class AB 증폭기의 입력 커패시턴스의 변동을 보상하여 고조파 발생을 억제함과 동시에 기 발생한 고조파들을 2차 고조파 트랩부의 공진 현상에 의해 제거할 수 있다. 이에 의해 본 발명은 증폭기의 선형성 및 효율을 현저히 향상시킬 수 있는 효과를 달성한다. 즉, 본 발명은 고조파 억제 및 고조파 제거를 동시에 달성할 수 있는 신규한 증폭기 구조를 제안함으로써 높은 선형성이 요구되는 모든 종류의 무선 통신 시스템의 통신 성능을 크게 향상시킬 수 있다. According to the present invention, by connecting a second harmonic trap unit including a varactor having a type complementary to the transistor type constituting the amplification unit and an inductor connected in series to the amplification unit, variations in the input capacitance of the Class AB amplifier are compensated for. In addition to suppressing the generation of harmonics, previously generated harmonics can be removed by the resonance phenomenon of the second harmonic trap part. Thereby, the present invention achieves the effect of significantly improving the linearity and efficiency of the amplifier. In other words, the present invention can greatly improve the communication performance of all types of wireless communication systems that require high linearity by proposing a novel amplifier structure that can simultaneously achieve harmonic suppression and harmonic removal.

종래 기술의 경우에는 고조파 발생을 억제하는 회로만을 포함하거나, 발생된 고조파를 제거하는 회로만을 포함하여 선형성 향상에 있어 성능이 충분하지 못 하였다. 아울러, 고조파 발생을 억제하는 회로 및 고조파를 제거하는 회로 각각을 모두 사용한다고 가정할 경우 입력 커패시턴스가 지나치게 커져서 통상의 기술자는 양 회로를 모두 사용하는 것을 시도조차 하지 못하였다. In the case of the prior art, the performance in improving linearity was not sufficient because it included only a circuit to suppress the generation of harmonics or a circuit to remove the generated harmonics. In addition, assuming that both the circuit that suppresses the harmonic generation and the circuit that removes the harmonics are used, the input capacitance becomes so large that a person skilled in the art could not even attempt to use both circuits.

그러나 본 발명은 고조파 발생을 억제하는 기능과 고조파를 제거하는 기능을 동시에 수행할 수 있는 간단한 회로 구조를 제안함으로써 입력 커패시턴스를 적정 수준으로 유지하면서 선형성을 향상시킬 수 있다. However, the present invention proposes a simple circuit structure that can simultaneously perform the function of suppressing the generation of harmonics and the function of removing harmonics, thereby improving linearity while maintaining the input capacitance at an appropriate level.

아울러, 본 발명의 기술 사상은 전력 증폭기, 저잡음증폭기 등 모든 종류의 증폭기에 적용될 수 있다. In addition, the technical idea of the present invention can be applied to all types of amplifiers, such as power amplifiers and low-noise amplifiers.

상술한 바와 같이, 본 발명에 대한 구체적인 설명은 첨부된 도면을 참조한 실시예에 의해서 이루어졌지만, 상술한 실시예는 본 발명의 바람직한 예를 들어 설명하였을 뿐이기 때문에, 본 발명이 상기의 실시예에만 국한되는 것으로 이해되어져서는 아니 되며, 본 발명의 권리범위는 후술하는 청구범위 및 그 균등범위로 이해되어야 할 것이다.As described above, the specific description of the present invention has been made by way of examples with reference to the accompanying drawings. However, since the above-described embodiments are only explained by referring to preferred examples of the present invention, the present invention is limited to the above-described embodiments. It should not be understood as limited, and the scope of rights of the present invention should be understood as the scope of the claims described later and their equivalents.

100, 100', 200: NMOS 증폭기 300, 400: PMOS 증폭기
110, 110', 210: NMOS 증폭부 310, 410: PMOS 증폭부
120, 120', 220, 320, 420: 2차 고조파 트랩부
120'-1, 120'-2: 서브 고조파 트랩부
130, 130', 230, 330, 430: 기생 인덕턴스
140, 140', 340: 부하 인덕터 240, 440: 출력 매칭 회로
350: DC 블록 커패시터100, 100', 200: NMOS amplifier 300, 400: PMOS amplifier
110, 110', 210: NMOS amplification unit 310, 410: PMOS amplification unit
120, 120', 220, 320, 420: Second harmonic trap section
120'-1, 120'-2: Sub-harmonic trap section
130, 130', 230, 330, 430: Parasitic inductance
140, 140', 340: load inductor 240, 440: output matching circuit
350: DC block capacitor

Claims

As a single structure amplifier operating under Class AB bias conditions,
An amplification unit made of N-type MOSFETs with a common source (hereinafter referred to as 'NMOS amplification unit'); and
A second harmonic trap unit coupled between the gate and source of the NMOS amplification unit.
Including,
The second harmonic trap unit is:
A varactor made of P-type MOSFET (hereinafter referred to as 'PMOS varactor');
an inductor connected in series to the PMOS varactor; and
DC block capacitor connected in series to the inductor
containing
Single structure amplifier.

delete

According to paragraph 1,
The gate of the PMOS varactor is connected to an input terminal and the gate of the NMOS amplification unit,
The source of the PMOS varactor is connected to a bias voltage,
The drain of the PMOS varactor is connected to one end of the inductor,
The other end of the inductor is connected to one end of the DC block capacitor,
The other end of the DC block capacitor is connected to the source of the NMOS amplification unit,
The drain of the NMOS amplifier is connected to the output terminal,
Single structure amplifier.

According to paragraph 1,
The input capacitance of the PMOS varactor is the same as the input capacitance of the NMOS amplifier.
Single structure amplifier.

As a single structure amplifier operating under Class AB bias conditions,
An amplification unit made of N-type MOSFETs with a common source (hereinafter referred to as 'NMOS amplification unit'); and
A second harmonic trap unit coupled between the gate and source of the NMOS amplification unit.
Including,
The second harmonic trap unit includes a plurality of sub-harmonic trap units connected in parallel,
Each sub-harmonic trap section:
A varactor made of P-type MOSFET (hereinafter referred to as 'PMOS varactor');
an inductor connected in series to the PMOS varactor; and
DC block capacitor connected in series to the inductor
containing
Single structure amplifier.

delete

According to clause 5,
The sum of the input capacitances of the PMOS varactors of the plurality of sub-harmonic trap units is equal to the input capacitance of the NMOS amplifier unit.
Single structure amplifier.

A differential structure amplifier operating under Class AB bias conditions,
An amplifier consisting of two N-type MOSFETs symmetrically connected to each other (hereinafter referred to as 'NMOS differential amplifier'); and
A second harmonic trap unit coupled between the gates and sources of the NMOS differential amplifier.
Including,
The NMOS differential amplifier has a common source,
The second harmonic trap unit is:
A varactor consisting of two P-type MOSFETs symmetrically connected to each other (hereinafter referred to as 'PMOS differential varactor');
an inductor connected in series to the PMOS differential varactor; and
DC block capacitor connected in series to the inductor
containing
Differential structure amplifier.

delete

According to clause 8,
The two P-type MOSFETs of the PMOS differential varactor are connected in such a way that their sources are connected to each other and their drains are connected to each other,
Gates of the PMOS differential varactor are connected to input terminals and gates of the NMOS differential amplifier,
Sources of the PMOS differential varactor are connected to a bias voltage,
Drains of the PMOS differential varactor are connected to one end of the inductor,
The other end of the inductor is connected to one end of the DC block capacitor,
The other end of the DC block capacitor is connected to the sources of the NMOS differential amplifier,
The drains of the NMOS differential amplifier are connected to the output terminal,
Differential structure amplifier.

According to clause 8,
The input capacitance of the PMOS differential varactor is the same as the input capacitance of the NMOS differential amplifier.
Differential structure amplifier.

A differential structure amplifier operating under Class AB bias conditions,
An amplifier consisting of two N-type MOSFETs symmetrically connected to each other (hereinafter referred to as 'NMOS differential amplifier'); and
A second harmonic trap unit coupled between the gates and sources of the NMOS differential amplifier.
Including,
The NMOS differential amplifier has a common source,
The second harmonic trap unit includes a plurality of sub-harmonic trap units connected in parallel,
Each sub-harmonic trap section:
A varactor consisting of two P-type MOSFETs symmetrically connected to each other (hereinafter referred to as 'PMOS differential varactor');
an inductor connected in series to the PMOS differential varactor; and
DC block capacitor connected in series to the inductor
containing
Differential structure amplifier.

delete

According to clause 12,
The sum of the input capacitances of the PMOS differential varactors of the plurality of sub-harmonic trap units is equal to the input capacitance of the NMOS differential amplifier.
Differential structure amplifier.

As a single structure amplifier operating under Class AB bias conditions,
An amplifier consisting of a P-type MOSFET with a common source (hereinafter referred to as 'PMOS amplifier'); and
A second harmonic trap unit coupled between the gate and drain of the PMOS amplifier
Including,
The second harmonic trap unit is:
A varactor made of N-type MOSFET (hereinafter referred to as 'NMOS varactor');
an inductor connected in series to the NMOS varactor; and
DC block capacitor connected in series to the inductor
containing
Single structure amplifier.

delete

According to clause 15,
The gate of the NMOS varactor is connected to an input terminal and the gate of the PMOS amplification unit,
The drain of the NMOS varactor is connected to a bias voltage,
A source of the NMOS varactor is connected to one end of the inductor,
The other end of the inductor is connected to one end of the DC block capacitor,
The other end of the DC block capacitor is connected to the drain of the PMOS amplifier,
The drain of the PMOS amplifier is connected to the output terminal,
Single structure amplifier.

According to clause 15,
The input capacitance of the NMOS varactor is the same as the input capacitance of the PMOS amplifier.
Single structure amplifier.

A differential structure amplifier operating under Class AB bias conditions,
An amplifier consisting of two P-type MOSFETs symmetrically connected to each other (hereinafter referred to as 'PMOS differential amplifier'); and
A second harmonic trap unit coupled between the gates and drains of the PMOS differential amplifier.
Including,
The PMOS differential amplifier has a common source,
The second harmonic trap unit is:
A varactor consisting of two N-type MOSFETs symmetrically connected to each other (hereinafter referred to as 'NMOS differential varactor');
an inductor connected in series to the NMOS differential varactor; and
DC block capacitor connected in series to the inductor
containing
Differential structure amplifier.

delete

According to clause 19,
The two N-type MOSFETs of the NMOS differential varactor are connected in such a way that their sources are connected to each other and their drains are connected to each other,
Gates of the NMOS differential varactor are connected to input terminals and gates of the PMOS differential amplifier,
The drains of the NMOS differential varactor are connected to a bias voltage,
Sources of the NMOS differential varactor are connected to one end of the inductor,
The other end of the inductor is connected to one end of the DC block capacitor,
The other end of the DC block capacitor is connected to the drains of the PMOS differential amplifier,
Differential structure amplifier.

According to clause 19,
The input capacitance of the NMOS differential varactor is the same as the input capacitance of the PMOS differential amplifier.
Differential structure amplifier.