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KR102648775B1 - 견고한 정전 방전을 갖는 인터페이스 회로 - Google Patents

견고한 정전 방전을 갖는 인터페이스 회로 Download PDF

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KR102648775B1
KR102648775B1 KR1020237045241A KR20237045241A KR102648775B1 KR 102648775 B1 KR102648775 B1 KR 102648775B1 KR 1020237045241 A KR1020237045241 A KR 1020237045241A KR 20237045241 A KR20237045241 A KR 20237045241A KR 102648775 B1 KR102648775 B1 KR 102648775B1
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South Korea
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transistor
gate
rail
power supply
driver
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웬-이 첸
레자 잘릴리제이날리
스리커 던디걸
크리슈나 차이타냐 칠라라
그레고리 린치
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퀄컴 인코포레이티드
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Abstract

ESD 보호 회로는, IC 디바이스의 입력/출력(I/O) 패드에 커플링되는 드레인 및 IC 디바이스 내의 전력 공급부의 제1 레일에 커플링되는 소스를 갖는 드라이버 트랜지스터, 및 I/O 패드를 제1 레일에 커플링하고 그리고 정격 전압이 I/O 패드에 인가될 때 역방향 바이어싱되도록 구성되는 다이오드를 갖는다. ESD 보호 회로는 드라이버 트랜지스터의 게이트를 I/O 패드 또는 제1 레일에 커플링하는 게이트 풀 트랜지스터를 갖는다. 게이트 풀 트랜지스터는, 드라이버 트랜지스터의 게이트와 I/O 패드 또는 제1 레일 사이에, 정격 전압이 I/O 패드에 인가될 때 고 임피던스 경로를 제공하고 과전압 신호가 I/O 패드에 인가될 때 저 임피던스 경로를 제공하도록 구성될 수 있다.

Description

견고한 정전 방전을 갖는 인터페이스 회로
[0001] 본 특허 출원은, 2021년 7월 8일자로 미국 특허 상표청에 출원된 계류 중인 정규 출원 번호 제17/370,894호에 대한 우선권 및 이익을 주장하며, 이의 전체 내용들은 모든 적용가능한 목적들을 위해 그리고 그 전체가 아래에서 완전히 제시되는 것처럼 인용에 의해 본원에 포함된다.
[0002] 본 개시내용은 일반적으로 집적 회로들을 위한 인터페이스 회로들에 관한 것으로, 보다 구체적으로는 집적 회로 디바이스들의 대전 디바이스 모델 견고성(charged-device model robustness)을 향상시킬 수 있는 정전 방전 보호 회로들에 관한 것이다.
[0003] 전자 디바이스 기술들은 지난 수년에 걸쳐 폭발적인 성장을 보였다. 예컨대, 셀룰러 및 무선 통신 기술들의 성장은 더 우수한 통신들, 하드웨어, 더 큰 네트워크들, 및 더 신뢰성 있는 프로토콜들에 의해 부채질(fuel)되었다. 무선 서비스 제공자들은 이제, 그들의 고객들에게 끊임없이 확장되는 특징들 및 서비스들의 어레이를 제공할 수 있고, 사용자들에게 정보, 자원들 및 통신들에 대한 전례 없는 레벨들의 액세스를 제공할 수 있다. 이들 서비스 향상들에 보조를 맞추기 위해, 모바일 전자 디바이스들(예컨대, 셀룰러 폰들, 태블릿들, 랩톱들 등)은 그 어느 때보다 더 강력하고 복잡해졌다. 계속되는 서비스 향상들은 끊임없이 증가하는 성능 및 트랜지스터 밀도들을 갖는 집적 회로(IC; integrated circuit) 디바이스들을 제공할 수 있는 프로세스 기술들의 발전을 필요로 한다.
[0004] 프로세스 기술들의 발전들은 IC 디바이스들을 이용하여 트랜지스터 게이트 길이 및 다른 피처(feature) 사이즈들을 감소시키는 경향이 있다. 게이트 길이 및 피처 사이즈들의 감소들은 정전 방전(ESD; electrostatic discharge) 이벤트들에 대한 IC 디바이스들의 민감성을 증가시킬 수 있다. IC 디바이스들은 흔히, 상이한 타입들의 ESD 이벤트들 동안 인터페이스 회로들을 보호할 수 있는 ESD 보호 회로들을 포함한다. IC 디바이스들은, 이들이 ESD 보호에 관한 최소 산업 표준들을 충족하는 것을 보장하기 위해 테스트될 수 있다. IC 디바이스 적격성 평가(qualification) 프로세스들은 인체 모델(HBM; human-body model)에 기반하여 또는 ESD 이벤트들의 대전 디바이스 모델(CDM; charged-device model) 특성화에 기반하여 ESD 이벤트들에 대한 IC 디바이스의 민감성을 테스트하는 것을 포함할 수 있다. 일부 ESD 보호 회로들은 HBM 또는 CDM에 기반하거나 또는 HBM 또는 CDM을 사용하여 평가된다. HBM은 전자 디바이스의 인간 터치로부터 기인하는 ± 1 kVolt의 ESD 이벤트들로부터의 손상에 대한 디바이스들의 민감성을 특성화하도록 의도된다. CDM은 직접 접촉 대전 또는 필드 유도 대전을 통해 IC 칩 또는 패키지에 축적(accumulate)된 에너지의 갑작스러운 방전들과 관련된 ± 250 Volt의 ESD 이벤트들로부터의 손상에 대한 디바이스들의 민감성을 특성화하도록 의도된다.
[0005] 프로세스 최소 피처 사이즈의 감소들을 포함하는, 대규모 IC 설계들 및 반도체 제조 프로세스들의 특정 양상들의 변화들은 ESD 이벤트들에 대한 IC 디바이스들의 새로운 또는 상이한 민감성들을 초래할 수 있다. 이에 따라서, IC 인터페이스 회로들에 대한 ESD 보호의 개선들에 대한 지속적인 요구가 있다.
[0006] 본 개시내용의 특정 양상들은, 다수의 전압 도메인들을 이용하는 IC 디바이스들을 포함하는 특정 IC 디바이스들에서 향상된 ESD 보호 회로들을 제공할 수 있는 시스템들, 장치, 방법들 및 기법들에 관한 것이다. 본원에서 개시되는 일부 예들은 IC에서의 인터페이스 회로들에 적용가능하다. 본원에서 개시되는 일부 예들은 IC 디바이스의 특정 코어 피처들을 구현하기 위해 사용되는 저-전압 도메인과 디바이스 입력 및 출력(I/O; input and output)을 위해 사용되는 더 높은 전압 도메인 사이의 경계에 있는 회로들의 보호에 적용가능하다.
[0007] 본 개시내용의 일 양상에서, ESD 보호 회로는, IC 디바이스의 I/O 패드에 커플링되는 드레인 및 IC 디바이스 내의 제1 전력 공급부의 레일에 커플링되는 소스를 갖는 드라이버 트랜지스터; I/O 패드를 제1 전력 공급부의 레일에 커플링하는 ESD 보호 다이오드; 및 드라이버 트랜지스터의 게이트를 I/O 패드 또는 제1 전력 공급부의 레일에 커플링하는 게이트 풀 트랜지스터(gate pull transistor)를 포함한다.
[0008] 본 개시내용의 일 양상에서, 장치는, IC 디바이스의 I/O 패드를 구동하기 위한 수단 ―I/O 패드를 구동하기 위한 수단은 드라이버 트랜지스터를 포함하고, 드라이버 트랜지스터는 드라이버 트랜지스터의 소스에 의해 IC 디바이스 내의 제1 전력 공급부의 레일에 커플링됨―; ESD 이벤트 동안 I/O 패드에 수신되는 정전 방전 전류를 제1 전력 공급부의 레일로 전환(diverting)시키기 위한 수단; 및 ESD 이벤트 동안 I/O 패드의 전압 레벨로 또는 제1 전력 공급부의 레일로 드라이버 트랜지스터의 게이트를 풀링(pulling)하기 위한 수단을 가지며, 드라이버 트랜지스터의 게이트를 풀링하기 위한 수단은 드라이버 트랜지스터의 게이트와 I/O 패드 또는 제1 전력 공급부의 레일 사이에 커플링된 게이트 풀 트랜지스터를 포함한다.
[0009] 본 개시내용의 일 양상에서, IC 디바이스에서 ESD 보호를 제공하기 위한 방법은, IC 디바이스의 I/O 패드에 드라이버 트랜지스터의 드레인을 커플링하는 단계; IC 디바이스 내의 제1 전력 공급부의 레일에 드라이버 트랜지스터의 소스를 커플링하는 단계; I/O 패드와 제1 전력 공급부의 레일을 커플링하기 위해 ESD 보호 다이오드를 사용하는 단계; 및 드라이버 트랜지스터의 게이트와 I/O 패드 또는 제1 전력 공급부의 레일을 커플링하기 위해 게이트 풀 트랜지스터를 사용하는 단계를 포함한다.
[0010] 특정 예들에서, 드라이버 트랜지스터의 소스는 적어도 하나의 다른 트랜지스터를 통해 제1 전력 공급부의 레일에 커플링된다. 드라이버 트랜지스터의 게이트는 제2 전력 공급부에 의해 전력공급되는(powered) 프리-드라이버 회로(pre-driver circuit)에 의해 제공되는 입력 신호를 수신하도록 구성될 수 있다.
[0011] 일부 예들에서, 제1 전력 공급부의 레일과 제1 전력 공급부의 접지 기준 레일(ground reference rail) 사이에 클램프 회로가 커플링된다. 클램프 회로는 게이트 풀 트랜지스터의 게이트에 제어 신호를 제공한다.
[0012] 일부 예들에서, 게이트 풀 트랜지스터는 드라이버 트랜지스터의 게이트를 제1 전력 공급부의 레일에 커플링하도록 구성된 P형 금속 산화물 반도체 트랜지스터이다. 게이트 풀 트랜지스터의 게이트는 제2 전력 공급부의 레일에 커플링될 수 있다.
[0013] 일부 예들에서, 게이트 풀 트랜지스터는 P형 금속 산화물 반도체 트랜지스터이다. 일 예에서, 게이트 풀 트랜지스터는 드라이버 트랜지스터의 게이트를 제1 전력 공급부의 레일에 커플링하도록 구성되고, 그리고 게이트 풀 트랜지스터의 게이트는 제2 전력 공급부의 레일에 커플링될 수 있다. 다른 예에서, 게이트 풀 트랜지스터는 드라이버 트랜지스터의 게이트를 I/O 패드에 커플링하도록 구성되고, 그리고 게이트 풀 트랜지스터의 게이트는 제1 전력 공급부의 레일 또는 제2 전력 공급부의 레일에 커플링될 수 있다.
[0014] 일부 예들에서, 게이트 풀 트랜지스터는 N형 금속 산화물 반도체 트랜지스터이다. 드라이버 트랜지스터는 P형 금속 산화물 반도체 트랜지스터 또는 N형 금속 산화물 반도체 트랜지스터일 수 있다.
[0015] 일부 예들에서, 게이트 풀 트랜지스터는 ESD 이벤트 동안 드라이버 트랜지스터의 게이트와 I/O 패드 또는 제1 전력 공급부의 레일 사이에 저 임피던스 경로를 제공하도록 구성된다.
[0016] 일부 예들에서, 게이트 풀 트랜지스터는 IC 디바이스에서의 드라이버 레이아웃 내에서 더미 트랜지스터 또는 달리 미할당된 트랜지스터를 사용하여 제공된다.
[0017] 도 1은 ESD 이벤트의 예를 예시한다.
[0018] 도 2는 IC 디바이스에서 ESD 보호를 제공하는 인터페이스 회로의 제1 예를 예시한다.
[0019] 도 3은 ESD 보호 회로들을 포함하는 IC 디바이스에서의 인터페이스 회로의 제2 예를 예시한다.
[0020] 도 4는 ESD 보호 회로들을 포함하는 IC 디바이스에서의 인터페이스 회로에 대한 ESD 이벤트의 영향을 예시한다.
[0021] 도 5는 IC 디바이스의 I/O 패드로의 전류 흐름을 포함하는 ESD 이벤트 동안의 P형 금속 산화물 반도체(PMOS; P-type metal-oxide-semiconductor) 드라이버 트랜지스터들의 격리도를 제공한다.
[0022] 도 6은 본 개시내용의 특정 양상들에 따른 게이트 풀 회로들의 제1 구성을 예시한다.
[0023] 도 7은 본 개시내용의 특정 양상들에 따른 게이트 풀 회로들의 제2 구성을 예시한다.
[0024] 도 8은 본 개시내용의 특정 양상들에 따른, PMOS 드라이버 트랜지스터들 및 전력 레일에 커플링된 PMOS 게이트 풀 트랜지스터들을 포함하는 인터페이스 회로에 관한 것이다.
[0025] 도 9는 본 개시내용의 특정 양상들에 따른, PMOS 드라이버 트랜지스터들 및 I/O 패드에 커플링된 PMOS 게이트 풀 트랜지스터들을 포함하는 인터페이스 회로에 관한 것이다.
[0026] 도 10은 본 개시내용의 특정 양상들에 따른, PMOS 드라이버 트랜지스터들 및 전력 레일에 커플링된 N형 금속 산화물 반도체(NMOS; N-type metal-oxide-semiconductor) 게이트 풀 트랜지스터들을 포함하는 인터페이스 회로에 관한 것이다.
[0027] 도 11은 본 개시내용의 특정 양상들에 따른, PMOS 드라이버 트랜지스터들 및 I/O 패드에 커플링된 NMOS 게이트 풀 트랜지스터들을 포함하는 인터페이스 회로에 관한 것이다.
[0028] 도 12는 본 개시내용의 특정 양상들에 따른, NMOS 드라이버 트랜지스터들 및 전력 레일에 커플링된 PMOS 게이트 풀 트랜지스터들을 포함하는 인터페이스 회로에 관한 것이다.
[0029] 도 13은 본 개시내용의 특정 양상들에 따른, NMOS 드라이버 트랜지스터들 및 I/O 패드에 커플링된 PMOS 게이트 풀 트랜지스터들을 포함하는 인터페이스 회로에 관한 것이다.
[0030] 도 14는 본 개시내용의 특정 양상들에 따른, NMOS 드라이버 트랜지스터들 및 전력 레일에 커플링된 NMOS 게이트 풀 트랜지스터들을 포함하는 인터페이스 회로에 관한 것이다.
[0031] 도 15는 본 개시내용의 특정 양상들에 따른, NMOS 드라이버 트랜지스터들 및 I/O 패드에 커플링된 NMOS 게이트 풀 트랜지스터들을 포함하는 인터페이스 회로에 관한 것이다.
[0032] 도 16은 본원에서 개시되는 특정 양상들에 따른, ESD 보호를 제공하기 위한 방법을 예시하는 흐름도이다.
[0033] 첨부된 도면들과 관련하여 아래에서 제시되는 상세한 설명은 다양한 구성들의 설명으로서 의도되며, 본원에서 설명되는 개념들이 실시될 수 있는 유일한 구성들을 표현하는 것으로 의도되지 않는다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공하는 목적을 위해 특정 세부사항들을 포함한다. 그러나, 이들 특정 세부사항들 없이 이들 개념들이 실시될 수 있다는 것이 당업자들에게 자명할 것이다. 일부 인스턴스들에서, 잘 알려진 구조들 및 컴포넌트들은 그러한 개념들을 불명료하게 하는 것을 회피하기 위해서 블록 다이어그램 형태로 도시된다.
[0034] 이제 도면들을 참조하여, 본 개시내용의 여러 예시적인 양상들이 설명된다. "예시적인" 것이란 단어는 "예, 인스턴스 또는 예시로서의 역할을 하는" 것을 의미하기 위해 본원에서 사용된다. "예시적인" 것으로서 본원에서 설명되는 임의의 양상이 반드시 다른 양상들보다 바람직하거나 또는 유리한 것으로 해석되어서는 안된다.
[0035] "컴퓨팅 디바이스" 및 "모바일 디바이스"라는 용어들은 서버들, 개인용 컴퓨터들, 스마트폰들, 셀룰러 전화들, 태블릿 컴퓨터들, 랩톱 컴퓨터들, 넷북들, 울트라북들, 초소형 컴퓨터(palm-top computer)들, PDA(personal data assistant)들, 무선 전자 메일 수신기들, 멀티미디어 인터넷-가능 셀룰러 전화들, GPS(Global Positioning System) 수신기들, 무선 게이밍 제어기들, 및 프로그램가능 프로세서를 포함하는 유사한 개인용 전자 디바이스들 중 임의의 하나 또는 전부를 지칭하기 위해 본원에서 상호교환 가능하게 사용된다. 다양한 양상들이 제한된 자원들(예컨대, 프로세싱 전력, 배터리, 사이즈 등)을 갖는 모바일 디바이스들(예컨대, 스마트폰들, 랩톱 컴퓨터들 등)에서 특히 유용하지만, 양상들은 일반적으로, 개선된 프로세서 성능 및 감소된 에너지 소비로부터 이익을 얻을 수 있는 임의의 컴퓨팅 디바이스에서 유용하다.
[0036] "멀티코어 프로세서"라는 용어는, 프로그램 명령들을 판독 및 실행하도록 구성된 2 개 이상의 독립적인 프로세싱 유닛들 또는 코어들(예컨대, CPU 코어들 등)을 포함하는 단일 IC(integrated circuit) 칩 또는 칩 패키지를 지칭하기 위해 본원에서 사용된다. "멀티프로세서"라는 용어는, 프로그램 명령들을 판독 및 실행하도록 구성된 2 개 이상의 프로세싱 유닛들을 포함하는 시스템 또는 디바이스를 지칭하기 위해 본원에서 사용된다.
[0037] "SoC(system on chip)"라는 용어는, 단일 기판 상에 통합된 다수의 자원들 및/또는 프로세서들을 포함하는 단일 IC(integrated circuit) 칩을 지칭하기 위해 본원에서 사용된다. 단일 SoC는 디지털, 아날로그, 혼합-신호 및 라디오-주파수 기능들을 위한 회로부를 포함할 수 있다. 단일 SoC는 또한, 임의의 수의 범용 및/또는 특수 프로세서들(DSP(digital signal processor)들, 모뎀 프로세서들, 비디오 프로세서들 등), 메모리 블록들(예컨대, ROM(read only memory), RAM(random access memory), 플래시 등) 및 자원들(예컨대, 타이머들, 전압 조절기들, 오실레이터들 등)을 포함할 수 있으며, 이들 중 임의의 것 또는 전부는 하나 이상의 코어들에 포함될 수 있다.
[0038] 본원에서 설명되는 메모리 기술들은 컴퓨터 또는 다른 디지털 전자 디바이스에서 또는 컴퓨터 또는 다른 디지털 전자 디바이스에 의해 사용하기 위한 명령들, 프로그램들, 제어 신호들 및/또는 데이터를 저장하기에 적절할 수 있다. 개별적인 타입의 메모리, 인터페이스, 표준 또는 메모리 기술과 관련된 용어 및/또는 기술적 세부사항들에 대한 임의의 언급들은 단지 예시적인 목적들을 위한 것이며, 청구항 문언에서 구체적으로 언급되지 않는 한, 청구항들의 범위를 특정 메모리 시스템 또는 기술로 제한하는 것으로 의도되지 않는다. 모바일 컴퓨팅 디바이스 아키텍처들은 복잡성이 증가되었고, 이제 대개는, 다수의 프로세서 코어들, SoC들, 코-프로세서들, 전용 프로세서들을 포함하는 기능 모듈들(예컨대, 통신 모뎀 칩들, GPS 수신기들 등), 복잡한 메모리 시스템들, 난해한 전기 인터커넥션들(예컨대, 버스들 및/또는 패브릭(fabric)들), 및 복잡하고 전력 집약적인 소프트웨어 애플리케이션들(예컨대, 비디오 스트리밍 애플리케이션들 등)을 실행하는 많은 다른 자원들을 포함한다.
[0039] IC 디바이스들을 포함하는 반도체 디바이스들을 제조하기 위해 이용되는 프로세스 기술은 계속해서 개선되고 있다. 프로세스 기술은 IC 디바이스들을 만들기 위해 사용되는 제조 방법들을 포함하며, 트랜지스터 사이즈, 동작 전압들 및 스위칭 속도들을 정의한다. IC 디바이스에서의 회로들의 구성 엘리먼트들인 피처들은 기술 노드들 및/또는 프로세스 노드들로 지칭될 수 있다. 기술 노드, 프로세스 노드, 프로세스 기술이라는 용어들은 특정 반도체 제조 프로세스 및 대응하는 설계 규칙들을 특성화하기 위해 사용될 수 있다. 더 높은 밀도의 IC들의 제조를 가능하게 하는 더 작은 트랜지스터들을 생산하기 위해 더 작은 피처 사이즈의 사용을 통해 더 빠르고 더 전력 효율적인 기술 노드들이 계속 개발되고 있다.
[0040] 트랜지스터 기술의 진화는 감소된 게이트 산화물 두께 및 더 낮은 동작 전압들로 이어졌다. 게이트 산화물 두께의 감소는 ESD 이벤트 동안 디바이스가 견딜 수 있는 최대 게이트-드레인, 게이트-소스 전압을 감소시킨다. 게다가, IC들은 통상적으로, 전력 절감 목적들을 위해 다수의 전압 도메인들을 제공한다. 예컨대, 더 높은 전압 도메인들은 더 낮은 전압 도메인들보다 더 높은 전압 레벨들로 전력을 제공한다. 외부 디바이스들과의 인터페이싱을 위해 더 높은 전압 도메인들이 때때로 요구되는 한편, 코어 회로들은 일반적으로, 더 낮은 전압 도메인들에서 이용가능한 더 낮은 전압 레벨들로 동작할 수 있다. 저 임계 전압 트랜지스터들의 스택(stack)은 코어 회로들에 의해 사용되는 전압 범위들보다 더 큰 전압 범위들 내에서 스위칭하는 I/O 드라이버들로서 사용될 수 있다.
[0041] 정전 방전(ESD; electrostatic discharge) 이벤트들은, 정격 동작 전압을 포함하는 정격 동작 파라미터들을 초과하는 전압들 또는 전류들을 IC 디바이스 내에서 생성할 수 있다. 정격 동작 전압은 특정 디바이스들, 회로들 또는 입력/출력(I/O; input/out) 패드들에 대해 정의된 전압 레벨들의 공칭 동작 범위 내에 있을 수 있다. 본원에서 사용되는 바와 같이, I/O 패드는 IC 디바이스의 코어의 내부 회로들과 IC 디바이스를 보유(carry)하는 칩 패키지의 외부 단자들, 커넥터들 또는 핀들 사이에서 신호들을 전도하는 커플링의 일부인 구조로서 정의될 수 있다. 일 예에서, I/O 패드들은 I/O 패드들에 열초음파 본딩(thermosonically bond)되는 와이어들을 통해 외부 단자들, 커넥터들 또는 핀들에 커플링될 수 있다. 다른 예에서, I/O 패드들은 I/O 패드들과 접촉하는 솔더 볼들을 통해 외부 단자들, 커넥터들 또는 핀들에 커플링될 수 있다. 적절한 보호 없이는, 회로들이 I/O 패드들 근처에서 또는 ESD 이벤트들의 다른 소스들 또는 진입 포인트들 근처에서 손상될 수 있다. ESD 이벤트들은 IC 디바이스 근처의 접촉 포인트 또는 표면에서의 정전하의 축적, 핸들링 및 접지 실패(grounding failure)들의 어떤 조합으로 인해 발생할 수 있다.
[0042] 본 개시내용의 특정 양상들은 ESD 이벤트들의 CDM(charged-device model) 특성화와 관련하여 설명된다. CDM은 IC 디바이스를 포함하는 칩, 칩 캐리어 또는 패키지가 저 임피던스 전기 경로와 접촉할 때 발생하는 ESD 이벤트와 관련된다. 칩, 칩 캐리어 또는 패키지가 축적된 정전 전하를 보유하고 있으면, 에너지의 갑작스러운 방전이 발생하여, IC 디바이스의 I/O 패드들에서 고-전압 펄스 또는 스파이크를 유발할 수 있다. 하나 이상의 I/O 패드들에서 관측가능한 전압은 IC 디바이스에서의 트랜지스터들에 대한 정격 허용오차들을 초과할 수 있으며, 적절한 ESD 보호가 제공되지 않으면, IC 디바이스의 트랜지스터 게이트들 및 다른 피처들에 대한 항복(breakdown) 또는 다른 손상을 유발할 수 있다.
[0043] 도 1은 CDM을 특징으로 할 수 있는 ESD 이벤트(100)의 예를 예시한다. ESD 이벤트(100)는 IC 디바이스(102)가 금속 또는 다른 전도성 표면(104) 상에 배치될 때 발생한다. 일부 예들에서, 이러한 타입의 ESD 이벤트(100)는, 칩들, 칩 캐리어들 또는 패키지들 상의 IC 디바이스들이 회로 보드에 배치되어 본딩 또는 솔더링되기 전에 축적, 조립 또는 분류될 때 제조 또는 조립 설비에서 발생할 수 있다. 일부 예들에서, 이러한 타입의 ESD 이벤트(100)는, IC 디바이스들(102)이 로봇에 의해 픽업되어 회로 보드 상에 또는 선적 패키지에 배치될 때 제조 설비에서 발생할 수 있으며, 여기서 로봇은 전도성 표면(104)으로서의 역할을 할 수 있다. IC 디바이스(102)가 전도성 표면(104) 상에 배치됨에 따라, IC 디바이스(102)에 축적된 전하는 하나 이상의 전위 구배들(106, 108)을 통해 전도성 표면(104)으로 방전될 수 있다. 방전은 I/O 핀들 또는 패드들이 전도성 표면(104)에 직접 커플링되기 전에 또는 직접 커플링된 후에 발생할 수 있다.
[0044] 그래프(120)는 CDM을 특징으로 하는 일종의 ESD 이벤트(100)의 예를 예시한다. 이러한 예에서, IC 디바이스(102)에 축적된 높은 퍼센티지의 정전 에너지가 짧은 시간 기간(122)에 걸쳐 초기 펄스 또는 스파이크(130)로 방전된다. 일 예에서, ESD 이벤트(100)는 대략 5 나노초 동안 지속되는 지속기간(124)을 가질 수 있으며, 초기 스파이크(130)는 대략 1 나노초 후에 끝난다. 일부 인스턴스들에서, 방전은 4.7 암페어 이상의 전류 레벨(128)의 제1 피크(126)를 초래할 수 있다. IC 디바이스(102)의 I/O 패드를 통해 흐르는 전류 스파이크는 IC 디바이스(102)의 인터페이스 회로들에서 전압의 대응하는 스파이크를 유발할 수 있다.
[0045] 출력 드라이버들을 보호하기 위해 이용되는 현재의 ESD 보호 방식들은 통상적으로, 인터페이스 패드와 출력 전력 공급 레일들 사이에 연결되는 다이오드들을 포함하며, 그리고 ESD 전류를 운반하고 이로써 드라이버 디바이스들에 대한 손상을 방지할 수 있는 다이오드 방전 경로 직렬 경로를 통하는 클램핑 회로를 포함할 수 있다.
[0046] 도 2는 IC 디바이스에서 ESD 보호를 제공하는 인터페이스 회로(200)의 제1 예를 예시한다. 인터페이스 회로(200)는 IC 디바이스의 I/O 패드(202)를 통해 신호들을 송신하기 위해 사용될 수 있는 드라이버(204)를 포함한다. 드라이버(204)는 전력 레일(VDD(210))과 접지 기준(VSS(212)) 사이에서 스위칭하는 출력을 제공하도록 구성될 수 있다. ESD 보호는 한 쌍의 다이오드들(206, 208)에 의해 제공된다. 제1 다이오드(206)는 VDD(210) 및 I/O 패드(202)에 커플링되고, I/O 패드(202)의 전압이 VDD(210) 미만으로 유지될 때 역방향 바이어싱된다. 제2 다이오드(208)는 VSS(212) 및 I/O 패드(202)에 커플링되고, I/O 패드(202)의 전압이 VSS(212)를 초과하여 유지될 때 역방향 바이어싱된다. ESD 이벤트는 I/O 패드(202), 및 I/O 패드(202)와 드라이버(204) 사이의 하나 이상의 인터커넥트들을 통해 전류 서지(current surge)를 유발할 수 있다. 인터커넥트들은, 다중-암페어 ESD 서지 전류를 전도할 때 I/O 패드(202)의 전압을 상당히 변화시킬 수 있는 낮은 저항을 갖는다. 전압의 변화는 다이오드들(206, 208) 중 하나를 순방향 바이어싱하기에 충분할 수 있으며, 이로써 ESD 서지 전류가 드라이버(204) 및 IC 디바이스의 다른 회로들로부터 떨어져 VDD(210) 또는 VSS(212)로 전환되는 것을 가능하게 한다.
[0047] VDD(210) 또는 VSS(212)로의 ESD 서지 전류의 전환은 VDD(210)와 VSS(212) 사이의 전압차를 증가시킬 수 있으며, 이는 체크되지 않은 채로 남겨지면 인터페이스 회로(200)에서 디바이스들에 스트레스를 주거나 또는 디바이스들을 손상시킬 수 있다. 예시된 인터페이스 회로(200)는 VDD(210)와 VSS(212) 사이에 커플링되는 전력 레일 클램핑 회로(220)를 포함한다. 전력 레일 클램핑 회로(220)는 직렬 RC 네트워크(224)에 의해 바이어싱되는 NMOS(N-type metal-oxide-semiconductor) 트랜지스터(222)를 포함한다. RC 네트워크(224)는 저항기(234)와 직렬로 커플링된 커패시터(232)를 갖는다. 예시된 예에서, 직렬 RC 네트워크(224)는 전력 공급 VDD(210)와 접지 기준 VSS(212) 사이에 커플링된다. 커패시터(232)와 저항기(234)를 커플링하는 노드(230)는 제1 및 제2 직렬-연결 인버터들(226, 228)을 포함하는 버퍼 증폭기 어레인지먼트(arrangement)를 통해 트랜지스터(222)의 게이트에 커플링된다. 전력 레일 클램핑 회로(220)는, I/O 패드(202)에 인가된 ESD 펄스가 VDD(210)와 VSS(212) 사이의 전압차가 증가하게 할 때, VDD(210)로부터 VSS(212)로의 저 임피던스 경로를 보장한다.
[0048] 일 예에서, VDD(210) 상의 상승 전압이 커패시터(232)를 통해 제1 인버터(226)의 입력에 커플링되어, 제1 인버터(226)의 출력이 저전압 상태(state)가 되게 한다. 응답으로, 제2 인버터(228)의 출력은 하이(high)가 되어, 트랜지스터(222)를 턴 온(turning on)한다. 트랜지스터(222)가 턴 온될 때, ESD 전류는 VDD(210)와 VSS(212) 사이에서 흐르기 시작할 수 있다. 본 개시내용에 따라 제공되는 일부 ESD 보호 회로들은 제1 인버터(226) 및 제2 인버터(228)의 출력들을 상보적 ESD 이벤트 표시자 신호들(236, 238)로서 사용할 수 있다.
[0049] 도 3은 ESD 보호 회로들을 포함하는 IC 디바이스에서의 인터페이스 회로(300)의 제2 예를 예시한다. 이러한 설명의 목적들을 위해, 고-전압 도메인과 저-전압 도메인 사이의 개념적 분할(330)이 도시되지만, 전압 도메인들 사이의 명확한 물리적 분리는 인식가능하지 않을 수 있다. 고-전압 도메인은 VDD1 전압 레벨로 VDD1 레일(308)을 통해 전력을 공급하고, 저-전압 도메인은 VDD2 전압 레벨로 VDD2 레일(320)을 통해 전력을 공급한다. 인터페이스 회로(300)는 I/O 패드(302)를 VDD1로 구동하도록 구성된 2 개의 세트들의 PMOS(P-type metal-oxide-semiconductor) 트랜지스터들(PMOS 드라이버 트랜지스터들(304, 314))을 포함한다. I/O 패드(302)를 접지 기준(VSS 레일(310))의 전압 레벨(VSS)로 풀링하는 인터페이스 회로(300)의 부분은 상세히 도시되지 않는다. 4 개의 PMOS 드라이버 트랜지스터들(304)의 게이트들은 저-전압 도메인에서 동작하는 저-전압 프리-드라이버 트랜지스터들(322)에 의해 제공되는 교차 도메인 신호들(Ctrl_0 - Ctrl_3)에 의해 구동된다. 저-전압 프리-드라이버 트랜지스터들(322)은 PMOS 드라이버 트랜지스터들(304)의 게이트들(316)에 인가되는 신호들을 VDD2 전압 레벨로부터 VDD1 전압 레벨로 시프트하기 위해 제공된다.
[0050] 일부 예들에서, VDD2 레일(320)은 VDD1 레일(308)보다 더 낮은 전압 레벨로 전력을 공급하고, 저-전압 도메인 신호들은 VSS의 전압 레벨과 VDD2의 전압 레벨 사이에서 스위칭할 수 있다. 이들 예들에서, VDD1은 3.3 볼트 또는 1.8 볼트의 전압 레벨을 표현할 수 있고, VDD2는 1.8 볼트 또는 1.2 볼트의 전압 레벨을 표현할 수 있다. 다른 예들에서, 코어 회로들은 인터페이스 회로들과 동일한 전압 레벨로 또는 인터페이스 회로들보다 더 높은 전압 레벨로 동작할 수 있다.
[0051] 한 쌍의 다이오드들(306a, 306b)은 명목상, PMOS 드라이버 트랜지스터들(304)을 포함하여, I/O 패드(302)에 커플링된 회로들에 대한 ESD 보호를 제공한다. VDD1을 초과하는 I/O 패드(302)에서의 전압의 증가는 다이오드(306a)의 최소 순방향 바이어스 전압(Vf)을 초과할 수 있다. 순방향 바이어싱된 다이오드(306a)는 I/O 패드(302)에서의 전압 증가들을 제한할 수 있고, PMOS 드라이버 트랜지스터들(304)의 드레인들에서의 전압의 상승은 VDD1 + Vf보다 상당히 더 크지는 않은 전압으로 제한될 것으로 예상될 수 있다. 유사하게, PMOS 드라이버 트랜지스터들(304)의 드레인들에서의 예상되는 전압 강하(fall)는 다이오드(306b)의 동작으로 인해 VSS - Vf로 제한될 수 있다.
[0052] 다양한 예들에서, ESD 레일 클램프(312)는 VDD1 레일(308)과 접지 기준 전압 사이의 전압차(즉, VDD1 - VSS)의 변동(variation)들을 제한하도록 구성될 수 있다. 일 예에서, 도 2의 전력 레일 클램핑 회로(220)는 ESD 레일 클램프(312)로서 사용하도록 구성될 수 있다. 일부 예들에서, ESD 레일 클램프(324)는 VDD2 레일(320)과 접지 기준 사이의 전압차(즉, VDD2 - VSS)의 변동들을 제한하도록 구성될 수 있다.
[0053] 도 4는 ESD 보호 회로들을 포함하는 IC 디바이스에서의 인터페이스 회로(400)에 대한 ESD 이벤트(416)의 영향을 예시한다. ESD 보호 다이오드(406a 또는 406b)가 ESD 이벤트(416) 동안 순방향 바이어싱되어질 때, ESD 전류들은 ESD 보호 다이오드들(406a 또는 406b) 중 하나를 통해 VDD1 레일(408) 또는 VSS 레일(410)로 전환될 것으로 예상된다. ESD 이벤트(416)는 네거티브(negative) CDM 스트레스 테스트를 사용하여 시뮬레이팅(simulate)될 수 있으며, 여기서 ESD 전류(418)가 I/O 패드(402)에 들어간다. I/O 패드(402)를 통해 흐르는 ESD 전류(418)는, 제1 피크(126)가 포지티브(positive)이고 IC 디바이스의 VDD1 레일(408)의 전압 레벨을 초과하여 증가하는, 도 1에 예시된 ESD 이벤트(100)의 전압 파형에 대응하는 전압 파형을 생성할 수 있다. ESD 전류(418)는 I/O 패드(402)에 대한 네거티브 CDM 테스트들 동안 ESD 보호 다이오드(406a)를 통해 VDD1 레일(408)로 전환될 것으로 예상된다.
[0054] 인터페이스 회로(400)는 특정 측면들에서 도 3에 예시된 인터페이스 회로(300)와 유사할 수 있다. 예시된 인터페이스 회로(400)는 I/O 패드(402)를 VDD1 레일(408)의 전압 레벨(VDD1)로 구동하도록 구성된 2 개의 세트들의 PMOS 트랜지스터들(404, 414)을 포함한다. I/O 패드(402)를 접지 기준(여기서는, VSS 레일(410))의 전압으로 풀링하는 인터페이스 회로(400)의 부분은 상세히 도시되지 않는다. 4 개의 PMOS 드라이버 트랜지스터들(404)의 게이트들은 더 낮은 VDD2 전압 레벨로 동작하는 저-전압 프리-드라이버 트랜지스터들(422)에 의해 제공되는 교차 도메인 신호들(Ctrl_0 - Ctrl_3)에 의해 구동된다. 저-전압 프리-드라이버 트랜지스터들(422)은 PMOS 드라이버 트랜지스터들(404)의 게이트들에 인가되는 신호들을 저-전압 도메인으로부터 고-전압 도메인으로 시프트하기 위해 제공된다. 저-전압 도메인 신호들은 VSS와 VDD2 사이에서 스위칭할 수 있다. 일부 예들에서, VDD1은 3.3 볼트 또는 1.8 볼트의 전압 레벨을 표현한다. 일부 예들에서, VDD2는 1.8 볼트 또는 1.2 볼트의 전압 레벨을 표현한다.
[0055] VDD1 레일(408)과 VSS 레일(410) 사이에 커플링된 한 쌍의 ESD 보호 다이오드들(406a, 406b)은, PMOS 드라이버 트랜지스터들(404)을 포함하여, I/O 패드(402)에 커플링된 회로들의 ESD 보호를 위해 제공된다. 일 예에서, ESD 이벤트(416)의 시뮬레이션은 I/O 패드(402)에서 250 볼트의 피크 전압을 생성하도록 구성될 수 있다. VDD1 레일(408)에 커플링된 ESD 보호 다이오드(406a)는, I/O 패드(402)에서의 전압이 VDD1 + Vf를 초과할 때 순방향 바이어싱되어지며, 여기서 Vf는 ESD 보호 다이오드(406a)의 순방향 바이어스 전압을 표현한다. 순방향 바이어싱된 ESD 보호 다이오드(406a)는 ESD 이벤트(416)에 의해 생성된 ESD 전류(418)를 VDD1 레일(408)로 전환시킨다.
[0056] VDD1 레일(408)로(또는 VSS 레일(410)로) ESD 전류를 션트(shunting)함으로써 유발되는 VDD1 레일(408)의 전압 레벨의 상승들은 ESD 레일 클램핑 회로(412)를 통해 완화될 수 있다. ESD 레일 클램핑 회로(412)는 VDD1 레일(408)과 접지 사이의 전압차(즉, VDD1 - VSS)의 변동들을 제한하도록 구성된다. 저-전압 도메인에서, ESD 레일 클램핑 회로(424)는 VDD2 레일(420)과 접지 사이의 전압차(즉, VDD2 - VSS)의 변동들을 제한하도록 구성될 수 있다. 일 예에서, 도 2의 전력 레일 클램핑 회로(220)는 ESD 레일 클램핑 회로(412)로서 사용하도록 구성될 수 있다.
[0057] 종래의 ESD 보호 회로들은 더 높은 전압 도메인들에서 동작하는 I/O 디바이스들을 보호할 수 있지만, 저 전압 도메인과 고 전압 도메인 사이의 인터페이스를 ESD-관련 손상에 취약하게 둘 수 있다. 예컨대, 교차-전압 도메인 신호들에 의해 구동되는 게이트들을 갖는 PMOS 드라이버 트랜지스터들(404)에 손상이 발생할 수 있다.
[0058] 도 5는 IC 디바이스의 I/O 패드(502)에 대한 네거티브 CDM 테스트로부터 기인하는 ESD 이벤트(516) 동안 PMOS 드라이버 트랜지스터들(504)의 격리도(500)를 제공한다. ESD 이벤트(516)는 네거티브 CDM 스트레스 테스트와 관련될 수 있으며, 여기서 ESD 전류(514)가 I/O 패드(502)에 들어간다. ESD 전류(514)는, 제1 피크(126)가 포지티브이고 IC 디바이스에 전력을 공급하는 VDD1 레일(508)의 공칭 VDD1 전압 레벨을 초과하여 증가하는, 도 1에 예시된 ESD 이벤트(100)의 파형에 대응하는 파형을 가질 수 있다. ESD 전류(514)는 IC 디바이스의 I/O 패드(502)에 대한 네거티브 CDM 테스트들 동안 ESD 보호 다이오드(506)를 통해 VDD1 레일(508)로 전환될 것으로 예상된다. 일부 인스턴스들에서, ESD 이벤트(516) 동안 PMOS 드라이버 트랜지스터(504)의 드레인(510)과 게이트(512) 사이에서 발생하는 과전압 조건(overvoltage condition)들은 PMOS 드라이버 트랜지스터(504)를 손상시킬 수 있다. PMOS 드라이버 트랜지스터(504)의 드레인(510)과 게이트(512) 사이의 충분히 높은 차이 전압(518)(|Vgd|)은 트랜지스터 게이트의 물리적 항복을 유발할 수 있다.
[0059] ESD 이벤트(516) 동안 손상을 주는 과전압 레벨에 도달하는 차이 전압(518)은 PMOS 드라이버 트랜지스터(504)의 게이트(512)를 구동하는 교차-도메인 신호(522)에 기인할 수 있다. 예컨대, ESD 이벤트(516)는 PMOS 드라이버 트랜지스터(504)의 전압 도메인 내에서 전력을 공급하는 전력 공급 레일(여기서는, VDD1 레일(508))의 전압의 갑작스러운 증가를 유발할 수 있다. VDD1 레일(508)의 전압의 증가는 프리-드라이버(524)의 전압 도메인 내에서 전력을 공급하는 VDD2 레일(520)의 변화들에 의해 밀접하게 추적되지 않을 수 있다. 프리-드라이버(524)는 교차-도메인 신호(522)를 PMOS 드라이버 트랜지스터(504)의 게이트(512)에 제공한다. VDD1 레일(508)과 VDD2 레일(520) 사이의 전압차의 결과적인 증가는 PMOS 드라이버 트랜지스터(504)의 드레인(510)에서의 전압과 교차-도메인 신호(522) 사이의 상대 전압의 증가로서 전파될 수 있다. 일 예에서, ESD 이벤트(516) 동안 드레인(510)에서의 전압이 I/O 패드(502)의 전압을 따르는 짧은 시간 기간에 대해 교차-도메인 신호(522)의 절대 전압이 일정하게 유지되어서, 이로써 PMOS 드라이버 트랜지스터(504)를 손상시키기에 충분한, 차이 전압(518)의 변화를 유발할 수 있다. ESD 레일 클램핑 회로들(412, 424)(도 4 참조)의 동작에서의 지연들은 VDD1 레일(508)과 VDD2 레일(520) 사이의 전압차의 변화를 유발할 수 있다.
[0060] I/O 패드(502)로의 250 볼트의 ESD 피크 전압의 인가는, VDD1 레일(508)과 VDD2 레일(520) 사이의 전압차의 극성의 존재 또는 크기에 관계 없이, PMOS 드라이버 트랜지스터(504)의 드레인(510)과 게이트(512) 사이의 과전압 조건을 유발할 수 있다. 과전압 조건은 VDD1 > VDD2이든, VDD1 < VDD2이든, 또는 VDD1 = VDD2이든 발생할 수 있다. 일부 인스턴스들에서, 과전압 조건은, 하나 이상의 전력 또는 접지 레일들이 IC 디바이스의 섹션들 사이에서 AC 디커플링되는 AC 디커플링으로 인해 발생할 수 있다. ESD 이벤트들(416, 516)은 이중 스택 PMOS 트랜지스터들로 구성된 인터페이스 회로와 관련하여 설명되지만, ESD 유도 과전압 조건들은, 트랜지스터들의 단일, 삼중 또는 그 초과의 스택들을 사용하여 또는 NMOS 트랜지스터들로 구성된 인터페이스 회로에 영향을 미칠 수 있다.
[0061] 본 개시내용의 특정 양상들은 ESD 이벤트와 다수의 전압 도메인들 또는 전압 레일들 사이의 상호작용들로부터 기인하는 과전압 조건들을 감소시키거나 또는 제거할 수 있다. 일부 예들에서, ESD 이벤트들 동안 과도 게이트-드레인 전압차들을 감소시키기 위해 게이트 풀 회로들이 이용될 수 있다. 게이트 풀 회로들은, 도 5에 설명된 ESD 이벤트(516) 동안 PMOS 드라이버 트랜지스터(504)의 드레인(510)과 게이트(512) 사이에서 그렇지 않으면 발생할 수 있는 과전압 조건들을 방지하도록 구성될 수 있다. 다양한 인터페이스 회로들에서의 PMOS 또는 NMOS 드라이버 트랜지스터들에 영향을 미칠 수 있는 과전압 조건들을 방지하기 위해 게이트 풀 회로들이 이용될 수 있다. 일 예에서, 게이트 풀 회로가 드라이버 트랜지스터의 게이트와 전압 레일 또는 I/O 패드 사이에 커플링된다. 게이트 풀 회로는, I/O 패드 또는 전압 레일의 전압 레벨이 ESD 이벤트에 의해 영향을 받을 때 턴 온된다. 턴 온될 때, 게이트 풀 회로는 드라이버 트랜지스터의 게이트의 전압 레벨을 I/O 패드의 전압 레벨을 향해 풀링하고, 이로써 드라이버 트랜지스터의 게이트와 드레인 사이의 전압 차동(voltage differential)을 감소시킬 수 있다.
[0062] 도 6은 본 개시내용의 특정 양상들에 따른, 게이트 풀 회로들(6100-6103)의 제1 구성을 예시하는 인터페이스 회로(600)에 관한 것이다. 게이트 풀 회로들(6100-6103)은 ESD 이벤트 동안 PMOS 드라이버 트랜지스터들(6040-6043)의 게이트들(6120-6123)을 IC 디바이스 내의 전력 공급부의 레일(여기서는, VDD1 레일(608))의 전압 레벨로 풀링하도록 구성된다. ESD 이벤트는 IC 디바이스의 I/O 패드(602)에 대한 네거티브 CDM 테스트로서 모델링, 특성화 또는 개시될 수 있다. 일 예에서, ESD 이벤트는 네거티브 CDM 스트레스 테스트에 대응하며, 여기서 ESD 전류가 I/O 패드(602)에 들어가고 ESD 보호 다이오드(606)를 통해 VDD1 레일(608)로 지향된다. ESD 이벤트 동안, 게이트 풀 회로들(6100-6103)이 인에이블(enable)되고, 높은 전위가 PMOS 드라이버 트랜지스터들(6040-6043)의 게이트들(6120-6123)에 인가된다.
[0063] 게이트 풀 회로들(6100-6103)은 PMOS 드라이버 트랜지스터들(6040-6043)과 VDD1 레일(608) 사이에 저 임피던스 경로를 제공함으로써 ESD 이벤트들 동안 PMOS 드라이버 트랜지스터들(6040-6043)의 게이트들(6120-6123)과 대응하는 드레인들(6140-6143) 사이의 전압차를 감소시킬 수 있다. 일부 예들에서, 게이트 풀 회로들(6100-6103)은 네거티브 CDM ESD 테스트 동안 PMOS 드라이버 트랜지스터들(6040-6043)의 게이트들(6120-6123)을 VDD1 레일(608)의 전압 레벨로 풀링하도록 구성될 수 있다. 게이트 풀 회로들(6100-6103)은 ESD 이벤트들 동안 PMOS 드라이버 트랜지스터들(6040-6043)의 게이트들(6120-6123)을 PMOS 드라이버 트랜지스터들(6040-6043)의 드레인들(6140-6143)의 전압 레벨에 가깝게 유지할 수 있다. 일부 예들에서, 게이트들(6120-6123)의 전압 레벨은, 대략적으로 ESD 보호 다이오드(606)의 순방향 바이어스 전압만큼 드레인들(6140-6143)의 전압 레벨과 상이하다. 게이트 풀 회로들(6100-6103)은 정상 회로 동작 조건들 동안 고 임피던스 상태에 머물도록 구성된다.
[0064] 도 7은 본 개시내용의 특정 양상들에 따른, 게이트 풀 회로들(7100-7103)의 제2 구성을 예시하는 IC 디바이스에서의 인터페이스 회로(700)에 관한 것이다. 게이트 풀 회로들(7100-7103)은 ESD 이벤트 동안 PMOS 드라이버 트랜지스터들(7040-7043)의 게이트들(7120-7123)을 I/O 패드(702)의 전압 레벨로 풀링하도록 구성된다. ESD 이벤트는 IC 디바이스의 I/O 패드(702)에 대한 네거티브 CDM 테스트로서 모델링, 특성화 또는 개시될 수 있다. 일 예에서, ESD 이벤트는 네거티브 CDM 스트레스 테스트에 대응하며, 여기서 ESD 전류가 I/O 패드(702)에 들어가고 ESD 보호 다이오드(706)를 통해 전압 레일(여기서는, VDD1 레일(708))로 지향된다. ESD 이벤트 동안, 게이트 풀 회로들(7100-7103)이 인에이블되고, 높은 전위가 PMOS 드라이버 트랜지스터들(7040-7043)의 게이트들(7120-7123)에 인가된다.
[0065] 게이트 풀 회로들(7100-7103)은 PMOS 드라이버 트랜지스터들(7040-7043)과 I/O 패드(702) 사이에 저 임피던스 경로를 제공함으로써 ESD 이벤트들 동안 PMOS 드라이버 트랜지스터들(7040-7043)의 게이트들(7120-7123)과 대응하는 드레인들(7140-7143) 사이의 전압차를 감소시킬 수 있다. 이 예에서, 게이트 풀 회로들(7100-7103)은 네거티브 CDM ESD 테스트 동안 PMOS 드라이버 트랜지스터들(7040-7043)의 게이트들(7120-7123)을 I/O 패드(702)의 전압 레벨로 풀링하도록 구성된다. PMOS 드라이버 트랜지스터들(7040-7043)의 드레인들(7140-7143)은 또한 I/O 패드(702)에 커플링되며, 게이트 풀 회로들(7100-7103)은 ESD 이벤트들 동안 PMOS 드라이버 트랜지스터들(7040-7043)의 게이트들(7120-7123)을 PMOS 드라이버 트랜지스터들(7040-7043)의 드레인들(7140-7143)의 전압 레벨에 가깝게 유지할 수 있다. 게이트 풀 회로들(7100-7103)은 정상 회로 동작 조건들 동안 고 임피던스 상태에 머물도록 구성될 수 있다.
[0066] 도 8은 본 개시내용의 특정 양상들에 따라 구성된, PMOS 드라이버 트랜지스터들(8040-8043) 및 PMOS 게이트 풀 트랜지스터들(8100-8103)을 포함하는 IC 디바이스에서의 인터페이스 회로(800)에 관한 것이다. PMOS 게이트 풀 트랜지스터들(8100-8103)은 ESD 이벤트 동안 PMOS 드라이버 트랜지스터들(8040-8043)의 게이트들(8060-8063)을 전력 공급부의 레일(여기서는, VDD1 레일(808))의 전압 레벨로 풀링하도록 구성된다. 일 예에서, PMOS 게이트 풀 트랜지스터들(8100-8103)의 게이트들은 타이-하이 회로(tie-high circuit)(8120-8123)를 통해 상이한 저-전압 도메인의 VDD2 레일에 이어질(tie) 수 있다. 타이-하이 회로(8120-8123)는 VDD2 레일에 대한 직접 커플링을 사용하여 구현된다. 다른 예에서, 타이-하이 회로(8120-8123)는 PMOS 게이트 풀 트랜지스터들(8100-8103)의 게이트들을 VDD2 레일에 커플링하기 위해 저항기들과 같은 수동(passive) 컴포넌트들을 사용하여 구현된다.
[0067] 정상 동작 동안, PMOS 게이트 풀 트랜지스터들(8100-8103)은 턴 오프되고(turned off), 오프 상태로 유지된다. 네거티브 CDM-타입 ESD 이벤트는 I/O 패드(802)의 전위가 VDD1 레일(808) 및 VDD2 레일의 전압 레벨보다 더 높은 전압 레벨로 상승되게 한다. PMOS 게이트 풀 트랜지스터들(8100-8103)이 턴 온되고, 게이트들(8060-8063)과 드레인들(8140-8143) 사이의 전압차(|Vgd|)를 감소시킨다.
[0068] 인터페이스 회로(800)에서의 PMOS 게이트 풀 트랜지스터들(8100-8103) 각각은 통상적으로, 인터페이스 회로(800) 또는 다른 곳의 임의의 다른 트랜지스터와 매칭(match)되지 않으며, 그리고 인터페이스 회로(800)를 포함하는 IC 레이아웃의 부분 내에서 초기에 예비 또는 달리 미사용된 게이트들로서 지정되는 매칭된 또는 매칭되지 않은 게이트들을 사용하여 구현될 수 있다. 일 예에서, 특정 기술들 또는 설계들은 드라이버 레이아웃 그룹의 2 개의 에지들 상에 밸런싱 목적들을 위해 미사용 트랜지스터들을 제공한다. 다른 예들에서, 미사용 트랜지스터들은 드라이버 레이아웃 그룹의 중심에 또는 중심 근처에 존재할 수 있다. 드라이버 레이아웃 그룹은 인터페이스 회로(800)를 구현하기 위해 사용되는 게이트들의 그룹의, IC 내에서의 물리적 로케이션(location)을 정의할 수 있다. 일부 인스턴스들에서, 미사용 트랜지스터들은 세장형 물리적 형상을 가질 수 있고, "더미 핑거(dummy finger)들" 또는 "더미 트랜지스터들"로 지칭될 수 있다. 일부 예들에서, 레이아웃 의존 효과(layout dependent effect)들로 인한 트랜지스터 성능 미스매치를 방지하는 것을 보조하기 위해, 미할당 트랜지스터들로 또한 지칭될 수 있는 미사용 트랜지스터들이 IC 디바이스의 특정 영역들에 제공될 수 있다. 미사용 트랜지스터들은 다른 트랜지스터, 디바이스 또는 회로에 대한 연결들을 갖지 않으면서 사용된 트랜지스터의 구조를 가질 수 있다. PMOS 게이트 풀 트랜지스터들(8100-8103)은 정상 동작들 동안 고 임피던스로 유지되고, 다른 IC 회로들의 동작에 영향을 미치지 않는다. 이에 따라서, ESD 보호 목적들로 PMOS 게이트 풀 트랜지스터들(8100-8103)을 구현하기 위해 이들 더미 트랜지스터들 또는 미할당 트랜지스터들 중 하나 이상을 사용하는 것이 가능하다. 미할당 트랜지스터들로서 지정된 트랜지스터들의 그룹 또는 블록으로부터 PMOS 게이트 풀 트랜지스터(8100-8103)로서 사용하기 위해 설계 레이아웃 동안 선택된 트랜지스터는 최종 IC 레이아웃에서 하나 이상의 미사용 및 미할당 트랜지스터들에 물리적으로 인접할 수 있다는 것이 인식될 것이다.
[0069] 도 9는 본 개시내용의 특정 양상들에 따라 구성된, PMOS 드라이버 트랜지스터들(9040-9043) 및 PMOS 게이트 풀 트랜지스터들(9100-9103)을 포함하는 IC 디바이스에서의 인터페이스 회로(900)에 관한 것이다. PMOS 게이트 풀 트랜지스터들(9100-9103)은 PMOS 드라이버 트랜지스터들(9040-9043)의 게이트들(9060-9063)과 I/O 패드(902) 사이에 커플링될 수 있다. PMOS 게이트 풀 트랜지스터들(9100-9103)은 ESD 이벤트 동안 PMOS 드라이버 트랜지스터들(9040-9043)의 게이트들(9060-9063)을 I/O 패드(902)의 전압 레벨로 풀링하도록 구성될 수 있다. PMOS 게이트 풀 트랜지스터들(9100-9103)의 게이트들은 타이-하이 회로(9120-9123)를 통해 전력 공급부의 레일(VDD1 레일(908), 또는 상이한 전압 도메인의 VDD2 레일)에 이어질 수 있다. 일 예에서, 타이-하이 회로(9120-9123)는 VDD1 레일(908)에 대한 직접 커플링을 사용하여 구현된다. 다른 예에서, 타이-하이 회로(9120-9123)는 VDD2 레일에 대한 직접 커플링을 사용하여 구현된다. 일부 인스턴스들에서, 타이-하이 회로(9120-9123)는 PMOS 게이트 풀 트랜지스터들(9100-9103)의 게이트들을 VDD1 레일(908) 또는 VDD2 레일에 커플링하기 위해 저항기들과 같은 수동 컴포넌트들을 사용하여 구현된다.
[0070] 정상 동작 동안, PMOS 게이트 풀 트랜지스터들(9100-9103)은 턴 오프되고, 오프 상태로 유지된다. 네거티브 CDM-타입 ESD 이벤트는 I/O 패드(902)의 전위가 VDD1 레일(908) 및 VDD2 레일보다 더 높은 전압 레벨로 상승되게 한다. PMOS 게이트 풀 트랜지스터들(9100-9103)이 턴 온되고, 게이트들(9060-9063)과 드레인들(9140-9143) 사이의 전압차(|Vgd|)를 감소시킬 수 있다.
[0071] 인터페이스 회로(900)에서의 PMOS 게이트 풀 트랜지스터들(9100-9103) 각각은 통상적으로, 인터페이스 회로(900) 또는 다른 곳의 임의의 다른 트랜지스터와 매칭되지 않으며, IC 내에서 인터페이스 회로(900) 근처의 예비 또는 달리 미사용된 게이트들을 사용하여 구현될 수 있다. 일 예에서, 특정 기술들 또는 설계들은 밸런싱 목적들을 위해 드라이버 레이아웃 그룹의 2 개의 에지들 상에 미사용 트랜지스터들을 갖는다. 다른 예들에서, 미사용 트랜지스터들은 드라이버 레이아웃 그룹의 중심에 또는 중심 근처에 존재할 수 있다. 미사용 트랜지스터들은 세장형 물리적 형상을 가질 수 있고, "더미 핑거들" 또는 "더미 트랜지스터들"로 지칭될 수 있다. 일부 예들에서, 레이아웃 의존 효과들로 인한 트랜지스터 성능 미스매치를 방지하는 것을 보조하기 위해, 미할당 트랜지스터들로 또한 지칭될 수 있는 미사용 트랜지스터들이 IC 디바이스의 영역에 제공될 수 있다. PMOS 게이트 풀 트랜지스터들(9100-9103)은 정상 동작들 동안 고 임피던스로 유지되고, 다른 IC 회로들의 동작에 영향을 미치지 않는다. 이에 따라서, ESD 보호 목적들로 PMOS 게이트 풀 트랜지스터들(9100-9103)을 구현하기 위해 이들 더미 트랜지스터들 또는 미할당 트랜지스터들 중 하나 이상을 사용하는 것이 가능하다.
[0072] 도 10은 본 개시내용의 특정 양상들에 따라 구성된, PMOS 드라이버 트랜지스터들(10040-10043) 및 NMOS 게이트 풀 트랜지스터들(10100-10103)을 포함하는 IC 디바이스에서의 인터페이스 회로(1000)에 관한 것이다. NMOS 게이트 풀 트랜지스터들(10100-10103)은 ESD 이벤트 동안 PMOS 드라이버 트랜지스터들(10040-10043)의 게이트들(10060-10063)을 전력 공급부의 레일(여기서는, VDD1 레일(1008))의 전압 레벨로 풀링하도록 구성된다. NMOS 게이트 풀 트랜지스터들(10100-10103)의 게이트들 각각은 ESD 제어 입력(1012)에 이어질 수 있다. ESD 제어 입력들(1012)은, ESD 이벤트들을 표시하고 하나 이상의 타입들의 ESD 보호 회로들을 트리거(trigger) 또는 인에이블하기 위해 제공될 수 있다. ESD 제어 입력들(1012) 각각은 동일한 ESD 제어기에 의해 제공될 수 있다. 일부 예들에서, ESD 제어기는 ESD 보호 설계들에서 대개 발견되는 ESD 레일 클램프들에서 사용되는 ESD 검출 회로에서 구현될 수 있다. 일 예에서, ESD 제어 입력들(1012)은 도 2에 예시된 전력 레일 클램핑 회로(220)에 의해 생성되는 ESD 이벤트 표시자 신호들(236, 238) 중 하나 이상으로부터 도출될 수 있다.
[0073] 정상 동작 동안, NMOS 게이트 풀 트랜지스터들(10100-10103)은 턴 오프되고, 오프 상태로 유지된다. 네거티브 CDM-타입 ESD 이벤트는 I/O 패드(1002)의 전위가 VDD1 레일(1008), 및 PMOS 드라이버 트랜지스터들(10040-10043)의 게이트들(10060-10063)을 구동하는 프리-드라이버들에 전력공급하는 VDD2 레일보다 더 높은 전압 레벨로 상승되게 한다. NMOS 게이트 풀 트랜지스터들(10100-10103)은 ESD 이벤트에 대한 응답으로 턴 온되고, 게이트들(10060-10063)과 드레인들(10140-10143) 사이의 전압차(|Vgd|)를 감소시킬 수 있다.
[0074] 도 11은 본 개시내용의 특정 양상들에 따라 구성된, PMOS 드라이버 트랜지스터들(11040-11043) 및 NMOS 게이트 풀 트랜지스터들(11100-11103)을 포함하는 IC 디바이스에서의 인터페이스 회로(1100)에 관한 것이다. NMOS 게이트 풀 트랜지스터들(11100-11103)은 PMOS 드라이버 트랜지스터들(11040-11043)의 게이트들(11060-11063)과 I/O 패드(1102) 사이에 커플링될 수 있다. NMOS 게이트 풀 트랜지스터들(11100-11103)의 게이트들 각각은 ESD 제어 입력(1112)에 이어질 수 있다. ESD 제어 입력들(1112)은, ESD 이벤트들을 표시하고 하나 이상의 타입들의 ESD 보호 회로들을 트리거 또는 인에이블하기 위해 제공될 수 있다. ESD 제어 입력들(1112)은 동일한 ESD 제어기에 의해 제공될 수 있다. 일 예에서, ESD 제어기는 ESD 보호 설계들에서 대개 발견되는 ESD 레일 클램프들에서 사용되는 ESD 검출 회로에서 구현될 수 있다. ESD 제어 입력들(1112)은 ESD 레일 클램프에 의해 출력된 동일한 신호로부터 도출될 수 있다.
[0075] 정상 동작 동안, NMOS 게이트 풀 트랜지스터들(11100-11103)은 턴 오프되고, 오프 상태로 유지된다. 네거티브 CDM-타입 ESD 이벤트는 I/O 패드(1102)의 전위가 VDD1 레일(1108) 및 (프리-드라이버들에 전력공급하는) VDD2 레일보다 더 높은 전압 레벨로 상승되게 하고, NMOS 게이트 풀 트랜지스터들(11100-11103)이 턴 온되어, 게이트들(11060-11063)과 드레인들(11140-11143) 사이의 전압차(|Vgd|)를 감소시킨다.
[0076] 인터페이스 회로들(1000, 1100)에서의 NMOS 게이트 풀 트랜지스터들(10100-10103 및 11100-11103) 각각은 통상적으로, 인터페이스 회로(1000, 1100) 또는 다른 곳의 임의의 다른 트랜지스터와 매칭되지 않으며, IC 내에서 인터페이스 회로(1000, 1100) 근처의 예비 또는 달리 미사용된 게이트들을 사용하여 구현될 수 있다. 일 예에서, 특정 기술들 또는 설계들은 밸런싱 목적들을 위해 드라이버 레이아웃 그룹의 2 개의 에지들 상에 미사용 트랜지스터들을 제공한다. 다른 예들에서, 미사용 트랜지스터들은 드라이버 레이아웃 그룹의 중심에 또는 중심 근처에 존재할 수 있다. 미사용 트랜지스터들은 세장형 물리적 형상을 가질 수 있고, 더미 핑거들로 지칭될 수 있다. 일부 예들에서, 레이아웃 의존 효과들로 인한 트랜지스터 성능 미스매치를 방지하는 것을 보조하기 위해, 미할당 트랜지스터들로 또한 지칭될 수 있는 미사용 트랜지스터들이 IC 디바이스의 영역에 제공될 수 있다. NMOS 게이트 풀 트랜지스터들(10100-10103 및 11100-11103)은 정상 동작들 동안 고 임피던스로 유지되고, 다른 IC 회로들의 동작에 영향을 미치지 않는다. 이에 따라서, ESD 보호 목적들로 NMOS 게이트 풀 트랜지스터들(10100-10103 및 11100-11103)을 구현하기 위해 이들 더미 트랜지스터들 또는 미할당 트랜지스터들 중 하나 이상을 사용하는 것이 가능하다.
[0077] 게이트 풀 트랜지스터들(8100-8103, 9100-9103, 10100-10103, 11100-11103)의 사용은 PMOS 드라이버 트랜지스터들(8040-8043, 9040-9043, 10040-10043, 11040-11043)이 ESD 이벤트를 더 신뢰성 있게 견디는 것을 가능하게 할 수 있다. 게이트 풀 트랜지스터들 게이트 풀 트랜지스터들(8100-8103, 9100-9103, 10100-10103, 11100-11103)은 얇은 게이트 산화물 트랜지스터들 또는 두꺼운 게이트 산화물 트랜지스터들로서 형성될 수 있다.
[0078] 제1 예에서, PMOS 드라이버 트랜지스터들(8040-8043, 10040-10043)의 게이트들(8060-8063, 10060-10063)을 VDD1(808, 1008)로 풀링하기 위해 게이트 풀 트랜지스터들(8100-8103, 10100-10103)이 사용될 때, 대략 27.18%의 |Vgd|의 개선이 예상될 수 있다. 제2 예에서, PMOS 드라이버 트랜지스터들(9040-9043, 11040-11043)의 게이트들(9060-9063, 11060-11063)을 I/O 패드(902, 1102)의 전압 레벨로 풀링하기 위해 게이트 풀 트랜지스터들(9100-9103, 11100-11103)이 사용될 때, 대략 29.73%의 |Vgd|의 개선이 예상될 수 있다.
[0079] VDD1 레일(808, 1008)로의 게이트 풀과 I/O 패드(902, 1102)로의 게이트 풀 사이에서 선택할 때 다른 팩터들이 고려될 수 있다. 일 예에서, I/O 패드(902, 1102)로의 게이트 풀 트랜지스터들(9100-9103, 11100-11103)의 커플링은 VDD1 레일(808, 1008)로의 게이트 풀에 대해 가외의 용량성 부하(capacitive loading)를 유발할 수 있다. 다른 예에서, VDD1 레일(808, 1008)에 이어진 게이트 풀 트랜지스터들(8100-8103, 10100-10103)의 사용이 2 개 이상의 전압 도메인들을 수반하는 회로들로 제약될 수 있는 반면, I/O 패드(802, 1002)의 전압 레벨로의 게이트 풀은 단일 전압 도메인 내에서 사용될 수 있다.
[0080] 본 개시내용의 일부 양상들에서, NMOS 트랜지스터들이 IC 디바이스의 인터페이스 회로에서 드라이버 트랜지스터들로서 사용될 때, 게이트 풀 회로들이 사용될 수 있다. 도 12는 본 개시내용의 특정 양상들에 따라 구성된, NMOS 드라이버 트랜지스터들(12040-12043) 및 PMOS 게이트 풀 트랜지스터들(12100-12103)을 포함하는 IC 디바이스에서의 인터페이스 회로(1200)에 관한 것이다. PMOS 게이트 풀 트랜지스터들(12100-12103)은 ESD 이벤트 동안 NMOS 드라이버 트랜지스터들(12040-12043)의 게이트들(12060-12063)을 전력 공급부의 레일(여기서는, VDD1 레일(1208))의 전압 레벨로 풀링하도록 구성된다. PMOS 게이트 풀 트랜지스터들(12100-12103)의 게이트들은 타이-하이 회로(12120-12123)를 통해 제2 전압 도메인의 VDD2 레일에 이어질 수 있다. 일 예에서, 타이-하이 회로(12120-12123)는 VDD2 레일에 대한 직접 커플링을 사용하여 구현된다. 다른 예에서, 타이-하이 회로(12120-12123)는 PMOS 게이트 풀 트랜지스터들(12100-12103)의 게이트들을 VDD2 레일에 커플링하기 위해 저항기들과 같은 수동 컴포넌트들을 사용하여 구현된다.
[0081] 정상 동작 동안, PMOS 게이트 풀 트랜지스터들(12100-12103)은 턴 오프되고, 오프 상태로 유지된다. 네거티브 CDM-타입 ESD 이벤트는 I/O 패드(1202)의 전위가 VDD1 레일(1208) 및 VDD2 레일보다 더 높은 전압 레벨로 상승되게 하고, PMOS 게이트 풀 트랜지스터들(12100-12103)이 턴 온되어, 게이트들(12060-12063)과 드레인들(12140-12143) 사이의 전압차(|Vgd|)를 감소시킨다.
[0082] 도 13은 본 개시내용의 특정 양상들에 따라 구성된, NMOS 드라이버 트랜지스터들(13040-13043) 및 PMOS 게이트 풀 트랜지스터들(13100-13103)을 포함하는 IC 디바이스에서의 인터페이스 회로(1300)에 관한 것이다. PMOS 게이트 풀 트랜지스터들(13100-13103)은 NMOS 드라이버 트랜지스터들(13040-13043)의 게이트들(13060-13063)과 I/O 패드(1302) 사이에 커플링될 수 있다. PMOS 게이트 풀 트랜지스터들(13100-13103)은 ESD 이벤트 동안 NMOS 드라이버 트랜지스터들(13040-13043)의 게이트들(13060-13063)을 I/O 패드(1302)의 전압 레벨로 풀링하도록 구성될 수 있다. PMOS 게이트 풀 트랜지스터들(13100-13103)의 게이트들은 타이-하이 회로(13120-13123)를 통해 전력 공급부의 레일에 이어질 수 있다. 일 예에서, 타이-하이 회로(13120-13123)는 인터페이스 회로와 연관된 VDD1 레일에 대한 직접 커플링을 사용하여 구현된다. 다른 예에서, 타이-하이 회로(13120-13123)는 코어 회로와 연관된 VDD2 레일에 대한 직접 커플링을 사용하여 구현된다. 일부 인스턴스들에서, 타이-하이 회로(13120-13123)는 PMOS 게이트 풀 트랜지스터들(13100-13103)의 게이트들을 VDD1 레일 또는 VDD2 레일에 커플링하기 위해 저항기들과 같은 수동 컴포넌트들을 사용하여 구현된다.
[0083] 정상 동작 동안, PMOS 게이트 풀 트랜지스터들(13100-13103)은 턴 오프되고, 오프 상태로 유지된다. 네거티브 CDM-타입 ESD 이벤트는 I/O 패드(1302)의 전위가 VDD1 레일 및 VDD2 레일보다 더 높은 전압 레벨로 상승되게 하고, PMOS 게이트 풀 트랜지스터들(13100-13103)이 턴 온되어, 게이트들(13060-13063)과 드레인들(13140-13143) 사이의 전압차(|Vgd|)를 감소시킨다.
[0084] 인터페이스 회로들(1200, 1300)에서의 PMOS 게이트 풀 트랜지스터들(12100-12103, 13100-13103) 각각은 통상적으로, 인터페이스 회로(1200, 1300) 또는 다른 곳의 임의의 다른 트랜지스터와 매칭되지 않으며, IC 내에서 인터페이스 회로(1200, 1300) 근처의 예비 또는 달리 미사용된 게이트들을 사용하여 구현될 수 있다. 일 예에서, 특정 기술들 또는 설계들은 밸런싱 목적들을 위해 드라이버 레이아웃 그룹의 2 개의 에지들 상에 미사용 트랜지스터들을 갖는다. 다른 예들에서, 미사용 트랜지스터들은 드라이버 레이아웃 그룹의 중심에 또는 중심 근처에 존재할 수 있다. 미사용 트랜지스터들은 세장형 물리적 형상을 가질 수 있고, 더미 핑거들 또는 더미 트랜지스터들로 지칭될 수 있다. 일부 예들에서, 레이아웃 의존 효과들로 인한 트랜지스터 성능 미스매치를 방지하는 것을 보조하기 위해, 미할당 트랜지스터들로 또한 지칭될 수 있는 미사용 트랜지스터들이 IC 디바이스의 영역에 제공될 수 있다. PMOS 게이트 풀 트랜지스터들(12100-12103, 13100-13103)은 정상 동작들 동안 고 임피던스로 유지되고, 다른 IC 회로들의 동작에 영향을 미치지 않는다. 이에 따라서, ESD 보호 목적들로 PMOS 게이트 풀 트랜지스터들(12100-12103, 13100-13103)을 구현하고 이들 에지 더미 핑거들 또는 더미 트랜지스터들 중 하나 이상을 사용하는 것이 가능하다. PMOS 게이트 풀 트랜지스터들(12100-12103, 13100-13103)은 얇은 게이트 산화물 트랜지스터들 또는 두꺼운 게이트 산화물 트랜지스터들로서 형성될 수 있다.
[0085] 도 14는 본 개시내용의 특정 양상들에 따라 구성된, NMOS 드라이버 트랜지스터들(14040-14043) 및 NMOS 게이트 풀 트랜지스터들(14100-14103)을 포함하는 IC 디바이스에서의 인터페이스 회로(1400)에 관한 것이다. NMOS 게이트 풀 트랜지스터들(14100-14103)은 ESD 이벤트 동안 NMOS 드라이버 트랜지스터들(14040-14043)의 게이트들(14060-14063)을 전력 공급부의 레일(여기서는, VDD1 레일(1408))로 풀링하도록 구성된다. NMOS 게이트 풀 트랜지스터들(14100-14103)의 게이트들 각각은 ESD 제어 입력(1412)에 이어질 수 있다. ESD 제어 입력들(1412)은, ESD 이벤트들을 표시하고 하나 이상의 타입들의 ESD 보호 회로들을 트리거 또는 인에이블하기 위해 제공될 수 있다. ESD 제어 입력들(1412) 각각은 동일한 ESD 제어기에 의해 제공될 수 있다. 일부 예들에서, ESD 제어기는 ESD 보호 설계들에서 대개 발견되는 ESD 레일 클램프들에서 사용되는 ESD 검출 회로에서 구현될 수 있다. 일 예에서, ESD 제어 입력들(1412)은 도 2에 예시된 전력 레일 클램핑 회로(220)에 의해 생성되는 ESD 이벤트 표시자 신호들(236, 238) 중 하나 이상으로부터 도출될 수 있다.
[0086] 정상 동작 동안, NMOS 게이트 풀 트랜지스터들(14100-14103)은 턴 오프되고, 오프 상태로 유지된다. 네거티브 CDM-타입 ESD 이벤트는 I/O 패드(1402)의 전위가 VDD1 레일(1408) 및 VDD2 레일보다 더 높은 전압 레벨로 상승되게 하고, NMOS 게이트 풀 트랜지스터들(14100-14103)이 턴 온되어, 게이트들(14060-14063)과 드레인들(14140-14143) 사이의 전압차(|Vgd|)를 감소시킨다.
[0087] 도 15는 본 개시내용의 특정 양상들에 따라 구성된, NMOS 드라이버 트랜지스터들(15040-15043) 및 NMOS 게이트 풀 트랜지스터들(15100-15103)을 포함하는 IC 디바이스에서의 인터페이스 회로(1500)에 관한 것이다. NMOS 게이트 풀 트랜지스터들(15100-15103)은 NMOS 드라이버 트랜지스터들(15040-15043)의 게이트들(15060-15063)과 I/O 패드(1502) 사이에 커플링될 수 있다. NMOS 게이트 풀 트랜지스터들(15100-15103)의 게이트들 각각은 ESD 제어 입력(1512)에 이어질 수 있다. ESD 제어 입력들(1512)은, ESD 이벤트들을 표시하고 하나 이상의 타입들의 ESD 보호 회로들을 트리거 또는 인에이블하기 위해 제공될 수 있다. ESD 제어 입력들(1512)은 동일한 ESD 제어기에 의해 제공될 수 있다. 일 예에서, ESD 제어기는 ESD 보호 설계들에서 대개 발견되는 ESD 레일 클램프들에서 사용되는 ESD 검출 회로에서 구현될 수 있다. ESD 제어 입력들(1512)은 ESD 레일 클램프에 의해 출력된 동일한 신호로부터 도출될 수 있다.
[0088] 정상 동작 동안, NMOS 게이트 풀 트랜지스터들(15100-15103)은 턴 오프되고, 오프 상태로 유지된다. 네거티브 CDM-타입 ESD 이벤트는 I/O 패드(1502)의 전위가 VDD1 레일 및 VDD2 레일보다 더 높은 전압 레벨로 상승되게 하고, NMOS 게이트 풀 트랜지스터들(15100-15103)이 턴 온되어, 게이트들(15060-15063)과 드레인들(15140-15143) 사이의 전압차(|Vgd|)를 감소시킨다.
[0089] 인터페이스 회로들(1400, 1500)에서의 NMOS 게이트 풀 트랜지스터들(14100-14103, 15100-15103) 각각은 통상적으로, 인터페이스 회로(1400, 1500) 또는 다른 곳의 임의의 다른 트랜지스터와 매칭되지 않으며, IC 내에서 인터페이스 회로(1400, 1500) 근처의 예비 또는 달리 미사용된 게이트들을 사용하여 구현될 수 있다. 일 예에서, 특정 기술들 또는 설계들은 밸런싱 목적들을 위해 드라이버 레이아웃 그룹의 2 개의 에지들 상에 미사용 트랜지스터들을 갖는다. 다른 예들에서, 미사용 트랜지스터들은 드라이버 레이아웃 그룹의 중심에 또는 중심 근처에 존재할 수 있다. 미사용 트랜지스터들은 세장형 물리적 형상을 가질 수 있고, 더미 핑거들 또는 더미 트랜지스터들로 지칭될 수 있다. 일부 예들에서, 레이아웃 의존 효과들로 인한 트랜지스터 성능 미스매치를 방지하는 것을 보조하기 위해, 미할당 트랜지스터들로 또한 지칭될 수 있는 미사용 트랜지스터들이 IC 디바이스의 영역에 제공될 수 있다. NMOS 게이트 풀 트랜지스터들(14100-14103, 15100-15103)은 정상 동작들 동안 고 임피던스로 유지되고, 다른 IC 회로들의 동작에 영향을 미치지 않는다. 이에 따라서, ESD 보호 목적들로 NMOS 게이트 풀 트랜지스터들(14100-14103, 15100-15103)을 구현하기 위해 이들 더미 트랜지스터들 또는 미할당 트랜지스터들 중 하나 이상을 사용하는 것이 가능하다. NMOS 게이트 풀 트랜지스터들(14100-14103, 15100-15103)은 얇은 게이트 산화물 트랜지스터들 또는 두꺼운 게이트 산화물 트랜지스터들로서 형성될 수 있다.
[0090] 도 16은 본원에서 개시되는 특정 양상들에 따른, IC 디바이스에서 ESD 보호를 제공하기 위한 방법(1600)의 예를 예시하는 흐름도이다. 방법은 도 6 내지 도 15에 예시된 ESD 보호 회로들의 다양한 특징들 및 양상들에 관한 것일 수 있다. 블록(1602)에서, 드라이버 트랜지스터의 드레인은 IC 디바이스의 I/O 패드에 커플링될 수 있다. 드라이버 트랜지스터는 PMOS 또는 NMOS 트랜지스터일 수 있다. 블록(1604)에서, 드라이버 트랜지스터의 소스는 IC 디바이스 내의 제1 전력 공급부의 레일에 커플링될 수 있다. 일 예에서, 드라이버 트랜지스터의 소스는 적어도 하나의 다른 트랜지스터를 통해 제1 전력 공급부의 레일에 커플링될 수 있다. 블록(1606)에서, I/O 패드와 제1 전력 공급부의 레일을 커플링하기 위해 정전 방전 보호 다이오드가 사용될 수 있다. 일부 예들에서, 다이오드는 정격 전압이 I/O 패드에 인가될 때 역방향 바이어싱된다. 정격 전압은 I/O 패드에 대해 정의된 전압 레벨들의 공칭 동작 범위 내에 있을 수 있다. 블록(1608)에서, 드라이버 트랜지스터의 게이트와 I/O 패드 또는 제1 전력 공급부의 레일을 커플링하기 위해 게이트 풀 트랜지스터가 사용될 수 있다.
[0091] 일부 예들에서, 드라이버 트랜지스터는 적어도 하나의 다른 트랜지스터를 통해 제1 전력 공급부의 레일에 커플링될 수 있다. 드라이버 트랜지스터의 게이트는 제2 전력 공급부에 대응하는 전압 도메인에서 동작되는 프리-드라이버 회로에 의해 제공되는 입력 신호를 수신하도록 구성될 수 있다.
[0092] 일부 예들에서, 제1 전력 공급부의 레일과 제1 전력 공급부의 접지 기준 레일 사이에 클램프 회로가 커플링될 수 있다. 클램프 회로는 게이트 풀 트랜지스터의 게이트에 제어 신호를 제공하도록 구성될 수 있다.
[0093] 일부 예들에서, 게이트 풀 트랜지스터는 드라이버 트랜지스터의 게이트를 제1 전력 공급부의 레일에 커플링하도록 구성된 PMOS 트랜지스터이다. 게이트 풀 트랜지스터의 게이트는 제2 전력 공급부의 레일에 커플링될 수 있다.
[0094] 일부 예들에서, 게이트 풀 트랜지스터는 드라이버 트랜지스터의 게이트를 I/O 패드에 커플링하도록 구성된 PMOS 트랜지스터이다. 일부 인스턴스들에서, 게이트 풀 트랜지스터의 게이트는 제1 전력 공급부의 레일에 커플링될 수 있다. 일부 인스턴스들에서, 게이트 풀 트랜지스터의 게이트는 제2 전력 공급부의 레일에 커플링될 수 있다.
[0095] 일부 예들에서, 게이트 풀 트랜지스터는 NMOS 트랜지스터이다. 일부 예들에서, 게이트 풀 트랜지스터는 정전 방전 이벤트 동안 드라이버 트랜지스터의 게이트와 I/O 패드 또는 제1 전력 공급부의 레일 사이에 저 임피던스 경로를 제공하도록 구성된다. 일부 예들에서, 드라이버 트랜지스터는 PMOS 트랜지스터이다. 일부 예들에서, 드라이버 트랜지스터는 NMOS 트랜지스터이다.
[0096] 본원의 예시적인 양상들 중 임의의 양상에서 설명되는 동작 단계들이 예들을 제공하기 위해 설명된다는 것이 주목된다. 설명되는 동작들은 예시되는 시퀀스들 이외의 많은 상이한 시퀀스들로 수행될 수 있다. 더욱이, 단일 동작 단계로 설명되는 동작들이 실제로는 다수의 상이한 단계들로 수행될 수 있다. 부가적으로, 예시적인 양상들에서 논의되는 하나 이상의 동작 단계들은 조합될 수 있다. 당업자에게 용이하게 자명할 바와 같이, 흐름 다이어그램들에서 예시되는 동작 단계들이 많은 상이한 수정들을 겪을 수 있다는 것이 이해되어야 한다. 당업자들은 또한, 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중의 임의의 것을 사용하여 표현될 수 있다는 것을 이해할 것이다. 예컨대, 위의 설명 전반에 걸쳐 언급될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학장들 또는 광학 입자들, 또는 이들의 임의의 조합에 의해 표현될 수 있다.
[0097] 위에서 설명된 방법들의 다양한 동작들은 대응하는 기능들을 수행할 수 있는 임의의 적절한 수단에 의해 수행될 수 있다. 수단은 회로, ASIC(application-specific integrated circuit) 또는 프로세서를 포함하는(그러나, 이에 제한되지 않음) 다양한 하드웨어 및/또는 소프트웨어 컴포넌트(들) 및/또는 모듈(들)을 포함할 수 있다. 일반적으로, 도면들에서 예시되는 동작들이 있을 경우, 그러한 동작들은 유사한 넘버링을 갖는 대응하는 상대측 수단-및-기능(means-plus-function) 컴포넌트들을 가질 수 있다. 특정 양상들에서, 본원에서 개시되는 특정 기능들을 수행하는 장치는, IC 디바이스의 I/O 패드를 구동하기 위한 수단, ESD 이벤트 동안 I/O 패드에 수신되는 ESD 전류를 제1 전력 공급부의 레일로 전환시키기 위한 수단, 및 ESD 이벤트 동안 드라이버 트랜지스터의 게이트를 I/O 패드의 전압 레벨로 또는 제1 전력 공급부의 레일로 풀링하기 위한 수단을 포함할 수 있다. I/O 패드를 구동하기 위한 수단은 드라이버 트랜지스터를 포함할 수 있고, 드라이버 트랜지스터는 드라이버 트랜지스터의 소스에 의해 I/C 디바이스 내의 제1 전력 공급부의 레일에 커플링된다. 드라이버 트랜지스터의 게이트를 풀링하기 위한 수단은 드라이버 트랜지스터의 게이트와 I/O 패드 또는 제1 전력 공급부의 레일 사이에 커플링된 게이트 풀 트랜지스터를 포함할 수 있다. 일 예에서, 드라이버 트랜지스터는 적어도 하나의 다른 트랜지스터를 통해 제1 전력 공급부의 레일에 커플링된다. 특정 예들에서, 드라이버 트랜지스터의 게이트는 제2 전력 공급부에 대응하는 전압 도메인에서 동작되는 프리-드라이버 회로에 의해 제공되는 입력 신호를 수신하도록 구성된다.
[0098] 일부 예들에서, 장치는 제1 전력 공급부의 레일을 클램핑하기 위한 수단을 포함한다. 제1 전력 공급부의 레일을 클램핑하기 위한 수단은 제1 전력 공급부의 레일과 제1 전력 공급부의 접지 기준 레일 사이에 커플링된 클램프 회로를 사용하여 구현될 수 있다. 제1 전력 공급부의 레일을 클램핑하기 위한 수단은 게이트 풀 트랜지스터의 게이트에 제어 신호를 제공하도록 구성된다.
[0099] 일부 예들에서, 장치는, 게이트 풀 트랜지스터가 드라이버 트랜지스터의 게이트를 제1 전력 공급부의 레일에 커플링하도록 구성된 PMOS 트랜지스터일 때, 게이트 풀 트랜지스터를 제어하기 위한 수단을 포함한다. 게이트 풀 트랜지스터를 제어하기 위한 수단은 게이트 풀 트랜지스터의 게이트를 제2 전력 공급부의 레일에 커플링하도록 구성된 커넥터 또는 저항을 포함할 수 있다.
[0100] 일부 예들에서, 장치는, 게이트 풀 트랜지스터가 드라이버 트랜지스터의 게이트를 I/O 패드에 커플링하도록 구성된 PMOS 트랜지스터일 때, 게이트 풀 트랜지스터를 제어하기 위한 수단을 포함한다. 일부 인스턴스들에서, 게이트 풀 트랜지스터를 제어하기 위한 수단은 게이트 풀 트랜지스터의 게이트를 제1 전력 공급부의 레일에 커플링하도록 구성된 커넥터 또는 저항을 포함한다. 일부 인스턴스들에서, 게이트 풀 트랜지스터를 제어하기 위한 수단은 게이트 풀 트랜지스터의 게이트를 제2 전력 공급부의 레일에 커플링하도록 구성된 커넥터 또는 저항을 포함한다.
[0101] 일 예에서, 게이트 풀 트랜지스터는 ESD 이벤트 동안 드라이버 트랜지스터의 게이트와 I/O 패드 사이에 저 임피던스 경로를 제공하도록 구성된다. 다른 예에서, 게이트 풀 트랜지스터는 ESD 이벤트 동안 드라이버 트랜지스터의 게이트와 제1 전력 공급부의 레일 사이에 저 임피던스 경로를 제공하도록 구성된다.
[0102] 특정 예들에서, 정전 방전 전류를 전환시키기 위한 수단은 ESD 보호 다이오드를 포함한다.
[0103] 일 예에서, 게이트 풀 트랜지스터는 IC 디바이스에서의 드라이버 레이아웃 내에서 더미 트랜지스터 또는 달리 미할당된 트랜지스터를 사용하여 구현된다. 일부 예들에서, 게이트 풀 트랜지스터는 NMOS 트랜지스터이다. 일부 예들에서, 드라이버 트랜지스터는 NMOS 트랜지스터를 사용하여 구현된다. 일부 예들에서, 드라이버 트랜지스터는 PMOS 트랜지스터를 사용하여 구현된다.
[0104] 일 예에서, ESD 보호 회로는, IC 디바이스의 I/O 패드에 커플링되는 드레인 및 IC 디바이스 내의 제1 전력 공급부의 레일에 커플링되는 소스를 갖는 드라이버 트랜지스터, I/O 패드를 제1 전력 공급부의 레일에 커플링하는 ESD 다이오드, 및 드라이버 트랜지스터의 게이트를 I/O 패드 또는 제1 전력 공급부의 레일에 커플링하는 게이트 풀 트랜지스터를 포함한다.
[0105] 일 예에서, 드라이버 트랜지스터의 소스는 적어도 하나의 다른 트랜지스터를 통해 제1 전력 공급부의 레일에 커플링된다. 일부 인스턴스들에서, 드라이버 트랜지스터의 게이트는 제2 전력 공급부에 의해 전력공급되는 프리-드라이버 회로에 의해 제공되는 입력 신호를 수신하도록 구성된다.
[0106] 일부 예들에서, 장치는, 제1 전력 공급부의 레일과 제1 전력 공급부의 접지 기준 레일 사이에 커플링된 클램프 회로를 갖는다. 클램프 회로는 게이트 풀 트랜지스터의 게이트에 제어 신호를 제공할 수 있다.
[0107] 일부 예들에서, 게이트 풀 트랜지스터는 드라이버 트랜지스터의 게이트를 제1 전력 공급부의 레일에 커플링하도록 구성된 PMOS 트랜지스터이고, 그리고 게이트 풀 트랜지스터의 게이트는 제2 전력 공급부의 레일에 커플링된다.
[0108] 일부 예들에서, 게이트 풀 트랜지스터는 드라이버 트랜지스터의 게이트를 I/O 패드에 커플링하도록 구성된 PMOS 트랜지스터이다. 게이트 풀 트랜지스터의 게이트는 제1 전력 공급부의 레일에 커플링될 수 있다. 게이트 풀 트랜지스터의 게이트는 제2 전력 공급부의 레일에 커플링될 수 있다.
[0109] 특정 예들에서, 게이트 풀 트랜지스터는 ESD 이벤트 동안 드라이버 트랜지스터의 게이트와 I/O 패드 또는 제1 전력 공급부의 레일 사이에 저 임피던스 경로를 제공하도록 구성된다.
[0110] 일부 예들에서, 게이트 풀 트랜지스터는 집적 회로 디바이스에서의 드라이버 레이아웃 내에서 더미 트랜지스터를 사용하여 구현된다. 일부 예들에서, 게이트 풀 트랜지스터는 집적 회로 디바이스에서의 드라이버 레이아웃 내에서 달리 미할당된 트랜지스터를 사용하여 구현된다.
[0111] 일부 예들에서, 게이트 풀 트랜지스터는 NMOS 트랜지스터를 사용하여 구현된다. 일부 예들에서, 드라이버 트랜지스터는 PMOS 트랜지스터를 사용하여 구현된다. 일부 예들에서, 드라이버 트랜지스터는 NMOS 트랜지스터를 사용하여 구현된다.
[0112] 일부 구현 예들은 다음의 넘버링된 조항들에서 설명된다:
1. 정전 방전 보호 회로로서, 집적 회로 디바이스의 입력/출력 패드에 커플링되는 드레인 및 집적 회로 디바이스 내의 제1 전력 공급부의 레일에 커플링되는 소스를 갖는 드라이버 트랜지스터; 입력/출력 패드를 제1 전력 공급부의 레일에 커플링하는 정전 방전 보호 다이오드; 및 드라이버 트랜지스터의 게이트를 입력/출력 패드 또는 제1 전력 공급부의 레일에 커플링하는 게이트 풀 트랜지스터(gate pull transistor)를 포함한다.
2. 조항 1에 설명된 바와 같은 정전 방전 보호 회로에 있어서, 드라이버 트랜지스터의 소스는 적어도 하나의 다른 트랜지스터를 통해 제1 전력 공급부의 레일에 커플링된다.
3. 조항 1 또는 조항 2에 설명된 바와 같은 정전 방전 보호 회로에 있어서, 드라이버 트랜지스터의 게이트는 제2 전력 공급부에 의해 전력공급되는(powered) 프리-드라이버 회로에 의해 제공되는 입력 신호를 수신하도록 구성된다.
4. 조항 1 내지 조항 5 중 어느 한 조항에 설명된 바와 같은 정전 방전 보호 회로에 있어서, 제1 전력 공급부의 레일과 제1 전력 공급부의 접지 기준 레일 사이에 커플링된 클램프 회로를 더 포함한다.
5. 조항 6에 설명된 바와 같은 정전 방전 보호 회로에 있어서, 클램프 회로는 게이트 풀 트랜지스터의 게이트에 제어 신호를 제공한다.
6. 조항 1 내지 조항 5 중 어느 한 조항에 설명된 바와 같은 정전 방전 보호 회로에 있어서, 게이트 풀 트랜지스터는 드라이버 트랜지스터의 게이트를 제1 전력 공급부의 레일에 커플링하도록 구성된 P형 금속 산화물 반도체 트랜지스터이고; 그리고 게이트 풀 트랜지스터의 게이트는 제2 전력 공급부의 레일에 커플링된다.
7. 조항 1 내지 조항 5 중 어느 한 조항에 설명된 바와 같은 정전 방전 보호 회로에 있어서, 게이트 풀 트랜지스터는 드라이버 트랜지스터의 게이트를 입력/출력 패드에 커플링하도록 구성된 P형 금속 산화물 반도체 트랜지스터이고; 그리고 게이트 풀 트랜지스터의 게이트는 제1 전력 공급부의 레일 또는 제2 전력 공급부의 레일에 커플링된다.
8. 조항 1 내지 조항 6 중 어느 한 조항에 설명된 바와 같은 정전 방전 보호 회로에 있어서, 게이트 풀 트랜지스터는 N형 금속 산화물 반도체 트랜지스터를 포함한다.
9. 조항 1 내지 조항 8 중 어느 한 조항에 설명된 바와 같은 정전 방전 보호 회로에 있어서, 게이트 풀 트랜지스터는 정전 방전 이벤트 동안 드라이버 트랜지스터의 게이트와 입력/출력 패드 또는 제1 전력 공급부의 레일 사이에 저 임피던스 경로를 제공하도록 구성된다.
10. 조항 1 내지 조항 9 중 어느 한 조항에 설명된 바와 같은 정전 방전 보호 회로에 있어서, 게이트 풀 트랜지스터는 집적 회로 디바이스에서의 드라이버 레이아웃 내에 미할당 또는 더미 트랜지스터를 포함한다.
11. 조항 1 내지 조항 10 중 어느 한 조항에 설명된 바와 같은 정전 방전 보호 회로에 있어서, 드라이버 트랜지스터는 P형 금속 산화물 반도체 트랜지스터를 포함한다.
12. 조항 1 내지 조항 10 중 어느 한 조항에 설명된 바와 같은 정전 방전 보호 회로에 있어서, 드라이버 트랜지스터는 N형 금속 산화물 반도체 트랜지스터를 포함한다.
13. 장치로서, 집적 회로 디바이스의 입력/출력 패드를 구동하기 위한 수단 ―입력/출력 패드를 구동하기 위한 수단은 드라이버 트랜지스터를 포함하고, 드라이버 트랜지스터는 드라이버 트랜지스터의 소스에 의해 집적 회로 디바이스 내의 제1 전력 공급부의 레일에 커플링됨―; 정전 방전 이벤트 동안 입력/출력 패드에 수신되는 정전 방전 전류를 제1 전력 공급부의 레일로 전환시키기 위한 수단; 및 정전 방전 이벤트 동안 입력/출력 패드의 전압 레벨로 또는 제1 전력 공급부의 레일로 드라이버 트랜지스터의 게이트를 풀링(pulling)하기 위한 수단을 포함하며, 드라이버 트랜지스터의 게이트를 풀링하기 위한 수단은 드라이버 트랜지스터의 게이트와 입력/출력 패드 또는 제1 전력 공급부의 레일 사이에 커플링된 게이트 풀 트랜지스터를 포함한다.
14. 조항 13에 설명된 바와 같은 장치에 있어서, 드라이버 트랜지스터는 적어도 하나의 다른 트랜지스터를 통해 제1 전력 공급부의 레일에 커플링된다.
15. 조항 13 또는 조항 14에 설명된 바와 같은 장치에 있어서, 드라이버 트랜지스터의 게이트는 제2 전력 공급부에 대응하는 전압 도메인에서 동작되는 프리-드라이버 회로에 의해 제공되는 입력 신호를 수신하도록 구성된다.
16. 조항 13 내지 조항 15 중 어느 한 조항에 설명된 바와 같은 장치에 있어서, 제1 전력 공급부의 레일과 제1 전력 공급부의 접지 기준 레일 사이에 커플링된 클램프 회로를 포함하는, 제1 전력 공급부의 레일을 클램핑하기 위한 수단을 더 포함한다.
17. 조항 16에 설명된 바와 같은 장치에 있어서, 제1 전력 공급부의 레일을 클램핑하기 위한 수단은 게이트 풀 트랜지스터의 게이트에 제어 신호를 제공하도록 구성된다.
18. 조항 13 내지 조항 16 중 어느 한 조항에 설명된 바와 같은 장치에 있어서, 게이트 풀 트랜지스터를 제어하기 위한 수단을 더 포함하며, 게이트 풀 트랜지스터는 드라이버 트랜지스터의 게이트를 제1 전력 공급부의 레일에 커플링하도록 구성된 P형 금속 산화물 반도체 트랜지스터이고, 게이트 풀 트랜지스터를 제어하기 위한 수단은 게이트 풀 트랜지스터의 게이트를 제2 전력 공급부의 레일에 커플링하도록 구성된 커넥터 또는 저항을 포함한다.
19. 조항 13 내지 조항 16 중 어느 한 조항에 설명된 바와 같은 장치에 있어서, 게이트 풀 트랜지스터를 제어하기 위한 수단을 더 포함하며, 게이트 풀 트랜지스터는 드라이버 트랜지스터의 게이트를 입력/출력 패드에 커플링하도록 구성된 P형 금속 산화물 반도체 트랜지스터이고, 게이트 풀 트랜지스터를 제어하기 위한 수단은 게이트 풀 트랜지스터의 게이트를 제1 전력 공급부의 레일 또는 제2 전력 공급부의 레일에 커플링하도록 구성된 커넥터 또는 저항을 포함한다.
20. 조항 13 내지 조항 17 중 어느 한 조항에 설명된 바와 같은 장치에 있어서, 게이트 풀 트랜지스터는 N형 금속 산화물 반도체 트랜지스터를 포함한다.
21. 조항 13 내지 조항 20 중 어느 한 조항에 설명된 바와 같은 장치에 있어서, 게이트 풀 트랜지스터는 정전 방전 이벤트 동안 드라이버 트랜지스터의 게이트와 입력/출력 패드 또는 제1 전력 공급부의 레일 사이에 저 임피던스 경로를 제공하도록 구성된다.
22. 조항 21에 설명된 바와 같은 장치에 있어서, 정전 방전 전류를 전환시키기 위한 수단은 정전 방전 보호 다이오드를 포함한다.
23. 조항 13 내지 조항 22 중 어느 한 조항에 설명된 바와 같은 장치에 있어서, 게이트 풀 트랜지스터는 집적 회로 디바이스에서의 드라이버 레이아웃 내에 미할당 또는 더미 트랜지스터를 포함한다.
24. 조항 13 내지 조항 23 중 어느 한 조항에 설명된 바와 같은 장치에 있어서, 드라이버 트랜지스터는 N형 금속 산화물 반도체 트랜지스터를 포함한다.
25. 조항 13 내지 조항 23 중 어느 한 조항에 설명된 바와 같은 장치에 있어서, 드라이버 트랜지스터는 P형 금속 산화물 반도체 트랜지스터를 포함한다.
26. 집적 회로 디바이스에서 정전 방전 보호를 제공하기 위한 방법으로서, 집적 회로 디바이스의 입력/출력 패드에 드라이버 트랜지스터의 드레인을 커플링하는 단계; 집적 회로 디바이스 내의 제1 전력 공급부의 레일에 드라이버 트랜지스터의 소스를 커플링하는 단계; 입력/출력 패드와 제1 전력 공급부의 레일을 커플링하기 위해 정전 방전 보호 다이오드를 사용하는 단계; 및 드라이버 트랜지스터의 게이트와 입력/출력 패드 또는 제1 전력 공급부의 레일을 커플링하기 위해 게이트 풀 트랜지스터를 사용하는 단계를 포함한다.
27. 조항 26에 설명된 바와 같은 방법에 있어서, 드라이버 트랜지스터를 적어도 하나의 다른 트랜지스터를 통해 제1 전력 공급부의 레일에 커플링하는 단계를 더 포함한다.
28. 조항 26 또는 조항 27에 설명된 바와 같은 방법에 있어서, 드라이버 트랜지스터의 게이트는 제2 전력 공급부에 대응하는 전압 도메인에서 동작되는 프리-드라이버 회로에 의해 제공되는 입력 신호를 수신하도록 구성된다.
29. 조항 26 내지 조항 28 중 어느 한 조항에 설명된 바와 같은 방법에 있어서, 제1 전력 공급부의 레일과 상기 제1 전력 공급부의 접지 기준 레일 사이에 클램프 회로를 커플링하는 단계를 더 포함한다.
30. 조항 29에 설명된 바와 같은 방법에 있어서, 클램프 회로는 게이트 풀 트랜지스터의 게이트에 제어 신호를 제공하도록 구성된다.
31. 조항 26 내지 조항 29 중 어느 한 조항에 설명된 바와 같은 방법에 있어서, 게이트 풀 트랜지스터는 드라이버 트랜지스터의 게이트를 제1 전력 공급부의 레일에 커플링하도록 구성된 P형 금속 산화물 반도체 트랜지스터이고, 방법은, 게이트 풀 트랜지스터의 게이트를 제2 전력 공급부의 레일에 커플링하는 단계를 더 포함한다.
32. 조항 26 내지 조항 29 중 어느 한 조항에 설명된 바와 같은 방법에 있어서, 게이트 풀 트랜지스터는 드라이버 트랜지스터의 게이트를 입력/출력 패드에 커플링하도록 구성된 P형 금속 산화물 반도체 트랜지스터이고, 방법은, 게이트 풀 트랜지스터의 게이트를 제1 전력 공급부의 레일 또는 제2 전력 공급부의 레일에 커플링하는 단계를 더 포함한다.
33. 조항 26 내지 조항 30 중 어느 한 조항에 설명된 바와 같은 방법에 있어서, 게이트 풀 트랜지스터는 N형 금속 산화물 반도체 트랜지스터를 포함한다.
34. 조항 26 내지 조항 33 중 어느 한 조항에 설명된 바와 같은 방법에 있어서, 정전 방전 이벤트 동안 드라이버 트랜지스터의 게이트와 입력/출력 패드 또는 제1 전력 공급부의 레일 사이에 저 임피던스 경로를 제공하도록 게이트 풀 트랜지스터를 구성하는 단계를 더 포함한다.
35. 조항 26 내지 조항 34 중 어느 한 조항에 설명된 바와 같은 방법에 있어서, 드라이버 트랜지스터는 P형 금속 산화물 반도체 트랜지스터를 포함한다.
36. 조항 26 내지 조항 35 중 어느 한 조항에 설명된 바와 같은 방법에 있어서, 드라이버 트랜지스터는 N형 금속 산화물 반도체 트랜지스터를 포함한다.
37. 조항 1 내지 조항 12 중 어느 한 조항에 설명된 바와 같은 정전 방전 보호 회로, 조항 13 내지 조항 25 중 어느 한 조항에 설명된 바와 같은 장치, 또는 조항 26 내지 조항 36 중 어느 한 조항에 설명된 바와 같은 방법에 있어서, 게이트 풀 트랜지스터의 드레인은 드라이버 트랜지스터의 게이트에 커플링되고, 게이트 풀 트랜지스터의 소스는 입력/출력 패드 또는 제1 전력 공급부의 레일에 커플링된다.
38. 조항 1 내지 조항 12 중 어느 한 조항에 설명된 바와 같은 정전 방전 보호 회로, 또는 조항 26 내지 조항 36 중 어느 한 조항에 설명된 바와 같은 방법에 있어서, 정전 방전 보호 다이오드는, 정전 방전 이벤트 동안에는 순방향 바이어싱되고 정전 방전 이벤트의 발생 이전에는 역방향 바이어싱되도록 구성된다.
[0113] 본원에서 사용되는 바와 같이, 아이템들의 리스트 "중 적어도 하나"를 지칭하는 문구는, 단일 멤버들을 포함하여, 그러한 아이템들의 임의의 조합을 지칭한다. 예로서, "a, b 또는 c 중 적어도 하나"는 a, b, c, a-b, a-c, b-c 및 a-b-c 뿐만 아니라, 동일한 엘리먼트의 배수들과의 임의의 조합(예컨대, a-a, a-a-a, a-a-b, a-a-c, a-b-b, a-c-c, b-b, b-b-b, b-b-c, c-c 및 c-c-c, 또는 a, b 및 c의 임의의 다른 순서화)을 커버하는 것으로 의도된다.
[0114] 본 개시내용은 당업자가 본 개시내용의 양상들을 사용하거나 또는 행하는 것을 가능하게 하도록 제공된다. 본 개시내용에 대한 다양한 수정들은 당업자들에게 용이하게 자명할 것이며, 본원에서 정의된 일반적인 원리들은 본 개시내용의 사상 또는 범위를 벗어나지 않으면서 다른 변형들에 적용될 수 있다. 따라서, 본 개시내용은 본원에서 설명된 예들 및 설계들로 제한되는 것으로 의도되는 것이 아니라, 본원에서 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 부합할 것이다.

Claims (36)

  1. 집적 회로 디바이스 내의 정전 방전 보호 회로로서,
    상기 집적 회로 디바이스의 입력/출력 패드에 커플링되는 드레인, 및 적어도 하나의 다른 트랜지스터를 통해 상기 집적 회로 디바이스 내의 제1 전력 공급부의 레일에 커플링되는 소스를 갖는 드라이버 트랜지스터;
    상기 입력/출력 패드를 상기 제1 전력 공급부의 레일에 커플링하는 정전 방전 보호 다이오드; 및
    상기 드라이버 트랜지스터의 게이트를 상기 입력/출력 패드 또는 상기 제1 전력 공급부의 레일에 커플링하는 게이트 풀 트랜지스터(gate pull transistor)
    를 포함하는,
    집적 회로 디바이스 내의 정전 방전 보호 회로.
  2. 제1 항에 있어서,
    상기 드라이버 트랜지스터의 게이트는 제2 전력 공급부에 의해 전력공급되는(powered) 프리-드라이버 회로(pre-driver circuit)에 의해 제공되는 입력 신호를 수신하도록 구성되는,
    집적 회로 디바이스 내의 정전 방전 보호 회로.
  3. 제1 항에 있어서,
    상기 제1 전력 공급부의 레일과 상기 제1 전력 공급부의 접지 기준 레일(ground reference rail) 사이에 커플링된 클램프 회로를 더 포함하는,
    집적 회로 디바이스 내의 정전 방전 보호 회로.
  4. 제3 항에 있어서,
    상기 클램프 회로는 상기 게이트 풀 트랜지스터의 게이트에 제어 신호를 제공하는,
    집적 회로 디바이스 내의 정전 방전 보호 회로.
  5. 제1 항에 있어서,
    상기 게이트 풀 트랜지스터는 상기 드라이버 트랜지스터의 게이트를 상기 제1 전력 공급부의 레일에 커플링하도록 구성된 P형 금속 산화물 반도체 트랜지스터이고; 그리고
    상기 게이트 풀 트랜지스터의 게이트는 제2 전력 공급부의 레일에 커플링되는,
    집적 회로 디바이스 내의 정전 방전 보호 회로.
  6. 제1 항에 있어서,
    상기 게이트 풀 트랜지스터는 상기 드라이버 트랜지스터의 게이트를 상기 입력/출력 패드에 커플링하도록 구성된 P형 금속 산화물 반도체 트랜지스터이고; 그리고
    상기 게이트 풀 트랜지스터의 게이트는 상기 제1 전력 공급부의 레일 또는 제2 전력 공급부의 레일에 커플링되는,
    집적 회로 디바이스 내의 정전 방전 보호 회로.
  7. 제1 항에 있어서,
    상기 게이트 풀 트랜지스터는 N형 금속 산화물 반도체 트랜지스터를 포함하는,
    집적 회로 디바이스 내의 정전 방전 보호 회로.
  8. 제1 항에 있어서,
    상기 게이트 풀 트랜지스터는 정전 방전 이벤트 동안 상기 드라이버 트랜지스터의 게이트와 상기 입력/출력 패드 또는 상기 제1 전력 공급부의 레일 사이에 저 임피던스 경로를 제공하도록 구성되는,
    집적 회로 디바이스 내의 정전 방전 보호 회로.
  9. 제1 항에 있어서,
    상기 게이트 풀 트랜지스터는 상기 집적 회로 디바이스에서의 드라이버 레이아웃 내에 미할당 또는 더미 트랜지스터를 포함하는,
    집적 회로 디바이스 내의 정전 방전 보호 회로.
  10. 제1 항에 있어서,
    상기 드라이버 트랜지스터는 P형 금속 산화물 반도체 트랜지스터를 포함하는,
    집적 회로 디바이스 내의 정전 방전 보호 회로.
  11. 제1 항에 있어서,
    상기 드라이버 트랜지스터는 N형 금속 산화물 반도체 트랜지스터를 포함하는,
    집적 회로 디바이스 내의 정전 방전 보호 회로.
  12. 장치로서,
    집적 회로 디바이스의 입력/출력 패드를 구동하기 위한 수단 ―상기 입력/출력 패드를 구동하기 위한 수단은 드라이버 트랜지스터를 포함하고, 상기 드라이버 트랜지스터는 상기 드라이버 트랜지스터의 소스에 의해 적어도 하나의 다른 트랜지스터를 통해 상기 집적 회로 디바이스 내의 제1 전력 공급부의 레일에 커플링됨―;
    정전 방전 이벤트 동안 상기 입력/출력 패드에 수신되는 정전 방전 전류를 상기 제1 전력 공급부의 레일로 전환(diverting)시키기 위한 수단; 및
    상기 정전 방전 이벤트 동안 상기 입력/출력 패드의 전압 레벨로 또는 상기 제1 전력 공급부의 레일로 상기 드라이버 트랜지스터의 게이트를 풀링(pulling)하기 위한 수단
    을 포함하며,
    상기 드라이버 트랜지스터의 게이트를 풀링하기 위한 수단은 상기 드라이버 트랜지스터의 게이트와 상기 입력/출력 패드 또는 상기 제1 전력 공급부의 레일 사이에 커플링된 게이트 풀 트랜지스터를 포함하는,
    장치.
  13. 제12 항에 있어서,
    상기 드라이버 트랜지스터의 게이트는 제2 전력 공급부에 대응하는 전압 도메인에서 동작되는 프리-드라이버 회로에 의해 제공되는 입력 신호를 수신하도록 구성되는,
    장치.
  14. 제12 항에 있어서,
    상기 제1 전력 공급부의 레일과 상기 제1 전력 공급부의 접지 기준 레일 사이에 커플링된 클램프 회로를 포함하는, 상기 제1 전력 공급부의 레일을 클램핑하기 위한 수단을 더 포함하는,
    장치.
  15. 제14 항에 있어서,
    상기 제1 전력 공급부의 레일을 클램핑하기 위한 수단은 상기 게이트 풀 트랜지스터의 게이트에 제어 신호를 제공하도록 구성되는,
    장치.
  16. 제12 항에 있어서,
    상기 게이트 풀 트랜지스터를 제어하기 위한 수단을 더 포함하며, 상기 게이트 풀 트랜지스터는 상기 드라이버 트랜지스터의 게이트를 상기 제1 전력 공급부의 레일에 커플링하도록 구성된 P형 금속 산화물 반도체 트랜지스터이고, 상기 게이트 풀 트랜지스터를 제어하기 위한 수단은 상기 게이트 풀 트랜지스터의 게이트를 제2 전력 공급부의 레일에 커플링하도록 구성된 커넥터 또는 저항을 포함하는,
    장치.
  17. 제12 항에 있어서,
    상기 게이트 풀 트랜지스터를 제어하기 위한 수단을 더 포함하며, 상기 게이트 풀 트랜지스터는 상기 드라이버 트랜지스터의 게이트를 상기 입력/출력 패드에 커플링하도록 구성된 P형 금속 산화물 반도체 트랜지스터이고, 상기 게이트 풀 트랜지스터를 제어하기 위한 수단은 상기 게이트 풀 트랜지스터의 게이트를 상기 제1 전력 공급부의 레일 또는 제2 전력 공급부의 레일에 커플링하도록 구성된 커넥터 또는 저항을 포함하는,
    장치.
  18. 제12 항에 있어서,
    상기 게이트 풀 트랜지스터는 N형 금속 산화물 반도체 트랜지스터를 포함하는,
    장치.
  19. 제12 항에 있어서,
    상기 게이트 풀 트랜지스터는 정전 방전 이벤트 동안 상기 드라이버 트랜지스터의 게이트와 상기 입력/출력 패드 또는 상기 제1 전력 공급부의 레일 사이에 저 임피던스 경로를 제공하도록 구성되는,
    장치.
  20. 제19 항에 있어서,
    상기 정전 방전 전류를 전환시키기 위한 수단은 정전 방전 보호 다이오드를 포함하는,
    장치.
  21. 제12 항에 있어서,
    상기 게이트 풀 트랜지스터는 상기 집적 회로 디바이스에서의 드라이버 레이아웃 내에 미할당 또는 더미 트랜지스터를 포함하는,
    장치.
  22. 제12 항에 있어서,
    상기 드라이버 트랜지스터는 N형 금속 산화물 반도체 트랜지스터를 포함하는,
    장치.
  23. 제12 항에 있어서,
    상기 드라이버 트랜지스터는 P형 금속 산화물 반도체 트랜지스터를 포함하는,
    장치.
  24. 집적 회로 디바이스에서 정전 방전 보호를 제공하기 위한 방법으로서,
    상기 집적 회로 디바이스의 입력/출력 패드에 드라이버 트랜지스터의 드레인을 커플링하는 단계;
    적어도 하나의 다른 트랜지스터를 통해 상기 집적 회로 디바이스 내의 제1 전력 공급부의 레일에 상기 드라이버 트랜지스터의 소스를 커플링하는 단계;
    상기 입력/출력 패드와 상기 제1 전력 공급부의 레일을 커플링하기 위해 정전 방전 보호 다이오드를 사용하는 단계; 및
    상기 드라이버 트랜지스터의 게이트와 상기 입력/출력 패드 또는 상기 제1 전력 공급부의 레일을 커플링하기 위해 게이트 풀 트랜지스터를 사용하는 단계
    를 포함하는,
    집적 회로 디바이스에서 정전 방전 보호를 제공하기 위한 방법.
  25. 제24 항에 있어서,
    상기 드라이버 트랜지스터의 게이트는 제2 전력 공급부에 대응하는 전압 도메인에서 동작되는 프리-드라이버 회로에 의해 제공되는 입력 신호를 수신하도록 구성되는,
    집적 회로 디바이스에서 정전 방전 보호를 제공하기 위한 방법.
  26. 제24 항에 있어서,
    상기 제1 전력 공급부의 레일과 상기 제1 전력 공급부의 접지 기준 레일 사이에 클램프 회로를 커플링하는 단계를 더 포함하는,
    집적 회로 디바이스에서 정전 방전 보호를 제공하기 위한 방법.
  27. 제26 항에 있어서,
    상기 클램프 회로는 상기 게이트 풀 트랜지스터의 게이트에 제어 신호를 제공하도록 구성되는,
    집적 회로 디바이스에서 정전 방전 보호를 제공하기 위한 방법.
  28. 제24 항에 있어서,
    상기 게이트 풀 트랜지스터는 상기 드라이버 트랜지스터의 게이트를 상기 제1 전력 공급부의 레일에 커플링하도록 구성된 P형 금속 산화물 반도체 트랜지스터이고,
    상기 방법은,
    상기 게이트 풀 트랜지스터의 게이트를 제2 전력 공급부의 레일에 커플링하는 단계를 더 포함하는,
    집적 회로 디바이스에서 정전 방전 보호를 제공하기 위한 방법.
  29. 제24 항에 있어서,
    상기 게이트 풀 트랜지스터는 상기 드라이버 트랜지스터의 게이트를 상기 입력/출력 패드에 커플링하도록 구성된 P형 금속 산화물 반도체 트랜지스터이고,
    상기 방법은,
    상기 게이트 풀 트랜지스터의 게이트를 상기 제1 전력 공급부의 레일 또는 제2 전력 공급부의 레일에 커플링하는 단계를 더 포함하는,
    집적 회로 디바이스에서 정전 방전 보호를 제공하기 위한 방법.
  30. 제24 항에 있어서,
    상기 게이트 풀 트랜지스터는 N형 금속 산화물 반도체 트랜지스터를 포함하는,
    집적 회로 디바이스에서 정전 방전 보호를 제공하기 위한 방법.
  31. 제24 항에 있어서,
    정전 방전 이벤트 동안 상기 드라이버 트랜지스터의 게이트와 상기 입력/출력 패드 또는 상기 제1 전력 공급부의 레일 사이에 저 임피던스 경로를 제공하도록 상기 게이트 풀 트랜지스터를 구성하는 단계를 더 포함하는,
    집적 회로 디바이스에서 정전 방전 보호를 제공하기 위한 방법.
  32. 제24 항에 있어서,
    상기 드라이버 트랜지스터는 P형 금속 산화물 반도체 트랜지스터를 포함하는,
    집적 회로 디바이스에서 정전 방전 보호를 제공하기 위한 방법.
  33. 제24 항에 있어서,
    상기 드라이버 트랜지스터는 N형 금속 산화물 반도체 트랜지스터를 포함하는,
    집적 회로 디바이스에서 정전 방전 보호를 제공하기 위한 방법.
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