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KR102629873B1 - 표시 장치 - Google Patents

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KR102629873B1
KR102629873B1 KR1020190091244A KR20190091244A KR102629873B1 KR 102629873 B1 KR102629873 B1 KR 102629873B1 KR 1020190091244 A KR1020190091244 A KR 1020190091244A KR 20190091244 A KR20190091244 A KR 20190091244A KR 102629873 B1 KR102629873 B1 KR 102629873B1
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삼성디스플레이 주식회사
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Abstract

표시 장치는, 클럭 신호, 개시 신호 및 영상 데이터를 생성하는 타이밍 제어부를 포함한다. 스캔 구동부는 개시 신호에 응답하여 클럭 신호를 스캔 신호로서 순차적으로 출력하는 복수의 스테이지들을 구비한다. 데이터 구동부는 영상 데이터에 기초하여 데이터 신호를 생성한다. 표시부는 스캔 신호에 응답하여 데이터 신호에 대응하는 휘도로 발광하는 화소들을 구비한다. 하나의 프레임 구간에 포함되고 상호 이격된 제1 구간, 제2 구간, 및 제3 구간에서, 타이밍 제어부는 클럭 신호를 각각 마스킹한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예는 표시 장치에 관한 것이다.
표시 장치는 표시 패널 및 구동부를 포함한다. 표시 패널은 스캔선들, 데이터 라인들 및 화소들을 포함한다. 구동부는 스캔선들에 스캔 신호를 순차적으로 제공하는 스캔 구동부 및 데이터 라인들에 데이터 신호를 제공하는 데이터 구동부를 포함한다. 화소들 각각은 해당 스캔선을 통해 제공되는 스캔 신호에 응답하여 해당 데이터 라인을 통해 제공되는 데이터 신호에 대응하는 휘도로 발광할 수 있다.
표시 장치는, 소비 전력의 감소시키기 위해, 일부 프레임 영상만 표시하거나 표시 패널의 일부만을 구동시킬 수 있다.
표시 패널의 일부 영역만을 구동시키기 위해, 스캔 구동부는 일부 영역에 대응되는 스캔선들만을 선택하여 스캔 신호를 제공할 수 있다.
그러나, 스캔선들 중 일부만을 선택하기 위한 회로 구성이 추가되어, 스캔 구동부의 회로 구성이 복잡해 질 수 있다.
본 발명의 일 목적은 스캔 구동부의 회로 구성이 복잡해지는 것을 방지하면서도, 표시 패널의 일부 영역만을 구동시켜 소비 전력을 절감시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 클럭 신호, 개시 신호 및 영상 데이터를 생성하는 타이밍 제어부; 상기 개시 신호에 응답하여 상기 클럭 신호를 스캔 신호로서 순차적으로 출력하는 복수의 스테이지들을 구비하는 스캔 구동부; 상기 영상 데이터에 기초하여 데이터 신호를 생성하는 데이터 구동부; 및 상기 스캔 신호에 응답하여 상기 데이터 신호에 대응하는 휘도로 발광하는 화소들을 구비하는 표시부를 포함한다. 하나의 프레임 구간에 포함되고 상호 이격된 제1 구간, 제2 구간, 및 제3 구간에서, 상기 타이밍 제어부는 상기 클럭 신호를 각각 마스킹한다.
일 실시예에 의하면, 상기 복수의 스테이지들 각각은, 캐리 신호에 응답하여 상기 클럭 신호를 상기 스캔 신호로서 출력하며, 상기 복수의 스테이지들 중 제1 스테이지는 상기 개시 신호를 상기 캐리 신호로서 수신하고, 상기 복수의 스테이지들 중 상기 제1 스테이지를 제외한 나머지 스테이지들은 이전 스테이지의 스캔 신호를 상기 캐리 신호로서 수신할 수 있다.
일 실시예에 의하면, 상기 클럭 신호는 제1 클럭 신호 및 제2 클럭 신호를 포함하고, 상기 제1 클럭 신호는 펄스 파형을 가지며, 상기 제2 클럭 신호는 상기 제1 클럭 신호가 반 주기만큼 시프트된 신호일 수 있다.
일 실시예에 의하면, 상기 복수의 스테이지들 중 상기 제1 스테이지는 상기 제2 클럭 신호를 상기 스캔 신호로서 출력하며, 상기 복수의 스테이지들 중 상기 제1 스테이지에 인접한 제2 스테이지는 상기 제1 클럭 신호를 상기 스캔 신호로서 출력할 수 있다.
일 실시예에 의하면, 상기 타이밍 제어부는, 상기 제1 구간에서 상기 제1 클럭 신호 및 상기 제2 클럭 신호 중 적어도 하나를 마스킹할 수 있다.
일 실시예에 의하면, 상기 타이밍 제어부는, 상기 프레임 구간 중 상기 제1 구간에서 상기 제2 클럭 신호를 마스킹하고, 상기 제1 클럭 신호를 마스킹하지 않을 수 있다.
일 실시예에 의하면, 상기 제2 클럭 신호는 제1 시점 및 제2 시점 사이에서 제1 전압 레벨의 펄스를 가지고, 제3 시점 및 제4 시점에서 상기 제1 전압 레벨과 다른 제2 전압 레벨로 유지되며, 상기 제1 시점, 상기 제2 시점, 상기 제3 시점, 및 상기 제4 시점은 상기 제2 클럭 신호의 반 주기만큼 순차적으로 이격되고, 상기 제3 시점 및 상기 제4 시점은 상기 제1 구간에 포함될 수 있다.
일 실시예에 의하면, 상기 제1 클럭 신호는 상기 제2 시점 및 상기 제3 시점 사이에서 상기 제1 전압 레벨의 펄스를 가지고, 상기 제4 시점 및 제5 시점 사이에서 상기 제1 전압 레벨의 펄스를 가지며, 상기 제5 시점은 상기 제4 시점으로부터 상기 제1 클럭 신호의 반주기만큼 이격될 수 있다.
일 실시예에 의하면, 상기 제1 구간은 상기 복수의 스테이지들 중 적어도 하나의 스테이지에 대응할 수 있다.
일 실시예에 의하면, 상기 제1 구간은 상기 제1 클럭 신호의 상기 주기보다 작을 수 있다.
일 실시예에 의하면, 상기 타이밍 제어부는 상기 제2 구간에서 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 각각 마스킹할 수 있다.
일 실시예에 의하면, 상기 제2 구간은 상기 제1 클럭 신호의 상기 주기보다 클 수 있다.
일 실시예에 의하면, 상기 제2 구간 및 상기 제3 구간 사이에서, 상기 제1 클럭 신호 및 상기 제2 클럭 신호 각각은 적어도 하나의 펄스를 가질 수 있다.
일 실시예에 의하면, 상기 타이밍 제어부는 상기 제3 구간에서 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 각각 마스킹할 수 있다.
일 실시예에 의하면, 상기 제3 구간은 상기 제1 클럭 신호의 상기 주기보다 클 수 있다.
일 실시예에 의하면, 상기 타이밍 제어부는 제1 모드에서 상기 클럭 신호의 펄스들을 출력하며, 상기 타이밍 제어부는 제2 모드에서 상기 클럭 신호의 펄스들 중 적어도 하나를 상기 제1 구간, 상기 제2 구간, 및 상기 제3 구간에서 각각 마스킹하며, 상기 타이밍 제어부는, 주기적으로 상기 제1 모드 및 상기 제2 모드간에 모드 전환을 수행할 수 있다.
일 실시예에 의하면, 상기 화소들 각각은, 발광 소자; 제1 전원과 연결되는 제1 전극, 제1 노드에 연결되는 제2 전극, 제2 노드에 연결되는 게이트 전극, 및 공통 제어 전압이 인가되는 바디를 포함하는 제1 트랜지스터; 상기 스캔 신호에 응답하여 상기 데이터 신호들 중 대응되는 데이터 신호를 상기 제2 노드에 전달하는 제2 트랜지스터; 상기 제1 노드를 상기 발광 소자와 연결하는 제3 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 모드에서 제1 전압 레벨을 가지는 상기 공통 제어 전압이 상기 화소들에 인가되고, 상기 제2 모드에서 상기 제1 전압 레벨과 다른 제2 전압 레벨을 가지는 상기 공통 제어 전압이 상기 화소들 중 일부에 인가될 수 있다.
일 실시예에 의하면, 상기 표시부는 상호 구분된 제1 화소 영역 및 제2 화소 영역을 포함하며, 상기 화소들 중 상기 제1 화소 영역에 제공되는 제1 화소들 각각은 제1 공통 제어 라인에 연결되어 상기 공통 제어 전압을 수신하고, 상기 화소들 중 상기 제2 화소 영역에 제공되는 제2 화소들 각각은 제2 공통 제어 라인에 연결되어 상기 공통 제어 전압을 수신할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 제1 클럭 신호, 제2 클럭 신호, 개시 신호 및 영상 데이터를 생성하는 타이밍 제어부; 복수의 스테이지들을 포함하는 스캔 구동부로서, 스테이지들 각각은 상기 제1 클럭 신호에 기초하여 상기 개시 신호에 대응하는 제1 스캔 신호를 출력하고, 상기 제2 클럭 신호에 기초하여 상기 제1 스캔 신호에 대응하는 제2 스캔 신호를 순차적으로 출력하는, 스캔 구동부; 상기 영상 데이터에 기초하여 데이터 신호를 생성하는 데이터 구동부; 및 화소들을 포함하는 표시부로서, 상기 화소들 각각은 상기 제1 스캔 신호에 기초하여 초기화되고, 상기 제2 스캔 신호에 응답하여 상기 데이터 신호에 대응하는 휘도로 발광하는 표시부를 포함한다. 상기 타이밍 제어부는 하나의 프레임 구간에 포함된 제1 구간에서, 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 순차적으로 마스킹한다.
본 발명의 실시예들에 따른 표시 장치 및 스캔 구동부는, 하나의 프레임 구간 중 일부 구간에서 클럭 신호들 중 하나를 마스킹함으로써, 마스킹 된 클럭 신호에 대응하는 스테이지의 출력, 즉, 스캔 신호(또는 캐리 신호)를 마스킹 할 수 있다. 따라서, 표시 장치는, 별도의 회로 구성의 추가 업이, 표시 패널의 일부 영역만을 구동하고, 소비 전력을 감소시킬 수 있다.
또한, 상기 표시 장치는, 스캔 신호가 마스킹 되는 동안 클럭 신호를 턴-오프 레벨로 유지함으로써 소비 전력을 보다 감소시킬 수 있으며, 스캔 신호가 마스킹 되는 동안 클럭 신호에 낮은 주파수로 웨이크업(wake-up) 펄스를 부여함으로써, 표시 품질이 저하되는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치의 구동 모드들의 일 예를 나타내는 도면이다.
도 3은 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 4는 도 1의 표시 장치에 포함된 화소의 다른 예를 나타내는 회로도이다.
도 5는 도 4의 화소에 포함된 제1 트랜지스터의 일 예를 나타내는 단면도이다.
도 6은 도 1의 표시 장치에 포함된 표시부의 일 예를 나타내는 도면이다.
도 7은 도 6의 표시부의 동작을 설명하는 파형도이다.
도 8은 도 1의 표시 장치에 포함된 스캔 구동부의 일 예를 나타내는 블록도이다.
도 9는 도 8의 스캔 구동부에 포함된 제1 스테이지의 일 예를 나타내는 회로도이다.
도 10은 도 9의 제1 스테이지에서 측정된 신호의 일 예를 나타내는 파형도이다.
도 11은 도 9의 제1 스테이지에서 측정된 신호의 다른 예를 나타내는 파형도이다.
도 12는 도 8의 스캔 구동부의 동작을 설명하는 파형도이다.
도 13은 도 1의 표시 장치의 동작을 설명하는 파형도이다.
도 14는 도 1의 표시 장치에 포함된 타이밍 제어부의 일 예를 나타내는 블록도이다.
도 15는 도 1의 표시 장치에 포함된 데이터 구동부의 일 예를 나타내는 블록도이다.
도 16은 도 15의 데이터 구동부에 포함된 출력 버퍼의 일 예를 나타내는 회로도이다.
도 17은 도 15의 데이터 구동부의 동작을 설명하는 파형도이다.
도 18은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 19는 도 18의 표시 장치에 포함된 스캔 구동부의 다른 예를 나타내는 블록도이다.
도 20은 도 19의 스캔 구동부의 동작을 설명하는 파형도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다. 도 2는 도 1의 표시 장치의 구동 모드들의 일 예를 나타내는 도면이다.
먼저 도 1을 참조하면, 표시 장치(100)는 표시부(110)(또는, 표시 패널), 스캔 구동부(120)(또는, scan driver, gate driver), 데이터 구동부(130)(또는, data driver, source driver), 타이밍 제어부(140)(또는, timing controller), 및 발광 구동부(150)(또는, emission driver)를 포함할 수 있다.
표시부(110)는 스캔 라인들(SL1 내지 SLn, 단, n은 양의 정수)(또는, 게이트 라인들), 데이터 라인들(DL1 내지 DLm, 단, m은 양의 정수), 발광 제어 라인들(EL1 내지 ELn), 및 화소(PXL)를 포함할 수 있다. 화소(PXL)는 스캔 라인들(SL1 내지 SLn), 데이터 라인들(DL1 내지 DLm), 및 발광 제어 라인들(EL1 내지 ELn)에 의해 구획된 영역(예를 들어, 화소 영역)에 배치될 수 있다.
화소(PXL)는 스캔 라인들(SL1 내지 SLn) 중 적어도 하나, 데이터 라인들(DL1 내지 DLm) 중 하나, 및 발광 제어 라인들(EL1 내지 ELn) 중 적어도 하나에 연결될 수 있다. 예를 들어, 화소(PXL)는 스캔 라인(SLi), 스캔 라인(SLi)에 인접한 이전 스캔 라인(SLi-1), 데이터 라인(DLj), 및 발광 제어 라인(ELi)에 연결될 수 있다(단, i 및 j 각각은 양의 정수).
화소(PXL)는 이전 스캔 라인(SLi-1)을 통해 제공되는 스캔 신호(또는, 이전 시점에 제공된 스캔 신호, 이전 게이트 신호)에 응답하여 초기화되고, 스캔 라인(SLi)을 통해 제공되는 스캔 신호(또는, 현재 시점에 제공된 스캔 신호, 게이트 신호)에 응답하여 데이터 라인(DLj)을 통해 제공되는 데이터 신호를 저장하거나 기록하며, 발광 제어 라인(ELi)을 통해 제공되는 발광 제어 신호에 응답하여 저장된 데이터 신호에 대응하는 휘도로 발광할 수 있다.
표시부(110)에는 제1 및 제2 전원전압들(VDD, VSS)이 제공될 수 있다. 전원전압들(VDD, VSS)은 화소(PXL)의 동작에 필요한 전압들이며, 제1 전원전압(VDD)은 제2 전원전압(VSS)의 전압 레벨 보다 높은 전압 레벨을 가질 수 있다.
스캔 구동부(120)는 스캔 제어 신호(SCS)에 기초하여 스캔 신호를 생성하고, 스캔 신호를 스캔 라인들(SL1 내지 SLn)에 순차적으로 제공할 수 있다. 여기서, 스캔 제어 신호(SCS)는 스캔 개시 신호, 스캔 클럭 신호들 등을 포함하고, 타이밍 제어부(140)로부터 제공될 수 있다. 예를 들어, 스캔 구동부(120)는 스캔 클럭 신호들을 이용하여 펄스 형태의 스캔 개시 신호에 대응하는 펄스 형태의 스캔 신호를 순차적으로 생성 및 출력하는 시프트 레지스터(shift register)(또는, 스테이지)를 포함할 수 있다.
스캔 구동부(120)의 구체적인 구성에 대해서는 도 8을 참조하여 후술하기로 한다.
발광 구동부(150)는 발광 구동 제어 신호(ECS)에 기초하여 발광 제어 신호를 생성하고, 발광 제어 신호를 발광 제어 라인들(EL1 내지 ELn)에 순차적으로 제공할 수 있다. 여기서, 발광 구동 제어 신호(ECS)는 발광 개시 신호, 발광 클럭 신호들 등을 포함하고, 타이밍 제어부(140)로부터 제공될 수 있다. 예를 들어, 발광 구동부(150)는 발광 클럭 신호들을 이용하여 펄스 형태의 발광 개시 신호에 대응하는 펄스 형태의 발광 제어 신호를 순차적으로 생성 및 출력하는 시프트 레지스터(shift register)를 포함할 수 있다.
데이터 구동부(130)는 타이밍 제어부(140)로부터 제공되는 영상 데이터(DATA2) 및 데이터 제어 신호(DCS)에 기초하여 데이터 신호들을 생성하고, 데이터 신호들을 표시부(110)(또는, 화소(PXL))에 제공할 수 있다. 여기서, 데이터 제어 신호(DCS)는 데이터 구동부(130)의 동작을 제어하는 신호이며, 유효 데이터 신호의 출력을 지시하는 로드 신호(또는, 데이터 인에이블 신호) 등을 포함할 수 있다.
타이밍 제어부(140)는 외부(예를 들어, 그래픽 프로세서)로부터 입력 영상 데이터(DATA1) 및 제어 신호(CS)를 수신하고, 제어 신호(CS)에 기초하여 스캔 제어 신호(SCS) 및 데이터 제어 신호(DCS)를 생성하며, 입력 영상 데이터(DATA1)를 변환하여 영상 데이터(DATA2)를 생성할 수 있다. 예를 들어, 타이밍 제어부(140)는 RGB 포맷의 입력 영상 데이터(DATA1)를 표시부(110) 내 화소 배열에 부합하는 RGBG 포맷의 영상 데이터(DATA2)로 변환할 수 있다.
실시예들에서, 타이밍 제어부(140)는 제1 모드 및 제2 모드로 동작할 수 있다. 여기서, 제1 모드 및 제2 모드는 타이밍 제어부(140)(또는, 표시 장치(100))의 동작 모드일 수 있다.
도 2를 참조하여 예를 들면, 제1 모드(MODE1)는 정상 모드이며, 제1 모드(MODE1)에서 표시 장치(100)는 표시부(110) 전체에 대응하는 제1 영상(IMAGE1)을 표시할 수 있다. 예를 들어, 제2 모드(MODE2)는 부분 구동 모드이며, 제2 모드(MODE2)에서 표시 장치(100)는 표시부(110)의 제1 표시 영역(DA1)에 제2 영상(IMAGE2)(예를 들어, 동영상)을 표시하며, 표시부(110)의 제2 표시 영역(DA2)에 제3 영상(IMAGE3)(예를 들어, 정지 영상, 또는 저주파 영상)을 표시하거나 영상을 표시하지 않을 수 있다.
따라서, 타이밍 제어부(140)는, 제1 모드(MODE1)에서 표시부(110) 전체에 제1 영상(IMAGE1)을 표시하기 위해 스캔 구동부(120), 데이터 구동부(130) 및 발광 구동부(150) 각각이 정상적으로 동작하도록 제어할 수 있다. 이와 달리, 타이밍 제어부(140)는, 제2 모드(MODE2)에서 표시부(110)의 제1 표시 영역(DA1)에만 제2 영상(IMAGE2)을 표시하기 위해 스캔 구동부(120), 데이터 구동부(130) 및 발광 구동부(150)가 부분적으로 동작하도록 제어할 수 있다. 예를 들어, 타이밍 제어부(140)의 제어에 따라, 제1 표시 영역(DA1)에 대응하는 제1 스캔 라인(SL1) 내지 제k-1 스캔 라인(단, k는 양의 정수)에만 스캔 신호(SCAN)가 제공되고, 제k 내지 제n 스캔 라인들(SLk 내지 SLn)에는 스캔 신호(SCAN)가 제공되지 않을 수 있다. 유사하게, 제1 표시 영역(DA1)에 대응하는 제1 발광 제어 라인(EL1) 내지 제k-1 발광 제어 라인에만 발광 제어 신호(EM)가 제공되고, 제k 내지 제n 발광 제어 라인들(ELk 내지 ELn)에는 발광 제어 신호(EM)가 제공되지 않을 수 있다. 또한, 제1 표시 영역(DA1)에는 정상적인 데이터 신호(DATA)가 제공되고, 제2 표시 영역(DA2)에는 블랙 데이터 신호(BLACK)(즉, 블랙 계조 값에 대응하는 데이터 신호)가 제공될 수 있다.
한편, 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)은 고정될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 표시 장치(100)가 폴더블 표시 장치로 구현되는 경우, 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)은 폴딩 축을 기준으로 구분되며, 기 설정될 수 있다. 다른 예로, 표시 장치(100)가 일반 표시 장치로 구현되고, (제1 표시 영역(DA1)에 대응하여) 편집 중인 문서와 (제2 표시 영역(DA2)에 대응하여) 가상 키보드에 대응하는 영상을 표시하는 경우, 제1 및 제2 표시 영역(DA1, DA2)들의 크기(또는, 제1 및 제2 표시 영역(DA1, DA2)들간의 경계, k의 값)는 가변될 수도 있다.
일 실시예에서, 타이밍 제어부(140)는 하나의 프레임 구간 중 일부 구간에서 스캔 클럭 신호에 포함된 펄스들 중 적어도 하나를 마스킹할 수 있다. 여기서, 하나의 프레임 구간은 하나의 프레임 영상을 표시하는 구간일 수 있다. 프레임 구간 중 일부 구간은 제k 스캔 라인(SLk)에 스캔 신호(SCAN)가 공급되는 시점 또는, 이를 포함하는 구간일 수 있다.
예를 들어, 스캔 클럭 신호는 제1 전압 레벨(예를 들어, 스위칭 소자 또는 트랜지스터를 턴-온 시키는 턴-오프 전압 레벨)을 가지되 주기적으로 제2 전압 레벨(예를 들어, 스위칭 소자 또는 트랜지스터를 턴-오프 시키는 턴-온 전압 레벨)로 천이(transition)되는 펄스 파형을 가지며, 타이밍 제어부(140)는 일부 구간에서 스캔 클럭 신호의 제2 전압 레벨로의 천이를 생략(skip)할 수 있다. 즉, 스캔 클럭 신호는 주기적으로 턴-온 전압 레벨을 가지는 펄스들을 가지며, 타이밍 제어부(140)는 일부 구간에서 스캔 클럭 신호의 적어도 하나의 펄스를 마스킹, 제거 또는 생략할 수 있다. 따라서, 스캔 클럭 신호는 일부 구간에서 제2 전압 레벨 대신 제1 전압 레벨을 가질 수 있다.
이 경우, 스캔 구동부(120)는 하나의 프레임 구간 중 일부 구간 전까지 제2 전압 레벨을 가지는 펄스 형태의 스캔 신호를 순차적으로 출력하다가, 하나의 프레임 구간 중 일부 구간에서(또한, 일부 구간 이후에서), 제1 전압 레벨만을 가지는 스캔 신호를 출력할 수 있다. 따라서, 표시부(110)의 일부 영역(즉, 하나의 프레임 구간 중 일부 구간 전까지의 구간에 대응하는 영역) 내 화소들만이 선택될 수 있다.
일 실시예에서, 타이밍 제어부(140)는 하나의 프레임 구간 중 일부 구간에서 발광 클럭 신호에 포함된 펄스들 중 적어도 하나를 마스킹 할 수 있다. 여기서, 일부 구간은 제k 발광 제어 라인(ELk)에 발광 제어 신호(EM)가 공급되는 시점 또는, 이를 포함하는 구간이며, 스캔 클럭 신호가 마스킹되는 구간과 같거나 다를 수 있다.
예를 들어, 발광 클럭 신호는 제2 전압 레벨(예를 들어, 턴-온 전압 레벨)을 가지되, 주기적으로 제1 전압 레벨(예를 들어, 턴-오프 전압 레벨)로 천이되는 펄스 파형을 가지며, 타이밍 제어부(140)는 일부 구간에서 발광 클럭 신호의 제1 전압 레벨로의 천이를 생략할 수 있다. 즉, 발광 클럭 신호는 주기적으로 턴-오프 전압 레벨을 가지는 펄스들을 가지며, 타이밍 제어부(140)는 일부 구간에서 발광 클럭 신호의 적어도 하나의 펄스를 마스킹 또는 제거할 수 있다. 따라서, 발광 클럭 신호는 일부 구간에서 제1 전압 레벨 대신 제2 전압 레벨을 가질 수 있다.
이 경우, 발광 구동부(150)는 하나의 프레임 구간 중 일부 구간 전까지 제1 전압 레벨을 가지는 펄스 형태의 발광 제어 신호를 발광 제어 라인들(EL1 내지 ELn)에 순차적으로 출력하다가, 하나의 프레임 구간 중 일부 구간에서(또한, 일부 구간 이후에서, 예를 들어, 제i 내지 제n 발광 제어 라인들(ELi 내지 ELn)에), 제2 전압 레벨만을 가지는 발광 제어 신호를 출력할 수 있다. 도 3을 참조하여 후술하겠지만, 제1 전압 레벨을 가지는 발광 제어 신호가 화소(PXL)에 공급되는 동안, 화소(PXL)는 스캔 신호에 응답하여 내부에 저장된 데이터 신호를 갱신할 수 있다. 따라서, 표시부(110)의 일부 영역(즉, 하나의 프레임 구간 중 일부 구간 전까지의 구간에 대응하는 영역) 내 화소들만이 갱신된 데이터 신호로 발광할 수 있다.
타이밍 제어부(140)의 스캔 클럭 신호에 대한 부분적인 마스킹 동작만으로, 스캔 라인들(SL1 내지 SLn) 중 일부에만 스캔 신호(즉, 제2 전압 레벨을 가지는 펄스 형태의 스캔 신호)가 인가될 수 있다. 유사하게, 타이밍 제어부(140)의 발광 클럭 신호에 대한 부분적인 마스킹 동작만으로, 발광 제어 라인들(EL1 내지 ELn) 중 일부에만 발광 제어 신호(즉, 제1 전압 레벨을 가지는 펄스 형태의 발광 제어 신호)가 인가될 수 있다.
따라서, 표시 장치(100)는 별도의 회로 구성의 추가나, 스캔 구동부(120) 및 발광 구동부(150)의 변형 없이, 스캔 라인들(SL1 내지 SLn) 중 일부에만 스캔 신호를 제공하고, 발광 제어 라인들(EL1 내지 ELn) 중 일부에만 발광 제어 신호를 제공하며, 표시부(110)를 부분 구동시키고, 소비 전력을 감소시킬 수 있다.
한편, 스캔 구동부(120), 데이터 구동부(130), 타이밍 제어부(140), 및 발광 구동부(150) 중 적어도 하나는 표시부(110)에 형성되거나, IC로 구현되어 연성회로기판을 통해 표시부(110)에 연결될 수 있다. 또한, 스캔 구동부(120), 데이터 구동부(130), 타이밍 제어부(140), 및 발광 구동부(150) 중 적어도 2개는 하나의 IC로 구현될 수도 있다.
도 3은 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 3을 참조하면, 화소(PXL)는 제1 내지 제7 트랜지스터들(T1 내지 T7), 스토리지 커패시터(Cst) 및 발광 소자(LD)를 구비할 수 있다.
제1 내지 제7 트랜지스터들(T1 내지 T7) 각각은 P형 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 일부는 N형 트랜지스터로 구현될 수도 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 전극은 제2 노드(N2)에 연결되거나, 제5 트랜지스터(T5)를 경유하여 제1 전원선에 접속될 수 있다. 제1 트랜지스터(T1)의 제2 전극은 제1 노드(N1)에 연결되거나, 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)의 애노드에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제3 노드(N3)에 접속될 수 있다. 제1 트랜지스터(T1)는 제3 노드(N3)의 전압에 대응하여 제1 전원선(즉, 제1 전원전압(VDD)을 전달하는 전원선)으로부터 발광 소자(LD)를 경유하여 제2 전원선(즉, 제2 전원전압(VSS)을 전달하는 전원선)으로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLj)과 제2 노드(N2) 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SLi)에 접속될 수 있다. 제2 트랜지스터(T2)는 스캔 라인(SLi)으로 스캔 신호(또는, 제2 스캔 신호, 게이트 신호(GW[i]))가 공급될 때 턴-온되어 데이터 라인(DLj)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킬 수 있다.
제3 트랜지스터(T3)는 제1 노드(N1) 및 제3 노드(N3) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SLi)에 접속될 수 있다. 제3 트랜지스터(T3)는 스캔 라인(SLi)으로 스캔 신호(또는, 제2 스캔 신호, 게이트 신호(GW[i]))가 공급될 때 턴-온되어 제1 노드(N1) 및 제3 노드(N3)를 전기적으로 접속시킬 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온 될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다.
스토리지 커패시터(Cst)는 제1 전원선과 제3 노드(N3) 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장할 수 있다.
제4 트랜지스터(T4)는 제3 노드(N3)와 초기화 전원선(즉, 초기화 전원전압(Vint)을 전달하는 전원선) 사이에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인(SLi-1)에 접속될 수 있다. 제4 트랜지스터(T4)는 이전 스캔 라인(SLi-1)으로 스캔 신호(또는, 제1 스캔 신호, 게이트 초기화 신호(GI[i]))가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원전압(Vint)을 공급할 수 있다. 여기서, 초기화 전원전압(Vint)은 데이터 신호보다 낮은 전압 레벨을 갖도록 설정될 수 있다.
제5 트랜지스터(T5)는 제1 전원선과 제2 노드(N2) 사이에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어 라인(ELi)에 접속될 수 있다. 제5 트랜지스터(T5)는 발광 제어 라인(ELi)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 노드(N1)와 발광 소자(LD) 사이에 접속될 수 있다. 제6 트랜지스터(T6) 게이트 전극은 발광 제어 라인(ELi)에 접속될 수 있다. 제6 트랜지스터(T6)는 발광 제어 라인(ELi)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 초기화 전원선과 발광 소자(LD)의 애노드 사이에 접속될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 스캔 라인(SLi)에 접속될 수 있다. 제7 트랜지스터(T7)는 스캔 라인(SLi)으로 스캔 신호(또는, 제2 스캔 신호, 게이트 신호(GW[i]))가 공급될 때 턴-온되어 초기화 전원전압(Vint)을 발광 소자(LD)의 애노드로 공급할 수 있다.
발광 소자(LD)의 애노드는 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 캐소드는 제2 전원선에 접속될 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 전류에 대응하여 소정 휘도의 빛을 생성할 수 있다. 발광 소자(LD)로 전류가 흐르도록, 제1 전원전압(VDD)은 제2 전원전압(VSS)보다 높은 전압 레벨을 갖도록 설정될 수 있다.
도 4는 도 1의 표시 장치에 포함된 화소의 다른 예를 나타내는 회로도이다.
도 3 및 도 4를 참조하면, 도 4의 화소(PXL_1)는 제1 트랜지스터(T1')를 포함한다는 점에서, 도 3의 화소(PXL)와 상이하다. 제1 트랜지스터(T1')를 제외하고, 도 4의 화소(PXL_1)는 도 3의 화소(PXL)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 트랜지스터(T1')의 제1 전극은 제2 노드(N2)에 연결되거나, 제5 트랜지스터(T5)를 경유하여 제1 전원선에 접속될 수 있다. 제1 트랜지스터(T1')의 제2 전극은 제1 노드(N1)에 연결되거나, 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)의 애노드에 접속될 수 있다. 제1 트랜지스터(T1')의 게이트 전극은 제3 노드(N3)에 접속될 수 있다. 제1 트랜지스터(T1')의 바디(또는, 바디 전극)는 공통 제어 라인(BL)에 연결될 수 있다. 여기서, 도 6을 참조하여 후술하겠지만, 공통 제어 라인(BL)은 데이터 구동부(130)(또는, 타이밍 제어부(140))에 연결되고, 공통 제어 라인(BL)에는 제1 전원전압(VDD)(또는, 이에 대응하는 전압) 또는 게이트 오프 전압이 선택적으로 인가될 수 있다. 예를 들어, 게이트 오프 전압은 제1 전원전압(VDD)의 전압 레벨보다 높은 전압 레벨을 가지는 전압일 수 있다.
예를 들어, 제1 트랜지스터(T1')의 바디에 제1 전원전압(VDD)이 인가되는 경우, 제1 트랜지스터(T1')는 도 3에 도시된 제1 트랜지스터(T1)와 실질적으로 동일하게 동작할 수 있다. 다른 예로, 제1 트랜지스터(T1')의 바디에 게이트 오프 전압이 인가되는 경우, 제1 트랜지스터(T1')의 바디에 전계가 형성되며 이에 의해 제1 트랜지스터(T1')의 채널이 감소되고, 제1 트랜지스터(T1')는 게이트 전극에 인가되는 전압에 불구하고, 턴-오프될 수 있다.
참고로, 도 1 및 도 2를 참조하여 설명한 표시부(110)는 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)을 포함하여 일체로 구현되고, 이에 따라, 제2 표시 영역(DA2)만이 독립적으로 턴-오프될 수 없다. 제2 표시 영역(DA2)이 턴-오프된 것처럼 보이도록, 표시부(110)의 제2 표시 영역(DA2)(또는, 제2 표시 영역(DA2)에 배치된 화소(PXL_1))에는 블랙 계조값에 대응하는 기준 전압이 인가될 수 있다. 다만, 제2 표시 영역(DA2)에 기준 전압을 인가하기 위해, 데이터 구동부(130)에 소비 전력이 발생할 수 있다. 따라서, 본 발명의 실시예들에 따른 표시 장치(100)는 제2 표시 영역(DA2)에 위치하는 제1 트랜지스터(T1')의 바디에 게이트 오프 전압을 인가함으로써, 제2 표시 영역(DA2)에 영상이 표시되지 않도록 하면서, 데이터 구동부(130)의 소비 전력을 감소시킬 수 있다.
제1 트랜지스터(T1')의 보다 구체적인 구성을 설명하기 위해 도 5가 참조될 수 있다.
도 5는 도 4의 화소에 포함된 제1 트랜지스터의 일 예를 나타내는 단면도이다.
도 4 및 도 5를 참조하면, 제1 트랜지스터(T1')(또는, 화소(PXL_1), 표시부(110))는 기판(SUB), 버퍼층(BUF), 절연층들(INS1, INS2, INS3, INS4, INS5), 반도체 패턴(SC) 및 도전 패턴들(GAT, BML, BRP1, BRP2)을 포함할 수 있다.
기판(SUB)은 화소(PXL_1)(또는, 표시부(110))의 베이스 부재를 구성할 수 있다. 기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다.
버퍼층(BUF)은 기판(SUB) 상에 배치되고, 버퍼층(BUF)은 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BUF)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 실시예에 따라 버퍼층(BUF)이 생략될 수도 있다.
절연층들(INS1, INS2, INS3, INS4, INS5)은 기판(SUB)(또는, 버퍼층(BUF)) 상에 순차적으로 배치되며, 제1 절연층(INS1)(또는, 제1 게이트 절연막), 제2 절연층(INS2)(또는, 제1 층간 절연막), 제3 절연층(INS3)(또는, 제2 게이트 절연막), 제4 절연층(INS4)(또는, 제2 층간 절연막), 및 제5 절연층(INS5)(또는, 패시베이션막)을 포함할 수 있다.
절연층들(INS1, INS2, INS3, INS4, INS5) 각각은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 절연층들(INS1, INS2, INS3, INS4, INS5) 각각은, SiNx를 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 절연층들(INS1, INS2, INS3, INS4, INS5) 각각의 구성 물질이 특별히 한정되지는 않는다. 또한, 절연층들(INS1, INS2, INS3, INS4, INS5)은 서로 다른 절연 물질을 포함하거나, 또는 절연층들(INS1, INS2, INS3, INS4, INS5) 중 적어도 일부는 서로 동일한 절연 물질을 포함할 수 있다.
도전 패턴들(GAT, BML, BRP1, BRP2)은 게이트 전극(GAT)(또는, 게이트 전극 패턴), 바디 전극(BML)(또는, 바디 전극 패턴), 제1 브리지 패턴(BRP1) 및 제2 브리지 패턴(BRP2)을 포함하고, 이외에, 도전 패턴들은 공통 제어 라인(BL) 및 데이터 라인(DLj)을 더 포함할 수 있다.
게이트 전극(GAT), 바디 전극(BML), 제1 브리지 패턴(BRP1), 제2 브리지 패턴(BRP2), 공통 제어 라인(BL) 및 데이터 라인(DLj) 각각은 적어도 하나의 도전성 물질, 예를 들어, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
바디 전극(BML)은 제1 절연층(INS1) 상에 배치될 수 있다.
반도체 패턴(SC)은 제2 절연층(INS2) 상에 배치될 수 있다. 일 예로, 반도체 패턴(SC)은 제2 절연층(INS2) 및 제3 절연층(INS3) 사이에 배치될 수 있다. 반도체 패턴(SC)은 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
반도체 패턴(SC)은 폴리 실리콘, 아몰퍼스 실리콘, LTPS 등으로 이루어진 반도체 패턴일 수 있다. 반도체 패턴(SC)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체 패턴(SC)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
반도체 패턴(SC)은 바디 전극(BML)과 중첩하여 배치되며, 바디 전극(BML)은 반도체 패턴(SC)의 적어도 일 영역과 중첩할 수 있다.
게이트 전극(GAT)은 제3 절연층(INS3) 상에 배치될 수 있다. 일 예로, 게이트 전극(GAT)은 제3 절연층(INS3) 및 제4 절연층(INS4) 사이에 배치될 수 있다. 게이트 전극(GAT)은 반도체 패턴(SC)의 적어도 일 영역과 중첩할 수 있다.
게이트 전극(GAT), 반도체 패턴(SC), 바디 전극(BML), 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 제1 트랜지스터(T1')를 구성할 수 있다.
또한, 공통 제어 라인(BL)은 제3 절연층(INS3) 상에 배치되고, 제2 및 제3 절연층들(INS2, INS3)을 관통하는 컨택홀을 통해 바디 전극(BML)과 접속할 수 있다. 공통 제어 라인(BL)의 배치 위치는 이에 한정되는 것은 아니며, 예를 들어, 공통 제어 라인(BL)은 제4 절연층(INS4) 상에 배치될 수도 있다.
제1 브리지 패턴(BRP1), 제2 브리지 패턴(BRP2), 데이터 라인(DLj)은 제4 절연층(INS4) 상에 배치될 수 있다.
제1 브리지 패턴(BRP1)은 제3 및 제4 절연층들(INS3, INS4)를 관통하는 컨택홀을 통해 반도체 패턴(SC)의 일 영역과 접하고, 제1 트랜지스터(T1')의 제2 트랜지스터 전극(ET2)을 구성할 수 있다. 제1 브리지 패턴(BRP1)은, 제5 절연층(INS5) 상에 형성되는 발광 소자(LD, 도 3 참조)와 연결되며, 도 3을 참조하여 설명한 제1 노드(N1)를 구성할 수 있다.
제2 브리지 패턴(BRP2)은 제3 및 제4 절연층들(INS3, INS4)를 관통하는 컨택홀을 통해 반도체 패턴(SC)의 일 영역과 접하고, 제1 트랜지스터(T1')의 제1 트랜지스터 전극(ET1)을 구성할 수 있다.
제2 브리지 패턴(BRP2)은, 도 3을 참조하여 설명한 바와 같이, 제1 트랜지스터(T1)의 제1 전극 및 제5 트랜지스터(T5)의 제2 전극을 연결하며, 또한, 제2 트랜지스터(T2)를 통해 데이터 라인(DLj)과 연결되며, 제2 노드(N2)를 구성할 수 있다.
다만, 도 5를 참조하여 설명한 제1 트랜지스터(T1')의 구조는 예시적인 것으로, 제1 트랜지스터(T1')가 바디 전극을 포함하는 구조라면, 제1 트랜지스터(T1')의 구조는 다양하게 변형될 수 있다.
도 6은 도 1의 표시 장치에 포함된 표시부의 일 예를 나타내는 도면이다.
도 1 및 도 6을 참조하면, 도 6에 도시된 표시부(110_1)는 제1 공통 제어 라인(BL1) 및 제2 공통 제어 라인(BL2)을 더 포함한다는 점에서, 도 1에 도시된 표시부(110)와 상이하다. 제1 및 제2 공통 제어 라인들(BL1, BL2)을 제외하고, 표시부(110_1)는 도 1에 도시된 표시부(110)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
표시부(110_1)는 제1 활성 영역(AA1) 및 제2 활성 영역(AA2)을 포함할 수 있다. 제1 활성 영역(AA1) 및 제2 활성 영역(AA2)은 화소들(PXL1, PXL2)이 제공되는 영역으로, 도 2를 참조하여 설명한 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)에 각각 대응할 수 있다. 제1 활성 영역(AA1)에는 제1 화소(PXL1)가 제공되고, 제2 활성 영역(AA2)에는 제2 화소(PXL2)가 제공될 수 있다.
제1 활성 영역(AA1) 및 제2 활성 영역(AA2)은 기준선(L_REF)을 기준으로 상호 구분되며, 실질적으로 상호 동일한 면적을 가질 수도 있다. 예를 들어, 표시부(110_1)는 폴더블 표시 패널로 구현되는 경우, 제1 활성 영역(AA1) 및 제2 활성 영역(AA2)은 폴딩축을 기준으로 상호 구분될 수 있다.
제1 공통 제어 라인(BL1)은 제1 활성 영역(AA1)에 배치되고, 제1 화소(PXL1)에 연결될 수 있다. 제1 활성 영역(AA1)에 배치된 모든 화소들은 제1 공통 제어 라인(BL1)에 공통적으로 연결될 수 있다. 앞서 설명한 바와 같이, 제1 공통 제어 라인(BL1)에는 데이터 구동부(130)로부터 제1 전원전압(VDD) 또는 게이트 오프 전압이 선택적으로 인가될 수 있다.
유사하게, 제2 공통 제어 라인(BL2)은 제2 활성 영역(AA2)에 배치되고, 제2 화소(PXL2)에 연결될 수 있다. 제2 활성 영역(AA2)에 배치된 모든 화소들은 제2 공통 제어 라인(BL2)에 공통적으로 연결될 수 있다.
공통 제어 라인들(BL1, BL2)을 통한 표시부(110_1)의 제어를 설명하기 위해, 도 7이 참조될 수 있다.
도 7은 도 6의 표시부의 동작을 설명하는 파형도이다.
도 7을 참조하면, 수직 동기 신호(VSYNC), 제1 내지 제n 스캔 라인들(SL1 내지 SLn)에 인가된 스캔 신호(또는, 제1 내지 제n 발광 제어 라인들(EL1 내지 ELn)에 인가된 발광 제어 신호), 데이터 신호(DATA), 및 제1 및 제2 공통 제어 라인들(BL1, BL2)에 인가되는 공통 제어 전압들이 도시되어 있다.
수직 동기 신호(VSYNC)는 제어 신호(CS, 도 1 참조)에 포함되고, 프레임 구간의 시작을 정의할 수 있다.
표시 장치(100)가 제1 모드(MODE1)로 동작하는 경우, 로우 레벨의 펄스를 가지는 스캔 신호가 제1 내지 제n 스캔 라인들(SL1 내지 SLn)에 순차적으로 인가되며, 유효한 값(예를 들어, 블랙 계조값이 아닌 다른 다양한 계조값들에 대응하는 전압 레벨)을 가지는 데이터 신호(DATA)가 데이터 라인들에 인가될 수 있다. 표시부(110_1, 도 6 참조)(또는, 제1 및 제2 활성 영역들(AA1, AA2))가 정상적으로 제1 영상(IMAGE1)을 표시함에 따라, 제1 및 제2 공통 제어 라인들(BL1, BL2)에는 제1 전압 레벨(V1)(예를 들어, 제1 전원전압(VDD))을 가지는 공통 제어 전압이 각각 인가될 수 있다.
표시 장치(100)가 제2 모드(MODE2)로 동작하는 경우, 로우 레벨의 펄스를 가지는 스캔 신호가 제1 내지 제k-1 스캔 라인들(SL1 내지 SLk-1)에 순차적으로 인가되며(즉, 제1 활성 영역(AA1)에만 인가되며), 제1 내지 제k-1 스캔 라인들(SL1 내지 SLk-1)에 대응하여 유효한 값을 가지는 데이터 신호(DATA)가 데이터 라인들에 인가되며, 제k 내지 제n 스캔 라인들(SLk 내지 SLn)에 대응하여 기준 전압(즉, 블랙 계조값에 대응하는 전압 레벨)을 가지는 데이터 신호(DATA)가 데이터 라인들에 인가될 수 있다. 제1 활성 영역(AA1)만이 제2 영상(IMAGE2)을 표시하고, 제2 활성 영역(AA2)은 제3 영상(IMAGE3)(예를 들어, 블랙 영상)을 표시하므로, 제1 공통 제어 라인(BL1)에는 제1 전압 레벨(V1)을 가지는 공통 제어 전압이 인가되고, 제2 공통 제어 라인(BL2)에는 제2 전압 레벨(V2)(예를 들어, 게이트 오프 전압)을 가지는 공통 제어 전압이 인가될 수 있다.
표시부(110_1, 도 6 참조)가 폴더블 표시 패널로 구현되고, 표시부(110_1)가 접힌 상태에서는(즉, 제2 모드(MODE2, 도 2 참조)에서는) 고정적으로 표시부(110_1)의 일 영역(예를 들어, 제1 활성 영역(AA1), 또는, 제2 활성 영역(AA2))에만 영상이 표시될 수 있다. 이와 경우, 표시 장치(100)에는 도 6의 표시부(110_1)가 적용될 수 있고, 표시 장치(100)(또는, 데이터 구동부(130))의 소비 전력이 저감될 수 있다.
한편, 도 6에서 표시부(110)는 2개의 활성 영역들(AA1, AA2) 및 2개의 공통 제어 라인들(BL1, BL2)을 포함하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 표시부(110)는 3개의 이상의 활성 영역들 및 이에 대응하는 3개 이상의 공통 제어 라인들을 포함할 수도 있다.
도 8은 도 1의 표시 장치에 포함된 스캔 구동부의 일 예를 나타내는 블록도이다.
도 8을 참조하면, 스캔 구동부(120)는 스테이지들(ST1 내지 ST4)(또는, 스캔 스테이지들, 스캔 스테이지 회로들)을 포함할 수 있다. 스테이지들(ST1 내지 ST4)은 각각 대응하는 스캔선들(SL1 내지 SL4)에 연결되고, 클럭 신호선들(즉, 클럭 신호들(CLK1, CLK2)을 전송하는 신호선들)에 공통적으로 연결될 수 있다. 스테이지들(ST1 내지 ST4)은 실질적으로 동일한 회로 구조를 가질 수 있다.
스테이지들(ST1 내지 ST4) 각각은 제1 입력 단자(101), 제2 입력 단자(102), 제3 입력 단자(103), 및 출력 단자(104)를 포함할 수 있다.
제1 입력 단자(101)는 캐리 신호를 수신할 수 있다. 여기서, 캐리 신호는 개시 신호(FLM)(또는, 스타트 펄스) 또는 이전 스테이지(또는, 전단 스테이지)의 출력 신호(즉, 스캔 신호)를 포함할 수 있다. 예를 들어, 제1 스테이지(ST1)의 제1 입력 단자(101)는 개시 신호(FLM)를 수신하고, 나머지 스테이지들(ST2 내지 ST4)의 제1 입력 단자(101)는 이전 스테이지의 스캔 신호를 수신할 수 있다. 즉, 해당 스테이지의 이전 스테이지의 스캔 신호가 캐리 신호로서 해당 스테이지에 제공될 수 있다.
제1 스테이지(ST1)의 제2 입력 단자(102)는 제1 클럭 신호선과 연결되어 제1 클럭 신호(CLK1)를 수신하고, 제3 입력 단자(103)는 제2 클럭 신호선과 연결되어 제2 클럭 신호(CLK2)를 수신할 수 있다. 제2 스테이지(ST2)의 제2 입력 단자(102)는 제2 클럭 신호선과 연결되어 제2 클럭 신호(CLK2)를 수신하고, 제3 입력 단자(103)는 제1 클럭 신호선과 연결되어 제1 클럭 신호(CLK1)를 수신할 수 있다. 제1 스테이지(ST1)와 유사하게, 제3 스테이지(ST3)의 제2 입력 단자(102)는 제1 클럭 신호선과 연결되어 제1 클럭 신호(CLK1)를 수신하고, 제3 입력 단자(103)는 제2 클럭 신호선과 연결되어 제2 클럭 신호(CLK2)를 수신할 수 있다. 제2 스테이지(ST2)와 유사하게, 제4 스테이지(ST4)의 제2 입력 단자(102)는 제2 클럭 신호선과 연결되어 제2 클럭 신호(CLK2)를 수신하고, 제3 입력 단자(103)는 제1 클럭 신호선과 연결되어 제1 클럭 신호(CLK1)를 수신할 수 있다. 즉, 제1 클럭 신호선 및 제2 클럭 신호선은 각 스테이지의 제2 입력 단자(102) 및 제3 입력 단자(103)에 교번하여 연결되거나, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 각 스테이지의 제2 입력 단자(102) 및 제3 입력 단자(103)에 교번하여 제공될 수 있다.
후술하여 설명하겠지만, 제1 클럭 신호선을 통해 제공되는 제1 클럭 신호(CLK1)의 펄스들 및 제2 클럭 신호선을 통해 제공되는 제2 클럭 신호(CLK2)의 펄스들은 시간적으로 서로 중첩되지 않을 수 있다. 이때, 펄스들 각각은 턴-온 전압 레벨일 수 있다.
스테이지들(ST1 내지 ST4)은 제1 전압(VGH)(또는, 고전압 레벨) 및 제2 전압(VGL)(또는, 저전압 레벨)을 수신할 수 있다. 제1 전압(VGH)은 턴-오프 전압 레벨로, 제2 전압(VGL)은 턴-온 전압 레벨로 설정될 수 있다.
도 9는 도 8의 스캔 구동부에 포함된 제1 스테이지의 일 예를 나타내는 회로도이다. 도 8에 도시된 스테이지들(ST1 내지 ST4)은 클럭 신호들(CLK1, CLK2)을 수신하는 구성을 제외하고, 상호 실질적으로 동일하므로, 이하에서는, 스테이지들(ST1 내지 ST4)을 포괄하여, 제1 스테이지(ST1)에 대해 설명하기로 한다.
도 8 및 도 9를 참조하면, 제1 스테이지(ST1)는 제1 노드 제어부(SST1), 제2 노드 제어부(SST2), 및 버퍼부(SST3)를 포함할 수 있다.
제1 노드 제어부(SST1)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 기초하여 개시 신호(FLM)(또는, 캐리 신호) 또는 제1 전압(VGH)을 제1 제어 노드(Q)에 전달할 수 있다. 제1 노드 제어부(SST1)는 제1 스위칭 소자(M1), 제2 스위칭 소자(M2) 및 제3 스위칭 소자(M3)를 포함할 수 있다.
제1 스위칭 소자(M1)는 제1 입력 단자(101)에 연결되거나 개시 신호(FLM)(또는, 캐리 신호)를 수신하는 제1 전극, 제1 제어 노드(Q)에 연결되는 제2 전극, 및 제2 입력 단자(102)에 연결되거나 제1 클럭 신호(CLK1)를 수신하는 게이트 전극을 포함할 수 있다.
제2 스위칭 소자(M2)는 제1 전압(VGH)을 수신하는 제1 전극, 제1 제어 노드(Q)에 제1 전압(VGH)을 제공하는 제2 전극, 및 제2 제어 노드(QB)의 신호를 수신하는 게이트 전극을 포함할 수 있다.
제3 스위칭 소자(M3)는 제2 스위칭 소자(M2)의 제2 전극에 연결되는 제1 전극, 제1 제어 노드(Q)에 연결되는 제2 전극, 및 제3 입력 단자(103)에 연결되거나 제2 클럭 신호(CLK2)를 수신하는 게이트 전극을 포함할 수 있다. 여기서, 제2 및 제3 스위칭 소자들(M2, M3)은 서로 직렬로 연결될 수 있다.
제2 노드 제어부(SST2)는 제1 클럭 신호(CLK1) 및 제1 제어 노드(Q)의 신호(또는, 전압 레벨)에 기초하여 제1 직류 전압보다 낮은 제2 전압(VGL) 또는 제1 클럭 신호(CLK1)를 제2 제어 노드(QB)에 전달할 수 있다. 제2 노드 제어부(SST2)는 제4 스위칭 소자(M4) 및 제5 스위칭 소자(M5)를 포함할 수 있다.
제4 스위칭 소자(M4)는 제1 클럭 신호(CLK1)를 수신하는 제1 전극, 제2 제어 노드(QB)에 연결되는 제2 전극, 및 제1 제어 노드(Q)의 신호를 수신하는 게이트 전극을 포함할 수 있다.
제5 스위칭 소자(M5)는 제2 전압(VGL)을 수신하는 제1 전극, 제2 제어 노드(QB)에 연결되는 제2 전극, 및 제1 클럭 신호(CLK1)를 수신하는 게이트 전극을 포함할 수 있다.
버퍼부(SST3)는 제1 제어 노드(Q)의 신호 및 제2 제어 노드(QB)의 신호에 기초하여 제2 클럭 신호(CLK2)를 펄스로서 포함하는 제1 스캔 신호(SCAN[1])(또는, 스캔 신호)를 출력할 수 있다. 즉, 버퍼부(SST3)는 제1 제어 노드(Q)의 신호 및 제2 제어 노드(QB)의 신호에 기초하여 제2 클럭 신호(CLK2)를 제1 스캔 신호(SCAN[1])(또는, 스캔 신호)로서 출력할 수 있다. 제1 스캔 신호(SCAN[1])는 제2 스테이지(ST2, 도 8 참조)(또는, 이후 스테이지, 후단 스테이지)에 캐리 신호로서 제공될 수 있다.
버퍼부(SST3)는 제6 스위칭 소자(M6)(또는, 풀업 스위칭 소자) 및 제7 스위칭 소자(M7)(또는, 풀다운 스위칭 소자)를 포함할 수 있다. 제6 스위칭 소자(M6)는 제1 전압(VGH)을 수신하는 제1 전극, 출력 단자(104)에 연결되는 제2 전극, 및 제2 제어 노드(QB)에 연결되는 게이트 전극을 포함할 수 있다.
제7 스위칭 소자(M7)는 출력 단자(104)에 연결되는 제1 전극, 제2 클럭 신호(CLK2)를 수신하는 제2 전극, 및 제1 제어 노드(Q)에 연결되는 게이트 전극을 포함할 수 있다.
버퍼부(SST3)는 제1 커패시터(C1) 및 제2 커패시터(C2)를 더 포함할 수 있다.
제1 커패시터(C1)는 제7 스위칭 소자(M7)의 제1 전극 및 제7 스위칭 소자(M7)의 게이트 전극 사이에 연결될 수 있다.
제2 커패시터(C2)는 제6 스위칭 소자(M6)의 제1 전극 및 제6 스위칭 소자(M6)의 게이트 전극 사이에 연결될 수 있다.
도 9에서, 제1 내지 제7 스위칭 소자들(M1 내지 M7)은 P형 트랜지스터로 구현되는 것으로 도시되어 있으나, 이는 예시적인 것으로 이에 한정되는 것은 아니다. 예를 들어, 제1 내지 제7 스위칭 소자들(M1 내지 M7)은 N형 트랜지스터로 구현될 수도 있다.
도 10은 도 9의 제1 스테이지에서 측정된 신호의 일 예를 나타내는 파형도이다. 도 10에서 제1 내지 제6 시점들(TP1 내지 TP6)은 1 수평 시간(1H)을 간격으로 설정되었다.
도 9 및 도 10을 참조하면, 제1 시점(TP1) 및 제2 시점(TP2) 사이에서, 제1 클럭 신호(CLK1)는 턴-오프 전압 레벨에서 턴-온 전압 레벨로 천이되었다가 다시 턴-오프 전압 레벨로 천이될 수 있다. 즉, 제1 시점(TP1) 및 제2 시점(TP2) 사이에서, 제1 클럭 신호(CLK1)는 턴-온 전압 레벨의 펄스를 가질 수 있다. 제1 클럭 신호(CLK1)의 턴-온 전압 레벨의 펄스의 폭은 도 3을 참조하여 설명한 제1 펄스폭(PW1)과 실질적으로 동일할 수 있다.
이후, 제2 시점(TP2) 및 제3 시점(TP3)에서, 제2 클럭 신호(CLK2)는 턴-오프 전압 레벨에서 턴-온 전압 레벨로 천이되었다가 다시 턴-오프 전압 레벨로 천이될 수 있다. 즉, 제2 시점(TP2) 및 제3 시점(TP3) 사이에서, 제2 클럭 신호(CLK2)는 턴-온 전압 레벨의 펄스를 가질 수 있다.
제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 상호 동일한 주기(예를 들어, 2 수평 시간)를 가지며, 제2 클럭 신호(CLK2)의 펄스는 제1 클럭 신호(CLK1)의 펄스보다 1 수평 시간(1H) 이후에 나타날 수 있다. 즉, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)가 1 수평 시간(1H)(또는, 제1 클럭 신호(CLK1)의 반주기)만큼 시프트된 신호일 수 있다.
제1 시점(TP1) 및 제3 시점(TP3) 사이의 제1 구간(P1)에서 개시 신호(FLM)는 턴-오프 전압 레벨을 유지할 수 있다. 즉, 제1 구간(P1)은 턴-온 전압 레벨의 개시 신호(FLM)가 인가되기 이전으로, 초기화 구간으로 정의 될 수 있다.
제3 시점(TP3) 및 제4 시점(TP4) 사이의 제2 구간(P2)에서, 개시 신호(FLM)는 턴-온 전압 레벨의 펄스를 가질 수 있다. 예를 들어, 제1 서브 시점(TPS1)에서, 개시 신호(FLM)는 턴-오프 전압 레벨에서 턴-온 전압 레벨로 천이되고, 제2 서브 시점(TPS2)에서, 개시 신호(FLM)는 턴-온 전압 레벨에서 턴-오프 전압 레벨로 천이될 수 있다.
또한, 제1 클럭 신호(CLK1)는 턴-온 전압 레벨의 펄스를 가질 수 있다.
이 경우, 제1 스위칭 소자(M1)는 제1 클럭 신호(CLK1)에 응답하여 턴-온되고, 제1 제어 노드(Q)에 개시 신호(FLM)를 전달할 수 있다. 따라서, 제1 제어 노드(Q)는 개시 신호(FLM)에 대응하여 턴-온 전압 레벨(또는, 제2 전압(VGL))을 가질 수 있다.
제7 스위칭 소자(M7)는 제1 제어 노드(Q)의 신호(V_Q)에 응답하여 턴-온되고, 제1 스캔 신호(SCAN[1])(또는, 스캔 신호(SCAN[i])를 풀다운하며, 제2 클럭 신호(CLK2)가 제1 스캔 신호(SCAN[1])로서 출력될 수 있다.
다만, 제2 클럭 신호(CLK2)는 턴-오프 전압 레벨을 가지므로, 제1 스캔 신호(SCAN[1])는 턴-오프 전압 레벨을 가질 수 있다.
제1 커패시터(C1)는 제1 제어 노드(Q)의 신호(V_Q)(또는, 제1 제어 노드(Q)의 전압 레벨)와 제1 스캔 신호(SCAN[1])에 따라 턴-오프 전압 레벨과 턴-온 전압 레벨간의 전압차를 저장할 수 있다.
제5 스위칭 소자(M5)는 제1 클럭 신호(CLK1)에 응답하여 턴-온되고, 제2 노드(Q2)에 제2 전압(VGL)을 전달할 수 있다. 따라서, 제2 노드(Q2)는 제2 전압(VGL)(또는, 턴-온 전압 레벨)을 가질 수 있다.
즉, 제2 구간(P2)에서, 제1 스테이지(ST1)는 개시 신호(FLM)(또는, 이전 게이트 신호)에 응답하여 제1 스캔 신호(SCAN[1])의 출력을 준비할 수 있다. 제2 구간(P2)은, 제1 스테이지(ST1)가 스캔 신호의 출력을 준비하는, 준비 구간(또는, 개시 신호(FLM)의 검출 기간)으로 정의 될 수 있다.
제4 시점(TP4) 및 제5 시점(TP5) 사이의 제3 구간(P3)에서, 제2 클럭 신호(CLK2)는 턴-온 전압 레벨의 펄스를 가질 수 있다. 예를 들어, 제3 서브 시점(TPS3)에서, 제2 클럭 신호(CLK2)는 턴-오프 전압 레벨에서 턴-온 전압 레벨로 천이되고, 제4 서브 시점(TPS4)에서, 제2 클럭 신호(CLK2)는 턴-온 전압 레벨에서 턴-오프 전압 레벨로 천이될 수 있다.
이 경우, 제1 제어 노드(Q)는 제1 커패시터(C1)에 의해 턴-온 전압 레벨을 가지므로, 제7 스위칭 소자(M7)는 제1 제어 노드(Q)의 신호(V_Q)에 응답하여 턴-온 상태를 유지할 수 있다. 따라서, 제1 스캔 신호(SCAN[1])는 제2 클럭 신호(CLK2)에 따라 턴-온 전압 레벨을 가질 수 있다. 한편, 제1 제어 노드(Q)는 제1 커패시터(C1)의 부트 스트랩에 의해 턴-온 전압 레벨 보다 낮은 전압 레벨(예를 들어, 제2 턴-온 전압 레벨)을 가질 수 있다.
제4 스위칭 소자(M4)는 제1 제어 노드(Q)의 신호에 응답하여 턴-온되고, 제1 클럭 신호(CLK1)를 제2 노드(Q2)에 전달 할 수 있다. 따라서, 제2 노드(Q2)는 턴-오프 전압 레벨을 가지는 제1 클럭 신호(CLK1)에 따라 턴-오프 전압 레벨(또는, 제1 전압(VGH))을 가질 수 있다.
즉, 제3 구간(P3)에서, 제1 스테이지(ST1)는 턴-온 전압 레벨을 가지는 제1 스캔 신호(SCAN[1])를 출력하고, 제3 구간(P3)은 출력 구간으로 정의될 수 있다.
한편, 제1 스테이지(ST1)의 제1 스캔 신호(SCAN[1])를 캐리 신호로서 수신하는 제2 스테이지(ST2, 도 4 참조)는, 턴-온 전압 레벨의 제1 스캔 신호(SCAN[1])에 응답하여 제2 스캔 신호(SCAN[2])(또는, 스캔 신호(SCAN[i+1])의 출력을 준비할 수 있다.
이후, 제5 시점(TP5) 및 제6 시점(TP6) 사이에서, 제1 클럭 신호(CLK1)는 턴-온 전압 레벨의 펄스를 가질 수 있다.
제5 서브 시점(TPS5)에서, 제1 스위칭 소자(M1)는 제1 클럭 신호(CLK1)에 응답하여 턴-온되고, 제1 제어 노드(Q)는 제1 입력 단자(101)에 연결될 수 있다. 제5 시점(TP5) 및 제6 시점(TP6) 사이에서, 제1 입력 단자(101)에는 턴-오프 전압 레벨의 개시 신호(FLM)가 인가되므로, 제1 제어 노드(Q)는 턴-오프 전압 레벨(또는, 제1 전압(VGH))로 천이될 수 있다.
또한, 제5 스위칭 소자(M5)는 제1 클럭 신호(CLK1)에 응답하여 턴-온되고, 제2 제어 노드(QB)에 제2 전압(VGL)이 전달될 수 있다. 제6 스위칭 소자(M6)는 제2 제어 노드(QB)의 신호(V_QB)에 응답하여 턴-온되고, 제1 스캔 신호(SCAN[1])(또는, 스캔 신호(SCAN[i]))를 풀업하며, 제1 전압(VGH)이 제1 스캔 신호(SCAN[1])로서 출력될 수 있다.
제2 스테이지(ST2, 도 8 참조)는 제3 구간(P3)에서의 제1 스테이지(ST1)와 동일하거나 유사하게 동작하며, 턴-온 전압 레벨을 가지는 제2 스캔 신호(SCAN[2])를 출력할 수 있다.
이후, 1 수평 시간(1H)을 간격으로, 이후 스테이지들(예를 들어, 도 4를 참조하여 설명한 제3 스테이지(ST3), 제4 스테이지(ST4))이 순차적으로 스캔 신호를 출력할 수 있다.
도 11은 도 9의 제1 스테이지에서 측정된 신호의 다른 예를 나타내는 파형도이다. 도 11에는 도 10의 파형도에 대응하는 파형도가 도시되어 있으며, 도 10의 파형도가 점선 형태로 도시되어 있다.
도 9 내지 도 11을 참조하면, 제3 시점(TP3) 및 제4 시점(TP4) 사이의 구간에서, 개시 신호(FLM)는 턴-온 전압 레벨의 펄스를 가질 수 있다. 또한, 제1 클럭 신호(CLK1)는 턴-온 전압 레벨의 펄스를 가질 수 있다.
이 경우, 제1 스위칭 소자(M1)는 제1 클럭 신호(CLK1)에 응답하여 턴-온되고, 제1 제어 노드(Q)에 개시 신호(FLM)를 전달할 수 있다. 따라서, 제1 제어 노드(Q)는 개시 신호(FLM)에 대응하여 턴-온 전압 레벨(또는, 제2 전압(VGL))을 가질 수 있다.
제7 스위칭 소자(M7)는 제1 제어 노드(Q)의 신호(V_Q)에 응답하여 턴-온되고, 제1 스캔 신호(SCAN[1])(또는, 스캔 신호(SCAN[i])를 풀다운하며, 제2 클럭 신호(CLK2)가 제1 스캔 신호(SCAN[1])로서 출력될 수 있다.
다만, 제2 클럭 신호(CLK2)는 턴-오프 전압 레벨을 가지므로, 제1 스캔 신호(SCAN[1])는 턴-오프 전압 레벨을 가질 수 있다.
제1 커패시터(C1)는 제1 제어 노드(Q)의 신호(V_Q)(또는, 제1 제어 노드(Q)의 전압 레벨)와 제1 스캔 신호(SCAN[1])에 따라 턴-오프 전압 레벨과 턴-온 전압 레벨간의 전압차를 저장할 수 있다.
제5 스위칭 소자(M5)는 제1 클럭 신호(CLK1)에 응답하여 턴-온되고, 제2 노드(Q2)에 제2 전압(VGL)을 전달할 수 있다. 따라서, 제2 노드(Q2)는 제2 전압(VGL)(또는, 턴-온 전압 레벨)을 가질 수 있다.
즉, 제2 구간(P2)에서, 제1 스테이지(ST1)는 개시 신호(FLM)(또는, 이전 게이트 신호)에 응답하여 제1 스캔 신호(SCAN[1])의 출력을 준비할 수 있다.
제4 시점(TP4) 및 제5 시점(TP5) 사이의 제3 구간(P3)에서, 제2 클럭 신호(CLK2)는 턴-온 전압 레벨의 펄스를 가지는 대신, 턴-오프 전압 레벨로 유지될 수 있다.
예를 들어, 타이밍 제어부(120, 도 1 참조)는, 제1 스테이지(ST1)에 대응하는 제3 구간(P3)(즉, 제1 스테이지(ST1)의 출력 구간)에서 제2 클럭 신호(CLK2)를 마스킹하여 턴-오프 전압 레벨의 제2 클럭 신호(CLK2)를 출력하거나, 제2 클럭 신호(CLK2)의 출력을 차단할 수 있다.
이 경우, 제1 제어 노드(Q)는 제1 커패시터(C1)에 의해 턴-온 전압 레벨을 가지므로, 제7 스위칭 소자(M7)는 제1 제어 노드(Q)의 신호(V_Q)에 응답하여 7턴-온 상태를 유지할 수 있다. 따라서, 제1 스캔 신호(SCAN[1])는 제2 클럭 신호(CLK2)에 따라 턴-오프 전압 레벨로 유지될 수 있다.
이후, 제5 시점(TP5) 및 제6 시점(TP6) 사이에서, 제1 클럭 신호(CLK1)는 턴-온 전압 레벨의 펄스를 가질 수 있다.
이 경우, 제1 스위칭 소자(M1)는 제1 클럭 신호(CLK1)에 응답하여 턴-온되고, 제1 제어 노드(Q)는 제1 입력 단자(101)에 연결될 수 있다. 제5 시점(TP5) 및 제6 시점(TP6) 사이에서, 제1 입력 단자(101)에는 턴-오프 전압 레벨의 개시 신호(FLM)가 인가되므로, 제1 제어 노드(Q)는 턴-오프 전압 레벨(또는, 제1 전압(VGH))로 천이될 수 있다.
참고로, 제5 시점(TP5) 및 제6 시점(TP6) 사이에서, 제1 클럭 신호(CLK1)가 턴-오프 전압 레벨을 가지는 경우, 제1 제어 노드(Q)의 신호(V_Q)는 턴-온 전압 레벨(또는, 제2 전압(VGL))로 유지될 수 있다. 이 경우, 이후 구간에서(예를 들어, 제6 시점(TP6) 이후에), 턴-온 전압 레벨의 제2 클럭 신호(CLK2)가 제1 스캔 신호(SCAN[1])로서 출력될 수 있다. 따라서, 제3 구간(P3)에서 제2 클럭 신호(CLK2)가 마스킹 되는 경우, 제3 구간(P3) 직후의 구간(즉, 제5 시점(TP5) 내지 제6 시점(TP6)) 사이에서 제1 클럭 신호(CLK1)는 턴-온 전압 레벨의 펄스를 가져야 한다.
한편, 제4 시점(TP4) 및 제5 시점(TP5)에서 제1 스캔 신호(SCAN[1]), 즉, 제2 스테이지(ST2, 도 4 참조)에 캐리 신호로 제공되는 제1 스캔 신호(SCAN[1])는 턴-오프 전압 레벨을 가지므로, 제5 시점(TP5) 및 제6 시점(TP6)에서, 제2 스캔 신호(SCAN[2])(또는, 스캔 신호(SCAN[i+1]))는 턴-오프 전압 레벨을 가질 수 있다.
즉, 표시 장치(100, 도 1 참조)(또는, 타이밍 제어부(140))는 클럭 신호들(CLK1, CLK2) 중 하나를 마스킹함으로써, 마스킹된 클럭 신호에 대응하는 스테이지(예를 들어, 제1 스테이지(ST1))의 출력(또는, 스캔 신호, 캐리 신호)를 마스킹 할 수 있다.
따라서, 한 프레임 구간 동안 스캔 구동부(120)는 스캔 신호를 출력하지 않을 수 있을 뿐만 아니라, 한 프레임 구간 내에서 특정 구간에서만, 즉, 스캔선들(SL1 내지 SLn) 중 일부에 대해서만 선택적으로 스캔 신호를 제공할 수 있으며, 이에 따라, 일부 화소들에 대한 선택 구동이 가능할 수 있다. 예를 들어, 제3 구간(P3)에서 제2 클럭 신호(CLK2)가 마스킹 되는 대신에, 제5 시점(TP5) 및 제6 시점(TP6) 사이의 구간에서 제1 클럭 신호(CLK1)가 마스킹 되는 경우, 제1 스캔 신호(SCAN[1])는 턴-온 전압 레벨을 가지고, 제2 스캔 신호(SCAN[2])는 턴-오프 전압 레벨을 가질 수 있다. 즉, 제1 스캔 신호(SCAN[1])가 인가되는 제1 스캔선(SL1, 도 1 참조)만이 선택될 수 있다.
도 12는 도 8의 스캔 구동부의 동작을 설명하는 파형도이다.
먼저 도 10 내지 도 12를 참조하면, 개시 신호(FLM) 및 제1 및 제2 클럭 신호들(CLK1, CLK2)는 도 11에 도시된 개시 신호(FLM) 및 제1 및 제2 클럭 신호들(CLK1, CLK2)와 각각 실질적으로 동일하거나 유사할 수 있다. 또한, 제1 스캔 신호(SCAN[1]) 및 제2 스캔 신호(SCAN[2])는 도 10에 도시된 제1 스캔 신호(SCAN[1]) 및 제2 스캔 신호(SCAN[2])와 각각 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
한편, 제3 스캔 신호(SCAN[3])는 턴-오프 전압 레벨의 펄스를 가지는 제1 및 제2 클럭 신호들(CLK1, CLK2)에 따라, 제2 스캔 신호(SCAN[2])가 반 주기만큼 시프트된 파형을 가지며, 유사하게, 제4 스캔 신호(SCAN[4])는 제3 스캔 신호(SCAN[3])가 반 주기만큼 시프트된 파형을 가질 수 있다.
실시예들에서, 하나의 프레임 구간에 포함된 제1 구간, 제2 구간, 및 제3 구간에서, 클럭 신호들(CLK1, CLK2) 중 적어도 일부가 각각 마스킹 될 수 있다. 즉, 타이밍 제어부(140, 도 1 참조)는 프레임 구간 동안 3회에 걸쳐 클럭 신호들(CLK1, CLK2)을 마스킹 할 수 있다.
제4 시점(TP4) 및 제5 시점(TP5) 사이의 제1 마스킹 구간(P_MASK1)에서, 제2 클럭 신호(CLK2)가 마스킹 되고, 제2 클럭 신호(CLK2)는 턴-온 전압 레벨의 펄스 대신, 턴-오프 전압 레벨을 가질 수 있다.
이 경우, 제5 스테이지는 도 11을 참조하여 설명한 제4 시점(TP4) 및 제5 시점(TP5) 사이에서의 제1 스테이지(ST1, 도 8 참조)와 실질적으로 동일하게 동작하며, 턴-온 전압 레벨의 펄스 대신, 턴-오프 전압 레벨을 가지는 제5 스캔 신호(SCAN[5])를 출력할 수 있다.
도 11을 참조하여 설명한 바와 같이, 제1 마스킹 구간(P_MASK1)의 폭은 제1 및 제2 클럭 신호들(CLK1, CLK2)의 주기보다 작거나 같으며, 예를 들어, 1 수평 시간(1H)일 수 있다. 또한, 제1 마스킹 구간(P_MASK1)은 하나의 스캔선(예를 들어, 제5 스캔 신호(SCAN[5]를 전송하는 제5 스캔선)에 대응할 수 있다.
이후, 제5 시점(TP5) 및 제6 시점(TP6) 사이의 초기화 구간(P_INT)에서, 제1 클럭 신호(CLK1)는 턴-온 전압 레벨의 펄스를 가지며, 도 11을 참조하여 설명한 제5 시점(TP5) 및 제6 시점(TP6) 사이에서의 제1 스테이지(ST1, 도 8 참조)와 실질적으로 동일하게, 제5 스테이지의 제1 제어 노드(Q) 및 제2 제어 노드(QB)가 초기화될 수 있다.
한편, 도 12에서 초기화 구간(P_INIT)은 제1 및 제2 클럭 신호들(CLK1, CLK2)의 반 주기(예를 들어, 1 수평 시간(1H))인 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 초기화 구간(P_INIT)은 제2 수평 시간, 또는 2 수평 시간 보다 클 수도 있다.
제6 시점(TP6) 및 제7 시점(TP7) 사이의 제2 마스킹 구간(P_MASK2)에서, 제1 및 제2 클럭 신호들(CLK1, CLK2)은 각각 마스킹되고, 제1 및 제2 클럭 신호들(CLK1, CLK2) 각각의 전압 레벨은 턴-오프 전압 레벨로 유지될 수 있다.
제5 스캔 신호(SCAN[5]) 이후의 스캔 신호들(예를 들어, 제6 스캔 신호(SCAN[6]), 제7 스캔 신호(SCAN[7]))은 제5 스캔 신호(SCAN[5])의 생략(Skip)에 의해, 턴-온 전압 레벨의 펄스를 가지지 아니하며, 예를 들어, 프레임 구간 동안 턴-오프 전압 레벨만을 가질 수 있다.
따라서, 제6 시점(TP6) 이후에 제1 및 제2 클럭 신호들(CLK1, CLK2)을 턴-오프 전압 레벨로 유지함으로써, 제7 스테이지 이후의 스테이지들의 토글링(toggling) 동작을 중지시킬 수 있고, 이를 통해 스캔 구동부(120)의 소비 전력이 감소될 수 있다.
다만, 제6 시점(TP6)으로부터 시간이 경과할수록, 스킵된 스캔 신호들(예를 들어, 제5 내지 제7 스캔 신호들(SCAN[5], SCAN[6], SCAN[7]))의 전압 레벨이 변화할 수 있다. 해당 스테이지의 출력 단자(104, 도 9 참조)에 연결된 제7 트랜지스터(M7, 도 9 참조) 등을 통해 누설이 발생하기 때문이다.
따라서, 본 발명의 실시예들에 따른 표시 장치(및 타이밍 제어부)는 제7 시점(TP7) 및 제8 시점(TP8) 사이의 웨이크업(wake-up, P_WAKEUP) 구간(또는, 리셋 구간)에서, 제1 및 제2 클럭 신호들(CLK1, CLK2) 각각이 적어도 하나의 펄스(즉, 턴-온 전압 레벨의 펄스)를 갖도록 제어할 수 있다.
도 8 및 도 9를 참조하여 예를 들면, 제1 클럭 신호(CLK1)가 턴-온 전압 레벨의 펄스를 가지는 경우, 스테이지들(ST1 내지 ST4) 중 홀수 번째 스테이지들(ST1, ST3)의 제5 스위칭 소자(M5)가 턴-온되고, 홀수 번째 스테이지들(ST1, ST3)의 제2 제어 노드(QB)에 제2 전압(VGL)이 인가될 수 있다. 따라서, 홀수 번째 스테이지들(ST1, ST3)에서 출력되는 스캔 신호(예를 들어, 제5 스캔 신호(SCAN[5])및 제7 스캔 신호(SCAN[7]))의 전압 레벨이 턴-오프 전압 레벨로 다시 유지될 수 있다. 한편, 짝수 번째 스테이지들(ST2, ST4)의 제3 스위칭 소자(M3)가 턴-온되고, 턴-온 상태의 제2 스위칭 소자(M2) 및 제3 스위칭 소자(M3)를 통해 제1 제어 노드(Q)에 제1 전압(VGH)이 인가될 수 있다. 이후, 제2 클럭 신호(CLK2)가 턴-온 전압 레벨의 펄스를 가지는 경우, 스테이지들(ST1 내지 ST4) 중 홀수 번째 스테이지들(ST1, ST3)의 제1 제어 노드(Q)가 리셋되고, 짝수 번째 스테이지들(ST2, ST4)의 제2 제어 노드(QB)가 리셋될 수 있다. 따라서, 짝수 번째 스테이지들(ST2, ST4)에서 출력되는 스캔 신호(예를 들어, 제6 스캔 신호(SCAN[6]))의 전압 레벨이 턴-오프 전압 레벨로 다시 유지될 수 있다.
다시 도 12를 참조하면, 제7 시점(TP7) 및 제6 시점(TP6) 사이의 간격, 즉, 제2 마스킹 구간(P_MASK2)의 폭은, 스킵된 스캔 신호들(예를 들어, 제5 내지 제7 스캔 신호들(SCAN[5] 내지 SCAN[7])의 변화를 측정 및 분석하여, 기 설정될 수 있다.
제8 시점(TP8) 이후의 제3 마스킹 구간(P_MASK3)에서, 제1 및 제2 클럭 신호들(CLK1, CLK2)은 각각 마스킹되고, 제1 및 제2 클럭 신호들(CLK1, CLK2) 각각의 전압 레벨은 턴-오프 전압 레벨로 유지될 수 있다. 따라서, 스테이지들의 토글링(toggling) 동작이 중지되고, 스캔 구동부(120)의 소비 전력이 감소될 수 있다.
도 12를 참조하여 설명한 바와 같이, 클럭 신호들(CLK1, CLK2)에 대한 마스킹을 통해 스캔 구동부(120)의 소비 전력이 감소될 수 있으며, 마스킹이 시작된 이후 특정 시간이 경과한 시점에서 클럭 신호들(CLK1, CLK2)이 턴-온 전압 레벨의 펄스를 가짐으로써 스캔 신호의 변화를 보상할 수 있다.
한편, 도 12에서, 제5 내지 제7 스캔 신호들(SCAN[5] 내지 SCAN[7])의 전압 레벨들만이 변화되는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 예를 들어, 저주파 구동의 경우, 모든 스캔 신호들의 전압 레벨이 변화될 수 있다.
도 13은 도 1의 표시 장치의 동작을 설명하는 파형도이다.
도 1 및 도 13을 참조하면, 제1 프레임 구간(FRAME1)(또는, 제1 프레임) 전체에서, 데이터 신호들은 유효한 값을 가질 수 있다.
이 경우, 제1 프레임 구간(FRAME1)에서 타이밍 제어부(140)는 제1 모드(MODE1)에서 동작하며, 마스킹 동작 없이 스캔 클럭 신호들을 생성할 수 있다. 이에 따라, 제1 내지 제n 스캔 라인들(SL1 내지 SLn)에 턴-온 전압 레벨의 펄스를 가지는 스캔 신호가 순차적으로 인가될 수 있다.
제2 프레임 구간(FRAME2)(또는, 제2 프레임) 중 일부 구간에서, 데이터 신호들은 유효한 값을 가지며, 제2 프레임 구간(FRAME2) 중 나머지 구간에서 데이터 신호들은 유효하지 않은 값을 가질 수 있다.
이 경우, 제2 프레임 구간(FRAME2)에서 타이밍 제어부(140)는 제2 모드(MODE2)에서 동작하며, 스캔 클럭 신호들의 마스킹 시점을 결정하며, 제2 프레임 구간(FRAME2) 중 특정 시점(또는, 특정 구간)에서 스캔 클럭 신호들을 부분적으로 마스킹 할 수 있다. 이에 따라, 제1 내지 제k-1 스캔 라인들(SL1 내지 SLk-1)에 턴-온 전압 레벨의 펄스를 가지는 스캔 신호가 순차적으로 인가되며, 제k 내지 제n 스캔 라인들(SLk 내지 SLn)에 턴-오프 전압 레벨만을 가지는(즉, 직류 형태의) 스캔 신호가 인가될 수 있다.
제1 프레임 구간(FRAME1) 및 제2 프레임 구간(FRAME2)이 교번하여 반복되는 경우, 제k 내지 제n 스캔 라인들(SLk 내지 SLn)에 대응하는 제2 표시 영역(DA2, 도 2 참조)에는 제1 내지 제k-1 스캔 라인들(SL1 내지 SLk-1)에 대응하는 제1 표시 영역(DA1, 도 2 참조)의 구동 주파수(예를 들어, 120Hz)의 절반인 구동 주파수(예를 들어, 60Hz)를 가지는 영상일 표시될 수 있다.
제2 프레임 구간(FRAME2) 내지 제p 프레임 구간(FRAMEp) 동안, 타이밍 제어부(140)가 제2 모드(MODE2)에서 동작하는 경우, 제2 표시 영역(DA2, 도 2 참조)에는 보다 낮은 주파수를 가지고 영상이 표시될 수 있다. 예를 들어, p가 120인 경우, 제2 표시 영역(DA2, 도 2 참조)에는 1Hz의 주파수의 영상이 표시될 수 있다.
한편, 표시 장치(100)는 소비 전력을 보다 절감하기 위해, 제2 모드(MODE2)에서 동작하는 동안 제2 표시 영역(DA2, 도 2 참조)에 대한 데이터 신호를 공통적으로 생성 및 출력할 수도 있다.
도 14는 도 1의 표시 장치에 포함된 타이밍 제어부의 일 예를 나타내는 블록도이다.
도 1, 도 2 및 도 14를 참조하면, 타이밍 제어부(140)는 영역 결정부(1410), 및 클럭 신호 생성부(1420)를 포함할 수 있다. 영역 결정부(1410), 및 클럭 신호 생성부(1420) 각각은 논리 회로로 구현될 수 있다.
영역 결정부(1410)는 입력 영상 데이터(DATA1)에 포함된 현재 프레임 데이터 및 이전 프레임 데이터를 비교하여 정지 영상이 표시되거나 블랙 영상이 표시되는 제2 표시 영역(DA2)을 결정할 수 있다. 예를 들어, 영역 결정부(1410)는 현재 프레임 데이터 및 이전 프레임 데이터를 차 연산하고, 차 연산 결과가 기준 값 이하인 영역을 제2 표시 영역(DA2)으로 결정할 수 있다. 영역 결정부(1410)는 제2 표시 영역(DA2)에 대한 정보(S_DA2) 또는 제2 표시 영역(DA2)의 시작 라인에 대한 정보(L_START)(예를 들어, 제k 스캔 라인(SLk)에 대한 정보)를 생성할 수 있다.
클럭 신호 생성부(1420)는 클럭 신호들(CLK1, CLK2)을 생성하되, 제2 표시 영역(DA2)에 대한 정보(S_DA2)(또는, 시작 라인에 대한 정보(L_START))에 기초하여 클럭 신호들(CLK1, CLK2)의 적어도 하나의 펄스를 마스킹할 수 있다. 도 12를 참조하여 예를 들면, 클럭 신호 생성부(1420)는 제1 마스킹 구간(P_MASK1)에서 제2 클럭 신호(CLK2)를 마스킹할 수 있다. 또한, 제1 마스킹 구간(P_MASK1)으로부터 이격된 제2 마스킹 구간(P_MASK2)에서, 클럭 신호 생성부(1420)는 제1 및 제2 클럭 신호들(CLK1, CLK2)을 마스킹할 수 있다.
도 14를 참조하여 설명한 바와 같이, 타이밍 제어부(140)는 클럭 신호들(CLK1, CLK2) 중 적어도 하나를 마스킹 하는 시점만을 조절함으로써, 스캔선들(SL1 내지 SLn) 중 일부 및 이에 대응하는 일부 화소들만을 선택 구동시킬 수 있다.
도 15는 도 1의 표시 장치에 포함된 데이터 구동부의 일 예를 나타내는 블록도이다.
도 15를 참조하면, 데이터 구동부(130)는 쉬프트 레지스터(1510), 래치(1520), 디코더(1530)(또는, 디지털-아날로그 컨버터, DAC), 출력 버퍼(1540), 감마 전압 생성부(1550), 및 공통 버퍼(1560)를 포함할 수 있다.
쉬프트 레지스터(1510)는 타이밍 제어부(140)로부터 수신된 영상 데이터(DATA2)를 병렬화된 형태로 래치(1510)에 제공할 수 있다. 쉬프트 레지스터(1510)는 래치 클럭 신호를 생성하여 래치에 제공할 수 있으며, 래치 클럭 신호는 병렬화된 데이터가 출력되는 타이밍을 제어하는데 이용될 수 있다.
래치(1520)는 쉬프트 레지스터(1510)로부터 순차적으로 수신한 데이터를 래치하거나 임시적으로 저장하여, 디코더(1530)에 전달할 수 있다.
디코더(1530)는 감마 전압들(V_GAMMA)을 이용하여 디지털 형태의 데이터(즉, 병렬화된 데이터(DATA)의 계조값)를 아날로그 형태의 데이터 신호(또는, 데이터 전압)로 변환할 수 있다.
출력 버퍼(1540)는 데이터 신호를 수신하여 데이터 라인들(DLs)(즉, 도 1을 참조하여 설명한 표시부(110)의 데이터 라인들(DL1 내지 DLm))에 출력할 수 있다. 출력 버퍼(1540)는 데이터 라인들(DLs)에 연결되는 소스 버퍼들을 포함할 수 있다.
출력 버퍼(1540)는, 제2 모드에서, 데이터 신호와, 공통 버퍼(2160)에서 제공되는 공통 전압을 교번하여, 또는 선택적으로 출력할 수 있다.
감마 전압 생성부(1550)는 다양한 전압 레벨을 갖는 감마 전압들(VG0 내지 VG2047)을 생성할 수 있다.
감마 전압 생성부(1550)는 저항 스트링 및 저항 스트링의 탭들에 대표 감마 전압들을 전달하는 감마 버퍼들을 포함하여 구성될 수 있다. 감마 전압 생성부(1550)는 디지털 감마 전압 생성기일 수 있다. 이 경우, 감마 전압 생성부(1550)로부터 출력되는 감마 전압들은 선형적일 수 있다.
공통 버퍼(1560)는 감마 전압 생성부(1550)로부터 제공되는 하나의 감마 전압을 공통 전압(예를 들어, 블랙 계조에 대응하는 데이터 전압(BLACK DATA))으로서 출력할 수 있다.
출력 버퍼(1540)의 구성을 설명하기 위해 도 16이 참조될 수 있다.
도 16은 도 15의 데이터 구동부에 포함된 출력 버퍼의 일 예를 나타내는 회로도이다. 도 17은 도 15의 데이터 구동부의 동작을 설명하는 파형도이다.
먼저 도 16을 참조하면, 출력 버퍼(1540)는 소스 버퍼들(AMP1, AMP2, AMP3, AMP4), 스위치들(SW1 내지 SW8)을 포함할 수 있다. 파워 앰프(AMP_P)는 도 21에 도시된 공통 버퍼(1560)의 일 예를 나타낼 수 있다.
제1 소스 버퍼(AMP1)는 제1 스위치(SW1)를 통해 제1 출력단(OT1)에 연결되고, 예를 들어, 제1 출력단(OT1)은 제1 데이턴선(DL1, 도 1 참조)에 연결될 수 있다.
제2 스위치(SW2)는 파워 앰프(AMP_P)의 출력단 및 제1 출력단(OT1) 사이에 연결될 수 있다.
유사하게, 제2 소스 버퍼(AMP2)는 제3 스위치(SW3)를 통해 제2 출력단(OT2)에 연결되고, 예를 들어, 제2 출력단(OT2)은 제2 데이턴선(DL2, 도 1 참조)에 연결될 수 있다.
제4 스위치(SW4)는 파워 앰프(AMP_P)의 출력단 및 제2 출력단(OT2) 사이에 연결될 수 있다.
제3 소스 버퍼(AMP3)는 제5 스위치(SW5)를 통해 제3 출력단(OT3)에 연결되고, 제6 스위치(SW6)는 파워 앰프(AMP_P)의 출력단 및 제3 출력단(OT3) 사이에 연결될 수 있다. 제4 소스 버퍼(AMP4)는 제7 스위치(SW7)를 통해 제4 출력단(OT4)에 연결되고, 제8 스위치(SW8)는 파워 앰프(AMP_P)의 출력단 및 제4 출력단(OT4) 사이에 연결될 수 있다.
도 16 및 도 17을 참조하면, 수평 동기 신호(Vsync)는 주기적으로 로우 레벨을 가지며, 수평 동기 신호(Vsync)에 의해 프레임 구간들(FRAME1, FRAME2, FRAME3) 각각의 시작 시점이 정의될 수 있다.
제1 프레임 구간(FRAME1) 전체에서, 데이터 신호(DATA)는 유효한 값을 가지며, 이에 따라, 제1 프레임 구간(FRAME1)에서 표시 장치는 제1 모드에서 동작할 수 있다.
데이터 신호(DATA)를 출력하는 출력 버퍼(1540)(또는, 소스 버퍼들(AMP1, AMP2, AMP3, AMP4))는 정상적으로 동작하며, 이를 위해 출력 버퍼(1540)에 인가되는 바이어스(BIAS)(또는, 바이어스 전류)는 하이 레벨을 가질 수 있다.
출력 버퍼(1540) 내 제1, 제3, 제5, 및 제7 스위치들(SW1, SW3, SW5, SW7)이 턴-온 되고, 소스 버퍼들(AMP1 내지 AMP4)을 통해 데이터 신호들이 출력단들(OT1 내지 OT4)을 통해 데이터 라인들에 출력될 수 있다.
한편, 공통 버퍼(1560)는 출력 버퍼(1540)에 별도의 전압을 공급하지 않으므로, 공통 버퍼(1560)의 출력(POWER)은 로우 레벨일 수 있다.
스캔 신호(SCAN)는, 데이터 신호(DATA)에 대응하여 제1 프레임 구간(FAMRE1) 전체에서 턴-온 전압 레벨(또는, 로우 레벨)을 가지는 펄스들을 가지며, 표시부(110, 도 1 참조) 전체 영역에 영상이 표시될 수 있다.
제2 프레임 구간(FRAME2)에서, 데이터 신호(DATA)는 일부 구간에서 유효한 값을 가질 수 있다. 다만, 표시 장치는 제1 모드에서 동작할 수 있다. 14를 참조하여 예를 들어, 타이밍 제어부(140)는 현지 프레임 데이터 및 이전 프레임 데이터를 비교하여, 정지 영상이 표시되거나 블랙 영상이 표시되는 영역을 결정할 수 있으며, 제1 프레임 구간(FRAME1) 대비 제2 프레임 구간(FRAME2)에서의 영상이 변화하는 것으로 판단할 수 있다.
데이터 신호(DATA)를 출력하는 출력 버퍼(1540)(또는, 소스 버퍼들(AMP1, AMP2, AMP3, AMP4))는 제2 프레임 구간(FRAME2)의 일부 구간에서만 동작하며, 이를 위해 출력 버퍼(1540)에 인가되는 바이어스(BIAS)(또는, 바이어스 전류) 및 공통 버퍼(1560)의 출력(POWER)은 하이 레벨을 가질 수 있다. 예를 들어, 공통 버퍼(1560)의 출력(POWER)은 제2 프레임 구간(FRAME2)에서 이용될 데이터가 수신 완료된 제11 시점(TP11)에 하이 레벨로 천이될 수 있다.
출력 버퍼(1540) 내 제1, 제3, 제5, 및 제7 스위치들(SW1, SW3, SW5, SW7)이 턴-온 되고, 소스 버퍼들(AMP1 내지 AMP4)을 통해 데이터 신호들이 출력단들(OT1 내지 OT4)을 통해 데이터 라인들에 출력될 수 있다.
이후, 제12 시점(TP12)에서, 즉, 데이터 신호(DATA)가 공통 전압(예를 들어, 블랙 계조에 대응하는 데이터 전압)을 가지는 시점에서, 출력 버퍼(1540)에 인가되는 바이어스(BIAS)는 로우 레벨로 천이될 수 있다.
이후, 출력 버퍼(1540) 내 제2, 제4, 제6, 및 제8 스위치들(SW2, SW4, SW6, SW8)이 턴-온 되고, 하나의 파워 앰프(AMP_P)를 통해 공통 전압이 출력될 수 있다. 이 경우, 소스 버퍼들(AMP1 내지 AMP4)의 동작에 따른 소비 전력이 감소될 수 있다.
스캔 신호(SCAN)는, 표시 장치가 제1 모드로 동작함에 따라, 제2 프레임 구간(FAMRE2) 전체에서 턴-온 전압 레벨(또는, 로우 레벨)을 가지는 펄스들을 가질 수 있다.
제3 프레임 구간(FRAME3)에서, 데이터 신호(DATA)는 일부 구간에서 유효한 값을 가질 수 있다. 이 경우, 표시 장치는 제2 모드에서 동작할 수 있다. 도 14를 참조하여 예를 들어, 타이밍 제어부(140)는 현지 프레임 데이터 및 이전 프레임 데이터를 비교하여, 정지 영상 또는 블랙 영상이 표시되는 영역을 결정할 수 있다.
데이터 신호(DATA)를 출력하는 출력 버퍼(1540)(또는, 소스 버퍼들(AMP1, AMP2, AMP3, AMP4))는 제2 프레임 구간(FRAME2)의 일부 구간에서만 동작하며, 이를 위해 출력 버퍼(1540)에 인가되는 바이어스(BIAS)(또는, 바이어스 전류)는 제13 시점(TP13)에서 하이 레벨로 다시 천이될 수 있다.
출력 버퍼(1540) 내 제1, 제3, 제5, 및 제7 스위치들(SW1, SW3, SW5, SW7)이 턴-온 되고, 소스 버퍼들(AMP1 내지 AMP4)을 통해 데이터 신호들이 출력단들(OT1 내지 OT4)을 통해 데이터 라인들에 출력될 수 있다.
이후, 제14 시점(TP14)에서 출력 버퍼(1540)에 인가되는 바이어스(BIAS)는 로우 레벨로 천이되며, 출력 버퍼(1540) 내 제2, 제4, 제6, 및 제8 스위치들(SW2, SW4, SW6, SW8)이 턴-온 되고, 하나의 파워 앰프(AMP_P)를 통해 공통 전압이 출력될 수 있다.
스캔 신호(SCAN)는, 표시 장치가 제2 모드로 동작함에 따라, 제3 프레임 구간(FAMRE3) 중 일부 구간에서 턴-온 전압 레벨(또는, 로우 레벨)을 가지는 펄스들을 가질 수 있다.
도 18은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1 및 도 18을 참조하면, 표시부(110_2)를 포함한다는 점을 제외하고, 표시 장치(100_1)는 도 1의 표시 장치(100)와 실질적으로 동일하거나 유사할 수 있다.
표시부(110_2)는 스캔선들(SL1a 내지 SLna, SL1b 내지 SLnb)을 포함할 수 있다. 스캔선들(SL1a 내지 SLna, SL1b 내지 SLnb)은 홀수 번째 스캔선들(SL1a 내지 SLna)(또는, 게이트 초기화 라인들, 제1 스캔선들) 및 짝수 번째 스캔선들(SL1b 내지 SLnb)(또는, 게이트 라인들, 제2 스캔선들)을 포함하고, 홀수 번째 스캔선들 (SL1a 내지 SLna) 중 하나와 짝수 번째 스캔선들(SL1b 내지 SLnb) 중 하나가 한 쌍을 이뤄 배치될 수 있다.
화소(PXL)는 제1 스캔선들(SL1a 내지 SLna) 중 하나와 제2 스캔선들(SL1b 내지 SLnb) 중 하나에 연결될 수 있다. 예를 들어, 화소(PXL)는 제j 홀수 번째 스캔선(SLja) 및 제j 짝수 번째 스캔선(SLjb)에 연결될 수 있다.
화소(PXL)는 도 3 및/또는 도 4에 도시된 화소 구조를 가지며, 도 3을 참조하여 예를 들면, 화소(PXL) 내 제2, 제3, 및 제7 트랜지스터들(T2, T3, T7) 각각의 게이트 전극은 제j 홀수 번째 스캔선(SLja)에 연결되고, 제4 트랜지스터(T4)의 게이트 전극은 제j 짝수 번째 스캔선(SLjb)에 연결될 수 있다.
도 19는 도 18의 표시 장치에 포함된 스캔 구동부의 다른 예를 나타내는 블록도이다.
스캔 구동부(120_1)는 초기화 스테이지들(ST1a 내지 ST4a) 및 스캔 스테이지들(ST1b 내지 ST2b)를 포함할 수 있다.
초기화 스테이지들(ST1a 내지 ST4a)의 연결 구성은 도 8을 참조하여 설명한 스테이지들(ST1 내지 ST4)의 연결 구성과 실질적으로 동일하거나 유사하므로 중복되는 설명은 반복하지 않기로 한다.
초기화 스테이지들(ST1a 내지 ST4a)은 제1 초기화 클럭 신호(GI_CLK1) 및 제2 초기화 클럭 신호(GI_CLK2)에 교번하여 연결되며, 홀수 번째 스캔 선들(SL1a 내지 SL4a)에 각각 연결될 수 있다.
유사하게, 스캔 스테이지들(ST1b 내지 ST4b)은 제1 스캔 클럭 신호(GW_CLK1) 및 제2 스캔 클럭 신호(GW_CLK2)에 교번하여 연결되며, 짝수 번째 스캔 선들(SL1b 내지 SL4b)에 각각 연결될 수 있다.
한편, 제1 초기화 스테이지(ST1a)는 개시 신호(FLM)를 캐리 신호로서 수신하고, 제1 초기화 신호(GI[1])를 출력할 수 있다. 제2 초기화 스테이지(ST2a) 및 제1 스캔 스테이지(ST1b)는 제1 초기화 신호(GI[1])를 캐리 신호로서 수신할 수 있다. 따라서, 동일한 행에 위치하는 초기화 스테이지 및 스캔 스테이지는 동기화되어, 동일 시점에 신호를 출력할 수 있다. 예를 들어, 제3 초기화 스테이지(ST3a)는 제2 스캔 스테이지(ST2b)와 동기화되어, 동일 시점에 제3 게이트 초기화 신호(GI[3]) 및 제2 게이트 신호(GW[2])를 출력할 수 있다.
초기화 스테이지들(ST1a 내지 ST4a) 및 스캔 스테이지들(ST1b 내지 ST4b) 각각은 도 9를 참조하여 설명한 제1 스테이지(ST1)와 실질적으로 동일하거나 유사하게 형성될 수 있다. 즉, 초기화 스테이지들(ST1a 내지 ST4a)은 제1 및 제2 초기화 클럭 신호들(GI_CLK1, GI_CLK2)에 기초하여 캐리 신호를 반주기만큼 시프팅하여 출력하며, 스캔 스테이지들(ST1b 내지 ST4b)도 제1 및 제2 스캔 클럭 신호들(GW_CLK1, GW_CLK2)에 기초하여 캐리 신호를 반주기만큼 시프팅하여 출력할 수 있다.
한편, 도 10에서, 초기화 클럭 신호들(GI_CLK1, GI_CLK2) 및 스캔 클럭 신호들(GW_CLK1, GW_CLK2)이 상호 분리된 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 예를 들어, 제1 초기화 클럭 신호(GI_CLK1)는 제1 스캔 클럭 신호(GW_CLK1)와 동일한 파형 및 동일한 위상을 가질 수도 있다.
스캔 구동부(120_1)는 초기화 스테이지들(ST1a 내지 ST4a) 및 스캔 스테이지들(ST1b 내지 ST4b)을 분리하여 포함함으로써, 표시 장치(100_1)는 표시 품질의 저하를 보다 완화시킬 수 있다.
도 2 및 도 12를 참조하여 예를 들면, 제1 마스킹 구간(P_MASK1)에서의 제2 클럭 신호(CLK2)에 대한 마스킹이 수행되고, 제5 스캔 신호(SCAN[5])가 스킵될 수 있다.
이 경우, 제5 스캔 신호(SCAN[5])를 현재 스캔 신호로서 수신하는 화소(PX)는 제4 스캔 신호(SCAN[4])를 이전 스캔 신호로서 수신할 수 있다. 턴-온 전압 레벨의 펄스를 가지는 제4 스캔 신호(SCAN[4])에 의해 제4 트랜지스터(T4)가 턴-온되고, 초기화 전원전압(Vint)이 제3 노드(N3)에 전달되고, 또한, 스토리지 커패시터(Cst)에 저장될 수 있다. 이후, 제5 스캔 신호(SCAN[5])가 턴-오프 전압 레벨을 가지므로, 스토리지 커패시터(Cst)에는 데이터 전압이 제공되지 않고, 화소(PX)는 스토리지 커패시터(Cst)에 저장된 초기화 전원전압(Vint)에 대응하여 발광할 수 있다. 화소(PX)가 정상적인 데이터 전압에 대응하여 발광하도록 하기 위해서는, 클럭 신호들에 대한 마스킹 동작시, 게이트 초기화 신호 및 게이트 신호가 모두 스킵시켜야 한다.
본 발명의 실시예들에 따른 스캔 구동부(120_1)는 초기화 스테이지들(ST1a 내지 ST4a) 및 스캔 스테이지들(ST1b 내지 ST4b)을 분리하여 포함함으로써, 게이트 초기화 신호 및 게이트 신호를 상호 독립적으로 스킵시킬 수 있고, 이에 따라, 화소(PX)가 정상적으로 동작하거나 발광할 수 있다.
도 20은 도 19의 스캔 구동부의 동작을 설명하는 파형도이다.
도 20을 참조하면, 제1 및 제2 초기화 클럭 신호들(GI_CLK1, GI_CLK2)는 도 12를 참조하여 설명한 제1 및 제2 클럭 신호들(CLK1, CLK2)와 실질적으로 동일하고, 또한, 제1 및 제2 스캔 클럭 신호들(GW_CLK1, GW_CLK2)는 도 12를 참조하여 설명한 제1 및 제2 클럭 신호들(CLK1, CLK2)와 실질적으로 동일할 수 있다.
제4 마스킹 구간(P_GI)에서, 제1 초기화 클럭 신호(GI_CLK1)의 펄스가 마스킹 될 수 있다.
이 경우, 제k-1 게이트 초기화 신호(GI[k-1])가 턴-온 전압 레벨의 펄스를 가지더라도, 제k 게이트 초기화 신호(GI[k])는 턴-오프 전압 레벨을 가질 수 있다. 따라서, 제k 게이트 초기화 신호(GI[k])를 수신하는 화소의 초기화가 수행되지 않고, 해당 화소는 이전 프레임 구간에서 기록된 데이터 신호를 가질 수 있다.
이후, 제5 마스킹 구간(P_GW)에서, 제2 스캔 클럭 신호(GW_CLK2)의 펄스가 마스킹 될 수 있다.
이 경우, 제k-1 게이트 신호(GW[k-1])가 턴-온 전압 레벨의 펄스를 가지더라도, 제k 게이트 신호(GW[k])는 턴-오프 전압 레벨을 가질 수 있다. 따라서, 제k 게이트 신호(GW[k])를 수신하는 화소에 데이터 신호의 기록이 수행되지 않고, 해당 화소는 이전 프레임 구간에서 기록된 데이터 신호를 가질 수 있다.
이후, 발광 제어 신호가 인가되는 경우, 해당 화소는 이전 프레임 구간에서 기록된 데이터 신호에 기초하여 발광할 수 있다. 즉, 초기화 전압(Vint)과 같이 원하지 않는 데이터 신호를 가지고 화소가 발광하여 표시 품질이 저하되는 현상이 해소될 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치 101: 제1 입력 단자
102: 제2 입력 단자 103: 제3 입력 단자
104: 출력 단자 110: 표시부
120: 스캔 구동부 130: 데이터 구동부
140: 타이밍 제어부 150: 발광 구동부
1410: 영역 결정부 1420: 클럭 신호 생성부
1510: 쉬프트 레지스터 1520: 래치
1530: 디코더 1540: 출력 버퍼
1550: 감마 전압 생성부 1560: 공통 버퍼
SST1: 제1 노드 제어부 SST2: 제2 노드 제어부
SST3: 버퍼부 ST_MASK: 마스킹부
ST1, ST2, ST3, ST4: 제1 내지 제4 스테이지들
ST1a, ST2a, ST3a, ST4a: 제1 내지 제4 초기화 스테이지들
ST1b, ST2b, ST3b: 제1 내지 제3 스캔 스테이지들

Claims (20)

  1. 클럭 신호, 개시 신호 및 영상 데이터를 생성하는 타이밍 제어부;
    상기 개시 신호에 응답하여 상기 클럭 신호를 스캔 신호로서 순차적으로 출력하는 복수의 스테이지들을 구비하는 스캔 구동부;
    상기 영상 데이터에 기초하여 데이터 신호를 생성하는 데이터 구동부; 및
    상기 스캔 신호에 응답하여 상기 데이터 신호에 대응하는 휘도로 발광하는 화소들을 구비하는 표시부를 포함하고,
    하나의 프레임 구간에 포함되고 상호 이격된 제1 구간, 제2 구간, 및 제3 구간에서, 상기 타이밍 제어부는 상기 클럭 신호를 각각 마스킹하며,
    상기 클럭 신호는 제1 클럭 신호 및 제2 클럭 신호를 포함하고,
    상기 타이밍 제어부는, 상기 프레임 구간 중 상기 제1 구간에서 상기 제2 클럭 신호를 마스킹하고, 상기 제1 클럭 신호를 마스킹하지 않는, 표시 장치.
  2. 제1 항에 있어서, 상기 복수의 스테이지들 각각은, 캐리 신호에 응답하여 상기 클럭 신호를 상기 스캔 신호로서 출력하며,
    상기 복수의 스테이지들 중 제1 스테이지는 상기 개시 신호를 상기 캐리 신호로서 수신하고,
    상기 복수의 스테이지들 중 상기 제1 스테이지를 제외한 나머지 스테이지들은 이전 스테이지의 스캔 신호를 상기 캐리 신호로서 수신하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 클럭 신호는 펄스 파형을 가지며,
    상기 제2 클럭 신호는 상기 제1 클럭 신호가 반 주기만큼 시프트된 신호인, 표시 장치.
  4. 제3 항에 있어서, 상기 복수의 스테이지들 중 상기 제1 스테이지는 상기 제2 클럭 신호를 상기 스캔 신호로서 출력하며,
    상기 복수의 스테이지들 중 상기 제1 스테이지에 인접한 제2 스테이지는 상기 제1 클럭 신호를 상기 스캔 신호로서 출력하는, 표시 장치.
  5. 삭제
  6. 삭제
  7. 제3 항에 있어서, 상기 제2 클럭 신호는 제1 시점 및 제2 시점 사이에서 제1 전압 레벨의 펄스를 가지고, 제3 시점 및 제4 시점에서 상기 제1 전압 레벨과 다른 제2 전압 레벨로 유지되며,
    상기 제1 시점, 상기 제2 시점, 상기 제3 시점, 및 상기 제4 시점은 상기 제2 클럭 신호의 반 주기만큼 순차적으로 이격되고,
    상기 제3 시점 및 상기 제4 시점은 상기 제1 구간에 포함되는, 표시 장치.
  8. 제7 항에 있어서, 상기 제1 클럭 신호는 상기 제2 시점 및 상기 제3 시점 사이에서 상기 제1 전압 레벨의 펄스를 가지고,
    상기 제4 시점 및 제5 시점 사이에서 상기 제1 전압 레벨의 펄스를 가지며,
    상기 제5 시점은 상기 제4 시점으로부터 상기 제1 클럭 신호의 반주기만큼 이격된, 표시 장치.
  9. 제3 항에 있어서, 상기 제1 구간은 상기 복수의 스테이지들 중 적어도 하나의 스테이지에 대응하는, 표시 장치.
  10. 제9 항에 있어서, 상기 제1 구간은 상기 제1 클럭 신호의 상기 주기보다 작은, 표시 장치.
  11. 제3 항에 있어서, 상기 타이밍 제어부는 상기 제2 구간에서 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 각각 마스킹하는, 표시 장치.
  12. 제11 항에 있어서, 상기 제2 구간은 상기 제1 클럭 신호의 상기 주기보다 큰, 표시 장치.
  13. 제3 항에 있어서, 상기 제2 구간 및 상기 제3 구간 사이에서, 상기 제1 클럭 신호 및 상기 제2 클럭 신호 각각은 적어도 하나의 펄스를 가지는, 표시 장치.
  14. 제3 항에 있어서, 상기 타이밍 제어부는 상기 제3 구간에서 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 각각 마스킹하는, 표시 장치.
  15. 제14 항에 있어서, 상기 제3 구간은 상기 제1 클럭 신호의 상기 주기보다 큰, 표시 장치.
  16. 제1 항에 있어서, 상기 타이밍 제어부는 제1 모드에서 상기 클럭 신호의 펄스들을 출력하며,
    상기 타이밍 제어부는 제2 모드에서 상기 클럭 신호의 펄스들 중 적어도 하나를 상기 제1 구간, 상기 제2 구간, 및 상기 제3 구간에서 각각 마스킹하며,
    상기 타이밍 제어부는, 주기적으로 상기 제1 모드 및 상기 제2 모드간에 모드 전환을 수행하는, 표시 장치.
  17. 제16 항에 있어서, 상기 화소들 각각은,
    발광 소자;
    제1 전원과 연결되는 제1 전극, 제1 노드에 연결되는 제2 전극, 제2 노드에 연결되는 게이트 전극, 및 공통 제어 전압이 인가되는 바디를 포함하는 제1 트랜지스터;
    상기 스캔 신호에 응답하여 상기 데이터 신호들 중 대응되는 데이터 신호를 상기 제2 노드에 전달하는 제2 트랜지스터;
    상기 제1 노드를 상기 발광 소자와 연결하는 제3 트랜지스터를 포함하는, 표시 장치.
  18. 제17 항에 있어서, 상기 제1 모드에서 제1 전압 레벨을 가지는 상기 공통 제어 전압이 상기 화소들에 인가되고,
    상기 제2 모드에서 상기 제1 전압 레벨과 다른 제2 전압 레벨을 가지는 상기 공통 제어 전압이 상기 화소들 중 일부에 인가되는, 표시 장치.
  19. 제17 항에 있어서, 상기 표시부는 상호 구분된 제1 화소 영역 및 제2 화소 영역을 포함하며,
    상기 화소들 중 상기 제1 화소 영역에 제공되는 제1 화소들 각각은 제1 공통 제어 라인에 연결되어 상기 공통 제어 전압을 수신하고,
    상기 화소들 중 상기 제2 화소 영역에 제공되는 제2 화소들 각각은 제2 공통 제어 라인에 연결되어 상기 공통 제어 전압을 수신하는, 표시 장치.
  20. 제1 클럭 신호, 제2 클럭 신호, 개시 신호 및 영상 데이터를 생성하는 타이밍 제어부;
    복수의 스테이지들을 포함하는 스캔 구동부로서, 스테이지들 각각은 상기 제1 클럭 신호에 기초하여 상기 개시 신호에 대응하는 제1 스캔 신호를 출력하고, 상기 제2 클럭 신호에 기초하여 상기 제1 스캔 신호에 대응하는 제2 스캔 신호를 순차적으로 출력하는, 스캔 구동부;
    상기 영상 데이터에 기초하여 데이터 신호를 생성하는 데이터 구동부; 및
    화소들을 포함하는 표시부로서, 상기 화소들 각각은 상기 제1 스캔 신호에 기초하여 초기화되고, 상기 제2 스캔 신호에 응답하여 상기 데이터 신호에 대응하는 휘도로 발광하는, 표시부를 포함하고,
    상기 타이밍 제어부는 하나의 프레임 구간에 포함된 제1 구간에서, 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 순차적으로 마스킹하는, 표시 장치.
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