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KR102624612B1 - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치 및 그것의 동작 방법 Download PDF

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KR102624612B1
KR102624612B1 KR1020160152130A KR20160152130A KR102624612B1 KR 102624612 B1 KR102624612 B1 KR 102624612B1 KR 1020160152130 A KR1020160152130 A KR 1020160152130A KR 20160152130 A KR20160152130 A KR 20160152130A KR 102624612 B1 KR102624612 B1 KR 102624612B1
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Abstract

본 기술은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다. 본 기술에 따른 향상된 신뢰성을 갖는 반도체 메모리 장치는 더미 워드 라인들과 연결된 더미 셀들 및 노멀 워드 라인들과 연결된 노멀 메모리 셀들을 각각 포함하는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 소거 동작을 수행하는 주변 회로 및 상기 소거 동작 시, 상기 더미 워드 라인들 및 노멀 워드 라인들에 프리 프로그램 전압 펄스를 인가하고, 상기 선택된 메모리 블록의 공통 소스 라인에 소거 전압이 인가되는 동안 상기 더미 셀들의 프로그램 속도에 따라 상기 더미 워드 라인들에 인가되는 더미 워드 라인 전압을 각각 제어하도록 상기 주변 회로를 제어하는 제어 로직를 포함한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 향상된 신뢰성을 갖는 반도체 메모리 장치 및 그것의 동작 방법을 제공하기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 더미 워드 라인들과 연결된 더미 셀들 및 노멀 워드 라인들과 연결된 노멀 메모리 셀들을 각각 포함하는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 소거 동작을 수행하는 주변 회로 및 상기 소거 동작 시, 상기 더미 워드 라인들 및 노멀 워드 라인들에 프리 프로그램 전압 펄스를 인가하고, 상기 선택된 메모리 블록의 공통 소스 라인에 소거 전압이 인가되는 동안 상기 더미 셀들의 프로그램 속도에 따라 상기 더미 워드 라인들에 인가되는 더미 워드 라인 전압을 각각 제어하도록 상기 주변 회로를 제어하는 제어 로직를 포함한다.
본 발명의 일 실시 예에 따른 더미 워드 라인들과 연결된 더미 셀들 및 노멀 워드 라인들과 연결된 노멀 메모리 셀들을 각각 포함하는 복수의 메모리 블록들을 포함하는 반도체 메모리 장치의 동작 방법은, 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 연결된 더미 워드 라인들 및 노멀 워드 라인들에 프리 프로그램 전압 펄스를 인가하는 단계 및 상기 선택된 메모리 블록의 공통 소스 라인에 소거 전압이 인가되는 동안 상기 더미 셀들의 프로그램 속도에 따라 상기 더미 워드 라인들에 인가되는 더미 워드 라인 전압을 각각 제어하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 향상된 신뢰성을 갖는 반도체 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 반도체 메모리 장치의 구조를 나타낸 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들 중 어느 하나를 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들 중 어느 하나의 다른 실시 예를 보여주는 회로도이다.
도 6은 종래 반도체 메모리 장치의 소거 동작을 설명하기 위한 순서도이다.
도 7은 도 6의 소거 동작에 따른 메모리 셀들의 문턱 전압 분포의 변화를 설명하기 위한 도면이다.
도 8은 도 6의 소프트 프로그램 시 더미 워드라인들에 인가되는 전압을 설명하기 이한 도면이다.
도 9는 도 8의 소프트 프로그램 동작에 따른 더미 셀들의 문턱 전압 분포의 변화를 설명하기 위한 도면이다.
도 10는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 11은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작방법에서 더미 워드 라인들에 인가되는 전압 파형의 일 실시 예를 설명하기 위한 도면이다.
도 12은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작방법에서 더미 워드 라인들에 인가되는 전압 파형의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작방법에서 더미 워드 라인들에 인가되는 전압 파형의 다른 실시 예를 설명하기 위한 도면이다.
도 14은 도 10에 따른 반도체 메모리 장치의 동작 방법을 보다 상세하게 설명하기 위한 순서도이다.
도 15은 도 2의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 16은 도 15의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 17는 도 16을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(50)은 반도체 메모리 장치(100)와 컨트롤러(200)를 포함할 수 있다.
반도체 메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 반도체 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
반도체 메모리 장치(100)은 컨트롤러(200)로부터 채널(CH)을 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
컨트롤러(200)는 프로그램 동작, 읽기 동작 또는 소거 동작 등을 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드, 어드레스 및 데이터를 채널(CH)을 통해 반도체 메모리 장치(100)에 제공할 것이다. 읽기 동작 시, 컨트롤러(200)는 읽기 커맨드 및 어드레스를 채널(CH)을 통해 반도체 메모리 장치(100)에 제공할 것이다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드 및 어드레스를 채널(CH)을 통해 반도체 메모리 장치(100)에 제공할 것이다.
반도체 메모리 장치(100)는 소거 동작 제어부(101)를 포함할 수 있다.
반도체 메모리 장치(100)는 소거 동작 제어부(101)의 동작에 따라 반도체 메모리 장치(100)에 포함된 메모리 셀들에 저장된 데이터를 소거할 수 있다. 메모리 셀들에 저장된 데이터를 소거하는 소거 동작은 메모리 블록 단위로 수행될 수 있다.
구체적으로 소거 동작 시, 반도체 메모리 장치(100)는 컨트롤러(200)로부터 소거 커맨드 및 소거할 메모리 블록의 어드레스를 입력 받을 것이다. 반도체 메모리 장치(100)는 수신된 어드레스에 대응되는 메모리 블록을 선택하고, 선택된 메모리 블록을 소거하기 위한 소거 동작을 수행할 수 있다.
소거 동작 제어부(101)는 소거 동작이 수행되는 동안 반도체 메모리 장치(100)의 메모리 셀들에 인가될 전압의 레벨, 전압 인가 시간 등을 제어할 수 있다. 구체적으로, 소거 동작이 수행되는 동안 메모리 셀들에 인가될 전압의 레벨, 전압 인가 시간 등에 관한 정보는 반도체 메모리 장치(100)에 사전에 저장되어 있을 수 있다. 소거 동작 제어부(101)는 기 설정된 메모리 셀들에 인가될 전압의 레벨이다 전압 인가 시간에 따라 소거 동작이 수행되도록 반도체 메모리 장치(100)를 제어할 수 있다.
본 발명의 실시 예에 따른 소거 방법에 대해서는 후술하는 도 6 내지 도 14에 대한 설명에서 보다 상세하게 설명한다.
한편, 도면에는 도시되지 않았으나, 실시 예로서 컨트롤러(200)는 램(Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)와 같은 구성 요소들을 포함할 수 있다.
램은 프로세싱 유닛의 동작 메모리, 반도체 메모리 장치(100) 및 호스트 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.
프로세싱 유닛은 컨트롤러(200)의 제반 동작을 제어한다. 프로세싱 유닛은 반도체 메모리 장치(100)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세싱 유닛은 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 실시 예에서 프로세싱 유닛은 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세싱 유닛은 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세싱 유닛은 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛은 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 반도체 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세싱 유닛은 리드 동작 시 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛은 디랜더마이징 시드를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다. 실시 예로서, 프로세싱 유닛은 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
호스트 인터페이스는 호스트 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 실시 예로서, 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성된다.
메모리 인터페이스는 반도체 메모리 장치(100)과 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
도 2는 도 1의 반도체 메모리 장치의 구조를 나타낸 블록도이다.
도 2를 참조하면, 반도체 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다. 실시 예에서, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
반도체 메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(100)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 발생기(122)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
읽기 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 읽기 전압을 인가하고, 비선택된 워드 라인들에 읽기 전압보다 높은 패스 전압을 인가할 것이다.
실시 예에서, 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 반도체 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드 라인들에 접지 전압을 인가할 수 있다.
실시 예에서, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(122)에서 생성된 내부 전원 전압은 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 전압 발생기(122)는 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 발생기(122)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
예를 들면, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(100)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직 (130)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
읽기 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 데이터 입출력 회로(124)로 출력한다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 읽기 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 외부 컨트롤러로 출력한다.
제어 로직(130)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)에 연결될 수 있다. 제어 로직(130)은 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 소거 동작을 수행함에 있어서, 선택된 메모리 블록을 소거 한 뒤, 메모리 블록에 포함된 노멀 메모리 셀들의 문턱 전압 분포를 좁히거나, 더미 메모리 셀들의 문턱 전압을 상승시키기 위한 소프트 프로그램을 수행할 수 있다.
본 발명의 일 실시 예에 따르면, 제어 로직(130)은 소프트 프로그램을 수행하지 않고, 소거 동작을 수행하기 전에 선택된 메모리 블록에 포함된 메모리 셀들에 대한 프리 프로그램 동작을 수행한 뒤, 선택된 메모리 블록을 소거할 수 있다. 이 때, 제어 로직(130)은 소거 동작 수행 중, 접지 전압이 인가되는 더미 워드 라인들에 일정 시간이 경과한 뒤에 소거 금지 전압을 인가하여, 더미 셀들의 문턱 전압을 제어할 수 있다.
제어 로직(130)은 소거 동작 제어부(101)를 더 포함할 수 있다. 소거 동작 제어부(101)는 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1 내지 BLKz) 중 선택된 메모리 블록에 대한 소거 동작을 제어할 수 있다.
소거 동작 제어부(101)는 소거 동작시 선택된 메모리 블록에 연결된 행 라인들 또는 비트 라인들에 인가되는 전압을 제어할 수 있다.
본 발명의 실시 예에 따르면 소거 동작 제어부(101)는 프리 프로그램 동작을 수행한다. 소거 동작 제어부(101)는 선택된 메모리 블록에 연결된 워드 라인들에 프리 프로그램 전압 펄스를 인가할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다.
실시 예에서, 소거 동작 제어부(101)는 프리 프로그램 동작을 수행한 뒤에, 소거 동작을 수행할 수 있다. 소거 동작 제어부(101)는 소거 동작시 공통 소스 라인에 소거 전압(Verase)을 인가하도록 주변 회로(120)를 제어할 수 있다. 이 때, 소거 동작 제어부(101)는 선택된 메모리 블록과 연결된 노멀 워드 라인과 더미 워드 라인들에 소거 허용 전압(예: 접지 전압)이 인가되도록 주변 회로(120)를 제어할 수 있다. 워드 라인에 접지 전압이 인가되는 동안 메모리 셀들과 더미 셀들이 소거될 것이다. 즉, 메모리 셀들과 더미 셀들의 문턱 전압이 소거 상태(E)의 문턱전압에 도달하도록 감소할 것이다.
소거 동작 제어부(101)는 공통 소스 라인에 소거 전압(Verase)이 인가되는 동안 더미 메모리 셀들이 소거되는 정도를 제어할 수 있다. 구체적으로 소거 동작 제어부(101)는 공통 소스 라인의 전압이 증가하는 구간에서 기 설정된 기준 시간이 경과하면, 더미 워드 라인들에 소거 금지 전압(Verase_pass)을 인가할 수 있다. 즉, 소거 허용 전압이 인가되고 나서, 일정한 시간이 경과한 뒤에, 더미 워드 라인들에 소거 금지 전압(Verase_pass)이 인가되면, 더미 셀들의 문턱 전압은 더 이상 감소하지 않을 것이다.
이하에서는 하나의 메모리 블록에 총 x개의(제1 내지 제x 더미 셀) 더미 셀들이 포함된 경우를 가정하여 설명한다. 복수의 더미 셀들의 프로그램 속도는 서로 상이할 수 있다. 예를 들어, 공통 소스 라인과 거리가 가까운 더미 셀들의 프로그램 속도는 공통 소스 라인과 거리가 먼 더미 셀들 보다 빨리 프로그램 될 수 있다. 또는 더미 셀들의 프로그램 속도는 선택 트랜지스터들과의 인접 여부에 따라 상이할 수도 있다. 또는 수직 구조로 적층된 메모리 셀 어레이 구조에서는 채널의 두께에 따라 프로그램 속도가 상이할 수 있다.
본 명세서에서는 제1 더미 셀의 프로그램 속도가 제2 더미 셀보다 빠르고, 제2 더미 셀의 프로그램 속도가 제3 더미 셀보다 빠르며, 제x 더미 셀의 프로그램 속도가 제x-1 더미셀의 프로그램 속도보다 빠른 경우를 가정하여 설명한다.
제1 내지 제x 더미 셀들의 게이트들은 각각 제1 더미 워드 라인 내지 제x 더미 워드라인이 연결된다. 제1 내지 제x 더미 셀들의 문턱전압은 제1 더미 워드 라인 내지 제x 더미 워드라인에 인가되는 더미 워드 라인 전압에 따라 제어될 수 있다.
실시 예에서, 소거 동작 제어부(101)는 더미 셀들 간의 프로그램 속도 차이에 따라 더미 워드 라인들에 소거 금지 전압(Verase_pass)을 인가하는 타이밍을 서로 상이하게 제어할 수 있다. 구체적으로, 소거 동작 제어부(101)는 선택된 메모리 블록에 포함된 복수의 더미 셀들 중에서 프로그램 속도가 상대적으로 빠른 더미 셀에 연결되는 더미 워드 라인으로부터 프로그램 속도가 상대적으로 느린 더미 셀에 연결되는 더미 워드 라인에 이르기까지 순차적으로 소거 금지 전압(Verase_pass)이 인가되도록 각각의 더미 워드 라인 전압을 제어할 수 있다.
예를 들어, 소거 동작 제어부(101)는 더미 워드 라인들에 소거 허용 전압(접지 전압)이 인가된 뒤 제1 기준 시간이 경과하면, 프로그램 속도가 가장 빠른 제1 더미 셀에 연결되는 더미 워드 라인에 소거 금지 전압(Verase_pass)을 인가할 수 있다. 소거 동작 제어부(101)는 더미 워드 라인들에 소거 허용 전압(접지 전압)이 인가된 뒤 제1 기준 시간보다 긴 제2 기준 시간이 경과하면, 프로그램 속도가 다음으로 빠른 제2 더미 셀에 연결되는 더미 워드 라인에 소거 금지 전압(Verase_pass)을 인가할 수 있다. 소거 동작 제어부(101)는 더미 워드 라인들에 소거 허용 전압(접지 전압)이 인가된 뒤, 제x-1 기준 시간보다 긴 제x 기준 시간이 경과하면, 프로그램 속도가 가장 느린 제x 더미 셀에 연결되는 더미 워드 라인에 소거 금지 전압(Verase_pass)을 인가할 수 있다.
소거 동작 제어부(101)는 더미 셀들의 프로그램 속도 차이에 따라 소거 금지 전압(Verase_pass)을 인가하는 타이밍을 제어하기 위해 각 더미 셀의 프로그램 속도 정보, 더미 셀들 간의 프로그램 속도 차이 정보 또는 각 더미 셀의 프로그램 속도 차이에 따라 각 더미 워드 라인에 소거 금지 전압이 인가되는 타이밍 정보를 저장하는 별도의 레지스터를 포함할 수 있다. 또는 실시 예에서, 각 더미 셀의 프로그램 속도 정보, 더미 셀들 간의 프로그램 속도 차이 정보 또는 각 더미 셀의 프로그램 속도 차이에 따라 각 더미 워드 라인에 소거 금지 전압이 인가되는 타이밍 정보는 메모리 셀 어레이(110)의 일부 영역에(예: 캠영역(CAM)) 저장되어 있을 수 있다. 소거 동작 제어부(101)는 각 더미 셀의 프로그램 속도 정보, 더미 셀들 간의 프로그램 속도 차이 정보 또는 각 더미 셀의 프로그램 속도 차이에 따라 각 더미 워드 라인에 소거 금지 전압이 인가되는 타이밍 정보를 기초로 각각의 더미 워드 라인에 소거 금지 전압(Verase_pass)이 인가되는 타이밍을 제어할 수 있다. 이를 통해 소거 동작 제어부(101)는 더미 셀들의 문턱 전압들을 각각 제어할 수 있다.
본 발명의 다른 실시 예에 따르면, 소거 동작 제어부(101)는 공통 소스 라인에 소거 전압(Verase)이 인가될 때, 노멀 워드 라인들에는 접지 전압을 인가하고, 더미 워드 라인들에는 더미 셀들의 프로그램 속도에 따라 서로 다른 레벨을 갖는 소거 허용 전압을 인가할 수 있다.
구체적으로, 소거 동작 제어부(101)는 선택된 메모리 블록에 포함된 복수의 더미 셀들 중에서 프로그램 속도가 상대적으로 빠른 더미 셀에 연결되는 더미 워드 라인에는 접지 전압보다 높은 전압 레벨의 소거 허용 전압을 인가하고, 프로그램 속도가 상대적으로 느린 더미 셀에 연결되는 더미 워드 라인에는 접지 전압보다 낮은 전압 레벨을 갖는 소거 허용 전압을 인가할 수 있다.
소거 동작 제어부(101)는 각 더미 워드 라인에 서로 다른 레벨의 소거 허용 전압을 인가한 뒤, 기 설정된 기준 시간이 경과하면, 각 더미 워드 라인에 소거 금지 전압(Verase_pass)이 인가되도록 주변 회로(120)를 제어할 수 있다.
예를 들어, 소거 동작 제어부(101)는 공통 소스 라인에 소거 전압(Verase)이 인가되면, 프로그램 속도가 가장 빠른 제1 더미 셀에 연결되는 제1 더미 워드 라인에 접지 전압보다 높은 전압 레벨을 갖는 제1 소거 허용 전압(V1)을 인가하고, 프로그램 속도가 다음으로 빠른 제2 더미 셀에 연결되는 제2 더미 워드 라인에 제1 소거 허용 전압(V1) 보다 낮은 전압 레벨의 제2 소거 허용 전압(V2)을 인가하고, 프로그램 속도가 가장 느린 제x 더미 셀에 연결되는 더미 워드 라인에 제x-1 소거 허용 전압(Vx-1)보다 낮은 전압 레벨의 제x 소거 허용 전압(Vx)을 인가할 수 있다. 이때, 소거 동작 제어부(101)는 노멀 워드 라인들에는 메모리 셀들의 소거를 위해 접지 전압을 인가할 수 있다. 실시 예에서, 더미 워드 라인에 인가되는 소거 허용 전압들은 0V보다 낮은 음의 전압 레벨을 가질 수 있다.
소거 동작 제어부(101)는 워드 라인들에 소거 허용 전압이 인가되고 난 뒤, 기준 시간이 경과하면, 더미 워드 라인들에 소거 금지 전압(Verase_pass)을 인가할 수 있다.
소거 동작 제어부(101)는 더미 셀들의 프로그램 속도 차이에 따라 각 더미 워드 라인에 인가할 소거 허용 전압의 레벨을 제어하기 위해 각 더미 셀의 프로그램 속도 정보, 더미 셀들 간의 프로그램 속도 정보 또는 각 더미 셀의 프로그램 속도 차이에 따라 각 더미 워드 라인에 인가할 소거 허용 전압의 레벨 정보를 저장하는 별도의 레지스터를 포함할 수 있다. 또는 각 더미 셀의 프로그램 속도 정보, 더미 셀들 간의 프로그램 속도 정보 또는 각 더미 셀의 프로그램 속도 차이에 따라 각 더미 워드 라인에 인가할 소거 허용 전압의 레벨 정보는 메모리 셀 어레이(110)의 일부 영역에(예: 캠영역(CAM)) 저장되어 있을 수 있다. 소거 동작 제어부(101)는 각 더미 셀의 프로그램 속도 정보, 더미 셀들 간의 프로그램 속도 정보 또는 각 더미 셀의 프로그램 속도 차이에 따라 각 더미 워드 라인에 인가할 소거 허용 전압의 레벨 정보를 기초로 각각의 더미 워드 라인에 인가할 소거 허용 전압의 레벨을 제어할 수 있다. 이를 통해 소거 동작 제어부(101)는 더미 셀들의 문턱 전압들을 각각 제어할 수 있다.
본 발명의 다른 실시 예에 따르면, 소거 동작 제어부(101)는 더미 워드 라인들에는 더미 셀들의 프로그램 속도에 따라 서로 다른 레벨을 갖는 소거 허용 전압을 인가한 뒤, 각 더미 워드 라인에 소거 금지 전압(Verase_pass)을 인가하는 타이밍을 제어할 수도 있다.
예를 들어, 소거 동작 제어부(101)는 더미 워드 라인들에 서로 다른 레벨을 갖는 소거 허용 전압들이 인가된 뒤 제1 기준 시간이 경과하면, 프로그램 속도가 가장 빠른 제1 더미 셀에 연결되는 더미 워드 라인에 소거 금지 전압(Verase_pass)을 인가할 수 있다. 소거 동작 제어부(101)는 더미 워드 라인들에 서로 다른 레벨을 갖는 소거 허용 전압들이 인가된 뒤 제1 기준 시간보다 긴 제2 기준 시간이 경과하면, 프로그램 속도가 다음으로 빠른 제2 더미 셀에 연결되는 더미 워드 라인에 소거 금지 전압(Verase_pass)을 인가할 수 있다. 소거 동작 제어부(101)는 더미 워드 라인들에 서로 다른 레벨을 갖는 소거 허용 전압들이 인가된 뒤, 제x-1 기준 시간보다 긴 제x 기준 시간이 경과하면, 프로그램 속도가 가장 느린 제x 더미 셀에 연결되는 더미 워드 라인에 소거 금지 전압(Verase_pass)을 인가할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 보여주는 회로도이다.
도 4를 참조하면 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 적어도 하나의 소스 측 더미 메모리 셀(SDC1, SDC2), 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 적어도 하나의 드레인 측 더미 메모리 셀(DDC1, DDC2), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST), 더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2) 및 노멀 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST), 더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2) 및 노멀 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다.
각 셀 스트링(each cell string)의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 소스 측 더미 메모리 셀들(SDC1, SDC2) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결된다. 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
각 셀 스트링에 2개의 소스 측 더미 메모리 셀들(SDC1, SDC2)이 제공될 수 있다. 하지만, 이는 예시적인 것으로서 각 셀 스트링에 3개 이상의 소스 측 더미 메모리 셀들이 제공될 수 있음이 이해될 것이다. 각 셀 스트링의 소스 측 더미 메모리 셀들(SDC1, SDC2)은 소스 선택 트랜지스터(SST)과 노멀 메모리 셀들(MC1~MCp) 사이에 직렬 연결된다. 각 셀 스트링의 제 1 소스 측 더미 메모리 셀(SDC1)의 게이트는 제 1 소스 측 더미 워드 라인(SDWL1)에 연결된다. 제 2 소스 측 더미 메모리 셀(SDC2)의 게이트는 제 2 소스 측 더미 워드 라인(SDWL2)에 연결된다.
각 셀 스트링의 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)은 소스 측 더미 메모리 셀들(SDC1, SDC2)과 드레인 측 더미 메모리 셀들(DDC1, DDC2) 사이에 연결된다.
제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 노멀 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 노멀 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 노멀 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 측 더미 메모리 셀들(SDC1, SDC2)과 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 노멀 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 측 더미 메모리 셀들(DDC1, DDC2) 사이에서 직렬 연결된다. 제 1 내지 제 p 노멀 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 노멀 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 노멀 워드 라인들(WL1~WLn)에 연결된다.
제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)에 데이터가 저장될 수 있다. 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)에 저장된 데이터는 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 읽어질 수 있다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링에 2개의 드레인 측 더미 메모리 셀들(DDC1, DDC2)이 제공된다. 하지만, 이는 예시적인 것으로서 각 셀 스트링에 3개 이상의 드레인 측 더미 메모리 셀들이 제공될 수 있음이 이해될 것이다. 각 셀 스트링들의 드레인 측 더미 메모리 셀들(DDC1, DDC2)은 드레인 선택 트랜지스터(DST)와 노멀 메모리 셀들(MCp+1~MCn) 사이에 직렬 연결된다. 각 셀 스트링의 제 1 드레인 측 더미 메모리 셀(DDC1)의 게이트는 제 1 드레인 측 더미 워드 라인(DDWL1)에 연결된다. 각 셀 스트링의 제 2 드레인 측 더미 메모리 셀(DDC2)의 게이트는 제 2 드레인 측 더미 워드 라인(DDL2)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 드레인 측 더미 메모리 셀들(DDC1, DDC2) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2)은 해당 셀 스트링의 전압 또는 전류를 안정적으로 제어하기 위해 제공된다. 예를 들면, 소스 측 더미 메모리 셀들(SDC1, SDC2)은 소스 선택 트랜지스터(SST)와 노멀 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 예를 들면, 드레인 측 더미 메모리 셀들(DDC1, DDC2)은 드레인 선택 트랜지스터(DST)와 노멀 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLK1)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLK1)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLK1)의 크기는 감소하는 반면 메모리 블록(BLK1)에 대한 동작의 신뢰성은 저하된다.
더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2)을 효율적으로 제어하기 위해, 더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2)이 원하는 문턱 전압을 갖는 것이 요구된다. 메모리 블록(BLK1)에 대한 소거 동작 이전에, 더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2) 중 전부 혹은 일부에 대한 프리 프로그램 동작들이 수행될 수 있다. 프리 프로그램 동작이 수행된 뒤에 소거 동작이 수행될 때, 더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2)의 문턱 전압은 각각의 더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2)에 연결된 더미 워드 라인들(SDWL1, SDWL2, DDWL1, DDWL2)에 인가되는 전압을 제어함으로써 더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2)은 원하는 문턱 전압을 갖게 될 것이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 5를 참조하면 제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 적어도 하나의 소스 측 더미 메모리 셀(SDC1, SDC2), 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn), 적어도 하나의 드레인 측 더미 메모리 셀(DDC1, DDC2), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 소스 측 더미 메모리 셀들(SDC1, SDC2) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들(예를 들면, CS11'~CS1m')의 소스 선택 트랜지스터들은 동일한 소스 선택 라인(예를 들면, SSL1)에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다.
각 셀 스트링의 소스 측 더미 메모리 셀들(SDC1, SDC2)은 소스 선택 트랜지스터(SST)와 노멀 메모리 셀들(MC1~MCn) 사이에서 직렬 연결된다. 동일한 높이의 소스 측 더미 메모리 셀들은 동일한 소스 측 더미 워드 라인에 연결된다. 제 1 및 제 2 소스 측 더미 메모리 셀들(SDC1, SDC2)의 게이트들은 각각 제 1 및 제 2 소스 측 더미 워드 라인들(SDWL1, SDWL2)에 연결된다.
각 셀 스트링의 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)은 소스 측 더미 메모리 셀들(SDC1, SDC2)과 드레인 측 더미 메모리 셀들(DDC1, DDC2) 사이에서 직렬 연결된다. 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 노멀 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 측 더미 메모리 셀들(DDC1, DDC2)은 드레인 선택 트랜지스터(DST)와 노멀 메모리 셀들(MC1~MCn) 사이에서 직렬 연결된다. 동일한 높이의 드레인 측 더미 메모리 셀들은 동일한 소스 측 더미 워드 라인에 연결된다. 제 1 및 제 2 드레인 측 더미 메모리 셀들(DDC1, DDC2)은 각각 제 1 및 제 2 드레인 더미 워드 라인들(DDWL1, DDWL2)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 드레인 측 더미 메모리 셀들(DDC1, DDC2) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLK1')은 도 4의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
이하, 설명의 편의를 위해 도 5의 메모리 블록(BLK1)을 중심으로 본 발명의 실시 예가 설명된다.
도 6은 종래 반도체 메모리 장치의 소거 동작을 설명하기 위한 순서도이다.
도 6을 참조하면, 종래의 반도체 메모리 장치의 소거 동작은 소거 단계와 소프트 프로그램 수행 단계로 구분될 수 있다.
601 단계에서, 반도체 메모리 장치는 선택된 메모리 블록을 소거할 수 있다. 반도체 메모리 장치는 소거 동작이 수행되는 동안 소거 전압(Verase)을 생성하고, 생성된 소거 전압(Verase)을 공통 소스 라인(CSL)에 인가한다(Source Bias). 이때 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)는 플로팅 상태가 되도록 제어한다.
선택된 메모리 블록의 로컬 워드라인들에는 소거 허용 전압(예: 접지전압)이 인가될 수 있다. 이후, 채널(Channel)의 전위 레벨은 공통 소스 라인(CSL)의 전위 레벨에 따라 상승하게 되고, 채널(Channel)의 전위 레벨에 따라 플로팅 상태의 다수의 소스 선택 트랜지스터들 및 드레인 선택 트랜지스터들에 연결된 소스 선택 라인들 및 드레인 선택 라인들은 커플링 현상에 의해 전위 레벨이 상승할 수 있다.
상승한 채널(Channel)의 전위 레벨에 의해 메모리 셀들에 저장된 데이터들이 소거된다. 즉, FN 터널링 현상에 의해 메모리 셀들의 전하 저장층에 저장된 전자들이 채널(Channel)의 전위에 의해 디트랩된다. 이를 좀 더 상세하게 설명하면, 상승한 채널(Channel)의 전위 레벨과 그라운드 레벨을 갖는 로컬 워드라인들의 전위 레벨 차이에 따라 메모리 셀들의 전하 저장층에 저장된 전자들이 채널(Channel)로 빠져나가 디트랩되거나, 채널(Channel)에서 발생한 핫 홀(hot hole)이 메모리 셀들의 전하 저장층으로 유입되어 전하 저장층에 저장된 전자들이 디트랩된다. 이때 로컬워드 라인들은 그라운드 레벨을 유지하거나, 플로팅 상태에서 그라운드 레벨로 변경될 수 있다.
소거 동작에 의해 메모리 셀들의 데이터가 소거된 후 공통 소스 라인(CSL)에 인가되던 소거 전압(Verase)을 차단하고, 공통 소스 라인(CSL)의 전위를 디스차지한다.
소거 동작에서 공통소스라인(CSL)에 높은 전압 레벨을 갖는 소거 전압(Verase)이 인가되면, 소스 선택 트랜지스터는 플로팅 상태에 있으므로, 소스 쪽과의 전압차이로 인해 게이트 유기 전류(GIDL: Gate Induce Drain Leakage)가 발생하고, 핫홀이 발생되어 채널(Channel) 방향으로 유입되어 채널(Channel)의 전위가 상승한다. 이때 비트라인은 플로팅 상태를 유지한다.
603 단계에서, 반도체 메모리 장치는 선택된 메모리 블록에 포함된 더미 셀들에 대한 소프트 프로그램을 수행한다. 더미 셀들은 셀 스트링의 전압 또는 전류를 안정적으로 제어하기 위해 제공된다. 예를 들면, 소스 측 더미 셀들은 소스 선택 트랜지스터(SST)와 노멀 메모리 셀들 사이의 전계(electric field)를 감소시키기 위해 제공된다. 예를 들면, 드레인 측 더미 셀들은 드레인 선택 트랜지스터(DST)와 노멀 메모리 셀들 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 셀들이 제공될수록, 메모리 블록에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록의 크기는 감소하는 반면 메모리 블록에 대한 동작의 신뢰성은 저하될 수 있다. 더미 셀들을 효율적으로 제어하기 위해, 더미 셀들이 원하는 문턱 전압을 갖는 것이 요구된다. 소프트 프로그램은 더미 셀들의 문턱 전압을 조절하기 위해 소거 동작 이후에 수행되는 더미 셀들에 대한 프로그램 동작일 수 있다.
도 7은 도 6의 소거 동작에 따른 메모리 셀들의 문턱 전압 분포의 변화를 설명하기 위한 도면이다.
도 7을 참조하면, 더미 셀들은 소거 단계를 통해 소거 상태(E)의 문턱 전압을 갖는다. 더미 셀들의 문턱 전압을 조절하기 위해서 소프트 프로그램 동작(Soft PGM on Chip; SOC)이 수행되면 더미 셀들의 문턱전압은 소거 상태(E) 보다 다소 높은 전압 레벨을 갖도록 프로그램 될 것이다.
도 8은 도 6의 소프트 프로그램 시 더미 워드라인들에 인가되는 전압을 설명하기 이한 도면이다.
도 9는 도 8의 소프트 프로그램 동작에 따른 더미 셀들의 문턱 전압 분포의 변화를 설명하기 위한 도면이다.
도 8을 참조하면, 소프트 프로그램 단계에서 더미 셀들이 연결된 더미 워드 라인(DWL)들에는 소프트 프로그램 전압 펄스와 검증 전압이 반복되어 인가될 수 있다. 즉, 더미 셀들의 문턱전압이 설정된 문턱 전압에 도달할 때까지 소프트 프로그램 전압 펄스의 인가동작과 검증 동작이 반복적으로 수행될 수 있다.
메모리 블록에는 복수의 더미 셀들이 포함될 수 있다. 또한 각 더미 셀들은 그 프로그램 속도가 상이할 수 있다. 더미 셀들의 프로그램 속도는 더미셀들의 위치에 따라 결정될 수 있다. 예를 들어, 공통 소스 라인과 거리가 가까운 더미 셀들의 프로그램 속도는 공통 소스 라인과 거리가 먼 더미 셀들 보다 빨리 프로그램 될 수 있다. 또는 더미 셀들의 프로그램 속도는 선택 트랜지스터들과의 인접 여부에 따라 상이할 수도 있다. 또는 수직 구조로 적층된 메모리 셀 어레이 구조에서는 채널의 두께에 따라 더미 셀들의 프로그램 속도가 상이할 수 있다.
종래의 소프트 프로그램 동작에서는 모든 더미 셀들에 동일한 소프트 프로그램 전압 펄스가 인가될 수 있다.
도 9를 참조하면, 더미 셀들의 프로그램 속도가 서로 상이하기 때문에, 동일한 소프트 프로그램 펄스를 이용한 소프트 프로그램 동작이 수행되면, 더미 셀들의 문턱 전압 분포는 일관되지 않고, 서로 상이한 문턱전압 분포를 가질 수 있다. 이는 더미 셀들의 프로그램 속도 차이를 고려하지 않고, 동일한 소프트 프로그램 전압을 더미 워드 라인들에 인가하기 때문이다.
또한, 더미 셀들의 문턱 전압 분포를 형성하기 위해 수행되는 소프트 프로그램의 수행으로 인해 메모리 셀들의 소거 동작에 소요되는 시간이 증가되는 문제가 있다.
본 발명의 실시 예에서는 이러한 문제점들을 해소하기 위해, 소프트 프로그램을 수행하지 않고, 선택된 메모리 블록을 소거하기 전에 프리 프로그램을 수행하고, 소거 단계에서 더미 셀들의 문턱전압을 제어하는 반도체 메모리 장치 및 그 동작 방법을 제안한다.
도 10는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 10을 참조하면, 1001 단계에서, 반도체 메모리 장치는 선택된 메모리 블록에 프리 프로그램을 수행할 수 있다. 이를 위해 반도체 메모리 장치는 선택된 메모리 블록에 연결된 워드 라인들에 프리 프로그램 펄스를 인가할 수 있다. 실시 예에서 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 반도체 메모리 장치는 프리 프로그램 동작에서 검증 동작을 수행하지 않을 수 있다. 실시 예에서, 프리 프로그램 동작시 인가되는 프리 프로그램 펄스는 도 8의 실시 예에 따른 소프트 프로그램 동작시 인가되는 소프트 프로그램 펄스의 레벨과 같을 수 있다.
1003 단계에서, 반도체 메모리 장치는 선택된 메모리 블록을 소거한다. 본 발명의 실시 예에 따르면, 반도체 메모리 장치는 선택된 메모리 블록을 소거할 때, 더미 셀들의 소거 정도를 제어하여 더미 셀들의 문턱 전압을 제어할 수 있다. 실시 예에서, 반도체 메모리 장치는 더미 셀들의 프로그램 속도 차이에 따라 각 더미 셀의 문턱 전압을 개별적으로 제어할 수 있다.
본 발명의 실시 예에 따라 각 더미 셀의 문턱 전압을 개별적으로 제어하는 방법에 대해서는 후술하는 도 11 내지 도 14에 대한 설명에서 보다 상세하게 설명한다.
도 11은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법에서 더미 워드 라인들에 인가되는 전압 파형의 일 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 동작 방법은 프리 프로그램 단계(①)와 소거 단계(②)로 구분될 수 있다.
프리 프로그램 단계(①)은 t0 ~ t1에 수행되고, 소거 단계(②)는 t1~t2에 수행된다.
t0~t1에 선택된 메모리 블록에 연결된 워드 라인들에 프리 프로그램 전압 펄스(Pre-PGM)이 인가될 수 있다. 구체적으로 노멀 메모리 셀들이 연결된 노멀 워드 라인들(Main WLx)과 더미 셀들이 연결된 더미 워드 라인들(Dummy WL0 내지 Dummy WLx)에 프리 프로그램 전압 펄스(Pre-PGM)가 인가된다. 실시 예에서, 프리 프로그램 전압 펄스(Pre-PGM)의 전압 레벨은 도 8을 참조하여 설명된 소프트 프로그램 동작에서 인가되는 소프트 프로그램 전압 펄스의 레벨과 같을 수 있다. 프리 프로그램 전압 펄스(Pre-PGM)가 인가되면, 노멀 메모리 셀들과 더미 셀들의 문턱전압이 상승할 수 있다.
t1에서 공통 소스 라인과 연결되는 노드(MTSRC)에 소거 전압이 인가된다(Verase). 소거 전압의 인가로 공통 소스 라인과 연결되는 노드(MTSRC)의 전압은 소거 전압(Verase)로 상승된다.
t1에서 노멀 워드 라인들(Main WLx)과 더미 셀들이 연결된 더미 워드 라인들(Dummy WL0 내지 Dummy WLx)에는 소거 허용 전압(0V)이 인가될 수 있다.
t1~t2 구간에서 공통 소스 라인과 연결되는 노드(MTSRC)의 전압이 증가하는 구간에서 더미 워드 라인들에 임의의 시점에서 소거 금지 전압(Verase_pass)이 인가될 수 있다.
본 발명의 실시 예에 따르면, 더미 셀들 간의 프로그램 속도 차이에 따라 더미 워드 라인들에 소거 금지 전압(Verase_pass)이 인가하는 타이밍이 서로 상이하게 제어된다.
반도체 메모리 장치는 더미 워드 라인들에 소거 허용 전압(0V)이 인가된 뒤 제1 기준 시간(tref1)이 경과하면, 프로그램 속도가 가장 빠른 더미 워드 라인(Dummy WL0)에 소거 금지 전압(Verase_pass)을 인가할 수 있다. 반도체 메모리 장치는 더미 워드 라인들에 소거 허용 전압(0V)이 인가된 뒤 제1 기준 시간(tref)보다 긴 제2 기준 시간(tref)이 경과하면, 프로그램 속도가 다음으로 빠른 더미 워드 라인(Dummy WL1)에 소거 금지 전압(Verase_pass)을 인가할 수 있다. 즉, 반도체 메모리 장치는 선택된 메모리 블록에 포함된 복수의 더미 셀들 중에서 프로그램 속도가 상대적으로 빠른 더미 셀에 연결되는 더미 워드 라인(Dummy WL0)으로부터 프로그램 속도가 상대적으로 느린 더미 셀에 연결되는 더미 워드 라인(Dummy WLx)에 이르기까지 순차적으로 소거 금지 전압(Verase_pass)이 인가되도록 각각의 더미 워드 라인 전압을 제어할 수 있다. 이를 통해 더미 셀들의 문턱전압분포는 동일하게 형성될 수 있다.
t2에서 반도체 메모리 장치는 공통 소스 라인이 연결된 노드(MTSRC)에 인가되던 소거 전압(Verase)을 차단하고, 공통 소스 라인의 전위를 디스차지한다.
도 12은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작방법에서 더미 워드 라인들에 인가되는 전압 파형의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 본 발명의 다른 실시 예에 따른 반도체 메모리 동작 방법은 프리 프로그램 단계(①)와 소거 단계(②)로 구분될 수 있다.
프리 프로그램 단계(①)은 t0 ~ t1에 수행되고, 소거 단계(②)는 t1~t2에 수행된다.
t0~t1에 선택된 메모리 블록에 연결된 워드 라인들에 프리 프로그램 전압 펄스(Pre-PGM)이 인가될 수 있다. 구체적으로 노멀 메모리 셀들이 연결된 노멀 워드 라인들(Main WLx)과 더미 셀들이 연결된 더미 워드 라인들(Dummy WL0 내지 Dummy WLx)에 프리 프로그램 전압 펄스(Pre-PGM)가 인가된다. 실시 예에서, 프리 프로그램 전압 펄스(Pre-PGM)의 전압 레벨은 도 8을 참조하여 설명된 소프트 프로그램 동작에서 인가되는 소프트 프로그램 전압 펄스의 레벨과 같을 수 있다. 프리 프로그램 전압 펄스(Pre-PGM)가 인가되면, 노멀 메모리 셀들과 더미 셀들의 문턱전압이 상승할 수 있다.
t1에서 공통 소스 라인과 연결되는 노드(MTSRC)에 소거 전압이 인가된다(Verase). 소거 전압의 인가로 공통 소스 라인과 연결되는 노드(MTSRC)의 전압은 소거 전압(Verase)로 상승된다.
본 발명의 다른 실시 예에 따르면, 반도체 메모리 장치는 선택된 메모리 블록에 포함된 복수의 더미 셀들 중에서 프로그램 속도가 상대적으로 빠른 더미 셀에 연결되는 더미 워드 라인에는 접지 전압보다 높은 전압 레벨의 소거 허용 전압을 인가하고, 프로그램 속도가 상대적으로 느린 더미 셀에 연결되는 더미 워드 라인에는 접지 전압보다 낮은 전압 레벨을 갖는 소거 허용 전압을 인가할 수 있다.
구체적으로, t1에서 노멀 워드 라인들(Main WLx)에는 0V가 인가되고, 더미 셀들이 연결된 더미 워드 라인들(Dummy WL0 내지 Dummy WLx)에는 서로 다른 전압 레벨을 갖는 소거 허용 전압(V1 내지 Vx)들이 각각 인가될 수 있다.
예를 들어, 반도체 메모리 장치는 공통 소스 라인과 연결되는 노드(MTSRC)에 소거 전압(Verase)이 인가되면, 프로그램 속도가 가장 빠른 더미 셀에 연결되는 더미 워드 라인(Dummy WL0)에 접지 전압보다 높은 전압 레벨을 갖는 제1 소거 허용 전압(V1)을 인가하고, 프로그램 속도가 다음으로 빠른 더미 셀에 연결되는 더미 워드 라인(Dummy WL1)에 제1 소거 허용 전압(V1) 보다 낮은 전압 레벨의 제2 소거 허용 전압(V2)을 인가하고, 프로그램 속도가 가장 느린 더미 셀에 연결되는 더미 워드 라인(Dummy WLx)에 가장 낮은 전압 레벨의 제x 소거 허용 전압(Vx)을 인가할 수 있다. 실시 예에서, 더미 워드 라인에 인가되는 소거 허용 전압들은 0V보다 낮은 음의 전압 레벨을 가질 수 있다.
t1~t2 구간에서 공통 소스 라인과 연결되는 노드(MTSRC)의 전압이 증가하는 구간에서 더미 워드 라인들(Dummy WL0 내지 Dummy WLx)에 서로 다른 전압 레벨을 갖는 소거 허용 전압(V1 내지 Vx)들이 각각 인가된 뒤 기준 시간(tref)이 경과하면, 더미 워드 라인들(Dummy WL0 내지 Dummy WLx)에 소거 금지 전압(Verase_pass)이 인가될 수 있다. 도 12의 실시 예에서는 더미 워드 라인들(Dummy WL0 내지 Dummy WLx)에 소거 금지 전압(Verase_pass)을 인가하는 기준 시간(tref)는 동일하게 제어하되, 공통 소스 라인과 연결되는 노드(MTSRC)의 전압이 증가하는 구간에서 더미 워드 라인들(Dummy WL0 내지 Dummy WLx)에 서로 다른 전압 레벨을 갖는 소거 허용 전압(V1 내지 Vx)들이 각각 인가함으로써 더미 셀들의 문턱전압분포는 동일하게 형성될 수 있다.
t2에서 반도체 메모리 장치는 공통 소스 라인이 연결된 노드(MTSRC)에 인가되던 소거 전압(Verase)을 차단하고, 공통 소스 라인의 전위를 디스차지한다.
도 13은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작방법에서 더미 워드 라인들에 인가되는 전압 파형의 다른 실시 예를 설명하기 위한 도면이다.
도 13의 실시 예는 도 11의 실시 예와 도 12의 실시 예를 동시에 적용한 것이다.
도 13을 참조하면, 본 발명의 다른 실시 예에 따른 반도체 메모리 동작 방법은 프리 프로그램 단계(①)와 소거 단계(②)로 구분될 수 있다.
프리 프로그램 단계(①)은 t0 ~ t1에 수행되고, 소거 단계(②)는 t1~t2에 수행된다.
t0~t1에 선택된 메모리 블록에 연결된 워드 라인들에 프리 프로그램 전압 펄스(Pre-PGM)이 인가될 수 있다. 구체적으로 노멀 메모리 셀들이 연결된 노멀 워드 라인들(Main WLx)과 더미 셀들이 연결된 더미 워드 라인들(Dummy WL0 내지 Dummy WLx)에 프리 프로그램 전압 펄스(Pre-PGM)가 인가된다. 실시 예에서, 프리 프로그램 전압 펄스(Pre-PGM)의 전압 레벨은 도 8을 참조하여 설명된 소프트 프로그램 동작에서 인가되는 소프트 프로그램 전압 펄스의 레벨과 같을 수 있다. 프리 프로그램 전압 펄스(Pre-PGM)가 인가되면, 노멀 메모리 셀들과 더미 셀들의 문턱전압이 상승할 수 있다.
t1에서 공통 소스 라인과 연결되는 노드(MTSRC)에 소거 전압이 인가된다(Verase). 소거 전압의 인가로 공통 소스 라인과 연결되는 노드(MTSRC)의 전압은 소거 전압(Verase)로 상승된다.
t1에서 노멀 워드 라인들(Main WLx)에는 0V가 인가되고, 더미 셀들이 연결된 더미 워드 라인들(Dummy WL0 내지 Dummy WLx)에는 서로 다른 전압 레벨을 갖는 소거 허용 전압(V1 내지 Vx)들이 각각 인가될 수 있다.
반도체 메모리 장치는 공통 소스 라인과 연결되는 노드(MTSRC)에 소거 전압(Verase)이 인가되면, 프로그램 속도가 가장 빠른 더미 셀에 연결되는 더미 워드 라인(Dummy WL0)에 접지 전압보다 높은 전압 레벨을 갖는 제1 소거 허용 전압(V1)을 인가하고, 프로그램 속도가 다음으로 빠른 더미 셀에 연결되는 더미 워드 라인(Dummy WL1)에 제1 소거 허용 전압(V1) 보다 낮은 전압 레벨의 제2 소거 허용 전압(V2)을 인가하고, 프로그램 속도가 가장 느린 더미 셀에 연결되는 더미 워드 라인(Dummy WLx)에 가장 낮은 전압 레벨의 제x 소거 허용 전압(Vx)을 인가할 수 있다. 실시 예에서, 더미 워드 라인에 인가되는 소거 허용 전압들은 0V보다 낮은 음의 전압 레벨을 가질 수 있다.
반도체 메모리 장치는 더미 워드 라인들에 서로 다른 전압 레벨을 갖는 소거 허용 전압(V1 내지 Vx)이 인가된 뒤 제1 기준 시간(tref1)이 경과하면, 프로그램 속도가 가장 빠른 더미 워드 라인(Dummy WL0)에 소거 금지 전압(Verase_pass)을 인가할 수 있다. 반도체 메모리 장치는 더미 워드 라인들에 서로 다른 전압 레벨을 갖는 소거 허용 전압(V1 내지 Vx)이 인가된 뒤 제1 기준 시간(tref)보다 긴 제2 기준 시간(tref)이 경과하면, 프로그램 속도가 다음으로 빠른 더미 워드 라인(Dummy WL1)에 소거 금지 전압(Verase_pass)을 인가할 수 있다. 즉, 반도체 메모리 장치는 선택된 메모리 블록에 포함된 복수의 더미 셀들 중에서 프로그램 속도가 상대적으로 빠른 더미 셀에 연결되는 더미 워드 라인(Dummy WL0)으로부터 프로그램 속도가 상대적으로 느린 더미 셀에 연결되는 더미 워드 라인(Dummy WLx)에 이르기까지 순차적으로 소거 금지 전압(Verase_pass)이 인가되도록 각각의 더미 워드 라인 전압을 제어할 수 있다.
도 11 내지 도 13의 실시 예에 따라 반도체 메모리 장치는 더미 워드 라인에 인가할 소거 허용 전압의 레벨 또는 각각의 더미 워드 라인에 소거 금지 전압(Verase_pass)이 인가되는 타이밍 중 적어도 어느 하나를 제어함으로써 더미 셀들의 문턱 전압들을 각각 제어할 수 있다.
도 14은 도 10에 따른 반도체 메모리 장치의 동작 방법을 보다 상세하게 설명하기 위한 순서도이다.
도 14를 참조하면, 1401 단계에서, 반도체 메모리 장치는 선택된 메모리 블록에 포함된 워드 라인들에 프리 프로그램 전압 펄스를 인가할 수 있다. 실시 예에서 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 반도체 메모리 장치는 프리 프로그램 동작에서 검증 동작을 수행하지 않을 수 있다. 실시 예에서, 프리 프로그램 동작시 인가되는 프리 프로그램 펄스는 도 8의 실시 예에 따른 소프트 프로그램 동작시 인가되는 소프트 프로그램 펄스의 레벨과 같을 수 있다.
1403 단계에서, 반도체 메모리 장치는 소스 라인에 소거 전압이 인가되는 동안 더미 셀들의 프로그램 속도에 따라 각각의 더미 워드 라인에 인가되는 더미 워드 라인 전압을 제어할 수 있다. 구체적으로, 반도체 메모리 장치는 공통 소스 라인에 소거 전압(Verase)을 인가한다. 이 때, 반도체 메모리 장치는 선택된 메모리 블록과 연결된 노멀 워드 라인과 더미 워드 라인들에 소거 허용 전압(예: 접지 전압)이 인가할 수 있다. 반도체 메모리 장치는 공통 소스 라인에 소거 전압(Verase)이 인가되는 동안 더미 메모리 셀들이 소거되는 정도를 제어할 수 있다. 반도체 메모리 장치는 공통 소스 라인의 전압이 증가하는 구간에서 기 설정된 기준 시간이 경과하면, 더미 워드 라인들에 소거 금지 전압(Verase_pass)을 인가할 수 있다. 즉, 소거 허용 전압이 인가되고 나서, 일정한 시간이 경과한 뒤에, 더미 워드 라인들에 소거 금지 전압(Verase_pass)이 인가되면, 더미 셀들의 문턱 전압은 더 이상 감소하지 않을 것이다.
반도체 메모리 장치는 더미 셀들 간의 프로그램 속도 차이에 따라 더미 워드 라인들에 소거 금지 전압(Verase_pass)을 인가하는 타이밍을 서로 상이하게 제어할 수 있다. 반도체 메모리 장치는 선택된 메모리 블록에 포함된 복수의 더미 셀들 중에서 프로그램 속도가 상대적으로 빠른 더미 셀에 연결되는 더미 워드 라인으로부터 프로그램 속도가 상대적으로 느린 더미 셀에 연결되는 더미 워드 라인에 이르기까지 순차적으로 소거 금지 전압(Verase_pass)이 인가되도록 각각의 더미 워드 라인 전압을 제어할 수 있다.
예를 들어, 반도체 메모리 장치는 더미 워드 라인들에 소거 허용 전압(접지 전압)이 인가된 뒤 제1 기준 시간이 경과하면, 프로그램 속도가 가장 빠른 제1 더미 셀에 연결되는 더미 워드 라인에 소거 금지 전압(Verase_pass)을 인가할 수 있다. 반도체 메모리 장치는 더미 워드 라인들에 소거 허용 전압(접지 전압)이 인가된 뒤 제1 기준 시간보다 긴 제2 기준 시간이 경과하면, 프로그램 속도가 다음으로 빠른 제2 더미 셀에 연결되는 더미 워드 라인에 소거 금지 전압(Verase_pass)을 인가할 수 있다. 반도체 메모리 장치는 더미 워드 라인들에 소거 허용 전압(접지 전압)이 인가된 뒤, 제x-1 기준 시간보다 긴 제x 기준 시간이 경과하면, 프로그램 속도가 가장 느린 제x 더미 셀에 연결되는 더미 워드 라인에 소거 금지 전압(Verase_pass)을 인가할 수 있다.
본 발명의 일 실시 예에서, 반도체 메모리 장치는 공통 소스 라인에 소거 전압(Verase)이 인가될 때, 노멀 워드 라인들에는 접지 전압을 인가하고, 더미 워드 라인들에는 더미 셀들의 프로그램 속도에 따라 서로 다른 레벨을 갖는 소거 허용 전압을 인가할 수 있다. 구체적으로, 반도체 메모리 장치는 선택된 메모리 블록에 포함된 복수의 더미 셀들 중에서 프로그램 속도가 상대적으로 빠른 더미 셀에 연결되는 더미 워드 라인에는 접지 전압보다 높은 전압 레벨의 소거 허용 전압을 인가하고, 프로그램 속도가 상대적으로 느린 더미 셀에 연결되는 더미 워드 라인에는 접지 전압보다 낮은 전압 레벨을 갖는 소거 허용 전압을 인가할 수 있다. 반도체 메모리 장치는 각 더미 워드 라인에 서로 다른 레벨의 소거 허용 전압을 인가한 뒤, 기 설정된 기준 시간이 경과하면, 각 더미 워드 라인에 소거 금지 전압(Verase_pass)이 인가할 수 있다.
예를 들어, 반도체 메모리 장치는 공통 소스 라인에 소거 전압(Verase)이 인가되면, 프로그램 속도가 가장 빠른 제1 더미 셀에 연결되는 제1 더미 워드 라인에 접지 전압보다 높은 전압 레벨을 갖는 제1 소거 허용 전압(V1)을 인가하고, 프로그램 속도가 다음으로 빠른 제2 더미 셀에 연결되는 제2 더미 워드 라인에 제1 소거 허용 전압(V1) 보다 낮은 전압 레벨의 제2 소거 허용 전압(V2)을 인가하고, 프로그램 속도가 가장 느린 제x 더미 셀에 연결되는 더미 워드 라인에 제x-1 소거 허용 전압(Vx-1)보다 낮은 전압 레벨의 제x 소거 허용 전압(Vx)을 인가할 수 있다. 이때, 반도체 메모리 장치는 노멀 워드 라인들에는 메모리 셀들의 소거를 위해 접지 전압을 인가할 수 있다. 실시 예에서, 더미 워드 라인에 인가되는 소거 허용 전압들은 0V보다 낮은 음의 전압 레벨을 가질 수 있다. 반도체 메모리 장치는 워드 라인들에 소거 허용 전압이 인가되고 난 뒤, 기준 시간이 경과하면, 더미 워드 라인들에 소거 금지 전압(Verase_pass)을 인가할 수 있다.
본 발명의 일 실시 예에서, 반도체 메모리 장치는 더미 워드 라인들에는 더미 셀들의 프로그램 속도에 따라 서로 다른 레벨을 갖는 소거 허용 전압을 인가한 뒤, 각 더미 워드 라인에 소거 금지 전압(Verase_pass)을 인가하는 타이밍을 제어할 수도 있다.
예를 들어, 반도체 메모리 장치는 더미 워드 라인들에 서로 다른 레벨을 갖는 소거 허용 전압들이 인가된 뒤 제1 기준 시간이 경과하면, 프로그램 속도가 가장 빠른 제1 더미 셀에 연결되는 더미 워드 라인에 소거 금지 전압(Verase_pass)을 인가할 수 있다. 반도체 메모리 장치는 더미 워드 라인들에 서로 다른 레벨을 갖는 소거 허용 전압들이 인가된 뒤 제1 기준 시간보다 긴 제2 기준 시간이 경과하면, 프로그램 속도가 다음으로 빠른 제2 더미 셀에 연결되는 더미 워드 라인에 소거 금지 전압(Verase_pass)을 인가할 수 있다. 반도체 메모리 장치는 더미 워드 라인들에 서로 다른 레벨을 갖는 소거 허용 전압들이 인가된 뒤, 제x-1 기준 시간보다 긴 제x 기준 시간이 경과하면, 프로그램 속도가 가장 느린 제x 더미 셀에 연결되는 더미 워드 라인에 소거 금지 전압(Verase_pass)을 인가할 수 있다.
도 15은 도 2의 반도체 메모리 장치를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 15를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1300) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(1300)는 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1300)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1300)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 버퍼 메모리 중 어느 하나로서 이용된다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1000)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1000)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세싱 유닛(1220)은 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 반도체 메모리 장치(1300)에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세싱 유닛(1220)은 리드 동작 시 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 디랜더마이징 시드를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세싱 유닛(1220)은 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1300)과 인터페이싱한다. 예를 들면, 메모리 인터페이스(1240)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 에러 정정 블록(1250)은 독출한 페이지 데이터에 대해 에러 정정 코드를 이용하여 오류를 정정할 수 있다. 에러 정정 블록(1250)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
읽기 동작 시, 에러 정정 블록(1250)은 독출된 페이지 데이터의 오류를 정정할 수 있다. 독출된 페이지 데이터에 정정 가능한 비트 수를 초과하는 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 정정 가능한 비트 수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다. 디코드의 성공은 해당 읽기 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 읽기 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 컨트롤러(1200)는 에러가 정정된 페이지 데이터를 호스트로 출력한다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(1300) 또는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1300) 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 16은 도 15의 메모리 시스템의 응용 예(2000)를 보여주는 블록도이다.
도 16을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 16에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 10을 참조하여 설명된 반도체 메모리 장치(1000) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 15를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 16에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 17은 도 16을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 17을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 17에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 17에서, 도 16을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 15를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 15 및 도 16을 참조하여 설명된 메모리 시스템(1000, 2000)들을 모두 포함하도록 구성될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 메모리 시스템
100: 반도체 메모리 장치
101: 소거 동작 제어부
200: 컨트롤러

Claims (19)

  1. 더미 워드 라인들과 연결된 더미 셀들 및 노멀 워드 라인들과 연결된 노멀 메모리 셀들을 각각 포함하는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 소거 동작을 수행하는 주변 회로; 및
    상기 소거 동작 시, 상기 더미 워드 라인들 및 노멀 워드 라인들에 프리 프로그램 전압 펄스를 인가하고, 상기 선택된 메모리 블록의 공통 소스 라인에 소거 전압이 인가되는 동안 상기 더미 셀들의 프로그램 속도에 따라 상기 더미 워드 라인들에 인가되는 더미 워드 라인 전압을 각각 제어하도록 상기 주변 회로를 제어하는 제어 로직;를 포함하고,
    상기 제어 로직은, 상기 공통 소스 라인에 소거 전압이 인가되는 동안, 상기 더미 워드 라인들 및 노멀 워드 라인들에 소거 허용 전압을 인가한 뒤, 상기 더미 셀들의 프로그램 속도에 따라 서로 다른 타이밍에 상기 더미 워드 라인들에 소거 금지 전압을 각각 인가하는 반도체 메모리 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 소거 허용 전압은,
    접지 전압인 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제어 로직은,
    상기 더미 셀들의 프로그램 속도 차이에 따라 상기 더미 워드 라인들에 상기 소거 금지 전압을 인가하는 타이밍 정보를 저장하는 소거 동작 제어부;를 포함하는 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제어 로직은,
    상기 더미 셀들 중에서 제1 더미 셀에 연결된 제1 더미 워드 라인에 상기 소거 허용 전압이 인가한 뒤, 제1 기준 시간이 경과하면 상기 제1 더미 워드 라인에 상기 소거 금지 전압을 인가하고, 상기 더미 셀들 중에서 제2 더미 셀에 연결된 제2 더미 워드 라인에 상기 소거 허용 전압이 인가한 뒤, 상기 제1 기준 시간보다 긴 제2 기준 시간이 경과하면 상기 제2 더미 워드 라인에 상기 소거 금지 전압을 인가하고,
    상기 제1 더미 셀의 프로그램 속도가 상기 제2 더미 셀의 프로그램 속도보다 빠른 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제어 로직은,
    상기 더미 워드 라인들에 서로 다른 레벨을 갖는 소거 허용 전압을 각각 인가한 뒤, 기준 시간이 경과하면, 상기 더미 워드 라인들에 소거 금지 전압을 인가하는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서, 상기 제어 로직은,
    상기 더미 워드 라인들에 서로 다른 레벨을 갖는 소거 허용 전압을 각각 인가하는 동안, 상기 노멀 워드 라인들에 접지 전압을 인가하는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서, 상기 제어 로직은,
    상기 더미 셀들 중에서 제1 더미 셀에 연결된 제1 더미 워드 라인에 제1 소거 허용 전압을 인가하고, 상기 더미 셀들 중에서 제2 더미 셀에 연결된 제2 더미 워드 라인에 상기 제1 소거 허용 전압 보다 낮은 전압 레벨을 갖는 제2 소거 허용 전압을 인가하고,
    상기 제1 더미 셀의 프로그램 속도가 상기 제2 더미 셀의 프로그램 속도보다 빠른 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서, 상기 제1 소거 허용 전압은,
    0V보다 높고 상기 소거 금지 전압보다 낮은 양의 전압 레벨을 갖는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서, 상기 제2 소거 허용 전압은,
    0보다 낮은 음의 전압 레벨을 갖는 반도체 메모리 장치.
  11. 더미 워드 라인들과 연결된 더미 셀들 및 노멀 워드 라인들과 연결된 노멀 메모리 셀들을 각각 포함하는 복수의 메모리 블록들을 포함하는 반도체 메모리 장치의 동작 방법에 있어서,
    상기 복수의 메모리 블록들 중 선택된 메모리 블록에 연결된 더미 워드 라인들 및 노멀 워드 라인들에 프리 프로그램 전압 펄스를 인가하는 단계; 및
    상기 선택된 메모리 블록의 공통 소스 라인에 소거 전압이 인가되는 동안 상기 더미 셀들의 프로그램 속도에 따라 상기 더미 워드 라인들에 인가되는 더미 워드 라인 전압을 각각 제어하는 단계;를 포함하고,
    상기 더미 워드 라인 전압을 각각 제어하는 단계는,
    상기 더미 워드 라인들 및 노멀 워드 라인들에 소거 허용 전압을 인가하는 단계; 및
    상기 더미 셀들의 프로그램 속도에 따라 서로 다른 타이밍에 상기 더미 워드 라인들에 소거 금지 전압을 각각 인가하는 단계;를 포함하는 반도체 메모리 장치의 동작 방법.
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 소거 허용 전압을 인가하는 단계는,
    상기 더미 워드 라인들 및 노멀 워드 라인들에 접지 전압을 인가하는 반도체 메모리 장치의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 더미 워드 라인들에 소거 금지 전압을 각각 인가하는 단계는,
    상기 더미 셀들 중에서 제1 더미 셀에 연결된 제1 더미 워드 라인에 상기 소거 허용 전압이 인가한 뒤, 제1 기준 시간이 경과하면 상기 제1 더미 워드 라인에 상기 소거 금지 전압을 인가하는 단계; 및
    상기 더미 셀들 중에서 제2 더미 셀에 연결된 제2 더미 워드 라인에 상기 소거 허용 전압이 인가한 뒤, 상기 제1 기준 시간보다 긴 제2 기준 시간이 경과하면 상기 제2 더미 워드 라인에 상기 소거 금지 전압을 인가하는 단계;를 포함하되,
    상기 제1 더미 셀의 프로그램 속도가 상기 제2 더미 셀의 프로그램 속도보다 빠른 반도체 메모리 장치의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 더미 워드 라인 전압을 각각 제어하는 단계는,
    상기 더미 워드 라인들에 서로 다른 레벨을 갖는 소거 허용 전압을 각각 인가하는 단계; 및
    상기 더미 워드 라인들에 서로 다른 레벨을 갖는 소거 허용 전압을 각각 인가한 뒤, 기준 시간이 경과하면, 상기 더미 워드 라인들에 소거 금지 전압을 인가하는 단계;를 포함하는 반도체 메모리 장치의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서,
    상기 더미 워드 라인들에 서로 다른 레벨을 갖는 소거 허용 전압을 각각 인가하는 동안, 상기 노멀 워드 라인들에 접지 전압을 인가하는 단계;를 더 포함하는 반도체 메모리 장치의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서, 상기 서로 다른 레벨을 갖는 소거 허용 전압을 각각 인가하는 단계는,
    상기 더미 셀들 중에서 제1 더미 셀에 연결된 제1 더미 워드 라인에 제1 소거 허용 전압을 인가하는 단계; 및
    상기 더미 셀들 중에서 제2 더미 셀에 연결된 제2 더미 워드 라인에 상기 제1 소거 허용 전압 보다 낮은 전압 레벨을 갖는 제2 소거 허용 전압을 인가하는 단계;를 포함하되,
    상기 제1 더미 셀의 프로그램 속도가 상기 제2 더미 셀의 프로그램 속도보다 빠른 반도체 메모리 장치의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서, 상기 제1 소거 허용 전압은,
    0V보다 높고 상기 소거 금지 전압보다 낮은 양의 전압 레벨을 갖는 반도체 메모리 장치의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서, 상기 제2 소거 허용 전압은,
    0보다 낮은 음의 전압 레벨을 갖는 반도체 메모리 장치의 동작 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11616941B2 (en) 2018-02-07 2023-03-28 Lockheed Martin Corporation Direct camera-to-display system
CN110689913B (zh) * 2018-07-05 2024-07-26 三星电子株式会社 非易失性存储器装置
KR102396743B1 (ko) * 2018-07-16 2022-05-12 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법
KR102611345B1 (ko) * 2018-07-31 2023-12-08 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
KR102701788B1 (ko) * 2018-09-28 2024-08-30 삼성전자주식회사 메모리 장치 및 이를 이용한 스토리지 시스템
KR102643666B1 (ko) * 2018-11-23 2024-03-06 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
KR102671195B1 (ko) * 2018-12-28 2024-06-03 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102723993B1 (ko) * 2019-02-27 2024-10-30 삼성전자주식회사 수직형 메모리 장치 및 이의 동작 방법
KR20200108713A (ko) * 2019-03-11 2020-09-21 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR102743810B1 (ko) 2019-06-10 2024-12-18 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 동작 방법
KR102735448B1 (ko) * 2020-01-07 2024-11-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102789117B1 (ko) * 2020-03-30 2025-04-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102804497B1 (ko) * 2020-05-26 2025-05-08 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20220099063A (ko) * 2021-01-05 2022-07-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
TWI870750B (zh) * 2022-12-29 2025-01-21 華邦電子股份有限公司 非揮發性記憶體及其操作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070159886A1 (en) 2006-01-09 2007-07-12 Sang-Gu Kang Flash memory device including a dummy cell
US20170062065A1 (en) 2015-08-25 2017-03-02 Young-Seop Shim Nonvolatile memory devices, methods of operating the same and solid state drives including the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100875538B1 (ko) * 2007-02-27 2008-12-26 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 및 소거 방법
KR101392431B1 (ko) 2007-08-14 2014-05-08 삼성전자주식회사 더미 셀을 갖는 플래시 메모리 장치 및 그것의 소거 방법
KR101422704B1 (ko) 2008-01-21 2014-07-25 삼성전자주식회사 소거 스트레스를 줄일 수 있는 전하 트랩형 플래시 메모리장치 그리고 그것의 프로그램 및 소거 방법
KR100965028B1 (ko) * 2008-07-10 2010-06-21 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 프로그램/소거 방법
KR20150060144A (ko) * 2013-11-26 2015-06-03 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070159886A1 (en) 2006-01-09 2007-07-12 Sang-Gu Kang Flash memory device including a dummy cell
US20120155184A1 (en) 2006-01-09 2012-06-21 Samsung Electronics Co., Ltd. Flash memory device having dummy cell
US20170062065A1 (en) 2015-08-25 2017-03-02 Young-Seop Shim Nonvolatile memory devices, methods of operating the same and solid state drives including the same

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