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KR102620595B1 - 소자분리막을 갖는 반도체 소자 및 그 제조 방법 - Google Patents

소자분리막을 갖는 반도체 소자 및 그 제조 방법 Download PDF

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KR102620595B1
KR102620595B1 KR1020180007813A KR20180007813A KR102620595B1 KR 102620595 B1 KR102620595 B1 KR 102620595B1 KR 1020180007813 A KR1020180007813 A KR 1020180007813A KR 20180007813 A KR20180007813 A KR 20180007813A KR 102620595 B1 KR102620595 B1 KR 102620595B1
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preliminary
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layer
device isolation
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석성대
이상훈
사다아키
오한수
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삼성전자주식회사
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Abstract

반도체 소자는, 기판 상에, 제1 방향으로 연장되며, 제2 방향을 따라 서로 이격되어 형성되되, 상기 제2 방향으로 가장 가까운 거리에 위치하는 한 쌍의 와이어 패턴; 상기 기판 상에, 상기 제2 방향을 따라 연장되며, 상기 와이어 패턴을 감싸는 게이트 전극; 및 상기 기판과 상기 게이트 전극 사이에, 상기 제1 방향을 따라 연장되며, 상기 제2 방향을 따라 이격되어 형성되되, 상기 한 쌍의 와이어 패턴과 제3 방향으로 오버랩되어 형성되는 제1 소자분리막을 포함할 수 있다.

Description

소자분리막을 갖는 반도체 소자 및 그 제조 방법 {SEMICONDUCTOR DEVICE INCLUDING INSULATING LAYERS AND METHOD OF MANUFACTURING THE SAME}
본 개시는 소자분리막을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
고용량, 고성능 및 고집적의 소자 구현을 위해 반도체 소자의 소형화에 대한 수요가 증가되고 있다. 증가되는 수요에 따라, 단위 면적당 반도체 소자의 집적도를 늘리기 위하여, 반도체 소자의 사이즈를 작게 하고 반도체 소자들 사이의 간격을 줄이는 연구가 진행되고 있다.
반도체 소자의 소형화를 달성하기 위해, 복수 개의 장방형의 얇은 채널들 및 이러한 채널들을 상하 좌우로 둘러싸게 형성되는 게이트를 포함하는 엠비씨펫(MBCFET: MultiBridge-Channel MOSFET)이 주목 받고 있다. 엠비씨펫의 성능을 향상시키기 위해서는 채널과 기판의 전기적인 분리가 필요하다.
본 개시의 실시예에 따른 과제는 기판과 채널을 전기적으로 분리하는 소자분리막을 갖는 반도체 소자를 제공하는데 있다.
본 개시의 실시예에 따른 과제는 기판과 채널을 전기적으로 분리하는 소자분리막을 갖는 반도체 소자 제조 방법을 제공하는데 있다.
본 개시의 실시예에 따른 반도체 소자 제조 방법은, 기판을 준비하는 단계; 상기 기판 상에, 상기 기판과 접하는 제1 희생층 패턴과, 상기 제1 희생층 패턴과 오버랩 되지 않는 오버행 부분을 포함하며 제1 예비 반도체 패턴과 제2 예비 반도체 패턴이 교대로 적층되는 예비 적층 구조체를 형성하되, 상기 예비 적층 구조체의 최하층을 상기 제2 예비 반도체 패턴으로 형성하는 단계; 상기 예비 적층 구조체의 최하층을 일부 식각하여 제2 희생층 패턴을 형성하고, 하면에서 상기 제1 예비 반도체 패턴이 노출되는 적층 구조체를 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 희생층 패턴과 상기 예비 적층 구조체를 형성하는 단계는, 상기 기판 상에, 제1 반도체층과 제2 반도체층이 교대로 적층되는 적층체를 형성하되, 상기 적층체의 최하층인 제1 희생층을 상기 제1 반도체층으로 형성하는 단계; 상기 적층체 상에, 제1 폭을 가지는 맨드릴 패턴과 상기 맨드릴 패턴의 측벽 상에 형성되는 스페이서 패턴을 포함하는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 마스크로 하고 상기 제1 희생층을 식각 정지막으로 하여, 상기 적층체를 식각하여 상기 예비 적층 구조체 사이에 배치되는 제1 예비 트렌치를 형성하는 단계; 상기 제1 예비 트렌치 내에 제1 라이너를 형성하는 단계; 상기 제1 라이너를 이방성 식각하여, 상기 제1 예비 트렌치를 리세스 하여 제1 트렌치와 제1 예비 희생층 패턴을 형성하는 단계; 상기 제1 트렌치를 통해 상기 제1 예비 희생층 패턴의 측면을 식각하여, 상기 기판과 상기 오버행 부분의 사이에 개재되는 빈 공간을 가지는 리세스된 제1 트렌치를 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 희생층 패턴과 상기 제2 희생층 패턴은 상기 제1 폭 보다 상대적으로 좁은 제2 폭을 가질 수 있다.
일 실시예에 따르면, 상기 리세스된 제1 트렌치를 채우는 제1 소자분리막을 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 맨드릴 패턴을 제거하여 상기 스페이서 패턴 사이에 상기 적층 구조체의 상면을 노출시키는 제2 예비 트렌치를 형성하는 단계;
상기 스페이서 패턴을 식각 마스크로 하여, 상기 적층 구조체를 이방성 식각하여 제1 반도체 패턴과 제2 반도체 패턴이 교대로 적층되는 핀형 구조체를 형성하고, 상기 핀형 구조체 사이에 배치되는 제2 트렌치를 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 제2 트렌치를 형성하는 단계는, 상기 제1 희생층 패턴과 제2 희생층 패턴을 제거하여 상기 기판의 상면을 노출시키는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 제2 트렌치 내에 제2 라이너를 형성하는 단계; 및
상기 제2 라이너 상에 제2 소자분리막을 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 핀형 구조체를 식각 마스크로 하여, 상기 제1 소자분리막, 상기 제2 소자분리막, 상기 제1 라이너 및 상기 제2 라이너를 이방성 식각하여, 상기 핀형 구조체의 측면을 노출시키는 단계를 포함할 수 있다.일 실시예에 따르면, 상기 제1 희생층 패턴은 상기 제1 예비 반도체 패턴에 비해 상대적으로 두껍게 형성되고, 상기 제2 희생층 패턴은 상기 제1 예비 반도체 패턴에 비해 상대적으로 얇게 형성될 수 있다.
본 개시의 실시예에 따른 반도체 소자 제조 방법은, 기판을 준비하는 단계; 상기 기판 상에, 제1 반도체층과 제2 반도체층이 교대로 적층되는 적층체를 형성하는 단계; 상기 적층체 상에, 맨드릴 패턴과 상기 맨드릴 패턴의 측벽 상에 형성되는 스페이서 패턴을 포함하는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 마스크로 하여, 상기 적층체를 식각하여 적층 구조체와 상기 적층 구조체 사이에 배치되는 제1 트렌치를 형성하는 단계; 상기 제1 트렌치 내에 제1 라이너를 형성하는 단계; 상기 맨드릴 패턴을 제거하여 상기 스페이서 패턴 사이에 상기 적층 구조체의 상면을 노출시키는 제1 예비 트렌치를 형성하는 단계; 상기 스페이서 패턴을 식각 마스크로 하고 상기 적층 구조체의 최하층인 제1 예비 희생층 패턴을 식각 정지막으로 하여 상기 적층 구조체를 이방성 식각하여, 제1 반도체 패턴과 제2 반도체 패턴이 교대로 적층되는 핀형 구조체를 형성하고, 상기 제1 예비 트렌치를 리세스 하여 상기 핀형 구조체 사이에 배치되는 제2 예비 트렌치를 형성하는 단계; 및 상기 제2 예비 트렌치 내에 제2 라이너를 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 라이너 상에 제1 소자분리막을 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 제2 라이너와 상기 제1 예비 희생층 패턴을 이방성 식각하고, 상기 제2 예비 트렌치를 리세스 하여 제2 트렌치와 제1 희생층 패턴을 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 제2 트렌치를 통해 상기 제1 희생층 패턴을 제거하여, 상기 기판과 상기 핀형 구조체 사이에 개재되는 빈 공간을 포함하는 리세스된 제2 트렌치를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
일 실시예에 따르면, 상기 리세스된 제2 트렌치를 통해 상기 핀형 구조체의 최하층인 제2 희생층 패턴을 제거하는 단계를 포함하는 반도체 소자 제조 방법.
일 실시예에 따르면, 상기 리세스된 제2 트렌치 내에 제2 소자분리막을 형성하는 단계를 포함할 수 있다.
본 개시의 실시예에 따른 반도체 소자는, 기판 상에, 제1 방향으로 연장되며, 제2 방향을 따라 서로 이격되어 형성되되, 상기 제2 방향으로 가장 가까운 거리에 위치하는 한 쌍의 와이어 패턴; 상기 기판 상에, 상기 제2 방향을 따라 연장되며, 상기 와이어 패턴을 감싸는 게이트 전극; 및 상기 기판과 상기 게이트 전극 사이에, 상기 제1 방향을 따라 연장되며, 상기 제2 방향을 따라 이격되어 형성되되, 상기 한 쌍의 와이어 패턴과 제3 방향으로 오버랩되어 형성되는 제1 소자분리막을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 방향을 따라 이격되는 제1 소자분리막 사이에 형성되며, U자 형상의 단면을 가지는 라이너를 포함할 수 있다.
일 실시예에 따르면, 상기 라이너는, 상기 제2 방향을 따라 반복적으로 형성되는 상기 한 쌍의 와이어 패턴 사이의 공간과 제3 방향으로 오버랩되어 형성될 수 있다.
일 실시예에 따르면, 상기 제1 소자분리막은 상기 제2 방향을 따라 서로 이격되어 형성되는 돌출부를 포함하고, 상기 돌출부 상에 형성되는 소스/드레인 패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 기판과 상기 제1 소자분리막의 상면에 각각 홈이 형성되되, 상기 기판의 홈은 상기 제1 소자분리막의 홈보다 좁은 폭의 홈을 포함할 수 있다.
도 1 내지 도 11은 본 개시의 일 실시예에 의한 반도체 소자 제조 방법을 설명하기 위한 중간 단계의 도면이다.
도 12 내지 도 20은 본 개시의 다른 실시예에 의한 반도체 소자 제조 방법을 설명하기 위한 중간 단계의 도면이다.
도 21 내지 도 26은 도 11 또는 도 20 이후에 진행되는 반도체 소자 제조 방법을 설명하기 위한 도면이다.
도 27은 본 개시의 실시예에 따른 반도체 소자의 사시도이다.
도 28는 도 27의 반도체 소자의 I-I' 및 II-II'에 대한 단면도이다.
도 29 내지 도 38는 본 개시의 또 다른 실시예에 의한 반도체 소자 제조 방법을 설명하기 위한 중간 단계의 도면이다.
이하에서, 본 개시의 실시예들에 따른 반도체 소자 제조 방법과 반도체 소자에 대하여 도면을 참조하여 설명하도록 한다.
도 1 내지 도 11은 본 개시의 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1을 참조하면, 기판(100) 상에 제1 반도체층(201)과 제2 반도체층(202)이 교대로 적층되는 적층체(200)를 형성할 수 있다.
상기 기판(100)은 벌크 실리콘 기판일 수 있다. 또는, 실리콘 기판일 수 있고, 또는, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 상기 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
상기 적층체(200)는 상기 기판(100)과 접하는 제1 반도체층(201) 상에 제2 반도체층(202)과 제1 반도체층(201)이 교대로 형성되는 것일 수 있다. 상기 적층체(200)의 최상층은 제2 반도체층(202)일 수 있다. 상기 제1 반도체층(201)과 제2 반도체층(202)은 에피텍셜 성장(epitaxial growth) 방법을 이용하여 형성될 수 있다. 상기 기판(100)에 접하는 상기 제1 반도체층(201)은 웨이퍼 본딩(wafer bonding) 방식 등을 통하여 상기 기판(100)에 접합되는 층일 수 있다.
상기 제1 반도체층(201)과 상기 제2 반도체층(202)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 상기 제1 반도체층(201)과 상기 제2 반도체층(202)은 각각 서로 간에 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 제1 반도체층(201)은 상기 제2 반도체층(202)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 즉, 상기 제1 반도체층(201)을 식각할 때 상기 제2 반도체층(202)은 식각이 잘 되지 않고, 반대로 상기 제2 반도체층(202)을 식각할 때에는 상기 제1 반도체층(201)이 식각이 잘 되지 않을 수 있다.
상기 제1 반도체층(201)은 실리콘 게르마늄(SiGe) 또는 게르마늄(Ge) 중 하나를 포함할 수 있다. 또한, 제2 반도체층(202)은 실리콘(Si) 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. III-V족 화합물 반도체는, 예를 들어, III족 원소로 알루미늄, 갈륨 및 인듐 중 적어도 하나와 V족 원소인 인, 비소, 안티모늄 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
이후에서는, 상기 기판(100)에 접하는 제1 반도체층(201)은 제1 희생층(201a)이라고 정의하며, 상기 제1 희생층(201a)에 접하는 제2 반도체층(202)을 제2 희생층(202a)이라고 정의한다. 상기 제1 희생층(201a)과 상기 제2 희생층(202a)은 추후 공정에서 일부 또는 전부가 제거될 수 있다.
상기 제1 반도체층(201)과 상기 제2 반도체층(202) 각각의 두께는 실시예에 따라 다양하게 변형될 수 있다. 예를 들어, 상기 제1 반도체층(201)은 제2 반도체층(202)에 비해 상대적으로 얇은 두께를 갖거나 동일한 두께를 가질 수 있다. 또한, 상기 제1 희생층(201a)은 제1 반도체층(201)이나 제2 반도체층(202)보다 상대적으로 두꺼운 두께를 가질 수 있다. 상기 제2 희생층(202a)은 제1 반도체층(201)이나 제2 반도체층(202)보다 상대적으로 얇은 두께를 가질 수 있다.
상기 제1 반도체층(201)은 추후 공정에서 제거될 수 있으며, 상기 제1 반도체층(201)이 제거된 공간에는 게이트 유전막 및 일부의 게이트 전극이 배치될 수 있다. 따라서, 제1 반도체층(201)의 두께는, 반도체 소자에서 채널 영역을 제공하는 복수의 나노 시트 사이의 간격과 실질적으로 동일할 수 있다.
상기 적층체(200)의 상면에는 마스크 패턴(300)이 형성될 수 있다. 상기 마스크 패턴(300)은 맨드릴 패턴(301)과 스페이서 패턴(302)을 포함할 수 있다.
상기 맨드릴 패턴(301)은 서로 이격되어 형성되며, 지면으로 들어가는 방향으로 길게 연장될 수 있다. 상기 맨드릴 패턴(301)은 포토리소그래피 공정에서 제공되는 해상 한계(resolution litmit)에 따른 폭(W1)과 이격 거리를 가질 수 있으며, 후술하는 반도체 소자의 최소 피쳐 사이즈보다 큰 폭과 이격 거리를 가질 수 있다.
상기 맨드릴 패턴(301)의 폭(W1)과 이격 거리는 최종적으로 구현하고자 하는 라인 패턴의 타겟 폭에 의하여 정해질 수 있다. 특히, 상기 맨드릴 패턴(301)들의 이격 거리는 최종적으로 구현하고자 하는 라인 패턴들의 최소 피쳐 사이즈에 의하여 정해질 수 있다
상기 적층체(200)의 최상층인 제2 반도체층(202)은 상기 맨드릴 패턴(301) 사이의 이격 거리에 대응하는 폭만큼 상면이 노출될 수 있다. 상기 맨드릴 패턴(301)은 제1 반도체층(201)과 제2 반도체층(202)에 대하여 식각 선택비를 갖는 물질일 수 있다.
상기 맨드릴 패턴(301)의 표면과 상기 적층체(200)의 노출된 표면을 덮는 스페이서층(도면 미도시)을 형성할 수 있다. 이후에, 상기 적층체(200)의 표면이 노출될 때까지 스페이서층을 에치백(each-back)하여 상기 맨드릴 패턴(301)의 양 측벽에서 스페이서 패턴(302)을 형성할 수 있다. 이에, 상기 스페이서 패턴(302)은 상기 맨드릴 패턴(301)을 둘러싸도록 형성될 수 있다. 상기 스페이서 패턴(302)의 상부 부분은 에치백(each-back) 되어 둥근 모양이 될 수 있다.
상기 스페이서 패턴(302)은 상기 맨드릴 패턴(301)과 함께 상기 최상층의 제2 반도체층(202)에 대하여 식각 선택비를 가질 수 있다. 상기 스페이서 패턴(302)의 폭은 최소 피쳐 사이즈와 동일하게 설정될 수 있다.
도 2를 참조하면, 상기 제1 희생층(201a) 상에 예비 적층 구조체(210)를 형성할 수 있다. 상기 예비 적층 구조체(210)는 상기 제2 예비 희생층 패턴 (212a), 제1 예비 반도체 패턴(211) 및 상기 제1 예비 반도체 패턴(211)과 교대로 적층되는 제2 예비 반도체 패턴(212)을 포함할 수 있다. 상기 예비 적층 구조체(210)는 상기 맨드릴 패턴(301)과 상기 스페이서 패턴(302)을 식각 마스크로 이용하여 상기 적층체(200)를 이방성 식각하여 형성될 수 있다. 상기 예비 적층 구조체(210)는 상기 적층체(200)를 상기 제1 희생층(201a)의 상면이 노출될 때까지 식각하여 형성될 수 있다. 상기 예비 적층 구조체(210)의 사이에는 제1 예비 트렌치(R1)가 형성될 수 있다.
도 3 및 도 4를 참조하면, 상기 예비 적층 구조체(210)의 측벽을 덮는 제1 라이너(400)를 형성할 수 있다. 상기 기판(100) 상에 상기 제1 라이너(400)를 컨포멀(conformal)하게 형성할 수 있다. 상기 제1 라이너(400)는 추후 공정에서 상기 예비 적층 구조체(210)의 식각을 방지하는 역할을 할 수 있다. 예를 들어, 상기 제1 라이너(400)는 산화물 또는 질화물일 수 있다. 상기 제1 라이너(400)는 상기 예비 적층 구조체(210)에 대하여 식각 선택비를 가질 수 있다. 이후에, 상기 제1 희생층(201a)에 접하는 상기 제1 라이너(400)를 이방성 식각할 수 있다. 이에, 상기 제1 희생층(201a)의 상면이 다시 노출될 수 있다.
이후에, 상기 제1 예비 트렌치(R1)를 통하여 상기 상면이 노출된 제1 희생층(201a)을 상기 기판(100)의 상면이 노출될 때까지 이방성 식각하여 제1 트렌치(R2)를 형성할 수 있다. 상기 제1 트렌치(R2)는 상기 제1 예비 트렌치(R1)가 하방으로 리세스된 것일 수 있다. 또한, 제1 희생층(201a)이 식각되어 제1 예비 희생층 패턴(201b)이 형성될 수 있다. 상기 제1 트렌치(R2)에는 상기 제1 예비 희생층 패턴(201b)의 측면이 노출될 수 있다.
상기 제1 트렌치(R2)를 형성하는 공정에서 상기 기판(100)의 일부가 함께 식각될 수 있다. 이에, 상기 기판(100)에는 상면이 오목하게 파인 오목부(101)가 형성될 수 있다. 상기 오목부(101)의 폭(S2)은 서로 다른 예비 적층 구조체(210)에 형성된 제1 라이너(400) 간의 최단 거리(S1)와 동일할 수 있다.
도 5 및 도 6을 참조하면, 제1 예비 희생층 패턴(201b)을 식각하여 제1 희생층 패턴(201c)을 형성할 수 있다. 예를 들어, 상기 제1 트렌치(R2)를 통해 상기 제1 예비 희생층 패턴(201b)을 등방성 식각하여 상기 제1 예비 희생층 패턴(201b)의 폭을 줄일 수 있다. 상기 예비 적층 구조체(210)의 제2 예비 반도체 패턴(212)은 상기 상기 예비 적층 구조체(210)의 최하층인 제2 예비 희생층 패턴(212a)에 의해 상기 등방성 식각으로부터 보호될 수 있다. 상기 제1 희생층 패턴(201c)의 폭(W2)은 예비 적층 구조체(210)의 폭보다 작을 수 있다. 이에, 예비 적층 구조체(210)는 상기 제1 희생층 패턴(201c) 오버랩 되지 않는 오버행 부분(OH)을 가질 수 있다. 또한, 상기 제1 희생층 패턴(201c)의 폭(W2)은 상기 맨드릴 패턴(301)의 폭(W1)보다 작을 수 있다. 이에, 추후 핀형 구조체를 형성하는 공정에서 상기 제1 희생층 패턴(201c)이 완전히 제거될 수 있다.
상기 제1 예비 희생층 패턴(201b)의 측면이 식각 되면서, 상기 제1 예비 희생층 패턴(201b)에 접하는 제2 예비 희생층 패턴(212a)의 하면이 노출될 수 있다. 이에, 상기 제2 예비 희생층 패턴(212a)을 식각하여 상기 제2 희생층 패턴(212b)을 형성할 수 있다. 상기 제2 희생층 패턴(212b)의 폭은 상기 제1 희생층 패턴(201c)의 폭(W2)과 동일할 수 있다. 또한, 상기 상기 제2 희생층 패턴(212b)의 폭은 상기 맨드릴 패턴(301)의 폭(W1)과 동일하거나 그보다 작을 수 있다. 이에, 추후 핀형 구조체를 형성하는 공정에서 상기 제2 희생층 패턴(212b)은 상기 제1 희생층 패턴(201c)과 함께 완전히 제거될 수 있다. 상기 제1 희생층 패턴(201c)과 상기 제2 희생층 패턴(212b)이 형성되면서 상기 제2 희생층 패턴(212b) 상에 제1 예비 반도체 패턴이 노출되는 적층 구조체(210a)가 형성될 수 있다. 즉, 적층 구조체(210a)의 최하층은 제1 예비 반도체 패턴(212)이며, 적층 구조체(210a)에서 제1 예비 반도체 패턴(212)의 하면이 노출될 수 있다. 상기 예비 적층 구조체(210)와 상기 기판(100) 사이에는 빈 공간(C1)이 형성될 수 있다. 상기 제1 트렌치(R2)가 상기 제1 예비 희생층 패턴(201b)의 측면 방향으로 리세스되어 상기 빈 공간(C1)을 가지는 리세스된 제1 트렌치가 형성될 수 있다.
도 6 내지 도 9를 참조하면, 상기 기판(100) 상에 핀형 구조체(220)와 상기 핀형 구조체(220)를 지지하는 제1 소자분리막(500)을 형성할 수 있다.
상기 제1 소자분리막(500)은 상기 리세스된 제1 트렌치를 채울 수 있다. 즉, 상기 제1 소자분리막(500)은 상기 예비 적층 구조체(210)와 상기 기판(100) 사이의 빈 공간(C1)을 채울 수 있다. 또한, 상기 맨드릴 패턴(301)의 상면을 덮도록 형성될 수 있다.
이후에, 상기 제1 소자분리막(500)을 평탄화 하여 상기 맨드릴 패턴(301)의 상면을 노출시킬 수 있다. 상기 제1 소자분리막(500) 뿐만 아니라 상기 스페이서 패턴(302), 상기 맨드릴 패턴(301) 및 상기 제1 라이너(400)를 평탄화하여 그 상면을 노출시킬 수 있다. 상기 평탄화는 CMP(Chemical Mechanical polishing)를 이용할 수 있다.
상기 제1 소자분리막(500)은 상기 맨드릴 패턴(301)과 동일한 물질로 형성될 수 있다. 예를 들어, 제1 소자분리막(500)은 산화물일 수 있다.
이후에, 상기 맨드릴 패턴(301)을 제거하여 상기 스페이서 패턴(302) 사이에 제2 예비 트렌치(R3)를 형성할 수 있다. 상기 스페이서 패턴(302)과 상기 제1 라이너(400)를 식각 마스크로 하여 상기 맨드릴 패턴(301)과 상기 제1 소자분리막(500)을 방향성 식각할 수 있다. 상기 제2 예비 트렌치(R3)의 하면에 상기 적층 구조체(210a)의 상면이 노출될 때까지 상기 식각을 진행할 수 있다. 즉, 상기 적층 구조체(210a)에서 최상층인 제2 반도체층(212)이 노출될 때까지 상기 식각을 진행할 수 있다.
이후에, 상기 제2 예비 트렌치(R3)를 통하여 상기 적층 구조체(210a)에서 상기 제2 예비 트렌치(R3)의 하방에 놓이는 부분을 식각할 수 있다. 또한, 상기 식각 공정에서 상기 적층 구조체(210a)의 식각 후에 순차로 노출되는 상기 제2 희생층(212a)과 상기 제1 희생층(201a)도 식각할 수 있다. 이에, 상기 제2 예비 트렌치(R3)가 하방으로 연장되는 제2 트렌치(R4)를 형성될 수 있다. 상기 제1 희생층(201a)과 상기 제2 희생층(212a)의 폭은 상기 제2 예비 트렌치(R3)의 폭보다 좁기 때문에 상기 제1 희생층(201a)과 상기 제2 희생층(212a)은 상기 식각에 의해 완전히 제거될 수 있다.
상기 식각은 상기 기판(100)의 상면이 노출될 때까지 이루어질 수 있다. 상기 식각에 의해 상기 기판(100)의 일부가 식각되어 상면에 오목한 오목부(101a) 를 형성할 수 있다. 상기 오목부(101a)의 폭은 상기 맨드릴 패턴(301)의 폭(W1)과 동일하거나 그보다 좁을 수 있다.
상기 식각에 의해 상기 제1 소자분리막(500)과 상기 적층 구조체(210a)가 일정 간격으로 이격될 수 있다. 하나의 상기 적층 구조체(210a)는 상기 제2 트렌치(R4)에 의해 이격되어 두 개의 상기 핀형 구조체(220)를 형성할 수 있다. 상기 제1 소자분리막(500)은 상기 핀형 구조체(220)와 상기 기판(100) 사이에 형성되어, 상기 핀형 구조체(220)를 지지할 수 있다.
상기 핀형 구조체(220)는 일 측벽이 상기 제1 라이너(400)로 덮이고, 타 측벽이 노출될 수 있다. 상기 타 측벽에서는 상기 제1 반도체층(221)과 상기 제2 반도체층(222)이 노출될 수 있다. 서로 이격된 방향을 따라 가장 가까운 거리에 놓이는 한 쌍의 핀형 구조체(220)는 상기 제1 라이너(400)로 덮인 측벽이 서로 대면할 수 있다. 또는 상기 제1 반도체층(221)과 상기 제2 반도체층(222)이 노출된 측벽이 서로 대면할 수 있다.
도 10을 참조하면, 상기 제2 트렌치(R4) 내에 제2 라이너(410)를 형성할 수 있다. 상기 제2 라이너(410)는 상기 노출된 핀형 구조체(220)의 측벽을 덮을 수 있다. 또한, 상기 제2 라이너(410)는 상기 스페이서 패턴(302), 상기 제1 라이너(400) 및 상기 제1 소자분리막(500)의 표면을 덮을 수 있다. 추후 공정에서, 상기 제2 라이너(410)는 상기 제1 라이너(400)를 식각하는 공정에서 함께 식각될 수 있다. 상기 제1 라이너(400)와 상기 제2 라이너(410)는 식각 공정으로부터 상기 핀형 구조체(220)의 측벽을 보호할 할 수 있다.
이후에(도면 미도시), 상기 제2 트렌치(R4)를 채우는 제2 소자분리막(510)을 형성할 수 있다. 상기 제2 소자분리막(510)은 상기 제2 트렌치(R4) 내에서 상기 제2 라이너(410)에 접하여 형성될 수 있다. 즉, 상기 제2 소자분리막(510)은 하면과 측면이 상기 제2 라이너(410)에 의해 포위될 수 있다. 상기 제2 소자분리막(510)은 상기 제2 라이너(410)의 상면 높이까지 형성될 수 있다.
이후에, 상기 제2 소자분리막(510), 제1 라이너(400), 제2 라이너(410) 및 스페이서 패턴(302)을 평탄화하여 상기 핀형 구조체(220)의 상면을 노출시킬 수 있다. 예를 들어, 상기 핀형 구조체(220)의 상면은 제2 반도체층(222)의 상면일 수 있다.
도 11를 참조하면, 상기 핀형 구조체(220)의 상면을 식각 마스크로 하여 상기 제2 소자분리막, 상기 제1 라이너(400) 및 상기 제2 라이너(410)를 이방성 식각할 수 있다. 이에, 상기 핀형 구조체(220)의 측면과 상면이 노출될 수 있다. 예를 들어, 상기 제2 소자분리막(510)의 식각 이후에, 상기 제1 라이너(400)와 상기 제2 라이너(410)의 식각이 이루어질 수 있다.
상기 이방성 식각은 상기 제1 라이너(400)가 완전히 제거되는 높이까지 이루어질 수 있다. 상기 식각에 의해, 상기 제1 소자분리막(500)의 상면이 일부 식각될 수 있다. 이에, 상기 제1 소자분리막(500)의 상면이 요철 형상으로 형성될 수 있다. 상기 제1 소자분리막(500)의 상면에 오목부(103)와 볼록부(104)가 형성될 수 있다.
또는, 상기 식각은 상기 핀형 구조체(220)의 하면의 높이까지 이루어질 수 있다. 이에, 상기 제1 라이너(400)의 일부가 상기 제1 소자분리막(500) 상에 남을 수도 있다. 상기 식각에 의해 상기 제2 라이너(410)는 상면이 상기 핀형 구조체(210)의 하면의 높이와 동일하거나 그보다 낮게 형성될 수 있다.
도 12 내지 도 20은 본 개시의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다. 본 개시의 실시예를 설명함에 있어서, 상술한 본 개시의 구성과 중복되는 것은 생략하거나 간략히 기술한다.
도 12를 참조하면, 기판(150) 상에 적층 구조체(250)를 형성할 수 있다. 상기 적층 구조체(250)는 제1 예비 희생층 패턴(251a), 제2 예비 희생층 패턴(252a), 제1 예비 반도체 패턴(251) 및 상기 제1 예비 반도체 패턴(251)과 교대로 적층되는 제2 예비 반도체 패턴(252)을 포함한다.
상기 적층 구조체(250)는 마스크 패턴(350)을 식각 마스크로 이용하여 상기 적층체를 이방성 식각하여 형성할 수 있다. 상기 마스크 패턴(350)은 맨드릴 패턴(351)과 스페이서 패턴(352)을 포함할 수 있다.
상기 적층 구조체(250)는 상기 적층체를 상기 기판(150)의 상면이 노출될 때까지 식각하여 형성될 수 있다. 상기 기판(150)은 상기 식각 공정에서 함께 식각되어 상면에 오목한 오목부(151)가 형성될 수도 있다. 상기 적층 구조체(250)는 일정 간격으로 서로 이격되며, 상기 적층 구조체(250)의 사이에는 제1 트렌치(R51)가 형성될 수 있다.
이후에, 상기 적층 구조체(250)의 측벽을 덮는 제1 라이너(450)를 형성할 수 있다. 상기 기판(150) 상에 상기 제1 라이너(450)를 컨포멀(conformal)하게 형성할 수 있다. 상기 제1 라이너(450)는 상기 맨드릴 패턴(351)의 표면, 상기 스페이서 패턴(352)의 표면, 상기 적층 구조체(250)의 측면 및 상기 노출된 기판(150)의 상면을 덮을 수 있다.
도 13를 참조하면, 상기 제1 트렌치(R51) 내에 제1 소자분리막(550)을 형성할 수 있다. 상기 제1 소자분리막(550)은 상기 기판(150) 상에 형성된 상기 제1 라이너(450)를 모두 덮도록 형성될 수 있다. 이후에, 도 7과 동일한 평탄화 공정을 통해 상기 맨드릴 패턴(351)의 상면을 노출시킬 수 있다. 또한, 상기 평탄화 공정을 통해 상기 제1 소자분리막(550), 상기 제1 라이너(450), 상기 스페이서 패턴(352) 및 상기 맨드릴 패턴(351)의 상면의 높이가 서로 동일해질 수 있다.
도 14를 참조하면, 상기 도 8과 동일한 식각 공정을 통해 제1 예비 트렌치(R52)를 형성할 수 있다. 상기 제1 예비 트렌치(R52)는 상기 스페이서 패턴(352) 사이에 형성될 수 있다.
도 15를 참조하면, 상기 제1 예비 트렌치(R52)를 통하여 상기 적층 구조체(250)에서 상기 제1 예비 트렌치(R52)의 하방에 놓이는 부분을 식각하고, 제2 트렌치(R53)를 형성할 수 있다. 상기 식각은 상기 제1 희생층(251a)의 상면이 노출될 때까지 이루질 수 있다. 이에, 상기 제2 트렌치(R53)는 상기 제1 예비 트렌치(R52)가 상기 제1 희생층(251a)의 상면까지 하방으로 리세스된 것일 수 있다.
상기 식각에 의해 상기 제2 희생층(252a) 상에 핀형 구조체(260)가 형성될 수 있다. 상기 핀형 구조체(260)는 교대로 적층되는 제1 반도체 패턴(261)과 제2 반도체 패턴(262)을 포함할 수 있다. 또한, 상기 핀형 구조체(260)는 상기 제2 트렌치(R53)에 의해 서로 일정 간격으로 이격될 수 있다. 또한, 상기 제2 트렌치(R53)를 형성하면서, 상기 제2 예비 희생층 패턴(252a)이 식각되어 제2 희생층 패턴(252b)이 형성될 수 있다.. 하나의 상기 적층 구조체(250)는 상기 식각에 의해 두 개의 상기 핀형 구조체(260)를 형성할 수 있다.
도 16을 참조하면, 상기 기판(150) 상에 제2 라이너(460)를 형성할 수 있다. 상기 제2 라이너(460)는 제2 트렌치(R53) 내에 형성되어 상기 핀형 구조체(260)의 노출된 측벽을 덮을 수 있다. 또한, 상기 제2 희생층(252a)의 노출된 측벽과 상기 제1 희생층(251a)의 노출된 상면을 덮을 수 있다. 또한, 상기 제1 소자분리막(550), 상기 제1 라이너(450), 상기 스페이서 패턴(352)의 상면도 덮을 수 있다.
도 17을 참조하면, 상기 제2 라이너(460)와 상기 제1 예비 희생층 패턴(252a)을 순차로 식각하여 제2 트렌치(R54)를 형성할 수 있다. 예를 들어, 상기 제2 라이너(460)를 이방성 식각하여 상기 제1 예비 희생층 패턴(251a)의 상면을 노출시킬 수 있다. 이후에, 상기 상면이 노출된 제1 예비 희생층(251a) 패턴을 이방성 식각하여 상기 기판(150)의 상면을 노출시키고, 제2 트렌치(R54)와 제1 희생층 패턴(251b)을 형성할 수 있다. 상기 식각에 의해 상기 기판(150) 의 상면에는 오목한 홈(151a)이 형성될 수 있다.
도 18를 참조하면, 상기 제1 희생층 패턴(251b)을 식각할 수 있다. 상기 제1 희생층 패턴(251b)은 상기 제2 트렌치(R54)를 통해 측면이 노출될 수 있다. 상기 노출된 측면을 등방성 식각하여 상기 제1 희생층 패턴(251b)을 제거할 수 있다. 이에, 상기 제1 희생층 패턴(251b)에 접하던 상기 제2 희생층 패턴252b)의 하면의 노출될 수 있다. 또한, 상기 하면이 노출된 제2 희생층 패턴(252b)을 등방성 식각하여 제거할 수 있다. 즉, 제2 트렌치(R54)를 제2 희생층 패턴(252b)의 측면 방향으로 리세스 하여 리세스된 제2 트렌치(R54)를 형성할 수 있다. 이에, 상기 핀형 구조체(260)의 하면이 노출될 수 있으며, 상기 핀형 구조체(260)와 상기 기판(150) 사이에 빈 공간(C2)이 개재될 수 있다.
도 19를 참조하면, 상기 빈 공간(C2)을 가지는 상기 제2 트렌치(R54)를 채우는 제2 소자분리막(560)을 형성할 수 있다. 상기 제2 소자분리막(560)은 상기 제2 트렌치(R54) 내에서 상기 제2 라이너(460)에 접하여 형성될 수 있다. 또한, 상기 제2 라이너(460)는 상기 빈 공간(C2) 내에서 상기 제1 라이너(450)에 접하여 형성될 수 있다. 상기 제2 소자분리막(560)은 상기 제1 라이너(450), 상기 제2 라이너(460) 및 상기 스페이서 패턴(352)의 상면을 덮도록 형성될 수 있다.
이후에, 상기 제2 소자분리막(560), 상기 제1 라이너(450), 상기 제2 라이너(460) 및 상기 스페이서 패턴(352)을 평탄화하여 상기 핀형 구조체(260)의 상면을 노출시킬 수 있다. 예를 들어, 상기 핀형 구조체(260)의 상면은 제2 반도체층(262)의 상면일 수 있다.
도 20을 참조하면, 상기 핀형 구조체(260)의 상면을 식각 마스크로 하여 상기 제1 소자분리막(550), 상기 제2 소자분리막(560), 상기 제1 라이너(450) 및 상기 제2 라이너(460)를 이방성 식각할 수 있다. 이에, 측면과 상면이 노출되는 핀형 구조체(260)가 형성될 수 있다. 예를 들어, 상기 제2 소자분리막(560)의 식각 이후에, 상기 제1 라이너(450)와 상기 제2 라이너(460)의 식각이 이루어질 수 있다.
상기 이방성 식각은 상기 제2 라이너(460)가 완전히 제거되는 높이까지 이루어질 수 있다. 또는, 상기 식각은 상기 핀형 구조체(260)의 하면의 높이까지 이루어질 수 있다. 이에, 상기 제2 라이너(460)의 일부가 상기 제1 소자분리막(550) 상에 남을 수도 있다. 상기 제1 라이너(450)는 상면이 상기 핀형 구조체(260)의 하면의 높이와 동일하거나 그보다 낮게 형성될 수 있다.
상기 식각에 의해 상기 제2 소자분리막(560)이 일부 식각될 수 있다. 상기 제2 소자분리막(560)이 식각되면서, 상기 제2 소자분리막(560)의 상면에는 오목한 홈(152)이 형성될 수 있다. 상기 홈(152)이 형성되면서, 상기 홈(152)의 양 측에는 상기 홈(152)보다 높은 레벨의 상면을 가지는 돌출부(153)가 형성될 수 있다.
도 21 내지 도 26은 본 개시의 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 도면들이다. 도 21 내지 도 26은 도 11 이후에 진행되는 반도체 소자 제조 방법일 수 있다. 또는, 도 21 내지 도 26은 도 20 이후에 진행되는 반도체 소자 제조 방법일 수 있다.
도 21을 참조하면, 마스크층(601)을 이용하여 식각 공정을 진행하여, 핀형 구조체와 교차하여 제2 방향으로 연장되는 더미 게이트 패턴(602)을 형성할 수 있다. 상기 더미 게이트 패턴(602)은 상기 핀형 구조체 상에 형성될 수 있다. 상기 더미 게이트 패턴(602)은 더미 게이트 절연막(603)과 더미 게이트 전극(604)을 포함할 수 있다. 예를 들어, 상기 더미 게이트 절연막(603)은 실리콘 산화막을 포함할 수 있고, 상기 더미 게이트 전극(604)은 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다.
도 22를 참조하면, 상기 더미 게이트 패턴(602)의 측벽에 외측 스페이서(710)를 형성할 수 있다. 즉, 외측 스페이서(710)는 상기 더미 게이트 절연막(603) 및 상기 더미 게이트 전극(604)의 측벽 상에 형성될 수 있다. 예를 들어, 상기 더미 게이트 패턴(602)과 핀형 구조체를 덮는 제1 스페이서막을 제1 소자분리막(500)과 제2 소자분리막(510) 상에 형성할 수 있다. 이후, 상기 제1 스페이서막을 에치백 하여, 상기 더미 게이트 패턴(602)의 측벽 상에 상기 외측 스페이서(710)를 형성할 수 있다.
상기 더미 게이트 패턴(602)을 마스크로 이용하여, 상기 더미 게이트 전극(604) 및 상기 외측 스페이서(710)와 오버랩되지 않는 핀형 구조체(220) 일부분을 제거할 수 있다. 이를 통해, 상기 핀형 구조체(220) 내에 리세스(500r)를 형성할 수 있다. 상기 리세스(500r)의 바닥면은 상기 제1 소자분리막(500)에서 돌출된 부분일 수 있다. 상기 외측 스페이서(710)를 형성하는 것과, 상기 리세스(500r)를 형성하는 것은 동시에 진행될 수 있지만, 이제 제한되는 것은 아니다. 즉, 외측 스페이서(710)를 형성한 후 상기 핀형 구조체(220)의 일부를 제거하여 리세스(500r)를 형성할 수 있다.
상기 리세스를 형성하면서, 제1 반도체 패턴과 제2 반도체 패턴이 상기 더미 게이트 전극(604) 및 상기 외측 스페이서(710)와 오버랩되지 않는 부분은 제거될 수 있다. 이에, 상기 더미 게이트 전극(604) 및 상기 외측 스페이서(710)와 오버랩되는 제1 반도체 패턴(221)과 제2 반도체 패턴(222)이 형성될 수 있다. 상기 더미 게이트 전극(604) 및 상기 외측 스페이서(710)와 오버랩되는 제2 반도체 패턴(222)은 와이어 패턴이라고 부른다.
도 23을 참조하면, 상기 외측 스페이서(710)와 오버랩되는 상기 제1 반도체 패턴(221)의 일부를 제거할 수 있다. 이를 통해, 상기 외측 스페이서(710)와 상기 와이어 패턴(222) 사이에 딤플(221r)이 형성될 수 있다. 상기 딤플(221r)은 상기 와이어 패턴(222)의 단면보다 제1 방향으로 움푹 들어간 형태일 수 있다.
상기 딤플(221r)은 예를 들어, 선택적 식각 공정을 이용하여 형성될 수 있다. 구체적으로, 상기 딤플(221r)은 상기 제1 반도체 패턴(221)에 대한 식각 속도가 와이어 패턴(222)에 대한 식각 속도보다 큰 에천트(etchant)를 이용한 식각 공정을 통해 형성될 수 있다.
도 24를 참조하면, 상기 딤플(221r)을 절연 물질로 채워, 내측 스페이서(720)를 형성할 수 있다. 예를 들어, 상기 딤플(221r)을 채우는 제2 스페이서막을 형성할 수 있다. 제2 스페이서막은 갭 필(gap-filling) 능력이 좋은 물질일 수 있다. 제2 스페이서막은 제1 소자분리막(500), 제2 소자분리막(510) 및 제1 라이너(410) 상에도 형성될 수 있다.
이후에, 식각 공정을 진행하여, 상기 더미 게이트 패턴(602) 및 상기 외측 스페이서(710)와 오버랩 되는 와이어 패턴(222)의 측면이 노출될 때까지, 제2 스페이서막을 식각하여, 상기 내측 스페이서(720)를 형성할 수 있다. 이를 통해, 상기 외측 스페이서(710)와 상기 내측 스페이서(720)을 포함하는 게이트 스페이서(700)가 형성될 수 있다.
도 25를 참고하면, 상기 리세스(500r)에 소스/드레인 패턴(800)을 형성할 수 있다. 상기 소스/드레인 패턴(800)은 상기 더미 게이트 패턴(602)의 양측에 형성될 수 있다. 상기 소스/드레인 패턴(800)은 상기 와이어 패턴(222)을 씨드층으로 하여 형성될 수 있지만, 이에 제한되는 것은 아니다. 상기 소스/드레인 패턴(800)은 상기 내측 스페이서(720)를 덮도록 형성될 수 있다. 상기 소스/드레인 패턴(800)은 상기 내측 스페이서(720)와 접촉할 수 있다. 상기 소스/드레인 패턴(800)은 에피택셜 공정에 의해 형성될 수 있다. 본 개시의 실시예에 따른 반도체 소자가 n형 트랜지스터인지, p형 트랜지스터인지에 따라, 소스/드레인 패턴(800)에 포함되는 에피층의 물질이 달라질 수 있다. 또한, 필요에 따라서, 에피택셜 공정시 불순물을 인시츄 도핑할 수도 있다.
도 26 내지 28을 참조하면, 상기 소스/드레인 패턴(800), 상기 게이트 스페이서(700) 및 상기 더미 게이트 패턴(602) 등을 덮는 층간 절연막(810)을 제1 소자분리막(500)과 제2 소자분리막(510) 상에 형성할 수 있다.
상기 층간 절연막(810)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합으로 이루어질 수 있다.
이후에, 상기 더미 게이트 전극(604)의 상면이 노출될 때까지, 상기 층간 절연막(810)을 평탄화한다. 그 결과, 상기 마스크층(601)이 제거되고 상기 더미 게이트 전극(604)의 상면이 노출될 수 있다.
상기 더미 게이트 패턴(602) 즉, 상기 더미 게이트 절연막(603) 및 상기 더미 게이트 전극(604)을 제거할 수 있다. 상기 더미 게이트 절연막(603) 및 상기 더미 게이트 전극(604)의 제거함에 따라, 상기 제1 소자분리막(500), 상기 제2 소자분리막(510) 상기 제1 라이너(410) 및 상기 더미 게이트 패턴(602)과 오버랩된 핀형 구조체(222)가 노출될 수 있다. 즉, 상기 더미 게이트 패턴(602)과 오버랩되었던 제1 반도체 패턴(221)과, 제2 반도체 패턴(또는, 와이어 패턴)(222)이 노출될 수 있다.
이후에, 상기 제1 반도체 패턴(221)을 제거할 수 있다. 이를 통해 상기 와이어 패턴(222) 사이에 공간이 형성될 수 있다. 또한, 상기 제1 소자분리막(500)과 상기 와이어 패턴(222) 사이에 공간이 형성될 수 있다. 또한, 상기 제1 반도체 패턴(221)이 제거됨으로써 상기 게이트 스페이서(700) 중 내측 스페이서(720)가 노출될 수 있다.
이후에, 상기 와이어 패턴(220)의 둘레와 노출되는 상기 제1 소자분리막(500), 상기 제2 소자분리막(510) 및 상기 제1 라이너(410)의 상면에 게이트 유전층(620)을 형성할 수 있다.
이후에, 와이어 패턴(220)을 감싸고, 제2 방향으로 연장되는 게이트 전극(610)을 형성할 수 있다. 게이트 전극(610)은 리플레이스먼트 금속 게이트 전극일 수 있다.
도 27 및 도 28을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(100), 제1 소자분리막(500), 제2 소자분리막(510) 및 와이어 패턴(222)을 포함할 수 있다. 또한, 본 개시의 실시예에 따른 반도체 소자는 와이어 패턴(222), 게이트 패턴(600), 게이트 스페이서(700) 및 소스/드레인 패턴(800)을 포함할 수 있다.
상기 기판(100)은 상기 반도체 소자의 하부에 제공될 수 있다. 일 실시예에 따르면, 상기 기판(100)의 상면은 요철 형상으로 형성될 수 있다. 상기 요철 형상의 상면은 오목부(101, 101a)과 볼록부(102)을 포함할 수 있는데, 상기 오목부(101, 101a)와 볼록부(102)의 폭과 깊이는 서로 동일할 수도 있고, 다를 수도 있다.
상기 기판(100) 상에는, 상기 제1 소자분리막(500), 상기 제2 소자분리막(510) 및 상기 라이너(410)가 제2 방향을 따라 교대로 형성될 수 있다. 상기 제1 소자분리막(500), 상기 제2 소자분리막(510) 및 상기 라이너(410)는 상기 기판(100) 상에서 제2 방향을 따라 제1 소자분리막(500), 라이너(410), 제2 소자분리막(510), 라이너(410), 제1 소자분리막(500)의 순서로 반복적으로 형성될 수 있다.
상기 제1 소자분리막(500)은 상기 기판(100) 상에, 상기 기판(100)과 접하여 형성될 수 있다. 이에, 상기 제1 소자분리막(500)의 하면은 상기 기판(100)의 상면의 형상과 대응하여 요철 형상으로 형성될 수 있다. 또한, 상기 제1 소자분리막(500)의 상면도 요철 형상으로 형성될 수 있다. 상기 제1 소자분리막(500)의 상면은 오목부(103)와 볼록부(104)를 포함할 수 있다. 또한, 상기 제1 소자분리막(500)의 하면도 오목부와 볼록부를 포함할 수 있다. 일 실시예에 따르면, 상기 제1 소자분리막(500)의 상면의 오목부(103)의 폭은 하면의 오목부의 폭보다 넓게 형성될 수 있다.
상기 제1 소자분리막(500)은 제2 방향으로 서로 이격되어 형성될 수 있다. 상기 제1 소자분리막(500)이 이격되는 폭은 상술한 반도체 소자 제조 방법에서 사용되는 맨드릴 패턴의 폭(W1)보다 좁을 수 있다. 상기 제1 소자분리막(500)은 산화물로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 소자분리막(510)은 상기 이격되는 제1 소자분리막(500) 사이에 형성될 수 있다. 상기 제2 소자분리막(510)은 상기 제1 소자분리막(500)과 이격되어 형성될 수 있다. 또한, 상기 제2 소자분리막(510)은 상기 기판(100) 상에서, 상기 기판(100)과 이격되어 형성될 수 있다.
상기 제2 소자분리막(510)의 폭은 상기 제1 소자분리막(500)의 이격되는 폭보다 좁을 수 있다. 상기 제2 소자분리막(510)의 상면의 높이는 상기 제1 소자분리막(500)의 상면 볼록부의 높이보다 낮을 수 있다. 상기 제2 소자분리막(510)의 상면의 높이는 상기 제1 소자분리막(500) 상면의 오목부(103)의 높이와 같을 수 있다. 상기 제2 소자분리막(510)은 상기 제1 소자분리막(500)과 동일한 물질로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 라이너(410)는 상기 기판(100) 상에서, 상기 기판(100)과 접하여 형성될 수 있다. 또한, 상기 라이너(410)는 상기 이격되는 상기 제1 소자분리막(500) 사이에서 형성될 수 있다. 상기 라이너(410)는 측면이 상기 제1 소자분리막(500)의 측면과 접할 수 있다.
상기 라이너(410)는 YX단면이 U자 형상을 가질 수 있다. 상기 U자 형상의 라이너(410)는 외측면과 내측면을 가질 수 있다. 상기 외측면은 상기 기판(100)과 상기 제1 소자분리막(500)에 접하고, 상기 내측면은 상기 제2 소자분리막(510)에 접할 수 있다. 상기 라이너(410)는 상기 내측면 상에 형성되는 상기 제2 소자분리막(510)의 측면과 하면을 포위할 수 있다. 상기 라이너(410)는 질화물로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 와이어 패턴(222)은 도 11에 도시된 제2 반도체층(222) 일 수 있다. 또는 상기 와이어 패턴(222)은 도 20에 도시된 제2 반도체층(262) 일 수 있다. 상기 제1 소자분리막(500) 상에, 상기 제1 소자분리막(500)과 이격되어 형성될 수 있다. 상기 와이어 패턴(222)은 상기 제1 소자분리막(500)의 상면의 볼록부(105) 상에, 상면 볼록부(105)와 이격되어 형성될 수 있다. 상기 와이어 패턴(222)은 제1 방향으로 연장되어 형성될 수 있다.
상기 와이어 패턴(222)은 반도체 소자의 채널 영역으로 사용될 수 있다. 상기 와이어 패턴(222)은 기판(100)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 와이어 패턴(222)은 실리콘(Si)를 포함할 수 있다.
상기 게이트 패턴(600)은 상기 제1 소자분리막(500) 상에, 상기 제1 소자분리막(500)과 이격되어 형성될 수 있다. 상기 게이트 패턴(600)은 상기 와이어 패턴(222)의 둘레를 감싸도록 형성될 수 있다. 상기 게이트 패턴(600)은 상기 제1 소자분리막(500)과 상기 와이어 패턴(222) 사이의 공간에도 형성될 수 있다. 상기 게이트 패턴(600)은 게이트 전극(610)와 게이트 유전층(620)을 포함할 수 있다.
상기 게이트 전극(610)은 상기 제1 소자분리막(500) 상에, 상기 제1 소자분리막(500)과 이격되어 형성될 수 있다. 상기 게이트 전극(610)은 상기 와이어 패턴(222)의 둘레를 감싸도록 형성될 수 있다.
상기 게이트 전극(610)은 도전성 물질을 포함할 수 있다. 상기 게이트 전극(610)은 단일층으로 도시되었지만, 이에 한정되지 않는다. 또는 상기 게이트 전극(610)은 금속이 아닌 실리콘(Si), 실리콘 게르마늄(SiGe) 등으로 이루어질 수 있다. 이와 같은 게이트 전극(610)은 리플레이스먼트(Replacement) 공정을 통해서 형성될 수 있다.
상기 게이트 유전층(620)은 상기 게이트 전극(610)과 상기 와이어 패턴(222) 사이에 형성될 수 있다. 또한, 상기 게이트 유전층(620)은 상기 게이트 전극(610)과 상기 제1 소자분리막(500) 사이에도 형성될 수 있다. 상기 게이트 유전층(620)은 상기 와이어 패턴(222)의 둘레를 따라 형성될 수 있다.
상기 게이트 유전층(620)은 상기 와이어 패턴(222)과 접하여 형성될 수 있다. 또한, 상기 게이트 유전층(620)은 상기 제1 소자분리막(500), 상기 제2 소자분리막(510) 및 상기 라이너(410)의 상면을 따라 형성될 수 있다. 이에, 게이트 유전층(620)은 게이트 전극(610) 아래에서 YX단면 이 요철 형상인 단면을 포함할 수 있다.
상기 게이트 스페이서(700)는 제1 방향으로 연장되는 상기 제1 소자분리막(500), 상기 제2 소자분리막(510) 및 상기 라이너(410) 상에 형성될 수 있다. 또한, 상기 게이트 스페이서(700)는 제2 방향으로 연장되는 상기 게이트 패턴(600)의 양 측벽 상에 형성될 수 있다. 상기 게이트 스페이서(700)는 상기 게이트 유전층(620)과 접하여 형성될 수 있다. 상기 게이트 스페이서(700)는 상기 와이어 패턴(222)을 중심으로 상측 및 하측에서, 서로 대면하며 형성될 수 있다.
상기 게이트 스페이서(700)는 상기 와이어 패턴(222)의 양 종단에 매치될 수 있다. 상기 게이트 스페이서(700)는 관통홀을 포함할 수 있다. 상기 와이어 패턴(222)은 상기 관통홀을 통과하여 상기 게이트 스페이서(700)를 통과할 수 있다. 상기 게이트 스페이서(700)는 상기 와이어 패턴(222)의 종단의 둘레와 전체적으로 접촉할 수 있다.
상기 게이트 스페이서(700)는 외측 스페이서(710)와 내측 스페이서(720)를 포함할 수 있다. 상기 외측 스페이서(710)는 상기 와이어 패턴(222)과 접할 수 있다. 상기 내측 스페이서(720)는 상기 와이어 패턴(222)과 상기 제1 소자분리막(500) 사이에 형성되어, 상기 제1 소자분리막(500)의 상면과 접할 수 있다. YX단면 상에서, 상기 내측 스페이서(720)는 상기 와이어 패턴(222)과 상기 외측 스페이서(710)에 의해 둘러싸일 수 있다. 또는, 상기 내측 스페이서(720)는 상기 와이어 패턴(222), 상기 외측 스페이서(710) 및 상기 제1 소자분리막(500)에 의해 둘러싸일 수 있다.
상기 외측 스페이서(710)와 상기 내측 스페이서(720)는 서로 다른 물질을 포함할 수 있다. 즉, 상기 외측 스페이서(710)와 상기 내측 스페이서(720)는 서로 다른 유전률을 가질 수 있다.
상기 소스/드레인 패턴(800)은 상기 게이트 스페이서(700)의 양측에 형성될 수 있다. 상기 소스/드레인 패턴(800)은 상기 제1 소자분리막(500) 상에 형성될 수 있다. 상기 소스/드레인 패턴(800)은 상기 제1 소자분리막(500)의 상면의 볼록부(105)에 접하여 형성될 수 있다.
상기 소스/드레인 패턴(800)의 외주면은 다양한 형상을 가질 수 있다. 예를 들어, 상기 소스/드레인 패턴(800)의 외주면은 다이아몬드 형상, 원 형상, 직사각형 형상, 팔각형 형상 중, 적어도 하나일 수 있다.
상기 소스/드레인 패턴(800)은 채널 영역으로 사용되는 와이어 패턴(222)과 직접 연결될 수 있다. 즉, 소스/드레인 패턴(800)은 게이트 스페이서(700)의 관통홀을 통과한 상기 와이어 패턴(222)과 직접 연결될 수 있다.
도 29 내지 도 38는 본 개시의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다. 본 개시의 실시예를 설명함에 있어, 도 1 내지 도 20의 반도체 소자 제조 방법의 구성과 중복되는 것은 생략하거나 간략히 기술한다.
도 29 내지 도 30를 참조하면, 기판(1000) 상에 형성된 적층체(2000)를 식각하여 제1 희생층(2010a) 상에 핀형 구조체(2100)를 형성할 수 있다. 상기 핀형 구조체(2100) 사이에는 제1 리세스(R1)가 형성될 수 있다. 이후에, 상기 기판(1000) 상에 상기 핀형 구조체(2100)의 양 측벽을 덮는 제1 라이너(4000)를 형성할 수 있다. 상기 도 29 내지 도 30의 공정은 상기 도 1 및 도 3에서 설명한 공정과 동일하나, 식각 마스크를 맨드릴 패턴과 스페이서 패턴 대신 마스크 패턴(3000)을 이용할 수 있다. 이후에서, 도 1 내지 도 20을 인용하여 설명할 때에는 맨드릴 패턴과 스페이서 패턴 대신에 마스크 패턴(3000)을 식각 마스크로 이용하는 것으로 한다.
도 31를 참조하면, 상기 제1 리세스(R1)를 하방으로 연장하여 제2 리세스(R200)를 형성할 수 있다. 도 25의 공정은 도 4에서 설명한 공정과 동일할 수 있다.
도 32을 참조하면, 상기 제2 리세스(R200)를 채우는 제1 소자분리막(5000)을 형성할 수 있다. 도 32의 공정은 도 6에서 설명한 공정과 동일할 수 있다.
도 33을 참조하면, 상기 제1 소자분리막(5000)을 평탄화 하여 상기 핀형 구조체(2100)의 상면을 노출시킬 수 있다. 상기 제1 소자분리막(5000) 뿐만 아니라 상기 마스크 패턴(3000) 상기 제1 라이너(4000) 패턴을 평탄화하여 상기 제1 소자분리막(5000), 상기 마스크 패턴(3000) 및 상기 제1 라이너(4000) 패턴의 상면의 높이를 동일하게 할 수 있다. 예를 들어, 상기 핀형 구조체(2100)의 노출되는 상면은 제2 반도체층(2120)의 상면일 수 있다.
도 34을 참조하면, 상기 제1 소자분리막(5000) 중 일부를 제거하여 상기 제2 리세스(R200)에 빈 공간을 형성할 수 있다. 예를 들어, 빈 공간을 형성하기 위한 제2 리세스(R200)를 제외한 다른 제2 리세스(R200), 상기 핀형 구조체(2100) 및 제1 라이너(4000)의 상면에 마스크 패턴(3000)을 형성하고, 상기 마스크 패턴(3000)을 식각 마스크로 하여 제1 소자분리막(5000)을 식각할 수 있다.
상기 빈 공간이 형성되는 제2 리세스(R200)는 상기 핀형 구조체(2100)가 이격되는 일 방향을 따라 홀수번째 리세스 또는 짝수번째 리세스일 수 있다. 이에, 하나의 핀형 구조체(2100)의 양 측에 형성된 두 개의 제2 리세스(R200) 중 어느 하나에는 반드시 제1 소자분리막(5000)이 형성되고, 다른 하나에는 빈 공간이 형성될 수 있다.
도 35 및 도 36를 참조하면, 상기 빈 공간이 형성된 제2 리세스(R200)를 통해 상기 제1 희생층(2010a)을 제거할 수 있다. 이후에, 하면이 노출되는 제2 희생층(2120a)을 제거할 수 있다. 이에, 상기 핀형 구조체(2100)의 하면에는 제1 반도체층(2110)이 노출될 수 있다. 또한, 상기 핀형 구조체(2100)와 상기 기판(1000) 사이에는 빈 공간(C)이 형성될 수 있다. 도 29 및 도 30의 공정은 도 18의 공정에서 제1 희생층(2010a)과 제2 희생층(2120a)을 제거하는 공정과 동일할 수 있다.
도 37을 참조하면, 상기 핀형 구조체(2100)와 상기 기판(1000) 사이의 상기 빈 공간(C)과 상기 빈 공간이 형성된 제2 리세스(R200)를 채우는 제2 소자분리막(5100)을 형성할 수 있다. 상기 제2 소자분리막(5100)의 상면의 높이가 상기 핀형 구조체(2100)의 상면의 높이와 동일하게 형성될 수 있다.
도 38를 참조하면, 상기 제1 소자분리막(5000), 상기 제2 소자분리막(5100), 및 상기 라이너(4000)를 식각하여 상기 핀형 구조체(2100)의 양 측벽을 노출시킬 수 있다. 도 38의 공정은 상기 도 11의 공정에서 핀형 구조체(2100)의 측벽을 노출시키는 공정과 동일할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100, 150: 기판 101, 151: 오목부
151a: 홈 103, 152: 오목부
102, 104: 볼록부 153: 돌출부
201, 211, 221, 251, 261: 제1 반도체층
202, 212, 222, 252, 262: 제2 반도체층
200, 250: 적층체 201a, 211a, 251a, 261a: 제1 희생층
202a, 212a, 252a, 262a: 제2 희생층
210, 250: 적층 구조체 220,260: 핀형 구조체
300: 마스크 패턴 301: 맨드릴 패턴
302, 352: 스페이서 패턴 400, 450: 제1 라이너
500, 550: 제1 소자분리막 510, 560: 제2 소자분리막

Claims (10)

  1. 기판을 준비하는 단계;
    상기 기판의 상면에 오목부 및 볼록부를 형성하는 단계;
    상기 기판 상에, 상기 기판과 접하는 제1 희생층 패턴과, 상기 제1 희생층 패턴과 오버랩 되지 않는 오버행 부분을 포함하며 제1 예비 반도체 패턴과 제2 예비 반도체 패턴이 교대로 적층되는 예비 적층 구조체를 형성하되, 상기 예비 적층 구조체의 최하층을 제2 예비 희생층 패턴으로 형성하는 단계;
    상기 예비 적층 구조체의 최하층을 일부 식각하여 제2 희생층 패턴을 형성하고, 하면에서 상기 제1 예비 반도체 패턴이 노출되는 적층 구조체를 형성하는 단계; 및
    상기 기판의 상기 볼록부 및 상기 오목부를 덮는 제1 소자분리막을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 제1 희생층 패턴과 상기 예비 적층 구조체를 형성하는 단계는,
    상기 기판 상에, 제1 반도체층과 제2 반도체층이 교대로 적층되는 적층체를 형성하되, 상기 적층체의 최하층인 제1 희생층을 상기 제1 반도체층으로 형성하는 단계;
    상기 적층체 상에, 제1 폭을 가지는 맨드릴 패턴과 상기 맨드릴 패턴의 측벽 상에 형성되는 스페이서 패턴을 포함하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 하고 상기 제1 희생층을 식각 정지막으로 하여, 상기 적층체를 식각하여 상기 예비 적층 구조체 사이에 배치되는 제1 예비 트렌치를 형성하는 단계;
    상기 제1 예비 트렌치 내에 제1 라이너를 형성하는 단계;
    상기 제1 라이너를 이방성 식각하여, 상기 제1 예비 트렌치를 리세스 하여 제1 트렌치와 제1 예비 희생층 패턴을 형성하는 단계;
    상기 제1 트렌치를 통해 상기 제1 예비 희생층 패턴의 측면을 식각하여, 상기 기판과 상기 오버행 부분의 사이에 개재되는 빈 공간을 가지는 리세스된 제1 트렌치를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 제1 희생층 패턴과 상기 제2 희생층 패턴은 상기 제1 폭 보다 상대적으로 좁은 제2 폭을 가지는 반도체 소자 제조 방법.
  4. 제2항에 있어서,
    상기 제1 소자분리막은 상기 리세스된 제1 트렌치를 채우는 반도체 소자 제조 방법.
  5. 제2항에 있어서,
    상기 맨드릴 패턴을 제거하여 상기 스페이서 패턴 사이에 상기 적층 구조체의 상면을 노출시키는 제2 예비 트렌치를 형성하는 단계;
    상기 스페이서 패턴을 식각 마스크로 하여, 상기 적층 구조체를 이방성 식각하여 제1 반도체 패턴과 제2 반도체 패턴이 교대로 적층되는 핀형 구조체를 형성하고, 상기 핀형 구조체 사이에 배치되는 제2 트렌치를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  6. 기판 상에, 제1 방향으로 연장되며, 상기 제1 방향과 다른 제2 방향을 따라 서로 이격되어 형성되되, 상기 제2 방향으로 가장 가까운 거리에 위치하는 한 쌍의 와이어 패턴;
    상기 기판 상에, 상기 제2 방향을 따라 연장되며, 상기 와이어 패턴을 감싸는 게이트 전극;
    상기 기판과 상기 게이트 전극 사이에, 상기 제1 방향을 따라 연장되며, 상기 제2 방향을 따라 이격되어 형성되되, 상기 한 쌍의 와이어 패턴과 제3 방향으로 오버랩되어 형성되는 제1 소자분리막들; 및
    상기 제2 방향을 따라 이격되는 제1 소자분리막 사이에 형성되며, U자 형상의 단면을 가지는 라이너를 포함하며,
    상기 기판의 상면은 오목부 및 볼록부를 포함하며,
    상기 제1 소자분리막은 상기 기판의 상기 오목부 및 상기 볼록부를 덮는 반도체 소자.
  7. 제6항에 있어서,
    상기 라이너는,
    상기 제2 방향을 따라 반복적으로 형성되는 상기 한 쌍의 와이어 패턴 사이의 공간과 제3 방향으로 오버랩되어 형성되는 반도체 소자.
  8. 제6항에 있어서,
    상기 제1 소자분리막은 상기 제2 방향을 따라 서로 이격되어 형성되는 오목부 및 볼록부를 포함하고,
    상기 볼록부 상에 소스/드레인 패턴이 형성되는 반도체 소자.
  9. 제6항에 있어서,
    상기 기판의 상면은 요철 형상인 반도체 소자.
  10. 제6항에 있어서,
    상기 게이트 전극과 상기 제1 소자분리막 사이에 배치되며 상기 제1 소자분리막의 상면과 상기 라이너의 상면을 덮는 게이트 유전층을 더 포함하는 반도체 소자.
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