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KR102618541B1 - 이차원 물질층을 포함하는 전자 소자 - Google Patents

이차원 물질층을 포함하는 전자 소자 Download PDF

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KR102618541B1
KR102618541B1 KR1020160099620A KR20160099620A KR102618541B1 KR 102618541 B1 KR102618541 B1 KR 102618541B1 KR 1020160099620 A KR1020160099620 A KR 1020160099620A KR 20160099620 A KR20160099620 A KR 20160099620A KR 102618541 B1 KR102618541 B1 KR 102618541B1
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Abstract

이차원 물질층을 포함하는 전자 소자가 개시된다. 전자 소자는 이차원 물질층의 측단부와 직접 접촉하는 전극층을 포함할 수 있다. 전극층은 높은 일함수를 지닌 전도성 물질을 포함하는 형성되거나, 높은 일함수는 지닌 전도성 물질로 형성된 전극층 및 낮은 일함수를 지닌 전도성 물질로 형성된 전극층을 포함하는 구조로 형성될 수 있다.

Description

이차원 물질층을 포함하는 전자 소자{An electronic device comprising two dimensional material}
본원의 실시예는 p형 또는 양극성 특성을 지닌 이차원 물질층을 포함하는 전자 소자에 관한 것이다.
전자 산업이 발달함에 따라, 소형화 및 집적화가 요구되면서 이에 따른 연구가 진행되고 있다. 집적도 및 사용 환경의 필요성에 의하여, 보다 작은 크기의 전자 소자가 요구되고 있다. 크기가 작아지고 보다 높은 성능을 지닌 전자 소자의 필요성이 증대하면서, 이차원 물질(2D material: two-dimensional material)에 대한 관심이 증대되고 있다.
이차원 물질은 원자들이 소정의 결정 구조를 이루고 있는 단층(single-layer) 또는 반층(half-layer)의 구조를 지닌 물질을 의미한다. 이러한 이차원 물질은 기존 소자의 한계를 극복할 수 있는 차세대 소재로 주목받고 있다. 이차원 물질들은 다양한 소자에 적용될 수 있으나, 다만 그 적용에 있어 제한없이 이용될 수 있는 것은 아니다.
본 실시예에서는 p형 또는 양극성 특성을 지니며 2차원 물질층을 포함하는 전자 소자를 제공한다.
또한, p형 또는 양극성 특성을 지닌 2차원 물질층을 포함하는 전자 소자의 제조 방법을 제공한다.
개시된 실시예에서는
게이트 전극 상에 형성된 게이트 절연층;
상기 게이트 전극 상에 형성된 게이트 절연층 상에 형성된 이차원 물질층;
상기 이차원 물질층 상에 형성된 절연층; 및
상기 이차원 물질층의 측단부와 접촉하여 형성된 것으로 높은 일함수를 지닌 전극층;을 포함하는 이차원 물질층을 포함하는 전자 소자를 제공한다.
상기 전극층은 5.0eV 내지 6.5eV의 일함수를 지닌 전도성 물질로 형성될 수 있다.
상기 전극층은 상기 이차원 물질층 및 상기 절연층을 개구하여 상기 게이트 절연층 표면에서 상기 이차원 물질층의 측단부와 직접 접촉되도록 형성된 것일 수 있다.
상기 전극층은 상기 게이트 절연층 표면에서 상기 이차원 물질층의 측단부와 직접 접촉되어 각각 형성된 제 1전극층 및 제 2전극층을 포함할 수 있다.
상기 이차원 물질층은 전이 금속 칼코게나이드계 물질(metal chalcogenide based material)을 포함하여 형성된 것일 수 있다.
상기 이차원 물질층은 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ZrS2, ZrSe2, HfS2, HfSe2, NbSe2 또는 ReSe2로 형성된 것일 수 있다.
상기 절연층은 h-BN 또는 Al2O3로 형성된 이차원 물질층을 포함할 수 있다.
또한, 본 실시예에서는, 게이트 전극 상에 형성된 게이트 절연층;
상기 게이트 전극 상에 형성된 게이트 절연층 상에 형성된 이차원 물질층;
상기 이차원 물질층 상에 형성된 절연층; 및
상기 이차원 물질층의 측단부와 접촉하여 형성된 것으로 서로 다른 일함수를 지닌 전극층들;을 포함하는 이차원 물질층을 포함하는 전자 소자를 제공한다.
상기 전극층들은 3eV이상이며, 5eV 미만의 일함수를 지닌 제 1전극층; 및
5.0eV 내지 6.5eV의 일함수를 지닌 제 2전극층을 포함할 수 있다.
상기 제 1전극층은 제 1-1전극층 및 제 1-2전극층을 포함하며,
상기 제 2전극층은 제 2-1전극층 및 제 2-2전극층을 포함하고,
상기 제 1-1전극층은 상기 전자 소자의 제 1영역에 형성되며,
상기 제 2-2전극층은 상기 전자 소자의 제 2영역에 형성되며,
상기 1-2전극층 및 상기 2-1전극층은 상기 제 1영역 및 제 2영역 사이에 제 3영역에 함께 형성된 것일 수 있다.
상기 제 1전극층과 상기 이차원 물질층의 측단부와 접촉하는 영역에는 n형 컨택 영역이 형성되며,
상기 제 2전극층과 상기 이차원 물질층의 측단부와 접촉하는 영역에는 p형 컨택 영역이 형성된 것일 수 있다.
개시된 실시예에 따르면, 이차원 물질층의 측단부(edge)와 전극층을 접촉시킴으로써 이차원 물질층의 페르미 레벨의 피닝 효과(pinning effect)를 방지할 수 있다.
이차원 물질층의 측단부와 접촉하여 형성되는 전극층을 물질을 일함수에 따라 적절히 선택함으로써 양극성 특성을 지닌 전자 소자를 제공할 수 있다.
도 1은 일 실시예에 따른 이차원 물질층을 포함하는 전자 소자를 개략적으로 나타낸 단면도이다.
도 2a 및 도 2b는 상기 도 1의 일 실시예에 따른 이차원 물질층을 포함하는 전자 소자의 A1 영역을 나타낸 확대도이다.
도 3a 내지 도 3e는 일 실시예에 따른 이차원 물질층을 포함하는 전자 소자의 제조 방법을 나타낸 도면이다.
도 4는 다른 실시예에 따른 이차원 물질층을 포함하는 양극성 전자 소자를 개략적으로 나타낸 단면도이다.
도 5는 상기 도 4에 나타낸 다른 실시예에 따른 이차원 물질층을 포함하는 전자 소자의 회로도를 나타낸 도면이다.
이하, 실시예에 따른 이차원 물질층을 포함하는 전자 소자에 대해 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다. 또한, 이하에서 설명하는 층 구조에서, "상부" 나 "상"이라고 기재된 표현은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1은 일 실시예에 따른 이차원 물질층을 포함하는 전자 소자를 개략적으로 나타낸 단면도이다.
도 1을 참조하면, 실시예에 따른 전자 소자(100)는 하부 구조체(10) 상에 형성된 게이트 전극(11), 게이트 전극(11) 상에 형성된 게이트 절연층(12), 게이트 절연층(12) 상에 형성된 이차원 물질층(13) 및 이차원 물질층(13) 상에 형성된 절연층(14)을 포함할 수 있다. 또한, 절연층(14) 상에는 선택적으로 표면 물질층(15)이 형성될 수 있다. 이차원 물질층(13), 절연층(14) 및 표면 물질층(15)을 개구하여 게이트 절연층(12) 표면에서 상기 이차원 물질층(13)의 측단부와 직접 접촉되어 각각 형성된 제 1전극층(16a) 및 제 2전극층(16b)을 포함할 수 있다.
제 1전극층(16a) 및 제 2전극층(16b)은 각각 소스 및 드레인층일 수 있다. 제 1전극층(16a) 및 제 2전극층(16b) 중 적어도 하나는 2차원 물질층(13)의 측면 부와 직접 접촉하도록 형성될 수 있다.
도 2a 및 도 2b는 상기 도 1의 일 실시예에 따른 이차원 물질층을 포함하는 전자 소자의 A1 영역을 나타낸 확대도이다. 여기서는, 이차원 물질층(13)과 제 2전극층(16b)이 접촉한 영역을 명확히 나타낸다.
도 2a를 참조하면, 게이트 전극(11) 및 게이트 절연층(12) 상에서 이차원 물질층(13)의 측부는 제 2전극층(16b)과 직접 접촉되어 형성된다. 이차원 물질층(13)은 이차원 물질(two-dimensional material)을 포함하여 형성된 것일 수 있다. 이차원 물질은 원자들이 소정의 결정 구조를 이루고 있는 단층(single-layer) 또는 반층(half-layer)의 구조를 지닐 수 있다. 다만, 이에 제한된 것은 아니며 다수의 원자층 구조로 형성될 수 있다. 이차원 물질층(13) 및 제 2전극층(16b)은 이차원 물질층(13)의 측부(edge) 영역(A11)에서 직접 접촉할 수 있다.
도 2b를 참조하면, 이차원 물질층(13)은 측부 영역(A11) 및 평면 영역(A12)을 포함할 수 있으며, 도 1의 실시예에 따른 전자 소자(100)에서 이차원 물질층(13)은 제 1전극층(16a) 및 제 2전극층(16b)와 측부 영역(A11)에서 직접 접촉하는 구조로 형성될 수 있다. 이차원 물질층(13)으로 예를 들어, MoS2를 들 수 있다.
도 2b의 이차원 물질층(13)은 Mo 원자(13a) 및 S원자(13b)가 결정 구조를 이루어 형성되어 있다. 제 2전극층(16b)이 2차원 물질층(13)의 평면 영역(A12)에서 접촉하는 경우, 제 2전극층(16b)을 이루는 전도성 물질은 이차원 물질층(13)의 S원자(13b)와 접촉하게 된다. 반면, MoS2의 결정 구조에서 제 2전극층(16b)이 이차원 물질층(13)의 측부 영역(A11)에서 접촉하는 경우, 제 2전극층(16b)을 이루는 전도성 물질은 이차원 물질층(13)의 Mo 원자(13a) 및 S원자(13b)와 모두 접촉하게 된다. 제 2전극층(16b)이 이차원 물질층(13)의 평면 영역(A12)에서 접촉하는 경우, 2차원 컨택(2-dimensional contact)이라 하고, 제 2전극층(16b)이 이차원 물질층(13)의 측부 영역(A11)에서 접촉하는 경우, 1차원 컨택(1-dimensional contact)라 할 수 있다.
만일 제 1전극층(16a) 및 제 2전극층(16b)이 이차원 물질층(13)과 평면 영역(A12)에서 접촉하는 경우, 제 1전극층(16a) 및 제 2전극층(16b)과 이차원 물질층(13) 표면 접촉 영역은 상대적으로 약한 결합이 이루어질 수 있다. 이에 따라 S원자 및 전극(16a, 16b)을 이루는 금속의 준위가 겹치면서 페르미 레벨이 전도대(conduction band) 근처에 고정되는 강한 페르미 레벨 피닝 효과(pinning effect)가 유도될 수 있다. 이 경우, 진성(intrinsic) MoS2는 항상 n형 반도체 특성을 지닐 수 있다.
반면, 제 1전극층(16a) 및 제 2전극층(16b)이 이차원 물질층(13)과 측부 영역(A11)에서 접촉하는 경우, 제 1전극층(16a) 및 제 2전극층(16b)과 이차원 물질층(13) 표면 접촉 영역은 상대적으로 강한 결합을 이루며, 이차원 물질층(13)의 페르미 레벨의 피닝 효과(pinning effect)를 방지할 수 있다. 즉, 제 1전극층(16a) 및 제 2전극층(16b)을 2차원 물질층(13)과 측부 영역(A11)에서 접촉하도록 형성함으로써, 이차원 물질층(13)을 이루는 물질의 페르미 레벨 디피닝(depinning)을 유도할 수 있다. 이 경우, 이차원 물질층(13)은 제 1전극층(16a) 및 제 2전극층(16b)의 물질에 따라 p형 또는 n형 특성을 지닐 수 있다. 예를 들어, 이차원 물질층(13)과 접촉하는 제 1전극층(16a) 또는 제 2전극층(16b)이 낮은 일함수(low work function)을 지닌 물질로 형성된 경우, 이차원 물질층(13)과 전극층(16a, 16b)이 접촉하는 측부 영역(A11)에서는 n형 쇼트키 컨택(n-type Schottky contact)을 얻을 수 있다.
본원의 실시예에 있어서, 낮은 일함수를 지닌 물질이라 함은 5eV보다 작은 일함수를 지닌 전도성 물질을 의미할 수 있으며, 높은 일함수를 지닌 물질이라 함은 약 5eV 이상의 일함수를 지닌 물질을 의미할 수 있다. 구체적으로 낮은 일함수를 지닌 물질은 약 3eV 이상 5eV 미만의 일함수를 지닌 Al, Fe, Pb, In, Au, Mo 등의 물질을 의미할 있다. 그리고, 높은 일함수를 지닌 물질은 약 5eV 이상 6.5eV 이하의 일함수를 지닌 Au, Pt, Pd 등의 전도성 물질을 의미할 수 있다. 따라서, 본 실시예에 따른 전자 소자(100)에서는 이차원 물질층(13)의 측단부(A11)에 높은 일삼수를 지닌 전도성 물질로 제 1전극층(16a) 및 제 2전극층(16b)이 형성되면, 실시예에 따른 전자 소자(100)는 p형 전자 소자로 형성될 수 있다.
도 3a 내지 도 3e는 도 1에 나타낸 일 실시예에 따른 이차원 물질층을 포함하는 전자 소자(100)의 제조 방법을 나타낸 도면이다.
도 3a를 참조하면, 하부 구조체(10) 상에 전도성 물질로 게이트 전극(11)을 형성하고, 게이트 전극(11) 상에 절연 물질로 게이트 절연층(12)을 형성한다. 그리고, 게이트 절연층(12) 상에 이차원 물질층(13)을 형성시키고, 이차원 물질층(13) 상에 절연층(14) 및 표면 물질층(15)을 형성시킨다.
하부 구조체(10)는 전자 소자가 형성되는 다른 물질층 또는 기판일 수 있으며, 예를 들어 실리콘층일 수 있다. 금속층(18)은 전도성 금속 물질을 포함하여 형성될 수 있으며, 금속, 전도성 금속 산화물, 전도성 금속 질화물 등을 포함할 수 있다. 예를 들어 게이트 전극(11)은 금속, 합금, 전도성 산화물 또는 전도성 질화물 등의 전도성 물질로 형성될 수 있다. 예를 들어, 게이트 전극(11)은 Au, Ag, Cu, Pt, Al, Ti, W, Ru 또는 Ta 등의 금속 또는 이들의 합금 물질로 형성될 수 있다.
게이트 절연층(12)은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 또는 티타늄 산화물 등으로 형성될 수 있다.
이차원 물질층(13)은 전이 금속 칼코게나이드계 물질(metal chalcogenide based material)을 포함하여 형성할 수 있다. 전이 금속 칼코게나이드계 물질은 전이 금속(transition metal)과 칼코겐(chalcogen) 물질을 포함하는 TMD(transition metal dichalcogenide) 물질일 수 있다. 전이 금속은 예를 들어, Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re 중 적어도 하나일 수 있으며, 칼코겐 물질은 S, Se, Te 중 적어도 하나일 수 있다. TMDC 물질은, MX2의 화학식으로 표현될 수 있다. 여기서, X는 칼코겐 원소일 수 있으며, 예를 들어 S, Se, Te 등일 수 있다. 그리고, M은 전이금속으로 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re 등일 수 있다. 구체적으로 TMDC 물질은 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ZrS2, ZrSe2, HfS2, HfSe2, NbSe2, ReSe2 등일 수 있다.
이차원 물질층(13)은 추가적으로 도펀트 물질이 도핑되어 형성될 수 있으며, 본 실시예에 따른 전자 소자의 이차원 물질층(13)은 추가적인 도펀트 물질이 포함되지 않으며, 이차원 물질로만 형성될 수 있다.
이차원 물질층(13) 상에 형성되는 절연층(14)은 예를 들어 h-BN(hexagonal-boron nitride)이나 Al2O3로 형성될 수 있다. h-BN의 경우, 원자수준에서 아주 평평하고 밴드갭이 큰 2차원 물질로서 이차원 물질층(13) 상에 형성되어 실시예에 따른 전자 소자 제조 시, 도 1에 나타낸 전극(16a, 16b)과 이차원 물질층(13)의 측단부 접촉 형성을 용이하도록 할 수 있다. h-BN을 반데르발스 전이 기술(Van der Waals transfer technique)을 이용하여 이차원 물질층(13) 상에 형성할 수 있다.
그리고, 표면 물질층(15)은 실시예에 따른 전자 소자(100) 형성 시 포토 레지스트(photoresist)로 사용될 수 있는 물질로서 예를 들어 PMMA(Poly(methyl methacrylate))로 형성될 수 있다. 표면 물질층(15)은 실시예에 따른 전자 소자(100) 형성 과정에서 선택적으로 제거될 수 있다.
도 3b를 참조하면, 표면 물질층(15)을 패터닝하여 전극이 형성될 위치의 표면 물질층(15)을 제거한다. 표면 물질층(15)을 패터닝하는 공정은 리소그래피(lithography) 공정에 따라 이루어질 수 있다.
도 3c를 참조하면, 패터닝된 표면 물질층(15)을 마스크로 하여, 패터닝된 표면 물질층(15) 사이의 노출된 절연층(14a, 14b) 영역을 식각한다. 이 때, ICP(Inductively Coupled Plasma)(T) 공정을 이용하여 발생된 플라즈마(P)를 이용한 건식 식각 공정을 실시할 수 있다. 플라즈마 식각 공정에 의하여 게이트 절연층(12) 상의 이차원 물질층(13), 절연층(14)을 식각할 수 있다. 이차원 물질층(13)이 MoS2로 형성된 경우, O2/SF6 플라즈마 공정을 이용하여 실시할 수 있다.
도 3d를 참조하면, 플라즈마 식각 공정에 의하여, 패터닝된 표면 물질층(15)에 의해 노출된 영역의 절연층(14) 및 이차원 물질층(13)은 식각되어 제거될 수 있다. 이에 따라 게이트 절연층(12)의 일부 표면 영역(12a, 12b)이 노출될 수 있다.
그리고, 도 3e를 참조하면, 패터닝된 표면 물질층(15) 사이의 노출된 절연층(12)의 표면 영역(12a, 12b) 상에 전도성 물질을 형성하여 이차원 물질층(13)의 측면에 제 1전극(16a) 및 제 2전극(16b)이 접촉하도록 전극층(16a, 16b)을 형성할 수 있다. 제 1전극(16a) 및 제 2전극(16b)을 5.0eV 이상의 일함수를 지닌 물질로 형성하는 경우, 실시예에 따른 전자 소자(100)는 채널층인 이차원 물질층(13)과 제 1전극(16a) 및 제 2전극(16b)이 p형 컨택을 하는 p형 전자 소자로 형성될 수 있다.
실시예에 따른 전자 소자(100)는 높은 일함수를 지닌 전도성 물질로 전극을 형성하여 p형 전자 소자, 예를 들어서 트랜지스터를 형성할 수 있으며, 또한, 낮은 일함수를 지닌 전도성 물질로 전극을 형성하여 양극성(ambipolar) 전자 소자를 형성할 수 있다.
도 4는 다른 실시예에 따른 이차원 물질층을 포함하는 양극성 전자 소자를 개략적으로 나타낸 단면도이다. 도 4에서는 양극성 전자 소자로서 인버터(inverter) 구조를 나타내었다. 그리고, 도 5는 상기 도 4에 나타낸 다른 실시예에 따른 전자 소자의 회로도를 나타낸 도면이다.
도 4를 참조하면, 실시예에 따른 전자 소자(200)는 하부 구조체(20) 상에 형성된 게이트 전극(21), 게이트 전극(21) 상에 형성된 게이트 절연층(22), 게이트 절연층(22) 상에 형성된 이차원 물질층(23) 및 이차원 물질층(23) 상에 형성된 절연층(24)을 포함할 수 있다. 그리고, 절연층(24) 상에는 선택적으로 표면 물질층(25)이 형성될 수 있다.
그리고, 적층된 이차원 물질층(23), 절연층(24) 및 표면 물질층(25)이 일부 제거된 영역에는 각각 낮은 일함수를 지닌 물질로 형성된 제 1-1 및 1-2전극층(26a, 26b) 및 높은 일함수를 지닌 물질로 형성된 제 2-1 및 제 2-2전극층(27a, 27b)을 포함할 수 있다. 제 1-1전극층(26a)은 이차원 물질층(23), 절연층(24) 및 표면 물질층(25)이 일부 제거되어 게이트 절연층(22)이 노출된 제 1영역에 형성되어, 이차원 물질층(23), 절연층(24) 및 표면 물질층(25)의 측단면과 직접 접촉하도록 형성될 수 있다. 제 2-2전극층(27b)는 이차원 물질층(23), 절연층(24) 및 표면 물질층(25)이 일부 제거되어 게이트 절연층(22)이 노출된 제 2영역에 형성되어 이차원 물질층(23), 절연층(24) 및 표면 물질층(25)의 측단면과 직접 접촉하도록 형성될 수 있다.
그리고, 제 1-2전극층(26b) 및 제 2-1전극층(27a)은 제 1-1전극층(26a) 및 제 2-2전극층(27b)이 각각 형성된 제 1영역 및 제 2영역 사이의 제 3영역에 함께 접촉하며 형성될 수 있다. 제 1-2전극층(26b) 및 제 2-1전극층(27a)은 이차원 물질층(23), 절연층(24) 및 표면 물질층(25)이 일부 제거되어 게이트 절연층(22)이 노출된 제 3영역에 형성되어 이차원 물질층(23), 절연층(24) 및 표면 물질층(25)의 측단면과 직접 접촉하도록 형성될 수 있다. 제 1-2전극층(26b)은 제 1-1전극층(26a)과 인접하도록 형성될 수 있으며, 제 2-1전극층(27a)는 제 2-2전극층(27b)와 인접하도록 형성될 수 있다.
제 1-1전극층(26a) 및 제 1-2전극층(26b)는 낮은 일함수, 즉 5eV 미만의 일함수를 지닌 전도성 물질, 예를 들어 Mo로 형성될 수 있으며, 제 2-1전극층(27a) 및 제 2-2전극층(27b)는 높은 일함수, 즉 5eV 이상의 일함수를 지닌 전도성 물질, 예를 들어 Pd로 형성될 수 있다. 이에 따라 제 1-1전극층(26a) 및 제 1-2전극층(26b)과 접촉하는 이차원 물질층(23) 영역은 p형 콘택이 형성될 수 있으며, 제 2-1전극층(27a) 및 제 2-2전극층(27b)과 접촉하는 이차원 물질층(23) 영역은 n형 콘택이 형성될 수 있다. 이에 따라, 도 4에 나타낸 실시예에 따른 전자 소자는 양극성(ambipolar) 특성을 지닌 전자소자, 예를 들어 인버터로 형성될 수 있으며, 도 5에서는 도 4의 구조의 양극성 전자 소자, 즉 인버터의 회로도를 나타내었다. 도 5에서 게이트 전극(21) 통하여 입력신호(IN)를 인가하고, 제 1-2전극층(26b) 및 제 2-1전극층(27a)을 통하여 출력신호(OUT)를 얻을 수 있다.
본 실시예에 따른 전자 소자는 다양한 형태로 이용될 수 있다. 구체적인 전자 소자의 예로는 다양한 구조의 트랜지스터, 예를 들어 FET(field effect transistor), TFT(thin film transistor) 등일 수 있으며, 다이오드(diode), 메모리소자(memory device), 논리소자(logic device) 또는 태양전지(solar cell)나 디스플레이 소자(display device) 등 다양한 전자 소자일 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본원의 이차원 물질층과 전극층의 연결 구조를 다양한 전자 소자에 변형시켜 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
100, 200: 전자 소자 10, 20: 하부 구조체
11, 21: 게이트 전극 12, 22: 게이트 절연층
13, 23: 이차원 물질층 14, 24: 절연층
15, 25: 표면 물질층
16a, 16b, 26a, 26b, 27a, 27b: 전극층

Claims (14)

  1. 게이트 전극 상에 형성된 게이트 절연층;
    상기 게이트 전극 상에 형성된 게이트 절연층 상에 형성된 이차원 물질층;
    상기 이차원 물질층 상에 형성된 절연층; 및
    상기 이차원 물질층의 측단부와 접촉하여 형성된 것으로 높은 일함수를 지닌 전극층;을 포함하는 이차원 물질층을 포함하고,
    상기 절연층은 h-BN으로 형성된 이차원 물질층을 포함하고,
    상기 전극층은 상기 이차원 물질층 및 상기 절연층을 개구하여 상기 게이트 절연층 표면에서 상기 이차원 물질층의 측단부와 직접 접촉되도록 형성된 이차원 물질층을 포함하고,
    상기 전극층은 상기 게이트 절연층 표면에서 상기 이차원 물질층의 측단부와 직접 접촉되어 각각 형성된 제 1전극층 및 제 2전극층을 포함하는 이차원 물질층을 포함하는 전자 소자.
  2. 제 1항에 있어서,
    상기 전극층은 5.0eV 내지 6.5eV의 일함수를 지닌 전자 소자.
  3. 삭제
  4. 삭제
  5. 제 1항에 있어서,
    상기 이차원 물질층은 전이 금속 칼코게나이드계 물질(metal chalcogenide based material)을 포함하여 형성된 이차원 물질층을 포함하는 전자 소자.
  6. 제 5항에 있어서,
    상기 이차원 물질층은 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ZrS2, ZrSe2, HfS2, HfSe2, NbSe2 또는 ReSe2로 형성된 이차원 물질층을 포함하는 전자 소자.
  7. 삭제
  8. 게이트 전극 상에 형성된 게이트 절연층;
    상기 게이트 전극 상에 형성된 게이트 절연층 상에 형성된 이차원 물질층;
    상기 이차원 물질층 상에 형성된 절연층; 및
    상기 이차원 물질층의 측단부와 접촉하여 형성된 것으로 서로 다른 일함수를 지닌 전극층들;을 포함하는 이차원 물질층을 포함하고,
    상기 절연층은 h-BN으로 형성된 이차원 물질층을 포함하고,
    상기 전극층은 상기 이차원 물질층 및 상기 절연층을 개구하여 상기 게이트 절연층 표면에서 상기 이차원 물질층의 측단부와 직접 접촉되도록 형성된 이차원 물질층을 포함하고,
    상기 전극층은 상기 게이트 절연층 표면에서 상기 이차원 물질층의 측단부와 직접 접촉되어 각각 형성된 제 1전극층 및 제 2전극층을 포함하는 이차원 물질층을 포함하는 전자 소자.
  9. 제 8항에 있어서,
    상기 전극층들은 3eV이상이며, 5eV 미만의 일함수를 지닌 제 1전극층; 및
    5.0eV 내지 6.5eV의 일함수를 지닌 제 2전극층을 포함하는 이차원 물질층을 포함하는 전자 소자.
  10. 제 9항에 있어서,
    상기 제 1전극층은 제 1-1전극층 및 제 1-2전극층을 포함하며,
    상기 제 2전극층은 제 2-1전극층 및 제 2-2전극층을 포함하고,
    상기 제 1-1전극층은 상기 전자 소자의 제 1영역에 형성되며,
    상기 제 2-2전극층은 상기 전자 소자의 제 2영역에 형성되며,
    상기 1-2전극층 및 상기 2-1전극층은 상기 제 1영역 및 제 2영역 사이에 제 3영역에 함께 형성된 이차원 물질층을 포함하는 전자 소자.
  11. 제 9항에 있어서,
    상기 제 1전극층과 상기 이차원 물질층의 측단부와 접촉하는 영역에는 n형 컨택 영역이 형성되며,
    상기 제 2전극층과 상기 이차원 물질층의 측단부와 접촉하는 영역에는 p형 컨택 영역이 형성된 이차원 물질층을 포함하는 전자 소자.
  12. 제 8항에 있어서,
    상기 이차원 물질층은 전이 금속 칼코게나이드계 물질(metal chalcogenide based material)을 포함하여 형성된 이차원 물질층을 포함하는 전자 소자.
  13. 제 12항에 있어서,
    상기 이차원 물질층은 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ZrS2, ZrSe2, HfS2, HfSe2, NbSe2 또는 ReSe2로 형성된 이차원 물질층을 포함하는 전자 소자.
  14. 삭제
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