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KR102617788B1 - Utbb 광전 검출기 픽셀 유닛, 어레이 및 방법 - Google Patents

Utbb 광전 검출기 픽셀 유닛, 어레이 및 방법 Download PDF

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KR102617788B1
KR102617788B1 KR1020217029060A KR20217029060A KR102617788B1 KR 102617788 B1 KR102617788 B1 KR 102617788B1 KR 1020217029060 A KR1020217029060 A KR 1020217029060A KR 20217029060 A KR20217029060 A KR 20217029060A KR 102617788 B1 KR102617788 B1 KR 102617788B1
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charge
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리챠오 류
샤오옌 류
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페킹 유니버시티
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Abstract

본 출원은 UTBB 광전 검출기 픽셀 유닛, 어레이 및 방법을 개시하며, 실리콘 막층, 매립 산화층, 전하 수집층 및 기판을 포함하되, 상기 실리콘 막층, 매립 산화층, 전하 수집층 및 기판은 위에서 아래로 순차적으로 배치되고, 상기 실리콘 막층은 NMOS트랜지스터 또는 PMOS트랜지스터를 포함하며, 상기 전하 수집층은 전하 수집 제어영역 및 전하 축적 영역을 포함하며, 상기 기판은 N형 기판 또는 P형 기판을 포함한다. 전하 축적 영역 주위에 구심 전기장을 형성함으로써 광생성전하가 구심 전기장의 작용하에, 해당되는 픽셀 유닛으로 축적된다. 구심 전기장를 통해 광전기 전환효율을 향상하고 픽섹 간의 간섭을 억제하였으며 얕은 트렌치 분리의 면적을 절감하여 크기를 감소함으로써 서브 미크론 픽셀에 더 적합하도록 하였다.

Description

UTBB 광전 검출기 픽셀 유닛, 어레이 및 방법
본 출원은 실리콘계 광전 검출기 분야에 관한 것이며, 특히 UTBB 광전 검출기 픽셀 유닛, 어레이 및 방법에 관한 것이다.
광전 이미징 검출기는 군사, 의료, 자동차, 모바일 장치 등에 널리 응용된다. 현재 주류의 광전기 검출기는 전하 결합 소자(Charge-coupled Device, CCD) 광전 소자 및 CMOS-APS광전 소자이다. CCD광전 소자는 직접 전하 전송을 통해 광전 검출을 수행하고, CMOS-APS광전 소자는 픽셀 유닛의 포토다이오드를 통해 전하를 수집하여 전압 신호로 변환하고 CMOS 회로에서 증폭하여 판독하는 것이다. 두 가지 광전 검출 소자는 각각 장점과 단점이 존재한다. 그러나 두 가지 광전 검출기의 단일 픽셀 유닛이 모두 복수의 트랜지스터 등 소자 구성을 포함하는바, 소자 자체 구성의 제한으로 인해, 픽셀 크기가 미크론 수준으로 제한되며 더 이상 줄일 수 없다. 초박형 몸체 및 산화물 매립(Ultra-Thin Box and Body, UTBB) 구조와 같은 단일 트랜지스터를 사용하면 광전 검출 유닛의 픽셀 유닛 크기를 효과적으로 줄일 수 있다. 그러나, 현재 UTBB구조를 이미지 센서로 사용하고 있는 방안에서 얕은 트렌치 분리(shallow trench isolation)를 이용하여 픽셀 간의 간섭을 억제해야 하는바 픽셀 유닛의 추가적인 감소를 제한하고 있다.
종합하여 말하면, 크기가 작고 간섭을 억제할 수 있는 광전 검출기 픽셀 유닛, 어레이 및 방법을 제공해야 한다.
상기 문제를 해결하기 위해 본 출원은 UTBB 광전 검출기 픽셀 유닛, 어레이 및 방법을 제공한다.
제1측면에서, 본 출원은 UTBB 광전 검출기 픽셀 유닛을 제공하며 이는 실리콘 막층, 매립 산화층, 전하 수집층 및 기판을 포함하되, 상기 실리콘 막층, 매립 산화층, 전하 수집층 및 기판은 위에서 아래로 순차적으로 배치된다
상기 실리콘 막층은 NMOS트랜지스터 또는 PMOS트랜지스터를 포함하며,
상기 전하 수집층은 광생성 전하를 수집하도록 구심 전기장(Centripetal electric field)을 형성하고 전하 수집 제어영역 및 전하 축적 영역을 포함하며,
상기 기판은 N형 기판 또는 P형 기판을 포함한다.
바람직하게, 상기 NMOS트랜지스터의 소스와 드레인은 각각 NMOS트랜지스터의 채널 양측에 위치하고, NMOS트랜지스터의 게이트는 NMOS트랜지스터의 채널에 있다.
상기 PMOS트랜지스터의 소스와 드레인은 각각 PMOS트랜지스터의 채널양측에 위치하고, PMOS트랜지스터의 게이트는 PMOS트랜지스터의 채널에 있다.
제2측면에서, 본출원은 UTBB 광전 검출기 어레이를 제공하며, 이는 복수의 상기 광전 검출기 픽셀 유닛을 포함하며, 복수의 상기 광전 검출기 픽셀 유닛은 광전 검출기 어레이를 구성하며, 여기서 상기 광전 검출기 어레이의 행 수 및 열 수는 각각 2이상인 자연수이다.
바람직하게, 인접한 상기 광전 검출기 픽셀 유닛의 NMOS트랜지스터 또는 PMOS트랜지스터 동일한 하나의 소스 또는 드레인을 사용한다.
바람직하게, 상기 광전 검출기 어레이는 복수 열의 워드선, 복수 행의 비트선, 공통 영역 전극, 공통 소스를 포함하며, 여기서 모든 NMOS트랜지스터의 소스 또는 PMOS트랜지스터의 소스는 공통 소스와 연결되고 전하 수집층의 모든 전하 수집 제어영역은 공통 영역 전극과 연결되며, 각 열의 광전 검출기의 게이트는 이와 대응되는 워드선과 연결되며, 각 행의 광전 검출기의 드레인은 이와 대응되는 비트선과 연결된다.
제3측면에서, 본 출원은 UTBB 광전 검출기 픽셀 유닛의 검출 방법을 제공하며, 이는 아래와 같은 단계:
해당되는 전압을 전하 수집 제어영역에 인가하여 전하 축적 영역 주위에 구심 전기장이 형성되도록 하고, 입사광이 전하 수집층과 기판에서 광생성 캐리어를 생성하고, 광생성 캐리어가 구심 전기장의 작용하에 전하 축적 영역으로 들어가 매립 산화층 아래에서 축적되는 단계；
실리콘 막층의 게이트 및 드레인에 양전압을 인가하고, 해당되는 전압을 전하 수집 제어영역에 인가하는 단계;
전하 축적 영역에 축적되는 광생성 캐리어가 조도에 따라 변화하여 NMOS트랜지스터 또는 PMOS트랜지스터의 임계값 전압과 드레인 전류가 모두 변화하도록 하는 단계;
매립 산화층의 상부의 실리콘 막층의 드레인 전류를 측정하는 단계;
조도를 평가하는 단계; 를 포함한다.
본 출원의 장점은, 전하 축적 영역 주위에 구심 전기장을 형성함으로써 광생성전하가 구심 전기장의 작용하에, 해당되는 픽셀 유닛으로 축적되도록 하는 것이다. 구심 전기장를 통해 광전기 전환효율을 향상하고 픽섹 간의 간섭을 억제하였으며 얕은 트렌치 분리의 면적을 절감하여 크기를 감소함으로써 서브 미크론 픽셀에 더 적합하도록 하였다.
당업자는 아래의 바람직한 실시형태의 상세한 설명을 통해 다양한 기타 장점과 유익점을 더 선명하게 확인할 수 있을 것이다. 도면은 단지 바람직한 사실 방안을 나타내기 위한 목적이므로 본 출원에 대한 한정으로 이해하여서는 아니 된다. 전체 도면의 경우 동일한 참조부호로 동일한 구성을 나타내었으며, 도면에서:
도 1은 본 출원에서 제공된 UTBB광전 검출기 픽셀 유닛의 구성도이며;
도 2는 본 출원에서 제공된 UTBB광전 검출기 어레이의 구성도이며;
도 3은 본 출원에서 제공된 UTBB광전 검출기 픽셀 유닛의 검출방법의 단계 개략도이며;
도 4는 본 출원에서 제공된 UTBB광전 검출기 픽셀 유닛의 검출방법에서 광 조사 전, 후의 MOS 트랜지스터의 전달 특성 곡선도이며;
도 5는 본 출원에서 제공된 UTBB광전 검출기 픽셀 유닛의 검출방법에서 광 조사 전, 후의 인접한 P웰 및 N웰과 매립 산화층 계면의 전위 분포도이다.
아래에서는, 첨부된 도면을 참조하여 본 개시의 예시적인 실시형태를 보다 상세하게 설명한다. 도면에는 본 개시의 예시적인 실시형태를 도시하였으나, 본 개시는 다양한 형태로 구현될 수 있으며 여기에서 설명되는 실시형태에 의해 제한되어서는 아니 됨을 이해해야 한다. 반면, 이런 실시형태는 본 개시를 더욱 철저히 이해하고 본 개시의 범위를 당업자에게 완전히 전달하기 위해 제공되는 것이다.
본 출원의 실시형태에 따르면, UTBB광전 검출기 픽셀 유닛을 제공하며, 도 1에 도시된 바와 같이, 실리콘 막층, 매립 산화층, 전하 수집층 및 기판을 포함하며, 실리콘 막층, 매립 산화층, 전하 수집층 및 기판은 위에서 아래로 순차적으로 배치된다.
실리콘 막층은 NMOS트랜지스터 또는 PMOS트랜지스터를 포함한다.
전하 수집층은 교대로 배치된 전하 수집 제어영역 및 전하 축적 영역을 포함한다.
기판은 N형 기판 또는 P형 기판을 포함한다.
NMOS트랜지스터의 소스와 드레인은 각각 NMOS트랜지스터의 채널 양측에 위치하고, NMOS트랜지스터의 게이트는 NMOS트랜지스터의 채널에 있다.
PMOS트랜지스터의 소스와 드레인은 각각 PMOS트랜지스터의 채널양측에 위치하고, PMOS트랜지스터의 게이트는 PMOS트랜지스터의 채널에 있다.
NMOS트랜지스터와 PMOS트랜지스터의 채널 길이는 20 내지 100nm이고, 소스 길이는 20 내지 90nm이며, 드레인 길이는 20 내지 90nm이다.
실리콘 막층의 실리콘 막 두께는 5 내지 20 nm이다.
매립 산화층 두께는 10 내지 30 nm이다.
전하 수집층 깊이는 50 내지 1000 nm이다.
전하 수집층은 적어도 하나의 전하 축적 영역을 포함한다. 즉 각각의 픽셀 유닛은, 반드시 구심 전기장을 생성하고 광생성 전하를 축적하기 위한 전하 축적 영역을 포함해야 한다.
실리콘 막층은 전부 NMOS트랜지스터를 사용할 수 있고, 전부 PMOS트랜지스터를 사용할 수도 있으며, NMOS트랜지스터 또는 PMOS트랜지스터의 사용은 기타 층(예를 들어 전하 수집 제어영역 및 전하 축적 영역이 교대로 배열된 전하 수집층) 및 기판(N형 기판 또는 P형 기판)의 배치에 영향을 주지 않는다.
횡방향에서의 전하 축적 영역, 전하 수집 제어영역 및 실리콘 막층의 MOSFET의 상대 위치는 조절될 수 있다.
전하 수집층의 구조는 P웰 및 N웰이 교대로 배열된 구조에 제한되지 않는다.
P웰 및 N웰의 도핑 농도 및 면적은 각각 조절될 수 있다.
도 1에 도시된 바와 같이, 실리콘 막층이 NMOS트랜지스터를 사용하고, 전하 수집 제어영역이 N웰이고, 전하 축적 영역이 P웰이며 기판이 N형 기판인 것을 예로 들 경우, 각각의 픽셀 유닛은 반드시 하나의 전하 축적 영역을 포함해야 하고, 해당 전하 축적 영역의 위치는 픽셀 유닛의 중심에 있을 수 있으며 픽셀 유닛의 중심에 있지 않을 수도 있다.
본 출원의 다른 실시형태에서, 전하 수집층 중 전하 수집 제어영역은 P웰 일 수 있고, 아울러 전하 축적 영역이 N웰 일 수 있다.
전하 수집층 중 전하 수집 제어영역 및 전하 축적 영역은 헤테로 접합 등 기타 구조를 형성하기 위한 물질을 더 포함할 수 있다.
PN 접합은 하나의 N웰과 하나의 P웰이 밀접하게 접촉되어 구성된다.
도 1에 도시된 바와 같이, P웰과 N웰 사이에 횡방향의 PN 접합이 형성되고, P웰과 N형 기판 사이에 종방향의 PN 접합이 형성되며 양자의 공동 작용하에 도 1의 화살표와 같은 구심 전기장이 형성된다. 광선이 소자의 위로부터 입사하여 광전 검출기로 들어오면 웰과 기판에 광생성 전하가 생성되고, 광생성 전하가 구심 전기장의 작용하에 해당되는 픽셀 유닛에 축적하게 된다.
P웰과 N웰은 교환될 수 있다. 즉 해당되는 전압을 P웰에 인가하고 N웰로 광생성 전하를 수집할 수 있다. 도 1에 도시된 바와 같이, P웰이 구심 전기장을 생성하도록 하기 위해 이런 경우 N 형 기판을 사용하고 N웰에 전압을 인가한다. N웰에 구심 전기장을 형성하고자 할 경우, P웰에 전압을 인가해야 하며, 아울러 기판은 P형 기판을 사용해야 한다.
여기서, 광선은 광전 검출기 픽셀 유닛 상부 및/또는 하부로부터 입사(조사)될 수 있다.
전하 축적 영역의 주위에 구심 전기장을 형성하는 방법은, 전하 수집층에 교대로 배열된 N웰 및 P웰을 형성하여 각각 전하 수집 제어영역 및 전하 축적 영역으로 하고, P웰과 N웰 사이에 횡방향의 PN 접합을 형성하며 P웰과 N형 기판 사이에 종방향의 PN 접합을 형성하고, 횡방향의 PN 접합과 종방향의 PN 접합 전기장이 공동으로 구심 전기장을 형성하는 것이며, 헤테로 접합 등 기타 구조를 형성함으로써 구심 전기장을 형성하는 것을 포함할 수 있으나 이에 한정되는 것은 아니다.
제2 측면에 따르면, 본 출원은 UTBB광전 검출기 어레이를 제공하며, 도 2에 도시된 바와 같이, 복수의 광전 검출기 픽셀 유닛을 포함하며, 복수의 광전 검출기 픽셀 유닛은 광전 검출기 어레이를 구성하며, 여기서 광전 검출기 어레이의 행 수 및 열 수는 각각 2이상인 자연수이다.
인접한 광전 검출기 픽셀 유닛의 NMOS트랜지스터 또는 PMOS트랜지스터는 동일한 하나의 소스 또는 드레인을 사용한다. 도 1에는 3개의 픽셀 유닛이 포함되고 인접한 NMOS트랜지스터 또는 PMOS트랜지스터는 소스와 드레인을 공유한다.
광전 검출기 어레이는 복수 열의 워드선, 복수 행의 비트선, 공통 영역 전극, 공통 소스를 포함하며, 여기서 모든 NMOS트랜지스터의 소스 또는 PMOS트랜지스터의 소스는 공통 소스와 연결되고 전하 수집층의 모든 전하 수집 제어영역은 공통 영역 전극과 연결되며, 각 열의 광전 검출기의 게이트는 이와 대응되는 워드선과 연결되며, 각 행의 광전 검출기의 드레인은 이와 대응되는 비트선과 연결된다.
실리콘 막층이 NMOS트랜지스터를 사용하는 것을 예로 들어 본 출원의 실시형태에 대해 추가로 설명한다.
모든 NMOS트랜지스터의 소스가 공통 소스Vs에 연결되고 0 전위로 설정하며, 기판의 모든 전하 수집 제어영역(본 실예에서는 N웰)은 공통 영역 전극(공통 N영역 전극Vn)에 연결되며, 각 열의 소자(광전 검출기 픽셀 유닛)의 게이트는 워드선에 공통으로 연결되고, 각 행의 소자 드레인은 비트선에 공통으로 연결된다. 소자가 리셋되면 모든 워드선은 0전위로 설정되고 모든 비트선은 0전위로 설정되며 N웰은 음전위로 설정된다. 신호 수집시 모든 워드선과 비트선은 0전위로 유지되고 N웰은 양전위로 설정된다. 신호를 판독할 때 모든 비트선은 +Vdd로 설정되고 각 열의 워드선을 순차적으로 선택하며 선택된 워드선 전위는 +Vdd로 설정되며 비트선을 통해 각각의 NMOS트랜지스터의 신호 전류를 읽는다.
제3측면에 따르면, 본 출원은 UTBB광전 검출기 픽셀 유닛의 검출방법을 제공하며, 도 3에 도시된 바와 같이, 다음 단계를 포함한다.
해당되는 전압을 전하 수집 제어영역에 인가하여 입사광이 전하 수집층과 기판에서 광생성 캐리어를 생성하도록 하고, 광생성 캐리어가 구심 전기장의 작용하에 전하 축적 영역으로 들어가 매립 산화층 아래에서 축적되는 단계 (S101);
실리콘 막층의 게이트 및 드레인에 양전압을 인가하고 전하 수집 제어영역에 양전압을 인가하는 단계 (S102);
전하 축적 영역에 축적되는 광생성 홀이 조도에 따라 변화하여 NMOS트랜지스터 또는 PMOS트랜지스터의 임계값 전압과 드레인 전류가 모두 변화하도록 하는 단계 (S103);
매립 산화층의 상부의 실리콘 막층의 드레인 전류를 측정하는 단계 (S104);
조도를 평가(측정)하는 단계 (S105); 를 포함한다.
전하 수집 제어영역에 인가된 전압은 이가 구체적으로 이용한 구성 및 물질에 따라 변화할 수 있다.
실리콘 막층이 NMOS트랜지스터를 사용하고, 전하 수집 제어영역이 N웰이고, 전하 축적 영역이 P웰이며 기판이 N형 기판인 것을 예로 들어 본 출원의 실시형태에 대해 추가로 설명한다.
전하 수집층의 전하 수집 제어영역에 양전압을 인가하여 입사광이 전하 수집층과 기판에서 광생성 캐리어를 생성하도록 하고, 광생성 캐리어가 구심 전기장의 작용하에 전하 축적 영역으로 들어가 매립 산화층 아래에서 축적된다.
실리콘 막층의 게이트 및 드레인에 양전압을 인가하고 전하 수집 제어영역에 양전압을 인가한다.
전하 축적 영역에 축적되는 광생성 캐리어가 조도에 따라 변화하여 NMOS트랜지스터의 임계값 전압과 드레인 전류가 모두 변화하도록 한다.
매립 산화층의 상부의 실리콘 막층의 드레인 전류를 측정한다.
조도를 평가한다.
실리콘 막층이 NMOS트랜지스터를 사용하고, 전하 수집 제어영역이 P웰이고, 전하 축적 영역이 N웰이며 기판이 N형 기판인 것을 예로 들어 본 출원의 실시형태에 대해 추가로 설명한다.
전하 수집층의 전하 수집 제어영역에 음전압을 인가하여 입사광이 전하 수집층과 기판에서 광생성 캐리어를 생성하도록 하고, 광생성 캐리어가 구심 전기장의 작용하에 전하 축적 영역으로 들어가 매립 산화층 아래에서 축적된다.
실리콘 막층의 게이트 및 드레인에 양전압을 인가하고 전하 수집 제어영역에 음전압을 인가한다.
전하 축적 영역에 축적되는 광생성 캐리어가 조도에 따라 변화하여 NMOS트랜지스터의 임계값 전압과 드레인 전류가 모두 변화하도록 한다.
매립 산화층의 상부의 실리콘 막층의 드레인 전류를 측정한다.
조도를 평가한다.
광생성 홀과 광생성 전자는 반도체 재료가 광에 의해 여기될 때 생성되는 것으로 광생성 캐리어로 통칭된다. 광생성 캐리어는 PN 접합의 자체 구축된 전기장의 작용하에 분리된다.
N웰에 정방향 전압을 인가하면 광생성 홀은 구심 전기장의 작용하에 P웰로 들어간다.
본 출원 실시예의 검출방법은 주로 리셋, 수집 및 판독 세 개의 과정으로 나뉜다. 실리콘 막층이 NMOS트랜지스터를 사용하는 것을 예로 들면 해당되는 전극의 바이어스 조건은 표 1에 나타낸 바와 같다.
리셋 수집 판독
NMOS트랜지스터 게이트 전압 0 0 +Vdd
NMOS트랜지스터 드레인 전압 0 0 +Vdd
NMOS트랜지스터 소스 전압 0 0 0
N웰 전압 Vreset +Vdd +Vdd
리셋 단계에서 MOS트랜지스터의 소스, 드레인 및 게이트 전압은 0이므로 MOS트랜지스터가 OFF상태로 된다. N웰 단자에 리셋 펄스 신호Vreset를 인가하여 PN 접합이 정방향 바이어스로 되게 하고, 정방향 바이어스 전류가 플로팅 P웰을 향해 전하를 주입하고 P웰 전압을 초기 전압으로 리셋한다.
수집 단계에서 소자를 노광시키고 N웰 단자 전압을 +Vdd로 설정하여 PN 접합이 역방향 바이어스로 되게 한다. 입사광이 소자 하부의 PN 접합에서 광생성 캐리어를 생성하고 광생성 캐리어가 PN 접합의 자체 구축된 전기장의 작용하에 분리된다. 구심 전기장의 작용하에 광생성 홀이 P웰로 들어가 매립 산화층 아래에서 축적된다.
판독 단계에서, 매립 산화층 상부의 MOSFET드레인 전류를 통해 광신호를 읽는다. NMOS트랜지스터 게이트 전극(게이트) 및 드레인 전극(드레인)은 모두 양전압으로 설정된다. 매립 산화층 하부에 축적된 광생성 홀은 매립 산화층과 기판의 계면의 전위를 높이고 매립 산화층을 통해 상부 MOSFET소자 채널에 작용하며 산화 매립층은 커패시터와 유사한 구조를 형성하여 NMOS트랜지스터 소자 채널의 반전 캐리어가 많아지게 하고 임계값 전압이 감소되도록 한다. 도 4에 도시된 바와 같이, 상이한 조도에서 매립 산화층 하부의 기판에 축적된 양전하량은 다르므로 MOSFET 소자의 임계값 전압이 다르고 드레인 전류가 다르게 된다. 매립 산화층 상부의 MOSFET드레인 전류를 측정함으로써 조도를 간접적으로 평가할 수 있다.
광 조사 전, 후 MOSFET 소자의 전달 특성 곡선은 도 4에 나타낸 바와 같다.
광 조사 전, 후의 인접한 P웰 및 N웰과 매립 산화층 계면의 전위 분포도는 도 5에 나타낸 바와 같다.
본 출원의 실시형태에서 전하 축적 영역의 주위에 구심 전기장을 형성하여 광생성 전하가 구심 전기장의 작용하에 해당되는 픽셀 유닛에 축적하도록 한다. 전하 수집층에서 교대로 배치된 전하 수집 제어영역 및 전하 축적 영역은 N웰(N형 도핑 영역) 및 P웰(P형 도핑 영역)일 수 있고, 기판은 N형 기판 또는 P형 기판은 포함하며 P웰과 N웰 사이에 횡방향의 PN 접합이 형성되고 양자의 공동 작용하에 구심 전기장이 형성되며, 광생성 전하가 구심 전기장의 작용하에 해당되는 픽셀 유닛에 축적하게 된다. 구심 전기장를 통해 광전기 전환효율을 향상하고 픽섹 간의 간섭을 억제하였으며 얕은 트렌치 분리의 면적을 절감하여 크기를 감소함으로써 서브 미크론 픽셀에 더 적합하게 만들었다. 구심 전기장은 전하가 주동적으로 대응되는 픽셀 유닛에 축적되도록 할 수 있고, 매립 산화층 하부에 축적된 광생성 전하는 백 게이트 변조 효과를 통해 MOSFET의 전기학적 특성에 영향을 준다. UTBB 및 구심 전기장의 광전 검출기 어레이 구조: 각 행의 픽셀이 공동으로 소스-드레인을 이용하는 어레이 배치 방식에 기반하면, 얕은 트렌치 분리를 방지하여 픽셀 밀도를 향상하였다. 각각의 픽셀 유닛은 단지 단일 소자로 감광 기능을 수행하고 픽셀 유닛 크기를 효과적으로 감소할 수 있다. 구심 전기장으로 광생성 전하를 수집하고 횡방향 전기장과 종방향 전기장의 공동 작용으로 광생성 전자가 매립 산화층 아래로 이동 및 축적되도록 할 수 있다. 구심 전기장을 통해 광생성 전하를 수집하고 간섭을 억제하며 공통 소스-드레인을 이용한 어레이 배치 방식에 의하면 얕은 트렌치 분리의 면적을 절감함으로써 이가 서브 미크론 픽셀에 더 적합하도록 하였다.
상술한 내용은 본 출원의 바람직한 구체적인 실시형태일 뿐 본 출원의 보호범위가 이에 한정된다는 것이 아니다. 본 분야 기술분야에 숙지한 기술자가 본 출원에 제시된 기술범위 내에서 쉽게 생각해낼 수 있는 변화 또는 대체는 모두 본 출원의 보호범위에 속해야 할 것이다. 따라서 본 출원의 보호범위는 청구범위의 보호범위를 기준으로 해야 한다.
1 채널 2 드레인
3 소스 4 매립 산화층
5 전하 수집 제어영역 6 전하 축적 영역
7 기판 8 게이트
9 채널 길이 10 드레인 길이
11 소스 길이 12 실리콘 막 두께
13 매립 산화층 두께 14 전하 수집층 깊이
15 실리콘 막층 16 전하 수집층
17 광

Claims (8)

  1. 실리콘 막층, 매립 산화층, 전하 수집층 및 기판을 포함하되, 상기 실리콘 막층, 매립 산화층, 전하 수집층 및 기판은 위에서 아래로 순차적으로 배치되고,
    상기 실리콘 막층은 NMOS트랜지스터 또는 PMOS트랜지스터를 포함하며,
    상기 전하 수집층은 광생성 전하를 수집하도록 구심 전기장을 형성하고 전하 수집 제어영역 및 전하 축적 영역을 포함하며,
    상기 전하 수집층은 복수의 상기 전하 수집 제어영역 및 복수의 전하 축적 영역이 교대로 배열되어 형성되고,
    상기 기판은 N형 기판 또는 P형 기판을 포함하고,
    상기 전하 수집층에 교대로 배열된 N웰 및 P웰을 형성하여 각각 전하 수집 제어영역 및 전하 축적 영역으로 하고, P웰과 N웰 사이에 횡방향의 PN접합을 형성하며,
    상기 전하 수집층이 P웰인 경우, P웰과 N형 기판 사이에 종방향의 PN접합을 형성하고, 상기 전하 수집층이 N웰인 경우, N웰과 P형 기판 사이에 종방향의 PN 접합을 형성하는 것을 특징으로 하는 UTBB 광전 검출기 픽셀 유닛.
  2. 제1항에 있어서,
    상기 NMOS트랜지스터의 소스와 드레인은 각각 NMOS트랜지스터의 채널 양측에 위치하고, NMOS트랜지스터의 게이트는 NMOS트랜지스터의 채널에 있으며,
    상기 PMOS트랜지스터의 소스와 드레인은 각각 PMOS트랜지스터의 채널양측에 위치하고, PMOS트랜지스터의 게이트는 PMOS트랜지스터의 채널에 있는 것을 특징으로 하는 UTBB 광전 검출기 픽셀 유닛.
  3. 제1항 내지 제2항 중 어느 한 항에 따른 복수의 광전 검출기 픽셀 유닛을 포함하며, 복수의 상기 광전 검출기 픽셀 유닛은 광전 검출기 어레이를 구성하며, 여기서 상기 광전 검출기 어레이의 행 수 및 열 수는 각각 2이상인 자연수인 것을 특징으로 하는 UTBB 광전 검출기 어레이.
  4. 제3항에 있어서,
    인접한 상기 광전 검출기 픽셀 유닛의 NMOS트랜지스터 또는 PMOS트랜지스터 동일한 하나의 소스 또는 드레인을 사용하는 것을 특징으로 하는 UTBB 광전 검출기 어레이.
  5. 제3항에 있어서,
    상기 광전 검출기 어레이는 복수 열의 워드선, 복수 행의 비트선, 공통 영역 전극, 공통 소스를 포함하며, 여기서 모든 NMOS트랜지스터의 소스 또는 PMOS트랜지스터의 소스는 공통 소스와 연결되고 전하 수집층의 모든 전하 수집 제어영역은 공통 영역 전극과 연결되며, 각 열의 광전 검출기의 게이트는 이와 대응되는 워드선과 연결되며, 각 행의 광전 검출기의 드레인은 이와 대응되는 비트선과 연결되는 것을 특징으로 하는 UTBB 광전 검출기 어레이.
  6. 해당되는 전압을 전하 수집 제어영역에 인가하여 전하 축적 영역 주위에 구심 전기장이 형성되도록 하고, 입사광이 전하 수집층과 기판에서 광생성 캐리어를 생성하고, 광생성 캐리어가 구심 전기장의 작용하에 전하 축적 영역으로 들어가 매립 산화층 아래에서 축적되는 단계；
    실리콘 막층의 게이트 및 드레인에 양전압을 인가하고 해당되는 전압을 전하 수집 제어영역에 인가하는 단계;
    전하 축적 영역에 축적되는 광생성 캐리어가 조도에 따라 변화하여 NMOS트랜지스터 또는 PMOS트랜지스터의 임계값 전압과 드레인 전류가 모두 변화하도록 하는 단계;
    매립 산화층의 상부의 실리콘 막층의 드레인 전류를 측정하는 단계;
    조도를 평가하는 단계; 를 포함하는, 제1항에 따른 UTBB 광전 검출기 픽셀 유닛의 검출 방법.
  7. 제6항에 있어서,
    상기 전하 수집 제어영역 및 전하 축적 영역은 N웰 및 P웰이 교대로 배열되어, 상기 N웰에 정방향 전압을 인가하면 광생성 홀은 구심 전기장의 작용 하에 P웰로 들어가는 단계를 포함하는 것을 특징으로 하는 UTBB 광전 검출기 픽셀 유닛의 검출 방법.
  8. 삭제
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