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KR102615687B1 - 표시 장치 - Google Patents

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KR102615687B1
KR102615687B1 KR1020160152134A KR20160152134A KR102615687B1 KR 102615687 B1 KR102615687 B1 KR 102615687B1 KR 1020160152134 A KR1020160152134 A KR 1020160152134A KR 20160152134 A KR20160152134 A KR 20160152134A KR 102615687 B1 KR102615687 B1 KR 102615687B1
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KR
South Korea
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electrode
layer
insulating film
conductive layer
interlayer insulating
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김양완
박형준
이재용
김병선
이수진
Original Assignee
삼성디스플레이 주식회사
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Publication date
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Priority to CN202211603856.9A priority patent/CN115734684A/zh
Priority to CN201711130304.XA priority patent/CN108074961B/zh
Priority to EP17201776.6A priority patent/EP3321966B1/en
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Priority to US16/250,849 priority patent/US10529792B2/en
Priority to US16/735,611 priority patent/US10903301B2/en
Priority to KR1020230181980A priority patent/KR102764922B1/ko
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Abstract

표시 장치는 화소 영역과 주변 영역을 포함하는 기판; 상기 기판의 화소 영역에 제공되며, 적어도 하나의 트랜지스터 및 상기 트랜지스터에 연결되는 발광 소자를 포함하는 화소들; 상기 화소들에 연결되는 데이터 라인들과 스캔 라인들; 및 상기 발광 소자에 전원을 공급하는 전원 라인을 포함할 수 있다. 상기 트랜지스터는 상기 기판 상에 제공된 액티브 패턴, 상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극, 게이트 절연막을 사이에 두고 상기 액티브 패턴 상에 제공된 게이트 전극, 상기 게이트 전극을 커버하고 순차 적층된 제1 층간 절연막, 제2 층간 절연막 및 제3 층간 절연막을 포함하는 층간 절연막, 및 상기 층간 절연막 상에 제공된 보호층을 포함할 수 있다. 상기 제3 층간 절연막은 상기 발광 소자 및 상기 전원 라인이 중첩하는 영역에 제공된 요부를 구비하고, 상기 전원 라인의 일부는 상기 요부 내에 제공될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 표시 소자를 포함하는 복수의 화소들을 포함하며, 각 화소에는 배선들과, 배선들에 연결되며 표시 장치를 구동하기 위한 적어도 하나의 트랜지스터가 배치되어 있다.
트랜지스터는 표시 소자와 전기적으로 연결되어 배선들로부터 인가되는 신호를 이용하여 표시 소자를 구동할 수 있다.
한편, 배선들 중 적어도 일부는 표시 소자와 중첩할 수 있다. 표시 소자와 중첩하는 배선들은 표시 소자의 하부에 단차를 형성할 수 있다. 단차는 표시 소자의 표면 불균일을 야기하며, 표시 소자의 표면 불균일은 표시 장치의 시청 각도에 따른 색차(WAD, White Angle dependency)를 발생시킬 수 있다.
본 발명의 일 목적은 표시 품질이 향상된 표시 장치를 제공하는 데에 있다.
본 발명의 일 실시예에 따른 표시 장치는 화소 영역과 주변 영역을 포함하는 기판; 상기 기판의 화소 영역에 제공되며, 적어도 하나의 트랜지스터 및 상기 트랜지스터에 연결되는 발광 소자를 포함하는 화소들; 상기 화소들에 연결되는 데이터 라인들과 스캔 라인들; 및 상기 발광 소자에 전원을 공급하는 전원 라인을 포함할 수 있다. 상기 트랜지스터는 상기 기판 상에 제공된 액티브 패턴, 상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극, 게이트 절연막을 사이에 두고 상기 액티브 패턴 상에 제공된 게이트 전극, 상기 게이트 전극을 커버하고 순차 적층된 제1 층간 절연막, 제2 층간 절연막 및 제3 층간 절연막을 포함하는 층간 절연막, 및 상기 층간 절연막 상에 제공된 보호층을 포함할 수 있다. 상기 전원 라인은 상기 데이터 라인에 평행하고 상기 제2 층간 절연막 상에 제공되는 제1 도전층, 및 상기 제1 도전층과 연결되는 제2 도전층을 포함할 수 있다. 상기 발광 소자는 상기 보호층 상에 제공될 수 있다. 상기 제3 층간 절연막은 상기 발광 소자 및 상기 제2 도전층이 중첩하는 영역에 제공된 요부를 구비하고, 상기 제2 도전층은 상기 요부 내에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 보호층은 유기 절연막을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 층간 절연막은 무기 절연막을 포함하는 제1 서브 절연막; 및 상기 제1 서브 절연막 상에 제공되고 유기 절연막을 포함하는 제2 서브 절연막을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 요부는 상기 제2 서브 절연막의 일부가 제거되어 상기 제1 서브 절연막을 노출시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 도전층은 상기 제1 서브 절연막 상에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 요부는 상기 제2 서브 절연막의 일부 두께가 제거된 오목부일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 층간 절연막은 유기 절연막을 포함하고, 상기 요부는 상기 제1 도전층을 노출시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 요부에서 상기 제2 도전층은 상기 제1 도전층 상에 직접 콘택될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소들은 스토리지 캐패시터를 더 포함하고, 상기 스토리지 캐패시터는 상기 게이트 전극과 동일층에 배치되는 하부 전극, 및 상기 제1 층간 절연막 상에 제공되는 상부 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 도전층은 일방향으로 연장된 제1 도전 라인들; 및 상기 제1 도전 라인들에 교차하는 제2 도전 라인들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전 라인들은 상기 데이터 라인들 및 상기 스캔 라인들 중 하나에 평행한 방향으로 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 보호층은 평탄화된 표면을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 보호층에서, 상기 요부에 대응하는 영역의 두께는 타 영역의 두께보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는 상기 보호층 상의 제1 전극, 상기 제1 전극 상의 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 발광층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 라인들은 상기 제1 도전층과 동일한 층 상에 제공될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 화소 영역과 주변 영역을 포함하는 기판; 상기 기판의 화소 영역에 제공되며, 적어도 하나의 트랜지스터 및 상기 트랜지스터에 연결되는 발광 소자를 포함하는 화소들; 상기 화소들에 연결되는 데이터 라인들과 스캔 라인들; 및 상기 발광 소자에 전원을 공급하는 전원 라인을 포함할 수 있다. 상기 트랜지스터는 상기 기판 상에 제공된 액티브 패턴, 상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극, 게이트 절연막을 사이에 두고 상기 액티브 패턴 상에 제공된 상기 게이트 전극, 상기 게이트 전극을 커버하고 순차 적층된 제1 층간 절연막, 제2 층간 절연막 및 제3 층간 절연막을 포함하는 층간 절연막, 및 상기 층간 절연막 상에 제공된 보호층을 포함할 수 있다. 상기 발광 소자는 상기 보호층 상의 제1 전극, 상기 제1 전극 상의 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 발광층을 포함할 수 있다. 상기 전원 라인은 상기 데이터 라인에 평행하고 상기 제2 층간 절연막 상에 제공되는 제1 도전층, 및 상기 제1 도전층과 연결되는 제2 도전층을 포함할 수 있다. 상기 제3 층간 절연막은 상기 발광 소자 및 상기 제2 도전층이 중첩하는 영역에 제공된 요부를 구비하고, 상기 제2 도전층은 상기 요부 내에 제공될 수 있다. 상기 보호층 및 상기 제1 전극의 계면은 평탄면일 수 있다.
상술한 바와 같은 표시 장치는 유기 발광 소자 하부의 단차를 억제하여, 상기 유기 발광 소자에서 생성된 광이 방향에 따라 균일하게 출사될 수 있도록 할 수 있다. 따라서, 상기 표시 장치의 시청 각도에 따른 색차를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 3은 도 2에 도시된 화소의 실시예를 나타내는 등가 회로도이다.
도 4는 도 3에 도시된 화소를 상세하게 도시한 평면도이다.
도 5는 도 4의 I-I' 라인에 따른 단면도이다.
도 6은 도 4의 II-II' 라인에 따른 단면도이다.
도 7은 도 4의 III-III' 라인에 따른 단면도이다.
도 8은 도 2 내지 도 7에 도시된 액티브 패턴들을 설명하기 위한 평면도이다.
도 9는 도 2 내지 도 7에 도시된 스캔 라인들, 발광 제어 라인들 및 스토리지 캐패시터의 하부 전극을 설명하기 위한 평면도이다.
도 10은 도 2 내지 도 7에 도시된 초기화 전원 라인 및 스토리지 캐패시터의 상부 전극을 설명하기 위한 평면도이다.
도 11은 도 2 내지 도 7에 도시된 데이터 라인들, 연결 라인, 보조 연결 라인, 전원 라인의 제1 도전층 및 제1 브릿지 패턴을 설명하기 위한 평면도이다.
도 12는 도 2 내지 도 7에 도시된 전원 라인의 제2 도전층 및 제2 브릿지 패턴을 설명하기 위한 평면도이다.
도 13은 도 2 내지 도 7에 도시된 유기 발광 소자를 설명하기 위한 평면도이다.
도 14는 도 12 및 도 13에 도시된 전원 라인의 제2 도전층, 제2 브릿지 패턴 및 유기 발광 소자를 설명하기 위한 평면도이다.
도 15는 도 14의 IV-IV' 라인에 따른 단면도이다.
도 16은 도 14의 V-V' 라인에 따른 단면도이다.
도 17 및 도 18은 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 19 및 도 20은 본 발명의 또 다른 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 1을 참조하면 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소들(PXL), 상기 기판(SUB) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
상기 기판(SUB)은 화소 영역(PXA)과 주변 영역(PPA)을 가질 수 있다. 상기 화소 영역(PXA)은 영상을 표시하는 상기 화소들(PXL)이 제공되는 영역일 수 있다. 각 화소(PXL)에 대해서는 후술한다. 상기 주변 영역(PPA)은 상기 화소들(PXL)이 제공되지 않은 영역으로서 영상이 표시되지 않은 영역일 수 있다. 상기 주변 영역(PPA)에는 상기 화소들(PXL)을 구동하기 위한 상기 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선(미도시)의 일부가 제공될 수 있다. 상기 주변 영역(PPA)은 최종적인 표시 장치에서의 베젤에 대응하며, 상기 주변 영역(PPA)의 폭에 따라 베젤의 폭이 결정될 수 있다.
상기 화소 영역(PXA)은 다양한 형상을 가질 수 있다. 예를 들어, 상기 화소 영역(PXA)은 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 상기 화소 영역(PXA)이 복수 개의 영역들을 포함하는 경우, 각 영역 또한 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 또한, 상기 복수의 영역들의 면적은 서로 동일하거나 서로 다를 수 있다.
본 실시예에서는 상기 화소 영역(PXA)이 직선의 변을 포함하는 사각 형상을 가지는 하나의 영역으로 제공된 경우를 예로서 설명한다.
상기 주변 영역(PPA)은 상기 화소 영역(PXA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 주변 영역(PPA)은 상기 화소 영역(PXA)의 둘레를 둘러쌀 수 있다. 본 발명의 일 실시예에 있어서, 상기 주변 영역(PPA)은 폭 방향으로 연장된 가로부와, 길이 방향으로 연장된 세로부를 포함할 수 있다. 상기 주변 영역(PPA)의 상기 세로부는 상기 화소 영역(PXA)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공될 수 있다.
상기 화소들(PXL)은 상기 기판(SUB) 상의 상기 화소 영역(PXA) 내에 제공될 수 있다. 상기 화소들(PXL) 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다. 상기 화소들(PXL)은 백색광 및/또는 컬러광을 출사하는 유기 발광 소자를 포함할 수 있다. 각 화소(PXL)는 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 화소(PXL)는 시안, 마젠타, 옐로우 및 백색 중 하나의 색을 출사할 수도 있다.
상기 화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 상기 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다. 예를 들어, 상기 화소들(PXL)의 일부는 상기 제1 방향(DR1)이 행 방향이 되도록 배열될 수 있으나, 상기 화소들(PXL) 중 다른 일부는 상기 제1 방향(DR1)이 아닌 다른 방향, 예를 들어, 상기 제1 방향(DR1)에 비스듬한 방향이 행 방향이 되도록 배열될 수 있다. 또는, 상기 화소들(PXL)은 상기 제1 방향(DR1) 및 상기 제2 방향(DR2)에 경사진 방향이 열 방향이 되고, 상기 열 방향에 교차하는 방향이 행 방향이 되도록 배열될 수도 있다. 여기서, 상기 열 방향도 상기 제1 방향(DR1) 및 상기 제2 방향(DR2)에 경사질 수 있다.
상기 구동부는 상기 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다. 도 1에는 설명의 편의를 위해 상기 배선부가 생략되었으며, 상기 배선부에 대해서는 후술한다.
상기 구동부는 스캔 라인을 통해 상기 화소(PXL)에 스캔 신호를 제공하는 스캔 구동부(SDV), 발광 제어 라인을 통해 상기 화소(PXL)에 발광 제어 신호를 제공하는 발광 구동부(EDV), 및 데이터 라인을 통해 상기 화소(PXL)에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 상기 타이밍 제어부는 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)를 제어할 수 있다.
상기 스캔 구동부(SDV)는 상기 주변 영역(PPA) 중 상기 세로부에 배치될 수 있다. 상기 주변 영역(PPA)의 상기 세로부는 상기 화소 영역(PXA)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공되는 바, 상기 스캔 구동부(SDV)는 상기 주변 영역(PPA)의 상기 세로부 중 적어도 어느 한 쪽에 배치될 수 있다. 상기 스캔 구동부(SDV)는 상기 주변 영역(PPA)의 길이 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부(SDV)는 상기 기판(SUB) 상에 직접 실장될 수 있다. 상기 스캔 구동부(SDV)가 상기 기판(SUB) 상에 직접 실장되는 경우, 상기 화소들(PXL)을 형성하는 공정 시에 함께 형성될 수 있다. 그러나, 상기 스캔 구동부(SDV)의 제공 위치나 제공 방법은, 이에 한정되는 것은 아니며, 별도의 칩에 형성되어 상기 기판(SUB) 상에 칩 온 글라스(Chip On Glass) 형태로 제공될 수 있다. 또한, 상기 스캔 구동부(SDV)는 인쇄 회로 기판 상에 실장되어 상기 기판(SUB)에 연결 부재를 통해 연결될 수도 있다.
상기 발광 구동부(EDV) 또한, 상기 스캔 구동부(SDV)와 유사하게, 상기 주변 영역(PPA) 중 세로부에 배치될 수 있다. 상기 발광 구동부(EDV)는 상기 주변 영역(PPA)의 세로부 중 적어도 어느 한 쪽에 배치될 수 있다. 상기 발광 구동부(EDV)는 상기 주변 영역(PPA)의 길이 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 구동부(EDV)는 상기 기판(SUB) 상에 직접 실장될 수 있다. 상기 발광 구동부(EDV)가 상기 기판(SUB) 상에 직접 실장되는 경우, 상기 화소들(PXL)을 형성하는 공정 시에 함께 형성될 수 있다. 그러나, 상기 발광 구동부(EDV)의 제공 위치나 제공 방법은, 이에 한정되는 것은 아니며, 별도의 칩에 형성되어 상기 기판(SUB) 상에 칩 온 글라스 형태로 제공될 수 있다. 또한, 상기 발광 구동부(EDV)는 인쇄 회로 기판 상에 실장되어 상기 기판(SUB)에 연결 부재를 통해 연결될 수도 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부(SDV)와 상기 발광 구동부(EDV)가 서로 인접하며, 상기 주변 영역(PPA)의 상기 세로부 쌍 중 어느 한 쪽에만 형성된 것을 일 예로서 도시하였으나, 이에 한정되는 것은 아니며, 그 배치는 다양한 방식으로 변경될 수 있다. 예를 들어, 상기 스캔 구동부(SDV)는 상기 주변 영역(PPA)의 상기 세로부 중 일측에 제공되고, 상기 발광 구동부(EDV)는 상기 주변 영역(PPA)의 상기 세로부 중 타측에 제공될 수 있다. 또는 상기 스캔 구동부(SDV)가 상기 주변 영역(PPA)의 상기 세로부 중 양측에 모두 제공될 수 있으며, 상기 발광 구동부(EDV)는 상기 주변 영역(PPA)의 상기 세로부 중 일측에만 제공될 수 있다.
상기 데이터 구동부(DDV)는 상기 주변 영역(PPA)에 배치될 수 있다. 특히 상기 데이터 구동부(DDV)는 상기 주변 영역(PPA)의 가로부에 배치될 수 있다. 상기 데이터 구동부(DDV)는 상기 주변 영역(PPA)의 폭 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및/또는 상기 데이터 구동부(DDV)의 위치는 필요에 따라 서로 바뀔 수 있다.
상기 타이밍 제어부(미도시)는 다양한 방식으로 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)에 배선을 통해 연결될 수 있다. 상기 타이밍 제어부가 배치되는 위치는 특별히 한정되는 것은 아니다. 예를 들어, 상기 타이밍 제어부는 인쇄 회로 기판 상에 실장되어, 가요성 인쇄 회로 기판을 통해 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)와 연결될 수 있으며, 상기 인쇄 회로 기판은 상기 기판(SUB)의 일측, 또는 상기 기판(SUB)의 배면 등 다양한 위치에 배치될 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 2를 참조하면, 본 발명의 실시예에 의한 표시 장치는 화소들(PXL), 구동부, 및 배선부를 포함할 수 있다.
상기 화소들(PXL)은 복수 개로 제공될 수 있다. 상기 구동부는 스캔 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)를 포함할 수 있다. 도 2에 있어서, 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 상기 데이터 구동부(DDV), 및 상기 타이밍 제어부(TC)의 위치는 설명의 편의를 위해 설정된 것으로서, 실제 표시 장치를 구현할 때는 상기 표시 장치 내에서의 다른 위치에 배치될 수 있다.
상기 배선부는 상기 구동부로부터 각 화소(PXL)에 신호를 제공하며, 스캔 라인들, 데이터 라인들, 발광 제어 라인들, 전원 라인(PL) 및 초기화 전원 라인(Vint)을 포함할 수 있다. 상기 스캔 라인들은 복수 개의 스캔 라인들(S1 내지 Sn)을 포함하고, 상기 발광 제어 라인들은 복수 개의 발광 제어 라인들(E1 내지 En)을 포함할 수 있다. 상기 데이터 라인들은 복수 개의 데이터 라인들(D1 내지 Dm)을 포함할 수 있다. 상기 데이터 라인들(D1 내지 Dm)과 상기 전원 라인(PL)은 각 화소(PXL)에 연결될 수 있다.
상기 화소들(PXL)은 화소 영역(PXA)에 배치될 수 있다. 상기 화소들(PXL)은 상기 스캔 라인들(S1 내지 Sn), 상기 발광 제어 라인들(E1 내지 En), 상기 데이터 라인들(D1 내지 Dm) 및 상기 전원 라인(PL)에 연결될 수 있다. 상기 화소들(PXL)은 상기 스캔 라인들(S1 내지 Sn)로부터 스캔 신호가 공급될 때 상기 데이터 라인들(D1 내지 Dm)로부터 데이터 신호를 공급받을 수 있다.
또한, 상기 화소들(PXL)은 외부로부터 제1 전원(ELVDD), 제2 전원(ELVSS), 및 초기화 전원(Vint)을 공급받을 수 있다. 여기서, 상기 제1 전원(ELVDD)은 상기 전원 라인(PL)을 통하여 인가될 수 있다.
상기 화소들(PXL) 각각은 도시되지 않은 구동 트랜지스터 및 유기 발광 다이오드를 구비할 수 있다. 상기 데이터 신호에 대응하여, 상기 구동 트랜지스터는 상기 제1 전원(ELVDD)으로부터 상기 유기 발광 다이오드를 경유하여 상기 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 여기서, 상기 데이터 신호가 공급되기 전에 상기 구동 트랜지스터의 게이트 전극은 상기 초기화 전원(Vint)의 전압에 의하여 초기화될 수 있다. 이를 위하여, 상기 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
상기 스캔 구동부(SDV)는 상기 타이밍 제어부(TC)로부터의 제1 게이트 제어 신호(GCS1)에 대응하여 상기 스캔 라인들(S1 내지 Sn)로 상기 스캔 신호를 공급할 수 있다. 일례로, 상기 스캔 구동부(SDV)는 상기 스캔 라인들(S1 내지 Sn)로 상기 스캔 신호를 순차적으로 공급할 수 있다. 상기 스캔 라인들(S1 내지 Sn)로 상기 스캔 신호가 순차적으로 공급되면 상기 화소들(PXL)이 수평 라인 단위로 순차적으로 선택될 수 있다.
상기 발광 구동부(EDV)는 상기 타이밍 제어부(TC)로부터의 제2 게이트 제어 신호(GCS2)에 대응하여 상기 발광 제어 라인들(E1 내지 En)로 상기 발광 제어 신호를 공급할 수 있다. 일례로, 상기 발광 구동부(EDV)는 상기 발광 제어 라인들(E1 내지 En)로 발광 제어 신호를 순차적으로 공급할 수 있다.
여기서, 상기 발광 제어 신호는 상기 스캔 신호보다 넓은 폭으로 설정될 수 있다. 일례로, i(i는 자연수)번째 발광 제어 라인(Ei)으로 공급되는 상기 발광 제어 신호는 i-1번째 스캔 라인(Si-1)으로 공급되는 상기 스캔 신호 및 i번째 스캔 라인(Si)으로 공급되는 상기 스캔 신호와 적어도 일부 기간 중첩되도록 공급될 수 있다.
추가적으로, 상기 발광 제어 신호는 상기 화소들(PXL)에 포함되는 트랜지스터가 턴-오프될 수 있도록 게이트 오프 전압(예를 들면, 하이 전압)으로 설정되고, 상기 스캔 신호는 상기 화소들(PXL)에 포함되는 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 로우 전압)으로 설정될 수 있다.
상기 데이터 구동부(DDV)는 데이터 제어 신호(DCS)에 대응하여 상기 데이터 라인들(D1 내지 Dm)로 상기 데이터 신호를 공급할 수 있다. 상기 데이터 라인들(D1 내지 Dm)로 공급된 상기 데이터 신호는 상기 스캔 신호에 의하여 선택된 상기 화소들(PXL)로 공급될 수 있다.
상기 타이밍 제어부(TC)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 상기 게이트 제어 신호들(GCS1 및 GCS2)을 상기 스캔 구동부들(SDV) 및 상기 발광 구동부들(EDV)로 공급하고, 상기 데이터 제어 신호(DCS)를 상기 데이터 구동부(DDV)로 공급할 수 있다.
상기 게이트 제어 신호들(GCS1 및 GCS2) 각각에는 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 상기 스타트 펄스는 첫 번째 스캔 신호 또는 첫 번째 발광 제어 신호의 타이밍을 제어할 수 있다. 상기 클럭 신호들은 상기 스타트 펄스를 쉬프트시키기 위하여 사용될 수 있다.
상기 데이터 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 상기 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어할 수 있다. 상기 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용될 수 있다.
도 3은 도 2에 도시된 화소의 실시예를 나타내는 등가 회로도이다. 도 3에서는 설명의 편의성을 위하여 j번째 데이터 라인(Dj) 및 i번째 스캔 라인(Si)에 접속된 화소를 도시하기로 한다.
도 2 및 도 3을 참조하면, 본 발명의 실시예에 의한 화소(PXL)는 유기 발광 소자(OLED), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7) 및 스토리지 커패시터(Cst)를 구비할 수 있다.
상기 유기 발광 소자(OLED)의 애노드는 상기 제6 트랜지스터(T6)를 경유하여 상기 제1 트랜지스터(T1)에 접속되고, 캐소드는 제2 전원(ELVSS)에 접속될 수 있다. 상기 유기 발광 소자(OLED)는 상기 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.
상기 유기 발광 소자(OLED)로 전류가 흐를 수 있도록 제1 전원(ELVDD)은 상기 제2 전원(ELVSS)보다 높은 전압으로 설정될 수 있다.
상기 제7 트랜지스터(T7)는 초기화 전원(Vint)과 상기 유기 발광 소자(OLED)의 애노드 사이에 접속될 수 있다. 상기 제7 트랜지스터(T7)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 상기 제7 트랜지스터(T7)는 상기 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 상기 유기 발광 소자(OLED)의 상기 애노드로 공급할 수 있다. 여기서, 상기 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)와 상기 유기 발광 소자(OLED) 사이에 접속될 수 있다. 상기 제6 트랜지스터(T6) 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 상기 제6 트랜지스터(T6)는 상기 i번째 발광 제어 라인(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
상기 제5 트랜지스터(T5)는 상기 제1 전원(ELVDD)과 상기 제1 트랜지스터(T1) 사이에 접속될 수 있다. 상기 제5 트랜지스터(T5)의 게이트 전극은 상기 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 상기 제5 트랜지스터(T5)는 상기 i번째 발광 제어 라인(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
상기 제1 트랜지스터(T1; 구동 트랜지스터)의 제1 전극은 상기 제5 트랜지스터(T5)를 경유하여 상기 제1 전원(ELVDD)에 접속되고, 상기 제2 전극은 상기 제6 트랜지스터(T6)를 경유하여 상기 유기 발광 소자(OLED)의 상기 애노드에 접속될 수 있다. 상기 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 상기 제1 트랜지스터(T1)는 상기 제1 노드(N1)의 전압에 대응하여 상기 제1 전원(ELVDD)으로부터 상기 유기 발광 소자(OLED)를 경유하여 상기 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 즉, 상기 제1 전원(ELVDD)은 상기 제1 트랜지스터(T1)를 통해 상기 유기 발광 소자(OLED)의 상기 애노드에 전기적으로 연결될 수 있다.
상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 상기 제2 전극과 상기 제1 노드(N1) 사이에 접속될 수 있다. 상기 제3 트랜지스터(T3)의 게이트 전극은 상기 i번째 스캔 라인(Si)에 접속될 수 있다. 상기 제3 트랜지스터(T3)는 상기 i번째 스캔 라인(Si)으로 상기 스캔 신호가 공급될 때 턴-온되어 상기 제1 트랜지스터(T1)의 상기 제2 전극과 상기 제1 노드(N1)를 전기적으로 접속시킬 수 있다. 따라서, 상기 제3 트랜지스터(T3)가 턴-온 될 때 상기 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다.
상기 제4 트랜지스터(T4)는 상기 제1 노드(N1)와 상기 초기화 전원(Vint) 사이에 접속될 수 있다. 상기 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 상기 제4 트랜지스터(T4)는 상기 i-1번째 스캔 라인(Si-1)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 노드(N1)로 상기 초기화 전원(Vint)의 전압을 공급할 수 있다.
상기 제2 트랜지스터(T2)는 j번째 데이터 라인(Dj)과 상기 제1 트랜지스터(T1)의 상기 제1 전극 사이에 접속될 수 있다. 상기 제2 트랜지스터(T2)의 게이트 전극은 상기 i번째 스캔 라인(Si)에 접속될 수 있다. 상기 제2 트랜지스터(T2)는 상기 i번째 스캔 라인(Si)으로 상기 스캔 신호가 공급될 때 턴-온되어 상기 j번째 데이터 라인(Dj)과 상기 제1 트랜지스터(T1)의 상기 제1 전극을 전기적으로 접속시킬 수 있다.
상기 스토리지 커패시터(Cst)는 상기 제1 전원(ELVDD)과 상기 제1 노드(N1) 사이에 접속될 수 있다. 상기 스토리지 커패시터(Cst)는 상기 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
본 발명의 다른 실시예에 있어서, 스캔 라인들 및 발광 제어 라인들의 연장 방향은 달리 설정될 수 있다. 예를 들어, 본 발명의 일 실시예의 스캔 라인들 및 발광 제어 라인들이 폭 방향인 제1 방향(DR1)을 따라 연장된 것과는 달리, 스캔 라인들 및 발광 제어 라인들은 길이 방향인 제2 방향(DR2)을 따라 연장될 수 있다.
도 4는 도 3에 도시된 화소를 상세하게 도시한 평면도이며, 도 5는 도 4의 I-I' 라인에 따른 단면도이며, 도 6은 도 4의 II-II' 라인에 따른 단면도이며, 도 7은 도 4의 III-III' 라인에 따른 단면도이다.
도 4 내지 도 7에서는 화소 영역(PXA)에 배치된 i번째 행 및 j번째 열에 배치된 하나의 화소(PXL)를 기준으로, 하나의 화소(PXL)에 연결된 두 개의 스캔 라인들(Si-1, Si), 발광 제어 라인(Ei), 전원 라인(PL), 및 데이터 라인(Dj)을 도시하였다. 도 4 내지 도 7에 있어서, 설명의 편의를 위해, i-1번째 행의 스캔 라인을 "i-1번째 스캔 라인(Si-1)"으로, i번째 행의 스캔 라인을 "i번째 스캔 라인(Si)"으로, i번째 행의 발광 제어 라인을 "발광 제어 라인(Ei)"으로, j번째 열의 데이터 라인을 "데이터 라인(Dj)"으로, j번째 전원 라인을 "전원 라인(PL)"으로 표시한다.
도 1 내지 도 7을 참조하면, 표시 장치는 기판(SUB), 배선부, 및 화소들(PXL)을 포함할 수 있다.
상기 기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 상기 기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들면, 상기 기판(SUB)은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다.
또한, 상기 기판(SUB)은 가요성(flexible) 기판일 수도 있다. 여기서, 상기 기판(SUB)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 상기 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 상기 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등을 포함할 수도 있다.
상기 배선부는 상기 화소들(PXL) 각각에 신호를 제공하며, 스캔 라인들(Si-1, Si), 데이터 라인(Dj), 발광 제어 라인(Ei), 전원 라인(PL), 및 초기화 전원 라인(IPL)을 포함할 수 있다.
상기 스캔 라인들(Si-1, Si)은 제1 방향(DR1)으로 연장될 수 있다. 상기 스캔 라인들(Si-1, Si)은 제2 방향(DR2)을 따라 순차적으로 배열된 i-1번째 스캔 라인(Si-1), 및 i번째 스캔 라인(Si)을 포함할 수 있다. 상기 스캔 라인들(Si-1, Si)은 스캔 신호를 인가받을 수 있다. 예를 들면, 상기 i-1번째 스캔 라인(Si-1)은 i-1번째 스캔 신호를 인가받을 수 있다. 상기 i-1번째 스캔 라인(Si-1)은 상기 i-1번째 스캔 신호에 의해 i번째 행의 화소들(PXL)이 초기화될 수 있다. 상기 i번째 스캔 라인(Si)은 i번째 스캔 신호를 인가받을 수 있다. 상기 i번째 스캔 라인(Si)은 분기되어 서로 다른 트랜지스터에 연결될 수 있다.
상기 발광 제어 라인(Ei)은 상기 제1 방향(DR1)으로 연장될 수 있다. 상기 발광 제어 라인(Ei)은 분기된 i번째 스캔 라인들(Si) 사이에서 상기 i번째 스캔 라인들(Si)과 이격되도록 배치된다. 상기 발광 제어 라인(Ei)은 발광 제어 신호를 인가받을 수 있다.
상기 데이터 라인(Dj)은 상기 제2 방향(DR2)으로 연장될 수 있다. 상기 데이터 라인(Dj)은 데이터 신호를 인가받을 수 있다.
상기 전원 라인(PL)은 상기 제2 방향(DR2)을 따라 연장될 수 있다. 상기 전원 라인(PL)은 상기 데이터 라인(Dj)과 이격되도록 배치될 수 있다. 상기 전원 라인(PL)은 제1 전원(도2 및 도 3의 ELVDD 참조)을 인가받을 수 있다.
상기 초기화 전원 라인(IPL)은 상기 제1 방향(DR1)을 따라 연장될 수 있다. 상기 초기화 전원 라인(IPL)은 i번째 화소 행의 화소(PXL)와 i+1번째 화소 행 화소(PXL) 사이에 제공될 수 있다. 상기 초기화 전원 라인(IPL)은 초기화 전원(Vint)을 인가받을 수 있다.
상기 화소들(PXL) 각각은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 스토리지 캐패시터(Cst), 및 유기 발광 소자(OLED)를 포함할 수 있다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 연결 라인(CNL)을 포함할 수 있다.
상기 제1 게이트 전극(GE1)은 상기 제3 트랜지스터(T3)의 제3 드레인 전극(DE3) 및 상기 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)과 연결될 수 있다. 상기 연결 라인(CNL)은 상기 제1 게이트 전극(GE1)과, 상기 제3 드레인 전극(DE3) 및 상기 제4 드레인 전극(DE4) 사이를 연결할 수 있다. 상기 연결 라인(CNL)의 일단은 제1 콘택 홀(CH1)을 통해 상기 제1 게이트 전극(GE1)과 연결되고, 상기 연결 라인(CNL)의 타단은 제2 콘택 홀(CH2)을 통해 상기 제3 드레인 전극(DE3)과 상기 제4 드레인 전극(DE4)에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 액티브 패턴(ACT1)과 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
상기 제1 액티브 패턴(ACT1)은 소정 방향으로 연장된 바(bar) 형상을 가지며, 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다. 상기 제1 액티브 패턴(ACT1)은 평면 상에서 볼 때 상기 제1 게이트 전극(GE1)과 중첩할 수 있다. 상기 제1 액티브 패턴(ACT1)이 길게 형성됨으로써 상기 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이에 따라, 상기 제1 트랜지스터(T1)에 인가되는 게이트 전압의 구동 범위가 넓어질 수 있다. 이에 따라 상기 유기 발광 소자(OLED)에서 방출되는 빛의 계조를 세밀하게 제어할 수 있다.
상기 제1 소스 전극(SE1)은 상기 제1 액티브 패턴(ACT1)의 일 단에 연결될 수 있다. 상기 제1 소스 전극(SE1)은 상기 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 상기 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결될 수 있다. 상기 제1 드레인 전극(DE1)은 상기 제1 액티브 패턴(ACT1)의 타단에 연결될 수 있다. 상기 제1 드레인 전극(DE1)은 상기 제3 트랜지스터(T3)의 제3 소스 전극(SE3)과 상기 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다.
상기 제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 상기 제2 드레인 전극(DE2)을 포함될 수 있다.
상기 제2 게이트 전극(GE2)은 상기 i번째 스캔 라인(Si)에 연결될 수 있다. 상기 제2 게이트 전극(GE2)은 상기 i번째 스캔 라인(Si)의 일부로 제공되거나 상기 i번째 스캔 라인(Si)으로부터 돌출된 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 액티브 패턴(ACT2), 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제2 액티브 패턴(ACT2)은 상기 제2 게이트 전극(GE2)과 중첩된 부분에 해당될 수 있다. 상기 제2 소스 전극(SE2)의 일단은 상기 제2 액티브 패턴(ACT2)에 연결될 수 있다. 상기 제2 소스 전극(SE2)의 타단은 제6 콘택 홀(CH6)을 통해 상기 데이터 라인(Dj)에 연결될 수 있다. 상기 제2 드레인 전극(DE2)의 일단은 상기 제2 액티브 패턴(ACT2)에 연결될 수 있다. 상기 제2 드레인 전극(DE2)의 타단은 상기 제1 트랜지스터(T1)의 상기 제1 소스 전극(SE1)과 상기 제5 트랜지스터(T5)의 상기 제5 드레인 전극(DE5)과 연결될 수 있다.
상기 제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다. 상기 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함할 수 있다. 상기 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다. 하기에서는, 상기 제3a 게이트 전극(GE3a)과 상기 제3b 게이트 전극(GE3b)을 제3 게이트 전극(GE3), 상기 제3a 액티브 패턴(ACT3a)과 상기 제3b 액티브 패턴(ACT3b)을 제3 액티브 패턴(ACT3), 상기 제3a 소스 전극(SE3a)과 상기 제3b 소스 전극(SE3b)을 제3 소스 전극(SE3), 그리고 상기 제3a 드레인 전극(DE3a)과 상기 제3b 드레인 전극(DE3b)을 제3 드레인 전극(DE3)으로 지칭한다.
상기 제3 게이트 전극(GE3)은 상기 i번째 스캔 라인(Si)에 연결될 수 있다. 상기 제3 게이트 전극(GE3)은 상기 i번째 스캔 라인(Si)의 일부로 제공되거나 상기 i번째 스캔 라인(Si)으로부터 돌출된 형상으로 제공될 수 있다. 예를 들면, 상기 제3a 게이트 전극(GE3a)은 상기 i번째 스캔 라인(Si)로부터 돌출된 형상으로 제공되며, 상기 제3b 게이트 전극(GE3b)은 상기 i번째 스캔 라인(Si)의 일부로 제공될 수 있다.
상기 제3 액티브 패턴(ACT3), 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제3 액티브 패턴(ACT3)은 상기 제3 게이트 전극(GE3)과 중첩된 부분에 해당한다. 상기 제3 소스 전극(SE3)의 일 단은 상기 제3 액티브 패턴(ACT3)에 연결될 수 있다. 상기 제3 소스 전극(SE3)의 타단은 상기 제1 트랜지스터(T1)의 상기 제1 드레인 전극(DE1)과 상기 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다. 상기 제3 드레인 전극(DE3)의 일단은 상기 제3 액티브 패턴(ACT3)에 연결될 수 있다. 상기 제3 드레인 전극(DE3)의 타단은 상기 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)에 연결될 수 있다. 또한, 상기 제3 드레인 전극(DE3)은 상기 연결 라인(CNL), 상기 제2 콘택 홀(CH2) 및 상기 제1 콘택 홀(CH1)을 통해 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)에 연결될 수 있다.
상기 제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제4 트랜지스터(T4)는 제4a 트랜지스터와 제4b 트랜지스터를 포함할 수 있다. 상기 제4a 트랜지스터(T4)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함할 수 있다. 상기 제4b 트랜지스터는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다. 하기에서는, 상기 제4a 게이트 전극(GE4a)과 상기 제4b 게이트 전극(GE4b)을 제4 게이트 전극(GE4), 상기 제4a 액티브 패턴(ACT4a)과 상기 제4b 액티브 패턴(ACT4b)을 제4 액티브 패턴(ACT4), 상기 제4a 소스 전극(SE4a)과 상기 제4b 소스 전극(SE4b)을 제4 소스 전극(SE4), 그리고 상기 제4a 드레인 전극(DE4a)과 상기 제4b 드레인 전극(DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.
상기 제4 게이트 전극(GE4)은 상기 i-1번째 스캔 라인(Si-1)에 연결될 수 있다. 상기 제4 게이트 전극(GE4)은 상기 i-1번째 스캔 라인(Si-1)의 일부로 제공되거나 상기 i-1번째 스캔 라인(Si-1)으로부터 돌출된 형상으로 제공될 수 있다. 예를 들면, 상기 제4a 게이트 전극(GE4a)은 상기 i-1번째 스캔 라인(Si-1)의 일부로 제공될 수 있다. 상기 제4b 게이트 전극(GE4b)은 상기 i-1번째 스캔 라인(Si-1)으로부터 돌출된 형상으로 제공될 수 있다.
상기 제4 액티브 패턴(ACT4), 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제4 액티브 패턴(ACT4)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제4 액티브 패턴(ACT4)은 상기 제4 게이트 전극(GE4)과 중첩된 부분에 해당될 수 있다.
상기 제4 소스 전극(SE4)의 일단은 상기 제4 액티브 패턴(ACT4)에 연결될 수 있다. 상기 제4 소스 전극(SE4)의 타단은 i-1번째 행의 화소(PXL)의 상기 초기화 전원 라인(IPL) 및 상기 i-1번째 행의 화소(PXL)의 상기 제7 트랜지스터(T7)의 제7 드레인 전극(DE7)에 연결될 수 있다. 상기 제4 소스 전극(SE4)과 상기 초기화 전원 라인(IPL) 사이 보조 연결 라인(AUX)이 제공될 수 있다. 상기 보조 연결 라인(AUX)의 일단은 제9 콘택 홀(CH9)을 통해 상기 제4 소스 전극(SE4)과 연결될 수 있다. 상기 보조 연결 라인(AUX)의 타단은 상기 i-1번째 행의 화소(PXL)의 제8 콘택 홀(CH8)을 통해 상기 i-1번째 행의 상기 초기화 전원 라인(IPL)에 연결될 수 있다. 상기 제4 드레인 전극(DE4)의 일단은 상기 제4 액티브 패턴(ACT4)에 연결될 수 있다. 상기 제4 드레인 전극(DE4)의 타단은 상기 제3 트랜지스터(T3)의 상기 제3 드레인 전극(DE3)에 연결될 수 있다. 또한, 상기 제4 드레인 전극(DE4)은 상기 연결 라인(CNL), 상기 제2 콘택 홀(CH2) 및 상기 제1 콘택 홀(CH1)을 통해 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)에 연결될 수 있다.
상기 제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)을 포함할 수 있다.
상기 제5 게이트 전극(GE5)은 상기 발광 제어 라인(Ei)에 연결될 수 있다. 상기 제5 게이트 전극(GE5)은 상기 발광 제어 라인(Ei) 일부로 제공되거나 상기 발광 제어 라인(Ei)으로부터 돌출된 형상으로 제공될 수 있다. 상기 제5 액티브 패턴(ACT5), 상기 제5 소스 전극(SE5) 및 상기 제5 드레인 전극(DE5)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제5 소스 전극(SE5) 및 상기 제5 드레인 전극(DE5)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제5 액티브 패턴(ACT5)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제5 액티브 패턴(ACT5)은 상기 제5 게이트 전극(GE5)과 중첩된 부분에 해당할 수 있다. 상기 제5 소스 전극(SE5)의 일단은 상기 제5 액티브 패턴(ACT5)에 연결될 수 있다. 상기 제5 소스 전극(SE5)의 타단은 제5 콘택 홀(CH5)을 통해 상기 전원 라인(PL)에 연결될 수 있다. 상기 제5 드레인 전극(DE5)의 일단은 상기 제5 액티브 패턴(ACT5)에 연결될 수 있다. 상기 제5 드레인 전극(DE5)의 타단은 상기 제1 트랜지스터(T1)의 상기 제1 소스 전극(SE1) 및 상기 제2 트랜지스터(T2)의 상기 제2 드레인 전극(DE2)에 연결될 수 있다.
상기 제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함할 수 있다.
상기 제6 게이트 전극(GE6)은 상기 발광 제어 라인(Ei)에 연결될 수 있다. 상기 제6 게이트 전극(GE6)은 상기 발광 제어 라인(Ei) 일부로 제공되거나 상기 발광 제어 라인(Ei)으로부터 돌출된 형상으로 제공될 수 있다. 상기 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6) 및 상기 제6 드레인 전극(DE6)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제6 소스 전극(SE6) 및 상기 제6 드레인 전극(DE6)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제6 액티브 패턴(ACT6)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제6 액티브 패턴(ACT6)은 상기 제6 게이트 전극(GE6)과 중첩된 부분에 해당할 수 있다. 상기 제6 소스 전극(SE6)의 일단은 상기 제6 액티브 패턴(ACT6)에 연결될 수 있다. 상기 제6 소스 전극(SE6)의 타단은 상기 제1 트랜지스터(T1)의 상기 제1 드레인 전극(DE1) 및 상기 제3 트랜지스터(T3)의 상기 제3 소스 전극(SE3)에 연결될 수 있다. 상기 제6 드레인 전극(DE6)의 일단은 상기 제6 액티브 패턴(ACT6)에 연결될 수 있다. 상기 제6 드레인 전극(DE6)의 타단은 상기 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 연결될 수 있다.
상기 제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)을 포함할 수 있다.
상기 제7 게이트 전극(GE7)은 상기 i번째 스캔 라인(Si)에 연결될 수 있다. 상기 제7 게이트 전극(GE7)은 상기 i번째 스캔 라인(Si)의 일부로 제공되거나 상기 i번째 스캔 라인(Si)으로부터 돌출된 형상으로 제공될 수 있다. 상기 제7 액티브 패턴(ACT7), 상기 제7 소스 전극(SE7) 및 상기 제7 드레인 전극(DE7)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제7 소스 전극(SE7) 및 상기 제7 드레인 전극(DE7)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제7 액티브 패턴(ACT7)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제7 액티브 패턴(ACT7)은 상기 제7 게이트 전극(GE7)과 중첩된 부분에 해당할 수 있다. 상기 제7 소스 전극(SE7)의 일단은 상기 제7 액티브 패턴(ACT7)에 연결될 수 있다. 상기 제7 소스 전극(SE7)의 타단은 상기 제6 트랜지스터(T6)의 상기 제6 드레인 전극(DE6)에 연결될 수 있다. 상기 제7 드레인 전극(DE7)의 일단은 상기 제7 액티브 패턴(ACT7)에 연결될 수 있다. 상기 제7 드레인 전극(DE7)의 타단은 상기 초기화 전원 라인(IPL)에 연결될 수 있다. 또한, 상기 제7 드레인 전극(DE7)은 i+1번째 행에 배치된 화소(PXL)의 상기 제4 트랜지스터(T4)의 상기 제4 소스 전극(SE4)에 연결될 수 있다. 상기 제7 드레인 전극(DE7)과 상기 i+1번째 행에 배치된 화소(PXL)의 상기 제4 트랜지스터(T4)의 상기 제4 소스 전극(SE4)은 상기 보조 라인(AUX), 상기 제8 콘택 홀(CH8), 및 상기 제9 콘택 홀(CH9)을 통해 연결될 수 있다.
상기 스토리지 캐패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다. 상기 하부 전극(LE)은 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)으로 이루어질 수 있다.
상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 중첩하며, 평면 상에서 볼 때 상기 하부 전극(LE)을 커버할 수 있다. 상기 상부 전극(UE)과 상기 하부 전극(LE)과의 중첩 면적을 넓힘으로써 상기 스토리지 캐패시터(Cst)의 캐패시턴스가 증가될 수 있다. 상기 상부 전극(UE)은 상기 제1 방향(DR1)으로 연장될 수 있다. 본 발명의 일 실시예에 있어서, 상기 상부 전극(UE)에는 상기 제1 전원(ELVDD)과 동일한 레벨의 전압이 인가될 수 있다. 상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 상기 연결 라인(CNL)이 접촉되는 상기 제1 콘택 홀(CH1)이 형성되는 영역에 개구부(OPN)를 가질 수 있다.
상기 유기 발광 소자(OLED)는 제1 전극(AD), 제2 전극(CD), 및 상기 제1 전극(AD)과 상기 제2 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.
상기 제1 전극(AD)은 각 화소(PXL)에 대응하는 발광 영역 내에 제공될 수 있다. 상기 제1 전극(AD)은 상기 제7 콘택 홀(CH7), 제10 콘택 홀(CH10), 및 제12 콘택 홀(CH12)을 통해 상기 제7 트랜지스터(T7)의 상기 제7 소스 전극(SE7)과, 상기 제6 트랜지스터(T6)의 상기 제6 드레인 전극(DE6)에 연결될 수 있다. 상기 제7 콘택 홀(CH7)과 상기 제10 콘택 홀(CH10) 사이에는 제1 브릿지 패턴(BRP1)이 제공되며, 상기 제10 콘택 홀(CH10)과 상기 제12 콘택 홀(CH12) 사이에는 제2 브릿지 패턴(BRP2)에 제공될 수 있다.
상기 제1 전극(AD)은 상기 전원 라인(PL)에 전기적으로 연결되어, 제1 전원(도 2 및 및 도 3의 ELVDD 참조)을 공급받을 수 있다. 상기 제2 전극(CD)은 제2 전원(도 2 및 도 3의 ELVSS 참조)에 접속될 수 있다.
상기 제1 브릿지 패턴(BRP1) 및 상기 제2 브릿지 패턴(BRP2)은 상기 제6 드레인 전극(DE6), 상기 제7 소스 전극(SE7) 및 상기 제1 전극(AD)을 연결할 수 있다.
하기에서는, 도 4 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
상기 기판(SUB) 상에 상기 액티브 패턴(ACT1 내지 ACT7; 이하 ACT)이 제공될 수 있다. 상기 액티브 패턴(ACT)은 상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7)을 포함할 수 있다. 상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7)은 반도체 물질을 포함할 수 있다.
상기 기판(SUB)과 상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7) 사이에는 버퍼층(미도시)이 제공될 수 있다.
상기 액티브 패턴(ACT)이 형성된 기판(SUB) 상에는 게이트 절연막(GI)이 제공될 수 있다. 상기 게이트 절연막(GI)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 게이트 절연막(GI)은 상기 무기 절연막을 포함하고, 상기 무기 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및 실리콘 산질화물(SiON) 중 적어도 하나를 포함할 수 있다.
상기 게이트 절연막(GI) 상에는 상기 i-1번째 스캔 라인(Si-1), 상기 i번째 스캔 라인(Si), 상기 발광 제어 라인(Ei), 및 상기 제1 게이트 전극(GE1) 내지 상기 제7 게이트 전극(GE7)이 제공될 수 있다. 상기 제1 게이트 전극(GE1)은 스토리지 캐패시터(Cst)의 하부 전극(LE)이 될 수 있다. 상기 제2 게이트 전극(GE2)과 상기 제3 게이트 전극(GE3)은 상기 i번째 스캔 라인(Si)과 일체로 형성될 수 있다. 상기 제4 게이트 전극(GE4)은 상기 i-1번째 스캔 라인(Si-1)과 일체로 형성될 수 있다. 상기 제5 게이트 전극(GE5)과 상기 제6 게이트 전극(GE6)은 상기 발광 제어 라인(Ei)과 일체로 형성될 수 있다. 상기 제7 게이트 전극(GE7)은 상기 i번째 스캔 라인(Si)과 일체로 형성될 수 있다.
상기 i-1번째 스캔 라인(Si-1) 등이 형성된 상기 기판(SUB) 상에는 제1 층간 절연막(IL1)이 제공될 수 있다. 상기 제1 층간 절연막(IL1)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 제1 층간 절연막(IL1)은 상기 게이트 절연막(GI)과 동일한 물질을 포함할 수 있다.
상기 제1 층간 절연막(IL1) 상에는 상기 스토리지 캐패시터(Cst)의 상기 상부 전극(UE) 및 상기 초기화 전원 라인(IPL)이 제공될 수 있다. 상기 상부 전극(UE)은 상기 하부 전극(LE)을 커버할 수 있다. 상기 상부 전극(UE)은 상기 제1 층간 절연막(IL1)을 사이에 두고 상기 하부 전극(LE)과 함께 상기 스토리지 캐패시터(Cst)를 구성할 수 있다.
상기 상부 전극(UE) 및 상기 초기화 전원 라인(IPL)이 배치된 상기 기판(SUB) 상에는 제2 층간 절연막(IL2)이 제공될 수 있다. 상기 제2 층간 절연막(IL2)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다.
상기 제2 층간 절연막(IL2) 상에는 상기 데이터 라인(Dj), 상기 연결 라인(CNL), 상기 보조 연결 라인(AUX), 상기 제1 브릿지 패턴(BRP1), 및 상기 전원 라인(PL)의 제1 도전층(PL1)이 제공될 수 있다.
상기 데이터 라인(Dj)은 상기 제1 층간 절연막(IL1), 상기 제2 층간 절연막(IL2), 및 상기 게이트 절연막(GI)을 관통하는 상기 제6 콘택 홀(CH6)을 통해 제2 소스 전극(SE2)에 연결될 수 있다.
상기 연결 라인(CNL)은 상기 제1 층간 절연막(IL1) 및 상기 제2 층간 절연막(IL2)을 관통하는 상기 제1 콘택 홀(CH1)을 통해 상기 제1 게이트 전극(GE1)에 연결될 수 있다. 또한, 상기 연결 라인(CNL)은 상기 게이트 절연막(GI), 상기 제1 층간 절연막(IL1) 및 상기 제2 층간 절연막(IL2)을 관통하는 상기 제2 콘택 홀(CH2)을 통해 상기 제3 드레인 전극(DE3) 및 상기 제4 드레인 전극(DE4)에 연결될 수 있다.
상기 보조 연결 라인(AUX)은 상기 제2 층간 절연막(IL2)을 관통하는 상기 제8 콘택 홀(CH8)을 통해 상기 초기화 전원 라인(IPL)에 연결될 수 있다. 또한, 상기 보조 연결 라인(AUX)은 상기 게이트 절연막(GI), 상기 제1 층간 절연막(IL1), 및 상기 제2 층간 절연막(IL2)을 관통하는 상기 제9 콘택 홀(CH9)을 통해 상기 제4 소스 전극(SE4) 및 상기 i-1번째 행의 화소(PXL)의 상기 제7 드레인 전극(DE7)에 연결될 수 있다.
상기 제1 브릿지 패턴(BRP1)은 상기 제6 드레인 전극(DE6)과 상기 제1 전극(AD) 사이에서 상기 제6 드레인 전극(DE6)과 상기 제1 전극(AD)을 연결하는 매개체로 제공되는 패턴일 수 있다. 상기 제1 브릿지 패턴(BRP1)은 상기 게이트 절연막(GI), 상기 제1 층간 절연막(IL1), 및 상기 제2 층간 절연막(IL2)을 관통하는 상기 제7 콘택 홀(CH7)을 통해 상기 제6 드레인 전극(DE6)과 상기 제1 소스 전극(SE1)에 연결될 수 있다.
상기 제1 도전층(PL1)은 상기 제2 층간 절연막(IL2)을 관통하는 상기 제3 콘택 홀(CH3) 및 상기 제4 콘택 홀(CH4)을 통해 상기 스토리지 캐패시터(Cst)의 상기 상부 전극(UE)에 연결될 수 있다. 상기 제1 도전층(PL1)은 상기 제1 층간 절연막(IL1), 상기 제2 층간 절연막(IL2), 및 상기 게이트 절연막(GI)을 관통하는 상기 제5 콘택 홀(CH5)을 통해 상기 제5 소스 전극(SE5)에 연결될 수 있다.
상기 데이터 라인(Dj) 등이 형성된 상기 기판(SUB)에는 제3 절연막(IL3)이 제공될 수 있다. 상기 제3 절연막(IL3)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 제3 절연막(IL3)은 무기 절연 물질을 포함하는 제1 서브 절연막(IL31), 및 상기 제1 서브 절연막(IL31) 상에 배치되고 유기 절연 물질을 포함하는 제2 서브 절연막(IL32)을 포함할 수 있다.
상기 제1 서브 절연막(IL31)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물(AlOx), 및 하프늄 산화물(HfOx) 중 적어도 하나를 포함할 수 있다.
상기 제2 서브 절연막(IL32)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylene ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(Benzocyclobutenes resin) 중 적어도 하나를 포함할 수 있다.
상기 제3 절연막(IL3) 상에는 상기 전원 라인(PL)의 제2 도전층(PL2) 및 상기 제2 브릿지 패턴(BRP2)이 제공될 수 있다. 상기 제2 브릿지 패턴(BRP2)은 상기 제10 콘택 홀(CH10)을 통하여 상기 제1 브릿지 패턴(BRP1)에 연결될 수 있다.
상기 제2 도전층(PL2)은 상기 제1 도전층(PL1)과 중첩하며, 상기 제3 절연막(IL3)을 관통하는 제11 콘택 홀(CH11)을 통해 상기 제1 도전층(PL1)에 연결될 수 있다. 따라서, 상기 전원 라인(PL)은 상기 제1 도전층(PL1) 및 상기 제2 도전층(PL2)을 포함하고, 상기 제1 도전층(PL1) 및 상기 제2 도전층(PL2)이 전기적으로 연결되므로, 상기 전원 라인(PL)을 통해 공급되는 전원, 예를 들면, 제1 전원(ELVDD)의 전압 강하를 방지할 수 있다.
상기 제2 도전층(PL2) 및 상기 제2 브릿지 패턴(BRP2)이 제공된 상기 제3 절연막(IL3) 상에는 보호층(PSV)이 제공될 수 있다. 상기 보호층(PSV)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 보호층(PSV)은 상기 유기 절연막을 포함할 수 있다.
상기 보호층(PSV) 상에는 상기 유기 발광 소자(OLED)가 제공될 수 있다. 상기 유기 발광 소자(OLED)는 상기 제1 전극(AD), 상기 제2 전극(CD), 및 상기 제1 전극(AD)과 상기 제2 전극(CD) 사이에 제공된 상기 발광층(EML)을 포함할 수 있다.
상기 제1 전극(AD)은 상기 보호층(PSV) 상에 제공될 수 있다. 상기 제1 전극(AD)은 상기 보호층(PSV)을 관통하는 상기 제12 콘택 홀(CH12)을 통해 상기 제2 브릿지 패턴(BRP2)에 연결될 수 있다. 따라서, 상기 제1 전극(AD)는 상기 제1 브릿지 패턴(BRP1)에 전기적으로 연결될 수 있다. 상기 제1 브릿지 패턴(BRP1)은 상기 제7 콘택 홀(CH7)을 통해 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결되어 있으므로, 상기 제1 전극(AD)은 최종적으로 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE1)에 전기적으로 연결될 수 있다.
상기 제1 전극(AD) 등이 형성된 상기 기판(SUB) 상에는 각 화소(PXL)에 대응하도록 발광 영역을 구획하는 화소 정의막(PDL)이 제공될 수 있다. 상기 화소 정의막(PDL)은 상기 제1 전극(AD)의 상면을 노출하며 상기 화소(PXL)의 둘레를 따라 상기 기판(SUB)으로부터 돌출될 수 있다.
상기 화소 정의막(PDL)에 의해 둘러싸인 발광 영역에는 상기 발광층(EML)이 제공되며, 상기 발광층(EML) 상에는 상기 제2 전극(CD)이 제공될 수 있다. 상기 제2 전극(CD) 상에는 상기 제2 전극(CD)을 커버하는 봉지막(SLM)이 제공될 수 있다.
상기 제1 전극(AD) 및 상기 제2 전극(CD) 중 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 예를 들면, 상기 제1 전극(AD)는 애노드 전극일 수 있으며, 상기 제2 전극(CD)는 캐소드 전극일 수 있다.
또한, 상기 제1 전극(AD) 및 상기 제2 전극(CD) 중 적어도 하나는 투과형 전극일 수 있다. 예를 들면, 상기 유기 발광 소자(OLED)가 배면 발광형 유기 발광 소자인 경우, 상기 제1 전극(AD)이 투과형 전극이며, 상기 제2 전극(CD)이 반사형 전극일 수 있다. 상기 유기 발광 소자(OLED)가 전면 발광형 유기 발광 소자인 경우, 상기 제1 전극(AD)이 반사형 전극이며, 상기 제2 전극(CD)이 투과형 전극일 수 있다. 상기 유기 발광 소자(OLED)가 양면 발광형 유기 발광 소자인 경우, 상기 제1 전극(AD) 및 상기 제2 전극(CD) 모두 투과형 전극일 수 있다. 본 실시예에서는 상기 유기 발광 소자(OLED)이 전면 발광형 유기 발광 소자이며, 상기 제1 전극(AD)이 애노드 전극인 경우를 예로서 설명한다.
상기 제1 전극(AD)은 광을 반사시킬 수 있는 반사막(미도시), 및 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 상기 투명 도전막 및 상기 반사막 중 적어도 하나는 상기 제7 소스 전극(SE7)과 접속할 수 있다.
상기 반사막은 광을 반사시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 상기 반사막은 알루미늄(Al), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 투명 도전막은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 상기 투명 도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 적어도 하나의 투명 도전성 산화물을 포함할 수 있다.
상기 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin) 및 실란계 수지(silane based resin) 중 적어도 하나를 포함할 수 있다.
상기 발광층(EML)은 상기 제1 전극(AD)의 노출된 표면 상에 배치될 수 있다. 상기 발광층(EML)은 적어도 광 생성층(light generation layer, LGL)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 광 생성층, 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다. 또한, 상기 발광층(EML) 중 정공 주입층, 정공 수송층, 정공 억제층, 전자 수송층, 및 전자 주입층은 서로 인접하는 화소들(PXL)에 공통으로 배치되는 공통층일 수 있다.
상기 광 생성층에서 생성되는 광의 색상은 적색(red), 녹색(green), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 상기 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수도 있다.
상기 제2 전극(CD)은 반투과 반사막일 수 있다. 예를 들면, 상기 제2 전극(CD)은 상기 발광층(EML)에서 출사된 광을 투과시킬 수 있을 정도의 두께를 가지는 박형 금속층일 수 있다. 상기 제2 전극(CD)은 상기 발광층(EML)에서 출사된 광의 일부는 투과시키고, 상기 발광층(EML)에서 출사된 광의 나머지는 반사시킬 수 있다.
상기 제2 전극(CD)은 상기 투명 도전막에 비하여 일함수가 낮은 물질을 포함할 수 있다. 예를 들면, 상기 제2 전극(CD)은 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 발광층(EML)에서 출사된 광 중 일부는 상기 제2 전극(CD)을 투과하지 못하고, 상기 제2 전극(CD)에서 반사된 광은 반사막에서 다시 반사될 수 있다. 즉, 상기 발광층(EML)에서 출사된 광은 상기 반사막 및 상기 제2 전극(CD) 사이에서 공진할 수 있다. 광의 공진에 의하여 상기 유기 발광 소자(OLED)의 광 추출 효율은 향상될 수 있다.
상기 반사막 및 상기 제2 전극(CD) 사이의 거리는 상기 발광층(EML)에서 출사된 광의 색상에 따라 상이할 수 있다. 즉, 상기 발광층(EML)에서 출사된 광의 색상에 따라, 상기 반사막 및 상기 제2 전극(CD) 사이의 거리는 공진 거리에 부합되도록 조절될 수 있다.
본 발명의 실시예에 있어서, 상기 제3 절연막(IL3)은 상기 제2 도전층(PL2) 및 상기 제1 전극(AD)이 중첩하는 영역에 제공된 요부(CCP)를 구비하고, 상기 제2 도전층(PL2)은 상기 요부(CCP) 내에 배치될 수 있다. 상기 요부(CCP)는 상기 제3 절연막(IL3)의 일부가 제거된 영역일 수 있다. 예를 들면, 상기 요부(CCP)는 상기 제2 도전층(PL2) 및 상기 제1 전극(AD)이 중첩하는 영역에서, 상기 제1 서브 절연막(IL31)을 노출시키는 상기 제2 서브 절연막(IL32)의 개구부일 수 있다.
본 발명의 실시예에 있어서, 상기 제2 도전층(PL2)은 상기 제1 서브 절연막(IL31) 상에 배치될 수 있다. 따라서, 상기 제2 도전층(PL2) 및 상기 제1 전극(AD)이 중첩하는 영역에서, 상기 제2 도전층(PL2) 및 상기 제1 전극(AD) 사이의 거리가 증가할 수 있다. 상기 제2 도전층(PL2) 및 상기 제1 전극(AD)이 중첩하는 영역에서, 상기 제2 도전층(PL2) 및 상기 제1 전극(AD) 사이의 거리가 증가하면, 상기 보호층(PSV)의 두께가 증가할 수 있다. 즉, 상기 보호층(PSV)에서, 상기 요부(CCP)에 대응하는 영역의 두께는 타 영역의 두께보다 클 수 있다.
상기 보호층(PSV)은 유기 절연막을 포함할 수 있다. 상기 유기 절연막의 두께가 증가할수록, 상기 유기 절연막은 하부 구조의 단차를 제거하여 평탄화된 표면을 가질 수 있다. 따라서, 상기 보호층(PSV) 및 상기 제1 전극(AD) 사이의 계면은 평탄면일 수 있다.
상기 제1 전극(AD)의 표면은 상기 제1 전극(AD)의 하부층, 즉 상기 보호층(PSV)의 표면에 영향을 받으므로, 상기 제1 전극(AD)의 표면은 평탄화된 형상을 가질 수 있다. 상기 제1 전극(AD)의 표면이 평탄화된 형상을 가지면, 상기 유기 발광 소자(OLED)를 구비하는 표시 장치는 상기 제1 전극(AD)의 표면 불균일에 따른 색차(WAD)가 방지될 수 있다.
상기 봉지막(SLM)은 상기 유기 발광 소자(OLED)로 산소 및 수분이 침투하는 것을 방지할 수 있다. 상기 봉지막(SLM)은 복수의 무기막(미도시) 및 복수의 유기막(미도시)을 포함할 수 있다. 예를 들면, 상기 봉지막(SLM)은 무기막, 및 무기막 상에 배치된 유기막을 포함하는 복수의 단위 봉지층을 포함할 수 있다. 또한, 상기 봉지막(SLM)의 최상부에는 무기막이 배치될 수 있다. 무기막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄 산화물, 지르코늄 산화물 및 주석 산화물 중 적어도 하나를 포함할 수 있다.
도 8은 도 2 내지 도 7에 도시된 액티브 패턴들을 설명하기 위한 평면도이며, 도 9는 도 2 내지 도 7에 도시된 스캔 라인들, 발광 제어 라인들 및 스토리지 캐패시터의 하부 전극을 설명하기 위한 평면도이며, 도 10은 도 2 내지 도 7에 도시된 초기화 전원 라인 및 스토리지 캐패시터의 상부 전극을 설명하기 위한 평면도이며, 도 11은 도 2 내지 도 7에 도시된 데이터 라인들, 연결 라인, 보조 연결 라인, 전원 라인의 제1 도전층 및 제1 브릿지 패턴을 설명하기 위한 평면도이며, 도 12는 도 2 내지 도 7에 도시된 전원 라인의 제2 도전층 및 제2 브릿지 패턴을 설명하기 위한 평면도이며, 도 13은 도 2 내지 도 7에 도시된 유기 발광 소자를 설명하기 위한 평면도이며, 도 14는 도 12 및 도 13에 도시된 전원 라인의 제2 도전층, 제2 브릿지 패턴 및 유기 발광 소자를 설명하기 위한 평면도이며, 도 15는 도 14의 IV-IV' 라인에 따른 단면도이며, 도 16은 도 14의 V-V' 라인에 따른 단면도이다. 도 7 내지 도 13에서는 설명의 편의를 위하여 i번째 화소 행 및 i+1번째 화소 행의 화소들의 구성 요소를 층별로 도시하였다. 또한, 도 15 및 도 16에서는 설명의 편의를 위하여, 제2 절연막, 제3 절연막, 제1 도전층, 제2 도전층 및 제1 전극을 도시하였다.
도 2 내지 도 16를 참조하면, 기판(SUB) 상에 제1 내지 제7 액티브 패턴(ACT1 내지 ACT7)이 제공될 수 있다. 상기 제1 내지 제7 액티브 패턴(ACT1 내지 ACT7)은 동일한 층에 제공되고 동일한 공정을 통해 형성될 수 있다.
상기 제1 액티브 패턴(ACT1)의 일단은 제1 소스 전극(SE1)과 연결되고, 타단은 제1 드레인 전극(DE1)과 연결될 수 있다. 상기 제2 액티브 패턴(ACT2)의 일단은 제2 소스 전극(SE2)과 연결되고, 타단은 제2 드레인 전극(DE2)과 연결될 수 있다. 상기 제3 액티브 패턴(ACT3)의 일단은 제3 소스 전극(SE3)과 연결되고, 타단은 제3 드레인 전극(DE3)과 연결될 수 있다. 상기 제4 액티브 패턴(ACT4)의 일단은 제4 소스 전극(SE4)과 연결되고, 타단은 제4 드레인 전극(DE4)과 연결될 수 있다. 상기 제5 액티브 패턴(ACT5)의 일단은 제5 소스 전극(SE5)과 연결되고, 타단은 제5 드레인 전극(DE5)과 연결될 수 있다. 상기 제6 액티브 패턴(ACT6)의 일단은 제6 소스 전극(SE6)과 연결되고, 타단은 제6 드레인 전극(DE5)과 연결될 수 있다. 상기 제7 액티브 패턴(ACT7)의 일단은 제7 소스 전극(SE7)과 연결되고, 그 타단은 제7 드레인 전극(DE7)과 연결될 수 있다.
상기 제1 내지 제7 액티브 패턴(ACT1 내지 ACT7) 상의 게이트 절연막(GI) 상에는 스캔 라인들(Si-1, Si, Si+1), 발광 제어 라인들(Ei, Ei+1), 및 스토리지 캐패시터의 하부 전극(LE)이 제공될 수 있다. 상기 스캔 라인들(Si-1, Si, Si+1), 상기 발광 제어 라인(Ei, Ei+1), 및 상기 스토리지 캐패시터의 상기 하부 전극(LE)은 동일한 층에 제공되고 동일한 공정을 통해 형성될 수 있다.
상기 스캔 라인들(Si-1, Si, Si+1)은 i-1번째 스캔 라인(Si-1)과 i번째 스캔 라인(Si) 및 i+1번째 스캔 라인(Si+1)을 포함할 수 있다.
i번째 화소 행에서, 상기 하부 전극(LE)에는 제1 게이트 전극(GE1)이 제공되고, 상기 i-1번째 스캔 라인(Si-1)에는 제4 게이트 전극(GE4)이 제공된다. 상기 i번째 스캔 라인(Si)에는 제2 게이트 전극(GE2), 제3 게이트 전극(GE3) 및 제7 게이트 전극(GE7)이 제공될 수 있다. 상기 발광 제어 라인(Ei)에는 제5 게이트 전극(GE5) 및 제6 게이트 전극(GE6)이 제공될 수 있다.
i+1번째 화소 행에서, 상기 하부 전극(LE)에는 제1 게이트 전극(GE1)이 제공되고, 상기 i번째 스캔 라인(Si)에는 제4 게이트 전극(GE4)이 제공된다. 상기 i+1번째 스캔 라인(Si+1)에는 제2 게이트 전극(GE2), 제3 게이트 전극(GE3) 및 제7 게이트 전극(GE7)이 제공될 수 있다. 상기 발광 제어 라인(Ei+1)에는 제5 게이트 전극(GE5) 및 제6 게이트 전극(GE6)이 제공될 수 있다.
상기 스캔 라인들(Si-1, Si, Si+1), 상기 발광 제어 라인(Ei, Ei+1), 및 상기 하부 전극(LE) 상의 제1 층간 절연막(IL1) 상에는 초기화 전원 라인(IPL) 및 상기 스토리지 캐패시터의 상부 전극(UE)이 제공될 수 있다. 상기 초기화 전원 라인(IPL) 및 상기 상부 전극(UE)은 동일한 층에 제공되고 동일한 공정을 통해 형성될 수 있다.
상기 초기화 전원 라인(IPL) 및 상기 상부 전극(UE) 상의 제2 층간 절연막(IL2) 상에는 데이터 라인(Dj, Dj+1, Dj+2, Dj+3, Dj+4), 전원 라인(PL)의 제1 도전층(PL1), 보조 연결 라인(AUX), 연결 라인(CNL), 및 제1 브릿지 패턴(BRP1)이 제공될 수 있다. 상기 데이터 라인(Dj, Dj+1, Dj+2, Dj+3, Dj+4), 상기 제1 도전층(PL1), 상기 보조 연결 라인(AUX), 상기 연결 라인(CNL), 및 상기 제1 브릿지 패턴(BRP1)은 동일한 층에 제공되고 동일한 공정을 통해 형성될 수 있다.
상기 데이터 라인들(Dj, Dj+1, Dj+2, Dj+3, Dj+4)은 상기 게이트 절연막(GI), 상기 제1 층간 절연막(IL1) 및 상기 제2 층간 절연막(IL2)을 관통하는 제6 콘택 홀(CH6)를 통해 상기 제2 소스 전극(SE2)에 연결될 수 있다.
상기 제1 도전층(PL1)은 상기 데이터 라인들(Dj, Dj+1, Dj+2, Dj+3, Dj+4) 및 상기 스캔 라인들(Si-1, Si, Si+1) 중 적어도 하나, 예를 들면, 상기 데이터 라인(Dj, Dj+1, Dj+2, Dj+3, Dj+4)과 평행하게 연장될 수 있다. 상기 제1 도전층(PL1)은 상기 제2 층간 절연막(IL2)을 관통하는 제3 콘택 홀(CH3) 및 제4 콘택 홀(CH4)을 통해 상기 상부 전극(UE)에 연결될 수 있다. 또한, 상기 제1 도전층(PL1)은 상기 게이트 절연막(GI), 상기 제1 층간 절연막(IL1) 및 상기 제2 층간 절연막(IL2)을 관통하는 제5 콘택 홀(CH5)을 통해 상기 제5 소스 전극(SE5)에 연결될 수 있다.
상기 연결 라인(CNL)은 상기 제1 층간 절연막(IL1) 및 상기 제2 층간 절연막(IL2)을 관통하는 제1 콘택 홀(CH1)을 통해 상기 제1 게이트 전극(GE)에 연결될 수 있다. 또한, 상기 연결 배선(CNL)은 제2 콘택 홀(CH2)을 통해 상기 제3 드레인 전극(DE3) 및 상기 제4 드레인 전극(DE4)에 연결될 수 있다.
상기 보조 연결 라인(AUX)은 상기 제2 층간 절연막(IL2)을 관통하는 제8 콘택 홀(CH8)을 통해 상기 초기화 전원 라인(IPL)에 연결될 수 있다. 또한, 상기 보조 연결 라인(AUX)은 상기 게이트 절연막(GI), 상기 제1 층간 절연막(IL1) 및 상기 제2 층간 절연막(IL2)을 관통하는 제9 콘택 홀(CH9)을 통해 상기 제7 드레인 전극(DE7)에 연결될 수 있다.
상기 제1 브릿지 패턴(BRP1)은 상기 게이트 절연막(GI), 상기 제1 층간 절연막(IL1) 및 상기 제2 층간 절연막(IL2)을 관통하는 제7 콘택 홀(CH7)을 통해 상기 제7 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결될 수 있다.
상기 데이터 라인(Dj), 상기 전원 라인(PL), 상기 보조 연결 라인(AUX), 상기 연결 라인(CNL), 및 상기 제1 브릿지 패턴(BRP1) 상의 제3 층간 절연막(IL3) 상에는 제2 브릿지 패턴(BRP2) 및 제2 도전층(PL2)이 제공될 수 있다. 상기 제2 브릿지 패턴(BRP2) 및 상기 제2 도전층(PL2)은 동일한 층에 제공되고 동일한 공정을 통해 형성될 수 있다.
상기 제2 브릿지 패턴(BRP2)은 상기 제10 콘택 홀(CH10)을 통하여 상기 제1 브릿지 패턴(BRP1)에 연결될 수 있다.
상기 제2 도전층(PL2)은 복수의 제1 도전 라인들(CL1) 및 상기 제1 도전 라인들(CL1)과 교차하는 복수의 제2 도전 라인들(CL2)을 포함할 수 있다.
상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2) 중 하나, 예를 들면, 상기 제1 도전 라인들(CL1)은 상기 데이터 라인들(Dj, Dj+1, Dj+2, Dj+3, Dj+4) 및 상기 스캔 라인들(Si-1, Si, Si+1) 중 하나, 예를 들면, 상기 데이터 라인들(Dj, Dj+1, Dj+2, Dj+3, Dj+4)과 평행한 방향으로 연장될 수 있다. 상기 제1 도전 라인들(CL1)은 상기 제1 도전층(PL1)과 평행하게 중첩하며, 상기 제3 절연막(IL3)을 관통하는 제11 콘택 홀(CH11)을 통해 상기 제1 도전층(PL1)에 연결될 수 있다. 따라서, 상기 전원 라인(PL)은 상기 제1 도전층(PL1) 및 상기 제2 도전층(PL2)을 포함하고, 상기 제1 도전층(PL1) 및 상기 제2 도전층(PL2)이 전기적으로 연결되므로, 상기 전원 라인(PL)을 통해 공급되는 전원, 예를 들면, 제1 전원(ELVDD)의 전압 강하를 방지할 수 있다.
상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2) 중 다른 하나, 예를 들면, 상기 제2 도전 라인들(CL2)은 상기 데이터 라인들(Dj, Dj+1, Dj+2, Dj+3, Dj+4) 및 상기 스캔 라인들(Si-1, Si, Si+1) 중 다른 하나, 예를 들면, 상기 스캔 라인들(Si-1, Si, Si+1)과 평행할 수 있다.
본 실시예에서는 상기 제2 도전 라인들(CL2)이 상기 스캔 라인들(Si-1, Si, Si+1)과 평행한 방향으로 연장됨을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 제2 도전 라인들(CL2)이 상기 스캔 라인들(Si-1, Si, Si+1)에 경사진 방향으로 연장될 수도 있다.
상기 제2 도전층(PL2) 및 상기 제2 브릿지 패턴(BRP2)이 제공된 상기 제3 절연막(IL3) 상에는 보호층(PSV)이 제공될 수 있다. 상기 보호층(PSV)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 보호층(PSV)은 상기 유기 절연막을 포함할 수 있다.
상기 보호층(PSV) 상에는 상기 유기 발광 소자들(OLED)이 제공될 수 있다. 상기 유기 발광 소자들(OLED)은 상기 보호층(PSV) 상의 제1 전극(AD), 상기 제1 전극(AD) 상의 발광층(EML), 및 상기 발광층(EML) 상의 제2 전극(CD)을 포함할 수 있다.
상기 제1 전극(AD)은 상기 보호층(PSV)을 관통하는 상기 제12 콘택 홀(CH12)을 통해 상기 제2 브릿지 패턴(BRP2)에 연결될 수 있다.
한편, 상기 제2 도전층(PL2)의 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2)이 상기 유기 발광 소자들(OLED)과 중첩되면, 상기 제2 도전층(PL2)에 의해 상기 유기 발광 소자들(OLED)의 하부에 단차가 발생할 수 있다. 상기 유기 발광 소자들(OLED) 하부의 단차에 의해 상기 보호층(PSV) 표면은 요철을 가질 수 있다. 상기 보호층(PSV) 표면의 요철은 상기 보호층(PSV) 상에 제공되는 상기 제1 전극(AD) 표면의 요철을 야기할 수 있다. 상기 제1 전극(AD)의 표면이 요철을 가지면, 상기 유기 발광 소자들(OLED)에서 광이 출사되는 면이 요철을 가질 수 있다. 상기 유기 발광 소자들(OLED)에서 광이 출사되는 면이 요철을 가지면, 상기 유기 발광 소자들(OLED)에서 출사된 광이 방향에 따라 균일하게 출사되지 않으므로, 상기 유기 발광 소자들(OLED)를 구비하는 표시 장치의 시청 각도에 따른 색차가 발생할 수 있다.
그러나, 본 발명의 실시예에 있어서, 상기 유기 발광 소자들(OLED)을 구비하는 상기 표시 장치는 시청 각도에 따른 색차를 방지될 수 있다.
이를 보다 상세히 설명하면, 상기 제3 절연막(IL3)은 상기 제2 도전층(PL2) 및 상기 제1 전극(AD)이 중첩하는 영역에 제공된 요부(CCP)를 구비하고, 상기 제2 도전층(PL2)은 상기 요부(CCP) 내에 배치될 수 있다. 상기 요부(CCP)는 상기 제3 절연막(IL3)의 일부가 제거된 영역일 수 있다. 예를 들면, 상기 요부(CCP)는 상기 제2 도전층(PL2) 및 상기 제1 전극(AD)이 중첩하는 영역에서, 상기 제1 서브 절연막(IL31)을 노출시키는 상기 제2 서브 절연막(IL32)의 개구부일 수 있다.
상기 제2 도전층(PL2)은 상기 제1 서브 절연막(IL31) 상에 배치될 수 있다. 따라서, 상기 제2 도전층(PL2) 및 상기 제1 전극(AD)이 중첩하는 영역에서, 상기 제2 도전층(PL2) 및 상기 제1 전극(AD) 사이의 거리가 증가할 수 있다. 상기 제2 도전층(PL2) 및 상기 제1 전극(AD)이 중첩하는 영역에서, 상기 제2 도전층(PL2) 및 상기 제1 전극(AD) 사이의 거리가 증가하면, 상기 보호층(PSV)의 두께가 증가할 수 있다. 상기 보호층(PSV)은 유기 절연막을 포함할 수 있다. 상기 유기 절연막의 두께가 증가할수록, 상기 유기 절연막은 하부 구조의 단차를 제거하여 평탄화된 표면을 가질 수 있다. 따라서, 상기 보호층(PSV) 및 상기 제1 전극(AD) 사이의 계면은 평탄면일 수 있다.
상기 제1 전극(AD)의 표면은 상기 제1 전극(AD)의 하부층, 즉 상기 보호층(PSV)의 표면에 영향을 받으므로, 상기 제1 전극(AD)의 표면은 평탄화된 형상을 가질 수 있다. 상기 제1 전극(AD)의 표면이 평탄화된 형상을 가지면, 상기 유기 발광 소자(OLED)를 구비하는 표시 장치는 상기 제1 전극(AD)의 표면 불균일에 따른 색차(WAD)가 방지될 수 있다.
이하, 도 17 내지 도 20을 통하여 본 발명의 다른 실시예들에 따른 표시 장치를 설명한다. 도 17 내지 도 20에 있어서, 도 1 내지 도 16에 도시된 구성 요소와 동일한 구성 요소는 동일한 참조번호를 부여하고, 그에 대하여 간략히 설명한다. 또한, 도 17 내지 도 20에서는 중복된 설명을 피하기 위하여 도 1 내지 도 16과 다른 점을 위주로 설명한다.
도 17 및 도 18은 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 도면으로, 도 17은 도 14의 IV-IV' 라인에 따른 단면도이며, 도 18은 도 14의 V-V' 라인에 따른 단면도이다. 또한, 도 17 및 도 18에서는 설명의 편의를 위하여, 제2 절연막, 제3 절연막, 제1 도전층, 제2 도전층 및 제1 전극을 도시하였다.
도 2 내지 도 14, 도 17 및 도 18을 참조하면, 기판(SUB) 상에 액티브 패턴(ACT1 내지 ACT7; 이하 ACT)이 제공될 수 있다. 상기 액티브 패턴(ACT)은 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7)을 포함할 수 있다. 상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7)은 반도체 물질을 포함할 수 있다.
상기 액티브 패턴(ACT)이 형성된 기판(SUB) 상에는 게이트 절연막(GI)이 제공될 수 있다.
상기 게이트 절연막(GI) 상에는 i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), 발광 제어 라인(Ei), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)이 제공될 수 있다. 상기 제1 게이트 전극(GE1)은 스토리지 캐패시터(Cst)의 하부 전극(LE)이 될 수 있다.
상기 i-1번째 스캔 라인(Si-1) 등이 형성된 상기 기판(SUB) 상에는 제1 층간 절연막(IL1)이 제공될 수 있다.
상기 제1 층간 절연막(IL1) 상에는 상기 스토리지 캐패시터(Cst)의 상부 전극(UE) 및 초기화 전원 라인(IPL)이 제공될 수 있다.
상기 상부 전극(UE) 및 상기 초기화 전원 라인(IPL)이 배치된 상기 기판(SUB) 상에는 제2 층간 절연막(IL2)이 제공될 수 있다.
상기 제2 층간 절연막(IL2) 상에는 데이터 라인(Dj), 연결 라인(CNL), 보조 연결 라인(AUX), 제1 브릿지 패턴(BRP1), 및 전원 라인(PL)의 제1 도전층(PL1)이 제공될 수 있다.
상기 데이터 라인(Dj) 등이 형성된 상기 기판(SUB)에는 제3 절연막(IL3)이 제공될 수 있다. 상기 제3 절연막(IL3)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 제3 절연막(IL3)은 유기 절연 물질을 포함하는 유기 절연막일 수 있다.
상기 제3 절연막(IL3) 상에는 제2 브릿지 패턴(BRP2) 및 상기 전원 라인(PL)의 제2 도전층(PL2)이 제공될 수 있다. 상기 제2 도전층(PL2)은 복수의 제1 도전 라인들(CL1) 및 상기 제1 도전 라인들(CL1)과 교차하는 복수의 제2 도전 라인들(CL2)을 포함할 수 있다. 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2) 중 하나는 상기 제1 도전층(PL1)과 중첩하며, 상기 제1 도전층(PL1)에 전기적으로 연결될 수 있다.
상기 제2 도전층(PL2) 및 상기 제2 브릿지 패턴(BRP2)이 제공된 상기 제3 절연막(IL3) 상에는 보호층(PSV)이 제공될 수 있다.
상기 보호층(PSV) 상에는 상기 유기 발광 소자(OLED)가 제공될 수 있다. 상기 유기 발광 소자(OLED)는 상기 제1 전극(AD), 상기 제2 전극(CD), 및 상기 제1 전극(AD)과 상기 제2 전극(CD) 사이에 제공된 상기 발광층(EML)을 포함할 수 있다.
상기 유기 발광 소자(OLED) 상에는 상기 유기 발광 소자(OLED)를 외부 환경과 격리하는 봉지막(SLM)이 제공될 수 있다.
본 발명의 실시예에 있어서, 상기 제3 절연막(IL3)은 상기 제2 도전층(PL2) 및 상기 제1 전극(AD)이 중첩하는 영역에 제공된 요부(CCP)를 구비하고, 상기 제2 도전층(PL2)은 상기 요부(CCP) 내에 배치될 수 있다. 상기 요부(CCP)는 상기 제3 절연막(IL3)의 일부가 제거된 영역일 수 있다. 예를 들면, 상기 제2 도전층(PL2) 및 상기 제1 전극(AD)이 중첩하는 영역에서, 상기 요부(CCP)는 상기 제1 도전층(PL1) 및 상기 제2 절연막(IL2)을 노출시키는 상기 제3 절연막(IL3)의 개구부일 수 있다. 이를 보다 상세히 설명하면, 상기 제1 도전 라인들(CL1) 및 상기 제1 전극(AD)이 중첩하는 영역에서, 상기 요부(CCP)는 적어도 상기 제1 도전층(PL1)을 노출시킬 수 있다. 또한, 상기 제2 도전 라인들(CL2) 및 상기 제1 전극(AD)이 중첩하는 영역에서, 상기 요부(CCP)는 상기 제2 절연막(IL2)을 노출시키는 개구부일 수 있다. 따라서, 상기 요부(CCP)에서, 상기 제2 도전층(PL2)의 상기 제1 도전 라인들(CL1)은 상기 제1 도전층(PL1) 상에 배치되고, 상기 제1 도전층(PL1)에 직접 콘택될 수 있다. 또한, 상기 제2 도전층(PL2)의 상기 제2 도전 라인들(CL2)은 상기 제2 절연막(IL2) 상에 배치될 수 있다. 여기서, 상기 제1 도전 라인들(CL1) 및 상기 제1 도전층(PL1)이 직접 콘택되므로, 상기 제1 도전층(PL1) 및 상기 제2 도전층(PL2)을 전기적으로 연결하기 위한 제11 콘택 홀(CH11)은 생략될 수 있다.
상술한 바와 같이, 상기 제2 도전층(PL2) 및 상기 제1 전극(AD)이 중첩하는 영역에서, 상기 제1 도전 라인들(CL1)은 상기 제1 도전층(PL1) 상에 배치되고, 상기 제2 도전 라인들(CL2)은 상기 제2 절연막(IL2) 상에 배치될 수 있다. 따라서, 상기 제2 도전층(PL2) 및 상기 제1 전극(AD)이 중첩하는 영역에서, 상기 제2 도전층(PL2) 및 상기 제1 전극(AD) 사이의 거리가 증가할 수 있다. 상기 제2 도전층(PL2) 및 상기 제1 전극(AD)이 중첩하는 영역에서, 상기 제2 도전층(PL2) 및 상기 제1 전극(AD) 사이의 거리가 증가하면, 상기 보호층(PSV)의 두께가 증가할 수 있다. 상기 보호층(PSV)은 유기 절연막을 포함할 수 있다. 상기 유기 절연막의 두께가 증가할수록, 상기 유기 절연막은 하부 구조의 단차를 제거하여 평탄화된 표면을 가질 수 있다.
상기 제1 전극(AD)의 표면은 상기 제1 전극(AD)의 하부층, 즉 상기 보호층(PSV)의 표면에 영향을 받으므로, 상기 제1 전극(AD)의 표면은 평탄화된 형상을 가질 수 있다. 상기 제1 전극(AD)의 표면이 평탄화된 형상을 가지면, 상기 유기 발광 소자(OLED)를 구비하는 표시 장치는 상기 제1 전극(AD)의 표면 불균일에 따른 색차(WAD)가 방지될 수 있다.
도 19 및 도 20은 본 발명의 또 다른 실시예에 따른 표시 장치를 설명하기 위한 도면으로, 도 19는 도 14의 IV-IV' 라인에 따른 단면도이며, 도 20은 도 14의 V-V' 라인에 따른 단면도이다. 또한, 도 18 및 도 19에서는 설명의 편의를 위하여, 제2 절연막, 제3 절연막, 제1 도전층, 제2 도전층 및 제1 전극을 도시하였다.
도 2 내지 도 14, 도 19 및 도 20을 참조하면, 기판(SUB) 상에 액티브 패턴(ACT1 내지 ACT7; 이하 ACT)이 제공될 수 있다. 상기 액티브 패턴(ACT)은 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7)을 포함할 수 있다. 상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7)은 반도체 물질을 포함할 수 있다.
상기 액티브 패턴(ACT)이 형성된 기판(SUB) 상에는 게이트 절연막(GI)이 제공될 수 있다.
상기 게이트 절연막(GI) 상에는 i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), 발광 제어 라인(Ei), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)이 제공될 수 있다. 상기 제1 게이트 전극(GE1)은 스토리지 캐패시터(Cst)의 하부 전극(LE)이 될 수 있다.
상기 i-1번째 스캔 라인(Si-1) 등이 형성된 상기 기판(SUB) 상에는 제1 층간 절연막(IL1)이 제공될 수 있다.
상기 제1 층간 절연막(IL1) 상에는 상기 스토리지 캐패시터(Cst)의 상부 전극(UE) 및 초기화 전원 라인(IPL)이 제공될 수 있다.
상기 상부 전극(UE) 및 상기 초기화 전원 라인(IPL)이 배치된 상기 기판(SUB) 상에는 제2 층간 절연막(IL2)이 제공될 수 있다.
상기 제2 층간 절연막(IL2) 상에는 데이터 라인(Dj), 연결 라인(CNL), 보조 연결 라인(AUX), 제1 브릿지 패턴(BRP1), 및 전원 라인(PL)의 제1 도전층(PL1)이 제공될 수 있다.
상기 데이터 라인(Dj) 등이 형성된 상기 기판(SUB)에는 제3 절연막(IL3)이 제공될 수 있다. 상기 제3 절연막(IL3)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 제3 절연막(IL3)은 무기 절연막을 포함하는 제1 서브 절연막(IL31), 및 상기 제1 서브 절연막(IL31) 상에 배치되고 유기 절연막을 포함하는 제2 서브 절연막(IL32)을 포함할 수 있다.
상기 제3 절연막(IL3) 상에는 제2 브릿지 패턴(BRP2) 및 상기 전원 라인(PL)의 제2 도전층(PL2)이 제공될 수 있다. 상기 제2 도전층(PL2)은 복수의 제1 도전 라인들(CL1) 및 상기 제1 도전 라인들(CL1)과 교차하는 복수의 제2 도전 라인들(CL2)을 포함할 수 있다. 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2) 중 하나는 상기 제1 도전층(PL1)과 중첩하며, 상기 제1 도전층(PL1)에 전기적으로 연결될 수 있다.
상기 제2 도전층(PL2) 및 상기 제2 브릿지 패턴(BRP2)이 제공된 상기 제3 절연막(IL3) 상에는 보호층(PSV)이 제공될 수 있다.
상기 보호층(PSV) 상에는 상기 유기 발광 소자(OLED)가 제공될 수 있다. 상기 유기 발광 소자(OLED)는 상기 제1 전극(AD), 상기 제2 전극(CD), 및 상기 제1 전극(AD)과 상기 제2 전극(CD) 사이에 제공된 상기 발광층(EML)을 포함할 수 있다.
상기 유기 발광 소자(OLED) 상에는 상기 유기 발광 소자(OLED)를 외부 환경과 격리하는 봉지막(SLM)이 제공될 수 있다.
본 발명의 실시예에 있어서, 상기 제3 절연막(IL3)은 상기 제2 도전층(PL2) 및 상기 제1 전극(AD)이 중첩하는 영역에 제공된 요부(CCP)를 구비하고, 상기 제2 도전층(PL2)은 상기 요부(CCP) 내에 배치될 수 있다. 상기 요부(CCP)는 상기 제3 절연막(IL3)의 일부가 제거된 영역일 수 있다. 예를 들면, 상기 요부(CCP)는 상기 제2 도전층(PL2) 및 상기 제1 전극(AD)이 중첩하는 영역에서, 상기 제2 서브 절연막(IL32)의 일부 두께가 제거된 오목부일 수 있다. 즉, 상기 제2 서브 절연막(IL32)에서, 상기 제2 도전층(PL2) 및 상기 제1 전극(AD)이 중첩하는 영역의 두께가 타 영역의 두께보다 작을 수 있다.
본 발명의 실시예에 있어서, 상기 제2 도전층(PL2) 및 상기 제1 전극(AD)이 중첩하는 영역에서, 상기 제2 도전층(PL2)은 상기 오목부에 배치되므로, 상기 제2 도전층(PL2) 및 상기 제1 전극(AD) 사이의 거리가 증가할 수 있다. 상기 제2 도전층(PL2) 및 상기 제1 전극(AD)이 중첩하는 영역에서, 상기 제2 도전층(PL2) 및 상기 제1 전극(AD) 사이의 거리가 증가하면, 상기 보호층(PSV)의 두께가 증가할 수 있다. 상기 보호층(PSV)은 유기 절연막을 포함할 수 있다. 상기 유기 절연막의 두께가 증가할수록, 상기 유기 절연막은 하부 구조의 단차를 제거하여 평탄화된 표면을 가질 수 있다. 따라서, 상기 보호층(PSV) 및 상기 제1 전극(AD) 사이의 계면은 평탄면일 수 있다.
상기 제1 전극(AD)의 표면은 상기 제1 전극(AD)의 하부층, 즉 상기 보호층(PSV)의 표면에 영향을 받으므로, 상기 제1 전극(AD)의 표면은 평탄화된 형상을 가질 수 있다. 상기 제1 전극(AD)의 표면이 평탄화된 형상을 가지면, 상기 유기 발광 소자(OLED)를 구비하는 표시 장치는 상기 제1 전극(AD)의 표면 불균일에 따른 색차(WAD)가 방지될 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
SUB: 기판 PPA: 주변 영역
PXA: 화소 영역 PXL: 화소
DDV: 데이터 구동부 SDV: 스캔 구동부
EDV: 발광 구동부 PL: 전원 라인
D, D1, D2, D3, …, Dm, Dj, Dj+1, Dj+2, Dj+3, Dj+4: 데이터 라인
S, S1, S2, S3, …, Sn, Si-1, Si, Si+1: 스캔 라인
T1, T2, …, T7: 제1 내지 제7 트랜지스터
E, E1, E2, E3, …, En, Ei, Ei+1: 발광 제어 라인
CH1, CH2, …, CH12 : 제1 내지 제12 콘택 홀

Claims (24)

  1. 화소 영역과 주변 영역을 포함하는 기판;
    상기 기판의 화소 영역에 제공되며, 적어도 하나의 트랜지스터 및 상기 트랜지스터에 연결되는 발광 소자를 포함하는 화소들;
    상기 화소들에 연결되는 데이터 라인들과 스캔 라인들; 및
    상기 발광 소자에 전원을 공급하는 전원 라인을 포함하고,
    상기 트랜지스터는 상기 기판 상에 제공된 액티브 패턴, 상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극, 게이트 절연막을 사이에 두고 상기 액티브 패턴 상에 제공된 게이트 전극, 상기 게이트 전극을 커버하고 순차 적층된 제1 층간 절연막, 제2 층간 절연막 및 제3 층간 절연막을 포함하는 층간 절연막, 및 상기 층간 절연막 상에 제공된 보호층을 포함하며,
    상기 전원 라인은 상기 데이터 라인에 평행하고 상기 제2 층간 절연막 상에 제공되는 제1 도전층, 및 상기 제1 도전층과 연결되는 제2 도전층을 포함하고,
    상기 발광 소자는 상기 보호층 상에 제공되고,
    상기 제3 층간 절연막은 상기 발광 소자 및 상기 제2 도전층이 중첩하는 영역에 제공된 요부를 구비하고, 상기 제2 도전층은 상기 요부 내에 제공되는 표시 장치.
  2. 제1 항에 있어서,
    상기 보호층은 유기 절연막을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제3 층간 절연막은
    무기 절연막을 포함하는 제1 서브 절연막; 및
    상기 제1 서브 절연막 상에 제공되고 유기 절연막을 포함하는 제2 서브 절연막을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 요부는 상기 제2 서브 절연막의 일부가 제거되어 상기 제1 서브 절연막을 노출시키는 표시 장치.
  5. 제4 항에 있어서,
    상기 제2 도전층은 상기 제1 서브 절연막 상에 배치되는 표시 장치.
  6. 제3 항에 있어서,
    상기 요부는 상기 제2 서브 절연막의 일부 두께가 제거된 오목부인 표시 장치.
  7. 제2 항에 있어서,
    상기 제3 층간 절연막은 유기 절연막을 포함하고,
    상기 요부는 상기 제1 도전층을 노출시키는 표시 장치.
  8. 제7 항에 있어서,
    상기 요부에서 상기 제2 도전층은 상기 제1 도전층 상에 직접 콘택되는 표시 장치.
  9. 제1 항에 있어서,
    상기 제2 도전층은
    일방향으로 연장된 제1 도전 라인들; 및
    상기 제1 도전 라인들에 교차하는 제2 도전 라인들을 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 화소들은 스토리지 캐패시터를 더 포함하고,
    상기 스토리지 캐패시터는 상기 게이트 전극과 동일층에 배치되는 하부 전극, 및 상기 제1 층간 절연막 상에 제공되는 상부 전극을 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 도전 라인들은 상기 데이터 라인들 및 상기 스캔 라인들 중 하나에 평행한 방향으로 연장된 표시 장치.
  12. 제1 항에 있어서,
    상기 보호층은 평탄화된 표면을 가지는 표시 장치.
  13. 제12 항에 있어서,
    상기 보호층에서, 상기 요부에 대응하는 영역의 두께는 타 영역의 두께보다 큰 표시 장치.
  14. 제12 항에 있어서,
    상기 발광 소자는 상기 보호층 상의 제1 전극, 상기 제1 전극 상의 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 발광층을 포함하는 표시 장치.
  15. 제1 항에 있어서,
    상기 데이터 라인들은 상기 제1 도전층과 동일한 층 상에 제공되는 표시 장치.
  16. 화소 영역과 주변 영역을 포함하는 기판;
    상기 기판의 화소 영역에 제공되며, 적어도 하나의 트랜지스터 및 상기 트랜지스터에 연결되는 발광 소자를 포함하는 화소들;
    상기 화소들에 연결되는 데이터 라인들과 스캔 라인들; 및
    상기 발광 소자에 전원을 공급하는 전원 라인을 포함하고,
    상기 트랜지스터는 상기 기판 상에 제공된 액티브 패턴, 상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극, 게이트 절연막을 사이에 두고 상기 액티브 패턴 상에 제공된 게이트 전극, 상기 게이트 전극을 커버하고 순차 적층된 제1 층간 절연막, 제2 층간 절연막 및 제3 층간 절연막을 포함하는 층간 절연막, 및 상기 층간 절연막 상에 제공된 보호층을 포함하며,
    상기 발광 소자는 상기 보호층 상의 제1 전극, 상기 제1 전극 상의 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 발광층을 포함하고,
    상기 전원 라인은 상기 데이터 라인에 평행하고 상기 제2 층간 절연막 상에 제공되는 제1 도전층, 및 상기 제1 도전층과 연결되는 제2 도전층을 포함하고,
    상기 제3 층간 절연막은 상기 발광 소자 및 상기 제2 도전층이 중첩하는 영역에 제공된 요부를 구비하고, 상기 제2 도전층은 상기 요부 내에 제공되며,
    상기 보호층 및 상기 제1 전극의 계면은 평탄면인 표시 장치.
  17. 제16 항에 있어서,
    상기 보호층은 유기 절연막을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 보호층에서, 상기 요부에 대응하는 영역의 두께는 타 영역의 두께보다 큰 표시 장치.
  19. 제18 항에 있어서,
    상기 제3 층간 절연막은
    무기 절연막을 포함하는 제1 서브 절연막; 및
    상기 제1 서브 절연막 상에 제공되고 유기 절연막을 포함하는 제2 서브 절연막을 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 요부는 상기 제2 서브 절연막의 일부가 제거되어 상기 제1 서브 절연막을 노출시키며,
    상기 제2 도전층은 상기 제1 서브 절연막 상에 배치되는 표시 장치.
  21. 제19 항에 있어서,
    상기 요부는 상기 제2 서브 절연막의 일부 두께가 제거된 오목부인 표시 장치.
  22. 제18 항에 있어서,
    상기 제3 층간 절연막은 유기 절연막을 포함하고,
    상기 요부는 상기 제1 도전층을 노출시키고,
    상기 요부에서 상기 제2 도전층은 상기 제1 도전층 상에 직접 콘택되는 표시 장치.
  23. 제16 항에 있어서,
    상기 제2 도전층은
    일방향으로 연장된 제1 도전 라인들; 및
    상기 제1 도전 라인들에 교차하는 제2 도전 라인들을 포함하는 표시 장치.
  24. 제23 항에 있어서,
    상기 제1 도전 라인들은 상기 데이터 라인들 및 상기 스캔 라인들 중 하나에 평행한 방향으로 연장된 표시 장치.
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