KR102608987B1 - 발광 소자, 그의 제조 방법, 및 발광 소자를 구비한 표시 장치 - Google Patents
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Abstract
발광 소자는, 제1 도전성 반도체층; 상기 제1 도전성 반도체층의 일 면 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 도전성 반도체층; 상기 제1 도전성 반도체층, 상기 활성층, 및 상기 제2 도전성 반도체층 각각의 외주면을 둘러싸는 절연 피막; 및 상기 제2 도전성 반도체층 상에 배치된 전극층을 포함할 수 있다. 여기서, 상기 제1 도전성 반도체층은 그 외주면이 상기 절연 피막에 커버되는 제1 영역 및 상기 절연 피막에 커버되지 않는 제2 영역을 포함할 수 있다. 상기 제1 영역에서의 상기 제1 도전성 반도체층의 외주면 둘레와 상기 제2 영역에서의 상기 제1 도전성 반도체층의 외주면 둘레는 서로 상이할 수 있다.
Description
본 발명은 발광 소자에 관한 것으로, 더욱 상세하게는 초소형의 발광 소자, 그의 제조 방법, 및 발광 소자를 구비하는 표시 장치에 관한 것이다.
발광 다이오드(Light Emitting Diode)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 발광 다이오드를 다양한 표시 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 일 예로 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 발광 다이오드를 제작하는 기술이 개발되고 있다.
발광 다이오드는 표시 패널의 화소 등을 구성할 수 있을 정도로 작은 크기로 제작될 수 있다. 발광 다이오드는 기판에서 별도로 독립 성장 시킨 후, 성장된 발광 다이오드를 분리하여 표시 패널 제작 등에 사용할 수 있다. 이러한 발광 다이오드의 외주면에는 절연 피막이 형성되는 데, 상기 절연 피막을 형성하는 과정에서 발광 다이오드가 손상되어 상기 발광 다이오드의 불량이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는, 발광 소자를 제조할 때 불량 발생을 최소화하는 발광 소자의 제조 방법을 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는, 제1 도전성 반도체층의 컨택 면적을 확보하여 전극과의 컨택률을 향상시킬 수 있는 발광 소자를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 또 다른 과제는, 상술한 발광 소자를 구비한 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 발광 소자는, 제1 도전성 반도체층; 상기 제1 도전성 반도체층의 일 면 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 도전성 반도체층; 상기 제1 도전성 반도체층, 상기 활성층, 및 상기 제2 도전성 반도체층 각각의 외주면을 둘러싸는 절연 피막; 및 상기 제2 도전성 반도체층 상에 배치된 전극층을 포함할 수 있다. 여기서, 상기 제1 도전성 반도체층은 그 외주면이 상기 절연 피막에 커버되는 제1 영역 및 상기 절연 피막에 커버되지 않는 제2 영역을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 영역에서의 상기 제1 도전성 반도체층의 외주면 둘레와 상기 제2 영역에서의 상기 제1 도전성 반도체층의 외주면 둘레는 서로 상이할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전성 반도체층, 상기 활성층, 상기 제2 도전성 반도체층, 및 상기 전극층은 순차적으로 적층되어 발광 적층 패턴을 구성할 수 있다. 상기 절연 피막은 상기 발광 적층 패턴의 표면에 대응하는 내측면과 상기 내측면에 마주보며 상기 발광 적층 패턴의 표면에 대응하지 않는 외측면을 포함할 수 있다. 여기서, 상기 제1 영역에서의 상기 제1 도전성 반도체층의 외주면은 상기 절연 피막의 내측면에 일치하고, 상기 제2 영역에서의 상기 제1 도전성 반도체층의 외주면은 상기 절연 피막의 외측면에 일치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 영역에서의 상기 제1 도전성 반도체층의 외주면 둘레는 상기 제1 영역에서의 상기 제1 도전성 반도체층의 외주면 둘레보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전성 반도체층의 일 면에 마주보며 상기 활성층이 제공되지 않는 상기 제1 도전성 반도체층의 타면은 상기 절연 피막의 하단으로부터 하부 방향을 향하여 돌출되어 외부로 노출될 수 있다. 상기 절연 피막의 하단은 상기 제1 도전성 반도체층의 타면보다 상기 활성층에 인접할 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연 피막의 하단과 마주보는 상단은 상기 제2 도전성 반도체층이 제공되지 않는 상기 전극층의 일 면과 동일한 면 상에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연 피막의 하단과 마주보는 상단은 상기 제2 도전성 반도체층이 제공되지 않는 상기 전극층의 일 면으로부터 상부 방향을 향하여 돌출될 수 있다. 여기서, 상기 전극층의 일 면은 상기 절연 피막의 상단보다 상기 활성층에 인접할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전성 반도체층은 적어도 하나의 n형 반도체층을 포함하고, 상기 제2 도전성 반도체층은 적어도 하나의 p형 반도체층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 전극층은 상기 제2 도전성 반도체 상에 배치된 제1 전극층 및 상기 제1 전극층 상에 배치된 제2 전극층을 포함할 수 있다. 상기 제1 전극층과 상기 제2 전극층은 서로 상이한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극층은 투명한 금속 산화물을 포함하고, 상기 제2 전극층은 크롬(Cr), 알루미늄(Al), 티타늄(Ti), 또는 니켈(Ni) 중 어느 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극층은 Be가 확산된 오믹층을 포함하고, 상기 제2 전극층은 투명한 금속 산화물을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 활성층은 400nm 내지 900nm의 파장을 갖는 광을 방출하며, GaInP, AlGaInP, GaAs, AlGaAs, InP, InAs 중 적어도 하나를 포함할 수 있다.
상술한 발광 소자는, 기판을 제공하는 단계; 상기 기판 상에 희생층을 형성하는 단계; 상기 희생층 상에 제1 도전성 반도체층, 활성층, 제2 도전성 반도체층, 및 전극층이 순차적으로 적층된 발광 적층체를 형성하는 단계; 상기 발광 적층체를 마이크로 스케일 혹은 나노 스케일의 크기를 갖도록 수직 방향으로 식각하여 발광 적층 패턴을 형성하고, 상기 제1 도전성 반도체층의 일 영역을 외부로 노출하는 단계; 상기 발광 적층 패턴의 표면 및 상기 외부로 노출된 제1 도전성 반도체층의 일 영역 상에 절연 물질층을 형성하고, 상기 절연 물질층을 수직 방향으로 식각하여 상기 발광 적층 패턴의 표면을 둘러싸는 절연 피막을 형성하는 단계; 및 상기 절연 피막에 둘러싸인 상기 발광 적층 패턴을 상기 기판으로부터 분리하여 적어도 하나의 발광 소자를 형성하는 단계를 포함할 수 있다. 여기서, 상기 절연 피막을 형성하는 단계에서, 상기 희생층의 일부가 식각되어 상기 제1 도전성 반도체층의 외주면 일부가 외부로 노출될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전성 반도체층은 그 외주면이 상기 절연 피막에 커버되는 제1 영역 및 상기 절연 피막에 커버되지 않는 제2 영역을 포함할 수 있다. 여기서, 상기 제1 영역에서의 상기 제1 도전성 반도체층의 외주면 둘레와 상기 제2 영역에서의 상기 제1 도전성 반도체층의 외주면 둘레는 서로 상이할 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연 피막은 상기 발광 적층 패턴의 표면에 대응하는 내측면과 상기 내측면에 마주보며 상기 발광 적층 패턴의 표면에 대응하지 않는 외측면을 포함할 수 있다. 여기서, 상기 제1 영역에서의 상기 제1 도전성 반도체층의 외주면은 상기 절연 피막의 내측면에 일치하고, 상기 제2 영역에서의 상기 제1 도전성 반도체층의 외주면은 상기 절연 피막의 외측면에 일치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 적층체를 형성하는 단계는, 상기 희생층 상에 상기 제1 도전성 반도체층을 형성하는 단계; 상기 제1 도전성 반도체층 상에 상기 활성층을 형성하는 단계; 상기 활성층 상에 상기 제2 도전성 반도체층을 형성하는 단계; 및 상기 제2 도전성 반도체층 상에 상기 전극층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전성 반도체층은 적어도 하나의 n형 반도체층을 포함하고, 상기 제2 도전성 반도체층은 적어도 하나의 p형 반도체층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 전극층을 형성하는 단계는, 상기 제2 도전성 반도체층 상에 제1 전극층을 형성하는 단계; 및 상기 제1 전극층 상에 상기 제1 전극층과 상이한 물질을 포함하는 제2 전극층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는 상기 발광 적층 패턴을 상기 기판으로부터 분리하여 적어도 하나의 발광 소자를 형성하는 단계 이후에, 상기 제2 전극층을 식각하여 상기 제1 전극층의 일 면을 노출하는 단계를 더 포함하여 제조될 수 있다.
본 발명의 일 실시예에 있어서, 상기 활성층은 400nm 내지 900nm의 파장을 갖는 광을 방출하며, GaInP, AlGaInP, GaAs, AlGaAs, InP, InAs 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 및 상기 기판의 표시 영역에 제공되며, 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함할 수 있다. 각 서브 화소는, 적어도 하나의 트랜지스터를 포함한 화소 회로부 및 광을 출사하는 단위 발광 영역을 구비한 표시 소자층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 기판 상에 제공되며, 광을 출사하는 적어도 하나의 발광 소자와, 상기 발광 소자를 사이에 두고 일정 간격으로 이격된 제1 및 제2 전극과, 상기 제1 전극과 상기 발광 소자의 제1 단부를 전기적으로 연결하는 제1 컨택 전극 및 상기 제2 전극과 상기 발광 소자의 제2 단부를 전기적으로 연결하는 제2 컨택 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는, 제1 도전성 반도체층; 상기 제1 도전성 반도체층의 일 면 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 도전성 반도체층; 상기 제1 도전성 반도체층, 상기 활성층, 및 상기 제2 도전성 반도체층 각각의 외주면을 둘러싸는 절연 피막; 및 상기 제2 도전성 반도체층 상에 배치된 전극층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전성 반도체층은 그 외주면이 상기 절연 피막에 커버되는 제1 영역 및 상기 절연 피막에 커버되지 않는 제2 영역을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 영역에서의 상기 제1 도전성 반도체층의 외주면 둘레와 상기 제2 영역에서의 상기 제1 도전성 반도체층의 외주면 둘레는 서로 상이할 수 있다.
본 발명의 일 실시예에 따르면, 기판 상에서 성장된 발광 소자의 제1 반도체층의 외주면 일부를 외부로 노출하여 전극과의 접촉 면적을 더욱 확보할 수 있는 발광 소자 및 그의 제조 방법이 제공될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 발광 소자의 제2 반도체층 상의 전극층 상부에 보조 전극층을 형성하여 제조 공정 시 발생하는 외부 요인으로 인한 전극층의 손상을 방지하여 불량을 최소화한 발광 소자 및 그의 제조 방법이 제공될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상술한 발광 소자를 구비한 표시 장치가 제공될 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 위에서 바라본 사시도이다.
도 1b는 도 1a의 발광 소자를 아래에서 바라본 사시도이다.
도 1c는 도 1a의 발광 소자를 위에서 바라본 개략적인 평면도이다.
도 1d는 도 1a의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 2a 내지 도 2j는 도 1a 내지 도 1d의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 3a는 본 발명의 일 실시예에 따른 발광 소자를 위에서 바라본 사시도이다.
도 3b는 도 3a의 발광 소자를 아래에서 바라본 사시도이다.
도 3c는 도 3a의 발광 소자를 위에서 바라본 개략적인 평면도이다.
도 4a는 도 3a의 발광 소자와 다른 형태를 갖는 발광 소자를 위에서 바라본 사시도이다.
도 4b는 도 4a의 발광 소자를 아래에서 바라본 사시도이다.
도 4c는 도 4a의 발광 소자를 위에서 바라본 개략적인 평면도이다.
도 5a는 본 발명의 일 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 5b는 도 5a의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 6a 내지 도 6k는 도 5a 및 도 5b의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 7a는 본 발명의 일 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 7b는 도 7a의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 8a 내지 도 8l은 도 7a 및 도 7b의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 9a는 본 발명의 일 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 9b는 도 9a의 Ⅳ ~Ⅳ'선에 따른 단면도이다.
도 10a 내지 도 10l은 도 9a 및 도 9b의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 11a는 본 발명의 일 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 11b는 도 11a의 Ⅴ ~ Ⅴ'선에 따른 단면도이다.
도 12a는 본 발명의 일 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 12b는 도 12a의 Ⅵ ~ Ⅵ'선에 따른 단면도이다.
도 13은 본 발명의 일 실시예에 따른 발광 소자를 도시한 것으로 도 1a의 Ⅰ ~Ⅰ'선에 대응되는 단면도이다.
도 14a 내지 도 14m은 도 13의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 15는 본 발명의 일 실시예에 따른 발광 소자를 도시한 것으로 도 12a의 Ⅵ ~Ⅵ'선에 대응되는 단면도이다.
도 16은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 17a 내지 도 17c는 도 16의 표시 장치의 단위 발광 영역을 다양한 실시예에 따라 나타낸 회로도들이다.
도 18은 도 16에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이다.
도 19는 도 18의 Ⅶ ~ Ⅶ'선에 따른 단면도이다
도 20은 도 19의 EA1 영역을 개략적으로 확대한 단면도이다.
도 21은 도 20의 EA2 영역을 개략적으로 확대한 단면도이다.
도 1b는 도 1a의 발광 소자를 아래에서 바라본 사시도이다.
도 1c는 도 1a의 발광 소자를 위에서 바라본 개략적인 평면도이다.
도 1d는 도 1a의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 2a 내지 도 2j는 도 1a 내지 도 1d의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 3a는 본 발명의 일 실시예에 따른 발광 소자를 위에서 바라본 사시도이다.
도 3b는 도 3a의 발광 소자를 아래에서 바라본 사시도이다.
도 3c는 도 3a의 발광 소자를 위에서 바라본 개략적인 평면도이다.
도 4a는 도 3a의 발광 소자와 다른 형태를 갖는 발광 소자를 위에서 바라본 사시도이다.
도 4b는 도 4a의 발광 소자를 아래에서 바라본 사시도이다.
도 4c는 도 4a의 발광 소자를 위에서 바라본 개략적인 평면도이다.
도 5a는 본 발명의 일 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 5b는 도 5a의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 6a 내지 도 6k는 도 5a 및 도 5b의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 7a는 본 발명의 일 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 7b는 도 7a의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 8a 내지 도 8l은 도 7a 및 도 7b의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 9a는 본 발명의 일 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 9b는 도 9a의 Ⅳ ~Ⅳ'선에 따른 단면도이다.
도 10a 내지 도 10l은 도 9a 및 도 9b의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 11a는 본 발명의 일 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 11b는 도 11a의 Ⅴ ~ Ⅴ'선에 따른 단면도이다.
도 12a는 본 발명의 일 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 12b는 도 12a의 Ⅵ ~ Ⅵ'선에 따른 단면도이다.
도 13은 본 발명의 일 실시예에 따른 발광 소자를 도시한 것으로 도 1a의 Ⅰ ~Ⅰ'선에 대응되는 단면도이다.
도 14a 내지 도 14m은 도 13의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 15는 본 발명의 일 실시예에 따른 발광 소자를 도시한 것으로 도 12a의 Ⅵ ~Ⅵ'선에 대응되는 단면도이다.
도 16은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 17a 내지 도 17c는 도 16의 표시 장치의 단위 발광 영역을 다양한 실시예에 따라 나타낸 회로도들이다.
도 18은 도 16에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이다.
도 19는 도 18의 Ⅶ ~ Ⅶ'선에 따른 단면도이다
도 20은 도 19의 EA1 영역을 개략적으로 확대한 단면도이다.
도 21은 도 20의 EA2 영역을 개략적으로 확대한 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 위에서 바라본 사시도이고, 도 1b는 도 1a의 발광 소자를 아래에서 바라본 사시도이고, 도 1c는 도 1a의 발광 소자를 위에서 바라본 개략적인 평면도이며, 도 1d는 도 1a의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
본 발명의 일 실시예에 따른 발광 소자(LD)는 도 1a 내지 도 1d에 있어서, 원 기둥 형상의 발광 소자를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1a 내지 도 1d를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는, 제1 도전성 반도체층(11) 및 제2 도전성 반도체층(13)과, 상기 제1 및 제2 도전성 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 실시예에 따라, 발광 소자(LD)는 길이(L) 방향으로 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13)이 순차적으로 적층된 적층 구조를 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다. 실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전성 반도체층들(11, 13) 중 하나가 배치되고, 상기 발광 소자(LD)의 타측 단부에는 상기 제1 및 제2 도전성 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 본 명세서에서, “막대형”이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(또는, 횡단면의 폭)보다 클 수 있다. 이하, 편의를 위해 발광 소자(LD)가 원 기둥 형상을 갖는 것으로 설명한다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 각각 나노 스케일 또는 마이크로 스케일 범위의 직경 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전성 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전성 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 상기 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
활성층(12)은 제1 도전성 반도체층(11)과 접촉하는 일면(12_1) 및 제2 도전성 반도체층(13)과 접촉하는 타면(12_2)을 포함할 수 있다.
제2 도전성 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전성 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 제2 도전성 반도체층(13) 상에 배치되는 전극층(15)을 포함한다. 즉, 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)의 순으로 적층된 적층 구조를 포함할 수 있다. 이하의 실시예에서, 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)을 포함하는 적층 구조는 발광 적층 패턴(10)으로 지칭한다.
이러한 발광 적층 패턴(10)은 원 기둥 형상을 가질 수 있으며, 발광 소자(LD)도 발광 적층 패턴(10)에 대응되는 원 기둥 형상을 가질 수 있다. 또한, 발광 적층 패턴(10)에 포함된 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(15), 및 전극층(15)이 원 기둥 형상을 갖는다.
발광 소자(LD)의 일측 단부에는 제1 도전성 반도체층(11)이 배치되고, 상기 발광 소자(LD)의 타측 단부에는 전극층(15)이 배치될 수 있다. 발광 소자(LD)는 발광 소자(LD)의 양 단부에 위치하며 외부로 노출된 제1 도전성 반도체층(11)의 하부 면(11_1)과 전극층(15)의 상부 면(15_1)을 포함할 수 있다. 제1 도전성 반도체층(11)의 하부 면(11_1)과 전극층(15)의 상부 면(15_1)은 외부의 전도성 물질과 접촉하여 전기적으로 연결되는 면일 수 있다. 발광 소자(LD)가 원 기둥 형상을 갖는 경우, 원 기둥의 하부에는 제1 도전성 반도체층(11)이 배치되고, 상기 원 기둥의 상부에는 전극층(15)이 배치될 수 있다. 발광 소자(LD)가 원 기둥 형상을 갖는 경우, 제1 도전성 반도체층(11)의 하부 면(11_1)과 전극층(15)의 상부 면(15_1) 각각은 원형으로 이루어질 수 있다. 실시예에 따라, 발광 소자(LD)가 타원 기둥 형상을 갖는 경우, 제1 도전성 반도체층(11)의 하부 면(11_1)과 전극층(15)의 상부 면(15_1) 각각은 타원형으로 이루어질 수 있다. 또한, 다른 실시예에 따라, 발광 소자(LD)가 다각 기둥 형상을 갖는 경우, 제1 도전성 반도체층(11)의 하부 면(11_1)과 전극층(15)의 상부 면(15_1) 각각은 다각 형으로 이루어질 수 있다.
전극층(15)은 제2 도전성 반도체층(13)에 전기적으로 연결되는 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 전극층(15)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 또한, 전극층(15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)에서 생성되는 광이 전극층(15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 발광 적층 패턴(10)의 표면에 제공된 절연 피막(14)을 더 포함할 수 있다. 절연 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연 피막(14)은 활성층(12)이 제1 도전성 반도체층(11) 및 제2 도전성 반도체층(13) 외의 도전성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지한다. 또한, 절연 피막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연 피막(14)은 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
절연 피막(14)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 적층 패턴(10)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전성 반도체층들(11, 13)의 일 영역과 전극층(15)의 외주면을 더 둘러쌀 수 있다.
본 발명의 일 실시예에 있어서, 절연 피막(14)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부 중 적어도 하나의 단부를 노출할 수 있다. 절연 피막(14)은 길이(L) 방향 상에서 발광 소자(LD)의 양 단부에 위치한 제1 및 제2 도전성 반도체층들(11, 13) 중 상기 제1 도전성 반도체층(11)의 일부를 커버하지 않고 외부로 노출할 수 있다.
절연 피막(14)은 발광 소자(LD)의 길이(L) 방향에 교차하는 일 방향(일 예로, 수평 방향)으로 제1 도전성 반도체층(11)의 하부 면(11_1)과 평행한 하부 면(14_1), 길이(L) 방향 상에서 상기 하부 면(14_1)과 마주보는 상부 면(14_2), 및 길이(L) 방향으로 발광 적층 패턴(10)의 표면 일부를 덮는 측면(14_3)을 포함한다. 절연 피막(14)의 하부 면(14_1), 절연 피막(14)의 상부 면(14_2), 및 절연 피막(14)의 측면(14_3)은 서로 연결되며 연속할 수 있다.
절연 피막(14)의 측면(14_3)은 발광 적층 패턴(10)의 표면에 직접 닿는 내측면(14_3a) 및 상기 내측면(14_3a)에 마주하며 발광 소자(LD)의 최외곽 측면에 해당하는 외측면(14_3b)을 포함할 수 있다. 여기서, 절연 피막(14)의 상부 면(14_2)은 절연 피막(14)의 상단 둘레를 포함하는 가상의 면으로 정의될 수 있으며, 절연 피막(14)의 하부 면(14_1)은 절연 피막(14)의 하단 둘레를 포함하는 가상의 면으로 정의될 수 있다.
본 발명의 일 실시예에 있어서, 절연 피막(14)은 전극층(15)의 외주면을 전체적으로 감쌀 수 있다. 이러한 경우, 절연 피막(14)의 상부 면(14_2)과 전극층(15)의 상부 면(15_1)은 동일한 면 상에 제공될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 절연 피막(14)이 전극층(15)의 외주면을 부분적으로 감싸거나 또는 감싸지 않을 경우, 절연 피막(14)의 상부 면(14_2)과 전극층(15)의 상부 면(15_1)은 상이한 면 상에 제공될 수도 있다.
본 발명의 일 실시예에 있어서, 절연 피막(14)은 발광 소자(LD)의 일측 단부(일 예로, 원 기둥의 하부)에 위치한 제1 도전성 반도체층(11)의 하부 면(11_1)과 상기 제1 도전성 반도체층(11)의 외주면(11_2) 일부를 커버하지 않는다. 절연 피막(14)에 커버되지 않는 제1 도전성 반도체층(11)의 외주면(11_2) 일부는 상기 제1 도전성 반도체층(11)의 하부 면(11_1)에 연속하며, 발광 소자(LD)의 길이(L) 방향 상에서 상기 제1 도전성 반도체층(11)의 하부 면(11_1)으로부터 상측 방향으로 연장될 수 있다. 절연 피막(14)에 커버되지 않는 제1 도전성 반도체층(11)의 하부 면(11_1)과 외주면(11_2) 일부는 외부로 노출될 수 있다. 제1 도전성 반도체층(11)의 외주면(11_2) 일부를 제외한 외주면(11_2) 나머지 부분은 절연 피막(14)에 커버될 수 있다.
이하의 실시예에 있어서는, 편의를 위하여 절연 피막(14)에 커버되는 제1 도전성 반도체층(11)의 외주면(11_2) 나머지 부분을 “제1 외주면”이라 지칭하고, 도면 부호의 혼동을 방지하기 위해 상기 제1 외주면에 다른 도면 부호 “11_2a”를 부여하였다. 또한, 상기 절연 피막(14)에 커버되지 않는 제1 도전성 반도체층(11)의 외주면(11_2) 일부를 “제2 외주면”이라 지칭하고, 도면 부호의 혼동을 방지하기 위해 상기 제2 외주면에 다른 도면 부호 “11_2b”를 부여하였다.
본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 제1 외주면(11_2a)은 절연 피막(14)의 내측면(14_3a)에 일치하고, 제1 도전성 반도체층(11)의 제2 외주면(11_2b)은 절연 피막(14)의 외측면(14_3b)에 일치할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)의 길이(L) 방향을 기준으로 절연 피막(14)의 측면(14_3)의 길이는 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)을 포함한 발광 적층 패턴(10)의 길이보다 짧을 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며 실시예에 따라 절연 피막(14)의 측면(14_3)의 길이는 발광 소자(LD)의 길이(L) 방향을 기준으로 발광 적층 패턴(10)의 길이보다 길 수도 있다.
절연 피막(14)의 하부 면(14_1)과 제1 도전성 반도체층(11)의 하부 면(11_1)은 일정 간격(d)을 사이에 두고 길이(L) 방향(일 예로, 수직 방향)과 교차하는 수평 방향으로 평행할 수 있다. 본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 하부 면(11_1)은 절연 피막(14)의 하부 면(14_1)으로부터 하부 방향으로 돌출될 수 있다. 이러한 경우, 제1 도전성 반도체층(11)의 하부 면(11_1)과 상기 하부 면(11_1)에 연속한 제1 도전성 반도체층(11)의 제2 외주면(11_2b)이 외부로 노출될 수 있다. 절연 피막(14)의 하부 면(14_1)은 길이(L) 방향 상에서 제1 도전성 반도체층(11)의 하부 면(11_1)보다 활성층(12)에 더 인접할 수 있다.
본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)은 절연 피막(14)에 커버되는 제1 영역(Ⅰ)과 상기 절연 피막(14)에 커버되지 않는 제2 영역(Ⅱ)으로 구분될 수 있다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 절연 피막(14)의 하부 면(14_1)을 기준으로 구분될 수 있다. 본 발명의 일 실시예에 있어서, 제1 영역(Ⅰ)과 제2 영역(Ⅱ) 사이에는 경계면(11_3)이 제공될 수 있다. 경계면(11_3)은 제1 도전성 반도체층(11)의 제1 외주면(11_2a)과 상기 제1 도전성 반도체층(11)의 제2 외주면(11_2b) 사이의 경계에서 절연 피막(14)의 내측면(14_3a) 둘레를 포함하는 가상의 면일 수 있다. 이러한 경계면(11_3)은 원형으로 이루어지고, 상기 경계면(11_3)의 둘레(C1)는 절연 피막(14)의 내측면(14_3a)에 둘러싸인 발광 적층 패턴(10)의 표면 둘레(C1)와 동일할 수 있다.
제1 도전성 반도체층(11)의 제1 영역(Ⅰ)은 발광 소자(LD)의 길이(L) 방향 상에서 활성층(12)의 일면(12_1)에 접촉하는 제1 도전성 반도체층(11)의 상부 면으로부터 절연 피막(14)의 하부 면(14_1)까지의 영역일 수 있다. 제1 도전성 반도체층(11)의 제2 영역(Ⅱ)은 절연 피막(14)의 하부 면(14_1)으로부터 제1 도전성 반도체층(11)의 하부 면(11_1)까지의 영역을 의미할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 있어서, 제2 영역(Ⅱ)에서 제1 도전성 반도체층(11)의 제2 외주면(11_2b)은 절연 피막(14)의 외측면(14_3b)에 일치하고, 제1 영역(Ⅰ)에서 상기 제1 도전성 반도체층(11)의 제1 외주면(11_2a)은 절연 피막(14)의 내측면(14_3a)에 일치한다. 이에 따라, 제1 도전성 반도체층(11)의 외주면(11_2)의 둘레는 제1 영역(Ⅰ)과 제2 영역(Ⅱ)에서 달라질 수 있다.
제1 영역(Ⅰ)에서 제1 도전성 반도체층(11)의 제1 외주면(11_2a)이 절연 피막(14)의 내측면(14_3a)에 일치하므로, 상기 제1 외주면(11_2a)의 둘레는 상기 절연 피막(14)의 내측면(14_3a)에 둘러싸인 발광 적층 패턴(10)의 표면 둘레(C1) 또는 경계면(11_3)의 둘레(C1)와 동일할 수 있다. 제2 영역(Ⅱ)에서 제1 도전성 반도체층(11)의 제2 외주면(11_2b)이 상기 제1 도전성 반도체층(11)의 하부 면(11_1)과 연속하므로, 상기 제2 외주면(11_2b)의 둘레는 상기 제1 도전성 반도체층(11)의 하부 면(11_1)의 둘레(C2)와 동일할 수 있다. 즉, 제1 도전성 반도체층(11)의 제1 외주면(11_2a)의 둘레는 절연 피막(14)의 내측면(14_3a)에 둘러싸인 발광 적층 패턴(10)의 표면 둘레(C1) 또는 경계면(11_3)의 둘레(C1)에 해당하고, 상기 제1 도전성 반도체층(11)의 제2 외주면(11_2b)의 둘레는 상기 제1 도전성 반도체층(11)의 하부 면(11_1)의 둘레(C2)에 해당할 수 있다.
본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 제2 외주면(11_2b)의 둘레는 상기 제1 도전성 반도체층(11)의 제1 외주면(11_2a)의 둘레보다 크다. 이는 제2 영역(Ⅱ)에서 제1 도전성 반도체층(11)의 제2 외주면(11_2b)이 절연 피막(14)의 외측면(14_3b)에 일치하여 절연 피막(14)의 내측면(14_3a)에 일치한 제1 영역(Ⅰ)의 제1 도전성 반도체층(11)의 제1 외주면(11_2a)보다 절연 피막(14)의 측면(14_3) 두께(t)만큼 그 둘레가 확장되었기 때문이다.
또한, 본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 제2 외주면(11_2b)의 둘레가 제1 도전성 반도체층(11)의 제1 외주면(11_2a)의 둘레보다 크므로, 상기 제1 도전성 반도체층(11)의 하부 면(11_1)의 직경(또는 지름, D2)이 절연 피막(14)에 둘러싸인 발광 적층 패턴(10)의 직경(또는 지름, D1) 또는 경계면(11_3)의 직경(D1)보다 클 수 있다. 발광 소자(LD)가 원 기둥 형상을 갖는 경우, 제1 도전성 반도체층(11)의 하부 면(11_1)의 직경(D2)은 그 중심을 지나는 직선으로, 상기 하부 면(11_1)의 둘레(C2) 위의 두 점을 이은 선으로 정의될 수 있다. 또한, 발광 적층 패턴(10)의 직경(D1) 또는 경계면(11_3)의 직경(D1)은 상기 발광 적층 패턴(10)의 표면 둘레(C1) 또는 상기 경계면(11_3)의 둘레(C1) 위의 두 점을 이은 선으로 정의될 수 있다.
상술한 바와 같이, 절연 피막(14)이 제1 도전성 반도체층(11)의 외주면(11_2)을 완전히 커버하지 않고, 상기 제1 도전성 반도체층(11)의 하부 면(11_1) 및 상기 하부 면(11_1)에 연장된 제2 외주면(11_2b)을 노출시킬 경우 상기 제1 도전성 반도체층(11)의 노출 면적이 증가할 수 있다. 제1 도전성 반도체층(11)의 노출 면적이 증가하면, 전도성 물질과의 컨택 면적이 증가할 수 있다. 이로 인하여, 제1 도전성 반도체층(11)과 전도성 물질은 전기적 및/또는 물리적으로 안정되게 연결될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다.
도 2a 내지 도 2j는 도 1a 내지 도 1d의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 1a, 도 1b, 도 1c, 도 1d, 및 도 2a를 참조하면, 발광 소자(LD)을 지지하도록 구성되는 기판(1)을 준비한다.
기판(1)은 GaAs, GaP 또는 InP 기판일 수 있다. 기판(1)은 에피택셜 성장을 위한 웨이퍼일 수 있다. 기판(1)은 표면 상에 GaAs 층을 갖는 ZnO 기판을 포함할 수 있다. 또한, 표면 상에 GaAs 층을 갖는 Ge 기판 및 Si 웨이퍼 상에 버퍼층을 사이에 두고 GaAs 층을 갖는 Si 기판도 적용될 수 있다.
기판(1)은 공지의 제법으로 제작된 시판품의 단결정 기판을 사용할 수 있다. 발광 소자(LD)를 제조하기 위한 선택비를 만족하고 에피택셜 성장이 원활히 이루어질 수 있는 경우, 기판(1)의 재료는 이에 제한되지 않는다. 이하의 실시예에서, 기판(1)은 GaAs로 이루어진 GaAs 기판인 것으로 설명한다. 여기서, GaAs는 온도에 따라 파장이 변하는 물질일 수 있다.
기판(1)의 에피택셜 성장시키는 표면은 평활한 것이 바람직하다. 기판(1)은 상기 기판(1)이 적용되는 제품에 따라 크기와 직경이 달라질 수 있으며, 에피택셜 성장으로 인한 적층 구조에 의한 휨을 저감할 수 있는 형태로 제조될 수 있다. 기판(1)의 형상은, 원형에 한정되지 않고, 직사각형 등 다각형의 형상일 수 있다.
도 1a, 도 1b, 도 1c, 도 1d, 도 2a, 및 도 2b를 참조하면, 기판(1) 상에 희생층(3)을 형성한다. 희생층(3)은 기판(1) 상에 MOCVD 방법, MBE 방법, VPE 방법, LPE 방법 등으로 형성될 수 있다.
기판(1)과 희생층(3)은 서로 접촉하여 배치될 수 있다. 희생층(3)은 발광 소자(LD)를 제조하는 과정에서 발광 소자(LD)와 기판(1) 사이에 위치하여 상기 발광 소자(LD)와 상기 기판(1)을 물리적으로 이격시킬 수 있다.
희생층(3)은 다양한 형태의 구조를 가질 수 있으며, 단일 층 구조 또는 다층 구조로 이루어질 수 있다. 희생층(3)은 발광 소자(LD)의 최종 제조 공정에서 제거되는 층일 수 있다. 희생층(3)이 제거되는 경우, 상기 희생층(3)의 상부 및 하부에 위치하는 층간 분리가 이루어질 수 있다. 희생층(3)을 제거하는 방법에 대해서는 도 2j를 참조하여 후술한다.
본 발명의 일 실시예에 있어서, 희생층(3)은 GaAs, AlAs 또는 AlGaAs로 형성될 수 있다. 이하의 실시예에서, 희생층(3)은 GaAs로 이루어진 것으로 설명한다.
도 1a, 도 1b, 도 1c, 도 1d, 도 2a 내지 도 2c를 참조하면, 희생층(3) 상에 제1 도전성 반도체층(11)을 형성한다. 제1 도전성 반도체층(11)은 희생층(3)과 마찬가지로 에피택셜 성장을 통하여 형성될 수 있고, MOCVD 방법, MBE 방법, VPE 방법, LPE 방법 등으로 형성될 수 있다. 실시예에 따라, 제1 도전성 반도체층(11)과 희생층(3) 사이에는 버퍼층, 비도핑 반도체층 등 결정성 향상을 위한 추가의 반도체층이 더 형성될 수 있다.
제1 도전성 반도체층(11)은 III(Ga, Al, In)-V(P, As)족으로 구성되는 반도체 재료를 포함할 수 있으며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 예를 들어, 제1 도전성 반도체층(11)은 Si로 도핑된 GaP, GaAs, GaInP, AlGaInP 중 적어도 하나의 반도체 재료를 포함할 수 있다. 즉, 제1 도전성 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 도전성 반도체층(11)을 구성할 수 있다.
실시예에 따라, 발광 소자(LD)가 제1 도전성 반도체층(11)의 하부 면(11_1)과 접촉하는 전도성 물질층(미도시)을 포함하는 경우, 희생층(3) 상에 제1 도전성 반도체층(11)을 형성하기 전에 상기 전도성 물질층이 형성될 수 있다.
도 1a, 도 1b, 도 1c, 도 1d, 도 2a 내지 도 2d를 참조하면, 제1 도전성 반도체층(11) 상에 활성층(12)을 형성한다. 활성층(12)은 전자와 정공이 재결합되는 영역으로, 상기 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 광을 방출할 수 있다.
활성층(12)은 제1 도전성 반도체층(11) 상에 형성될 수 있으며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다.
활성층(12)은 GaInP, AlGaInP, GaAs, AlGaAs, InGaAs, InGaAsP, InP, InAs 중 적어도 하나의 물질을 포함할 수 있다. 활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있다. 활성층(12)은 이중 헤테로 구조(double heterostructure)를 사용할 수 있다. 실시예에 따라, 활성층(12)의 상부 면(12_2) 및/또는 하부 면(12_1)에는 도전성 도펀트가 도핑된 클래드층(미도시)이 더 형성될 수 있다.
도 1a, 도 1b, 도 1c, 도 1d, 도 2a 내지 도 2e를 참조하면, 활성층(12) 상에 제2 도전성 반도체층(13)을 형성한다. 제2 도전성 반도체층(13)은 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 제2 도전성 반도체층(13)은 III(Ga, Al, In)-V(P, As)족으로 구성되는 반도체 재료를 포함할 수 있으며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 예를 들어, 제2 도전성 반도체층(13)은 Mg로 도핑된 GaP, GaAs, GaInP, AlGaInP 중 적어도 하나의 반도체 재료를 포함할 수 있다. 즉, 제2 도전성 반도체층(13)은 p형 반도체층을 포함할 수 있다. 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전성 반도체층(13)을 구성할 수 있다.
도 1a, 도 1b, 도 1c, 도 1d, 도 2a 내지 도 2f를 참조하면, 제2 도전성 반도체층(13) 상에 전극층(15)을 형성한다. 전극층(15)은 금속 또는 금속 산화물을 포함할 수 있다. 예를 들어, 전극층(15)은 Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 본 발명의 일 실시예에서, 전극층(15)은 활성층(12)에서 생성되어 발광 소자(LD)의 외부로 방출되는 광의 손실을 최소화하며 제2 도전성 반도체층(13)으로 전류 퍼짐(spreading) 효과를 향상시키기 위해 인듐 주석 산화물(ITO)과 같이 투명한 금속 산화물로 이루어질 수 있다.
상술한 바와 같이, 기판(1) 상에 순차적으로 적층된 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)은 발광 적층체(LD')를 구성한다.
도 1a, 도 1b, 도 1c, 도 1d, 도 2a 내지 도 2g를 참조하면, 발광 적층체(LD') 상부에 마스크(미도시)를 배치한 후, 1차 식각 공정을 진행하여 나노 스케일 또는 마이크로 스케일 간격으로 상기 발광 적층체(LD')를 패터닝하여 복수 개의 발광 적층 패턴들(10)을 형성한다.
본 발명의 일 실시예에 있어서, 마스크는 복수의 개구부들(미도시)을 포함할 수 있으며, 상기 개구부들에 대응된 발광 적층체(LD')의 일 영역이 식각되어 제1 도전성 반도체층(11)의 일 영역(A)을 외부로 노출하는 홈부(HM)가 형성될 수 있다. 마스크의 개구부에 대응되는 발광 적층체(LD')의 일 영역은 식각되고, 상기 마스크의 개구부에 대응되지 않는 발광 적층체(LD')의 일 영역은 식각되지 않는다. 실시예에 따라, 그 반대의 경우도 가능할 수 있다. 즉, 마스크의 개구부에 대응되는 발광 적층체(LD')의 일 영역이 식각되지 않고, 상기 마스크의 개구부에 대응되지 않는 발광 적층체(LD')의 일 영역이 식각될 수도 있다.
홈부(HM)는 각 발광 적층 패턴(10)의 전극층(15)의 상부 면(15_1)으로부터 수직 방향을 따라 제1 도전성 반도체층(11)의 일 영역(A)까지 움푹 파인 형상을 가질 수 있다.
1차 식각은 RIE(reactive ion etching: 반응성 이온 에칭), RIBE(reactive ion beam etching: 반응성 이온 빔 에칭) 또는 ICP-RIE(inductively coupled plasma reactive ion etching: 유도 결합 플라즈마 반응성 이온 에칭)과 같은 건식 식각법이 이용될 수 있다. 이러한 건식 식각법은 습식 식각법과 달리, 일방성 식각이 가능하여 발광 적층 패턴들(10)을 형성하기에 적합하다. 즉, 습식 식각법은 등방성(isotropic) 식각이 이루어져, 모든 방향으로 식각이 이루어지나, 이와 달리 건식 식각법은 홈부(HM)를 형성하기 위한 깊이 방향이 주로 식각되는 식각이 가능하여, 홈부(HM)의 크기 및 간격 등을 원하는 패턴으로 형성할 수 있다.
본 발명의 일 실시예에 있어서, 발광 적층 패턴들(10) 각각은 나노 스케일 혹은 마이크로 스케일의 크기를 가질 수 있다.
1차 식각 공정을 수행한 이후, 발광 적층 패턴(10) 상에 남은 잔여물들(미도시)은 통상의 습식 식각 또는 건식 식각 방법을 통해 제거될 수 있으나, 이에 제한되지 않으며 통상의 제거 방법을 통해 제거될 수 있다. 여기서, 잔여물들은 마스크 공정 시 필요한 식각 마스크, 절연 물질 등을 포함할 수 있다.
도 1a, 도 1b, 도 1c, 도 1d, 도 2a 내지 도 2h를 참조하면, 발광 적층 패턴들(10)과 제1 도전성 반도체층(11)의 일 영역(A) 상에 절연 물질층(14')을 형성한다. 절연 물질층(14')은 상부 절연 물질층(14b), 측면 절연 물질층(14a), 및 하부 절연 물질층(14c)을 포함할 수 있다. 상부 절연 물질층(14b)은 발광 적층 패턴들(10) 각각의 상면을 완전히 덮을 수 있다. 즉, 상부 절연 물질층(14b)은 전극층(15)의 상부 면(15_1)을 완전히 덮을 수 있다. 측면 절연 물질층(14a)은 발광 적층 패턴들(10) 각각의 측면을 완전히 덮을 수 있다. 하부 절연 물질층(14c)은 홈부(HM)에 의해 외부로 노출된 제1 도전성 반도체층(11)의 일 영역(A)을 완전히 덮을 수 있다.
상부 절연 물질층(14b), 측면 절연 물질층(14a), 및 하부 절연 물질층(14c)은 기판(1) 상에서 서로 연결되며 연속할 수 있다.
절연 물질층(14')을 형성하는 방법은 기판(1) 상에 부착된 발광 적층 패턴들(10) 상에 절연 물질을 도포하는 방법을 이용할 수 있으나, 이에 제한되지 않는다. 절연 물질층(14')으로 사용될 수 있는 물질은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택되는 어느 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다. 일 예로, Al2O3막은 ALD(atomic layer deposition: 원자 층 증착) 방식을 통하여 형성할 수 있으며 TMA(trimethyl aluminum)와 H2O 소스를 펄스 형태로 공급하여 화학적 흡착과 탈착을 이용하여 박막을 형성할 수 있다. 절연 물질층(14')의 두께는 30nm 내지 150nm일 수 있으나, 이에 한정되는 것은 아니다.
도 1a, 도 1b, 도 1c, 도 1d, 도 2a 내지 도 2i를 참조하면, 2차 식각 공정을 진행하여 기판(1) 상에 형성된 절연 물질층(14')의 일부를 제거하여 절연 피막(14)을 형성한다.
2차 식각 공정으로, 상부 절연 물질층(14b)과 하부 절연 물질층(14c)이 제거되어, 각 발광 적층 패턴(10)의 측면을 덮는 측면 절연 물질층(14a)만을 포함한 절연 피막(14)이 최종적으로 형성될 수 있다. 2차 식각 공정으로, 상부 절연 물질층(14b)이 제거되어 전극층(15)의 상부 면(15_1)이 외부로 노출될 수 있다. 이때, 절연 피막(14)의 상부 면(14_2)은 전극층(15)의 상부 면(15_1)과 동일한 면 상에 제공될 수 있다.
또한, 2차 식각 공정을 통해 희생층(3)의 일부가 제거되어 상기 희생층(3)의 표면에 적어도 하나의 요철 패턴(3')이 형성되고 제1 도전성 반도체층(11)의 외주면(11_2)의 일부가 외부로 노출될 수 있다.
외부로 노출된 제1 도전성 반도체층(11)의 외주면(11_2) 일부는 절연 피막(14)의 외측면(14_3b)에 일치하며 상기 절연 피막(14)의 외측면(14_3b)으로부터 연장될 수 있다. 절연 피막(14)에 커버되는 제1 도전성 반도체층(11)의 외주면(11_2) 나머지 부분은 절연 피막(14)의 내측면(14_3a)에 일치하며 상기 절연 피막(14)의 내측면(14_3a)과 접촉할 수 있다. 이에 따라, 절연 피막(14)에 커버되지 않는 제1 도전성 반도체층(11)의 외주면(11_2) 일부와 상기 절연 피막(14)에 커버되는 제1 도전성 반도체층(11)의 외주면(11_2) 나머지 부분은 서로 상이한 둘레를 가질 수 있다. 일 예로, 외부로 노출된 제1 도전성 반도체층(11)의 외주면(11_2) 일부의 둘레가 절연 피막(14)에 커버되는 제1 도전성 반도체층(11)의 외주면(11_2) 나머지의 둘레보다 클 수 있다. 제1 도전성 반도체층(11)의 외주면(11_2) 일부의 둘레는 상기 제1 도전성 반도체층(11)의 하부 면(11_1)의 둘레(C2)에 해당하고, 상기 제1 도전성 반도체층(11)의 외주면(11_2) 나머지의 둘레는 절연 피막(14)에 커버되는 발광 적층 패턴(10)의 표면 둘레(C1)에 해당할 수 있다.
요철 패턴(3')은 요철 하면(3_2), 요철 상면(3_1), 및 요철 측면(3_3)을 포함할 수 있다. 요철 상면(3_1)은 제1 도전성 반도체층(11)의 하부 면(11_1)에 접촉하는 면일 수 있다. 요철 하면(3_2)은 2차 식각 공정으로 인해 희생층(3)의 일부가 제거되어 외부로 노출된 면으로, 발광 소자(LD)의 길이(L) 방향 상에서 요철 상면(3_1)보다 기판(1)에 인접할 수 있다. 요철 측면(3_3)은 요철 상면(3_1) 및 요철 하면(3_2)과 수직하는 연결 면일 수 있다. 또한, 요철 측면(3_3)은 제1 도전성 반도체층(11)의 외주면(11_2)의 일부에 연장될 수 있다.
2차 식각 공정으로 인해, 절연 물질층(14')과 희생층(3) 각각의 일부가 제거되어 제1 도전성 반도체층(11)의 외주면(11_2) 일부가 외부로 노출됨에 따라, 제1 도전성 반도체층(11)의 하부 면(11_1)이 절연 피막(14)의 하부 면(14_1)보다 기판(1)에 더 인접하게 위치할 수 있다. 또한, 절연 피막(14)의 하부 면(14_1)이 제1 도전성 반도체층(11)의 하부 면(11_1)보다 활성층(12)에 더 인접하게 위치할 수 있다. 절연 피막(14)의 하부 면(14_1)과 제1 도전성 반도체층(11)의 하부 면(11_1) 사이의 거리 차(d)는 약 100nm 이내일 수 있으나, 이에 한정되는 것은 아니다.
2차 식각 공정을 수행하여 기판(1) 상에 절연 피막(14)에 둘러싸인 발광 소자들(LD)이 형성될 수 있다.
도 1a, 도 1b, 도 1c, 도 1d, 도 2a 내지 도 2j를 참조하면, 화학적 분리(Chemical lift-off; CLO) 방식을 이용하여 발광 소자들(LD)을 기판(1)으로부터 분리한다. 화학적 분리는 요철 패턴(3')을 포함한 희생층(3)을 제거하여 이루어질 수 있다.
상술한 제조 공정을 통해, 최종적으로 제조된 발광 소자들(LD) 각각은 제1 도전성 반도체층(11)의 하부 면(11_1)과 그의 외주면(11_2) 일부가 외부로 노출된 형태를 포함할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 발광 소자를 위에서 바라본 사시도이고, 도 3b는 도 3a의 발광 소자를 아래에서 바라본 사시도이고, 도 3c는 도 3a의 발광 소자를 위에서 바라본 개략적인 평면도이고, 도 4a는 도 3a의 발광 소자와 다른 형태를 갖는 발광 소자를 위에서 바라본 사시도이고, 도 4b는 도 4a의 발광 소자를 아래에서 바라본 사시도이며, 도 4c는 도 4a의 발광 소자를 위에서 바라본 개략적인 평면도이다.
도 3a, 도 3b, 도 3c, 도 4a, 도 4b, 및 도 4c에 도시된 발광 소자는, 다른 형상을 갖는 점을 제외하고는 도 1a 내지 도 1d의 발광 소자와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 3a, 도 3b, 도 3c, 도 4a, 도 4b, 및 도 4c의 발광 소자와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 3a, 도 3b, 도 3c, 도 4a, 도 4b, 및 도 4c를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)이 적층된 발광 적층 패턴(10)을 포함할 수 있다. 또한, 발광 소자(LD)는 발광 적층 패턴(10)의 표면에 제공된 절연 피막(14)을 더 포함할 수 있다.
절연 피막(14)은 발광 소자(LD)의 일측 단부에 위치한 제1 도전성 반도체층(11)의 하부 면(11_1)과 상기 제1 도전성 반도체층(11)의 제2 외주면(11_2b)을 커버하지 않는다. 제1 도전성 반도체층(11)은 그의 외주면(11_2)이 절연 피막(14)에 커버되는 제1 영역(Ⅰ)과 그의 외주면(11_2)이 상기 절연 피막(14)에 커버되지 않는 제2 영역(Ⅱ)으로 구분될 수 있다.
제1 영역(Ⅰ)과 제2 영역(Ⅱ) 사이에는 경계면(11_3)이 제공될 수 있다. 경계면(11_3)은 절연 피막(14)에 커버되지 않는 제1 도전성 반도체층(11)의 제2 외주면(11_2a)과 상기 절연 피막(14)에 커버되는 제1 도전성 반도체층(11)의 제1 외주면(11_2a) 사이의 경계에서 절연 피막(14)의 내측면(14_3a)의 둘레(C1)를 포함하는 가상의 면일 수 있다.
본 발명의 일 실시예에 있어서, 발광 적층 패턴(10)은 다양한 형상을 가질 수 있다. 일 예로, 발광 적층 패턴(10)은 도 3a 내지 도 3c에 도시된 바와 같이, 타원 기둥 형상을 가질 수 있다. 이러한 경우, 제1 도전성 반도체층(11)의 하부 면(11_1), 전극층(15)의 상부 면(15_1), 및 경계면(11_3) 각각은 타원형으로 이루어질 수 있다. 또한, 발광 소자(LD)도 발광 적층 패턴(10)에 대응되는 타원 기둥 형상을 가질 수 있다.
경계면(11_3) 및 전극층(15)의 상부 면(15_1) 각각의 둘레(C1)는 절연 피막(14)의 내측면(14_3a)에 둘러싸인 발광 적층 패턴(10)의 표면 둘레(C1)와 동일할 수 있다. 여기서, 경계면(11_3)의 둘레(C1)가 절연 피막(14)에 커버되는 제1 도전성 반도체층(11)의 제1 외주면(11_2a)의 둘레일 수 있다.
경계면(11_3)의 둘레(C1)는 그 직경(또는 지름)에 의해 결정될 수 있다. 경계면(11_3)이 타원형으로 이루어진 경우, 상기 경계면(11_3)의 둘레(C1)는 장축 방향으로의 제1 직경(D1, 타원 둘레 위에서 최장 거리를 갖는 두 점을 이은 선)과 단축 방향으로의 제2 직경(D2, 타원 둘레 위에서 최단 거리를 갖는 두 점을 이은 선)에 의해 결정될 수 있다. 결국, 절연 피막(14)에 커버되는 제1 도전성 반도체층(11)의 제1 외주면(11_2a)의 둘레는 경계면(11_3)의 제1 및 제2 직경(D1, D2)에 의해 결정될 수 있다.
절연 피막(14)에 커버되지 않는 제1 도전성 반도체층(11)의 제2 외주면(11_2b) 일부의 둘레는 상기 제1 도전성 반도체층(11)의 하부 면(11_1)의 둘레(C2)와 동일할 수 있다. 본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 하부 면(11_1)은 장축 방향으로의 제3 직경(D3, 타원 둘레 위에서 최장 거리를 갖는 두 점을 이은 선)과 단축 방향으로의 제4 직경(D4, 타원 둘레 위에서 최단 거리를 갖는 두 점을 이은 선)을 갖는다. 이러한 경우, 제1 도전성 반도체층(11)의 하부 면(11_1)의 둘레(C2)는 제3 직경(D3)과 제4 직경(D4)에 의해 결정될 수 있다.
본원 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 제2 외주면(11_2b)의 둘레는 상기 제1 도전성 반도체층(11)의 하부 면(11_1)의 둘레(C2)에 해당하고, 상기 제1 도전성 반도체층(11)의 제1 외주면(11_2a)의 둘레는 경계면(11_3)의 둘레(C1)에 해당할 수 있다.
특히, 제1 도전성 반도체층(11)의 제2 외주면(11_2b)은 제1 외주면(11_2a)보다 절연 피막(14)의 측면(14_3)의 두께(도 1d의 t 참고)만큼 그 둘레가 확장될 수 있다. 즉, 절연 피막(14)에 커버되지 않는 제1 도전성 반도체층(11)의 제2 외주면(11_2b)의 둘레는 절연 피막(14)에 커버되는 제1 도전성 반도체층(11)의 제1 외주면(11_2a)의 둘레보다 클 수 있다. 결국, 제1 도전성 반도체층(11)의 하부 면(11_1)의 제3 직경(D3)은 경계면(11_3)의 제1 직경(D1)보다 크고, 제1 도전성 반도체층(11)의 하부 면(11_1)의 제4 직경(D4)은 상기 경계면(11_3)의 제2 직경(D2)보다 클 수 있다.
한편, 실시예에 따라, 발광 적층 패턴(10)은 도 4a 내지 도 4c에 도시된 바와 같이, 다각 기둥 형상, 예를 들어, 육각 기둥 형상을 가질 수 있다. 즉, 발광 적층 패턴(10)은 제1 도전성 반도체층(11)의 하부 면(11_1), 전극층(15)의 상부 면(15_1), 및 경계면(11_3) 각각이 육각형인 육각 기둥 형상을 가질 수 있다. 또한, 발광 소자(LD)도 발광 적층 패턴(10)에 대응되는 육각 기둥 형상을 가질 수 있다. 본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 하부 면(11_1), 전극층(15)의 상부 면(15_1), 및 경계면(11_3) 각각은 정육각형일 수 있다.
경계면(11_3)의 둘레(C1)는, 그 직경(또는 지름)에 의해 결정될 수 있다. 경계면(11_3)이 정육각형으로 이루어진 경우, 상기 경계면(11_3)의 둘레(C1)는 상기 경계면(11_3)의 외접원의 반지름(r)에 의해 결정될 수 있다. 여기서, 경계면(11_3)의 외접원의 반지름(r)은 정육각형으로 이루어진 상기 경계면(11_3)의 한 변의 길이(r)와 동일할 수 있다. 경계면(11_3)의 둘레(C1)는 상기 경계면(11_3)의 외접원의 반지름(r)에 6을 곱한 값일 수 있다. 결국, 절연 피막(14)에 커버되는 제1 도전성 반도체층(11)의 제1 외주면(11_2a)의 둘레는 경계면(11_3)의 외접원 반지름(r)에 의해 결정될 수 있다.
절연 피막(14)에 커버되지 않는 제1 도전성 반도체층(11)의 제2 외주면(11_2b)의 둘레는 상기 제1 도전성 반도체층(11)의 하부 면(11_1)의 둘레(C2)와 동일할 수 있다. 본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 하부 면(11_1)의 둘레(C2)는, 그 직경(또는 지름)에 의해 결정될 수 있다. 제1 도전성 반도체층(11)의 하부 면(11_1)이 정육각형으로 이루어진 경우, 상기 하부 면(11_1)의 둘레(C2)는 상기 하부 면(11_1)의 외접원의 반지름(R)에 의해 결정될 수 있다. 여기서, 제1 도전성 반도체층(11)의 하부 면(11_1)의 외접원의 반지름(R)은 정육각형으로 이루어진 상기 하부 면(11_1)의 한 변의 길이(R)와 동일할 수 있다. 제1 도전성 반도체층(11)의 하부 면(11_1)의 둘레(C2)는 상기 하부 면(11_1)의 외접원의 반지름(R)에 6을 곱한 값일 수 있다. 결국, 절연 피막(14)에 커버되지 않는 제1 도전성 반도체층(11)의 제2 외주면(11_2b) 일부의 둘레는 상기 제1 도전성 반도체층(11)의 하부 면(11_1)의 외접원의 반지름(R)에 의해 결정될 수 있다.
본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 하부 면(11_1)의 한 변(또는 외접원의 반지름(R))의 길이가 경계면(11_3)의 한 변(또는 외접원의 반지름(r))의 길이보다 클 수 있다. 이로 인하여, 상기 제1 도전성 반도체층(11)의 하부 면(11_1)의 둘레(C2)가 상기 경계면(11_3)의 둘레(C1)보다 클 수 있다. 결국, 절연 피막(14)에 커버되지 않는 제1 도전성 반도체층(11)의 제2 외주면(11_2b)의 둘레는 절연 피막(14)에 커버되는 제1 도전성 반도체층(11)의 제1 외주면(11_2a)의 둘레보다 클 수 있다.
도 5a는 본 발명의 일 실시예에 따른 발광 소자를 나타낸 사시도이며, 도 5b는 도 5a의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 5a 및 도 5b에 도시된 발광 소자는, 전극층 상부에 추가 전극층이 배치되는 점을 제외하고는 도 1a 내지 도 1d의 발광 소자와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 5a 및 도 5b의 발광 소자와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 5b에 있어서, 절연 피막에 커버되지 않는 제1 도전성 반도체층의 외주면(11_2) 일부는 도 5a에서 제1 도전성 반도체층의 제2 외주면(11_2b)이고, 절연 피막에 커버되는 제1 도전성 반도체층의 외주면(11_2) 나머지 부분은 도 5a에서 제1 도전성 반도체층의 제1 외주면(11_2a)이다.
도 5a 및 도 5b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는, 길이(L) 방향을 따라 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 전극층(15)이 순차적으로 적층된 발광 적층 패턴(10)을 포함할 수 있다. 또한, 발광 소자(LD)는 발광 적층 패턴(10)의 표면에 제공된 절연 피막(14)을 더 포함할 수 있다. 발광 적층 패턴(10)이 원 기둥 형상을 갖는 경우, 발광 소자(LD)도 상기 발광 적층 패턴(10)에 대응되는 원 기둥 형상을 가질 수 있다.
전극층(15)은 제2 도전성 반도체층(13) 상에 배치된 제1 전극층(15a) 및 상기 제1 전극층(15a) 상에 배치된 제2 전극층(15b)을 포함할 수 있다. 이러한 경우, 발광 소자(LD)의 일측 단부(일 예로, 원 기둥의 하부)에는 제1 도전성 반도체층(11)이 배치되고, 상기 발광 소자(LD)의 타측 단부(일 예로, 원 기둥의 상부)에는 제2 전극층(15b)이 배치될 수 있다. 즉, 발광 소자(LD)는 상기 발광 소자(LD)의 양 단부에 위치하며 외부로 노출된 제1 도전성 반도체층(11)의 하부 면(11_1)과 제2 전극층(15b)의 상부 면(15b_1)을 포함할 수 있다. 제1 도전성 반도체층(11)의 하부 면(11_1)과 제2 전극층(15b)의 상부 면(15b_1)은 외부의 전도성 물질과 접촉하여 전기적으로 연결되는 면일 수 있다.
제1 전극층(15a)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다.
발광 소자(LD)의 활성층(12)이 400nm 내지 580nm 파장대의 청색 계열 및/또는 녹색 계열의 광을 방출하는 경우, 제1 전극층(15a)은 인듐 주석 산화물(ITO)와 같은 투명한 금속 산화물로 이루어질 수 있다. 또한, 발광 소자(LD)의 활성층(12)이 580nm 내지 900nm 파장대의 적색 계열 또는 적외선 계열의 광을 방출하는 경우, 제1 전극층(15a)은 Cr, Ti, Al, Ni 등과 같이 불투명한 금속으로 이루어질 수 있다. 실시예에 따라, 제1 전극층(15a)은 발광 소자(LD)에서 최종적으로 방출되는 광의 색의 따라 선택적으로 인듐 주석 산화물(ITO)과 같은 투명한 금속 산화물 혹은 불투명한 금속으로 이루어질 수 있다.
제2 전극층(15b)은 제1 전극층(15a)을 커버하여 외부로부터 상기 제1 전극층(15a)을 보호함으로써 상기 제1 전극층(15a)의 손상을 방지할 수 있다. 제2 전극층(15b)은 Cr, Al, Ti, Ni 등을 포함하는 금속으로 이루어질 수 있으며 10nm 내지 100nm의 두께를 가질 수 있다.
절연 피막(14)은 하부 면(14_1), 상부 면(14_2), 및 측면(14_3)을 포함하며, 절연 피막(14)의 측면(14_3)은 내측면(14_3a) 및 외측면(14_3b)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 절연 피막(14)은 발광 소자(LD)의 일측 단부(일 예로, 원 기둥의 하부)에 위치한 제1 도전성 반도체층(11)의 하부 면(11_1)과 상기 제1 도전성 반도체층(11)의 제2 외주면(11_2b)을 커버하지 않는다. 절연 피막(14)에 커버되지 않는 제1 도전성 반도체층(11)의 하부 면(11_1)과 제2 외주면(11_2b)은 외부로 노출될 수 있다. 제1 도전성 반도체층(11)의 제2 외주면(11_2b)을 제외한 제1 외주면(11_2a)은 절연 피막(14)에 커버될 수 있다.
절연 피막(14)에 커버되지 않는 제1 도전성 반도체층(11)의 제2 외주면(11_2b)은 절연 피막(14)의 외측면(14_3b)에 일치하고 상기 외측면(14_3b)에 연장될 수 있다. 또한, 절연 피막(14)에 커버되는 제1 도전성 반도체층(11)의 제1 외주면(11_2a)은 절연 피막(14)의 내측면(14_3a)에 일치하고 상기 내측면(14_3a)에 접촉할 수 있다. 이에 따라, 제1 도전성 반도체층(11)의 제2 외주면(11_2b)의 둘레가 제1 도전성 반도체층(11)의 제1 외주면(11_2a)의 둘레보다 커지게 되고, 제1 도전성 반도체층(11)은 절연 피막(14)의 커버 유무에 따라 상이한 둘레를 갖는 형태로 구현될 수 있다.
본 발명의 일 실시예에 있어서, 절연 피막(14)의 하부 면(14_1)과 제1 도전성 반도체층(11)의 하부 면(11_1)은 일정 간격(d)을 사이에 두고 수평 방향으로 평행할 수 있다. 절연 피막(14)의 상부 면(14_2)과 제2 전극층(15b)의 상부 면(15b_1)은 동일 평면 상에 위치할 수 있다.
도 6a 내지 도 6k는 도 5a 및 도 5b의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 6a 내지 도 6e에 도시된 발광 소자의 제조 방법은 도 2a 내지 도 2e에 도시된 발광 소자의 제조 방법과 실질적으로 동일할 수 있다. 이에, 도 6a 내지 도 6e의 발광 소자의 제조 방법과 관련하여 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 5a, 도 5b, 도 6a 내지 도 6e를 참조하면, 기판(1) 상에 희생층(3)을 형성하고, 상기 희생층(3) 상에 제1 도전성 반도체층(11)을 형성하고, 상기 제1 도전성 반도체층(11) 상에 활성층(12)을 형성하며, 상기 활성층(12) 상에 제2 도전성 반도체층(13)을 형성한다.
기판(1)은 GaAs로 이루어진 GaAs 기판일 수 있으며, 희생층(3)은 GaAs, AlAs 또는 AlGaAs로 형성될 수 있다.
제1 도전성 반도체층(11)은 적어도 하나의 n형 반도체층을 포함하고, 활성층(12)은 GaInP, AlGaInP, GaAs, AlGaAs, InGaAs, InGaAsP, InP, InAs 중 적어도 하나의 물질을 포함하며, 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다.
도 5a, 도 5b, 도 6a 내지 도 6f를 참조하면, 제2 도전성 반도체층(13) 상에 제1 전극층(15a)을 형성한다. 제1 전극층(15a)은 제2 도전성 반도체층(13)에 전기적으로 연결되는 오믹(Ohmic) 컨택 전극일 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극층(15a)은 활성층(12)에서 생성되어 발광 소자(LD)의 외부로 방출되는 광의 손실을 최소화하며 제2 도전성 반도체층(13)으로 전류 퍼짐(spreading) 효과를 향상시키기 위해 인듐 주석 산화물(ITO)과 같이 투명한 금속 산화물로 이루어질 수 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극층(15a)은 불투명한 금속으로 이루어질 수도 있다.
도 5a, 도 5b, 도 6a 내지 도 6g를 참조하면, 제1 전극층(15a) 상에 제2 전극층(15b)을 형성한다. 제2 전극층(15b)은 제1 전극층(15a)을 커버하여 후술할 1차 및 2차 식각 공정 진행 시 제1 전극층(15a)을 보호한다. 이를 위해, 제2 전극층(15b)은 에칭 저항성이 우수한 물질로 사용될 수 있다.
에칭 저항성이 우수한 물질로는, 예를 들어, 리튬(Li), 베릴륨(Be), 붕소(B), 나트륨(Na), 마그네슘(Mg), 알루미늄(Al), 규소(Si), 인듐(In), 황(S), 칼륨(K), 칼슘(Ca), 스칸듐(Sc), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 구리(Cu), 아연(Zn), 갈륨(Ga), 저마늄(Ge), 비소(As), 셀레늄(Se), 루비듐(Rb), 스트론튬(Sr), 이트륨(Y), 지르코늄(Zr), 나이오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 로듐(Rh), 인듐(In), 주석(Sn), 텔루륨(Te), 안티몬(Sb), 바륨(Ba), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 가돌리늄(Gd), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 이리듐(Ir), 납(Pb), 비스무스(Bi), 폴로늄(Po) 및 우라늄(U)으로 이루어지는 군에서 선택되는 적어도 어느 하나를 포함할 수 있다.
상술한 바와 같이, 기판(1) 상에 순차적으로 적층된 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 제1 전극층(15a), 및 제2 전극층(15b)은 발광 적층체(LD')를 구성한다.
도 5a, 도 5b, 도 6a 내지 도 6h를 참조하면, 발광 적층체(LD') 상부에 복수의 개구부들을 포함한 마스크(미도시)를 배치한 후, 1차 식각 공정을 진행하여 나노 스케일 또는 마이크로 스케일 간격으로 상기 발광 적층체(LD')를 패터닝하여 복수 개의 발광 적층 패턴들(10)을 형성한다.
1차 식각 공정 시에, 마스크의 개구부들에 대응된 발광 적층체(LD')의 일 영역이 식각되어 제1 도전성 반도체층(11)의 일 영역(A)을 외부로 노출하는 홈부(HM)가 형성될 수 있다. 홈부(HM)는 각 발광 적층 패턴(10)의 상부 면으로부터 수직 방향을 따라 제1 도전성 반도체층(11)의 일 영역(A)까지 움푹 파인 형상을 가질 수 있다. 여기서, 각 발광 적층 패턴(10)의 상부 면은 제2 전극층(15b)의 상부 면(15b_1)일 수 있다.
본 발명의 일 실시예에 있어서, 발광 적층 패턴들(10) 각각은 나노 스케일 혹은 마이크로 스케일의 크기를 가질 수 있다.
도 5a, 도 5b, 도 6a 내지 도 6i를 참조하면, 발광 적층 패턴들(10)과 제1 도전성 반도체층(11)의 일 영역(A) 상에 절연 물질층(14')을 형성한다. 절연 물질층(14')은 발광 적층 패턴들(10) 각각의 상면을 완전히 덮는 상부 절연 물질층(14b), 발광 적층 패턴들(10) 각각의 측면을 완전히 덮는 측면 절연 물질층(14a), 및 제1 도전성 반도체층(11)의 일 영역(A)을 완전히 덮는 하부 절연 물질층(14c)을 포함할 수 있다.
도 5a, 도 5b, 도 6a 내지 도 6j를 참조하면, 2차 식각 공정을 진행하여 절연 피막(14)을 형성한다. 2차 식각 공정으로, 각 발광 적층 패턴(10)의 측면을 덮는 측면 절연 물질층(14a)만을 포함한 절연 피막(14)이 최종적으로 형성될 수 있다. 2차 식각 공정으로, 상부 절연 물질층(14b)이 제거되어 제2 전극층(15b)의 상부 면(15b_1)이 외부로 노출될 수 있다. 이때, 절연 피막(14)의 상부 면(14_2)은 제2 전극층(15b)의 상부 면(15b_1)과 동일한 면 상에 제공될 수 있다.
또한, 2차 식각 공정을 통해 희생층(3)의 일부가 제거되어 상기 희생층(3)의 표면에 적어도 하나 이상의 요철 패턴(3')이 형성되고 제1 도전성 반도체층(11)의 외주면(11_2) 일부가 외부로 노출될 수 있다.
일반적으로, 2차 식각 공정은, BCl3, SiCl4, Cl2, HBr, SF6, CF4, C4F8, CH4, CHF3, NF3, CFCs(chlorofluorocarbons), H2 및 O2로 이루어지는 군에서 선택된 적어도 어느 하나 이상의 식각 가스를 사용한 건식 식각법으로 수행될 수 있으며, 상기 식각 가스에 N2, Ar 및 He 중에서 선택되는 적어도 하나의 불활성 가스를 더 포함시켜 사용하는 것이 바람직하다.
에칭 저항성이 우수한 물질을 포함한 제2 전극층(15b)이 각 발광 적층 패턴(10)의 최상층에 배치되므로, 제2 전극층(15b)의 하부에 위치한 제1 전극층(15a)은 2차 식각 공정 시 사용되는 식각 가스에 영향을 받지 않을 수 있다. 즉, 제2 전극층(15b)이 제1 전극층(15a) 상부에 배치되어 상기 제1 전극층(15a)을 보호함에 따라, 식각 가스에 의한 제1 전극층(15a)의 손상이 방지될 수 있다. 실시예에 따라, 2차 식각 공정 시에 제2 전극층(15b)의 상부 면(15b_1)의 일부가 제거될 수도 있다.
외부로 노출된 제1 도전성 반도체층(11)의 외주면(11_2) 일부는 절연 피막(14)의 외측면(14_3b)에 일치하고, 절연 피막(14)에 커버되는 제1 도전성 반도체층(11)의 외주면(11_2) 나머지 부분은 절연 피막(14)의 내측면(14_3a)에 일치할 수 있다.
2차 식각 공정으로 인해, 절연 물질층(14')과 희생층(3) 각각의 일부가 제거되어 제1 도전성 반도체층(11)의 외주면(11_2) 일부가 외부로 노출됨에 따라, 제1 도전성 반도체층(11)의 하부 면(11_1)이 절연 피막(14)의 하부 면(14_1)보다 기판(1)에 더 인접하게 위치할 수 있다. 절연 피막(14)의 하부 면(14_1)과 제1 도전성 반도체층(11)의 하부 면(11_1) 사이의 거리 차(d)는 약 100nm 이내일 수 있으나, 이에 한정되는 것은 아니다.
2차 식각 공정을 수행하여 기판(1) 상에 절연 피막(14)에 둘러싸인 발광 소자들(LD)이 형성될 수 있다.
도 5a, 도 5b, 도 6a 내지 도 6k를 참조하면, 화학적 분리(Chemical lift-off; CLO) 방식을 이용하여 발광 소자들(LD)을 기판(1)으로부터 분리한다. 화학적 분리는 요철 패턴(3')을 포함한 희생층(3)을 제거하여 이루어질 수 있다.
일반적으로, 화학적 분리는 습식 식각법을 통해 이루어질 수 있다. 이때, 에칭 저항성이 우수한 물질을 포함한 제2 전극층(15b)이 각 발광 적층 패턴(10)의 최상층에 배치되므로, 제2 전극층(15b)의 하부에 위치한 제1 전극층(15a)은 화학적 분리 시 사용되는 식각액에 영향을 받지 않을 수 있다. 즉, 제2 전극층(15b)이 제1 전극층(15a) 상부에 배치되어 상기 제1 전극층(15a)을 보호함에 따라 식각액에 의한 제1 전극층(15a)의 손상이 줄어들 수 있다. 실시예에 따라, 제2 전극층(15b)은 각 발광 소자(LD)에서 제거될 수 있다. 이러한 경우, 제2 전극층(15b)은 화학적 분리 공정 이후에 제거되거나 또는 화학적 분리 공정 이전에 제거될 수 있다.
도 7a는 본 발명의 일 실시예에 따른 발광 소자를 나타낸 사시도이며, 도 7b는 도 7a의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 7a 및 도 7b에 도시된 발광 소자는, 제2 도전성 반도체층 상의 전극층의 상부 면과 절연 피막의 상부 면이 동일 면 상에 배치되지 않는 점을 제외하고는 도 5a 및 도 5b의 발광 소자와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 7a 및 도 7b의 발광 소자와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 7b에 있어서, 절연 피막에 커버되지 않는 제1 도전성 반도체층의 외주면(11_2) 일부는 도 7a에서 제1 도전성 반도체층의 제2 외주면(11_2b)이고, 절연 피막에 커버되는 제1 도전성 반도체층의 외주면(11_2) 나머지 부분은 도 7a에서 제1 도전성 반도체층의 제1 외주면(11_2a)이다.
도 7a 및 도 7b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는, 길이(L) 방향을 따라 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 제1 전극층(15a)이 순차적으로 적층된 발광 적층 패턴(10)을 포함할 수 있다. 또한, 발광 소자(LD)는 발광 적층 패턴(10)의 표면에 제공된 절연 피막(14)을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)의 일측 단부(일 예로, 원기둥의 하부)에는 제1 도전성 반도체층(11)이 배치되고, 상기 발광 소자(LD)의 타측 단부(일 예로, 원기둥의 상부)에는 제1 전극층(15a)이 배치될 수 있다. 즉, 발광 소자(LD)는 상기 발광 소자(LD)의 양 단부에 위치하며 외부로 노출된 제1 도전성 반도체층(11)의 하부 면(11_1)과 제1 전극층(15a)의 상부 면(15a_1)을 포함할 수 있다. 제1 도전성 반도체층(11)의 하부 면(11_1)과 제1 전극층(15a)의 상부 면(15a_1)은 외부의 전도성 물질과 접촉하여 전기적으로 연결되는 면일 수 있다.
제1 전극층(15a)은 도 5a의 제1 전극층(15a)에 대응되는 구성으로, 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극층(15a)은 인듐 주석 산화물(ITO)와 같은 투명한 금속 산화물로 이루어질 수 있다.
절연 피막(14)은 발광 소자(LD)의 일측 단부(일 예로, 원 기둥의 하부)에 위치한 제1 도전성 반도체층(11)의 하부 면(11_1)과 상기 제1 도전성 반도체층(11)의 제2 외주면(11_2b)을 커버하지 않는다. 절연 피막(14)에 커버되지 않는 제1 도전성 반도체층(11)의 하부 면(11_1)과 상기 제1 도전성 반도체층(11)의 제2 외주면(11_2b)은 외부로 노출될 수 있다. 제1 도전성 반도체층(11)의 제2 외주면(11_2b)을 제외한 상기 제1 도전성 반도체층(11)의 제1 외주면(11_2a)은 절연 피막(14)에 커버될 수 있다.
절연 피막(14)에 커버되지 않는 제1 도전성 반도체층(11)의 제2 외주면(11_2b)은 절연 피막(14)의 외측면(14_3b)에 일치하고 상기 외측면(14_3b)에 연장될 수 있다. 또한, 절연 피막(14)에 커버되는 제1 도전성 반도체층(11)의 제1 외주면(11_2a)은 절연 피막(14)의 내측면(14_3a)에 일치하고 상기 내측면(14_3a)에 접촉할 수 있다.
본 발명의 일실시예에 있어서, 절연 피막(14)의 하부 면(14_1)과 제1 도전성 반도체층(11)의 하부 면(11_1)은 일정 간격(d1)을 사이에 두고 수평 방향으로 평행할 수 있다. 제1 도전성 반도체층(11)의 하부 면(11_1)은 절연 피막(14)의 하부 면(14_1)으로부터 하부 방향으로 돌출될 수 있다. 이러한 경우, 절연 피막(14)의 하부 면(14_1)이 제1 도전성 반도체층(11)의 하부 면(11_1)보다 활성층(12)에 인접하게 배치될 수 있다.
또한, 절연 피막(14)은 길이(L) 방향 상에서 제1 전극층(15a)을 완전히 커버하며 상기 제1 전극층(15a)의 상부 면(15a_1)으로부터 상부 방향을 향하도록 돌출된 상부 면(14_2)을 포함할 수 있다. 본 발명의 일실시예에 있어서, 절연 피막(14)의 상부 면(14_2)과 제1 전극층(15a)의 상부 면(15a_1)은 일정 간격(d2)을 사이에 두고 수평 방향으로 평행할 수 있다. 절연 피막(14)의 상부 면(14_2)은 제1 전극층(15a)의 상부 면(15a_1)으로부터 상부 방향을 향하여 돌출될 수 있다. 이러한 경우, 제1 전극층(15a)의 상부 면(15a_1)은 절연 피막(14)의 상부 면(14_2)보다 활성층(12)에 인접하게 배치될 수 있다.
본 발명의 일 실시예에 있어서, 절연 피막(14)의 상부 면(14_2)과 제1 전극층(15a)의 상부 면(15a_1) 사이의 간격(d2)은 절연 피막(14)의 하부 면(14_1)과 제1 도전성 반도체층(11)의 하부 면(11_1) 사이의 간격(d1)보다 작을 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 절연 피막(14)의 상부 면(14_2)과 제1 전극층(15a)의 상부 면(15a_1) 사이의 간격(d2)은 절연 피막(14)의 하부 면(14_1)과 제1 도전성 반도체층(11)의 하부 면(11_1) 사이의 간격(d1)과 동일할 수도 있다.
도 8a 내지 도 8l은 도 7a 및 도 7b의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 8a 내지 도 8k에 도시된 발광 소자의 제조 방법은 도 6a 내지 도 6k에 도시된 발광 소자의 제조 방법과 실질적으로 동일할 수 있다. 이에, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 7a, 도 7b, 도 8a 내지 도 8g를 참조하면, 기판(1) 상에 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 제1 전극층(15a), 및 제2 전극층(15b)을 순차적으로 형성한다. 본 발명의 일 실시예에 있어서, 기판(1)과 제1 도전성 반도체층(11) 사이에는 희생층(3)이 형성될 수 있다.
기판(1) 상에 순차적으로 적층된 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 제1 전극층(15a), 및 제2 전극층(15b)은 발광 적층체(LD')를 구성한다. 제2 전극층(15b)은 에칭 저항성이 우수한 물질을 포함할 수 있다.
도 7a, 도 7b, 도 8a 내지 도 8h를 참조하면, 발광 적층체(LD') 상부에 복수의 개구부들을 포함한 마스크(미도시)를 배치한 후, 1차 식각 공정을 진행하여 나노 스케일 또는 마이크로 스케일 간격으로 상기 발광 적층체(LD')를 패터닝하여 복수 개의 발광 적층 패턴들(10)을 형성한다.
1차 식각 공정 시에, 발광 적층체(LD')의 일 영역이 식각되어 제1 도전성 반도체층(11)의 일 영역(A)을 외부로 노출하는 홈부(HM)가 형성될 수 있다.
도 7a, 도 7b, 도 8a 내지 도 8i를 참조하면, 발광 적층 패턴들(10)과 제1 도전성 반도체층(11)의 일 영역(A) 상에 절연 물질층(14')을 형성한다.
도 7a, 도 7b, 도 8a 내지 도 8j를 참조하면, 2차 식각 공정을 진행하여 절연 피막(14)을 형성한다. 2차 식각 공정으로, 각 발광 적층 패턴(10)의 측면을 덮는 측면 절연 물질층(14a)만을 포함한 절연 피막(14)이 최종적으로 형성될 수 있다. 2차 식각 공정으로, 제2 전극층(15b)의 상부 면(15b_1)이 외부로 노출될 수 있다.
에칭 저항성이 우수한 물질을 포함한 제2 전극층(15b)이 각 발광 적층 패턴(10)의 최상층에 배치되므로, 제2 전극층(15b)의 하부에 위치한 제1 전극층(15a)은 2차 식각 공정 시 사용되는 식각 가스에 영향을 받지 않을 수 있다.
2차 식각 공정을 통해 희생층(3)의 일부가 제거되어 상기 희생층(3)의 표면에 적어도 하나 이상의 요철 패턴(3')이 형성되고 제1 도전성 반도체층(11)의 외주면(11_2) 일부가 외부로 노출될 수 있다. 외부로 노출된 제1 도전성 반도체층(11)의 외주면(11_2) 일부는 절연 피막(14)의 외측면(14_3b)에 일치하고, 절연 피막(14)에 커버되는 제1 도전성 반도체층(11)의 외주면(11_2) 나머지 부분은 절연 피막(14)의 내측면(14_3a)에 일치할 수 있다.
2차 식각 공정을 수행하여 기판(1) 상에 절연 피막(14)에 둘러싸인 발광 소자들(LD)이 형성될 수 있다.
도 7a, 도 7b, 도 8a 내지 도 8k를 참조하면, 화학적 분리(Chemical lift-off; CLO) 방식을 이용하여 발광 소자들(LD)을 기판(1)으로부터 분리한다.
상술한 제조 공정을 통해, 제조된 발광 소자들(LD) 각각은 제1 도전성 반도체층(11)의 하부 면(11_1) 및 그의 외주면(11_2) 일부와 제2 전극층(15b)의 상부 면(15b_1)이 외부로 노출된 형태를 포함할 수 있다.
도 7a, 도 7b, 도 8a 내지 도 8l을 참조하면, 3차 식각 공정을 진행하여 제2 전극층(15b)을 제거하여 제1 전극층(15a)의 상부 면(15a_1)을 노출시킨다.
3차 식각 공정으로 인해, 제2 전극층(15b)이 제거되어 제1 전극층(15a)의 상부 면(15a_1)이 외부로 노출됨에 따라, 제1 전극층(15a)의 상부 면(15a_1)이 절연 피막(14)의 상부 면(14_2)보다 기판(1)에 인접하게 위치할 수 있다. 이때, 절연 피막(14)의 상부 면(14_2)과 제1 전극층(15a)의 상부 면(15a_1) 사이의 거리 차(d2)는 약 100nm 이내일 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 절연 피막(14)의 상부 면(14_2)과 제1 전극층(15a)의 상부 면(15a_1) 사이의 거리 차(d2)는 3차 식각 공정에서 제거된 제2 전극층(15b)의 두께와 동일할 수 있다. 제2 전극층(15b)의 두께는 10nm 내지 100nm 정도일 수 있다.
상술한 바와 같이, 제2 전극층(15b)을 제거하는 3차 식각 공정은 화학적 분리(Chemical lift-off; CLO) 방식을 통해 발광 소자들(LD)을 기판(1)으로부터 분리하는 공정 이후에 진행될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 전극층(15b)을 제거하는 3차 식각 공정은 화학적 분리(Chemical lift-off; CLO) 방식으로 발광 소자들(LD)을 기판(1)으로부터 분리하는 공정 이전에 이루어질 수도 있다.
도 9a는 본 발명의 일 실시예에 따른 발광 소자를 나타낸 사시도이며, 도 9b는 도 9a의 Ⅳ ~Ⅳ'선에 따른 단면도이다.
도 9a 및 도 9b에 도시된 발광 소자는, 절연 피막의 하부 면이 제1 도전성 반도체층의 하부 면보다 하부 방향으로 돌출된 점을 제외하고는 도 7a 및 도 7b의 발광 소자와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 9a 및 도 9b의 발광 소자와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 9a 및 도 9b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는, 길이(L) 방향을 따라 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 제1 전극층(15a)이 순차적으로 적층된 발광 적층 패턴(10)을 포함할 수 있다. 또한, 발광 소자(LD)는 발광 적층 패턴(10)의 표면에 제공된 절연 피막(14)을 더 포함할 수 있다.
절연 피막(14)은 하부 면(14_1), 상부 면(14_2), 및 측면(14_3)을 포함하며, 절연 피막(14)의 측면(14_3)은 내측면(14_3a) 및 외측면(14_3b)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 절연 피막(14)은 제1 도전성 반도체층(11)의 외주면(11_2), 활성층(12)의 외주면, 제2 도전성 반도체층(13)의 외주면, 및 제1 전극층(15a)의 외주면 각각을 커버할 수 있다. 절연 피막(14)이 제1 도전성 반도체층(11)의 외주면(11_2)을 커버함에 따라, 제1 도전성 반도체층(11)의 외주면(11_2)은 절연 피막(14)의 내측면(14_3a)에 일치하며 상기 내측면(14_3a)에 접촉할 수 있다. 이에, 제1 도전성 반도체층(11)의 외주면(11_2) 둘레는 절연 피막(14)의 내측면(14_3a) 둘레와 동일할 수 있다. 본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 외주면(11_2) 둘레는 상기 제1 도전성 반도체층(11)의 하부 면(11_1)의 둘레와 동일할 수 있다. 따라서, 제1 도전성 반도체층(11)의 하부 면(11_1)의 직경은 발광 적층 패턴(10)의 직경(D)과 동일할 수 있다.
또한, 절연 피막(14)은 제1 전극층(15a)의 상부 면(15a_1)과 제1 도전성 반도체층(11)의 하부 면(11_1)을 커버하지 않을 수 있다. 이에, 제1 도전성 반도체층(11)의 하부 면(11_1)과 제1 전극층(15a)의 상부 면(15a_1)의 적어도 일부는 노출될 수 있다. 여기서, 제1 도전성 반도체층(11)의 하부 면(11_)과 제1 전극층(15a)의 상부 면(15a_1)은 외부의 전도성 물질과 접촉하여 전기적으로 연결되는 면일 수 있다.
절연 피막(14)의 상부 면(14_2)은 발광 소자(LD)의 길이(L) 방향 상에서 제1 전극층(15a)의 상부 면(15a_1)보다 상측 방향으로 돌출될 수 있다. 이에 따라, 절연 피막(14)의 상부 면(14_2)과 제1 전극층(15a)의 상부 면(15a_1)이 상이한 면 상에 배치할 수 있다. 또한, 제1 전극층(15a)의 상부 면(15a_1)은 절연 피막(14)의 상부 면(14_2)보다 활성층(12)에 더 인접하게 위치할 수 있다. 절연 피막(14)의 상부 면(14_2)과 제1 전극층(15a)의 상부 면(15a_1)은 일정 간격(d2)을 사이에 두고 발광 소자(LD)의 길이(L) 방향에 교차하는 일 방향(일 예로, 수평 방향)으로 평행할 수 있다.
절연 피막(14)의 하부 면(14_1)은 발광 소자(LD)의 길이(L) 방향 상에서 제1 도전성 반도체층(11)의 하부 면(11_1)보다 하측 방향으로 돌출될 수 있다. 이에 따라, 절연 피막(14)의 하부 면(14_1)과 제1 도전성 반도체층(11)의 하부 면(11_1)이 상이한 면 상에 배치할 수 있다. 특히, 제1 도전성 반도체층(11)의 하부 면(11_1)은 절연 피막(14)의 하부 면(14_1)보다 활성층(12)에 더 인접하게 위치할 수 있다. 절연 피막(14)의 하부 면(14_1)과 제1 도전성 반도체층(11)의 하부 면(11_1)은 일정 간격(d1)을 사이에 두고 발광 소자(LD)의 길이(L) 방향에 교차하는 수평 방향으로 평행할 수 있다.
본 발명의 일 실시예에 있어서, 절연 피막(14)의 상부 면(14_2)과 제1 전극층(15a)의 상부 면(15a_1) 사이의 간격(d2)은 절연 피막(14)의 하부 면(14_1)과 제1 도전성 반도체층(11)의 하부 면(11_1) 사이의 간격(d1)과 동일하거나 유사할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 절연 피막(14)의 상부 면(14_2)과 제1 전극층(15a)의 상부 면(15a_1) 사이의 간격(d2)이 절연 피막(14)의 하부 면(14_1)과 제1 도전성 반도체층(11)의 하부 면(11_1) 사이의 간격(d1)보다 크거나 그 반대의 경우도 가능할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 발광 소자(LD)는 절연 피막(14)의 상부 면(14_2)이 길이(L) 방향을 따라 제1 전극층(15a_1)의 상부 면(15a_1)보다 상부 방향을 향하여 돌출되고, 절연 피막(14)의 하부 면(14_1)이 제1 도전성 반도체층(11)의 하부 면(11_1)보다 하부 방향을 향하여 돌출된 형태를 포함할 수 있다. 즉, 발광 소자(LD)의 길이(L) 방향을 기준으로 절연 피막(14)의 측면(14_3)의 길이는 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 제1 전극층(15a)을 포함하는 발광 적층 패턴(10)의 길이보다 길 수 있다.
도 10a 내지 도 10l은 도 9a 및 도 9b의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 10a 내지 도 10g에 도시된 발광 소자의 제조 방법은 도 8a 내지 도 8g에 도시된 발광 소자의 제조 방법과 실질적으로 동일할 수 있다. 이에, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 9a, 도 9b, 도 10a 내지 도 10g를 참조하면, 기판(1) 상에 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 제1 전극층(15a), 및 제2 전극층(15b)을 순차적으로 형성한다. 본 발명의 일 실시예에 있어서, 기판(1)과 제1 도전성 반도체층(11) 사이에는 희생층(3)이 형성될 수 있다.
기판(1) 상에 순차적으로 적층된 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 제1 전극층(15a), 및 제2 전극층(15b)은 발광 적층체(LD')를 구성한다. 제2 전극층(15b)은 에칭 저항성이 우수한 물질을 포함할 수 있다.
도 9a, 도 9b, 도 10a 내지 도 10h를 참조하면, 참조하면, 발광 적층체(LD') 상부에 복수의 개구부들을 포함한 마스크(미도시)를 배치한 후, 1차 식각 공정을 진행하여 나노 스케일 또는 마이크로 스케일 간격으로 상기 발광 적층체(LD')를 패터닝하여 복수 개의 발광 적층 패턴들(10)을 형성한다.
1차 식각 공정 시에, 발광 적층체(LD')의 일 영역이 식각되어 희생층(3)의 일 영역(B)을 외부로 노출하는 홈부(HM)가 형성될 수 있다. 홈부(HM)는 각 발광 적층 패턴(10)의 제2 전극층(15b)의 상부 면(15b_1)으로부터 수직 방향을 따라 희생층(3)의 일 영역(B)까지 움푹 파인 형상을 가질 수 있다.
이와 동시에 희생층(3)의 일부가 제거되어 상기 희생층(3)의 표면에 적어도 하나 이상의 요철 패턴(3')이 형성될 수 있다. 희생층(3)의 요철 패턴(3')은 요철 하면(3_2), 요철 상면(3_1), 및 요철 측면(3_3)을 포함할 수 있다. 요철 상면(3_1)은 발광 적층 패턴(10)과 접촉하는 면으로, 특히, 제1 도전성 반도체층(11)의 하부 면(11_1)과 접촉할 수 있다. 요철 하면(3_2)은 홈부(HM)와 수직 방향으로 중첩되는 면일 수 있으며, 요철 측면(3_3)은 요철 상면(3_1) 및 요철 하면(3_2)과 수직하는 연결 면이며 제1 도전성 반도체층(11)의 외주면(11_2)에 연장될 수 있다.
도 9a, 도 9b, 도 10a 내지 도 10i를 참조하면, 발광 적층 패턴들(10)과 희생층(3)의 일 영역(B) 상에 절연 물질층(14')을 형성한다. 절연 물질층(14')은 상부 절연 물질층(14b), 측면 절연 물질층(14a), 및 하부 절연 물질층(14c)을 포함할 수 있다. 상부 절연 물질층(14b)은 제2 전극층(15b)의 상부 면(15b_1)을 완전히 덮고, 측면 절연 물질층(14a)은 발광 적층 패턴(10) 각각의 측면, 희생층(3)의 요철 측면(3_3), 및 희생층(3)의 요철 하면(3_2)의 일부를 덮으며, 하부 절연 물질층(14c)은 노출된 희생층(3)의 일 영역(B), 즉, 희생층(3)의 요철 하면(3_2)의 나머지를 완전히 덮을 수 있다.
도 9a, 도 9b, 도 10a 내지 도 10j를 참조하면, 2차 식각 공정을 진행하여 절연 피막(14)을 형성한다.
2차 식각 공정으로, 각 발광 적층 패턴(10)의 측면을 덮는 측면 절연 물질층(14a)만을 포함한 절연 피막(14)이 최종적으로 형성될 수 있다. 즉, 2차 식각 공정으로, 상부 절연 물질층(14b)과 하부 절연 물질층(14c)이 제거되어 제2 전극층(15b)의 상부 면(15b_1)과 희생층(3)의 일 영역(B), 즉, 요철 하면(3_2)이 외부로 노출될 수 있다.
본 발명의 일 실시예에 있어서, 희생층(3)의 요철 측면(3_3) 및 희생층(3)의 요철 하면(3_2)의 일부는 절연 피막(14)에 커버될 수 있다. 이에 따라, 절연 피막(14)의 하부 면(14_1)은 희생층(3)의 요철 하면(3_2)과 동일한 면 상에 배치되고, 희생층(3)의 요철 상면(3_1)보다 기판(1)에 인접하게 위치할 수 있다.
또한, 절연 피막(14)의 하부 면(14_1)은 희생층(3)의 요철 상면(3_1)과 동일한 면 상에 위치한 제1 도전성 반도체층(11)의 하부 면(11_1)보다 기판(1)에 인접하게 위치할 수 있다. 즉, 절연 피막(14)의 하부 면(14_1)은 제1 도전성 반도체층(11)의 하부 면(11_1)보다 기판(1)에 인접하게 돌출된 형태를 가질 수 있다. 이때, 절연 피막(14)의 하부 면(14_1)과 제1 도전성 반도체층(11)의 하부 면(11_1)은 일정 간격(d1)을 두고 평행할 수 있다.
2차 식각 공정을 수행하여 기판(1) 상에 절연 피막(14)에 둘러싸인 발광 소자들(LD)이 형성될 수 있다.
도 9a, 도 9b, 도 10a 내지 도 10k를 참조하면, 화학적 분리(Chemical lift-off; CLO) 방식을 이용하여 발광 소자들(LD)을 기판(1)으로부터 분리한다. 화학적 분리는 희생층(3)을 제거하여 이루어질 수 있다. 화학적 분리 방식으로 희생층(3)이 제거됨에 따라, 절연 피막(14)의 하부 면(14_1)은 각 발광 소자(LD)의 길이(L) 방향 상에서 제1 도전성 반도체층(11)의 하부 면(11_1)으로부터 하측 방향을 향하도록 돌출될 수 있다.
상술한 제조 공정을 통해, 제조된 발광 소자들(LD) 각각은 제1 도전성 반도체층(11)의 하부 면(11_1) 및 제2 전극층(15b)의 상부 면(15b_1)이 외부로 노출된 형태를 포함할 수 있다.
도 9a, 도 9b, 도 10a 내지 도 10l을 참조하면, 3차 식각 공정을 진행하여 제2 전극층(15b)을 제거하여 제1 전극층(15a)의 상부 면(15a_1)을 노출시킨다.
3차 식각 공정으로 인해, 제2 전극층(15b)이 제거되어 제1 전극층(15a)의 상부 면(15a_1)이 외부로 노출됨에 따라, 제1 전극층(15a)의 상부 면(15a_1)이 절연 피막(14)의 상부 면(14_2)보다 기판(1)에 인접하게 위치할 수 있다. 즉, 절연 피막(14)의 상부 면(14_2)은 제1 전극층(15a)의 상부 면(15a_1)보다 각 발광 소자(LD)의 길이(L) 방향으로 상부 방향으로 돌출될 수 있다.
3차 식각 공정은 화학적 분리 방식을 통해 발광 소자들(LD)을 기판(1)으로부터 분리하는 공정 이후에 진행될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 3차 식각 공정은 화학적 분리 방식으로 발광 소자들(LD)을 기판(1)으로부터 분리하는 공정 이전에 이루어질 수도 있다.
도 11a는 본 발명의 일 실시예에 따른 발광 소자를 나타낸 사시도이며, 도 11b는 도 11a의 Ⅴ ~ Ⅴ'선에 따른 단면도이다.
도 11a 및 도 11b에 도시된 발광 소자는, 절연 피막의 상부 면과 전극층의 상부 면이 동일한 면 상에 배치되는 점을 제외하고는 도 9a 및 도 9b의 발광 소자와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 11a 및 도 11b의 발광 소자와 관련 하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 11a 및 도 11b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는, 길이(L) 방향을 따라 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 전극층(15)이 순차적으로 적층된 발광 적층 패턴(10)을 포함할 수 있다. 또한, 발광 소자(LD)는 발광 적층 패턴(10)의 표면에 제공된 절연 피막(14)을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 절연 피막(14)은 제1 도전성 반도체층(11)의 외주면(11_2), 활성층(12)의 외주면, 제2 도전성 반도체층(13)의 외주면, 및 제1 전극층(15a)의 외주면 각각을 커버할 수 있다. 절연 피막(14)이 제1 도전성 반도체층(11)의 외주면(11_2)을 커버함에 따라, 제1 도전성 반도체층(11)의 외주면(11_2)은 절연 피막(14)의 내측면(14_3a)에 일치할 수 있다. 이에 따라, 제1 도전성 반도체층(11)의 외주면(11_2) 둘레는 절연 피막(14)의 내측면(14_3a) 둘레와 동일할 수 있다. 본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 외주면(11_2) 둘레는 상기 제1 도전성 반도체층(11)의 하부 면(11_1)의 둘레와 동일할 수 있다. 따라서, 제1 도전성 반도체층(11)의 하부 면(11_1)의 직경은 발광 적층 패턴(10)의 직경(D)과 동일할 수 있다.
또한, 절연 피막(14)은 전극층(15)의 상부 면(15_1)과 제1 도전성 반도체층(11)의 하부 면(11_1)을 커버하지 않을 수 있다. 이에, 제1 도전성 반도체층(11)의 하부 면(11_1)과 전극층(15)의 상부 면(15_1)의 적어도 일부는 노출될 수 있다.
본 발명의 일 실시예에 있어서, 절연 피막(14)의 상부 면(14_2)은 발광 소자(LD)의 길이(L) 방향 상에서 전극층(15)의 상부 면(15_1)과 동일한 면 상에 위치할 수 있다. 절연 피막(14)의 하부 면(14_1)은 발광 소자(LD)의 길이(L) 방향 상에서 제1 도전성 반도체층(11)의 하부 면(11_1)으로부터 하측 방향으로 돌출될 수 있다. 이에 따라, 절연 피막(14)의 하부 면(14_1)과 제1 도전성 반도체층(11)의 하부 면(11_1)이 상이한 면 상에 배치할 수 있다. 특히, 제1 도전성 반도체층(11)의 하부 면(11_1)은 절연 피막(14)의 하부 면(14_1)보다 활성층(12)에 더 인접하게 위치할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 발광 소자(LD)는 절연 피막(14)의 하부 면(14_1)이 발광 소자(LD)의 길이(L) 방향을 따라 제1 도전성 반도체층(11)의 하부 면(11_1)으로부터 하부 방향을 향하여 돌출된 형태를 포함할 수 있다. 이에 따라, 발광 소자(LD)의 길이(L) 방향을 기준으로 절연 피막(14)의 측면(14_3)의 길이는 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)을 포함하는 발광 적층 패턴(10)의 길이보다 길 수 있다.
도 12a는 본 발명의 일 실시예에 따른 발광 소자를 나타낸 사시도이며, 도 12b는 도 12a의 Ⅵ ~ Ⅵ'선에 따른 단면도이다.
도 12a 및 도 12b에 도시된 발광 소자는, 제2 도전성 반도체층 상의 전극층 상부에 추가 전극층이 배치되는 점을 제외하고는 도 11a 및 도 11b의 발광 소자와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 12a 및 도 12b의 발광 소자와 관련 하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 12a 및 도 12b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는, 길이(L) 방향을 따라 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 전극층(15)이 순차적으로 적층된 발광 적층 패턴(10)을 포함할 수 있다. 또한, 발광 소자(LD)는 발광 적층 패턴(10)의 표면에 제공된 절연 피막(14)을 더 포함할 수 있다.
전극층(15)은 제2 도전성 반도체층(13) 상에 배치된 제1 전극층(15a) 및 상기 제1 전극층(15a) 상에 배치된 제2 전극층(15b)을 포함할 수 있다. 이러한 경우, 발광 소자(LD)의 일측 단부(일 예로, 원기둥의 하부)에는 제1 도전성 반도체층(11)이 배치되고, 상기 발광 소자(LD)의 타측 단부(일 예로, 원기둥의 상부)에는 제2 전극층(15b)이 배치될 수 있다.
제1 금속층(15a)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다.
제2 금속층(15b)은 제1 전극층(15a)을 커버하여 외부로부터 상기 제1 전극층(15a)을 보호함으로써 상기 제1 전극층(15a)의 손상을 방지할 수 있다. 실시예에 따라, 발광 소자(LD)의 활성층(12)이 400nm 내지 580nm 파장대의 청색 계열 및/또는 녹색 계열의 광을 방출하는 경우, 제2 금속층(15b)은 Cr, Al, Ti, Ni 등을 포함하는 금속으로 이루어질 수 있으며 10nm 내지 100nm의 두께를 가질 수 있다. 실시예에 따라, 발광 소자(LD)의 활성층(12)이 580nm 내지 900nm 파장대의 적색 계열 또는 적외선 계열의 광을 방출하는 경우, 제2 금속층(15b)은 인듐 주석 산화물(ITO)과 같은 투명한 금속 산화물로 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 절연 피막(14)은 제1 도전성 반도체층(11)의 외주면(11_2), 활성층(12)의 외주면, 제2 도전성 반도체층(13)의 외주면, 제1 전극층(15a)의 외주면, 및 제2 전극층(15b)의 외주면 각각을 커버할 수 있다. 절연 피막(14)이 제1 도전성 반도체층(15a)의 외주면(11_2)을 커버함에 따라, 제1 도전성 반도체층(11)의 외주면(11_2)은 절연 피막(14)의 내측면(14_3)에 일치할 수 있다.
또한, 절연 피막(14)은 제2 전극층(15b)의 상부 면(15b_1)과 제1 도전성 반도체층(11)의 하부 면(11_1)을 커버하지 않을 수 있다. 이에, 제1 도전성 반도체층(11)의 하부 면(11_1)과 제2 전극층(15b)의 상부 면(15b_1)의 적어도 일부는 노출될 수 있다.
본 발명의 일 실시예에 있어서, 절연 피막(14)의 상부 면(14_2)은 발광 소자(LD)의 길이(L) 방향 상에서 제2 전극층(15b)의 상부 면(15b_1)과 동일한 면 상에 위치할 수 있다. 절연 피막(14)의 하부 면(14_1)은 발광 소자(LD)의 길이(L) 방향 상에서 제1 도전성 반도체층(11)의 하부 면(11_1)으로부터 하측 방향으로 돌출될 수 있다. 이에 따라, 절연 피막(14)의 하부 면(14_1)과 제1 도전성 반도체층(11)의 하부 면(11_1)이 상이한 면 상에 배치할 수 있다. 특히, 제1 도전성 반도체층(11)의 하부 면(11_1)은 절연 피막(14)의 하부 면(14_1)보다 활성층(12)에 더 인접하게 위치할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)의 길이(L) 방향을 기준으로 절연 피막(14)의 측면(14_3)의 길이는 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)을 포함하는 발광 적층 패턴(10)의 길이보다 길 수 있다.
도 13은 본 발명의 일 실시예에 따른 발광 소자를 도시한 것으로 도 1a의 Ⅰ ~Ⅰ'선에 대응되는 단면도이다.
도 13의 발광 소자와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1a 및 도 13을 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는, 길이(L) 방향을 따라 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 전극층(15)이 순차적으로 적층된 발광 적층 패턴(10)을 포함할 수 있다. 또한, 발광 소자(LD)는 발광 적층 패턴(10)의 표면에 제공된 절연 피막(14)을 더 포함할 수 있다. 본 발명의 일 실시예에 있어서, 발광 적층 패턴(10)이 원 기둥 형상을 갖는 경우, 발광 소자(LD)도 상기 발광 적층 패턴(10)에 대응되는 원 기둥 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)의 일측 단부(일 예로, 원 기둥의 하부)에는 제1 도전성 반도체층(11)이 배치되고, 발광 소자(LD)의 타측 단부(일 예로, 원 기둥의 상부)에는 전극층(15)이 배치될 수 있다. 즉, 발광 소자(LD)는 상기 발광 소자(LD)의 양측 단부에 위치하며 외부로 노출된 제1 도전성 반도체층(11)의 하부 면(11_1)과 전극층(15)의 상부 면(15_1)을 포함할 수 있다. 제1 도전성 반도체층(11)의 하부 면(11_1)과 전극층(15)의 상부 면(15_1)은 외부의 전도성 물질과 접촉하여 전기적으로 연결되는 면일 수 있다.
제1 도전성 반도체층(11)은 n형 불순물이 도핑된 적어도 하나의 n형 반도체층일 수 있다. 제1 도전성 반도체층(11)은 활성층(12)에 전자를 공급할 수 있다. 이러한 제1 도전성 반도체층(11)은 n형 불순물, 예를 들어 Si가 도핑된 GaN 층을 포함할 수 있다. 그러나, 이에 한정되지 않고 제1 도전성 반도체층(11)은 다양한 반도체 물질을 포함할 수 있다. 제1 도전성 반도체층(11)은 GaIn 층, AlGaN 층, InAlGaN 층, AlGaAs 층, GaP 층, GaAs 층, GaAsP 층, AlGaInP 층 중 어느 하나 이상으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)은 GaAs 층(11a), 상기 GaAs 층(11a) 상에 형성된 GaIn 층(11b), 상기 GaIn 층(11b) 상에 형성된 AlGaInP 층(11c), 및 상기 AlGaInP 층(11c) 상에 형성된 AlInP 층(11d)을 포함한 다층 구조로 형성될 수 있다. 그러나, 본 발명이 이에 반드시 한정되는 것은 아니다. 실시예에 따라, 제1 도전성 반도체층(11)은 GaAs 층(11a), GaIn 층(11b), AlGaInP 층(11c), AlInP 층(11d) 중 하나의 층만을 포함한 단층 구조로 형성될 수도 있다. 본 발명의 일 실시예에 있어서, GaAs 층(11a), GaIn 층(11b), AlGaInP 층(11c), AlInP 층(11d)는 n형 반도체층일 수 있다.
본 발명의 일 실시예에 있어서, AlGaInP 층(11c)과 AlInP 층(11d)은 활성층(12)의 하부에 배치되며, 상기 활성층(12)의 밴드 갭보다 큰 반도체층으로 전자나 홀을 구속하는 클래드층으로 기능할 수 있다.
활성층(12)은 제1 도전성 반도체층(11)의 AlInP 층(11d)의 상부 면에 배치되며, 단일 우물 구조(Double Hetero Structure), 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다.
활성층(12)은 Ⅲ-Ⅴ족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 AlGaN/AlGaN, InGaN/GaN, InGaN/InGaN, AlGaN/GaN, InAlGaN/GaN, aAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지는 않는다. 우물층은 장벽층의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질로 형성될 수 있다.
제2 도전성 반도체층(13)은 활성층(12) 상에 제공되며, 활성층(12)에 정공을 공급할 수 있다. 제2 도전성 반도체층(13)은 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제2 도전성 반도체층(13)은 AlInP 층(13a), 상기 AlInP 층(13a) 상에 형성된 GaInP 층(13b), 및 상기 GaInP 층(13b) 상에 형성된 GaP 층(13c)을 포함하는 다층 구조로 형성될 수 있다. 그러나, 본 발명이 이에 반드시 한정되는 것은 아니다. 실시예에 따라, 제2 도전성 반도체층(13)은 AlInP 층(13a), GaInP 층(13b), GaP 층(13c) 중 하나의 층만을 포함한 단층 구조로 형성될 수도 있다. 본 발명의 일 실시예에 있어서, AlInP 층(13a), GaInP 층(13b), GaP 층(13c)은 p형 반도체층일 수 있다.
본 발명의 일 실시예에 있어서, AlInP 층(13a)과 GaInP 층(13b)은 활성층(12)의 상부에 배치되며, 상기 활성층(12)의 밴드 갭보다 큰 반도체층으로 전자나 홀을 구속하는 클래드층으로 기능할 수 있다.
제2 반도체층(13)의 최상층에 위치한 GaP 층(13c)은 Mg 등과 같은 제2 도전성 도펀트가 도핑된 투광성 도전층일 수 있다. 이하의 실시예에서, 편의를 위하여 GaP 층(13c)을 투광성 도전층으로 지칭한다.
투광성 도전층(13c)은 차례로 적층된 Mg으로 도핑된 수 마이크로미터 두께의 저농도 층과 카본으로 도핑된 수백 nm 두께의 고농도 층을 포함할 수 있다. 이러한 투광성 도전층(13c)은 전류 퍼짐층으로 동작할 수 있다. 투광성 도전층(13c)은 하부의 p형 GaInP 층(13b)과 격자 부정합을 야기할 수 있다. 따라서, 투광성 도전층(13c)은 충분한 두께를 유지하여 격자 부정합에 의해 효과를 감쇄시킬 수 있다. 투광성 도전층(13c)의 상부면은 충분한 표면 거칠기를 가질 수 있다. 표면 거칠기는 광 추출 효율을 증가시킬 수 있다.
전극층(15)은 제2 도전성 반도체층(13) 상에 제공되며, 제1 전극층(15a) 및 제2 전극층(15b)을 포함할 수 있다.
제1 전극층(15a)은 제2 도전성 반도체층(13) 상에 배치되어 상기 제2 도전성 반도체층(13)과 오믹 접합을 수행할 수 있다. 제2 전극층(15b)은 제1 전극층(15a) 상에 배치되고, 상기 제1 전극층(15a)과 함께 전류 퍼짐(spreading) 효과를 제공하고, 낮은 저항과 높은 투과율을 제공하는 전극으로 동작할 수 있다.
제1 전극층(15a)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극층(15a)은 Be가 확산(diffusion)된 p형의 GaP 층일 수 있으며 그 두께는 20nm 이하일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 전극층(15a)은 Au, AuBe, Ni, NiZn, NiBe, Pd, PdZn, 및 PdBe 중에서 적어도 하나를 포함한 레이어와의 열처리 공정을 통해 형성될 수 있다. 이러한 열처리는 제1 전극층(15a)의 컨택 저항을 감소시키고 투과도를 증가시킬 수 있다.
제2 전극층(15b)은 제1 전극층(15a)을 커버하여 외부로부터 상기 제1 전극층(15a)을 보호함으로써 상기 제1 전극층(15a)의 손상을 방지할 수 있다. 제2 전극층(15b)은 ITO(Indium tin oxide), ZnO, AZO(Al-ZnO), GZO(Gallium-doped Zinc Oxide), 및 IGZO(In-Ga ZnO) 중에서 적어도 하나를 포함하는 투명한 금속 산화물로 형성되어 외부의 전도성 물질(미도시)로부터 제2 도전성 반도체층(13)으로 전류 퍼짐 효과를 향상시킬 수 있다. 이러한 제2 전극(15b)의 두께는 10nm 내지 100nm일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 제2 전극층(15b)의 굴절률은 투광성 도전층(13c)의 굴절률보다 작은 물질로 구성될 수 있다.
절연 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연 피막(14)은 발광 소자(LD)의 길이(L) 방향에 교차하는 일 방향으로 제1 도전성 반도체층(11)의 하부 면(11_1)과 평행한 하부 면(14_1), 길이(L) 방향 상에서 상기 하부 면(14_1)과 마주보는 상부 면(14_2), 및 길이(L) 방향으로 발광 적층 패턴(10)의 표면 일부를 덮는 측면(14_3)을 포함한다. 절연 피막(14)의 하부 면(14_1), 절연 피막(14)의 상부 면(14_2), 및 절연 피막(14)의 측면(14_3)은 서로 연결되며 연속할 수 있다.
본 발명의 일 실시예에 있어서, 절연 피막(14)은 전극층(15)의 외주면을 전체적으로 감쌀 수 있다. 이러한 경우, 절연 피막(14)의 상부 면(14_2)과 전극층(15)의 상부 면(15_1)은 동일 면 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 절연 피막(14)은 발광 소자(LD)의 일측 단부(일 예로, 원 기둥의 하부)에 위치한 제1 도전성 반도체층(11)의 하부 면(11_1)과 상기 제1 도전성 반도체층(11)의 외주면(11_2) 일부를 커버하지 않는다. 절연 피막(14)에 의해 커버되지 않는 제1 도전성 반도체층(11)의 하부 면(11_1)과 외주면(11_2) 일부는 외부로 노출될 수 있다. 제1 도전성 반도체층(11)의 외주면(11_2) 일부를 제외한 외주면(11_2) 나머지 부분은 절연 피막(14)에 커버될 수 있다. 절연 피막(14)에 커버되지 않는 제1 도전성 반도체층(11)의 제1 외주면(11_2) 일부는 절연 피막(14)의 외측면(14_3b)에 일치하고, 절연 피막(14)에 커버되는 제1 도전성 반도체층(11)의 외주면(11_2) 나머지 부분은 절연 피막(14)의 내측면(14_3a)에 일치할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)의 길이(L) 방향을 기준으로 절연 피막(14)의 측면(14_3)의 길이는 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)을 포함한 발광 적층 패턴(10)의 길이보다 짧을 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며 실시예에 따라 절연 피막(14)의 측면(14_3)의 길이는 발광 소자(LD)의 길이(L) 방향을 기준으로 발광 적층 패턴(10)의 길이보다 길 수도 있다.
절연 피막(14)의 하부 면(14_1)과 제1 도전성 반도체층(11)의 하부 면(11_1)은 일정 간격(d)을 사이에 두고 길이(L) 방향(일 예로, 수직 방향)과 교차하는 수평 방향으로 평행할 수 있다. 본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 하부 면(11_1)은 절연 피막(14)의 하부 면(14_1)으로부터 하부 방향으로 돌출될 수 있다. 이러한 경우, 절연 피막(14)의 하부 면(14_1)은 제1 도전성 반도체층(11)의 하부 면(11_1)보다 활성층(12)에 인접하게 배치될 수 있다.
본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)은 절연 피막(14)에 둘러싸인 제1 영역(Ⅰ)과 상기 절연 피막(14)에 둘러싸이지 않는 제2 영역(Ⅱ)으로 구분될 수 있다.
본 발명의 일 실시예에 있어서, 제2 영역(Ⅱ)에서 제1 도전성 반도체층(11)의 외주면(11_2)의 일부는 절연 피막(14)의 외측면(14_3b)에 일치하고, 제1 영역(Ⅰ)에서 제1 도전성 반도체층(11)의 외주면(11_2) 나머지 부분은 절연 피막(14)의 내측면(14_3a)에 일치한다. 이에 따라, 원 기둥 형상의 제1 도전성 반도체층(11)의 둘레는 제1 영역(Ⅰ)과 제2 영역(Ⅱ)에서 달라질 수 있다. 본 발명의 일 실시예에 있어서, 제2 영역(Ⅱ)에서의 제1 도전성 반도체층(11)의 외주면(11_2) 일부의 둘레는 상기 제1 도전성 반도체층(11)의 하부 면(11_1)의 둘레(C2)와 동일하고, 제1 영역(Ⅰ)에서의 제1 도전성 반도체층(11)의 외주면(11_2) 나머지의 둘레는 절연 피막(14)에 커버되는 발광 적층 패턴(10)의 둘레(C1)와 동일할 수 있다. 이에 따라, 제2 영역(Ⅱ)에서의 제1 도전성 반도체층(11)의 직경(D2)은 제1 영역(Ⅰ)에서의 제1 도전성 반도체층(11)의 직경(D1)보다 클 수 있다.
상술한 바와 같이, 절연 피막(14)이 제1 도전성 반도체층(11)의 외주면(11_2)을 완전히 커버하지 않고, 상기 제1 도전성 반도체층(11)의 하부 면(11_1)과 외주면(11_2) 일부를 노출시킬 경우 상기 제1 도전성 반도체층(11)의 노출 면적이 증가할 수 있다. 제1 도전성 반도체층(11)의 노출 면적이 증가하면, 전도성 물질과의 컨택 면적이 증가할 수 있다. 이로 인하여, 제1 도전성 반도체층(11)과 전도성 물질은 전기적 및/또는 물리적으로 안정되게 연결될 수 있다.
도 14a 내지 도 14m은 도 13의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 14a 내지 도 14c에 도시된 발광 소자의 제조 방법은 도 2a 내지 도 2c의 발광 소자의 제조 방법과 실질적으로 동일하거나 유사할 수 있다. 이에, 도 14a 내지 도 14c의 발광 소자의 제조 방법과 관련하여 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다.
도 13, 도 14a 내지 도 14c를 참조하면, 기판(1) 상에 희생층(3)을 형성하고, 상기 희생층(3) 상에 제1 도전성 반도체층(11)을 형성한다.
기판(1)은 GaAs로 이루어진 GaAs 기판을 포함할 수 있다. 희생층(3)은 GaAs로 형성될 수 있다.
제1 도전성 반도체층(11)은 희생층(3) 상에 순차적으로 형성된 GaAs 층(11a), GaIn 층(11b), AlGaInP 층(11c), AlInP 층(11d)을 포함할 수 있다. GaAs 층(11a), GaIn 층(11b), AlGaInP 층(11c), AlInP 층(11d)은 n형 반도체층일 수 있다. 본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)은 적어도 하나 이상의 n형 반도체층을 포함한 다층 구조로 형성될 수 있다.
도 13, 도 14a 내지 도 14d를 참조하면, 제1 도전성 반도체층(11) 상에 활성층(12)을 형성한다. 활성층(12)은 제1 도전성 반도체층(11) 상에 형성될 수 있으며, 불순물이 도핑되지 않은 진성 반도체층일 수 있다. 활성층(12)은 단일 또는 다중 양자 우물 구조로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 활성층(12)은 GaInP, AlGaInP, GaAs, AlGaAs, InGaAs, InGaAsP, InP, InAs 중 적어도 하나의 물질을 포함할 수 있다. 또한, 활성층(12)은 580nm 내지 900nm의 파장을 갖는 적색 또는 적외선 대역의 광을 방출할 수 있다.
실시예에 따라, 활성층(12)의 하부에 위치하며 제1 도전성 반도체층(11)의 최상부층에 해당하는 AlInP 층(11d)은 활성층(12)의 전자나 홀을 구속하는 클래드층으로 작용할 수 있다. AlInP 층(11d)은 활성층(12)의 발광 효율을 향상시키는 조건을 만족하는 범위 내에서 활성층(12)의 밴드 갭보다 큰 적어도 하나의 n형의 반도체층일 수 있다.
도 13, 도 14a 내지 도 14e를 참조하면, 활성층(12) 상에 제2 도전성 반도체층(13)을 형성한다. 제2 도전성 반도체층(13)은 활성층(12) 상에 순차적으로 적층된 AlInP 층(13a), GaInP 층(13b), 및 GaP 층(13c)을 포함한 다층 구조로 형성될 수 있다. AlInP 층(13a), GaInP 층(13b), 및 GaP 층(13c)은 p형 반도체층일 수 있다. 본 발명의 일 실시예에 있어서, 제2 도전성 반도체층(13)은 적어도 하나 이상의 p형 반도체층을 포함하여 형성될 수 있다.
실시예에 따라, 활성층(12)의 상부에 위치하며 제2 도전성 반도체층(13)의 최하부층에 해당하는 AlInP 층(13a)은 활성층(12)의 전자나 홀을 구속하는 클래드층으로 작용할 수 있다. AlInP 층(13a)은 활성층(12)의 발광 효율을 향상시키는 조건을 만족하는 범위 내에서 활성층(12)의 밴드 갭보다 큰 적어도 하나의 p형의 반도체층일 수 있다.
도 13, 도 14a 내지 도 14f를 참조하면, 제2 도전성 반도체층(13)의 최상층에 해당하는 GaP 층(13c) 상에 도전층(15a')을 형성한다. 본 발명의 일 실시예에 있어서, 도전층(15a')은 Mg를 도핑한 p형의 GaP층으로 형성될 수 있다. 도전층(15a')은 MOVPE법에 의해 에피택셜로 성장될 수 있으나, 이에 한정되는 것은 아니다.
도 13, 도 14a 내지 도 14g를 참조하면, 도전층(15a') 상에 AuBe층(20)을 형성한다. 일 예로, 도전층(15a') 전면 상에 AuBe층(20)을 형성한다. 여기서, AuBe층(20)은 오믹(Ohmic) 물질층일 수 있다.
이어, 도전층(15a')과 AuBe 층(20)의 열처리 공정을 진행한다. 열처리 공정은, 일 예로, 합금화 공정일 수 있으며 약 350℃ 이하에서 진행될 수 있다. 이러한 열처리 공정을 통해 도전층(15a')에 AuBe 층(20)의 Be가 확산(diffusion) 된 제1 전극층(15a)이 형성될 수 있다.
이어, 도 13, 도 14a 내지 도 14h를 참조하면, 제1 전극층(15a) 상에서 AuBe 층(20)을 분리하여 상기 AuBe 층(20)을 제거한다. 이때, AuBe 층(20)의 분리는 습식 식각 공정으로 진행될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 13, 도 14a 내지 도 14i를 참조하면, 제1 전극층(15a) 상에 제2 전극층(15b)을 형성한다. 제2 전극층(15b)은 제1 전극층(15a)을 커버하여 후술할 절연 피막(14)의 제조 공정 시 상기 제1 전극층(15a)을 보호한다. 본 발명의 일 실시예에 있어서, 제2 전극층(15b)은 투명한 금속 산화물로 형성될 수 있으며, 일정한 수준 이상의 두께를 가질 수 있다. 순차적으로 적층된 제1 전극층(15a)과 제2 전극층(15b)은 제2 도전성 반도체층(13)에 오믹 접촉하는 전극층(15)일 수 있다.
상술한 바와 같이, 기판(1) 상에 순차적으로 적층된 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)은 발광 적층체(LD')를 구성할 수 있다.
도 13, 도 14a 내지 도 14j를 참조하면, 발광 적층체(LD') 상부에 복수의 개구부들을 포함한 마스크(미도시)를 배치한 후, 1차 식각 공정을 진행하여 나노 스케일 또는 마이크로 스케일 간격으로 상기 발광 적층체(LD')를 패터닝하여 복수 개의 발광 적층 패턴들(10)을 형성한다.
1차 식각 공정 시에, 마스크의 개구부들에 대응된 발광 적층체(LD')의 일 영역이 식각되어 제1 도전성 반도체층(11)의 일 영역(A)을 외부로 노출하는 홈부(HM)가 형성될 수 있다. 여기서, 홈부(HM)에 의해 외부로 노출되는 제1 도전성 반도체층(11)의 일 영역(A)은 GaAs 층(11a)의 표면일 수 있다.
홈부(HM)는 각 발광 적층 패턴(10)의 상부 면으로부터 수직 방향을 따라 제1 도전성 반도체층(11)의 일 영역(A)까지 움푹 파인 형상을 가질 수 있다. 여기서, 각 발광 적층 패턴(10)의 상부 면은 전극층(15)의 상부 면(15_1)일 수 있다. 본 발명의 일 실시예에 있어서, 전극층(15)의 상부 면(15_1)은 상기 전극층(15)의 최상층에 위치한 제2 전극층(15b)의 상부 면(15b_1)일 수 있다.
본 발명의 일 실시예에 있어서, 발광 적층 패턴들(10) 각각은 나노 스케일 혹은 마이크로 스케일의 크기를 가질 수 있다.
도 13, 도 14a 내지 도 14k를 참조하면, 발광 적층 패턴들(10)과 제1 도전성 반도체층(11)의 일 영역(A) 상에 절연 물질층(14')을 형성한다. 절연 물질층(14')은 상부 절연 물질층(14b), 측면 절연 물질층(14a), 및 하부 절연 물질층(14c)을 포함할 수 있다.
절연 물질층(14')으로 사용될 수 있는 물질은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택되는 어느 하나 이상을 포함할 수 있다.
도 13, 도 14a 내지 도 14l을 참조하면, 2차 식각 공정을 진행하여 절연 피막(14)을 형성한다.
2차 식각 공정으로, 각 발광 적층 패턴(10)의 측면을 덮는 측면 절연 물질층(14a)만을 포함한 절연 피막(14)이 최종적으로 형성될 수 있다. 2차 식각 공정으로, 제2 전극층(15b)의 상부 면(15b_1)이 외부로 노출될 수 있다. 이때, 절연 피막(14)의 상부 면(14_2)은 제2 전극층(15b)의 상부 면(15b_1)과 동일한 면 상에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 2차 식각 공정은 건식 식각법으로 수행될 수 있다.
또한, 2차 식각 공정을 통해 희생층(3)의 일부가 제거되어 상기 희생층(3)의 표면에 적어도 하나 이상의 요철 패턴(3')이 형성되고 제1 도전성 반도체층(11)의 외주면(11_2) 일부가 외부로 노출될 수 있다.
외부로 노출된 제1 도전성 반도체층(11)의 외주면(11_2) 일부는 절연 피막(14)의 외측면(14_3b)에 일치하며 상기 절연 피막(14)의 외측면(14_3b)에 연장될 수 있다. 절연 피막(14)에 커버되는 제1 도전성 반도체층(11)의 외주면(11_2) 나머지 부분은 절연 피막(14)의 내측면(14_3a)에 일치하며 상기 절연 피막(14)의 내측면(14_3a)에 접촉할 수 있다. 이에 따라, 절연 피막(14)에 커버되지 않는 제1 도전성 반도체층(11)의 외주면(11_2) 일부와 상기 절연 피막(14)에 커버되는 제1 도전성 반도체층(11)의 외주면(11_2) 나머지 부분은 서로 상이한 둘레를 가질 수 있다. 예를 들어, 제1 도전성 반도체층(11)의 외주면(11_2) 일부의 둘레가 제1 도전성 반도체층(11)의 외주면(11_2) 나머지 부분의 둘레보다 클 수 있다. 이로 인해, 절연 피막(14)에 커버되지 않고 외부로 노출된 제1 도전성 반도체층(11)의 직경(D2)이 절연 피막(14)에 커버되는 제1 도전성 반도체층(11)의 직경(D1)보다 클 수 있다.
요철 패턴(3')은 요철 하면(3_2), 요철 상면(3_1), 및 요철 측면(3_3)을 포함할 수 있다. 요철 상면(3_1)은 제1 도전성 반도체층(11)의 하부 면(11_1)에 접촉하는 면일 수 있다. 요철 하면(3_2)은 2차 식각 공정으로 인해 희생층(3)의 일부가 제거되어 외부로 노출된 면일 수 있다. 요철 측면(3_3)은 요철 상면(3_1) 및 요철 하면(3_2)과 수직하는 연결 면일 수 있다. 또한, 요철 측면(3_3)은 제1 도전성 반도체층(11)의 외주면(11_2) 일부에 연장될 수 있다.
2차 식각 공정으로 인해, 절연 물질층(14')과 희생층(3) 각각의 일부가 제거되어 제1 도전성 반도체층(11)의 외주면(11_2) 일부가 외부로 노출됨에 따라, 제1 도전성 반도체층(11)의 하부 면(11_1)이 절연 피막(14)의 하부 면(14_1)보다 기판(1)에 더 인접하게 위치할 수 있다. 또한, 절연 피막(14)의 하부 면(14_1)이 제1 도전성 반도체층(11)의 하부 면(11_1)보다 활성층(12)에 더 인접하게 위치할 수 있다. 절연 피막(14)의 하부 면(14_1)과 제1 도전성 반도체층(11)의 하부 면(11_1) 사이의 거리 차(d)는 약 100nm 이내일 수 있으나, 이에 한정되는 것은 아니다.
실시예에 따라, 2차 식각 공정 시 사용되는 식각 가스에 의해 제2 전극층(15b)은 그의 일부가 제거될 수 있으나, 상기 제2 전극층(15b)이 일정한 수준 이상의 두께를 갖기 때문에 그 하부에 배치된 제1 전극층(15a)을 충분히 커버할 수 있다. 이로 인하여, 제1 전극층(15a)은 2차 식각 공정 시 사용되는 식각 가스에 영향을 받지 않을 수 있다. 즉, 제2 전극층(15b)이 제1 전극층(15a) 상에 배치되어 상기 제1 전극층(15a)을 보호함에 따라, 식각 가스에 의한 제1 전극층(15a)의 손상이 방지될 수 있다.
2차 식각 공정을 수행하여 기판(1) 상에는 절연 피막(14)에 둘러싸인 발광 소자들(LD)이 형성될 수 있다.
도 13, 도 14a 내지 도 14m을 참조하면, 화학적 분리(Chemical lift-off; CLO) 방식을 이용하여 발광 소자들(LD)을 기판(1)으로부터 분리한다. 화학적 분리는 요철 패턴(3')을 포함한 희생층(3)을 제거하여 이루어질 수 있다.
상술한 제조 공정을 통해, 최종적으로 제조된 발광 소자들(LD) 각각은 제1 도전성 반도체층(11)의 하부 면(11_1)과 그의 외주면(11_2) 일부가 외부로 노출된 형태를 포함할 수 있다.
도 15은 본 발명의 일 실시예에 따른 발광 소자를 도시한 것으로 도 12a의 Ⅵ ~Ⅵ'선에 대응되는 단면도이다.
도 15의 발광 소자는 절연 피막의 하부 면이 제1 도전성 반도체층의 하부 면으로부터 하부 방향으로 돌출되어 있는 점을 제외하고는 도 13의 발광 소자와 실질적으로 유사하거나 동일할 수 있다.
이에, 도 15의 발광 소자와 관련하여 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 12a 및 도 15을 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는, 길이(L) 방향을 따라 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 전극층(15)이 순차적으로 적층된 발광 적층 패턴(10)을 포함할 수 있다. 또한, 발광 소자(LD)는 발광 적층 패턴(10)의 표면에 제공된 절연 피막(14)을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 절연 피막(14)은 제1 도전성 반도체층(11)의 외주면(11_2), 활성층(12)의 외주면, 제2 도전성 반도체층(13)의 외주면, 및 전극층(15)의 외주면 각각을 커버할 수 있다. 절연 피막(14)이 제1 도전성 반도체층(11)의 외주면(11_2)을 커버함에 따라, 제1 도전성 반도체층(11)의 외주면(11_2)은 절연 피막(14)의 내측면(14_3a)에 일치할 수 있다. 이에, 제1 도전성 반도체층(11)의 외주면(11_2) 둘레는 절연 피막(14)의 내측면(14_3a) 둘레와 동일할 수 있다. 본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 외주면(11_1) 둘레는 상기 제1 도전성 반도체층(11)의 하부 면(11_1)의 둘레와 동일할 수 있다. 따라서, 제1 도전성 반도체층(11)의 하부 면(11_1)의 직경은 발광 적층 패턴(10)의 직경(D)과 동일할 수 있다.
또한, 절연 피막(14)은 전극층(15)의 상부 면(15_1)과 제1 도전성 반도체층(11)의 하부 면(11_1)을 커버하지 않을 수 있다. 여기서, 전극층(15)의 상부 면(15_1)은 전극층(15)에 포함된 제2 전극층(15b)의 상부 면(15b_1)일 수 있다.
절연 피막(14)의 하부 면(14_1)은 발광 소자(LD)의 길이(L) 방향 상에서 제1 도전성 반도체층(11)의 하부 면(11_1)보다 하측 방향으로 돌출될 수 있다. 이에 따라, 절연 피막(14)의 하부 면(14_1)과 제1 도전성 반도체층(11)의 하부 면(11_1)이 상이한 면 상에 배치할 수 있다. 특히, 제1 도전성 반도체층(11)의 하부 면(11_1)은 절연 피막(14)의 하부 면(14_1)보다 활성층(12)에 더 인접하게 위치할 수 있다. 절연 피막(14)의 하부 면(14_1)과 제1 도전성 반도체층(11)의 하부 면(11_1)은 일정 간격(d)을 사이에 두고 발광 소자(LD)의 길이(L) 방향에 교차하는 수평 방향으로 평행할 수 있다.
도 16는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 16 있어서, 편의를 위하여 영상이 표시되는 표시 영역을 중심으로 상기 표시 장치의 구조를 간략하게 도시하였다. 다만, 실시예에 따라서 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부) 및/또는 복수의 신호 배선들이 상기 표시 장치에 더 배치될 수도 있다.
도 1a 및 도 16를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부(미도시), 및 화소들(PXL)과 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형 표시 장치와 액티브 매트릭스형 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
최근 해상도, 콘트라스트, 동작 속도의 관점에서 각 화소(PXL)마다 선택하여 점등하는 액티브 매트릭스형 표시 장치가 주류가 되고 있으나 본 발명이 이에 한정되는 것은 아니며 화소(PXL) 그룹별로 점등이 수행되는 패시브 매트릭스형 표시 장치 또한 발광 소자(LD)를 구동하기 위한 구성 요소들(일 예로, 제1 및 제2 전극 등)을 사용할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 장치의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 장치의 가장 자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 화소들(PXL) 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다.
화소들(PXL) 각각은 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 마이크로 스케일 혹은 나노 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
또한, 화소들(PXL) 각각은 복수의 서브 화소들을 포함할 수 있다. 일 예로, 각 화소(PXL)는 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함할 수 있다. 실시예에 따라, 제1, 제2 및 제3 서브 화소들(SP1, SP2, SP3)은 서로 다른 색상의 빛을 방출할 수 있다. 일 예로, 제1 서브 화소(SP1)는 적색의 광을 방출하는 적색 서브 화소일 수 있고, 제2 서브 화소(SP2)는 녹색의 광을 방출하는 녹색 서브 화소일 수 있으며, 제3 서브 화소(SP3)는 청색의 광을 방출하는 청색 서브 화소일 수 있다. 다만, 각 화소(PXL)를 구성하는 서브 화소들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각 서브 화소가 방출하는 광의 색상은 다양하게 변경될 수 있다. 또한, 도 16에서는 표시 영역(DA)에서 화소들(PXL)이 스트라이프 형태로 배열되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 표시 영역(DA)은 현재 공지된 다양한 화소 배열 형태를 가질 수 있다.
구동부는 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 각 화소(PXL)의 구동을 제어할 수 있다. 도 16에서는 설명의 편의를 위해 배선부가 생략되었다.
구동부는 스캔 라인을 통해 화소(PXL)들에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인을 통해 화소(PXL)들에 발광 제어 신호를 제공하는 발광 구동부, 및 데이터 라인을 통해 화소(PXL)들에 데이터 신호를 제공하는 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다. 타이밍 제어부는 스캔 구동부, 발광 구동부, 및 데이터 구동부를 제어할 수 있다.
도 17a 내지 도 17c는 도 16의 표시 장치의 단위 발광 영역을 다양한 실시예에 따라 나타낸 회로도들이다.
도 17a 내지 도 17c에 있어서, 제1 내지 제3 서브 화소 각각은 능동형 화소로 구성될 수 있다. 다만, 제1 내지 제3 서브 화소 각각의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 제1 내지 제3 서브 화소 각각은 현재 공지된 다양한 구조의 수동형 또는 능동형 표시 장치의 화소로 구성될 수도 있다.
또한, 도 17a 내지 도 17c에 있어서, 제1 내지 제3 서브 화소는 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 이하에서는, 편의를 위하여 제1 내지 제3 서브 화소 중 제1 서브 화소를 대표하여 설명하기로 한다.
우선, 도 1a, 도 16, 및 도 17a를 참조하면, 제1 서브 화소(SP1)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광부(EMA)와 상기 발광부(EMA)를 구동하기 위한 화소 구동 회로(144)를 포함할 수 있다.
실시예에 따라, 발광부(EAM)는 제1 구동 전원(VDD)과 제2 구동 전원(VSS) 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 여기서, 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위 차는 제1 서브 화소(SP1)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다. 발광 소자들(LD) 각각의 제1 전극(예컨대, 애노드 전극)은 화소 구동 회로(144)를 경유하여 제1 구동 전원(VDD)에 접속되고, 발광 소자들(LD) 각각의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속된다.
발광 소자들(LD) 각각은 화소 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 17a 내지 도 17c에 있어서, 발광 소자들(LD)이 제1 및 제2 구동 전원(VDD, VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 발광 소자들(LD) 중 일부는 제1 및 제2 구동 전원(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수 있다. 제1 및 제2 구동 전원(VDD, VSS) 중 하나는 교류 전압의 형태로 공급될 수 있다. 이 경우, 발광 소자들(LD)은 연결 방향이 동일한 그룹 별로 교번적으로 발광할 수 있다. 또는, 또 다른 실시예에서는, 제1 서브 화소(SP1)가 단일의 발광 소자(LD)만을 포함할 수도 있다.
본 발명의 일 실시예에 따르면, 화소 구동 회로(144)는 제1 및 제2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 구동 회로(144)의 구조가 도 17a에 도시된 실시예에 한정되지는 않는다.
제1 트랜지스터(T1; 스위칭 트랜지스터)의 제1 전극은 데이터 라인(Dj)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 여기서, 제1 트랜지스터(T1)의 제1 전극과 제2 전극은 서로 다른 전극으로, 예컨대 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 스캔 라인(Si)에 접속된다.
이와 같은 제1 트랜지스터(T1)는, 스캔 라인(Si)으로부터 제1 트랜지스터(T1)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 스캔신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제2 트랜지스터(T2; 구동 트랜지스터)의 제1 전극은 제1 구동 전원(VDD)에 접속되고, 제2 전극은 발광 소자(LD)들 각각의 제1 전극에 전기적으로 연결된다. 제2 트랜지스터(T2)의 게이트 전극은 제1 노드(N1)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 17a에서는 데이터 신호를 제1 서브 화소(SP1) 내부로 전달하기 위한 제1 트랜지스터(T1)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)들로 공급하기 위한 제2 트랜지스터(T2)를 포함한 비교적 단순한 구조의 화소 구동 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 화소 구동 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 구동 회로(144)는 제2 트랜지스터(T2)의 문턱전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자(LD)들의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 17a에서는 화소 구동 회로(144)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 구동 회로(144)에 포함되는 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
다음으로, 도 1a, 도 16, 및 도 17b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터들(T1, T2)은 N타입의 트랜지스터로 구현될 수 있다. 도 17b에 도시된 화소 구동 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 17a의 화소 구동 회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
본 발명의 일 실시예에 있어서, 화소 구동 회로(144)의 구성은 도 17a 및 도 17b에 도시된 실시예에 한정되지 않는다. 일 예로, 화소 구동 회로(144)는 도 17c에 도시된 실시예와 같이 구성될 수 있다.
도 1a, 도 16, 및 도 17c를 참조하면, 화소 구동 회로(144)는 제1 서브 화소(SP1)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 일 예로, 제1 서브 화소(SP1)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 제1 서브 화소(SP1)의 화소 구동 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
또한, 실시예에 따라, 화소 구동 회로(144)는 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 표시 영역(DA)의 i번째 행에 배치된 제1 서브 화소(SP1)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다.
또한, 실시예에 따라, 화소 구동 회로(144)는 제1 및 제2 구동 전원(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 화소 구동 회로(144)는 초기화 전원(Vint)에도 연결될 수 있다.
화소 구동 회로(144)는 제1 내지 제7 트랜지스터(T1 ~ T7)와 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 일 예로, 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속되고, 다른 일 전극, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)들의 일측 단부에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여, 발광 소자(LD)들을 경유하여 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 제1 서브 화소(SP1)에 연결된 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 기 제2 트랜지스터(T2)의 게이트 전극은 제1 서브 화소(SP1)에 연결된 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 주사 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)을 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 연결한다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 스캔 라인(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자(LD)들의 일 단부 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 발광 소자(LD)들의 일 단부와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 일 예로 i+1번째 스캔 라인(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)들의 일 단부로 공급한다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
편의를 위하여, 도 17c에서는 제1 내지 제7 트랜지스터(T1 ~ T7) 모두를 P타입의 트랜지스터로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소 구동 회로(144)에 포함되는 제1 내지 제7 트랜지스터들(T1 ~ T7) 중 적어도 하나가 N타입의 트랜지스터로 변경되거나 상기 제1 내지 제7 트랜지스터(T1 ~ T7) 전부가 N타입의 트랜지스터로 변경될 수도 있다.
도 18은 도 16에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이고, 도 19는 도 18의 Ⅶ ~ Ⅶ'선에 따른 단면도이고, 도 20은 도 19의 EA1 영역을 개략적으로 확대한 단면도이며, 도 21은 도 20의 EA2 영역을 개략적으로 확대한 단면도이다.
도 18에 있어서, 편의를 위하여 각각의 서브 화소 내에 제공된 복수의 발광 소자들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 발광 소자들의 배열이 이에 한정되지는 않는다. 예를 들어, 상기 발광 소자들 중 적어도 일부는 상기 수평 방향과 교차하는 방향으로 정렬될 수도 있다.
또한, 도 18에 있어서, 편의를 위하여 상기 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다.
이에 더하여, 도 18 내지 도 21에서는 각각의 전극을 단일의 전극층으로만 도시하는 등 상기 하나의 화소의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1a, 도 16, 도 18 내지 도 21를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소(PXL)들이 제공된 기판(SUB)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상에 제공된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 서브 화소(SP1)는 적색 서브 화소이고, 상기 제2 서브 화소(SP2)는 녹색 서브 화소이며, 상기 제3 서브 화소(SP3)는 청색 서브 화소일 수 있다.
제1 내지 제3 서브 화소(SP1 ~ SP3) 각각은 광을 방출하는 발광 영역(EMA)과 발광 영역(EMA)의 주변에 위치하는 주변 영역(PPA)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 내지 제3 서브 화소(SP1 ~ SP3) 각각의 화소 영역은 해당 서브 화소의 발광 영역(EMA)과 주변 영역(PPA)을 포함할 수 있다.
제1 내지 제3 서브 화소(SP1 ~ SP3) 각각의 화소 영역에는 기판(SUB), 화소 회로부(PCL), 및 표시 소자층(DPL)이 제공될 수 있다.
제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 화소 회로부(PCL)는 기판(SUB) 상에 배치된 버퍼층(BFL)과, 상기 버퍼층(BFL) 상에 배치된 제1 및 제2 트랜지스터(T1, T2)와, 구동 전압 배선(DVL)을 포함할 수 있다. 또한, 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 화소 회로부(PCL)는 제1 및 제2 트랜지스터(T1, T2)와 구동 전압 배선(DVL) 상에 제공된 보호층(PSV)을 더 포함할 수 있다.
기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
버퍼층(BFL)은 기판(SUB) 상에 제공되며, 제1 및 제2 트랜지스터(T1, T2)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
제1 트랜지스터(T1)는 대응하는 서브 화소의 표시 소자층(DPL)에 구비된 발광 소자들(LD) 중 일부에 전기적으로 연결되어 발광 소자들(LD)을 구동하는 구동 트랜지스터이고, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)를 스위칭하는 스위칭 트랜지스터일 수 있다.
제1 및 제2 트랜지스터(T1, T2) 각각은 반도체층(SCL), 게이트 전극(GE), 소스 및 드레인 전극(SE, DE)을 포함할 수 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 반도체층(SCL)은 소스 전극(SE)에 접촉되는 소스 영역과 드레인 전극(DE)에 접촉되는 드레인 영역을 포함할 수 있다. 소스 영역과 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다.
반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 반도체층(SCL) 상에 제공될 수 있다.
소스 전극(SE)과 드레인 전극(DE) 각각은 층간 절연층(ILD)과 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 반도체층(SCL)의 소스 영역 및 드레인 영역에 접촉될 수 있다.
구동 전압 배선(DVL)은 층간 절연층(ILD) 상에 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 화소 회로부(PCL) 내에 포함된 절연층 중 어느 하나의 절연층 상에 제공될 수 있다. 구동 전압 배선(DVL)에는 제2 구동 전원(도 17a의 VSS 참고)이 인가될 수 있다.
보호층(PSV)은 제1 트랜지스터(T1)의 드레인 전극(DE)의 일부를 노출하는 제1 컨택 홀(CH1)과 구동 전압 배선(DVL)의 일부를 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 표시 소자층(DPL)은 보호층(PSV) 상에 제공된 격벽(PW), 제1 및 제2 전극(REL1, REL2)과, 제1 및 제2 연결 배선(CNL1, CNL2)과, 복수의 발광 소자들(LD)과, 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
격벽(PW)은 제1 내지 제3 서브 화소(SP1 ~ SP3) 각각의 발광 영역(EMA) 내의 보호층(PSV) 상에 제공될 수 있다. 도면에 직접 도시하지 않았으나, 격벽(PW)과 동일한 물질로 구성된 화소 정의막(또는 댐부)이 인접한 서브 화소들 사이의 주변 영역(PPA)에 형성 및/또는 제공되어 각 서브 화소의 발광 영역(EMA)을 정의할 수 있다.
격벽(PW)은 보호층(PSV) 상에서 인접하게 배치된 격벽(PW)과 일정 간격 이격될 수 있다. 인접한 두 개의 격벽(PW)은 하나의 발광 소자(LD)의 길이(L) 이상으로 보호층(PSV) 상에서 이격될 수 있다. 격벽(PW)은, 도 19에 도시된 바와 같이 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반원, 반타원 등의 단면을 가지는 곡면을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 격벽(PW)은 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 사다리꼴의 단면을 가질 수도 있다. 단면 상에서 볼 때, 격벽(PW)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다. 인접한 두 개의 격벽(PW)은 보호층(PSV) 상의 동일한 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다.
발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 예를 들면 나노 또는 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다.
발광 소자들(LD) 각각은 각 발광 소자(LD)의 길이(L) 방향을 따라 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)이 순차적으로 적층된 발광 적층 패턴(10)을 포함할 수 있다.
발광 소자들(LD) 각각은 길이(L) 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 본 발명의 일 실시예에 있어서, 각 발광 소자(LD)의 제1 단부(EP1)에는 제1 도전성 반도체층(11)이 배치될 수 있고, 그의 제2 단부(EP2)에는 전극층(15)이 배치될 수 있다. 이때, 각 발광 소자(LD)는 상기 발광 소자(LD)의 양 단부(EP1, EP2)에 위치하며 외부로 노출된 제1 도전성 반도체층(11)의 하부 면(11_1)과 전극층(15)의 상부 면(15_1)을 포함할 수 있다.
각 발광 소자(LD)는 각 발광 적층 패턴(10)의 표면에 제공된 절연 피막(14)을 더 포함할 수 있다. 절연 피막(14)은 적어도 활성층(12)의 외주면을 둘러싸도록 각 발광 적층 패턴(10)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전성 반도체층들(11, 13)의 일 영역과 전극층(15)의 외주면을 더 둘러쌀 수 있다.
절연 피막(14)은 길이(L) 방향 상에서 발광 소자(LD)의 양 단부(EP1, EP2)에 위치한 제1 및 제2 도전성 반도체층들(11, 13) 중 제1 도전성 반도체층(11)의 일부를 커버하지 않고 외부로 노출할 수 있다. 절연 피막(14)은 발광 소자(LD)의 길이(L) 방향에 교차하는 일 방향으로 제1 도전성 반도체층(11)의 하부 면(11_1)과 평행한 하부 면(14_1), 길이(L) 방향 상에서 상기 하부 면(14_1)과 마주보는 상부 면(14_2), 및 길이(L) 방향으로 발광 적층 패턴(10)의 표면 일부를 덮는 측면(14_3)을 포함한다. 절연 피막(14)의 하부 면(14_1), 절연 피막(14)의 상부 면(14_2), 및 절연 피막(14)의 측면(14_3)은 서로 연결되며 연속할 수 있다. 절연 피막(14)은 내측면(14_3a) 및 외측면(14_3b)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 절연 피막(14)은 전극층(15)의 외주면을 전체적으로 감쌀 수 있다. 이러한 경우, 절연 피막(14)의 상부 면(14_2)과 전극층(15)의 상부 면(15_1)은 동일한 면 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 절연 피막(14)은 발광 소자(LD)의 일측 단부(일 예로, 원 기둥의 하부)에 위치한 제1 도전성 반도체층(11)의 하부 면(11_1)과 상기 제1 도전성 반도체층(11)의 외주면(11_2) 일부를 커버하지 않는다. 절연 피막(14)에 의해 커버되지 않는 제1 도전성 반도체층(11)의 하부 면(11_1)과 외주면(11_2) 일부는 외부로 노출될 수 있다. 제1 도전성 반도체층(11)의 외주면(11_2) 일부를 제외한 외주면(11_2) 나머지 부분은 절연 피막(14)에 커버될 수 있다.
절연 피막(14)에 커버되지 않는 제1 도전성 반도체층(11)의 외주면(11_2) 일부는 절연 피막(14)의 외측면(14_3b)에 일치하고, 절연 피막(14)에 커버되는 제1 도전성 반도체층(11)의 외주면(11_2) 나머지 부분은 절연 피막(14)의 내측면(14_3a)에 일치할 수 있다.
발광 소자들(LD) 상에 각각 발광 소자들(LD) 각각의 상면 일부를 커버하는 제2 절연층(INS2)이 제공될 수 있다. 발광 소자들(LD) 각각과 보호층(PSV) 사이에는 제1 절연층(INS1)이 제공될 수 있다.
제1 연결 배선(CNL1)은 상기 제1 내지 제3 서브 화소(SP1 ~ SP3) 각각에서 제1 방향(DR1)으로 연장될 수 있다. 제1 연결 배선(CNL1)은 제1 내지 제3 서브 화소(SP1 ~ SP3) 각각을 독립적으로 구동하기 위해 대응하는 하나의 서브 화소 내에만 제공될 수 있다.
제2 연결 배선(CNL2)은 제1 연결 배선(CNL1)의 연장 방향과 평행하게 연장될 수 있다. 제2 연결 배선(CNL2)은 제1 내지 제3 서브 화소들(SP ~ SP3)에 공통으로 제공될 수 있다. 이에 따라, 제1 내지 제3 서브 화소(SP1 ~ SP3)은 상기 제2 연결 배선(CNL2)에 공통으로 연결될 수 있다.
제1 및 제2 전극(REL1, REL2) 각각은 제1 내지 제3 서브 화소(SP1 ~ SP3) 각각의 발광 영역(EMA)에 제공되며 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다. 제1 및 제2 전극(REL1, REL2)은 동일한 평면 상에 제공되며 일정 간격 이격될 수 있다.
제1 전극(REL1)은 제1 방향(DR1)으로 연장된 제1 연결 배선(CNL1)으로부터 제2 방향(DR2)을 따라 분기된 제1-1 전극(REL1_1)과 제1-2 전극(REL1_2)을 포함할 수 있다. 제1-1 전극(REL1_1)과, 제1-2 전극(REL1_2)과, 제1 연결 배선(CNL1)은 일체로 제공되어 전기적 및/또는 물리적으로 서로 연결될 수 있다.
제2 전극(REL2)은 제2 방향(DR2)을 따라 연장되며 제2 연결 배선(CNL2)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제2 전극(REL2)은 제2 연결 배선(CNL2)으로부터 제2 방향(DR2)을 따라 분기될 수 있다. 이에 따라, 제2 전극(REL2)과 제2 연결 배선(CNL2)은 일체로 제공되어, 전기적 및/또는 물리적으로 서로 연결될 수 있다.
제1 및 제2 전극(REL1, REL2) 각각은 제1 내지 제3 서브 화소(SP1 ~ SP3) 각각의 발광 영역(EMA) 내에 발광 소자들(LD)을 정렬하기 위한 정렬 전극으로 기능할 수 있다.
제1 내지 제3 서브 화소(SP1 ~ SP3) 각각의 발광 영역(EMA) 내에 발광 소자들(LD)이 정렬되기 전, 제1 전극(REL)에는 제1 연결 배선(CNL1)을 통해 제1 정렬 전압이 인가되고, 제2 전극(REL2)에는 제2 연결 배선(CNL2)을 통해 제2 정렬 전압이 인가될 수 있다. 제1 정렬 전압과 제2 정렬 전압은 서로 상이한 전압 레벨을 가질 수 있다. 제1 전극(REL1)과 제2 전극(REL2) 각각에 서로 상이한 전압 레벨을 갖는 소정의 정렬 전압이 인가됨에 따라 제1 전극(REL1)과 제2 전극(REL2) 사이에 전계가 형성될 수 있다. 전계에 의해 제1 전극(REL1)과 제2 전극(REL2) 사이의 보호층(PSV) 상에 발광 소자들(LD)이 정렬될 수 있다.
평면 상에서 볼 때, 제2 전극(REL2)은 제1-1 전극(REL1_1)과 제1-2 전극(REL1_2) 사이에 제공되고, 제1-1 및 제1-2 전극(REL1_1, REL1_2)과 일정 간격 이격될 수 있다. 제1-1 전극(REL1_1)과, 제1-2 전극(REL1_2)과, 제2 전극(REL2)은 보호층(PSV) 상에서 서로 교번하여 배치될 수 있다.
제1 내지 제3 서브 화소(SP1 ~ SP3) 각각의 발광 영역(EMA) 내에 발광 소자들(LD)이 정렬된 후, 제1 및 제2 전극(REL1, REL2) 각각은 발광 소자들(LD)을 구동하기 위한 구동 전극으로 기능할 수 있다.
제1 및 제2 전극(REL1, REL2)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 출사되는 광을 표시 장치의 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되도록 일정한 반사율을 갖는 재료로 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제2 전극(REL1, REL2)과, 제1 연결 배선(CNL1)과, 제2 연결 배선(CNL2)은 동일한 층에 제공되며, 동일한 물질로 구성될 수 있다.
제1 및 제2 전극(REL1, REL2)과, 제1 연결 배선(CNL1)과, 제2 연결 배선(CNL2)은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다.
제1 및 제2 전극(REL1, REL2)과, 제1 연결 배선(CNL1)과, 제2 연결 배선(CNL2)의 재료는 상술한 재료들에 한정되는 것은 아니다.
또한, 제1 및 제2 전극(REL1, REL2)과, 제1 연결 배선(CNL1)과, 제2 연결 배선(CNL2)은 단일막으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
제1 및 제2 전극(REL1, REL2)과, 제1 연결 배선(CNL1)과, 제2 연결 배선(CNL2) 각각은 발광 소자들(LD) 각각의 양 단부(EP1, EP2)로 신호를 전달할 때 신호 지연에 의한 전압 강하를 최소화하기 위해 다중막으로 형성될 수 있다.
제1 및 제2 전극(REL1, REL2)은 격벽(PW)의 형상에 대응되는 형상을 갖기 때문에, 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 출사된 광은 제1 및 제2 전극(REL1, REL2)에 의해 반사되어 표시 장치의 정면 방향으로 더욱 진행될 수 있다. 따라서, 발광 소자들(LD) 각각에서 출사된 광의 효율이 향상될 수 있다.
본 발명의 일 실시예에 있어서, 격벽(PW)과, 제1 및 제2 전극(REL1, REL2)은 발광 소자들(LD) 각각에서 출사된 광을 표시 장치의 정면 방향으로 진행되게 하여 발광 소자들(LD)의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 및 제2 전극(REL1, REL2) 중 어느 하나의 전극은 애노드 전극일 수 있으며, 나머지 하나의 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(REL1)이 애노드 전극이고, 제2 전극(REL2)이 캐소드 전극일 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD)은 제1-1 전극(REL1_1)과 제2 전극(REL2) 사이에 정렬된 복수의 제1 발광 소자들(LD1) 및 제2 전극(REL2)과 제1-2 전극(REL1_2) 사이에 정렬된 복수의 제2 발광 소자들(LD2)로 구분될 수 있다.
본 발명의 일 실시예에 있어서, 제1 연결 배선(CNL1)은 보호층(PSV)의 제1 컨택 홀(CH1)을 통해 제1 트랜지스터(T1)의 드레인 전극(DE)에 전기적으로 연결될 수 있다. 제1 연결 배선(CNL1)은 제1 전극(REL1)과 일체로 제공되므로, 상기 제1 연결 배선(CNL1)으로 인가된 제1 트랜지스터(T1)의 신호는 제1 전극(REL1)으로 전달될 수 있다.
제1 전극(REL1)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부에 인접하게 배치되고, 제1 컨택 전극(CNE1)을 통해 발광 소자들(LD) 각각에 전기적으로 연결될 수 있다. 이에 따라, 제1 전극(REL1)으로 인가된 제1 트랜지스터(T1)의 신호가 제1 컨택 전극(CNE1)을 통해 발광 소자들(LD) 각각으로 전달될 수 있다.
본 발명의 일 실시예에 있어서, 제2 연결 배선(CNL2)은 보호층(PSV)의 제2 컨택 홀(CH2)을 통해 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다. 제2 연결 배선(CNL2)은 제2 전극(REL2)과 일체로 제공되므로, 상기 제2 연결 배선(CNL2)으로 인가된 구동 전압 배선(DVL)의 제2 구동 전원(VSS)이 제2 전극(REL2)으로 전달될 수 있다.
제2 전극(REL2)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부에 인접하게 배치되고, 제2 컨택 전극(CNE2)을 통해 발광 소자들(LD) 각각에 전기적으로 연결될 수 있다. 이에 따라, 제2 전극(REL2)으로 인가된 제2 구동 전원(VSS)이 발광 소자들(LD) 각각으로 전달될 수 있다.
제1 전극(REL1) 상에는, 제1 전극(REL1)과 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부를 전기적 및/또는 물리적으로 안정되게 연결하는 제1 컨택 전극(CNE1)이 제공될 수 있다. 제1 컨택 전극(CNE1)은 발광 소자들(LD) 각각으로부터 출사되어 제1 전극(REL1)에 의해 표시 장치의 정면 방향으로 반사된 광이 손실 없이 상기 정면 방향으로 진행할 수 있도록 투명한 도전성 재료로 구성될 수 있다.
제1 컨택 전극(CNE1)은 평면 상에서 볼 때 제1 전극(REL1)을 커버하며 제1 전극(REL1)에 중첩될 수 있다. 또한, 제1 컨택 전극(CNE1)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부에 부분적으로 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 제1 컨택 전극(CNE1)은 제1-1 전극(REL1_1) 상에 제공된 제1-1 컨택 전극(CNE1_1) 및 제1-2 전극(REL1_2) 상에 제공된 제1-2 컨택 전극(CNE1_2)을 포함할 수 있다.
제1 컨택 전극(CNE1) 상에는 제1 컨택 전극(CNE1)을 커버하는 제3 절연층(INS3)이 제공될 수 있다. 제3 절연층(INS3)은 제1 컨택 전극(CNE1)을 외부로 노출되지 않게 하여 제1 컨택 전극(CNE1)의 부식을 방지할 수 있다.
제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제3 절연층(INS3)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제3 절연층(INS3)은 다중층으로 이루어질 수도 있다. 제3 절연층(INS3)이 다중층으로 이루어진 경우, 제3 절연층(INS3)은 복수의 무기 절연막 또는 복수의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 예를 들어, 제3 절연층(INS3)은 제1 무기 절연막, 유기 절연막, 및 제2 무기 절연막이 순차적으로 적층된 구조를 가질 수 있다.
제2 전극(REL2) 상에는 제2 컨택 전극(CNE2)이 제공될 수 있다. 제2 컨택 전극(CNE2)은 평면 상에서 볼 때 제2 전극(REL2)을 커버하며 제2 전극(REL2)에 중첩될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제1 발광 소자들(LD1) 각각의 제2 단부(EP2) 및 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)에 각각 중첩될 수 있다. 제2 컨택 전극(CNE2)은 제1 컨택 전극(CNE1)과 동일한 물질로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 컨택 전극(CNE2) 상에는 제2 컨택 전극(CNE2)을 커버하는 제4 절연층(INS4)이 제공될 수 있다. 제4 절연층(INS4)은 제2 컨택 전극(CNE2)을 외부로 노출되지 않도록 하여 제2 컨택 전극(CNE2)의 부식을 방지할 수 있다. 제4 절연층(INS4)은 무기 절연막 또는 유기 절연막 중 어느 하나의 절연막으로 구성될 수 있다.
제4 절연층(INS4) 상에는 오버 코트층(OC)이 제공될 수 있다. 오버 코트층(OC)은 그 하부에 배치된 격벽(PW), 제1 및 제2 전극들(REL1, REL2), 제1 및 제2 컨택 전극들(CNE1, CNE2) 등에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다. 오버 코트층(OC)은 발광 소자들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다. 실시예에 따라, 오버 코트층(OC)이 생략될 수 있다.
발광 소자들(LD) 각각의 양 단부(EP1, EP2)에는 제1 전극(REL1)과 제2 전극(REL2)을 통해 소정의 전압이 인가될 수 있다. 이에 따라, 발광 소자들(LD) 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자들(LD) 각각은 광을 방출할 수 있다. 여기서, 활성층(12)은 400nm 내지 900nm 파장대의 광을 방출할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 있어서, 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 제1 단부(EP1)의 일부가 외부로 노출될 수 있다. 구체적으로, 발광 소자들(LD) 각각의 제1 단부(EP1)에 배치된 제1 도전성 반도체층(11)의 외주면(11_2) 일부 및 그의 하부 면(11_1)이 절연 피막(14)에 커버되지 않아, 상기 제1 도전성 반도체층(11)의 하부 면(11_1)과 그의 외주면(11_2) 일부가 노출될 수 있다. 여기서, 제1 도전성 반도체층(11)의 하부 면(11_1)과 그의 외주면(11_2) 일부는 서로 연결되며 연속되는 면일 수 있다. 특히, 제1 도전성 반도체층(11)의 외주면(11_2) 일부는 절연 피막(14)의 외측면(14_3b)에 일치하고 절연 피막(14)에 커버되는 제1 도전성 반도체층(11)의 외주면(11_2) 나머지 부분은 절연 피막(14)의 내측면(14_3a)에 일치할 수 있다. 이에 따라, 제1 도전성 반도체층(11)의 외주면(11_2) 일부의 둘레가 제1 도전성 반도체층(11)의 외주면(11_2) 나머지 부분의 둘레보다 커지게 되고, 제1 도전성 반도체층(11)은 절연 피막(14)의 커버 유무에 따라 상이한 직경을 갖는 형태로 구현될 수 있다.
발광 소자들(LD) 각각의 제1 도전성 반도체층(11)의 하부 면(11_1)과 그의 외주면(11_2) 일부가 노출될 경우, 제1 도전성 반도체층(11)의 노출 면적이 증가할 수 있다. 제1 도전성 반도체층(11)의 노출 면적이 증가하면, 각 발광 소자(LD)의 제1 도전성 반도체층(11)과 제1 컨택 전극(CNE1)의 유효 컨택 면적이 더욱 확보될 수 있다.
일 예로, 도 20 및 도 21에 도시된 바와 같이, 제1 도전성 반도체층(11)의 하부 면(11_1)과 함께 제1 도전성 반도체층(11)의 외주면(11_2) 일부가 노출되므로, 상기 제1 도전성 반도체층(11)의 외주면(11_2) 일부에도 제1 컨택 전극(CNE1)이 접촉되어 제1 도전성 반도체층(11)과 제1 컨택 전극(CNE1)의 유효 컨택 면적이 추가로 확보될 수 있다.
각 발광 소자(LD)의 유효 컨택 면적의 확보는 해당 발광 소자(LD)의 컨택 불량을 최소화할 수 있으며, 제1 도전성 반도체층(11)의 컨택 저항을 줄일 수 있다. 이로 인하여, 각 발광 소자(LD)의 소자 특성이 향상되어 각 발광 소자(LD)에서 방출되는 광의 출광 효율이 향상될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
LD: 발광 소자 10: 발광 적층 패턴
11: 제1 도전성 반도체층 12: 활성층
13: 제2 도전성 반도체층 14: 절연 피막
15: 전극층 15a, 15b: 제1 및 제2 전극층
1, SUB: 기판 LD': 발광 적층체
11: 제1 도전성 반도체층 12: 활성층
13: 제2 도전성 반도체층 14: 절연 피막
15: 전극층 15a, 15b: 제1 및 제2 전극층
1, SUB: 기판 LD': 발광 적층체
Claims (20)
- 제1 반도체층;
상기 제1 반도체층의 일 면 상에 배치된 활성층;
상기 활성층 상에 배치된 제2 반도체층;
상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 각각의 외주면을 둘러싸는 절연 피막; 및
상기 제2 반도체층 상에 배치된 전극층을 포함하고,
상기 제1 반도체층은 그 외주면이 상기 절연 피막에 커버되는 제1 영역 및 상기 절연 피막에 커버되지 않는 제2 영역을 포함하고,
상기 제1 영역에서의 상기 제1 반도체층의 외주면 둘레와 상기 제2 영역에서의 상기 제1 반도체층의 외주면 둘레는 서로 상이하고,
상기 절연 피막은 서로 마주보는 하단과 상단을 포함하고, 상기 상단은 상기 전극층의 최상면과 동일한 면에 위치하고,
상기 전극층의 외주면은 상기 절연 피막의 내측면에 일치한 발광 소자. - 제1 항에 있어서,
상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 및 상기 전극층은 순차적으로 적층되어 발광 적층 패턴을 구성하고,
상기 절연 피막은 상기 발광 적층 패턴의 표면에 대응하는 내측면과 상기 내측면에 마주보며 상기 발광 적층 패턴의 표면에 대응하지 않는 외측면을 포함하며,
상기 제1 영역에서의 상기 제1 반도체층의 외주면은 상기 절연 피막의 내측면에 일치하고, 상기 제2 영역에서의 상기 제1 반도체층의 외주면은 상기 절연 피막의 외측면에 일치한 발광 소자. - 제2 항에 있어서,
상기 제2 영역에서의 상기 제1 반도체층의 외주면 둘레는 상기 제1 영역에서의 상기 제1 반도체층의 외주면 둘레보다 큰 발광 소자. - 제3 항에 있어서,
상기 제1 반도체층의 일 면에 마주보며 상기 활성층이 제공되지 않는 상기 제1 반도체층의 타면은 상기 절연 피막의 하단으로부터 하부 방향을 향하여 돌출되어 외부로 노출되고,
상기 절연 피막의 하단은 상기 제1 반도체층의 타면보다 상기 활성층에 인접한 발광 소자. - 삭제
- 삭제
- 제4 항에 있어서,
상기 제1 반도체층은 적어도 하나의 n형 반도체층을 포함하고, 상기 제2 반도체층은 적어도 하나의 p형 반도체층을 포함하는 발광 소자. - 제7 항에 있어서,
상기 전극층은 상기 제2 반도체 상에 배치된 제1 전극층 및 상기 제1 전극층 상에 배치된 제2 전극층을 포함하고,
상기 제1 전극층과 상기 제2 전극층은 서로 상이한 물질을 포함하는 발광 소자. - 제8 항에 있어서,
상기 제1 전극층은 투명한 금속 산화물을 포함하고, 상기 제2 전극층은 크롬(Cr), 알루미늄(Al), 티타늄(Ti), 또는 니켈(Ni) 중 어느 하나를 포함하는 발광 소자. - 제8 항에 있어서,
상기 제1 전극층은 Be가 확산된 오믹층을 포함하고, 상기 제2 전극층은 투명한 금속 산화물을 포함하는 발광 소자. - 제8 항에 있어서,
상기 활성층은 400nm 내지 900nm의 파장을 갖는 광을 방출하며, GaInP, AlGaInP, GaAs, AlGaAs, InP, InAs 중 적어도 하나를 포함하는 발광 소자. - 기판을 제공하는 단계;
상기 기판 상에 희생층을 형성하는 단계;
상기 희생층 상에 제1 반도체층, 활성층, 제2 반도체층, 및 전극층이 순차적으로 적층된 발광 적층체를 형성하는 단계;
상기 발광 적층체를 마이크로 스케일 혹은 나노 스케일의 크기를 갖도록 수직 방향으로 식각하여 발광 적층 패턴을 형성하고, 상기 제1 반도체층의 일 영역을 외부로 노출하는 단계;
상기 발광 적층 패턴의 표면 및 상기 외부로 노출된 제1 반도체층의 일 영역 상에 절연 물질층을 형성하고, 상기 절연 물질층을 수직 방향으로 식각하여 상기 발광 적층 패턴의 표면을 둘러싸는 절연 피막을 형성하는 단계; 및
상기 절연 피막에 둘러싸인 상기 발광 적층 패턴을 상기 기판으로부터 분리하여 적어도 하나의 발광 소자를 형성하는 단계를 포함하고,
상기 절연 피막을 형성하는 단계에서, 상기 희생층의 일부가 식각되어 상기 제1 반도체층의 외주면 일부가 외부로 노출되고, 상기 전극층의 상면이 노출되며,
상기 절연 피막은 서로 마주보는 하단과 상단을 포함하고, 상기 상단은 상기 전극층의 최상면과 동일한 면에 위치하고,
상기 전극층의 외주면은 상기 절연 피막의 내측면에 일치하는 발광 소자의 제조 방법. - 제12 항에 있어서,
상기 제1 반도체층은 그 외주면이 상기 절연 피막에 커버되는 제1 영역 및 상기 절연 피막에 커버되지 않는 제2 영역을 포함하고,
상기 제1 영역에서의 상기 제1 반도체층의 외주면 둘레와 상기 제2 영역에서의 상기 제1 반도체층의 외주면 둘레는 서로 상이한 발광 소자의 제조 방법. - 제13 항에 있어서,
상기 절연 피막은 상기 발광 적층 패턴의 표면에 대응하는 내측면과 상기 내측면에 마주보며 상기 발광 적층 패턴의 표면에 대응하지 않는 외측면을 포함하고,
상기 제1 영역에서의 상기 제1 반도체층의 외주면은 상기 절연 피막의 내측면에 일치하고, 상기 제2 영역에서의 상기 제1 반도체층의 외주면은 상기 절연 피막의 외측면에 일치한 발광 소자의 제조 방법. - 제14 항에 있어서,
상기 발광 적층체를 형성하는 단계는,
상기 희생층 상에 상기 제1 반도체층을 형성하는 단계;
상기 제1 반도체층 상에 상기 활성층을 형성하는 단계;
상기 활성층 상에 상기 제2 반도체층을 형성하는 단계; 및
상기 제2 반도체층 상에 상기 전극층을 형성하는 단계를 포함하는 발광 소자의 제조 방법. - 제15 항에 있어서,
상기 제1 반도체층은 적어도 하나의 n형 반도체층을 포함하고, 상기 제2 반도체층은 적어도 하나의 p형 반도체층을 포함하는 발광 소자의 제조 방법. - 제16 항에 있어서,
상기 전극층을 형성하는 단계는,
상기 제2 반도체층 상에 제1 전극층을 형성하는 단계; 및
상기 제1 전극층 상에 상기 제1 전극층과 상이한 물질을 포함하는 제2 전극층을 형성하는 단계를 포함하는 발광 소자의 제조 방법. - 제17 항에 있어서,
상기 발광 적층 패턴을 상기 기판으로부터 분리하여 적어도 하나의 발광 소자를 형성하는 단계 이후에, 상기 제2 전극층을 식각하여 상기 제1 전극층의 일 면을 노출하는 단계를 더 포함하는 발광 소자의 제조 방법. - 제17 항에 있어서,
상기 활성층은 400nm 내지 900nm의 파장을 갖는 광을 방출하며, GaInP, AlGaInP, GaAs, AlGaAs, InP, InAs 중 적어도 하나를 포함하는 발광 소자의 제조 방법. - 표시 영역 및 비표시 영역을 포함한 기판; 및
상기 기판의 표시 영역에 제공되며, 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고,
각 서브 화소는, 적어도 하나의 트랜지스터를 포함한 화소 회로부 및 광을 출사하는 단위 발광 영역을 구비한 표시 소자층을 포함하고,
상기 표시 소자층은, 상기 기판 상에 제공되며, 광을 출사하는 적어도 하나의 발광 소자와, 상기 발광 소자를 사이에 두고 일정 간격으로 이격된 제1 및 제2 전극과, 상기 제1 전극과 상기 발광 소자의 제1 단부를 전기적으로 연결하는 제1 컨택 전극 및 상기 제2 전극과 상기 발광 소자의 제2 단부를 전기적으로 연결하는 제2 컨택 전극을 포함하고,
상기 발광 소자는,
제1 반도체층;
상기 제1 반도체층의 일 면 상에 배치된 활성층;
상기 활성층 상에 배치된 제2 반도체층;
상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 각각의 외주면을 둘러싸는 절연 피막; 및
상기 제2 반도체층 상에 배치된 전극층을 포함하고,
상기 제1 반도체층은 그 외주면이 상기 절연 피막에 커버되는 제1 영역 및 상기 절연 피막에 커버되지 않는 제2 영역을 포함하고,
상기 제1 영역에서의 상기 제1 반도체층의 외주면 둘레와 상기 제2 영역에서의 상기 제1 반도체층의 외주면 둘레는 서로 상이하고,
상기 절연 피막은 서로 마주보는 하단과 상단을 포함하고, 상기 상단은 상기 전극층의 최상면과 동일한 면에 위치하고,
상기 전극층의 외주면은 상기 절연 피막의 내측면에 일치한 표시 장치.
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Legal Events
| Date | Code | Title | Description |
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| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20180907 |
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| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20210901 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20180907 Comment text: Patent Application |
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| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20230217 Patent event code: PE09021S01D |
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| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20230825 |
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| A107 | Divisional application of patent | ||
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| PA0107 | Divisional application |
Comment text: Divisional Application of Patent Patent event date: 20231128 Patent event code: PA01071R01D |
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Comment text: Registration of Establishment Patent event date: 20231128 Patent event code: PR07011E01D |
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| PG1601 | Publication of registration |