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KR102606009B1 - 캐시 버퍼 및 이를 포함하는 반도체 메모리 장치 - Google Patents

캐시 버퍼 및 이를 포함하는 반도체 메모리 장치 Download PDF

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KR102606009B1
KR102606009B1 KR1020180095753A KR20180095753A KR102606009B1 KR 102606009 B1 KR102606009 B1 KR 102606009B1 KR 1020180095753 A KR1020180095753 A KR 1020180095753A KR 20180095753 A KR20180095753 A KR 20180095753A KR 102606009 B1 KR102606009 B1 KR 102606009B1
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cache
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이강열
채경민
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에스케이하이닉스 주식회사
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Abstract

캐시 버퍼는 페이지 버퍼와 연결된다. 상기 캐시 버퍼는: 메모리 셀 어레이의 제1 영역에 대응하는 제1 캐시 그룹; 상기 메모리 셀 어레이의 제2 영역에 대응하는 제2 캐시 그룹; 상기 제1 캐시 그룹 및 상기 제2 캐시 그룹과 연결되는 선택부; 및 상기 제1 캐시 그룹 및 제2 캐시 그룹으로 데이터를 출력하거나 이들로부터 데이터를 입력받는 입출력 제어부를 포함한다. 상기 선택부는, 노말 리페어 시, 제1 데이터 라인으로 수신되는 데이터를 상기 제1 캐시 그룹으로 전달하고 제2 데이터 라인으로 수신되는 데이터를 상기 제2 캐시 그룹으로 전달하여 리페어 선택 동작을 수행한다. 또한 상기 선택부는, 크로스 리페어 시, 상기 제1 데이터 라인으로 수신되는 데이터를 상기 제2 캐시 그룹으로 전달하고 상기 제2 데이터 라인으로 수신되는 데이터를 상기 제1 캐시 그룹으로 전달하여 리페어 선택 동작을 수행한다.

Description

캐시 버퍼 및 이를 포함하는 반도체 메모리 장치 {CACHE BUFFER AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
전자 장치에 관한 것으로, 보다 구체적으로는 캐시 버퍼 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
선행기술문헌정보
선행기술 1: 등록특허공보 10-0856122호 (2008. 09. 03.)
선행기술 2: 특허공개공보 10-2011-0120480호 (2011. 11. 04.)
본 발명의 일 실시 예는 유연하게 리페어 동작을 수행할 수 있는 캐시 버퍼를 제공한다.
본 발명의 다른 실시 예는 유연하게 리페어 동작을 수행할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시 예에 따른 캐시 버퍼는 페이지 버퍼와 연결된다. 상기 캐시 버퍼는: 메모리 셀 어레이의 제1 영역에 대응하는 제1 캐시 그룹; 상기 메모리 셀 어레이의 제2 영역에 대응하는 제2 캐시 그룹; 상기 제1 캐시 그룹 및 상기 제2 캐시 그룹과 연결되는 선택부; 및 상기 제1 캐시 그룹 및 제2 캐시 그룹으로 데이터를 출력하거나 이들로부터 데이터를 입력받는 입출력 제어부를 포함한다. 상기 선택부는, 노말 리페어 시, 제1 데이터 라인으로 수신되는 데이터를 상기 제1 캐시 그룹으로 전달하고 제2 데이터 라인으로 수신되는 데이터를 상기 제2 캐시 그룹으로 전달하여 리페어 선택 동작을 수행한다. 또한 상기 선택부는, 크로스 리페어 시, 상기 제1 데이터 라인으로 수신되는 데이터를 상기 제2 캐시 그룹으로 전달하고 상기 제2 데이터 라인으로 수신되는 데이터를 상기 제1 캐시 그룹으로 전달하여 리페어 선택 동작을 수행한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 메모리 셀 어레이에 대한 프로그램 동작 또는 리드 동작을 수행하는 페이지 버퍼; 및 상기 페이지 버퍼와 연결되는 캐시 버퍼를 포함한다. 상기 캐시 버퍼는: 상기 메모리 셀 어레이의 제1 영역에 대응하는 제1 캐시 그룹; 상기 메모리 셀 어레이의 제2 영역에 대응하는 제2 캐시 그룹; 상기 제1 캐시 그룹 및 상기 제2 캐시 그룹과 연결되는 선택부; 및 상기 선택부를 통해 상기 제1 캐시 그룹 및 상기 제2 캐시 그룹으로 데이터를 출력하거나 이들로부터 데이터를 입력받는 입출력 제어부를 포함한다. 상기 선택부는, 노말 리페어 시, 제1 데이터 라인으로 수신되는 데이터를 상기 제1 캐시 그룹으로 전달하고 제2 데이터 라인으로 수신되는 데이터를 상기 제2 캐시 그룹으로 전달하여 선택 동작을 수행한다. 또한 상기 선택부는, 크로스 리페어 시, 상기 제1 데이터 라인으로 수신되는 데이터를 상기 제2 캐시 그룹으로 전달하고 상기 제2 데이터 라인으로 수신되는 데이터를 상기 제1 캐시 그룹으로 전달하여 리페어 선택 동작을 수행한다.
본 발명의 또 다른 실시 예에 따른 캐시 버퍼는 메모리 셀 어레이와 연결된다. 상기 캐시 버퍼는 메인 캐시부, 제1 리페어 캐시부, 제2 리페어 캐시부 및 입출력 제어 구성 요소를 포함한다. 상기 메인 캐시부는 상기 메모리 셀 어레이 내 메인 메모리 영역의 데이터를 캐싱한다. 상기 제1 리페어 캐시부는 상기 메모리 셀 어레이 내 제1 리페어 영역의 데이터를 캐싱한다. 상기 제2 리페어 캐시부는 상기 메모리 셀 어레이 내 제2 리페어 영역의 데이터를 캐싱한다. 상기 입출력 제어 구성 요소는 상기 메인 메모리 영역이 사용 가능한 경우, 외부 엔티티와 상기 메인 캐시 사이의 제1 경로를 통해 데이터를 전달하고, 상기 제1 리페어 메모리 영역으로 상기 메인 메모리 영역을 리페어하는 노말 리페어 동작이 수행되는 동안, 상기 제1 경로를 상기 외부 엔티티와 상기 제1 리페어 캐시부 사이의 제2 경로로 변경하며, 상기 제2 리페어 메모리 영역으로 상기 메인 메모리 영역을 리페어하는 크로스 리페어 동작이 수행되는 동안, 상기 제1 경로를 상기 외부 엔티티와 상기 제2 리페어 캐시부 사이의 제3 경로로 변경한다.
본 발명의 일 실시 예에 의하면, 유연하게 리페어 동작을 수행할 수 있는 캐시 버퍼를 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 유연하게 리페어 동작을 수행할 수 있는 반도체 메모리 장치를 제공할 수 있다.
도 1은 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 도 2의 캐시 버퍼(160)의 일 예를 보다 상세히 나타내는 블록도이다.
도 8은 도 7의 제1 메인 MUX(450)을 보다 상세히 나타내는 회로도이다.
도 9a 및 도 9b는 도 8의 제1 및 제2 선택부를 보다 간략히 나타낸 회로도이다.
도 10은 도 7의 제1 메인 캐시 그룹(410)을 보다 상세히 나타내는 블록도이다.
도 11은 도 7의 리페어 MUX(500)를 보다 상세히 나타내는 블록도이다.
도 12a 및 도 12b는 도 11에 도시된 리페어 MUX(500)를 보다 상세히 나타내는 회로도이다.
도 13은 리페어가 수행되지 않는 경우 도 7의 캐시 버퍼의 데이터 출력 동작을 설명하기 위한 타이밍도이다.
도 14는 제1 메인 캐시 그룹(410)에 메모리 블록에 대한 통상적인 리페어 동작을 수행하는 방법을 설명하기 위한 타이밍도이다.
도 15는 크로스 리페어 동작을 설명하기 위한 타이밍도이다.
도 16은 크로스 리페어 동작의 문제점을 설명하기 위한 타이밍도이다.
도 17은 도 2의 캐시 버퍼(160)의 다른 예를 보다 상세히 나타내는 블록도이다.
도 18은 도 17의 리페어 MUX(600)를 보다 상세히 나타내는 블록도이다.
도 19a 및 도 19b는 제1 및 제2 노멀 리페어 MUX 회로(610, 620)의 구성을 나타내는 회로도이다. 도 19c 및 도 19d는 제1 및 제2 교차 리페어 MUX 회로(640, 650)의 구성을 나타내는 회로도이다.
도 20a 및 도 20b는 도 18에 도시된 리페어 MUX(600)를 보다 상세히 나타내는 회로도이다.
도 21은 도 17에 도시된 캐시 버퍼의 크로스 리페어 동작을 설명하기 위한 타이밍도이다.
도 22는 도 2의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 23은 도 22의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 24는 도 23을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 또한 메모리 시스템(1000)은 호스트(300)와 통신한다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110)를 포함하며, 메모리 셀 어레이는 복수의 메모리 블록들(BLK1, BLK2, ??, BLKz)을 포함한다. 컨트롤러(1100)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 호스트(300)로부터 수신한 커맨드에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 페이지 버퍼(130), 제어 로직(140), 전압 생성부(150), 캐시 버퍼(160) 및 입출력 인터페이스(170)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 페이지 버퍼(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 페이지 버퍼(130), 전압 생성부(150), 캐시 버퍼(160) 및 입출력 인터페이스(170)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
페이지 버퍼(130)는 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 페이지 버퍼(130)는 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 페이지 버퍼(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
페이지 버퍼(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한다. 한편, 페이지 버퍼(130)에 임시 저장된 데이터는 캐시 버퍼(160) 및 입출력 인터페이스(170)를 통해 컨트롤러(1100)로 출력될 수 있다.
제어 로직(140)은 어드레스 디코더(120), 페이지 버퍼(130) 및 전압 생성부(150)에 연결된다. 또한 제어 로직(140)은 캐시 버퍼(160) 및 입출력 인터페이스(170)의 동작을 제어할 수 있다.
제어 로직(140)은 반도체 메모리 장치(100)의 커맨드(CMD) 및 제어 신호(CTRL)를 수신한다. 도 2에서, 커맨드(CMD) 및 제어 신호(CTRL)가 입출력 인터페이스(170)를 경유하지 않고 제어 로직(140)으로 전달되는 구성이 도시되어 있다. 그러나, 반도체 메모리 장치(100)는 이에 한정되지 않으며, 커맨드(CMD) 및 제어 신호(CTRL)가 입출력 인터페이스(170)를 경유하여 제어 로직(140)으로 전달될 수도 있다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation) 및 쓰기 동작(write operation)을 수행하도록 페이지 버퍼(130) 및 캐시 버퍼(160)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 도 2의 캐시 버퍼(160)의 일 예를 보다 상세히 나타내는 블록도이다.
도 7을 참조하면, 캐시 버퍼는 제1 캐시 그룹(400), 제2 캐시 그룹(405), 선택부(445) 및 입출력 제어부(480)를 포함한다.
제1 캐시 그룹(400)은 메모리 셀 어레이의 제1 영역에 대응하는 캐시 래치들을 포함할 수 있다. 또한, 제2 캐시 그룹(405)는 메모리 셀 어레이의 제2 영역에 대응하는 캐시 래치들을 포함할 수 있다. 제1 캐시 그룹(400)은 제1 메인 캐시 그룹(410) 및 제1 리페어 캐시 그룹(420)을 포함한다. 또한, 제2 캐시 그룹(405)은 제2 메인 캐시 그룹(430) 및 제2 리페어 캐시 그룹(440)을 포함한다.
제1 메인 캐시 그룹(410)은 제1 메인 메모리 영역을 위한 복수의 캐시 래치들로 구성될 수 있다. 제1 메인 메모리 영역은 적어도 하나의 메인 메모리 블록을 포함할 수 있다. 제1 리페어 캐시 그룹(420)은 제1 리페어 메모리 영역을 위한 복수의 캐시 래치들로 구성될 수 있다. 제1 리페어 메모리 영역은 적어도 하나의 리페어 메모리 블록을 포함할 수 있다. 제2 메인 캐시 그룹(430)은 제2 메인 메모리 영역을 위한 복수의 캐시 래치들로 구성될 수 있다. 제2 메인 메모리 영역은 적어도 하나의 메인 메모리 블록을 포함할 수 있다. 제2 리페어 캐시 그룹(440)은 제2 리페어 메모리 영역을 위한 복수의 캐시 래치들로 구성될 수 있다. 제2 리페어 메모리 영역은 적어도 하나의 리페어 메모리 블록을 포함할 수 있다.제1 메인 캐시 그룹(410)은 제1 로컬 입출력 라인들(LIO_1<7:0>) 및 제1 보조 로컬 입출력 라인들(LIOB_1<7:0>)과 연결된다. 한편, 제1 메인 캐시 그룹(410)은 제1 컬럼 선택 라인들(CS_L<i:0>)과 연결된다.
제1 리페어 캐시 그룹(420)은 제1 리페어 라인들(RIO_L<7:0>) 및 제1 보조 리페어 라인들(RIOB_L<7:0>)과 연결된다. 한편 제1 리페어 캐시 그룹(420)은 제1 리페어 컬럼 선택 라인(RCS_L<y:0>)과 연결된다.
제2 메인 캐시 그룹(430)은 제2 로컬 입출력 라인들(LIO_2<7:0>) 및 제2 보조 로컬 입출력 라인들(LIOB_2<7:0>)과 연결된다. 한편, 제2 메인 캐시 그룹(430)은 제2 컬럼 선택 라인들(CS_H<j:0>)과 연결된다.
제2 리페어 캐시 그룹(440)은 제2 리페어 라인들(RIO_H<7:0>) 및 제2 보조 리페어 라인들(RIOB_H<7:0>)과 연결된다. 한편 제2 리페어 캐시 그룹(440)은 제2 리페어 컬럼 선택 라인(RCS_H<z:0>)과 연결된다.
제1 및 제2 메인 캐시 그룹(410, 430)과 제1 및 제2 리페어 캐시 그룹(420, 440)의 보다 자세한 구조에 대해서는 도 10을 참조하여 후술하기로 한다.
선택부(445)는 제1 캐시 그룹(400) 및 제2 캐시 그룹(405)과 연결된다. 선택부(445)를 통해, 입출력 제어부(480)는 제1 캐시 그룹(400) 및 제2 캐시 그룹(405)으로부터 데이터를 출력하거나, 또는 이들로부터 데이터를 입력받을 수 있다.
선택부(445)는, 노말 리페어 시 상기 제1 캐시 그룹 내 리페어 선택 동작 및 상기 제2 캐시 그룹 내 리페어 선택 동작 중 적어도 하나의 동작을 수행하고, 크로스 리페어 시 상기 제1 캐시 그룹과 상기 제2 캐시 그룹 사이의 리페어 선택 동작을 수행한다.
노말 리페어는 제1 메인 캐시 그룹의 결함을 제1 리페어 캐시 그룹을 통해 리페어하거나, 제2 메인 캐시 그룹의 결함을 제2 리페어 캐시 그룹을 통해 리페어하는 동작을 의미한다.
선택부(445)는 제1 메인 멀티플렉서(MUX)(450), 제2 메인 MUX(460), 리페어 MUX(500)를 포함한다. 멀티플렉서, 즉 MUX는 로컬 입출력 라인들과 비트 입출력 라인들을 선택적으로 연결시키는 동작을 수행한다. 이에 따라, 본 명세서에서 제1 메인 MUX, 제2 메인 MUX 및 리페어 MUX는 각각 제1 메인 선택부, 제2 메인 선택부 및 리페어 선택부로도 지칭할 수 있다.
제1 메인 MUX(450)는 입출력 제어부(480) 및 제1 메인 캐시 그룹(410)과 연결된다. 제1 메인 MUX(450)는 제1 인에이블 신호(EN0_L)에 기초하여, 제1 로컬 입출력 라인들(LIO_1<7:0>)을 제1 비트 입출력 라인(BIT_L<7:0>)과 연결하고, 제1 보조 로컬 입출력 라인들(LIOB_1<7:0>)을 제1 보조 비트 입출력 라인(BITB_L<7:0>)과 연결한다.
제2 메인 MUX(460)는 입출력 제어부(480) 및 제2 메인 캐시 그룹(430)과 연결된다. 제2 메인 MUX(460)는 제2 인에이블 신호(EN0_H)에 기초하여, 제2 로컬 입출력 라인들(LIO_2<7:0>)을 제2 비트 입출력 라인(BIT_H<7:0>)과 연결하고, 제2 보조 로컬 입출력 라인들(LIOB_2<7:0>)을 제2 보조 비트 입출력 라인(BITB_H<7:0>)과 연결한다.
제1 및 제2 메인 MUX(450, 460)의 보다 자세한 구조에 대해서는 도 8, 도 9a, 도 9b를 참조하여 보다 자세히 후술하기로 한다.
리페어 MUX(500)는 제1 및 제2 리페어 캐시 그룹(420, 440)과 입출력 제어부(480)에 연결된다. 제1 메인 캐시 그룹(410)에 대응하는 메모리 블록이 리페어되는 경우, 리페어 MUX(500)는 제1 리페어 인에이블 신호(EN_R_L)에 기초하여, 제1 리페어 라인들(RIO_L<7:0>)을 제1 비트 입출력 라인(BIT_L<7:0>)과 연결하고, 제1 보조 리페어 라인들(RIOB_L<7:0>)을 제1 보조 비트 입출력 라인(BITB_L<7:0>)과 연결한다.
한편, 제2 메인 캐시 그룹(430)에 대응하는 메모리 블록이 리페어되는 경우, 리페어 MUX(500)는 제2 리페어 인에이블 신호(EN_R_H)에 기초하여, 제2 리페어 라인들(RIO_H<7:0>)을 제2 비트 입출력 라인(BIT_H<7:0>)과 연결하고, 제2 보조 리페어 라인들(RIOB_H<7:0>)을 제2 보조 비트 입출력 라인(BITB_H<7:0>)과 연결한다.
한편, 제1 리페어 캐시 그룹(420)에 대응하는 리페어 블록이 모두 소진되고 제2 리페어 캐시 그룹(440)에 대응하는 리페어 블록이 남아 있는 상황에서, 제1 메인 캐시 그룹(410)에 대응하는 메모리 블록을 리페어하여야 할 필요가 있다. 이 경우, 제1 메인 캐시 그룹(410)에 대응하는 메모리 블록을 제2 리페어 그룹(440)에 대응하는 메모리 블록으로 리페어할 수 있다. 유사하게, 제2 메인 캐시 그룹(430)에 대응하는 메모리 블록을 제1 리페어 그룹(420)에 대응하는 메모리 블록으로 리페어할 수 있다. 이와 같은 리페어 방식을 "크로스 리페어(cross repair)"로 지칭할 수 있다. 본 발명의 일 실시 예에 따른 캐시 버퍼에 의하면, 선택부(445)는 크로스 리페어 시 제1 캐시 그룹(400)과 제2 캐시 그룹(405) 사이의 리페어 선택 동작을 수행한다. 이하 보다 상세히 설명하기로 한다.
제1 메인 캐시 그룹(410)에 대응하는 메모리 블록에 대해 크로스 리페어가 필요한 경우, 리페어 MUX(500)는 제1 리페어 인에이블 신호(EN_R_L) 및 크로스 리페어 인에이블 신호(EN_CR)에 기초하여 제2 리페어 라인들(RIO_H<7:0>)을 제1 비트 입출력 라인(BIT_L<7:0>)과 연결하고, 제2 보조 리페어 라인들(RIOB_H<7:0>)을 제1 보조 비트 입출력 라인(BITB_L<7:0>)과 연결한다. 유사하게, 제2 메인 캐시 그룹(430)에 대응하는 메모리 블록에 대해 크로스 리페어가 필요한 경우, 리페어 MUX(500)는 제2 리페어 인에이블 신호(EN_R_H) 및 크로스 리페어 인에이블 신호(EN_CR)에 기초하여 제1 리페어 라인들(RIO_L<7:0>)을 제2 비트 입출력 라인(BIT_H<7:0>)과 연결하고, 제1 보조 리페어 라인들(RIOB_L<7:0>)을 제2 보조 비트 입출력 라인(BITB_H<7:0>)과 연결한다.
입출력 제어부(480)는 제1 비트 입출력 라인(BIT_L<7:0>), 제1 보조 비트 입출력 라인(BITB_L<7:0>), 제2 비트 입출력 라인(BIT_H<7:0>), 제2 보조 비트 입출력 라인(BITB_H<7:0>), 글로벌 데이터 라인(GDL<15:0>)과 연결된다. 실시 예에 따라, 글로벌 데이터 라인(GDL<15:0>)은 도 2의 입출력 인터페이스(170)와 연결될 수 있다. 입출력 제어부(480)는 또한 제1 프리차지 신호(BIT_PRC_L), 제1 스트로브 신호(STB_L), 제2 프리차지 신호(BIT_PRC_H), 제2 스트로브 신호(STB_H)를 입력 받는다. 쓰기 동작 시, 입출력 제어부(480)는 글로벌 데이터 라인(GDL<15:0>)으로부터 수신한 데이터를 제1 보조 비트 입출력 라인(BITB_L<7:0>), 제2 비트 입출력 라인(BIT_H<7:0>), 제2 보조 비트 입출력 라인(BITB_H<7:0>)을 통해 제1 및 제2 메인 캐시 그룹(410, 430), 제1 및 제2 리페어 캐시 그룹(420, 440)으로 전달할 수 있다. 또한, 읽기 동작 시, 입출력 제어부(480)는 제1 보조 비트 입출력 라인(BITB_L<7:0>), 제2 비트 입출력 라인(BIT_H<7:0>), 제2 보조 비트 입출력 라인(BITB_H<7:0>)을 통해 제1 및 제2 메인 캐시 그룹(410, 430), 제1 및 제2 리페어 캐시 그룹(420, 440)으로부터 수신된 데이터를 글로벌 데이터 라인(GDL<15:0>)으로 전달할 수 있다.
이와 같이, 본 발명의 일 실시 예에 따른 캐시 버퍼 및 이를 포함하는 반도체 메모리 장치에 의하면, 크로스 리페어를 통해 보다 유연하게 리페어 동작을 수행할 수 있는
도 8은 도 7의 제1 메인 MUX(450)을 보다 상세히 나타내는 회로도이다.
도 8을 참조하면, 제1 메인 MUX(450)는 제1 선택부(451) 및 제2 선택부(453)를 포함한다. 제1 선택부(451)는 8 개의 트랜지스터들(TRM_1<0> ~ TRM_1<7>, 즉 TRM_1<0:7>)을 포함한다. 트랜지스터들(TRM_1<0> ~ TRM_1<7>)은 제1 인에이블 신호(EN0_L)에 따라 제1 비트 입출력 라인들(BIT_L<0> ~ BIT_L<7>, 즉 BIT_L<7:0>)을 각각 제1 로컬 입출력 라인들(LIO_1<0> ~ LIO_1<7>, 즉 LIO_1<7:0>)과 연결한다.
제2 선택부(453)는 8 개의 트랜지스터들(TRMB_1<0> ~ TRMB_1<7>, 즉 TRMB_1<0:7>)을 포함한다. 트랜지스터들(TRMB_1<0> ~ TRMB_1<7>)은 제1 인에이블 신호(EN0_L)에 따라 제1 보조 비트 입출력 라인들(BITB_L<0> ~ BITB_L<7>, 즉 BITB_L<7:0>)을 각각 제1 보조 로컬 입출력 라인들(LIOB_1<0> ~ LIOB_1<7>, 즉 LIOB_1<7:0>)과 연결한다.
도 7 및 도 8을 함께 참조하면, 제1 메인 MUX(450)는 제1 인에이블 신호(EN0_L)에 따라 제1 로컬 입출력 라인들(LIO_1<7:0>)을 제1 비트 입출력 라인들(BIT_L<7:0>)과 연결하고, 제1 보조 로컬 입출력 라인들(LIOB_1<7:0>)을 제1 보조 비트 입출력 라인들(BITB_L<7:0>)과 연결함을 알 수 있다.
제2 메인 MUX(460)의 구조는 도 8에 도시된 제1 메인 MUX(450)의 구조와 실질적으로 동일하므로 중복된 설명은 생략하기로 한다.
도 9a 및 도 9b는 도 8의 제1 및 제2 선택부를 보다 간략히 나타낸 회로도이다.
도 8 및 도 9a를 함께 참조하면, 제1 선택부(451)는 동일한 구조의 트랜지스터들(TRM_1<0> ~ TRM_1<7>)을 포함한다. 각각의 트랜지스터들(TRM_1<0> ~ TRM_1<7>)은 제1 인에이블 신호(EN0_L)에 따라 대응하는 제1 로컬 입출력 라인들(LIO_1<7:0>)을 제1 비트 입출력 라인들(BIT_L<7:0>)과 연결한다. 따라서, 중복된 도시를 생략하여, 도 8의 제1 선택부(451)를 도 9a와 같이 도시할 수 있다. 이 경우, 8개의 트랜지스터들(TRM_1<0> ~ TRM_1<7>)은 트랜지스터(TRM_1<7:0>)으로 도시할 수 있다.
도 8 및 도 9b를 함께 참조하면, 제2 선택부(453)는 동일한 구조의 트랜지스터들(TRMB_1<0> ~ TRMB_1<7>)을 포함한다. 각각의 트랜지스터들(TRMB_1<0> ~ TRMB_1<7>)은 제1 인에이블 신호(EN0_L)에 따라 대응하는 제1 보조 로컬 입출력 라인들(LIOB_1<7:0>)을 제1 보조 비트 입출력 라인들(BITB_L<7:0>)과 연결한다. 따라서, 중복된 도시를 생략하여, 도 8의 제2 선택부(453)를 도 9b와 같이 도시할 수 있다. 이 경우, 8개의 트랜지스터들(TRMB_1<0> ~ TRMB_1<7>)은 트랜지스터(TRMB_1<7:0>)으로 도시할 수 있다.
도 10은 도 7의 제1 메인 캐시 그룹(410)을 보다 상세히 나타내는 블록도이다.
도 10을 참조하면, 제1 메인 캐시 그룹은 복수의 캐시 래치(411)들을 포함한다. 캐시 래치(411) 각각은 1 비트의 데이터를 저장할 수 있다.
각각의 캐시 래치(411)는 대응하는 제1 로컬 입출력 라인 및 제1 보조 로컬 입출력 라인과 연결되며, 또한 대응하는 제1 컬럼 선택 라인과 연결된다.
예를 들어, 첫 번째 행(row)에 위치하는 캐시 래치들은 제1 로컬 입출력 라인(LIO_1<0>) 및 제1 보조 로컬 입출력 라인(LIOB_1<0>)과 연결된다. 두 번째 행(row)에 위치하는 캐시 래치들은 제1 로컬 입출력 라인(LIO_1<1>) 및 제1 보조 로컬 입출력 라인(LIOB_1<1>)과 연결된다.
한편, 첫 번째 컬럼(column)에 위치하는 캐시 래치들은 제1 컬럼 선택 라인(CS_L<0>)과 연결되며, 두 번째 컬럼에 위치하는 캐시 래치들은 제1 컬럼 선택 라인(CS_L<1>)과 연결된다.
도 2에 도시된 반도체 메모리 장치(100)는 1 바이트(byte) 단위로 동작할 수 있다. 이에 따라, 8 비트(bit)를 단위로 입출력 동작을 수행한다. 따라서 도 10에 도시된 바와 같이 하나의 컬럼에 8개의 캐시 래치들(411)이 연결된다.
순차적인 동작을 위해, 제1 컬럼 선택 라인(CS_L<0> ~ CS_L<i>, 즉 CS_L<i:0>)으로 전달되는 신호는 내부에서 증가되는 컬럼 어드레스에 따라 순차적으로 활성화될 수 있다. 캐시 래치(411)에 저장 되어 있는 비트 데이터를 센싱 동작을 통해 글로벌 데이터 라인(GDL<0:15>)으로 전달하는 동작은 입출력 제어부(480)에 의해 제어될 수 있다.
제1 리페어 캐시 그룹(420), 제2 메인 캐시 그룹(430) 및 제2 리페어 캐시 그룹(440)은 제1 메인 캐시 그룹(410)과 실질적으로 동일한 구조를 갖는다. 따라서 중복되는 설명은 생략하기로 한다.
도 11은 도 7의 리페어 MUX(500)를 보다 상세히 나타내는 블록도이다.
도 11을 참조하면, 리페어 MUX(500)는 제1 MUX 회로(525), 제2 MUX 회로(520), 및 교차 MUX 회로(511)를 포함한다. 본 명세서에서, 제1 MUX 회로(525), 제2 MUX 회로(520), 및 교차 MUX 회로(511)는 각각 제1 선택 회로, 제2 선택 회로 및 교차 선택 회로로도 지칭할 수 있다.
리페어 동작이 수행되지 않는 경우에, 리페어 MUX(500)는 동작하지 않는다. 이 경우, 제1 비트 입출력 라인들(BIT_L<7:0>) 및 제1 보조 비트 입출력 라인들(BITB_L<7:0>)은 제1 로컬 입출력 라인들(LIO_1<7:0>) 및 제1 보조 로컬 입출력 라인들(LIOB_1<7:0>)과 연결된다. 또한, 제2 비트 입출력 라인들(BIT_H<7:0>) 및 제2 보조 비트 입출력 라인들(BITB_H<7:0>)은 제2 로컬 입출력 라인들(LIO_2<7:0>) 및 제2 보조 로컬 입출력 라인들(LIOB_2<7:0>)과 연결된다.
제1 메인 캐시 그룹에 대응하는 메모리 블록에 대한 통상적인 리페어 동작, 즉 노말 리페어의 경우, 제1 리페어 인에이블 신호(EN_R_L)에 기초하여 제1 MUX 회로(525)가 동작한다. 이 경우, 제1 비트 입출력 라인들(BIT_L<7:0>) 및 제1 보조 비트 입출력 라인들(BITB_L<7:0>)은 제1 리페어 라인들(RIO_L<7:0>) 및 제1 보조 리페어 라인들(RIOB_L<7:0>)과 연결된다.
제2 메인 캐시 그룹에 대응하는 메모리 블록에 대한 통상적인 리페어 동작의 경우, 제2 리페어 인에이블 신호(EN_R_H)에 기초하여 제2 MUX 회로(523)가 동작한다. 이 경우, 제2 비트 입출력 라인들(BIT_H<7:0>) 및 제2 보조 비트 입출력 라인들(BITB_H<7:0>)은 제2 리페어 라인들(RIO_H<7:0>) 및 제2 보조 리페어 라인들(RIOB_H<7:0>)과 연결된다.
제1 메인 캐시 그룹에 대응하는 메모리 블록에 대한 크로스 리페어 동작의 경우, 제1 리페어 인에이블 신호(EN_R_L) 및 크로스 리페어 인에이블 신호(EN_CR)에 기초하여 제1 MUX 회로(525) 및 교차 MUX 회로(511)가 동작한다. 이 경우, 제1 비트 입출력 라인들(BIT_L<7:0>) 및 제1 보조 비트 입출력 라인들(BITB_L<7:0>)은 제2 리페어 라인들(RIO_H<7:0>) 및 제2 보조 리페어 라인들(RIOB_H<7:0>)과 연결된다.
제2 메인 캐시 그룹에 대응하는 메모리 블록에 대한 크로스 리페어 동작의 경우, 제2 리페어 인에이블 신호(EN_R_H) 및 크로스 리페어 인에이블 신호(EN_CR) 제2 MUX 회로(523) 및 교차 MUX 회로(511)가 동작한다. 이 경우, 제2 비트 입출력 라인들(BIT_H<7:0>) 및 제2 보조 비트 입출력 라인들(BITB_H<7:0>)은 제1 리페어 라인들(RIO_L<7:0>) 및 제1 보조 리페어 라인들(RIOB_L<7:0>)과 연결된다.
도 11을 참조하면, 리페어 MUX(500)는 2단계의 MUX 구성을 포함하는 것을 알 수 있다. 1단계(520)는 제1 MUX 회로(525) 및 제2 MUX 회로(523)를 포함한다. 2단계(510)는 교차 MUX 회로(511)를 포함한다. 통상적인 리페어 동작의 경우 교차 MUX(511)는 동작하지 않으므로, 데이터 신호는 1단계(520)의 MUX만을 통과한다. 한편, 크로스 리페어 동작의 경우 제1 MUX 회로(525) 또는 제2 MUX 회로(523)뿐만 아니라 교차 MUX(511)도 동작한다. 따라서 이 경우 데이터 신호는 1단계(520) 및 2단계(510)의 MUX를 모두 통과한다.
도 12a 및 도 12b는 도 11에 도시된 리페어 MUX(500)를 보다 상세히 나타내는 회로도이다.
도 12a를 참조하면, 도 11의 리페어 MUX(500) 중, 제1 비트 입출력 라인들(BIT_L<7:0>), 제2 비트 입출력 라인들(BIT_H<7:0>), 제1 리페어 라인들(RIO_L<7:0>), 제2 리페어 라인들(RIO_H<7:0>)을 연결하는 회로가 도시되어 있다. 도 12b를 참조하면, 도 11의 리페어 MUX(500) 중, 제1 보조 비트 입출력 라인들(BITB_L<7:0>), 제2 보조 비트 입출력 라인들(BITB_H<7:0>), 제1 보조 리페어 라인들(RIOB_L<7:0>), 제2 보조 리페어 라인들(RIOB_H<7:0>)을 연결하는 회로가 도시되어 있다.
도 12a의 트랜지스터(TRR_L<7:0>) 및 도 12b의 트랜지스터(TRRB_L<7:0>) 은 제1 MUX 회로(525)에 포함된다. 도 12a의 트랜지스터(TRR_H<7:0>) 및 도 12b의 트랜지스터(TRRB_H<7:0>)은 제2 MUX 회로(523)에 포함된다. 한편, 도 12a의 트랜지스터(TRR_CR<7:0>) 및 도 12b의 트랜지스터(TRRB_CR<7:0>)는 교차 MUX 회로(511)에 포함된다.
제1 메인 MUX(450), 리페어 MUX(500) 및 제2 메인 MUX(460)의 동작에 대해서는 도 13 내지 도 15를 참조하여 더욱 자세히 설명하기로 한다.
도 13은 리페어가 수행되지 않는 경우 도 7의 캐시 버퍼의 데이터 출력 동작을 설명하기 위한 타이밍도이다. 도 13에서는 리페어가 수행되지 않는 경우 제1 메인 캐시 그룹(410)과 연결된 제1 메인 MUX(450)의 동작을 중심으로 한 타이밍도가 도시되었다.
도 13을 참조하면, 리페어가 수행되지 않는 경우, 제1 메인 MUX(450)로 인가되는 제1 인에이블 신호는 로직-하이 상태를 유지하며, 제1 리페어 인에이블 신호(EN_R_L)는 로직-로우 상태를 유지한다. 한편, 도 13에 도시는 생략되었으나, 크로스 리페어 신호(EN_CR)는 로직-로우 상태를 유지할 것이다.
한편, 순차적인 데이터 출력을 위해, 제1 프리차지 신호(BIT_PRC_L)가 주기적으로 활성화 및 비활성화를 반복한다. 한편, i개의 제1 컬럼 선택 라인들(CS_L<i:0>)은 순차적으로 활성화된다. 즉, 도 13의 타이밍도에서, 시간(t1)에 제1 컬럼 선택 라인들(CS_L<i:0>) 중 첫 번째 컬럼에 대응하는 제1 컬럼 선택 라인(CS_L<0>)의 신호가 활성화되고, 다른 제1 컬럼 선택 라인들의 신호는 비활성화된다. 또한, 시간(t4)에서 두 번째 컬럼에 대응하는 제1 컬럼 선택 라인(CS_L<1>)의 신호가 활성화되고, 다른 제1 컬럼 선택 라인들의 신호는 비활성화된다. 이와 같은 과정이 i 번째 컬럼에 대응하는 제1 컬럼 선택 라인(CS_L<i>)의 신호가 활성화될 때까지 반복된다.
시간(t1)에서, 제1 컬럼 선택 신호(CS_L<0>)의 신호가 활성화됨에 따라, 제1 컬럼에 위치한 캐시 래치들의 데이터가 센싱된다. 이에 따라, 제1 로컬 입출력 라인들(LIO_1<7:0>) 및 대응하는 제1 보조 로컬 입출력 라인들(LIOB_1<7:0>)의 전압 차이가 발생할 수 있다. 즉, 캐시 래치에 저장된 데이터에 따라 제1 로컬 입출력 라인들(LIO_1<7:0>) 및 대응하는 제1 보조 로컬 입출력 라인들(LIOB_1<7:0>) 사이에 전압 차이가 발생하거나 또는 발생하지 않게 된다.
제1 메인 MUX(450)가 동작 중이므로, 제1 로컬 입출력 라인들(LIO_1<7:0>) 및 대응하는 제1 보조 로컬 입출력 라인들(LIOB_1<7:0>)의 전압은 제1 비트 입출력 라인들(BIT_L<7:0>) 및 제1 보조 비트 입출력 라인들(BIT_L<7:0>)로 그대로 전달된다.
전압 차이가 충분히 발생한 후에, 시간(t2)에서 입출력 제어부(480)로 인가되는 제1 스트로브 신호(STB_L)가 활성화되어 데이터를 센싱하게 된다. 센싱된 데이터는 글로벌 데이터 라인(GDL<7:0>)으로 전달된다.
시간(t3)이 되면 제1 컬럼 선택 신호(CS_L<0>)의 신호가 활성화되며, 이에 따라 제1 비트 입출력 라인들(BIT_L<7:0>) 및 제1 보조 비트 입출력 라인들(BIT_L<7:0>) 사이의 전압차이가 감소한다. 제1 메인 MUX(450)가 동작 중이므로, 제1 로컬 입출력 라인들(LIO_1<7:0>) 및 대응하는 제1 보조 로컬 입출력 라인들(LIOB_1<7:0>)의 전압 차이 또한 감소하게 된다. 이와 같은 과정을 통해, 첫 번째 컬럼에 위치한 캐시 래치의 데이터를 센싱하고, 시간(t4)에 두번째 주기로 진입하여, 두 번째 컬럼에 위치한 캐시 래치의 데이터를 센싱하기 위한 동작이 수행된다.
도 14는 제1 메인 캐시 그룹(410)에 메모리 블록에 대한 통상적인 리페어 동작을 수행하는 방법을 설명하기 위한 타이밍도이다. 도 14에 도시는 생략되었으나, 크로스 리페어 신호(EN_CR)는 로직-로우 상태를 유지할 것이다.
먼저, 첫 번째 컬럼의 경우 리페어 없이 일반적인 데이터 센싱 동작을 수행한다. 즉, 시간(t5)에서 첫 번째 컬럼의 캐시 래치에 저장된 데이터 센싱을 위해 제1 컬럼 선택 신호(CS_L<0>)의 신호가 활성화된다. 시간(t6)에 제1 스트로브 신호(STB_L)가 활성화됨에 따라, 제1 메인 캐시 그룹(410)의 첫 번째 컬럼의 데이터가 센싱될 것이다.
이후, 시간(t7)에 제1 리페어 인에이블 신호(EN_R_L)가 활성화되고, 제1 인에이블 신호(EN0_L)가 비활성화된다. 이에 따라, 리페어 MUX(500)의 제1 MUX 회로(525)가 동작하며, 제1 메인 MUX(450)는 동작하지 않게 된다. 이 경우, 제1 비트 입출력 라인(BIT_L<7:0>)은 제1 리페어 라인들(RIO_L<7:0>)과 연결되고, 제1 보조 비트 입출력 라인(BITB_L<7:0>)은 제1 보조 리페어 라인들(RIOB_L<7:0>)과 연결된다.
시간(t7)에 제1 MUX 회로(525)가 비활성화되므로, 제1 로컬 입출력 라인(LIO_1<0>) 및 제1 보조 로컬 입출력 라인(LIOB_1<0>)의 전압 차이는 유지된다.
이후, 시간(t8)에 제1 리페어 컬럼 선택 라인들(RCS_L<y:0>) 중 첫 번째 컬럼에 대응하는 제1 리페어 컬럼 선택 라인(RCS_L<0>)의 신호가 활성화된다. 이에 따라, 제1 리페어 캐시 그룹(420)의 첫 번째 컬럼에 위치하는 캐시 래치들에 저장된 데이터에 따라, 제1 리페어 라인들(RIO_L<7:0>) 및 제1 보조 리페어 라인들(RIOB_L<7:0>) 사이에 전압 차이가 발생한다. 제1 리페어 라인들(RIO_L<7:0>) 및 제1 보조 리페어 라인들(RIOB_L<7:0>) 사이에 전압 차이는 제1 비트 입출력 라인(BIT_L<7:0>) 및 제1 보조 비트 입출력 라인(BITB_L<7:0>) 사이의 전압 차이가 된다.
이후 제1 스트로브 신호(STB_L)가 활성화됨에 따라 제1 비트 입출력 라인(BIT_L<7:0>) 및 제1 보조 비트 입출력 라인(BITB_L<7:0>) 사이의 전압 차이를 센싱한 결과가 출력 데이터로서 글로벌 데이터 라인(GDL<7:0>)으로 전달된다.
즉, 데이터 센싱의 두 번째 주기에서, 제1 리페어 캐시 그룹(420)의 첫 번째 컬럼에 위치하는 캐시 래치들의 데이터가 출력된다. 이후, 시간(t9)에서 제1 리페어 인에이블 신호(EN_R_L)가 비활성화되고, 제1 인에이블 신호(EN0_L)가 활성화된다. 따라서, 시간(t9) 이후에는 도 13의 타이밍도와 동일한 동작이 수행된다. 즉, 제1 리페어 캐시 그룹(420)의 데이터가 출력되는 것이 아니라, 제1 메인 캐시 그룹(410)의 데이터가 출력된다.
도 15는 크로스 리페어 동작을 설명하기 위한 타이밍도이다. 도 15에서는 제1 메인 캐시 그룹(410)에 대응하는 메모리 블록이 제2 리페어 캐시 그룹(440)에 대응하는 메모리 블록으로 크로스 리페어 되는 동작이 도시되어 있다.
먼저, 시간(t10) 내지 시간(t12)에서는 도 13 및 도 14에 도시된 것과 동일하게, 제1 메인 캐시 그룹(410)의 첫 번째 컬럼에 위치하는 캐시 래치의 데이터가 글로벌 데이터 라인(GDL<7:0>)으로 출력됨을 알 수 있을 것이다.
시간(t12)에서, 크로스 리페어 신호(EN_CR)가 활성화되고, 제1 리페어 인에이블 신호(EN_R_L)가 활성화되며, 제1 인에이블 신호(EN0_L)가 비활성화된다.
이에 따라, 도 11의 제1 MUX 회로(525) 및 교차 MUX 회로(511)가 동작하게 된다. 이 경우, 제1 비트 입출력 라인(BIT_L<7:0>)은 제2 리페어 라인들(RIO_H<7:0>)과 연결되고, 제1 보조 비트 입출력 라인(BITB_L<7:0>)은 제2 보조 리페어 라인들(RIOB_H<7:0>)과 연결된다.
시간(t12)에 제1 MUX 회로(525)가 비활성화되므로, 제1 로컬 입출력 라인(LIO_1<0>) 및 제1 보조 로컬 입출력 라인(LIOB_1<0>)의 전압 차이는 유지된다.
이후, 시간(t13)에 제2 리페어 컬럼 선택 라인들(RCS_H<z:0>) 중 첫 번째 컬럼에 대응하는 제2 리페어 컬럼 선택 라인(RCS_H<0>)의 신호가 활성화된다. 이에 따라, 제2 리페어 캐시 그룹(440)의 첫 번째 컬럼에 위치하는 캐시 래치들에 저장된 데이터에 따라, 제2 리페어 라인들(RIO_H<7:0>) 및 제2 보조 리페어 라인들(RIOB_H<7:0>) 사이에 전압 차이가 발생한다. 제2 리페어 라인들(RIO_H<7:0>) 및 제2 보조 리페어 라인들(RIOB_H<7:0>) 사이에 전압 차이는 제1 비트 입출력 라인(BIT_L<7:0>) 및 제1 보조 비트 입출력 라인(BITB_L<7:0>) 사이의 전압 차이가 된다.
이후 제1 스트로브 신호(STB_L)가 활성화됨에 따라 제1 비트 입출력 라인(BIT_L<7:0>) 및 제1 보조 비트 입출력 라인(BITB_L<7:0>) 사이의 전압 차이를 센싱한 결과가 출력 데이터로서 글로벌 데이터 라인(GDL<7:0>)으로 전달된다.
즉, 데이터 센싱의 두 번째 주기에서, 제2 리페어 캐시 그룹(440)의 첫 번째 컬럼에 위치하는 캐시 래치들의 데이터가 출력된다. 이후, 시간(t14)에서 크로스 리페어 신호(EN_CR)가 비활성화되고, 제1 리페어 인에이블 신호(EN_R_L)가 비활성화되며, 제1 인에이블 신호(EN0_L)가 활성화된다. 따라서, 시간(t14) 이후에는 도 14 또는 도 13의 타이밍도와 동일한 동작이 수행된다. 즉, 제2 리페어 캐시 그룹(440)의 데이터가 출력되는 것이 아니라, 제1 메인 캐시 그룹(410)의 데이터가 출력된다.
도 16은 크로스 리페어 동작의 문제점을 설명하기 위한 타이밍도이다.
도 16에서는 도 15의 시간(t12) 근방에서 크로스 리페어 신호(EN_CR), 제1 리페어 인에이블 신호(EN_R_L) 및 프리차지 신호(BIT_PRC_L)가 도시되었다.
도 11 및 도 16을 함께 참조하면, 크로스 리페어 동작을 수행하기 위해서, 제1 리페어 인에이블 신호(EN_R_L)가 제1 MUX 회로(525)로 인가되고, 크로스 리페어 신호(EN_CR)가 교차 MUX 회로(511)로 인가된다. 도 11에 도시된 바와 같이, 크로스 리페어 동작 시 1단계(520)의 제1 MUX 회로(525) 및 2단계(510)의 교차 MUX 회로(511)의 동작 타이밍이 정확히 조절되어야 한다. 그러나, 상술한 바와 같이 크로스 리페어 신호(EN_CR), 제1 리페어 인에이블 신호(EN_R_L)가 2단계로 구성된 교차 MUX 회로(511) 및 제1 MUX 회로(525)에 인가됨에 따라 시간 편차를 줄이기가 어려워지며, 도 16에 도시된 바와 같이 타이밍 편차(timing variation)가 발생한다. 이는 고속 동작 시 크로스 리페어 상황에서 데이터의 정확한 전달을 어렵게 한다.
이와 같은 문제를 개선하기 위해, 실시 예에 따라 캐시 버퍼의 리페어 MUX에 포함되는 MUX 회로는 2단계가 아닌 1단계로 구성된다. 이에 따라 크로스 리페어 동작 시 리페어 MUX는 단일의 제어 신호에 기초하여 상기 제1 메인 캐시 그룹과 상기 제2 리페어 캐시 그룹 사이의 리페어 MUX 동작을 수행한다. 따라서, 크로스 리페어 동작 시 제어 신호의 타이밍 편차가 감소하며, 캐시 버퍼의 고속 동작 시 신뢰성이 향상된다.
도 17은 도 2의 캐시 버퍼(160)의 다른 예를 보다 상세히 나타내는 블록도이다.
도 17을 참조하면, 캐시 버퍼는 제1 캐시 그룹(400), 제2 캐시 그룹(405), 선택부(447) 및 입출력 제어부(480)를 포함한다. 선택부(447)를 제외한 다른 구성 요소들은 도 7에 도시된 캐시 버퍼와 동일하므로 중복된 설명은 생략하기로 한다.
도 17에 도시된 선택부(447)는 제1 캐시 그룹(400) 및 제2 캐시 그룹(405)과 연결된다. 선택부(447)를 통해, 입출력 제어부(480)는 제1 캐시 그룹(400) 및 제2 캐시 그룹(405)으로부터 데이터를 출력하거나, 또는 이들로부터 데이터를 입력받을 수 있다.
선택부(447)는, 노말 리페어 시 상기 제1 캐시 그룹 내 리페어 선택 동작 및 상기 제2 캐시 그룹 내 리페어 선택 동작 중 적어도 하나의 동작을 수행하고, 크로스 리페어 시 상기 제1 캐시 그룹과 상기 제2 캐시 그룹 사이의 리페어 선택 동작을 수행한다.
선택부(447)는 제1 메인 MUX(450), 제2 메인 MUX(460), 리페어 MUX(600)를 포함한다. 도 17에 도시된 제1 메인 MUX(450), 제2 메인 MUX(460)의 구성은 도 7에 도시된 것과 동일하다.
리페어 MUX(600)는 제1 및 제2 리페어 캐시 그룹(420, 440)과 입출력 제어부(480)에 연결된다. 제1 메인 캐시 그룹(410)에 대응하는 메모리 블록이 리페어되는 경우, 리페어 MUX(600)는 제1 리페어 인에이블 신호(EN_R_L)에 기초하여, 제1 리페어 라인들(RIO_L<7:0>)을 제1 비트 입출력 라인(BIT_L<7:0>)과 연결하고, 제1 보조 리페어 라인들(RIOB_L<7:0>)을 제1 보조 비트 입출력 라인(BITB_L<7:0>)과 연결한다.
한편, 제2 메인 캐시 그룹(430)에 대응하는 메모리 블록이 리페어되는 경우, 리페어 MUX(600)는 제2 리페어 인에이블 신호(EN_R_H)에 기초하여, 제2 리페어 라인들(RIO_H<7:0>)을 제2 비트 입출력 라인(BIT_H<7:0>)과 연결하고, 제2 보조 리페어 라인들(RIOB_H<7:0>)을 제2 보조 비트 입출력 라인(BITB_H<7:0>)과 연결한다. 이 점은 도 7에 도시된 리페어 MUX(500)와 실질적으로 동일하다.
제2 메인 캐시 그룹(430)에 대응하는 메모리 블록에 대해 크로스 리페어가 필요한 경우, 리페어 MUX(500)는 제1 크로스 리페어 인에이블 신호(EN_CR_L)에 기초하여 제1 리페어 라인들(RIO_L<7:0>)을 제2 비트 입출력 라인(BIT_H<7:0>)과 연결하고, 제1 보조 리페어 라인들(RIOB_L<7:0>)을 제2 보조 비트 입출력 라인(BITB_H<7:0>)과 연결한다.
한편, 제1 메인 캐시 그룹(410)에 대응하는 메모리 블록에 대해 크로스 리페어가 필요한 경우, 리페어 MUX(600)는 제2 크로스 리페어 인에이블 신호(EN_CR_H)에 기초하여 제2 리페어 라인들(RIO_H<7:0>)을 제1 비트 입출력 라인(BIT_L<7:0>)과 연결하고, 제2 보조 리페어 라인들(RIOB_H<7:0>)을 제1 보조 비트 입출력 라인(BITB_L<7:0>)과 연결한다.
도 17의 리페어 MUX(600)의 보다 상세한 구성에 대해서는 도 18 내지 도 19d를 참조하여 설명하기로 한다.
도 18은 도 17의 리페어 MUX(600)를 보다 상세히 나타내는 블록도이다.
도 18을 참조하면, 리페어 MUX(600)는 제1 노멀 리페어 MUX 회로(610), 제2 노멀 리페어 MUX 회로(620), 제1 교차 리페어 MUX 회로(640), 제2 교차 리페어 MUX 회로(650)를 포함한다. 본 명세서에서, 제1 노멀 리페어 MUX 회로(610), 제2 노멀 리페어 MUX 회로(620), 제1 교차 리페어 MUX 회로(640), 제2 교차 리페어 MUX 회로(650)는 각각 제1 노멀 리페어 선택 회로, 제2 노멀 리페어 선택 회로, 제1 교차 리페어 선택 회로, 제2 교차 리페어 선택 회로로도 지칭될 수 있다. 제1 노멀 리페어 MUX 회로(610) 및 제2 노멀 리페어 MUX 회로(620)는 각각 도 11의 제1 MUX 회로(525) 및 제2 MUX 회로(523)와 실질적으로 동일하게 구성될 수 있다.
제1 교차 리페어 MUX 회로(640)는 제1 크로스 리페어 인에이블 신호(EN_CR_L)에 기초하여, 제1 리페어 라인들(RIO_L<7:0>) 및 제1 보조 리페어 라인들(RIOB_L<7:0>)을 제2 비트 입출력 라인들(BIT_H<7:0>) 및 제2 보조 비트 입출력 라인들(BITB_H<7:0>)과 각각 연결할 수 있다.
제2 교차 리페어 MUX 회로(650)는 제2 크로스 리페어 인에이블 신호(EN_CR_H)에 기초하여, 제2 리페어 라인들(RIO_H<7:0>) 및 제2 보조 리페어 라인들(RIOB_H<7:0>)을 제1 비트 입출력 라인들(BIT_L<7:0>) 및 제1 보조 비트 입출력 라인들(BITB_L<7:0>)과 각각 연결할 수 있다.
제1 노멀 리페어 MUX 회로(610) 또는 제2 노멀 리페어 MUX 회로(620)가 동작하는 동안에는 제1 교차 리페어 MUX 회로(640) 또는 제2 교차 리페어 MUX 회로(650)가 동작하지 않을 것이다. 한편, 제1 교차 리페어 MUX 회로(640) 또는 제2 교차 리페어 MUX 회로(650)가 동작하는 동안에는 제1 노멀 리페어 MUX 회로(610) 또는 제2 노멀 리페어 MUX 회로(620)가 동작하지 않을 것이다.
제1 및 제2 노멀 리페어 MUX 회로(610, 620), 제1 및 제2 교차 리페어 MUX 회로(640, 650)의 자세한 구성에 대해서는 도 19a 내지 도 19d를 참조하여 후술하기로 한다.
도 19a 및 도 19b는 제1 및 제2 노멀 리페어 MUX 회로(610, 620)의 구성을 나타내는 회로도이다. 도 19c 및 도 19d는 제1 및 제2 교차 리페어 MUX 회로(640, 650)의 구성을 나타내는 회로도이다.
도 19a를 참조하면, 제1 노멀 리페어 MUX 회로(610)는 제1 리페어 인에이블 신호(EN_R_L)에 기초하여, 제1 리페어 라인들(RIO_L<7:0>) 및 제1 보조 리페어 라인들(RIOB_L<7:0>)을 제1 비트 입출력 라인들(BIT_L<7:0>) 및 제1 보조 비트 입출력 라인들(BITB_L<7:0>)과 각각 연결하는 복수의 트랜지스터들을 포함한다. 도 19a에는 간략히 도시되어 있으나, 제1 노멀 리페어 MUX 회로(610)는 제1 리페어 라인들(RIO_L<7:0>)을 제1 비트 입출력 라인들(BIT_L<7:0>)에 각각 연결하기 위한 8 개의 트랜지스터들(TRR_L<7:0>) 및 제1 보조 리페어 라인들(RIOB_L<7:0>)을 제1 보조 비트 입출력 라인들(BITB_L<7:0>)과 각각 연결하기 위한 8 개의 트랜지스터들(TRRB_L<7:0>)을 포함함을 알 수 있을 것이다. 즉, 예시적인 실시 예에서, 제1 노멀 리페어 MUX 회로(610)는 16 개의 트랜지스터를 포함할 수 있다.
도 19b를 참조하면, 제2 노멀 리페어 MUX 회로(620)는 제2 리페어 인에이블 신호(EN_R_H)에 기초하여, 제2 리페어 라인들(RIO_H<7:0>) 및 제2 보조 리페어 라인들(RIOB_H<7:0>)을 제2 비트 입출력 라인들(BIT_H<7:0>) 및 제2 보조 비트 입출력 라인들(BITB_H<7:0>)과 각각 연결하는 복수의 트랜지스터들을 포함한다. 도 19a와 유사하게, 제2 노멀 리페어 MUX 회로(620) 또한 16 개의 트랜지스터들(TRR_H<7:0>, TRRB_H<7:0>)을 포함할 수 있다.
도 19c를 참조하면, 제1 교차 리페어 MUX 회로(640)는 제1 크로스 리페어 인에이블 신호(EN_CR_L)에 기초하여, 제1 리페어 라인들(RIO_L<7:0>) 및 제1 보조 리페어 라인들(RIOB_L<7:0>)을 제2 비트 입출력 라인들(BIT_H<7:0>) 및 제2 보조 비트 입출력 라인들(BITB_H<7:0>)과 각각 연결하는 복수의 트랜지스터들을 포함한다. 도 19a, 도 19b와 유사하게, 제1 교차 리페어 MUX 회로(640) 또한 16 개의 트랜지스터들(TRC_1<7:0>, TRCB_1<7:0>)을 포함할 수 있다.
도 19d를 참조하면, 제2 교차 리페어 MUX 회로(650)는 제2 크로스 리페어 인에이블 신호(EN_CR_H)에 기초하여, 제2 리페어 라인들(RIO_H<7:0>) 및 제2 보조 리페어 라인들(RIOB_H<7:0>)을 제1 비트 입출력 라인들(BIT_L<7:0>) 및 제1 보조 비트 입출력 라인들(BITB_L<7:0>)과 각각 연결하는 복수의 트랜지스터들을 포함한다. 도 19a 내지 도 19c와 유사하게, 제2 교차 리페어 MUX 회로(650) 또한 16 개의 트랜지스터들(TRC_2<7:0>, TRCB_2<7:0>)을를 포함할 수 있다.
도 20a 및 도 20b는 도 18에 도시된 리페어 MUX(600)를 보다 상세히 나타내는 회로도이다.
도 20a를 참조하면, 도 18의 리페어 MUX(600) 중, 제1 비트 입출력 라인들(BIT_L<7:0>), 제2 비트 입출력 라인들(BIT_H<7:0>), 제1 리페어 라인들(RIO_L<7:0>), 제2 리페어 라인들(RIO_H<7:0>)을 연결하는 회로가 도시되어 있다. 도 20b를 참조하면, 도 11의 리페어 MUX(500) 중, 제1 보조 비트 입출력 라인들(BITB_L<7:0>), 제2 보조 비트 입출력 라인들(BITB_H<7:0>), 제1 보조 리페어 라인들(RIOB_L<7:0>), 제2 보조 리페어 라인들(RIOB_H<7:0>)을 연결하는 회로가 도시되어 있다.
도 20a의 트랜지스터(TRR_L<7:0>) 및 도 20b의 트랜지스터(TRRB_L<7:0>) 은 제1 노멀 리페어 회로(610)에 포함된다. 도 20a의 트랜지스터(TRR_H<7:0>) 및 도 20b의 트랜지스터(TRRB_H<7:0>)은 제2 노멀 리페어 회로(620)에 포함된다. 한편, 도 20a의 트랜지스터(TRC_1<7:0>) 및 도 20b의 트랜지스터(TRCB_1<7:0>)는 제1 교차 리페어 MUX 회로(640)에 포함된다. 도 20a의 트랜지스터(TRC_2<7:0>) 및 도 20b의 트랜지스터(TRCB_2<7:0>)는 제2 교차 리페어 MUX 회로(650)에 포함된다. 즉, 도 20a 및 도 20b의 회로는 도 19a 내지 도 19d에 도시된 회로와 등가임을 알 수 있다.
도 21은 도 17에 도시된 캐시 버퍼의 크로스 리페어 동작을 설명하기 위한 타이밍도이다.
도 21에서는 제1 메인 캐시 그룹(410)에 대응하는 메모리 블록이 제2 리페어 캐시 그룹(440)에 대응하는 메모리 블록으로 크로스 리페어 되는 동작이 도시되어 있다. 크로스 리페어 동작이 수행되므로, 제1 및 제2 리페어 인에이블 신호(EN_R_L, EN_R_H)는 로직-로우 상태를 유지한다. 또한, 제1 크로스 리페어 신호(EN_CR_L) 또한 로직-로우 상태를 유지한다.
먼저, 시간(t15) 내지 시간(t17)에서는 도 15에 도시된 것과 동일하게, 제1 메인 캐시 그룹(410)의 첫 번째 컬럼에 위치하는 캐시 래치의 데이터가 글로벌 데이터 라인(GDL<7:0>)으로 출력됨을 알 수 있을 것이다.
시간(t17)에서, 제2 크로스 리페어 신호(EN_CR_H)가 활성화되고, 제1 인에이블 신호(EN0_L)가 비활성화된다.
이에 따라, 도 18의 제2 교차 MUX 회로(650)가 동작하게 된다. 이 경우, 제1 비트 입출력 라인(BIT_L<7:0>)은 제2 리페어 라인들(RIO_H<7:0>)과 연결되고, 제1 보조 비트 입출력 라인(BITB_L<7:0>)은 제2 보조 리페어 라인들(RIOB_H<7:0>)과 연결된다.
시간(t17)에 제1 MUX 회로(525)가 비활성화되므로, 제1 로컬 입출력 라인(LIO_1<0>) 및 제1 보조 로컬 입출력 라인(LIOB_1<0>)의 전압 차이는 유지된다.
이후, 시간(t18)에 제2 리페어 컬럼 선택 라인들(RCS_H<z:0>) 중 첫 번째 컬럼에 대응하는 제2 리페어 컬럼 선택 라인(RCS_H<0>)의 신호가 활성화된다. 이에 따라, 제2 리페어 캐시 그룹(440)의 첫 번째 컬럼에 위치하는 캐시 래치들에 저장된 데이터에 따라, 제2 리페어 라인들(RIO_H<7:0>) 및 제2 보조 리페어 라인들(RIOB_H<7:0>) 사이에 전압 차이가 발생한다. 제2 리페어 라인들(RIO_H<7:0>) 및 제2 보조 리페어 라인들(RIOB_H<7:0>) 사이에 전압 차이는 제1 비트 입출력 라인(BIT_L<7:0>) 및 제1 보조 비트 입출력 라인(BITB_L<7:0>) 사이의 전압 차이가 된다.
이후 제1 스트로브 신호(STB_L)가 활성화됨에 따라 제1 비트 입출력 라인(BIT_L<7:0>) 및 제1 보조 비트 입출력 라인(BITB_L<7:0>) 사이의 전압 차이를 센싱한 결과가 출력 데이터로서 글로벌 데이터 라인(GDL<7:0>)으로 전달된다.
즉, 데이터 센싱의 두 번째 주기에서, 제2 리페어 캐시 그룹(440)의 첫 번째 컬럼에 위치하는 캐시 래치들의 데이터가 출력된다. 이후, 시간(t19)에서 제2 크로스 리페어 신호(EN_CR_H)가 비활성화되고, 제1 인에이블 신호(EN0_L)가 활성화된다. 따라서, 시간(t19) 이후에는 도 15의 타이밍도와 동일한 동작이 수행된다. 즉, 제2 리페어 캐시 그룹(440)의 데이터가 출력되는 것이 아니라, 제1 메인 캐시 그룹(410)의 데이터가 출력된다.
상술한 바와 같이, 본 발명의 일 실시 예에 따른 캐시 버퍼에 의하면, 크로스 리페어 동작 시에 MUX 회로가 1단계로 구성되므로, 타이밍 편차(timing variation)를 위한 마진 설계가 유리해진다. 이에 따라, 캐시 버퍼 및 이를 포함하는 반도체 메모리 장치의 고속 동작 시 신뢰성이 향상될 수 있다.
도 22는 도 2의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 22를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1 내지 도 22를 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 23은 도 22의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 23을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 23에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 23을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 23에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 24는 도 23을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 24를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙 처리 장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 24에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 24에서, 도 23을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 22를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 22 및 도 23을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 페이지 버퍼
140: 제어 로직
150: 전압 생성부
160: 캐시 버퍼
170: 입출력 인터페이스

Claims (23)

  1. 페이지 버퍼와 연결되는 캐시 버퍼로서:
    메모리 셀 어레이의 제1 영역에 대응하는 제1 캐시 그룹;
    상기 메모리 셀 어레이의 제2 영역에 대응하는 제2 캐시 그룹;
    상기 제1 캐시 그룹 및 상기 제2 캐시 그룹과 연결되는 선택부; 및
    상기 선택부를 통해 상기 제1 캐시 그룹 및 상기 제2 캐시 그룹으로 데이터를 출력하거나 이들로부터 데이터를 입력받는 입출력 제어부를 포함하는 캐시 버퍼로서,
    상기 선택부는,
    노말 리페어 시, 제1 데이터 라인으로 수신되는 데이터를 상기 제1 캐시 그룹으로 전달하고 제2 데이터 라인으로 수신되는 데이터를 상기 제2 캐시 그룹으로 전달하여 리페어 선택 동작을 수행하고,
    크로스 리페어 시 상기 제1 데이터 라인으로 수신되는 데이터를 상기 제2 캐시 그룹으로 전달하고 상기 제2 데이터 라인으로 수신되는 데이터를 상기 제1 캐시 그룹으로 전달하여 리페어 선택 동작을 수행하는 것을 특징으로 하는, 캐시 버퍼.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 영역은 제1 메인 영역 및 제1 리페어 영역을 포함하고, 상기 제2 영역은 제2 메인 영역 및 제2 리페어 영역을 포함하며,
    상기 제1 캐시 그룹은 상기 제1 메인 영역에 대응하는 제1 메인 캐시 그룹 및 상기 제1 리페어 영역에 대응하는 제1 리페어 캐시 그룹을 포함하고,
    상기 제2 캐시 그룹은 상기 제2 메인 영역에 대응하는 제2 메인 캐시 그룹 및 상기 제2 리페어 영역에 대응하는 제2 리페어 캐시 그룹을 포함하는 것을 특징으로 하는, 캐시 버퍼.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2 항에 있어서, 상기 선택부는:
    상기 제1 메인 캐시 그룹과 상기 입출력 제어부 사이에 연결되는 제1 메인 선택부;
    상기 제2 메인 캐시 그룹과 상기 입출력 제어부 사이에 연결되는 제2 메인 선택부; 및
    상기 제1 및 제2 리페어 캐시 그룹과 상기 입출력 제어부 사이에 연결되는 리페어 선택부를 포함하는 것을 특징으로 하는, 캐시 버퍼.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서, 상기 제1 데이터 라인은 제1 비트 입출력 라인을 포함하고, 상기 제2 데이터 라인은 제2 비트 입출력 라인을 포함하며,
    상기 제1 메인 캐시 그룹과 상기 제1 메인 선택부는 제1 로컬 입출력 라인으로 연결되고, 상기 제1 메인 선택부와 상기 입출력 제어부는 상기 제1 비트 입출력 라인으로 연결되며,
    상기 제2 메인 캐시 그룹과 상기 제2 메인 선택부는 제2 로컬 입출력 라인으로 연결되고, 상기 제2 메인 선택부와 상기 입출력 제어부는 상기 제2 비트 입출력 라인으로 연결되는 것을 특징으로 하는, 캐시 버퍼.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서, 상기 제1 리페어 캐시 그룹과 상기 리페어 선택부는 제1 리페어 라인으로 연결되고, 상기 제2 리페어 캐시 그룹과 상기 리페어 선택부는 제2 리페어 라인으로 연결되며,
    상기 리페어 선택부와 상기 입출력 제어부는 상기 제1 비트 입출력 라인 및 상기 제2 비트 입출력 라인으로 연결되는 것을 특징으로 하는, 캐시 버퍼.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서, 노말 동작 시에, 상기 리페어 선택부는 비활성화되고, 상기 제1 메인 선택부 및 상기 제2 메인 선택부는 활성화되며,
    상기 제1 로컬 입출력 라인은 상기 제1 비트 입출력 라인과 연결되고, 상기 제2 로컬 입출력 라인은 상기 제2 비트 입출력 라인으로 연결되는 것을 특징으로 하는, 캐시 버퍼.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서, 상기 제1 메인 캐시 그룹에 대한 노말 리페어 시에,
    상기 제1 메인 선택부는 비활성화되고, 상기 제2 메인 선택부는 활성화되며,
    상기 리페어 선택부는 상기 제1 리페어 라인과 상기 제1 비트 입출력 라인을 연결하는 것을 특징으로 하는, 캐시 버퍼.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서, 상기 제2 메인 캐시 그룹에 대한 노말 리페어 동작 시에,
    상기 제1 메인 선택부는 활성화되고, 상기 제2 메인 선택부는 비활성화되며,
    상기 리페어 선택부는 상기 제2 리페어 라인과 상기 제2 비트 입출력 라인을 연결하는 것을 특징으로 하는, 캐시 버퍼.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서, 상기 제2 메인 캐시 그룹에 대한 크로스 리페어 시에,
    상기 제1 메인 선택부는 활성화되고, 상기 제2 메인 선택부는 비활성화되며,
    상기 리페어 선택부는 상기 제1 리페어 라인과 상기 제2 비트 입출력 라인을 연결하는 것을 특징으로 하는, 캐시 버퍼.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서, 상기 제1 메인 캐시 그룹에 대한 크로스 리페어 동작 시에,
    상기 제1 메인 선택부는 비활성화되고, 상기 제2 메인 선택부는 활성화되며,
    상기 리페어 선택부는 상기 제2 리페어 라인과 상기 제1 비트 입출력 라인을 연결하는 것을 특징으로 하는, 캐시 버퍼.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서, 상기 리페어 선택부는:
    상기 제1 리페어 라인과 상기 제1 비트 입출력 라인 사이에 연결되는 제1 선택 회로;
    상기 제2 리페어 라인과 상기 제2 비트 입출력 라인 사이에 연결되는 제2 선택 회로; 및
    상기 제1 리페어 라인과 상기 제2 리페어 라인 사이에 연결되는 교차 선택 회로를 포함하는 것을 특징으로 하는, 캐시 버퍼.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 제1 메인 캐시 그룹에 대한 노말 리페어 시에, 상기 제1 선택 회로는 제1 리페어 인에이블 신호에 기초하여, 상기 제1 리페어 라인과 상기 제1 비트 입출력 라인을 연결하고,
    상기 제2 메인 캐시 그룹에 대한 노말 리페어 시에, 상기 제2 선택 회로는 제2 리페어 인에이블 신호에 기초하여, 상기 제2 리페어 라인과 상기 제2 비트 입출력 라인을 연결하는 것을 특징으로 하는, 캐시 버퍼.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 제1 메인 캐시 그룹에 대한 크로스 리페어 시에, 상기 제1 선택 회로 및 상기 교차 선택 회로는 제1 리페어 인에이블 신호 및 크로스 리페어 인에이블 신호에 각각 기초하여 상기 제2 리페어 라인과 상기 제1 비트 입출력 라인을 연결하는 것을 특징으로 하는, 캐시 버퍼.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 제2 메인 캐시 그룹에 대한 크로스 리페어 시에, 상기 제2 선택 회로 및 상기 교차 선택 회로는 제2 리페어 인에이블 신호 및 크로스 리페어 인에이블 신호에 각각 기초하여 상기 제1 리페어 라인과 상기 제2 비트 입출력 라인을 연결하는 것을 특징으로 하는, 캐시 버퍼.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서, 상기 리페어 선택부는:
    제1 리페어 인에이블 신호에 기초하여 상기 제1 리페어 라인과 상기 제1 비트 입출력 라인을 연결하는 제1 노멀 리페어 선택 회로;
    제2 리페어 인에이블 신호에 기초하여 상기 제2 리페어 라인과 상기 제2 비트 입출력 라인을 연결하는 제2 노멀 리페어 선택 회로;
    제1 크로스 리페어 인에이블 신호에 기초하여 상기 제1 리페어 라인과 상기 제2 비트 입출력 라인을 연결하는 제1 교차 리페어 선택 회로; 및
    제2 크로스 리페어 인에이블 신호에 기초하여 상기 제2 리페어 라인과 상기 제1 비트 입출력 라인을 연결하는 제2 교차 리페어 선택 회로를 포함하는 것을 특징으로 하는, 캐시 버퍼.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서, 상기 제1 노멀 리페어 선택 회로는:
    상기 제1 리페어 라인과 상기 제1 비트 입출력 라인 사이에 연결되어, 상기 제1 리페어 인에이블 신호에 의해 턴 온되는 트랜지스터를 포함하는 것을 특징으로 하는, 캐시 버퍼.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서, 상기 제2 노멀 리페어 선택 회로는:
    상기 제2 리페어 라인과 상기 제2 비트 입출력 라인 사이에 연결되어, 상기 제2 리페어 인에이블 신호에 의해 턴 온되는 트랜지스터를 포함하는 것을 특징으로 하는, 캐시 버퍼.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서, 상기 제1 교차 리페어 선택 회로는:
    상기 제1 리페어 라인과 상기 제2 비트 입출력 라인 사이에 연결되어, 상기 제1 크로스 리페어 인에이블 신호에 의해 턴 온되는 트랜지스터를 포함하는 것을 특징으로 하는, 캐시 버퍼.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서, 상기 제2 교차 리페어 선택 회로는:
    상기 제2 리페어 라인과 상기 제1 비트 입출력 라인 사이에 연결되어, 상기 제2 크로스 리페어 인에이블 신호에 의해 턴 온되는 트랜지스터를 포함하는 것을 특징으로 하는, 캐시 버퍼.
  20. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대한 프로그램 동작 또는 리드 동작을 수행하는 페이지 버퍼; 및
    상기 페이지 버퍼와 연결되는 캐시 버퍼를 포함하는 반도체 메모리 장치로서,
    상기 캐시 버퍼는:
    상기 메모리 셀 어레이의 제1 영역에 대응하는 제1 캐시 그룹;
    상기 메모리 셀 어레이의 제2 영역에 대응하는 제2 캐시 그룹;
    상기 제1 캐시 그룹 및 상기 제2 캐시 그룹과 연결되는 선택부; 및
    상기 선택부를 통해 상기 제1 캐시 그룹 및 상기 제2 캐시 그룹으로 데이터를 출력하거나 이들로부터 데이터를 입력받는 입출력 제어부를 포함하고,
    상기 선택부는,
    노말 리페어 시, 제1 데이터 라인으로 수신되는 데이터를 상기 제1 캐시 그룹으로 전달하고 제2 데이터 라인으로 수신되는 데이터를 상기 제2 캐시 그룹으로 전달하여 리페어 선택 동작을 수행하고,
    크로스 리페어 시, 상기 제1 데이터 라인으로 수신되는 데이터를 상기 제2 캐시 그룹으로 전달하고 상기 제2 데이터 라인으로 수신되는 데이터를 상기 제1 캐시 그룹으로 전달하여 리페어 선택 동작을 수행하는 것을 특징으로 하는, 반도체 메모리 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제20 항에 있어서, 상기 제1 영역은 제1 메인 영역 및 제1 리페어 영역을 포함하고, 상기 제2 영역은 제2 메인 영역 및 제2 리페어 영역을 포함하며,
    상기 제1 캐시 그룹은 상기 제1 메인 영역에 대응하는 제1 메인 캐시 그룹 및 상기 제1 리페어 영역에 대응하는 제1 리페어 캐시 그룹을 포함하고,
    상기 제2 캐시 그룹은 상기 제2 메인 영역에 대응하는 제2 메인 캐시 그룹 및 상기 제2 리페어 영역에 대응하는 제2 리페어 캐시 그룹을 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21 항에 있어서, 상기 선택부는:
    상기 제1 메인 캐시 그룹과 상기 입출력 제어부 사이에 연결되는 제1 메인 선택부;
    상기 제2 메인 캐시 그룹과 상기 입출력 제어부 사이에 연결되는 제2 메인 선택부; 및
    상기 제1 및 제2 리페어 캐시 그룹과 상기 입출력 제어부 사이에 연결되는 리페어 선택부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  23. 메모리 셀 어레이와 연결된 캐시 버퍼로서, 상기 캐시 버퍼는:
    상기 메모리 셀 어레이 내 메인 메모리 영역의 데이터를 캐싱하기 위한 메인 캐시부;
    상기 메모리 셀 어레이 내 제1 리페어 영역의 데이터를 캐싱하기 위한 제1 리페어 캐시부;
    상기 메모리 셀 어레이 내 제2 리페어 영역의 데이터를 캐싱하기 위한 제2 리페어 캐시부; 및
    입출력 제어 구성 요소를 포함하고,
    상기 입출력 제어 구성 요소는:
    상기 메인 메모리 영역이 사용 가능한 경우, 외부 엔티티와 상기 메인 캐시 사이의 제1 경로를 통해 데이터를 전달하고,
    상기 제1 리페어 메모리 영역으로 상기 메인 메모리 영역을 리페어하는 노말 리페어 동작이 수행되는 동안, 상기 제1 경로를 상기 외부 엔티티와 상기 제1 리페어 캐시부 사이의 제2 경로로 변경하고,
    상기 제2 리페어 메모리 영역으로 상기 메인 메모리 영역을 리페어하는 크로스 리페어 동작이 수행되는 동안, 상기 제1 경로를 상기 외부 엔티티와 상기 제2 리페어 캐시부 사이의 제3 경로로 변경하는 것을 특징으로 하는, 캐시 버퍼.

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