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KR102605247B1 - 표시 장치 - Google Patents

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KR102605247B1
KR102605247B1 KR1020160145961A KR20160145961A KR102605247B1 KR 102605247 B1 KR102605247 B1 KR 102605247B1 KR 1020160145961 A KR1020160145961 A KR 1020160145961A KR 20160145961 A KR20160145961 A KR 20160145961A KR 102605247 B1 KR102605247 B1 KR 102605247B1
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bridge
disposed
layer
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sensor units
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김태현
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삼성디스플레이 주식회사
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Abstract

표시 장치는 표시 패널과 센서 유닛을 포함하고, 센서 유닛은 제1 브릿지를 포함하는 제1 도전층, 복수 개의 제1 센서부들을 포함하는 제2 도전층, 제1 도전층과 제2 도전층 사이에 배치되며, 제1 브릿지 및 제1 브릿지와 중첩하는 제1 센서부들 사이에 복수 개의 관통홀들을 정의하는 제1 절연층, 및 관통홀들 각각에 의하여 노출된 제1 브릿지의 브릿지 상부면, 관통홀들 각각을 정의하는 제1 절연층의 절연 측면, 및 제1 브릿지와 마주하는 제1 센서부들 각각의 센서 하부면에 의하여 정의되는 공간을 채우고 배치되는 복수 개의 컨텍 전극들을 포함하며, 컨텍 전극들 각각의 단면이 5개 이상의 변들로 이루어진 다각형 형상을 갖도록 하여, 센서 유닛에서의 접촉 저항을 낮출 수 있다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 대한 발명으로, 보다 상세하게는 접촉 저항을 낮추는 컨텍 전극을 갖는 센서 유닛을 포함하는 표시 장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시 장치들이 개발되고 있다. 표시 장치들의 입력장치로써 키보드 또는 마우스 등을 포함한다. 또한, 최근에 표시 장치들은 입력장치로써 터치 감지 유닛 등의 센서 유닛을 구비한다.
본 발명은 감지 전극의 센서부와 브릿지 사이의 접촉 저항을 낮추는 컨텍 전극을 갖는 표시 장치를 제공하는 것을 목적으로 한다.
일 실시예는 표시 패널; 및 상기 표시 패널 상에 배치된 센서 유닛; 을 포함하고, 상기 센서 유닛은 제1 브릿지를 포함하는 제1 도전층; 상기 제1 도전층 상에 배치되고, 제1 방향을 따라 서로 이격되어 배열된 복수 개의 제1 센서부들을 포함하는 제2 도전층; 상기 제1 도전층과 상기 제2 도전층 사이에 배치되며, 상기 제1 브릿지 및 상기 제1 브릿지와 중첩하는 상기 제1 센서부들 사이에 복수 개의 관통홀들을 정의하는 제1 절연층; 및 상기 관통홀들 각각에 의하여 노출된 상기 제1 브릿지의 브릿지 상부면, 상기 관통홀들 각각을 정의하는 상기 제1 절연층의 절연 측면, 및 상기 제1 브릿지와 마주하는 상기 제1 센서부들 각각의 센서 하부면에 의하여 정의되는 공간을 채우고 배치되는 복수 개의 컨텍 전극들; 을 포함하며, 상기 표시 패널의 상부면에 수직하는 상기 컨텍 전극들 각각의 단면은 5개 이상의 변들로 이루어진 다각형 형상인 표시 장치를 제공한다.
상기 제2 도전층은 상기 제1 방향과 교차하는 제2 방향을 따라 서로 이격되어 배열된 복수의 제2 센서부들; 및 상기 제2 센서부들 중 인접한 상기 제2 센서부들을 연결하는 제2 브릿지; 를 더 포함할 수 있다.
상기 표시 패널은 베이스 기판, 상기 베이스 기판 상에 배치된 회로층, 상기 회로층 상에 배치된 발광 소자층, 및 상기 발광 소자층 상에 배치된 봉지층을 포함하고, 상기 제1 도전층은 상기 봉지층 상에 직접 배치될 수 있다.
상기 제1 브릿지는 상기 제1 방향으로 연장된 브릿지 평탄부; 및 상기 브릿지 평탄부 상에 배치된 브릿지 돌출부; 를 포함할 수 있다.
상기 컨텍 전극들 각각의 단면은 상기 브릿지 평탄부의 상부면, 상기 브릿지 돌출부의 측면과 상부면, 상기 절연 측면, 및 상기 센서 하부면으로 정의되는 상기 다각형 형상일 수 있다.
상기 브릿지 돌출부는 상기 브릿지 평탄부의 일단에 배치되며, 상기 브릿지 돌출부의 측면 중 일부와 상부면 중 일부는 상기 관통홀 내에 배치되는 것일 수 있다.
상기 브릿지 돌출부는 복수 개이고, 상기 복수 개의 브릿지 돌출부들 중 일부의 브릿지 돌출부들은 상기 브릿지 평탄부의 일단에 배치되고, 나머지 브릿지 돌출부들은 상기 브릿지 평탄부의 타단에 배치되며, 상기 브릿지 돌출부들 각각의 측면 중 일부와 상부면 중 일부는 상기 관통홀 내에 배치될 수 있다.
상기 브릿지 평탄부와 상기 브릿지 돌출부는 상이한 도전 금속을 포함하는 것일 수 있다.
상기 제1 브릿지는 상기 표시 패널의 상부면을 노출시키는 브릿지 오목부를 포함할 수있다.
상기 컨텍 전극들 각각의 단면은 상기 노출된 상기 표시 패널의 상부면, 상기 브릿지 오목부를 정의하는 상기 제1 브릿지의 측면, 상기 브릿지 상부면, 상기 절연 측면, 및 상기 센서 하부면으로 정의되는 상기 다각형 형상일 수 있다.
상기 브릿지 오목부는 상기 관통홀 내에 정의되는 것일 수 있다.
상기 표시 패널은 상기 브릿지 오목부에 대응하는 위치에 배치된 함몰부를 더 포함하는 것일 수 있다.
상기 컨텍 전극들 각각의 단면은 상기 함몰부에 의해 노출된 상기 표시 패널의 상부면, 상기 브릿지 오목부를 정의하는 상기 제1 브릿지의 측면, 상기 브릿지 상부면, 상기 절연 측면, 및 상기 센서 하부면으로 정의되는 상기 다각형 형상일 수 있다.
상기 센서 유닛은 상기 제2 도전층 상에 배치된 제2 절연층을 더 포함할 수 있다.
상기 제1 센서부들 중 인접한 상기 제1 센서부들은 상기 제1 브릿지 및 상기 컨텍 전극들에 의해 전기적으로 서로 연결되는 것일 수 있다.
상기 제1 브릿지, 상기 제1 센서부들, 상기 제2 브릿지, 상기 제2 센서부들, 및 상기 컨텍 전극들 각각은 두 개 이상의 금속층으로 형성된 다층 전극층일 수 있다.
다른 실시예는 표시 패널; 및 상기 표시 패널 상에 배치된 센서 유닛; 을 포함하고, 상기 센서 유닛은 적어도 하나의 요철부를 갖는 제1 브릿지를 포함하는 제1 도전층; 상기 제1 도전층 상에 배치되며, 상기 적어도 하나의 요철부에 중첩하는 관통홀을 정의하는 절연층; 상기 절연층 상에 배치되고, 상기 적어도 하나의 요철부 및 상기 관통홀에 중첩하여 배치된 제1 센서부를 포함하는 제2 도전층; 및 상기 적어도 하나의 요철부 상에 배치되어 상기 관통홀을 채우고 배치된 컨텍 전극; 을 포함하는 표시 장치를 제공한다.
상기 적어도 하나의 요철부는 오목부 또는 돌출부일 수 있다.
상기 표시 패널의 상부면에 수직하는 상기 오목부 또는 상기 돌출부의 단면은 사다리꼴 형상일 수 있다.
상기 제1 센서부는 복수 개이고, 상기 복수의 제1 센서부들은 제1 방향을 따라 서로 이격되어 배열되고, 상기 제2 도전층은 상기 제1 방향과 교차하는 제2 방향을 따라 서로 이격되어 배열된 복수의 제2 센서부들; 및 상기 제2 센서부들 중 인접한 제2 센서부들을 연결하는 제2 브릿지; 를 더 포함할 수 있다.
일 실시예의 표시 장치는 브릿지와의 접촉 면적을 증가시킨 컨텍 전극을 제공하여 센서 유닛의 접촉 저항을 개선할 수 있다.
도 1은 일 실시예의 표시 장치의 사시도이다.
도 2는 도 1의 I-I`선에 대응하는 단면도이다
도 3은 일 실시예에 포함된 센서 유닛의 평면도이다.
도 4는 도 3의 AA 영역을 나타낸 확대 평면도이다.
도 5는 도 4에서 II-II`영역을 절단한 단면도이다.
도 6a 내지 도 6b는 일 실시예에 포함된 제1 브릿지의 사시도이다.
도 7a 내지 도 7b는 일 실시예에 포함된 센서 유닛의 평면도이다.
도 8a는 종래의 표시 장치의 단면도이고, 도 8b는 일 실시예의 표시 장치의 단면도이다.
도 9는 일 실시예에 따른 표시 장치에 포함되는 표시 패널의 화소들 중 하나의 회로도이다.
도 10은 일 실시예에 따른 표시 장치에 포함되는 표시 패널에 포함되는 화소들 중 하나를 나타낸 평면도이다.
도 11은 도 10의 III-III'선에 대응하는 개략적인 단면도이다.
도 12a 내지 도 12e는 컨텍 전극의 형상을 달리하는 표시 장치의 일 실시예들을 나타낸 단면도이다.
도 13a 내지 도 13b는 컨텍 전극의 형상을 달리하는 표시 장치의 일 실시예들을 나타낸 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "하에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 출원에서 "상에" 배치된다고 하는 것은 상부뿐 아니라 하부에 배치되는 경우도 포함하는 것일 수 있다.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 표시 장치에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(DD)의 사시도이다. 도 2는 도 1의 표시 장치에서 I-I'에 대응하는 면의 단면도이다.
도 1 및 도 2를 참조하면, 표시 장치(DD)는 표시 패널(DP) 및 센서 유닛(TSU)을 포함할 수 있다. 센서 유닛(TSU)은 표시 패널(DP) 상에 제공될 수 있다. 표시 패널(DP)은 이미지를 제공하며, 센서 유닛(TSU)은 사용자의 직접 터치, 사용자의 간접 터치, 물체의 직접 터치 또는 물체의 간접 터치를 인식하는 것일 수 있다.
한편, 센서 유닛(TSU)은 외부에서 인가되는 터치의 위치 및 터치의 세기(압력) 중 적어도 어느 하나를 감지할 수 있다. 본 발명의 일 실시예에 따른 센서 유닛(TSU)은 다양한 구조를 갖거나 다양한 물질로 구성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 예를 들어, 일 실시예의 표시 장치(DD)에서 센서 유닛(TSU)은 터치를 감지하는 터치 감지 유닛일 수 있다.
이하에서 표시 패널(DP)은 유기 발광 표시 패널인 것을 예를 들어 설명하나, 실시예가 이에 한정되는 것은 아니며, 표시 패널(DP)은 액정 표시 패널(liquid crystal display panel), 플라즈마 표시 패널(plasma display panel), 전기영동 표시 패널(electrophoretic display panel), MEMS 표시 패널(microelectromechanical system display panel) 및 일렉트로웨팅 표시 패널(electrowetting display panel) 등일 수도 있다.
도 2는 표시 장치(DD)의 단면을 개략적으로 나타낸 것으로, 표시 장치(DD)의 표시 패널(DP)은 베이스 기판(SUB), 베이스 기판(SUB) 상에 배치된 회로층(PCL), 회로층(PCL) 상에 배치된 유기 전계 발광 소자(OEL), 및 유기 전계 발광 소자(OEL) 상에 배치되는 봉지층(TFE)을 포함할 수 있다. 봉지층(TFE)은 유기 전계 발광 소자(OEL)를 보호하는 것일 수 있으며, 봉지층(TFE)은 유기 전계 발광 소자(OEL)를 감싸고 배치되는 것일 수 있다. 봉지층(TFE)은 복수의 층으로 구성되는 것일 수 있다. 봉지층(TFE)은 무기층과 유기층을 포함할 수 있다. 봉지층(TFE)은 적어도 2개의 무기층들과 그 사이에 배치된 유기층을 포함할 수 있다. 무기층은 수분/산소로부터 유기 전계 발광 소자(OEL)를 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 유기 전계 발광 소자(OEL)를 보호한다. 무기층은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층 및 실리콘 옥사이드층 등을 포함할 수 있다. 유기층은 아크릴 계열 유기물질을 포함할 수 있고, 이에 제한되지 않는다. 무기층은 증착 방법으로 제공될 수 있고, 유기층은 코팅 공정을 이용하여 제공될 수 있으나 실시예가 이에 한정되는 것은 아니다.
예를 들어, 표시 패널(DP)은 플렉서블(flexible)한 것일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 표시 패널(DP)은 리지드(rigid)한 것일 수 있다.
표시 패널(DP) 상에 센서 유닛(TSU)이 배치될 수 있다. 센서 유닛(TSU)은 표시 패널(DP) 상에 직접 배치될 수 있다. 또한, 센서 유닛(TSU) 및 표시 패널(DP) 사이에는 접착 부재(미도시) 등이 더 배치될 수도 있다.
또한, 센서 유닛(TSU)은 표시 패널(DP)의 봉지층(TFE) 상에 직접 배치될 수 있다. 예를 들어, 센서 유닛(TSU)은 별도의 접착부재를 사용하지 않고, 연속공정에 의해 봉지층(TFE) 상에 직접 형성되는 것일 수 있다. 다만, 이에 한정되는 것은 아니며, 봉지층(TFE) 상에 버퍼층(미도시)이 배치되고, 버퍼층(미도시) 상에 센서 유닛(TSU)이 배치될 수 있다. 버퍼층(미도시)은 유기층 또는 무기층일 수 있다.
센서 유닛(TSU)은 제1 도전층(CL1), 제1 절연층(IL1), 제2 도전층(CL2), 및 제2 절연층(IL2)을 포함할 수 있다. 제1 도전층(CL1), 제1 절연층(IL1), 제2 도전층(CL2), 및 제2 절연층(IL2)은 두께 방향인 제3 방향(DR3)으로 순차적으로 적층된 것일 수 있다. 한편, 센서 유닛(TSU)에서 제2 절연층(IL2)은 생략될 수 있다.
제1 도전층(CL1) 및 제2 도전층(CL2) 각각은 단층구조를 갖거나, 제3 방향(DR3)으로 순차적으로 적층된 다층구조를 가질 수 있다. 다층구조의 도전층은 투명 도전층들과 금속층들 중 적어도 2이상을 포함할 수 있다. 다층구조의 도전층은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 예를 들어, 제1 도전층(CL1) 및 제2 도전층(CL2) 각각은 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니다.
제1 도전층(CL1) 및 제2 도전층(CL2) 각각은 복수 개의 전극 패턴들을 포함할 수 있다. 예를 들어, 제1 도전층(CL1) 및 제2 도전층(CL2)은 복수 개의 감지 전극들을 포함하는 것일 수 있다. 제1 도전층(CL1) 및 제2 도전층(CL2)에 포함되는 감지 전극들에 대하여는 이후 상세히 설명한다.
제1 절연층(IL1) 및 제2 절연층(IL2) 각각은 무기물 또는 유기물을 포함할 수 있다. 무기물은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 유기물은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
제1 절연층(IL1) 및 제2 절연층(IL2) 각각은 단층 또는 다층구조를 가질 수 있다. 제1 절연층(IL1) 및 제2 절연층(IL2) 각각은 무기층 및 유기층 중 적어도 어느 하나를 포함할 수 있다. 무기층 및 유기층은 화학 기상 증착 방식에 의해 형성될 수 있다.
도 3은 일 실시예의 표시 장치에 포함되는 센서 유닛(TSU)의 평면도를 나타낸 것이다. 도 4는 도 3의 AA영역을 확대하여 나타낸 평면도이다. 도 5는 도 4의 II-II`에 대응하는 일 실시예의 표시 장치의 단면도를 나타낸 것이다.
도 3 내지 도 5의 도시를 참조하면, 센서 유닛(TSU)은 복수 개의 제1 감지 전극들(Rx), 복수 개의 제2 감지 전극들(Tx)을 포함하는 것일 수 있다. 도 3에서는 센서 유닛(TSU)이 4개의 제1 감지 전극들(Rx) 및 5개의 제2 감지 전극들(Tx)를 포함하는 것으로 도시하였으나, 실시예가 이에 한정되는 것은 아니다.
예를 들어, 센서 유닛(TSU)의 제1 감지 전극들(Rx)은 센싱 신호를 출력하고, 복수의 제2 감지 전극들(Tx)은 구동 신호를 수신할 수 있다. 한편, 이는 예시적으로 기재한 것이고, 제1 감지 전극들(Rx)이 구동 신호를 수신하고 제2 감지 전극들(Tx)이 센싱 신호를 출력할 수도 있으며, 다른 전기적 신호들을 추가적으로 수신하거나 출력할 수도 있다.
제1 감지 전극들(Rx)은 제1 방향(DR1)을 따라 연장되고, 제2 방향(DR2)을 따라 배열된다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 교차한다. 제1 감지 전극들(Rx) 각각은 복수의 제1 센서부들(SP1) 및 복수의 제1 브릿지들(BD1)을 포함한다. 제1 센서부들(SP1)은 제1 방향(DR1)을 따라 이격되어 배열되고, 제1 브릿지들(BD1)은 복수의 제1 센서부들(SP1) 중 이웃하는 제1 센서부들(SP1)을 각각 연결한다.
제2 감지 전극들(Tx)은 제2 방향(DR2)을 따라 연장되고, 제1 방향(DR1)을 따라 배열된다. 제2 감지 전극들(Tx) 각각은 복수의 제2 센서부들(SP2) 및 복수의 제2 브릿지들(BD2)을 포함한다. 제2 센서부들(SP2)은 제2 방향(DR2)을 따라 이격되어 배열되고, 제2 브릿지들(BD2)은 복수의 제2 센서부들(SP2) 중 이웃하는 제2 센서부들(SP2)을 각각 연결한다.
또한, 도 3의 평면도를 참조할 때, 센서 유닛(TSU)은 제1 감지 전극들(Rx) 또는 제2 감지 전극들(Tx)과 연결된 연결 배선(TL)을 포함할 수 있다. 또한, 센서 유닛(TSU)은 터치패드(PD1, PD2)를 포함할 수 있다. 연결 배선(TL)은 감지 전극들(Rx, Tx)과 터치패드(PD1, PD2)를 연결하는 것일 수 있다.
연결 배선(TL)은 제1 연결 배선(TL1) 및 제2 연결 배선(TL2)을 포함할 수 있으며, 제1 연결 배선(TL1)은 제1 감지 전극(Rx)과 연결되고, 제2 연결 배선(TL2)은 제2 감지 전극(Tx)과 연결될 수 있다. 또한, 연결 배선(TL)은 터치패드부(PD)와 전기적으로 연결된다. 터치패드부(PD)는 제1 터치패드(PD1) 및 제2 터치패드(PD2)를 포함할 수 있다. 제1 연결 배선(TL1)은 제1 감지 전극(Rx) 및 제1 터치패드(PD1)를 서로 연결하고, 제2 연결 배선(TL2)은 제2 감지 전극(Tx) 및 제2 터치패드(PD2)를 서로 연결한다.
제1 감지 전극들(Rx) 및 제2 감지 전극들(Tx) 각각은 서로 전기적으로 절연된다. 제1 감지 전극들(Rx)의 제1 센서부들(SP1) 및 제2 감지 전극들(Tx)의 제2 센서부들(SP2)은 서로 전기적으로 절연된다. 제1 센서부들(SP1) 및 제2 센서부들(SP2) 각각은 대략적으로 마름모, 정사각형, 직사각형, 원 또는 정형화되지 않은 모양(예를 들면, 덴드라이트(dendrite) 구조와 같이 나뭇가지들이 얽혀 있는 모양) 등의 다양한 형상을 가질 수 있다. 제1 센서부들(SP1) 및 제2 센서부들(SP2) 각각은 복수 개의 개구부들이 정의된 메쉬(mesh) 형상을 갖는 것일 수도 있다.
제1 감지 전극들(Rx) 및 제2 감지 전극들(Tx)은 동일한 층 상에 제공될 수 있다. 구체적으로, 제1 감지 전극들(Rx) 및 제2 감지 전극들(Tx)은 제2 도전층(CL2, 도 2)에 포함되는 것일 수 있다. 한편, 도면에 도시되지는 않았으나, 제1 감지 전극(Rx)과 제2 감지 전극(Tx)은 서로 다른 층에 제공되는 것일 수 있다. 서로 다른 층에 제공되는 제1 감지 전극(Rx)과 제2 감지 전극(Tx) 사이에는 절연층 또는 절연 패턴이 제공될 수 있다.
제1 감지 전극들(Rx) 및 제2 감지 전극들(Tx) 각각은 표시 패널(DP) 상에 제공될 수 있다. 예를 들어, 제1 감지 전극들(Rx) 및 제2 감지 전극들(Tx)을 포함하는 센서 유닛(TSU)은 표시 패널(DP)의 봉지층(TFE, 도 2) 상에 직접 배치될 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 센서 유닛(TSU)은 별도로 제공되어 접착 부재(미도시)를 이용하여 표시 패널(DP) 상에 배치되도록 결합될 수 있다. 이때, 센서 유닛(TSU)은 감지 전극들(Rx, Tx) 및 감지 전극(Rx, Tx)이 제공되는 기판(미도시)을 포함하는 것일 수 있다.
일 실시예의 표시 장치(DD)는 표시 패널(DP) 및 표시 패널(DP) 상에 배치된 센서 유닛(TSU)을 포함한다. 센서 유닛(TSU)은 제1 브릿지(BD1)를 포함하는 제1 도전층(CL1, 도 2), 제1 센서부들(SP1)을 포함하는 제2 도전층(CL2, 도 2), 제1 도전층(CL1, 도 2)과 제2 도전층(CL2, 도 2) 사이에 배치된 제1 절연층(IL1)을 포함하는 것일 수 있다. 또한, 센서 유닛(TSU)은 제1 센서부들(SP1)과 제1 브릿지(BD1)를 전기적으로 연결하는 컨텍 전극들(CE)을 포함할 수 있다.
일 실시예에서, 제1 센서부들(SP1), 제2 센서부들(SP2), 및 제2 브릿지(BD2)는 동일한 층 상에 제공되는 것일 수 있다. 또한, 제1 브릿지(BD1)는 제1 센서부들(SP1)과 다른 층에서 제공되는 것일 수 있다. 예를 들어, 제1 브릿지(BD1)는 제1 센서부들(SP1), 제2 센서부들(SP2), 및 제2 브릿지(BD2)와 다른 층에서 제공되는 것일 수 있다. 구체적으로, 제1 브릿지(BD1)는 센서 유닛(TSU)의 제1 도전층(CL1, 도 2)에 포함되며, 제1 센서부들(SP1), 제2 센서부들(SP2), 및 제2 브릿지(BD2)는 제2 도전층(CL2, 도 2)에 포함되는 것일 수 있다.
제1 브릿지(BD1)와 제2 브릿지(BD2) 사이에는 제1 절연층(IL1)이 제공될 수 있다. 또한, 제1 센서부들(SP1), 제2 센서부들(SP2), 및 제2 브릿지(BD2) 상에는 제2 절연층(IL2)이 제공될 수 있다.
제1 절연층(IL1)은 제1 브릿지(BD1) 상에 배치될 수 있다. 제1 절연층(IL1)은 표시패널(DP) 상에서 제1 브릿지(BD1)를 감싸고 배치될 수 있다. 제1 절연층(IL1)은 관통홀들(HL)을 포함할 수 있다. 관통홀들(HL)은 제1 브릿지(BD1) 및 제1 브릿지(BD1)와 중첩하는 제1 센서부들(SP1) 사이에 정의되는 것일 수 있다. 관통홀들(HL)은 제1 브릿지(BD1) 상에서 제1 절연층(IL1)에 의해 정의되는 것일 수 있다.
제1 브릿지(BD1) 및 제1 센서부들(SP1)과 마주하는 제1 브릿지(BD1) 사이에 컨텍 전극들(CE)이 배치될 수 있다. 컨텍 전극들(CE)은 제1 센서부들(SP1)과 제1 브릿지(BD1)를 전기적으로 연결시키는 전극들 일 수 있다.
컨텍 전극들(CE)은 관통홀들(HL) 각각에 의해 노출된 제1 브릿지(BD1)의 브릿지 상부면(BD-UP), 관통홀들(HL)을 정의하는 제1 절연층(IL1)의 절연 측면(IL-SD), 및 제1 브릿지(BD1)와 마주하는 제1 센서부들(SP1) 각각의 센서 하부면(SP-BT)에 의하여 정의되는 공간을 채우고 배치되는 것일 수 있다.
컨텍 전극들(CE) 각각은 표시 패널(DP)의 상부면에 수직하는 단면 상에서 다각형 형상을 갖는 것일 수 있다. 컨텍 전극들(CE) 각각은 5개 이상의 변들로 이루어진 다각형 형상을 가질 수 있다. 즉, 컨텍 전극들(CE)은 제1 방향(DR1) 축과 제3 방향(DR3) 축이 정의하는 평면과 나란한 평면상에서 5개 이상의 변들로 이루어진 다각형 형상의 단면을 갖는 것일 수 있다. 도 5에 도시된 일 실시예에서 컨텍 전극(CE)은 단면 상에서 8개의 변으로 이루어진 8각형 형상을 가질 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니다.
컨텍 전극들(CE)은 제1 방향(DR1)을 따라 배열된 제1 센서부들(SP1) 중 이웃하는 제1 센서부들(SP1) 사이를 전기적으로 연결하기 위하여 배치된 제1 브릿지(BD1)와 제1 센서부들(SP1)을 서로 연결시키는 것일 수 있다. 이때, 제1 브릿지(BD1)와 제1 센서부들(SP1)은 서로 다른 층에 배치되는 것이며, 제1 브릿지(BD1)와 제1 센서부들(SP1)은 제1 절연층(IL1)에 의하여 서로 이격되어 배치될 수 있다.
제1 센서부들(SP1)과 컨텍 전극(CE)은 동일한 물질로 이루어진 것일 수 있다. 예를 들어, 제1 센서부들(SP1)과 컨텍 전극(CE)은 동일한 공정 단계에서 형성되는 것일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 제1 센서부들(SP1)과 컨텍 전극(CE)은 상이한 공정 단계에서 형성되는 것일 수 있으며, 또는 제 제1 센서부들(SP1)과 컨텍 전극(CE)은 서로 상이한 물질로 이루어진 것일 수 있다.
도 5의 도시를 참조하면, 일 실시예에서 제1 브릿지(BD1)는 브릿지 평탄부(BD-FP) 및 브릿지 평탄부(BD-FP) 상에 배치된 브릿지 돌출부(BD-EP)를 포함하는 것일 수 있다. 브릿지 평탄부(BD-FP)는 제1 방향(DR1)으로 연장된 것일 수 있다. 브릿지 돌출부(BD-EP)는 브릿지 평탄부(BD-FP)의 일단에 배치되는 것일 수 있다. 또한, 일 실시예에서 제1 브릿지(BD1)는 복수 개의 브릿지 돌출부들(BD-EP)을 포함할 수 있다. 제1 브릿지(BD1)가 복수 개의 브릿지 돌출부들(BD-EP)을 포함할 때, 일부는 브릿지 평탄부(BD-FP)의 일단에 배치되고, 나머지 일부는 브릿지 평탄부(BD-FP)의 타단에 배치되는 것일 수 있다.
도 6a 내지 도 6b는 도 5에 도시된 일 실시예에 포함된 제1 브릿지(BD1)의 일 실시예들을 나타낸 사시도이다. 도 6a 내지 도 6b를 참조하면, 제1 브릿지(BD1)는 제1 방향(DR1)으로의 연장 길이가 제2 방향(DR2)으로의 연장 길이보다 긴 브릿지 평탄부(BD-FP) 및 브릿지 평탄부(BD-FP)의 일단 및 타단에 각각 배치된 복수 개의 브릿지 돌출부들(BD-EP)을 포함하는 것일 수 있다.
도 6a와 도 6b는 브릿지 돌출부(BD-EP)의 형상이 다른 제1 브릿지(BD1)의 실시예들을 각각 나타낸 것이다. 도 6a에 도시된 제1 브릿지(BD1)의 브릿지 돌출부(BD-EP)는 내부가 빈 원뿔대 형상을 갖는 것일 수 있다. 이와 달리, 도 6b에 도시된 제1 브릿지(BD1)의 브릿지 돌출부(BD-EP)는 사각뿔대 형상을 갖는 서브 돌출부들(BD-EP1, BD-EP2)을 포함하는 것일 수 있다. 한편, 도 6a 내지 도 6b는 브릿지 돌출부(BD-EP) 형상의 일 실시예를 나타낸 것으로 브릿지 돌출부(BD-EP) 형상이 도시된 실시예에 한정되는 것은 아니다.
도 5를 참조하면, 브릿지 돌출부(BD-EP)는 컨텍 전극(CE)과 연결되는 제1 센서부(SP1)와 중첩하는 위치에 배치되는 것일 수 있다. 또한, 브릿지 돌출부(BD-EP)의 측면 중 일부와 상부면 중 일부는 관통홀(HL) 내에 배치될 수 있다.
예를 들어, 컨텍 전극(CE)은 관통홀(HL) 내에 배치된 브릿지 돌출부(BD-EP)의 상부면과 측면, 관통홀(HL) 내에 배치되고 노출된 브릿지 평탄부(BD-FP)의 상부면, 관통홀(HL)을 정의하는 제1 절연층(IL1)의 절연 측면(IL-SD), 및 관통홀(HL)에 중첩하는 제1 센서부(SP1)의 센서 하부면(SP-BT)으로 정의되는 공간을 채우고 배치되는 것일 수 있다.
일 실시예에서, 센서 유닛(TSU)의 컨텍 전극(CE)은 단면 상에서 5개 이상의 변들로 이루어진 다각형 형상을 가지도록 제공됨으로써, 제1 브릿지(BD1)와 접촉 면적이 늘어나게 되어 컨텍 전극(CE)과 제1 브릿지(BD1) 와의 접촉 저항이 감소되는 효과를 가질 수 있다.
한편, 도 7a 내지 도 7b는 일 실시예에 포함되는 센서 유닛(TSU)의 평면도를 나타낸 것이다. 도 7a는 센서 유닛(TSU)의 제1 도전층(CL1, 도 2)의 평면도를 나타낸 것이고, 도 7b는 센서 유닛(TSU)의 제1 절연층(IL1)의 평면도를 나타낸 것이다.
도 7a를 참조하면, 제1 도전층(CL1, 도 2)은 복수 개의 제1 브릿지들(BD1)을 포함할 수 있다. 제1 브릿지들(BD1)은 봉지층(TFE, 도 2) 상에 직접 배치될 수 있다. 제1 브릿지들(BD1)은 도 3에 도시된 센서 유닛(TSU)의 평면도에 도시된 제1 센서부들(SP1) 중 이웃하는 제1 센서부들(SP1)을 서로 연결하도록 제1 방향(DR1)으로 연장되어 패턴닝된 것일 수 있다. 예를 들어, 제1 브릿지들(BD1)은 도 3에 도시된 센서 유닛(TSU)의 제2 브릿지(BD2)와 교차하여 중첩하도록 배치될 수 있다.
도 7b에 도시된 바와 같이 센서 유닛(TSU)은 제1 브릿지(BD1)를 커버하는 제1 절연층(IL1)을 포함할 수 있다. 제1 절연층(IL1)에는 제1 브릿지(BD1)를 부분적으로 노출시키는 관통홀들(HL)이 정의될 수 있다. 관통홀들(HL)은 포토리소그래피 공정에 의해 형성될 수 있다.
일 실시예의 표시 장치(DD)에 포함된 센서 유닛(TSU)에서 단면이 다각형 형상으로 제공된 컨텍 전극(CE)은 제1 브릿지(BD1)와 접하는 부분에서 복수 개의 엣지부를 가질 수 있다. 도 8a는 종래의 표시 장치(DD')의 단면도를 나타낸 것이고, 도 8b는 일 실시예의 표시 장치(DD)의 단면도를 나타낸 것이다.
도 8b는 도 4에서 II-II`영역에 대응하는 단면을 나타낸 것이며, 도 8a는 동일한 위치에 대한 종래의 표시 장치의 단면을 나타낸 것이다. 또한, 도 8a 내지 도 8b에서는 엣지부를 설명하기 위하여 편의상 엣지부에 해당하는 부분을 도트로 표시 하였으며, 실제 엣지부가 도트 형상인 것은 아니다.
도 8a를 참조하면, 종래의 표시 장치(DD')에서 제1 브릿지(BD1')는 돌출부 또는 오목부 등의 요철부를 포함하지 않는 것일 수 있다. 종래의 표시 장치(DD')에서 제1 방향(DR1) 축과 제3 방향(DR3) 축이 정의하는 평면과 나란한 평면 상에서 제1 센서부(SP1')와 제1 브릿지(BD1')를 연결하는 컨텍 전극(CE')의 단면은 사각형 형상이다. 즉, 표시 패널(DP')의 상부면에 수직하는 컨텍 전극(CE')의 단면은 사각형 형상이고, 구체적으로 사다리꼴 형상일 수 있다. 도 8a에 도시된 종래의 표시 장치(DD')의 단면에서 하나의 컨텍 전극(CE')은 제1 브릿지(BD1')와 접하는 부분에서 2개의 엣지부(ED')를 가질 수 있다.
도 8b를 참조하면, 일 실시예의 표시 장치(DD)에서 컨텍 전극(CE)의 단면은 5개 이상의 변들로 이루어진 다각형 형상을 가지며, 도 8b에 도시된 일 실시예에서 컨텍 전극(CE)의 단면은 8각형 일 수 있다. 예를 들어, 일 실시예에서 컨텍 전극(CE)의 단면은 제1 센서부(SP1)와 접하는 변의 길이가 브릿지 평탄부(BD-FP)와 접하는 변의 길이보다 긴 것일 수 있다. 도 8b에 도시된 일 실시예에서 하나의 컨텍 전극(CE)은 제1 브릿지(BD1)와 접하는 부분에서 6개의 엣지부(ED)를 가질 수 있다. 한편, 도 8a 내지 도 8b에서 엣지부(ED', ED)는 표시 패널(DP', DP)의 상부면에 수직하는 컨텍 전극(CE', CE)의 단면 형상에서 컨텍 전극(CE', CE)과 제1 브릿지(BD1', BD1)가 접하는 부분에서의 컨텍 전극의 꼭짓점에 해당하는 것일 수 있다.
즉, 일 실시예의 표시 장치(DD)는 종래의 표시 장치(DD')에 비하여 제1 브릿지(BD1)와 접촉하는 컨텍 전극(CE)의 엣지부(ED) 개수가 증가되어 컨텍 전극(CE)과 제1 브릿지(BD1) 사이의 접촉 저항을 저하시킬 수 있다. 이는 엣지부(ED)가 접촉하는 컨텍 전극(CE)과 제1 브릿지(BD1) 사이에 전기장이 강하게 형성되도록 하여 컨텍 전극(CE)과 제1 브릿지(BD1) 사이의 도통을 원활하게 할 수 있기 때문이다.
즉, 엣지부(ED) 접촉이 보다 많은 일 실시예의 표시 장치에서 종래의 표시 장치에 비하여 센서 유닛에서 감지 전극의 접촉 저항을 낮출 수 있다.
도 9 내지 도 11는 도 1 내지 도 2에서 도시된 표시 패널(DP)에 포함된 화소에 대한도면들이다. 도 9는 일 실시예에 따른 표시 장치(DD)에서 표시 패널(DP)에 포함되는 화소들 중 하나의 화소에 대한 회로도이다. 도 10은 표시 패널(DP)에 포함된 화소들 중 하나를 나타낸 평면도이고, 도 11은 도 10의 III-III'선에 대응하는 단면도이다.
도 9 및 도 10을 참조하면, 화소들(PX) 각각은 게이트 배선들(GL), 데이터 배선들(DL) 및 구동 전압 배선들(DVL)으로 이루어진 배선부와 연결될 수 있다. 화소들(PX) 각각은 배선부에 연결된 박막 트랜지스터(TFT1, TFT2), 박막 트랜지스터(TFT1, TFT2)에 연결된 유기 전계 발광 소자(OEL) 및 커패시터(Cst)를 포함한다.
본 발명의 일 실시예에서는 하나의 화소(PX)가 하나의 게이트 배선(GL), 하나의 데이터 배선(DL) 및 하나의 구동 전압 배선(DVL)과 연결되는 것을 예를 들어 도시하였으나, 이에 한정하는 것은 아니고, 복수 개의 화소들(PX)이 하나의 게이트 배선, 하나의 데이터 배선 및 하나의 구동 전압 배선과 연결될 수 있다. 또한, 하나의 화소는 적어도 하나의 게이트 배선, 적어도 하나의 게이트 배선 및 적어도 하나의 구동 전압 배선과 연결될 수도 있다.
게이트 배선들(GL)은 제1 방향(DR1)으로 연장된다. 데이터 배선들(DL)은 게이트 배선들(GL)과 교차하는 제2 방향(DR2)으로 연장된다. 구동 전압 배선들(DVL)은 데이터 배선들(DL)과 실질적으로 동일한 방향, 즉 제2 방향(DR2)으로 연장된다. 게이트 배선들(GL)은 박막 트랜지스터(TFT1, TFT2)에 주사 신호를 전달하고, 데이터 배선들(DL)은 박막 트랜지스터(TFT1, TFT2)에 데이터 신호를 전달하며, 구동 전압 배선들(DVL)은 박막 트랜지스터(TFT1, TFT2)에 구동 전압을 제공한다.
화소들(PX) 각각은 특정 컬러의 광, 예를 들어, 적색광, 녹색광, 청색광 중 하나를 출사할 수 있다. 컬러 광의 종류는 상기한 것에 한정된 것은 아니며, 예를 들어, 백색광, 시안광, 마젠타광, 옐로우광 등이 추가될 수 있다.
박막 트랜지스터(TFT1, TFT2)는 유기 전계 발광 소자(OEL)를 제어하기 위한 구동 박막 트랜지스터(TFT2)와, 구동 박막 트랜지스터(TFT2)를 스위칭 하는 스위칭 박막 트랜지스터(TFT1)를 포함할 수 있다. 본 발명의 일 실시예에서는 화소들(PX) 각각이 두 개의 박막 트랜지스터(TFT1, TFT2)를 포함하는 것을 설명하나, 이에 한정되는 것은 아니고, 화소들(PX) 각각이 하나의 박막 트랜지스터와 커패시터를 포함할 수도 있고, 화소들(PX) 각각이 셋 이상의 박막 트랜지스터와 둘 이상의 커패시터를 구비할 수도 있다.
스위칭 박막 트랜지스터(TFT1)는 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다. 제1 게이트 전극(GE1)은 게이트 배선들(GL)에 연결되며, 제1 소스 전극(SE1)은 데이터 배선들(DL)에 연결된다. 제1 드레인 전극(DE1)은 제5 콘택홀(CH5)에 의해 제1 공통 전극(CE1)과 연결된다. 스위칭 박막 트랜지스터(TFT1)는 게이트 배선들(GL)에 인가되는 주사 신호에 따라 데이터 배선들(DL)에 인가되는 데이터 신호를 구동 박막 트랜지스터(TFT2)에 전달한다.
구동 박막 트랜지스터(TFT2)는 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다. 제2 게이트 전극(GE2)은 제1 공통 전극(CE1)에 연결된다. 제2 소스 전극(SE2)은 구동 전압 배선들(DVL)에 연결된다. 제2 드레인 전극(DE2)은 제3 콘택홀(CH3)에 의해 제1 전극(EL1)과 연결된다.
제1 전극(EL1)은 구동 박막 트랜지스터(TFT2)의 제2 드레인 전극(DE2)과 연결된다. 제2 전극(EL2)에는 공통 전압이 인가되며, 발광층(EML)은 구동 박막 트랜지스터(TFT2)의 출력 신호에 따라 광을 출사함으로써 영상을 표시한다. 제1 전극(EL1) 및 제2 전극(EL2)에 대해서는 보다 구체적으로 후술한다.
커패시터(Cst)는 구동 박막 트랜지스터(TFT2)의 제2 게이트 전극(GE2)과 제2 소스 전극(SE2) 사이에 연결되며, 구동 박막 트랜지스터(TFT2)의 제2 게이트 전극(GE2)에 입력되는 데이터 신호를 충전하고 유지한다. 커패시터(Cst)는 제1 드레인 전극(DE1)과 제6 콘택홀(CH6)에 의해 연결되는 제1 공통 전극(CE1) 및 구동 전압 배선들(DVL)과 연결되는 제2 공통 전극(CE2)을 포함할 수 있다.
한편, 도 9 내지 도 11을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)에 포함되는 표시 패널(DP)은 베이스 기판(SUB), 베이스 기판(SUB) 상에 제공된 박막 트렌지스터(TFT1, TFT2) 및 박막 트렌지스터(TFT1, TFT2)와 연결되는 유기 전계 발광 소자(OEL)를 포함할 수 있다.
베이스 기판(SUB)은 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함하는 것일 수 있다. 플라스틱 기판은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 베이스 기판(SUB)은 플렉서블한 기판일 수 있다. 또는 베이스 기판(SUB)은 리지드한 기판일 수 있다. 베이스 기판(SUB)은 당 기술분야에서 통상적으로 사용하는 것이라면 특별히 한정하지 않으며, 베이스 기판(SUB)은 기계적 강도, 열적 안정성, 투명성, 표면 평활성, 취급 용이성, 방수성 등을 고려하여 선택될 수 있다. 베이스 기판(SUB)은 투명한 것일 수 있다.
베이스 기판(SUB) 상에는 기판 버퍼층(미도시)이 제공될 수 있다. 기판 버퍼층(미도시)은 스위칭 박막 트랜지스터(TFT1) 및 구동 박막 트랜지스터(TFT2)에 불순물이 확산되는 것을 방지한다. 기판 버퍼층(미도시)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등으로 형성될 수 있으며, 베이스 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
베이스 기판(SUB) 상에는 제1 반도체 패턴(SM1)과 제2 반도체 패턴(SM2)이 제공된다. 제1 반도체 패턴(SM1)과 제2 반도체 패턴(SM2)은 반도체 소재로 형성되며, 각각 스위칭 박막 트랜지스터(TFT1)와 구동 박막 트랜지스터(TFT2)의 활성층으로 동작한다. 제1 반도체 패턴(SM1)과 제2 반도체 패턴(SM2)은 각각 소스부(SA), 드레인부(DA) 및 소스부(SA)과 드레인부(DA) 사이에 제공된 채널부(CA)을 포함한다. 제1 반도체 패턴(SM1)과 제2 반도체 패턴(SM2)은 각각 무기 반도체 또는 유기 반도체로부터 선택되어 형성될 수 있다. 소스부(SA) 및 드레인부(DA)은 n형 불순물 또는 p형 불순물이 도핑될 수 있다.
제1 반도체 패턴(SM1) 및 제2 반도체 패턴(SM2) 상에는 게이트 절연층(GI)이 제공된다. 게이트 절연층(GI)은 제1 반도체 패턴(SM1) 및 제2 반도체 패턴(SM2)을 커버한다. 게이트 절연층(GI)은 무기 절연물로 이루어질 수 있다.
게이트 절연층(GI) 상에는 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)이 제공된다. 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 각각 제1 반도체 패턴(SM1)과 제2 반도체 패턴(SM2)의 드레인부(DA)에 대응되는 영역을 커버하도록 형성된다.
제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2) 상에는 기판 절연층(DP-IL)이 제공된다. 기판 절연층(DP-IL)은 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)을 커버한다. 기판 절연층(DP-IL)은 무기 절연물 또는 무기 절연물로 이루어질 수 있다.
기판 절연층(DP-IL) 상에는 제1 소스 전극(SE1)과 제1 드레인 전극(DE1), 제2 소스 전극(SE2)과 제2 드레인 전극(DE2)이 제공된다. 제2 드레인 전극(DE2)은 게이트 절연층(GI) 및 기판 절연층(DP-IL)에 형성된 제1 콘택홀(CH1)에 의해 제2 반도체 패턴(SM2)의 드레인부(DA)과 접촉하고, 제2 소스 전극(SE2)은 게이트 절연층(GI) 및 기판 절연층(DP-IL)에 형성된 제2 콘택홀(CH2)에 의해 제2 반도체 패턴(SM2)의 소스부(SA)과 접촉한다. 제1 소스 전극(SE1)은 게이트 절연층(GI) 및 기판 절연층(DP-IL)에 형성된 제4 콘택홀(CH4)에 의해 제1 반도체 패턴(SM1)의 소스부(미도시)과 접촉하고, 제1 드레인 전극(DE1)은 게이트 절연층(GI) 및 기판 절연층(DP-IL)에 형성된 제5 콘택홀(CH5)에 의해 제1 반도체 패턴(SM1)의 드레인부(미도시)과 접촉한다.
제1 소스 전극(SE1)과 제1 드레인 전극(DE1), 제2 소스 전극(SE2)과 제2 드레인 전극(DE2) 상에는 패시베이션층(PL)이 제공된다. 패시베이션층(PL)은 스위칭 박막 트랜지스터(TFT1) 및 구동 박막 트랜지스터(TFT2)를 보호하는 보호막의 역할을 할 수도 있고, 그 상면을 평탄화시키는 평탄화막의 역할을 할 수도 있다.
패시베이션층(PL) 상에는 제1 전극(EL1)이 제공되며, 제1 전극(EL1)은 패시베이션층(PL)에 형성되는 제3 콘택홀(CH3)을 통해 구동 박막 트랜지스터(TFT2)의 제2 드레인 전극(DE2)에 연결된다.
패시베이션층(PL) 상에는 화소들(PX) 각각에 대응하도록 발광층(EML)을 구획하는 화소 정의막(PDL)이 제공된다. 화소 정의막(PDL)은 제1 전극(EL1)의 상면을 노출하며, 베이스 기판(SUB)으로부터 돌출된다. 화소 정의막(PDL)은 이에 한정하는 것은 아니나, 금속-불소 이온 화합물을 포함할 수 있다. 예를 들어, 화소 정의막(PDL)은 LiF, BaF2, 및 CsF 중 어느 하나의 금속-불소 이온 화합물로 구성될 수 있다. 금속-불소 이온 화합물은 소정의 두께를 가질 경우, 절연 특성을 갖는다. 화소 정의막(PDL)의 두께는 예를 들어, 10 nm 내지 100 nm일 수 있다.
화소 정의막(PDL)에 의해 둘러싸인 영역에는 유기 전계 발광 소자(OEL)가 제공된다. 유기 전계 발광 소자(OEL)는 순차적으로 적층된 제1 전극(EL1), 유기층(OL) 및 제2 전극(EL2)을 포함한다. 유기층(OL)은 정공 수송 영역(HTR), 발광층(EML) 및 전자 수송 영역(ETR)을 포함할 수 있다.
제1 전극(EL1)은 도전성을 갖는다. 제1 전극(EL1)은 화소 전극 또는 양극일 수 있다. 제1 전극(EL1)은 투과형 전극, 반투과형 전극 또는 반사형 전극일 수 있다. 제1 전극(EL1)이 투과형 전극인 경우, 제1 전극(EL1)은 투명 금속 산화물, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 이루어질 수 있다. 제1 전극(EL1)이 반투과형 전극 또는 반사형 전극인 경우, 제1 전극(EL1)은 Al, Cu, Ti, Mo, Ag, Mg, Pt, Pd, Au, Ni, Nd, Ir 및 Cr 중 적어도 하나를 포함할 수 있다.
제1 전극(EL1) 상에는 유기층(OL)이 제공된다. 유기층(OL)은 발광층(EML)을 포함한다. 유기층(OL)은 정공 수송 영역(HTR) 및 전자 수송 영역(ETR)을 더 포함할 수 있다.
정공 수송 영역(HTR)은 제1 전극(EL1) 상에 제공된다. 정공 수송 영역(HTR)은, 정공 주입층, 정공 수송층, 버퍼층 및 전자 저지층 중 적어도 하나를 포함할 수 있다. 정공 수송 영역(HTR)은 단일 물질로 이루어진 단일층, 복수의 서로 다른 물질로 이루어진 단일층 또는 복수의 서로 다른 물질로 이루어진 복수의 층을 갖는 다층 구조를 가질 수 있다.
예를 들어, 정공 수송 영역(HTR)은, 복수의 서로 다른 물질로 이루어진 단일층들의 구조를 갖거나, 제1 전극(EL1)으로부터 차례로 적층된 정공 주입층/정공 수송층, 정공 주입층/정공 수송층/버퍼층, 정공 주입층/버퍼층, 정공 수송층/버퍼층 또는 정공 주입층/정공 수송층/전자 저지층들의 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
정공 수송 영역(HTR)이 정공 주입층을 포함할 경우, 정공 수송 영역(HTR)은 구리프탈로시아닌(copper phthalocyanine) 등의 프탈로시아닌(phthalocyanine) 화합물; DNTPD (N,N'-diphenyl-N,N'-bis-[4-(phenyl-m-tolyl-amino)-phenyl]-biphenyl-4,4'-diamine), m-MTDATA(4,4',4"-tris(3-methylphenylphenylamino) triphenylamine), TDATA(4,4'4"-Tris(N,N-diphenylamino)triphenylamine), 2TNATA(4,4',4"-tris{N,-(2-naphthyl)-N-phenylamino}-triphenylamine), PEDOT/PSS(Poly(3,4-ethylenedioxythiophene)/Poly(4-styrenesulfonate), PANI/DBSA(Polyaniline/Dodecylbenzenesulfonic acid), PANI/CSA(Polyaniline/Camphor sulfonicacid), PANI/PSS((Polyaniline)/Poly(4-styrenesulfonate) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
정공 수송 영역(HTR)이 정공 수송층을 포함할 경우, 정공 수송 영역(HTR)은 N-페닐카바졸, 폴리비닐카바졸 등의 카바졸계 유도체, 플루오렌(fluorene)계 유도체, TPD(N,N'-bis(3-methylphenyl)-N,N'-diphenyl-[1,1-biphenyl]-4,4'-diamine), TCTA(4,4',4"-tris(N-carbazolyl)triphenylamine) 등과 같은 트리페닐아민계 유도체, NPB(N,N'-di(1-naphthyl)-N,N'-diphenylbenzidine), TAPC(4,4'-Cyclohexylidene bis[N,N-bis(4-methylphenyl)benzenamine]) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
발광층(EML)은 정공 수송 영역(HTR) 상에 제공된다. 발광층(EML)은 단일 물질로 이루어진 단일층, 복수의 서로 다른 물질로 이루어진 단일층 또는 복수의 서로 다른 물질로 이루어진 복수의 층을 갖는 다층 구조를 가질 수 있다.
발광층(EML)은 통상적으로 사용하는 물질이라면 특별히 한정되지 않으나, 예를 들어, 적색, 녹색 및 청색을 발광하는 물질로 이루어질 수 있으며, 형광 물질 또는 인광물질을 포함할 수 있다. 또한, 발광층(EML)은 호스트 및 도펀트를 포함할 수 있다.
호스트는 통상적으로 사용하는 물질이라면 특별히 한정하지 않으나, 예를 들어, Alq3(tris(8-hydroxyquinolino)aluminum), CBP(4,4'-bis(N-carbazolyl)-1,1'-biphenyl), PVK(poly(N-vinylcarbazole), ADN(9,10-di(naphthalene-2-yl)anthracene), TCTA(4,4',4''-Tris(carbazol-9-yl)-triphenylamine), TPBi(1,3,5-tri(1-phenyl-1H- benzo[d]imidazole-2-yl)benzene), TBADN(3-tert-butyl-9,10-di(naphth-2-yl)anthracene), DSA(distyrylarylene), CDBP(4,4'-bis(9-carbazolyl)-2,2′'-dimethyl-biphenyl), MADN(2-Methyl-9,10-bis(naphthalen-2-yl)anthracene) 등을 사용될 수 있다.
발광층(EML)이 적색을 발광할 때, 발광층(EML)은 예를 들어, PBD:Eu(DBM)3(Phen)(tris(dibenzoylmethanato)phenanthoroline europium) 또는 퍼릴렌(Perylene)을 포함하는 형광 물질을 포함할 수 있다. 발광층(EML)이 적색을 발광할 때, 발광층(EML)에 포함되는 도펀트는 예를 들어, PIQIr(acac)(bis(1-phenylisoquinoline)acetylacetonate iridium), PQIr(acac)(bis(1-phenylquinoline)acetylacetonate iridium), PQIr(tris(1-phenylquinoline)iridium) 및 PtOEP(octaethylporphyrin platinum)과 같은 금속 착화합물(metal complex) 또는 유기 금속 착체(organometallic complex)에서 선택할 수 있다.
발광층(EML)이 녹색을 발광할 때, 발광층(EML)은 예를 들어, Alq3(tris(8-hydroxyquinolino)aluminum)을 포함하는 형광 물질을 포함할 수 있다. 발광층(EML)이 녹색을 발광할 때, 발광층(EML)에 포함되는 도펀트는 예를 들어, Ir(ppy)3(fac-tris(2-phenylpyridine)iridium)와 같은 금속 착화합물(metal complex) 또는 유기 금속 착체(organometallic complex)에서 선택할 수 있다.
발광층(EML)이 청색을 발광할 때, 발광층(EML)은 예를 들어, 스피로-DPVBi(spiro-DPVBi), 스피로-6P(spiro-6P), DSB(distyryl-benzene), DSA(distyryl-arylene), PFO(Polyfluorene)계 고분자 및 PPV(poly(p-phenylene vinylene)계 고분자로 이루어진 군에서 선택된 어느 하나를 포함하는 형광 물질을 포함할 수 있다. 발광층(EML)이 청색을 발광할 때, 발광층(EML)에 포함되는 도펀트는 예를 들어, (4,6-F2ppy)2Irpic와 같은 금속 착화합물(metal complex) 또는 유기 금속 착체(organometallic complex)에서 선택할 수 있다. 발광층(EML)에 대해서는 보다 구체적으로 후술하도록 한다.
전자 수송 영역(ETR)은 발광층(EML) 상에 제공된다. 전자 수송 영역은, 정공 저지층, 전자 수송층 및 전자 주입층 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
전자 수송 영역이 전자 수송층을 포함할 경우, 전자 수송 영역은 Alq3(Tris(8-hydroxyquinolinato)aluminum), TPBi(1,3,5-Tri(1-phenyl-1H-benzo[d]imidazol-2-yl)benzene), BCP(2,9-Dimethyl-4,7-diphenyl-1,10-phenanthroline), Bphen(4,7-Diphenyl-1,10-phenanthroline), TAZ(3-(4-Biphenylyl)-4-phenyl-5-tert-butylphenyl-1,2,4-triazole), NTAZ(4-(Naphthalen-1-yl)-3,5-diphenyl-4H-1,2,4-triazole), tBu-PBD(2-(4-Biphenylyl)-5-(4-tert-butylphenyl)-1,3,4-oxadiazole), BAlq(Bis(2-methyl-8-quinolinolato-N1,O8)-(1,1'-Biphenyl-4-olato)aluminum), Bebq2(berylliumbis(benzoquinolin-10-olate), ADN(9,10-di(naphthalene-2-yl)anthracene) 및 이들의 혼합물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
전자 수송 영역이 전자 주입층을 포함할 경우, 전자 수송 영역은 LiF, LiQ (Lithium quinolate), Li2O, BaO, NaCl, CsF, Yb와 같은 란타넘족 금속, 또는 RbCl, RbI와 같은 할로겐화 금속 등이 사용될 수 있으나 이에 한정되는 것은 아니다. 전자 주입층은 또한 전자 수송 물질과 절연성의 유기 금속염(organo metal salt)이 혼합된 물질로 이루어질 수 있다. 유기 금속염은 에너지 밴드 갭(energy band gap)이 대략 4eV 이상의 물질이 될 수 있다. 구체적으로 예를 들어, 유기 금속염은 금속 아세테이트(metal acetate), 금속 벤조에이트(metal benzoate), 금속 아세토아세테이트(metal acetoacetate), 금속 아세틸아세토네이트(metal acetylacetonate) 또는 금속 스테아레이트(stearate)를 포함할 수 있다. 전자 주입층들의 두께는 약 1Å 내지 약 100Å, 약 3Å 내지 약 90Å일 수 있다. 전자 주입층들의 두께가 전술한 바와 같은 범위를 만족할 경우, 실질적인 구동 전압 상승 없이 만족스러운 정도의 전자 주입 특성을 얻을 수 있다.
제2 전극(EL2)은 전자 수송 영역(ETR) 상에 제공된다. 제2 전극(EL2)은 공통 전극 또는 음극일 수 있다. 제2 전극(EL2)는 투과형 전극, 반투과형 전극 또는 반사형 전극일 수 있다. 제2 전극(EL2)가 투과형 전극인 경우, 제2 전극(EL2)는 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, BaF, Ba, Ag 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물)을 포함할 수 있다.
제2 전극(EL2)이 반투과형 전극 또는 반사형 전극인 경우, 제2 전극(EL2)는 Ag, Mg, Cu, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca, LiF/Al, Mo, Ti 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물)을 포함할 수 있다. 제2 전극(EL2)는 Ag, Mg, Cu, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca, LiF/Al, Mo, Ti 또는 이들의 화합물이나 혼합물로 형성된 반사막이나 반투과막 및 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 형성된 투명 도전막을 포함하는 복수의 층 구조일 수 있다.
제2 전극(EL2)은 보조 전극과 연결될 수 있다. 보조 전극은 발광층(EML)을 향하도록 Ag, Mg, Cu, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca, LiF/Al, Mo, Ti 또는 이들의 화합물이나 혼합물을 증착하여 형성된 막, 및 상기 막 상에 투명 금속 산화물, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), Mo, Ti 등을 포함할 수 있다.
유기 전계 발광 소자(OEL)가 전면 발광형일 경우, 제1 전극(EL1)는 반사형 전극이고, 제2 전극(EL2)는 투과형 전극 또는 반투과형 전극일 수 있다. 유기 전계 발광 소자(OEL)가 배면 발광형일 경우, 제1 전극(EL1)는 투과형 전극 또는 반투과형 전극이고, 제2 전극(EL2)는 반사형 전극일 수 있다.
유기 전계 발광 소자(OEL)에서, 제1 전극(EL1)와 제2 전극(EL2)에 각각 전압이 인가됨에 따라 제1 전극(EL1)으로부터 주입된 정공(hole)은 정공 수송 영역(HTR)을 거쳐 발광층(EML)으로 이동되고, 제2 전극(EL2)으로부터 주입된 전자가 전자 수송 영역(ETR)을 거쳐 발광층(EML)으로 이동된다. 전자와 정공은 발광층(EML)에서 재결합하여 여기자(exciton)을 생성하며, 여기자가 여기 상태에서 바닥 상태로 떨어지면서 발광하게 된다.
한편, 도 2에 도시된 일 실시예의 표시 장치(DD)에서 표시 패널(DP)은 회로층(PCL)을 포함하며, 또한, 도 9 내지 도 11에 대한 설명에서, 게이트 배선들(GL), 데이터 배선들(DL), 구동 전압 배선들(DVL), 스위칭 박막 트랜지스터(TFT1), 구동 박막 트랜지스터(TFT2), 커패시터(Cst), 제1 반도체 패턴(SM1), 제2 반도체 패턴(SM2), 제1 전극(EL1) 및 제2 전극(EL2)은 도 2의 일 실시예의 표시 장치(DD)의 단면도에서 회로층(PCL)에 해당하는 것일 수 있다.
도 12a 내지 도 12e는 일 실시예의 표시 장치의 단면도를 나타낸 것이다. 도 12a 내지 도 12e의 단면도는 도 4에서 II-II`영역에 대응하는 단면을 나타낸 것일 수 있다. 즉, 도 12a 내지 도 12e는 서로 이웃하는 두 개의 제1 센서부들(SP1) 및 이를 전기적으로 연결하는 제1 브릿지(BD1), 제1 브릿지(BD1)와 제1 센서부들(SP1)을 서로 연결하는 컨텍 전극(CE)을 포함하는 단면을 나타낸 것일 수 있다.
도 12a 내지 도 12e의 일 실시예의 표시 장치에 대한 설명에 대하여서는 상술한 도 1 내지 도 11에서 설명한 내용과 중복되는 내용은 다시 설명하지 않으며, 차이점을 위주로 설명한다.
도 12a 내지 도 12e에 도시된 일 실시예의 표시 장치(DD)는 표시 패널(DP) 및 표시 패널(DP) 상에 배치된 센서 유닛(TSU)을 포함한다. 센서 유닛(TSU)은 제1 브릿지(BD1), 제1 절연층(IL1), 제1 센서부들(SP1), 및 제2 절연층(IL2)을 포함할 수 있다. 일 실시예에서 제2 절연층(IL2)은 생략될 수 있다. 또한, 센서 유닛(TSU)은 표시 패널(DP) 상에 직접 배치될 수 있다.
도 12a 내지 도 12e에 도시된 일 실시예에서 센서 유닛(TSU)에 포함된 제1 브릿지(BD1)는 브릿지 평탄부(BD-FP)와 브릿지 돌출부(BD-EP)를 포함하는 것일 수 있다. 도 12a 내지 도 12e는 브릿지 돌출부(BD-EP)의 개수, 형상, 또는 배치 위치에 따라 제1 방향(DR1)과 제3 방향(DR3)이 정의하는 평면 상에서 컨텍 전극(CE)의 단면 형상이 서로 상이한 경우를 예시적으로 나타낸 것이다.
한편, 도 12a 내지 도 12e는 컨텍 전극(CE)의 단면 형상을 달리하는 다양한 실시예들을 예시적으로 나타낸 것이며, 일 실시예에서 컨텍 전극(CE)의 단면 형상은 도시된 것에 한정되지 않으며, 5개 이상의 변들로 이루어진 다각형 형상이면 제한 없이 적용될 수 있다. 또한, 도 12a 내지 도 12e에서는 엣지부(ED)를 설명하기 위하여 편의상 엣지부(ED)에 해당하는 부분을 도트로 표시 하였다.
도 12a는 브릿지 돌출부들(BD-EP)이 브릿지 평탄부(BD-FP)의 일단 및 타단에 각각 배치되고, 하나의 브릿지 돌출부(BD-EP)가 관통홀(HL)에 일부 중첩하는 경우를 나타낸 것이다. 브릿지 돌출부(BD-EP)의 상부면 일부와 측면의 일부는 관통홀(HL) 내에 위치하도록 브릿지 돌출부(BD-EP)가 배치될 수 있다. 브릿지 평탄부(BD-FP)의 상부면, 브릿지 돌출부(BD-EP)의 상부면 및 측면, 관통홀(HL)을 정의하는 제1 절연층(IL1)의 측면, 및 제1 센서부(SP1)의 센서 하부면으로 정의되는 공간을 채우는 컨텍 전극(CE)은 6개의 변으로 이루어진 6각형일 수 있다. 도 12a의 일 실시예에서 컨텍 전극(CE)은 제1 브릿지(BD1)와 접하는 부분에서 4개의 엣지부(ED)를 가질 수 있다.
도 12b는 브릿지 돌출부들(BD-EP)이 브릿지 평탄부(BD-FP)의 일단 및 타단에 각각 배치되고, 복수 개의 브릿지 돌출부(BD-EP)가 관통홀(HL)에 내에 위치하도록 브릿지 돌출부(BD-EP)가 배치되는 경우를 나타낸 것이다. 도 12b에서는 세 개의 브릿지 돌출부(BD-EP)가 하나의 관통홀(HL) 내에 배치되는 것으로 도시하였으나, 실시예가 이에 한정되는 것은 아니다. 예를 들어, 하나의 관통홀 내에 2개의 브릿지 돌출부(BD-EP)가 배치되거나, 또는 4개 이상의 브릿지 돌출부(BD-EP)가 배치될 수 있다. 한편, 도 12b에서 하나의 관통홀(HL) 내에 배치된 브릿지 돌출부(BD-EP)는 단면상에서 분리된 복수 개의 브릿지 돌출부(BD-EP)로 보이는 하나의 브릿지 돌출부(BD-EP) 패턴일 수 있다.
도 12b에서 브릿지 평탄부(BD-FP)의 상부면, 브릿지 돌출부(BD-EP)의 상부면 및 측면, 관통홀(HL)을 정의하는 제1 절연층(IL1)의 측면, 및 제1 센서부(SP1)의 센서 하부면으로 정의되는 공간을 채우는 컨텍 전극(CE)은 16개의 변으로 이루어진 16각형일 수 있다. 도 12b의 일 실시예에서 컨텍 전극(CE)은 제1 브릿지(BD1)와 접하는 부분에서 14개의 엣지부(ED)를 가질 수 있다.
도 12c는 브릿지 돌출부들(BD-EP)이 브릿지 평탄부(BD-FP)의 일단 및 타단에 각각 배치되고, 하나의 브릿지 돌출부(BD-EP)가 관통홀(HL)에 중첩하는 경우를 나타낸 것이다. 브릿지 돌출부(BD-EP)는 관통홀(HL) 내에 위치하도록 배치될 수 있다. 브릿지 평탄부(BD-FP)의 상부면, 브릿지 돌출부(BD-EP)의 상부면 및 측면, 관통홀(HL)을 정의하는 제1 절연층(IL1)의 측면, 및 제1 센서부(SP1)의 센서 하부면으로 정의되는 공간을 채우는 컨텍 전극(CE)은 8개의 변으로 이루어진 8각형일 수 있다. 도 12c의 일 실시예에서 컨텍 전극(CE)은 제1 브릿지(BD1)와 접하는 부분에서 6개의 엣지부(ED)를 가질 수 있다.
도 12d는 브릿지 돌출부들(BD-EP)이 브릿지 평탄부(BD-FP)의 일단 및 타단에 각각 배치되고, 브릿지 돌출부(BD-EP)의 측면 중 일부와 상부면 중 일부가 관통홀(HL) 내에 위치하도록 배치된 경우를 나타낸 것일 수 있다. 관통홀(HL) 내에 위치하는 브릿지 돌출부(BD-EP)의 측면은 계단 형상의 단면을 갖는 것일 수 있다. 브릿지 평탄부(BD-FP)의 상부면, 브릿지 돌출부(BD-EP)의 상부면 및 측면, 관통홀(HL)을 정의하는 제1 절연층(IL1)의 측면, 및 제1 센서부(SP1)의 센서 하부면으로 정의되는 공간을 채우는 컨텍 전극(CE)은 12개의 변으로 이루어진 12각형일 수 있다. 도 12d의 일 실시예에서 컨텍 전극(CE)은 제1 브릿지(BD1)와 접하는 부분에서 10개의 엣지부(ED)를 가질 수 있다.
도 12e는 브릿지 돌출부들(BD-EP)이 브릿지 평탄부(BD-FP)의 일단 및 타단에 각각 배치되고, 브릿지 돌출부(BD-EP)의 측면 중 일부와 상부면 중 일부가 관통홀(HL) 내에 위치하도록 배치된 경우를 나타낸 것일 수 있다. 도 12e는 도 8b에 도시된 일 실시예에서의 관통홀(HL) 내에 위치하는 브릿지 돌출부(BD-EP)의 내측면(EP-S1)과 관통홀(HL) 외부에 위치하는 브릿지 돌출부(BD-EP)의 외측면(EP-S2)이 서로 다른 경사각을 갖는 경우를 나타낸 것이다. 브릿지 평탄부(BD-FP)를 기준으로 한 내측면(EP-S1)의 경사각 θ1과 외측면(EP-S2)의 경사각 θ2는 서로 상이한 것일 수 있다. 내측면(EP-S1)의 경사각 θ1은 외측면(EP-S2)의 경사각 θ2 이하일 수 있다. 내측면(EP-S1)의 경사각 θ1을 외측면(EP-S2)의 경사각 θ2 보다 작게 할 경우 컨텍 전극(CE)과 제1 브릿지(BD1)의 접촉 면적을 더욱 증가시킬 수 있다.
도 13a 내지 도 13b는 일 실시예의 표시 장치의 단면도를 나타낸 것이다. 도 13a 및 도 13b의 단면도는 도 4에서 II-II`영역에 대응하는 단면을 나타낸 것일 수 있다. 즉, 도 13a 및 도 13b는 서로 이웃하는 두 개의 제1 센서부들(SP1) 및 이를 전기적으로 연결하는 제1 브릿지(BD1), 제1 브릿지(BD1)와 제1 센서부들(SP1)을 서로 연결하는 컨텍 전극(CE)을 포함하는 단면을 나타낸 것일 수 있다.
도 13a 및 도 13b의 일 실시예의 표시 장치에 대한 설명에 대하여서는 상술한 도 1 내지 도 11에서 설명한 내용과 중복되는 내용은 다시 설명하지 않으며, 차이점을 위주로 설명한다.
도 13a 및 도 13b에 도시된 일 실시예에서, 센서 유닛(TSU)의 제1 브릿지(BD1)는 표시 패널(DP)의 상부면을 노출시키는 브릿지 오목부(BD-OA)를 포함할 수 있다. 도 13a 및 도 13b에 도시된 일 실시예에서, 센서 유닛(TSU)의 컨텍 전극들(CE) 각각의 단면은 노출된 표시 패널(DP)의 상부면(DP-UP), 브릿지 오목부(BD-OA)를 정의하는 제1 브릿지(BD1)의 브릿지 측면(BD-SD), 관통홀(HL) 내에 위치하는 제1 브릿지(BD1)의 브릿지 상부면(BD-UP), 관통홀(HL)을 정의하는 제1 절연층(IL1)의 절연 측면(IL-SD), 및 제1 센서부(SP1)의 센서 하부면(SP-BT)으로 정의되는 다각형 형상일 수 있다. 컨텍 전극(CE)의 단면은 5개 이상의 변들로 이루어진 다각형 형상일 수 있다.
제1 브릿지(BD1)는 제1 센서부(SP1)와 중첩하는 부분에서 표시 패널(DP)의 상부면을 노출시키는 브릿지 오목부(BD-OA)를 정의할 수 있다. 브릿지 오목부(BD-OA)는 제1 절연층(IL1)에 의해 정의되는 관통홀(HL)에 내에 위치하도록 정의될 수 있다. 한편, 도 13a에서는 하나의 관통홀(HL) 내에 하나의 브릿지 오목부(BD-OA)가 정의되는 경우를 예시적으로 도시하였으나, 실시예가 이에 한정되는 것은 아니며, 제1 브릿지(BD1)는 하나의 관통홀(HL) 내에 위치하는 복수 개의 브릿지 오목부(BD-OA)를 포함할 수 있다.
도 13a에서 컨텍 전극(CE)은 8개의 변으로 이루어진 8각형의 단면 형상을 갖는 것일 수 있다. 한편, 도면에 도시하지는 않았으나, 도 13a의 일 실시예에서 하나의 컨텍 전극(CE)의 단면은 6개의 엣지부를 가질 수 있다.
도 13b는 도 13a에 도시된 일 실시예와 비교하여 표시 패널(DP)의 상부면에 형성된 함몰부(DP-OA)를 더 포함하는 경우를 나타낸 것이다. 함몰부(DP-OA)는 브릿지 오목부(BD-OA)에 대응하는 위치에서 표시 패널(DP)의 상부면에 제공되는 것일 수 있다. 도 13b에서 컨텍 전극(CE)은 함몰부(DP-OA)에 의해 노출된 표시 패널(DP)의 상부면(DP-UP), 함몰부(DP-OA)의 측면, 브릿지 오목부(BD-OA)를 정의하는 제1 브릿지(BD1)의 브릿지 측면(BD-SD), 관통홀(HL)을 정의하는 제1 절연층(IL1)의 절연 측면(IL-SD), 및 제1 센서부(SP1)의 센서 하부면(SP-BT)으로 정의되는 공간을 채우고 배치되는 것일 수 있다. 도 13b에서 컨텍 전극(CE)의 단면은 8개의 변으로 이루어진 8각형 형상일 수 있다.
도 5, 도 12a 내지 도 12e, 또는 도 13a 내지 도 13b에 도시된 일 실시예의 표시 장치(DD)는 표시 패널(DP)과 표시 패널 상에 배치된 센서 유닛(TSU)을 포함하는 것일 수 있다. 일 실시예에서 센서 유닛(TSU)은 제1 브릿지(BD1)를 포함하는 제1 도전층, 제1 도전층 상에 배치되고 관통홀(HL)을 정의하는 절연층, 절연층 상에 배치되고 제1 센서부들(SP1)을 포함하는 제2 도전층, 및 관통홀(HL)을 채우고 배치된 컨텍 전극(CE)을 포함하는 것일 수 있다.
제1 브릿지(BD1)는 적어도 하나의 요철부를 갖는 것일 수 있다. 적어도 하나의 요철부는 오목부이거나 또는 돌출부일 수 있다. 예를 들어, 요철부는 도 5에 도시된 일 실시예에서 브릿지 돌출부(BD-EP)에 해당하는 돌출부이거나, 또는 도 13a에 도시된 일 실시예에서의 브릿지 오목부(BD-OA)에 해당하는 오목부일 수 있다. 요철부인 돌출부 또는 오목부는 표시 패널의 상부면에 수직한 단면이 사다리꼴 형상일 수 있다. 예를 들어, 요철부의 단면은 표시 패널(DP)에 인접한 부분의 폭이 제1 센서부(SP1)에 인접한 부분의 폭 보다 작은 사다리꼴 형상일 수 있다.
절연층은 제1 절연층(IL1)에 해당하는 것일 수 있다. 제1 절연층(IL1)에 정의된 관통홀(HL)은 요철부에 중첩하도록 배치되는 것일 수 있다. 요철부는 관통홀(HL) 내에 위치하도록 배치될 수 있다. 요철부가 복수 개인 경우 요철부 중 일부가 관통홀(HL) 내에 위치할 수 있다.
절연층 상에 배치된 제2 도전층은 제1 센서부(SP1)를 포함하며, 제1 센서부(SP1)는 요철부 및 관통홀(HL)에 중첩하도록 배치되는 것일 수 있다. 또한, 컨텍 전극(CE)은 요철부 상에 배치되어 관통홀(HL)을 채우고 배치될 수 있다. 컨텍 전극(CE)은 요철부 상에 배치되며, 제1 센서부(SP1)와 제1 브릿지(BD1) 사이에 배치될 수 있다. 컨텍 전극(CE)은 제1 센서부(SP1) 및 제1 브릿지(BD1)와 전기적으로 연결될 수 있다.
한편, 상술한 일 실시예에서의 서로 상이한 층에 배치된 두 개의 도전층을 서로 연결하는 컨텍 전극에 대하여 설명하였으나, 실시예가 이에 한정되는 것은 아니며, 세 개 이상의 복수의 도전층을 포함하고, 서로 다른 도전층에 배치된 금속 패턴들을 서로 연결하는 컨텍 전극들에 대하여도 일 실시예의 센서 유닛에 포함된 컨텍 전극이 제공될 수 있다. 즉, 서로 상이한 층에 제공되는 금속 패턴들을 서로 연결하는 컨텍 전극은 단면 상에서의 형상이 5개 이상의 변들로 이루어진 다각형 형상일 수 있다.
도 5, 도 12a 내지 도 12e, 또는 도 13a 내지 도 13b에 도시된 일 실시예의 표시 장치(DD)에서 센서 유닛(TSU)을 이루는 각 층들은 포토리소그래피 공정에 의하여 제공될 수 있다. 표시 패널(DP) 상에 제1 브릿지(BD1)를 패턴닝하여 제공한다. 이때 제1 브릿지(BD1)가 패턴닝되어 제공되는 표시 패널(DP)의 상부면은 봉지층(TFE, 도 2)일 수 있다. 제1 브릿지(BD1)는 요철부를 가지도록 패턴닝될 수 있다. 예를 들어, 제1 브릿지(BD1)는 도 5에 도시된 바와 같이 브릿지 평탄부(BD-FP)와 브릿지 돌출부(BD-EP)를 가지도록 패터닝될 수 있다. 또한, 이와 달리, 제1 브릿지(BD1)는 도 13a에 도시된 바와 같이 브릿지 오목부(BD-OA)를 가지도록 패터닝 될 수 있다. 즉, 제1 브릿지(BD1)는 적어도 하나의 요철부를 갖도록 패터닝 될 수 있으며, 적어도 하나의 요철부는 돌출부 또는 오목부일 수 있다.
제1 브릿지(BD1)의 요철부는 두 단계의 포토리소그래피 공정으로 형성되거나, 또는 하프톤(Half-tone) 마스크를 이용하여 하나의 단계의 포토리소그래피 공정으로 형성될 수 있다.
한편, 브릿지 돌출부(BD-EP)를 갖는 제1 브릿지(BD1)는 에칭 공정에서 서로 상이한 선택비를 갖는 상이한 금속 재료를 이용하여 브릿지 평탄부(BD-FP)와 브릿지 돌출부(BD-EP)를 각각 형성할 수 있다. 또한, 브릿지 평탄부(BD-FP)와 브릿지 돌출부(BD-EP)는 동일한 금속 재료로 형성될 수 있다.
이후 제1 절연층(IL1)을 표시 패널(DP) 상부면에 제공한다. 제1 절연층(IL1)은 제1 브릿지(BD1)를 감싸도록 배치될 수 있다. 제1 절연층(IL1)은 관통홀(HL)을 갖도록 패터닝될 수 있다.
다음으로, 관통홀(HL)이 정의된 제1 절연층(IL1) 상에 제2 도전층을 구성하는 제1 센서부들(SP1), 제2 센서부들(SP2), 및 제2 브릿지(BD2)를 패터닝 한다. 이때, 제1 브릿지(BD1)의 요철부 상의 관통홀(HL)을 채우도록 컨텍 전극(CE)이 형성될 수 있다. 제2 도전층을 구성하는 제1 센서부들(SP1), 제2 센서부들(SP2), 및 제2 브릿지(BD2)를 패터닝 한 이후에 제1 센서부들(SP1), 제2 센서부들(SP2), 및 제2 브릿지(BD2)를 감싸도록 제2 절연층(IL2)이 제공될 수 있다.
한편, 상술한 센서 유닛(TSU)을 제공하는 방법의 일 실시예를 예시하여 나타낸 것으로, 본 발명의 실시형태에 따른 센서 유닛(TSU)의 제공 방법이 상술한 방법에 한정되지 않는다.
일 실시예의 표시 장치는 다각형 형상을 갖는 컨텍 전극을 센서 유닛에 포함하여 센서 유닛에서의 컨텍 전극의 접촉 저항을 낮추어 전기적 특성을 개선할 수 있다. 센서 유닛에 포함되어 센서부와 브릿지를 연결하는 컨텍 전극은 5개 이상의 변들로 이루어진 다각형 형상의 단면을 갖도록 제공되어 컨텍 전극과 브릿지의 접촉 면적을 증가시키고, 컨텍 전극과 브릿지가 접하는 부분에서의 엣지부를 증가시켜 센서 유닛에서의 접촉 저항을 낮출 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD : 표시 장치 DP : 표시 패널
TSU : 센서 유닛 BD1 : 제1 브릿지
BD2 : 제2 브릿지 CE : 컨텍 전극

Claims (20)

  1. 표시 패널; 및
    상기 표시 패널 상에 배치된 센서 유닛; 을 포함하고,
    상기 센서 유닛은
    제1 브릿지를 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되고, 제1 방향을 따라 서로 이격되어 배열된 복수 개의 제1 센서부들을 포함하는 제2 도전층;
    상기 제1 도전층과 상기 제2 도전층 사이에 배치되며, 상기 제1 브릿지 및 상기 제1 브릿지와 중첩하는 상기 제1 센서부들 사이에 복수 개의 관통홀들을 정의하는 제1 절연층; 및
    상기 관통홀들 각각에 의하여 노출된 상기 제1 브릿지의 브릿지 상부면, 상기 관통홀들 각각을 정의하는 상기 제1 절연층의 절연 측면, 및 상기 제1 브릿지와 마주하는 상기 제1 센서부들 각각의 센서 하부면에 의하여 정의되는 공간을 채우고 배치되는 복수 개의 컨텍 전극들; 을 포함하며,
    상기 표시 패널의 상부면에 수직하는 상기 컨텍 전극들 각각의 단면은 5개 이상의 변들로 이루어진 다각형 형상인 표시 장치.
  2. 제 1항에 있어서,
    상기 제2 도전층은 상기 제1 방향과 교차하는 제2 방향을 따라 서로 이격되어 배열된 복수의 제2 센서부들; 및
    상기 제2 센서부들 중 인접한 상기 제2 센서부들을 연결하는 제2 브릿지; 를 더 포함하는 표시 장치.
  3. 제 1항에 있어서,
    상기 표시 패널은 베이스 기판, 상기 베이스 기판 상에 배치된 회로층, 상기 회로층 상에 배치된 발광 소자층, 및 상기 발광 소자층 상에 배치된 봉지층을 포함하고,
    상기 제1 도전층은 상기 봉지층 상에 직접 배치된 표시 장치.
  4. 제 1항에 있어서,
    상기 제1 브릿지는 상기 제1 방향으로 연장된 브릿지 평탄부; 및
    상기 브릿지 평탄부 상에 배치된 브릿지 돌출부; 를 포함하는 표시 장치.
  5. 제 4항에 있어서,
    상기 컨텍 전극들 각각의 단면은 상기 브릿지 평탄부의 상부면, 상기 브릿지 돌출부의 측면과 상부면, 상기 절연 측면, 및 상기 센서 하부면으로 정의되는 상기 다각형 형상인 표시 장치.
  6. 제 5항에 있어서,
    상기 브릿지 돌출부는 상기 브릿지 평탄부의 일단에 배치되며,
    상기 브릿지 돌출부의 측면 중 일부와 상부면 중 일부는 상기 관통홀 내에 배치되는 것인 표시 장치.
  7. 제 5항에 있어서,
    상기 브릿지 돌출부는 복수 개이고,
    상기 복수 개의 브릿지 돌출부들 중 일부의 브릿지 돌출부들은 상기 브릿지 평탄부의 일단에 배치되고, 나머지 브릿지 돌출부들은 상기 브릿지 평탄부의 타단에 배치되며,
    상기 브릿지 돌출부들 각각의 측면 중 일부와 상부면 중 일부는 상기 관통홀 내에 배치되는 것인 표시 장치.
  8. 제 4항에 있어서,
    상기 브릿지 평탄부와 상기 브릿지 돌출부는 상이한 도전 금속을 포함하는 것인 표시 장치.
  9. 제 1항에 있어서,
    상기 제1 브릿지는 상기 표시 패널의 상부면을 노출시키는 브릿지 오목부를 포함하는 것인 표시 장치.
  10. 제 9항에 있어서,
    상기 컨텍 전극들 각각의 단면은 상기 노출된 상기 표시 패널의 상부면, 상기 브릿지 오목부를 정의하는 상기 제1 브릿지의 측면, 상기 브릿지 상부면, 상기 절연 측면, 및 상기 센서 하부면으로 정의되는 상기 다각형 형상인 표시 장치.
  11. 제 9항에 있어서,
    상기 브릿지 오목부는 상기 관통홀 내에 정의되는 것인 표시 장치.
  12. 제 9항에 있어서,
    상기 표시 패널은 상기 브릿지 오목부에 대응하는 위치에 배치된 함몰부를 더 포함하는 것인 표시 장치.
  13. 제 12항에 있어서,
    상기 컨텍 전극들 각각의 단면은 상기 함몰부에 의해 노출된 상기 표시 패널의 상부면, 상기 브릿지 오목부를 정의하는 상기 제1 브릿지의 측면, 상기 브릿지 상부면, 상기 절연 측면, 및 상기 센서 하부면으로 정의되는 상기 다각형 형상인 표시 장치.
  14. 제 1항에 있어서,
    상기 센서 유닛은 상기 제2 도전층 상에 배치된 제2 절연층을 더 포함하는 표시 장치.
  15. 제 1항에 있어서,
    상기 제1 센서부들 중 인접한 상기 제1 센서부들은 상기 제1 브릿지 및 상기 컨텍 전극들에 의해 전기적으로 서로 연결되는 것인 표시 장치.
  16. 제 2항에 있어서,
    상기 제1 브릿지, 상기 제1 센서부들, 상기 제2 브릿지, 상기 제2 센서부들, 및 상기 컨텍 전극들 각각은 두 개 이상의 금속층으로 형성된 다층 전극층인 표시 장치.
  17. 표시 패널; 및
    상기 표시 패널 상에 배치된 센서 유닛; 을 포함하고,
    상기 센서 유닛은
    적어도 하나의 요철부를 갖는 제1 브릿지를 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되며, 상기 적어도 하나의 요철부에 중첩하는 관통홀을 정의하는 절연층;
    상기 절연층 상에 배치되고, 상기 적어도 하나의 요철부 및 상기 관통홀에 중첩하여 배치된 제1 센서부를 포함하는 제2 도전층; 및
    상기 적어도 하나의 요철부 상에 배치되어 상기 관통홀을 채우고 배치된 컨텍 전극; 을 포함하는 표시 장치.
  18. 제 17항에 있어서,
    상기 적어도 하나의 요철부는 오목부 또는 돌출부인 표시 장치.
  19. 제 18항에 있어서,
    상기 표시 패널의 상부면에 수직하는 상기 오목부 또는 상기 돌출부의 단면은 사다리꼴 형상인 표시 장치.
  20. 제 18항에 있어서,
    상기 제1 센서부는 복수 개이고, 상기 복수의 제1 센서부들은 제1 방향을 따라 서로 이격되어 배열되고,
    상기 제2 도전층은 상기 제1 방향과 교차하는 제2 방향을 따라 서로 이격되어 배열된 복수의 제2 센서부들; 및
    상기 제2 센서부들 중 인접한 제2 센서부들을 연결하는 제2 브릿지; 를 더 포함하는 표시 장치.
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