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KR102582066B1 - 칩 온 필름 패키지 및 칩 온 필름 패키지를 포함하는 표시 장치 - Google Patents

칩 온 필름 패키지 및 칩 온 필름 패키지를 포함하는 표시 장치 Download PDF

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KR102582066B1
KR102582066B1 KR1020180044647A KR20180044647A KR102582066B1 KR 102582066 B1 KR102582066 B1 KR 102582066B1 KR 1020180044647 A KR1020180044647 A KR 1020180044647A KR 20180044647 A KR20180044647 A KR 20180044647A KR 102582066 B1 KR102582066 B1 KR 102582066B1
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KR
South Korea
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output
pads
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Inventor
남기수
강기영
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삼성디스플레이 주식회사
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Abstract

칩 온 필름 패키지는 출력 패드 영역을 갖는 베이스 기판, 베이스 기판 상의 출력 패드 영역에 배치되고, 베이스 기판의 평면 상에서 교대로 지그재그로 배열되는 복수의 출력 패드들, 출력 패드들과 각기 연결되는 복수의 출력 패드 배선들 및 출력 패드 배선들 상에 배치되는 보호층을 포함하고, 복수의 출력 패드들 중 제1 방향을 따라 위치하는 인접한 두 개의 출력 패드들 사이에 배치된 출력 패드 배선 상에는 보호층이 배치될 수 있다. 이에 따라, 칩 온 필름 패키지의 하부 출력 패드 배선과 표시 장치의 패드 전극들의 접촉 불량을 방지할 수 있다.

Description

칩 온 필름 패키지 및 칩 온 필름 패키지를 포함하는 표시 장치{CHIP ON FILM PACKAGE AND DISPLAY DEVICE INCLUDING THE CHIP ON FILM PACKAGE}
본 발명은 칩 온 필름 패키지 및 상기 칩 온 필름 패키지를 포함하는 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 보호층을 포함하는 칩 온 필름 패키지 및 상기 칩 온 필름 패키지를 포함하는 표시 장치에 관한 것이다.
평판 표시 장치는 경량 및 박형 등의 특성으로 인하여, 음극선관 표시 장치를 대체하는 표시 장치로서 사용되고 있다. 이러한 평판 표시 장치의 대표적인 예로서 액정 표시 장치와 유기 발광 표시 장치가 있다.
표시 장치에 포함된 표시 패널은 영상을 표시하기 위해 스캔 신호, 데이터 신호 등을 외부 장치로부터 제공받을 수 있다. 여기서, 표시 패널과 외부 장치는 연성을 갖는 회로 기판(예를 들어, 칩 온 필름)을 통해 연결될 수 있다. 표시 장치의 크기가 증가되고 표시 장치의 해상도가 높아짐에 따라 표시 장치에 입력되는 신호의 개수가 증가될 수 있고, 표시 장치는 상기 신호들을 외부 장치로부터 제공받기 위해 상대적으로 많은 개수의 패드 전극들을 포함할 수 있다. 여기서, 표시 장치의 패드 전극들 상에 상기 칩 온 필름의 패드들이 연결될 수 있다. 다만, 표시 장치의 제한된 공간에서 상대적으로 많은 개수의 패드 전극들이 배치됨에 따라 패드 전극들 사이의 간격이 상대적으로 줄어들 수 있고, 칩 온 필름의 패드들과 표시 장치의 패드 전극들을 본딩하는 공정에서 상기 상대적으로 줄어든 상기 패드들의 간격 때문에 공정 마진이 줄어들 수 있다. 즉, 칩 온 필름의 패드들과 표시 장치의 패드 전극들 사이 얼라인 오차가 발생될 경우, 상기 패드 전극들이 상기 칩 온 필름의 패드 배선과 접촉하여 상기 패드들과 패드 전극들의 접촉 불량이 발생될 수 있다.
본 발명의 일 목적은 칩 온 필름 패키지를 제공하는 것이다.
본 발명의 다른 목적은 칩 온 필름 패키지를 포함하는 표시 장치를 제공하는 것이다.
그러나, 본 발명이 상술한 목적들에 의해 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 칩 온 필름 패키지는 출력 패드 영역을 갖는 베이스 기판, 상기 베이스 기판 상의 출력 패드 영역에 배치되고, 상기 베이스 기판의 평면 상에서 교대로 지그재그로 배열되는 복수의 출력 패드들, 상기 출력 패드들과 각기 연결되는 복수의 출력 패드 배선들 및 상기 출력 패드 배선들 상에 배치되는 보호층을 포함하고, 상기 복수의 출력 패드들 중 제1 방향을 따라 위치하는 인접한 두 개의 출력 패드들 사이에 배치된 상기 출력 패드 배선 상에는 상기 보호층이 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 출력 패드 영역은 상기 베이스 기판의 평면 상에서 제1 측부에 위치하고, 상기 출력 패드 영역은 상기 제1 측부에 인접하여 위치하는 제1 영역 및 상기 제1 측부로부터 상기 제1 방향과 직교하는 제2 방향으로 이격되어 상기 제1 영역과 인접하여 위치하는 제2 영역을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 출력 패드들은 상기 출력 패드 영역의 제1 영역에서 상기 제1 방향으로 따라 배열되는 하부 출력 패드들 및 상기 출력 패드 영역의 제2 영역에서 상기 제1 방향을 따라 배열되는 상부 출력 패드들을 포함하고, 상기 하부 및 상부 출력 패드들은 상기 제1 방향으로 번갈아 가며 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 하부 출력 패드들은 상기 제1 방향과 직교하는 제2 방향으로 상기 상부 출력 패드들과 중첩하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 베이스 기판은 상기 제1 측부와 반대되는 제2 측부에 위치하는 입력 패드 영역을 더 포함하고, 상기 칩 온 필름 패키지는, 상기 베이스 기판 상의 입력 패드 영역에 배치되는 복수의 입력 패드들 및 상기 베이스 기판 상에서 상기 출력 패드들과 상기 입력 패드들 사이에 배치되는 구동 IC 칩을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 출력 패드 배선들은 상기 하부 출력 패드들과 각기 연결되는 하부 출력 패드 배선들 및 상기 상부 출력 패드들과 각기 연결되는 상부 출력 패드 배선들을 포함하고, 상기 하부 및 상부 출력 패드 배선들 각각의 일측은 상기 출력 패드와 연결되고, 상기 하부 및 상부 출력 패드 배선들 각각의 타측은 상기 구동 IC 칩과 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 상부 출력 패드들 중 상기 제1 방향을 따라 인접한 두 개의 상부 출력 패드들 사이에 배치된 상기 하부 출력 패드 배선은 상기 보호층에 의해 완전히 커버될 수 있다.
예시적인 실시예들에 있어서, 상기 칩 온 필름 패키지의 평면도에서 상기 보호층은 상기 상부 출력 패드들 중 상기 제1 방향을 따라 인접한 두 개의 상부 출력 패드들 사이에 배치된 상기 하부 출력 패드 배선을 덮는 돌출부를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 상부 출력 패드들 중 상기 제1 방향을 따라 인접한 두 개의 상부 출력 패드들 사이에 배치된 상기 하부 출력 패드 배선 상에는 상기 보호층의 돌출부가 배치되고, 상기 보호층의 돌출부는 상기 하부 출력 패드와 소정의 간격으로 이격되어 상기 하부 출력 패드와 인접하여 위치하는 상기 하부 출력 패드 배선의 일부를 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 보호층의 돌출부와 상기 하부 출력 패드가 상기 제2 방향으로 이격된 제1 거리는 상기 하부 출력 패드와 상기 상부 출력 패드가 상기 제2 방향으로 이격된 제2 거리보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 보호층은 상기 출력 및 입력 패드들 및 상기 구동 IC 칩을 노출시키는 개구를 갖고, 상기 출력 패드 배선들을 커버하며 상기 베이스 기판 상에 전체적으로 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 베이스 기판의 상면으로부터 상기 보호층의 상면까지의 높이는 상기 베이스 기판의 상면으로부터 상기 출력 및 입력 패드들 각각의 상면까지의 높이보다 더 클 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 출력 패드들은 제1 내지 제M(단, M은 1 이상의 정수) 하부 출력 패드들 및 제1 내지 제N(단, N은 1 이상의 정수) 상부 출력 패드들을 포함하고, 상기 복수의 출력 패드 배선들은 제1 내지 제P(단, P는 1 이상의 정수) 하부 출력 패드 배선들 및 제1 내지 제Q(단, Q는 1 이상의 정수) 상부 출력 패드 배선들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제M 하부 출력 패드들 및 상기 제1 내지 제N 상부 출력 패드들은 서로 다른 행에서 상기 제1 방향을 따라 번갈아 가며 배열되고, 상기 제1 내지 제M 하부 출력 패드들 중 제K(단, K는 1과 M 사이 정수) 하부 출력 패드는 상기 제1 내지 제P 하부 출력 패드 배선들 중 제L(단, L은 1과 P 사이 정수) 하부 출력 패드 배선과 연결되며, 상기 제1 내지 제N 상부 출력 패드들 중 제G(단, G는 1과 N 사이 정수) 상부 출력 패드는 상기 제1 내지 제Q 상부 출력 패드 배선들 중 제H(단, H는 1과 Q 사이 정수) 상부 출력 패드 배선과 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제G 및 제G+1 상부 출력 패드들 사이 배치된 상기 제L 하부 출력 패드 배선은 상기 보호층에 의해 완전히 커버될 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 장치는 화소 영역 및 패드 영역을 포함하고, 상기 화소 영역에 배치되는 복수의 화소 구조물들 및 상기 패드 영역에 배치되며 상기 패드 영역에서 교대로 지그재그로 배열되는 복수의 패드 전극들을 포함하는 표시 패널, 출력 패드 영역을 갖는 베이스 기판, 상기 베이스 기판 상의 출력 패드 영역에 배치되고, 상기 베이스 기판의 평면 상에서 교대로 지그재그로 배열되는 복수의 출력 패드들, 상기 출력 패드들과 각기 연결되는 복수의 출력 패드 배선들 및 상기 출력 패드 배선들 상에 배치되는 보호층을 포함하고, 상기 표시 패널의 패드 전극들 상에 상기 출력 패드들이 중첩하도록 배치되며, 상기 복수의 출력 패드들 중 제1 방향을 따라 위치하는 인접한 두 개의 출력 패드들 사이에 배치된 상기 출력 패드 배선 상에는 상기 보호층이 배치되는 칩 온 필름 패키지 및 상기 칩 온 필름 패키지와 연결되고, 상기 표시 패널에 제공되는 복수의 신호들을 생성하는 외부 장치를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 출력 패드들은 제1 내지 제M(단, M은 1 이상의 정수) 하부 출력 패드들 및 제1 내지 제N(단, N은 1 이상의 정수) 상부 출력 패드들을 포함하고, 상기 복수의 출력 패드 배선들은 제1 내지 제P(단, P는 1 이상의 정수) 하부 출력 패드 배선들 및 제1 내지 제Q(단, Q는 1 이상의 정수) 상부 출력 패드 배선들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제M 하부 출력 패드들 및 상기 제1 내지 제N 상부 출력 패드들은 서로 다른 행에서 상기 제1 방향을 따라 번갈아 가며 배열되고, 상기 제1 내지 제M 하부 출력 패드들 중 제K(단, K는 1과 M 사이 정수) 하부 출력 패드는 상기 제1 내지 제P 하부 출력 패드 배선들 중 제L(단, L은 1과 P 사이 정수) 하부 출력 패드 배선과 연결되며, 상기 제1 내지 제N 상부 출력 패드들 중 제G(단, G는 1과 N 사이 정수) 상부 출력 패드는 상기 제1 내지 제Q 상부 출력 패드 배선들 중 제H(단, H는 1과 Q 사이 정수) 상부 출력 패드 배선과 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제G 및 제G+1 상부 출력 패드들 사이 배치된 상기 제L 하부 출력 패드 배선은 상기 보호층에 의해 완전히 커버될 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 패드 전극들은 제1 내지 제R(단, R은 1 이상의 정수) 하부 패드 전극들 및 제1 내지 제S(단, S는 1 이상의 정수) 상부 패드 전극들을 포함하고, 상기 제1 내지 제R 하부 패드 전극들 및 상기 제1 내지 제S 상부 패드 전극들은 서로 다른 행에서 상기 제1 방향을 따라 번갈아 가며 배열되며, 상기 제1 내지 제R 하부 패드 전극들 중 제E(단, E는 1과 R 사이 정수) 하부 패드 전극은 상기 제G 상부 출력 패드와 연결되고, 상기 제1 내지 제S 상부 패드 전극들 중 제F(단, F는 1과 S 사이 정수) 상부 패드 전극은 상기 제K 하부 출력 패드와 연결될 수 있다.
본 발명의 예시적인 실시예들에 따른 칩 온 필름 패키지가 돌출부를 갖는 보호층을 포함함으로써, 표시 장치의 패드 전극들과 칩 온 필름 패키지의 출력 패드들을 본딩하는 공정에서, 얼라인 오차가 발생하더라도 보호층의 돌출부가 하부 출력 패드 배선을 커버하기 때문에 표시 장치의 패드 전극이 하부 출력 패드 배선과 접촉하지 않을 수 있다. 이에 따라, 칩 온 필름 패키지의 하부 출력 패드 배선과 표시 장치의 패드 전극들의 접촉 불량을 방지할 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치가 돌출부를 갖는 보호층을 포함하는 칩 온 필름 패키지를 포함함으로써, 표시 패널의 패드 전극들과 칩 온 필름 패키지의 출력 패드들을 본딩하는 공정에서, 얼라인 오차가 발생하더라도 보호층의 돌출부가 하부 출력 패드 배선을 커버하기 때문에 표시 장치의 패드 전극이 하부 출력 패드 배선과 접촉하지 않을 수 있다. 이에 따라, 칩 온 필름 패키지의 하부 출력 패드 배선과 표시 패널의 패드 전극들의 접촉 불량을 방지할 수 있다.
다만, 본 발명의 효과들이 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 칩 온 필름 패키지를 나타내는 평면도이다.
도 2는 도 1의 칩 온 필름 패키지의 'A'영역을 확대 도시한 평면도이다.
도 3은 도 1의 칩 온 필름 패키지를 I-I'라인을 따라 절단한 단면도이다.
도 4A는 본 발명의 예시적인 실시예들에 따른 칩 온 필름 패키지를 나타내는 평면도이다.
도 4B는 도 4A의 칩 온 필름 패키지를 설명하기 위한 단면도이다.
도 5A는 본 발명의 예시적인 실시예들에 따른 칩 온 필름 패키지를 나타내는 평면도이다.
도 5B는 도 5A의 칩 온 필름 패키지를 설명하기 위한 단면도이다.
도 6A는 본 발명의 예시적인 실시예들에 따른 칩 온 필름 패키지를 나타내는 평면도이다.
도 6B는 도 6A의 칩 온 필름 패키지의 'B'영역을 확대 도시한 평면도이다.
도 7은 본 발명의 예시적인 실시예들에 따른 칩 온 필름 패키지를 나타내는 평면도이다.
도 8은 도 7의 칩 온 필름 패키지를 설명하기 위한 단면도이다.
도 9는 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 단면도이다.
도 10은 도 9의 표시 장치에 포함된 표시 패널을 설명하기 위한 평면도이다.
도 11은 도 9의 표시 장치에 포함된 표시 패널과 전기적으로 연결된 외부 장치를 설명하기 위한 블록도이다.
도 12는 도 9의 'C'영역을 확대 도시한 단면도이다.
도 13은 도 9의 표시 장치에 포함된 칩 온 필름 패키지가 벤딩된 형상을 설명하기 위한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 따른 칩 온 필름 패키지들 및 칩 온 필름 패키지를 포함하는 표시 장치에 대하여 상세하게 설명한다. 첨부한 도면들에 있어서, 동일하거나 유사한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 예시적인 실시예들에 따른 칩 온 필름 패키지를 나타내는 평면도이고, 도 2는 도 1의 칩 온 필름 패키지의 'A'영역을 확대 도시한 평면도이며, 도 3은 도 1의 칩 온 필름 패키지를 I-I'라인을 따라 절단한 단면도이다.
도 1, 2 및 3을 참조하면, 칩 온 필름 패키지(500)는 베이스 기판(510), 구동 IC 칩(530), 복수의 출력 패드들(470), 복수의 입력 패드들(475), 복수의 출력 패드 배선들(590), 보호층(610), 복수의 입력 패드 배선들(550), 전극 범프(630), 봉지 패턴(650) 등을 포함할 수 있다. 여기서, 출력 패드들(470)은 하부 출력 패드들(471) 및 상부 출력 패드들(472)을 포함할 수 있고, 패드 배선들(590)은 하부 출력 패드 배선들(591) 및 상부 출력 패드 배선들(592)을 포함할 수 있다. 예를 들면, 출력 패드들(470) 및 입력 패드들(475)은 베이스 기판(510)의 상면에 평행한 제1 방향(D1)으로 배열될 수 있고, 출력 패드 배선들(590) 및 입력 패드 배선들(550)은 제1 방향(D1)과 직교하는 제2 방향(D2)으로 배열될 수 있다. 여기서, 입력 패드 배선(550)은 입력 패드(475)와 구동 IC 칩(530)을 연결시키고, 출력 패드 배선(590)은 출력 패드(470)와 구동 IC 칩(530)을 연결시킬 수 있다.
예시적인 실시예들에 있어서, 도 1의 평면도에서 출력 패드들(470)은 베이스 기판(510)의 평면 상에서 교대로 지그재그로 배열될 수 있다. 또한, 도 2의 평면도에서 출력 패드들(470) 중 제1 방향(D1)을 따라 위치하는 인접한 두 개의 출력 패드들(470) 사이에 배치된 출력 패드 배선(590) 상에는 보호층(610)이 배치될 수 있다.
다시 말하면, 복수의 출력 패드들(470)은 제1 내지 제M(단, M은 1 이상의 정수) 하부 출력 패드들(471) 및 제1 내지 제N(단, N은 1 이상의 정수) 상부 출력 패드들(472)을 포함할 수 있고, 복수의 출력 패드 배선들(590)은 제1 내지 제P(단, P는 1 이상의 정수) 하부 출력 패드 배선들(591) 및 제1 내지 제Q(단, Q는 1 이상의 정수) 상부 출력 패드 배선들(592)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제M 하부 출력 패드들(471) 및 제1 내지 제N 상부 출력 패드들(472)은 서로 다른 행에서 제1 방향(D1)을 따라 번갈아 가며 배열될 수 있다. 또한, 제1 내지 제M 하부 출력 패드들(471) 중 제K(단, K는 1과 M 사이 정수) 하부 출력 패드(471)는 제1 내지 제P 하부 출력 패드 배선들(591) 중 제L(단, L은 1과 P 사이 정수) 하부 출력 패드 배선(591)과 연결될 수 있고, 제1 내지 제N 상부 출력 패드들(472) 중 제G(단, G는 1과 N 사이 정수) 상부 출력 패드(472)는 제1 내지 제Q 상부 출력 패드 배선들(592) 중 제H(단, H는 1과 Q 사이 정수) 상부 출력 패드 배선(592)과 연결될 수 있다. 더욱이, 제G 및 제G+1 상부 출력 패드들(472) 사이 배치된 제L 하부 출력 패드 배선(591)은 보호층(610)에 의해 완전히 커버될 수 있다.
도 1에 도시된 바와 같이, 베이스 기판(510)은 출력 패드 영역(30), 입력 패드 영역(40), 구동 IC 영역(60), 패드 배선 영역(50) 등을 가질 수 있다. 여기서, 출력 패드 영역(30)은 제1 영역(10) 및 제2 영역(20)을 포함할 수 있다.
출력 패드 영역(30)은 베이스 기판(510)의 제1 측부에 위치할 수 있고, 입력 패드 영역(40)은 베이스 기판(510)의 상기 제1 측부와 반대되는(또는 대향하는) 제2 측부에 위치할 수 있다. 여기서, 출력 패드 영역(30)의 제1 영역(10)은 상기 제1 측부에 인접하여 위치할 수 있고, 제2 영역(20)은 상기 제1 측부로부터 제2 방향(D2)으로 이격되어 제1 영역(10)과 인접하여 위치할 수 있다. 패드 배선 영역(50)은 출력 패드 영역(30)과 입력 패드 영역(40) 사이에 위치할 수 있고, 패드 배선 영역(50)의 일부에 구동 IC 영역(60)이 위치할 수 있다.
제1 영역(10)에 하부 출력 패드들(471)이 배치될 수 있고, 제2 영역(20)에 상부 출력 패드들(472)이 배치될 수 있다. 또한, 입력 패드 영역(40)에 입력 패드들(475)이 배치될 수 있다. 더욱이, 패드 배선 영역(50)에 입력 패드 배선(550) 및 출력 패드 배선들(590)이 배치될 수 있고, 구동 IC 영역(60)에 구동 IC 칩(530)이 배치될 수 있다.
예를 들면, 출력 패드들(470)은 영상을 표시 할 수 있는 표시 패널과 연결될 수 있고, 입력 패드들(475)은 복수의 신호들을 생성할 수 있는 외부 장치와 연결될 수 있다. 상기 외부 장치는 데이터 신호, 스캔 신호, 발광 신호, 전원 전압, 터치 센싱 신호 등을 생성할 수 있고, 데이터 신호, 스캔 신호, 발광 신호, 전원 전압, 터치 센싱 신호 등을 칩 온 필름 패키지(500)를 통해 상기 표시 패널에 제공할 수 있다.
예시적인 실시예들에 있어서, 도 1의 칩 온 필름 패키지(500)의 형상이 다각형의 형상을 갖는 것으로 도시되어 있으나, 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 다른 예시적인 실시예들에 있어서, 칩 온 필름 패키지(500)의 형상은 삼각형의 평면 형상, 마름모의 평면 형상, 사각형의 평면 형상, 원형의 평면 형상, 트랙형의 평면 형상 또는 타원형의 평면 형상을 가질 수도 있다.
도 2 및 3에 도시된 바와 같이, 하부 출력 패드들(471)은 출력 패드 영역(30)의 제1 영역(10)에서 제1 방향(D1)을 따라 배열될 수 있고, 상부 출력 패드들(472)은 출력 패드 영역(30)의 제2 영역(20)에서 제1 방향(D1)을 따라 배열될 수 있다. 예시적인 실시예들에 있어서, 하부 출력 패드들(471) 및 상부 출력 패드들(472)은 제1 방향(D1)으로 번갈아 가며 배치될 수 있고, 하부 출력 패드들(471) 각각은 제2 방향(D2)으로 상부 출력 패드들(472) 각각과 중첩하지 않을 수 있다.
하부 출력 패드 배선들(591) 각각은 하부 출력 패드들(471) 각각과 연결될 수 있고, 상부 출력 패드 배선들(592) 각각은 상부 출력 패드들(472) 각각과 연결될 수 있다. 예를 들면, 하부 출력 패드 배선(591)의 일측은 하부 출력 패드(471)와 연결(예를 들어, 직접적으로 접촉)될 수 있고, 하부 출력 패드 배선(591)의 타측은 구동 IC 칩(530)과 연결될 수 있다. 또한, 상부 출력 패드 배선(592)의 일측은 상부 출력 패드(472)와 연결될 수 있고, 상부 출력 패드 배선(592)의 타측은 구동 IC 칩(530)과 연결될 수 있다.
예시적인 실시예들에 있어서, 상부 출력 패드들(472) 중 제1 방향(D1)을 따라 인접한 두 개의 상부 출력 패드들(472) 사이에 배치된 하부 출력 패드 배선(591)은 보호층(610)에 의해 완전히 커버될 수 있다. 다시 말하면, 인접한 두 개의 상부 출력 패드들(472) 사이에는 하부 출력 패드(471)와 연결된 하부 출력 패드 배선(591)이 배치될 수 있고, 보호층(610)은 상기 인접한 두 개의 상부 출력 패드들(472) 사이에 배치되는 하부 출력 패드 배선(591)을 덮는 돌출부(611)를 가질 수 있다. 여기서, 보호층(610)은 베이스 기판(510) 상의 패드 배선 영역(50) 및 제2 영역(20)에 배치될 수 있고, 돌출부(611)는 보호층(610)이 제2 영역(20)에 배치된 부분에 해당될 수 있다. 다시 말하면, 보호층(610)에 있어서, 패드 배선 영역(50)과 출력 패드 영역(30)의 경계로부터 제2 방향(D2)에 반대되는 방향으로 돌출된 부분이 보호층(610)의 돌출부(611)로 정의될 수 있다. 돌출부(611)는 상부 출력 패드(472)와 직접적으로 접촉할 수 있다. 선택적으로, 돌출부(611)의 제1 방향(D1)으로의 폭을 증가하여 돌출부(611)는 상기 인접한 두 개의 상부 출력 패드들(472)과 직접적으로 접촉할 수도 있다.
예를 들면, 표시 장치의 크기가 증가되고 상기 표시 장치의 해상도가 높아짐에 따라 상기 표시 장치에 입력되는 신호의 개수가 증가될 수 있고, 상기 표시 장치는 상기 신호들을 외부 장치로부터 제공받기 위해 상대적으로 많은 개수의 패드 전극들을 포함할 수 있다. 여기서, 상기 표시 장치의 패드 전극들 상에 종래의 칩 온 필름의 출력 패드들이 연결될 수 있다. 다만, 상기 표시 장치의 제한된 공간에서 상대적으로 많은 개수의 상기 패드 전극들이 배치됨에 따라 상기 패드 전극들 사이의 간격이 상대적으로 줄어들 수 있고, 종래의 칩 온 필름의 출력 패드들과 상기 표시 장치의 패드 전극들을 본딩하는 공정에서 상기 상대적으로 줄어든 상기 패드들의 간격 때문에 공정 마진이 줄어들 수 있다. 즉, 칩 온 필름의 출력 패드들과 표시 장치의 패드 전극들 사이 얼라인 오차가 발생될 경우, 상기 패드 전극들이 종래의 칩 온 필름의 출력 패드 배선과 접촉하여 상기 출력 패드들과 패드 전극들의 접촉 불량이 발생될 수 있다. 즉, 종래의 칩 온 필름 패키지의 보호층은 돌출부를 갖지 않을 수 있다.
이와는 달리, 예시적인 실시예들에 있어서, 칩 온 필름 패키지(500)의 보호층(610)이 돌출부(611)를 포함함으로써, 표시 장치의 패드 전극들과 칩 온 필름 패키지(500)의 출력 패드들(470)을 본딩하는 공정에서, 상기 얼라인 오차가 발생하더라도 보호층(610)의 돌출부(611)가 하부 출력 패드 배선(591)을 커버하기 때문에 표시 장치의 패드 전극이 하부 출력 패드 배선(591)과 접촉하지 않을 수 있다. 이에 따라, 칩 온 필름 패키지(500)의 하부 출력 패드 배선(591)과 표시 장치의 패드 전극들의 접촉 불량을 방지할 수 있다.
도 1, 2 및 3을 다시 참조하면, 베이스 기판(510)이 제공될 수 있다. 베이스 기판(510)은 가요성을 갖는 물질을 포함하는 플렉서블 필름(flexible film)을 포함할 수 있다. 예를 들면, 베이스 기판(510)은 폴리이미드 수지, 폴리에스테르 수지 등을 포함할 수 있다.
베이스 기판(510) 상의 구동 IC 영역(60)에 구동 IC 칩(530)이 배치될 수 있다. 구동IC 칩(530)은 외부 장치로부터 입력 신호 및 구동 IC 전원 전압을 제공받을 수 있고, 구동 IC 칩(530)은 상기 입력 신호를 기초하여 상기 표시 장치에 출력 신호를 제공할 수 있다. 이에 따라, 구동 IC 칩(530)은 상기 표시 장치의 구동을 제어할 수 있다.
베이스 기판(510) 상의 입력 패드 영역(40)과 구동 IC 영역(60)의 사이에 해당되는 패드 배선 영역(50)에 입력 패드 배선들(550)이 서로 이격되어 배치될 수 있다. 여기서, 입력 패드 배선(550)의 제1 단부는 입력 패드(475)와 접촉할 수 있고, 입력 패드 배선(550)의 상기 제1 단부와 대향하는 제2 단부는 구동 IC 칩(530)에 연결될 수 있다. 예를 들면, 구동 IC 칩(530)과 입력 패드 배선(550) 사이에 전극 범프(630)가 배치될 수 있고, 전극 범프(630)를 통해 입력 패드 배선(550)과 구동 IC 칩(530)이 전기적으로 연결될 수 있다. 전극 범프(630)는 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이에 따라, 입력 패드 배선(550)은 구동 IC 칩(530)과 상기 외부 장치를 전기적으로 연결시킬 수 있다. 예를 들면, 입력 패드 배선(550)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 입력 패드 배선(550)은 복수의 층들로 구성될 수도 있다.
베이스 기판(510) 상의 구동 IC 영역(60)과 출력 패드 영역(30) 사이에 해당되는 패드 배선 영역(50)에 출력 패드 배선들(590)이 서로 이격하여 배치될 수 있다. 예시적인 실시예들에 있어서, 하부 출력 패드 배선(591)은 출력 패드 영역(30)의 제2 영역(20)에도 배치될 수 있다.
여기서, 출력 패드 배선(590)의 제1 단부는 출력 패드(470)와 접촉할 수 있고, 출력 패드 배선(590)의 상기 제1 단부와 대향하는 제2 단부는 구동 IC 칩(530)에 연결될 수 있다.
도 3에 도시된 바와 같이, 하부 출력 패드 배선(591)의 제1 단부가 하부 출력 패드(471)와 접촉할 수 있고, 하부 출력 패드 배선(591)의 제2 단부가 구동 IC 칩(530)에 연결될 수 있다. 칩 온 필름 패키지(500)의 다른 단면도에서 상부 출력 패드 배선(592)의 제1 단부가 상부 출력 패드(472)와 접촉할 수 있고, 상부 출력 패드 배선(592)의 제2 단부가 구동 IC 칩(530)에 연결될 수 있다. 예를 들면, 구동 IC 칩(530)과 출력 패드 배선(590) 사이에 전극 범프(630)가 배치될 수 있고, 전극 범프(630)를 통해 출력 패드 배선(590)과 구동 IC 칩(530)이 전기적으로 연결될 수 있다. 전극 범프(630)는 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이에 따라, 출력 패드 배선(590)은 구동 IC 칩(530)과 상기 표시 장치를 전기적으로 연결시킬 수 있다. 예를 들면, 출력 패드 배선(590)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 출력 패드 배선(590)은 복수의 층들로 구성될 수도 있다.
봉지 패턴(650)이 입력 패드 배선(550) 및 출력 패드 배선(590) 상에 구동 IC 칩(530)과 인접하여 배치될 수 있다. 봉지 패턴(650)은 구동 IC 칩(530)의 측부를 둘러쌀 수 있고, 전극 범프(630)를 커버할 수 있다. 봉지 패턴(650)은 구동 IC 칩(530)에서 발생되는 고온의 열을 외부로 방출하기 위하여 열전도성이 높은 물질을 포함할 수 있다. 예를 들면, 봉지 패턴(650)은 에폭시 수지(epoxy resin) 또는 실리콘 수지(silicon resin)를 포함할 수 있다.
입력 패드 배선(550) 및 출력 패드 배선(590) 상에 보호층(610)이 배치될 수 있다. 보호층(610)은 입력 패드 배선(550) 및 출력 패드 배선(590)을 보호할 수 있다. 예시적인 실시예들에 있어서, 보호층(610)은 돌출부(611)를 가질 수 있고, 돌출부(611)는 하부 출력 패드(471)와 접촉할 수 있다. 보호층(610)은 솔더 레지스트(solder resist)를 포함할 수 있다. 선택적으로, 보호층(610)은 실리콘 화합물, 금속 산화물 등과 같은 절연 물질을 포함할 수도 있다. 예를 들면, 베이스 기판(510) 상에 전체적으로 예비 보호층이 형성된 후, 상기 예비 보호층을 선택적으로 식각하여 보호층(610)이 형성될 수 있다.
베이스 기판(510) 상의 양측부에 입력 패드들(475) 및 출력 패드(470)들이 배치될 수 있다. 입력 패드(475)는 입력 패드 배선(550) 상에 배치될 수 있고, 출력 패드(470)는 출력 패드 배선(590) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 하부 출력 패드(471)는 하부 출력 패드 배선(591) 상에 배치될 수 있고, 상부 출력 패드(472)는 상부 출력 패드 배선(592) 상에 배치될 수 있다. 예를 들면, 출력 패드들(470)은 영상을 표시 할 수 있는 상기 표시 장치와 연결될 수 있고, 입력 패드들(475)은 복수의 신호들을 생성할 수 있는 상기 외부 장치와 연결될 수 있다.
입력 패드(475) 및 출력 패드(470) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 입력 패드(475) 및 출력 패드(470) 각각은 금(Au), 은(Ag), 알루미늄(Al), 백금(Pt), 니켈(Ni), 티타늄(Ti), 팔라듐(Pd), 마그네슘(Mg), 칼슘(Ca), 리튬(Li), 크롬(Cr), 탄탈륨(Ta), 몰리브데늄(Mo), 스칸듐(Sc), 네오디뮴(Nd), 이리듐(Ir), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlNx), 은을 함유하는 합금, 텅스텐(W), 텅스텐 질화물(WNx), 구리를 함유하는 합금, 몰리브데늄을 함유하는 합금, 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx), 스트론튬 루테늄 산화물(SrRuxOy), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOx), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 입력 패드(475) 및 출력 패드(470) 각각은 복수의 층들로 구성될 수도 있다. 선택적으로, 입력 패드(475) 및 입력 패드 배선(550)은 동일한 물질을 사용하여 일체로 형성될 수 있고, 출력 패드(470) 및 출력 패드 배선(590)은 동일한 물질을 사용하여 일체로 형성될 수도 있다. 예를 들면, 베이스 기판(510) 상에 예비 전극층이 전체적으로 형성될 수 있고, 상기 예비 전극층을 선택적으로 식각하여 입력 패드 배선(550), 출력 패드 배선(590), 입력 패드(475) 및 출력 패드(470)가 동시에 형성될 수 있다.
본 발명의 예시적인 실시예들에 따른 칩 온 필름 패키지(500)는 돌출부(611)를 갖는 보호층(610)을 포함함으로써, 표시 장치의 패드 전극들과 칩 온 필름 패키지(500)의 출력 패드들(470)을 본딩하는 공정에서, 얼라인 오차가 발생하더라도 보호층(610)의 돌출부(611)가 하부 출력 패드 배선(591)을 커버하기 때문에 표시 장치의 패드 전극이 하부 출력 패드 배선(591)과 접촉하지 않을 수 있다. 이에 따라, 칩 온 필름 패키지(500)의 하부 출력 패드 배선(591)과 표시 장치의 패드 전극들의 접촉 불량을 방지할 수 있다.
도 4A는 본 발명의 예시적인 실시예들에 따른 칩 온 필름 패키지를 나타내는 평면도이고, 도 4B는 도 4A의 칩 온 필름 패키지를 설명하기 위한 단면도이다. 도 4A 및 4B에 예시한 칩 온 필름 패키지(600)는 보호층(610)의 형상을 제외하면 도 1 내지 도 3을 참조하여 설명한 칩 온 필름 패키지(500)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 4A 및 4B에 있어서, 도 1 내지 도 3을 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 1, 4A 및 4B를 참조하면, 칩 온 필름 패키지(600)는 베이스 기판(510), 구동 IC 칩(530), 복수의 출력 패드들(470), 복수의 입력 패드들(475), 복수의 출력 패드 배선들(590), 보호층(610), 복수의 입력 패드 배선들(550), 전극 범프(630), 봉지 패턴(650) 등을 포함할 수 있다. 여기서, 출력 패드들(470)은 하부 출력 패드들(471) 및 상부 출력 패드들(472)을 포함할 수 있고, 패드 배선들(590)은 하부 출력 패드 배선들(591) 및 상부 출력 패드 배선들(592)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상부 출력 패드들(472) 중 제1 방향(D1)을 따라 인접한 두 개의 상부 출력 패드들(472) 사이에 배치된 하부 출력 패드 배선(591) 상에 보호층(610)이 배치될 수 있다. 다시 말하면, 인접한 두 개의 상부 출력 패드들(472) 사이에는 하부 출력 패드(471)와 연결된 하부 출력 패드 배선(591)이 배치될 수 있고, 보호층(610)은 상기 인접한 두 개의 상부 출력 패드들(472) 사이에 배치되는 하부 출력 패드 배선(591)을 덮는 돌출부(612)를 가질 수 있다. 돌출부(612)는 상부 출력 패드(472)와 제2 방향(D2)으로 제1 거리(t1)로 이격될 수 있다. 즉, 돌출부(612)는 하부 출력 패드(471)와 인접하여 위치하는 하부 출력 패드 배선(591)의 일부를 노출시킬 수 있다. 보호층(610)의 돌출부(612)와 하부 출력 패드(471)가 제2 방향(D2)으로 이격된 제1 거리(t1)는 하부 출력 패드(471)와 상부 출력 패드(472)가 제2 방향(D2)으로 이격된 제2 거리(t2)보다 작을 수 있다. 예를 들면, 제1 거리(t1)가 제2 거리(t2)보다 크게 형성되고, 칩 온 필름 패키지(600)의 출력 패드들(470)과 표시 장치의 패드 전극들 사이 얼라인 오차가 발생될 경우, 표시 장치의 패드 전극이 상부 출력 패드 배선(592)과 접촉하여 접촉 불량이 발생될 수 있다. 따라서, 제1 거리(t1)는 제2 거리(t2)보다 같거나 작을 수 있다.
이에 따라, 돌출부(612)가 하부 출력 패드(471)와 직접적으로 접촉하지 않음으로써 칩 온 필름 패키지(600)의 제조 공정 난이도가 상대적으로 감소될 수 있다.
도 5A는 본 발명의 예시적인 실시예들에 따른 칩 온 필름 패키지를 나타내는 평면도이고 도 5B는 도 5A의 칩 온 필름 패키지를 설명하기 위한 단면도이다. 도 5A 및 5B에 예시한 칩 온 필름 패키지(700)는 보호층 패턴(613)을 제외하면 도 1 내지 도 3을 참조하여 설명한 칩 온 필름 패키지(500)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 5A 및 5B에 있어서, 도 1 내지 도 3을 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 1, 5A 및 5B를 참조하면, 칩 온 필름 패키지(700)는 베이스 기판(510), 구동 IC 칩(530), 복수의 출력 패드들(470), 복수의 입력 패드들(475), 복수의 출력 패드 배선들(590), 보호층(610), 보호층 패턴(613), 복수의 입력 패드 배선들(550), 전극 범프(630), 봉지 패턴(650) 등을 포함할 수 있다. 여기서, 출력 패드들(470)은 하부 출력 패드들(471) 및 상부 출력 패드들(472)을 포함할 수 있고, 패드 배선들(590)은 하부 출력 패드 배선들(591) 및 상부 출력 패드 배선들(592)을 포함할 수 있다.
보호층(610)은 입력 패드 배선(550) 및 출력 패드 배선(590) 상에 배치될 수 있다. 예를 들면, 보호층(610)은 베이스 기판(510) 상의 패드 배선 영역(50)에 배치될 수 있다. 보호층(610)은 입력 패드 배선(550) 및 출력 패드 배선(590)을 보호할 수 있다.
보호층 패턴(613)은 베이스 기판(510) 상의 제2 영역(20)에 배치될 수 있다. 보호층 패턴(613)은 제2 영역(20)에서 보호층(610) 및 하부 출력 패드(471)와 이격하여 배치될 수 있다. 예시적인 실시예들에 있어서, 상부 출력 패드들(472) 중 제1 방향(D1)을 따라 인접한 두 개의 상부 출력 패드들(472) 사이에 배치된 하부 출력 패드 배선(591) 상에 보호층 패턴(613)이 배치될 수 있다. 다시 말하면, 인접한 두 개의 상부 출력 패드들(472) 사이에는 하부 출력 패드(471)와 연결된 하부 출력 패드 배선(591)이 배치될 수 있고, 칩 온 필름 패키지(700)는 상기 인접한 두 개의 상부 출력 패드들(472) 사이에 배치되는 하부 출력 패드 배선(591)을 덮는 보호층 패턴(613)을 가질 수 있다.
이에 따라, 칩 온 필름 패키지(600)의 출력 패드들(470)과 표시 장치의 패드 전극들 사이 얼라인 오차가 발생될 경우, 보호층 패턴(613)이 상기 인접한 두 개의 상부 출력 패드들(472) 사이에 배치되는 하부 출력 패드 배선(591)을 커버함으로써 표시 장치의 패드 전극이 하부 출력 패드 배선(591)과 접촉하지 않을 수 있다.
도 6A는 본 발명의 예시적인 실시예들에 따른 칩 온 필름 패키지를 나타내는 평면도이고, 도 6B는 도 6A의 칩 온 필름 패키지의 'B'영역을 확대 도시한 평면도이다. 도 6A 및 6B에 예시한 칩 온 필름 패키지(800)는 출력 패드(770), 출력 패드 배선(890) 및 보호층(910)을 제외하면 도 1 내지 도 3을 참조하여 설명한 칩 온 필름 패키지(800)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 6A 및 6B에 있어서, 도 1 내지 도 3을 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 3, 6A 및 6B를 참조하면, 칩 온 필름 패키지(800)는 베이스 기판(510), 구동 IC 칩(530), 복수의 출력 패드들(770), 복수의 입력 패드들(475), 복수의 출력 패드 배선들(890), 보호층(910), 복수의 입력 패드 배선들(550), 전극 범프(630), 봉지 패턴(650) 등을 포함할 수 있다. 여기서, 출력 패드들(770)은 하부 출력 패드들(471), 중부 출력 패드들(472) 및 상부 출력 패드들(473)을 포함할 수 있고, 패드 배선들(890)은 하부 출력 패드 배선들(591), 중부 출력 패드 배선들(592) 및 상부 출력 패드 배선들(593)을 포함할 수 있다. 예를 들면, 출력 패드들(770) 및 입력 패드들(475)은 베이스 기판(510)의 상면에 평행한 제1 방향(D1)으로 배열될 수 있고, 출력 패드 배선들(890) 및 입력 패드 배선들(550)은 제1 방향(D1)과 직교하는 제2 방향(D2)으로 배열될 수 있다. 여기서, 입력 패드 배선(550)은 입력 패드(475)와 구동 IC 칩(530)을 연결시키고, 출력 패드 배선(890)은 출력 패드(770)와 구동 IC 칩(530)을 연결시킬 수 있다.
도 6A에 도시된 바와 같이, 베이스 기판(510)은 출력 패드 영역(30), 입력 패드 영역(40), 구동 IC 영역(60), 패드 배선 영역(50) 등을 가질 수 있다. 여기서, 출력 패드 영역(30)은 제1 영역(10), 제2 영역(20) 및 제3 영역(25)을 포함할 수 있다.
출력 패드 영역(30)은 베이스 기판(510)의 제1 측부에 위치할 수 있고, 입력 패드 영역(40)은 베이스 기판(510)의 상기 제1 측부와 반대되는 제2 측부에 위치할 수 있다. 여기서, 출력 패드 영역(30)의 제1 영역(10)은 상기 제1 측부에 인접하여 위치할 수 있고, 제3 영역(25)은 상기 제1 측부로부터 제2 방향(D2)으로 이격되어 위치할 수 있으며, 제2 영역(20)은 제1 영역(10)과 제3 영역(25) 사이에 개재될 수 있다. 패드 배선 영역(50)은 출력 패드 영역(30)과 입력 패드 영역(40) 사이에 위치할 수 있고, 패드 배선 영역(50)의 일부에 구동 IC 영역(60)이 위치할 수 있다.
제1 영역(10)에 하부 출력 패드들(471)이 배치될 수 있고, 제2 영역(20)에 중부 출력 패드들(472)이 배치될 수 있으며, 제3 영역(25)에 상부 출력 패드들(473)이 배치될 수 있다. 또한, 입력 패드 영역(40)에 입력 패드들(475)이 배치될 수 있다. 더욱이, 패드 배선 영역(50)에 입력 패드 배선(550) 및 출력 패드 배선들(890)이 배치될 수 있고, 구동 IC 영역(60)에 구동 IC 칩(530)이 배치될 수 있다.
하부 출력 패드들(471)은 출력 패드 영역(30)의 제1 영역(10)에서 제1 방향(D1)을 따라 배열될 수 있고, 중부 출력 패드들(472)은 출력 패드 영역(30)의 제2 영역(20)에서 제1 방향(D1)을 따라 배열될 수 있으며, 상부 출력 패드들(473)은 출력 패드 영역(30)의 제3 영역(25)에서 제1 방향(D1)을 따라 배열될 수 있다. 예시적인 실시예들에 있어서, 하부 출력 패드들(471), 중부 출력 패드들(472) 및 상부 출력 패드들(473)은 제1 방향(D1)으로 번갈아 가며 배치될 수 있고, 하부 출력 패드들(471)은 제2 방향(D2)으로 중부 출력 패드들(472) 및 상부 출력 패드들(473) 각각과 중첩하지 않을 수 있다. 또한, 중부 출력 패드들(472)은 제2 방향(D2)으로 하부 출력 패드(471) 및 상부 출력 패드들(473) 각각과 중첩하지 않을 수 있다. 더욱이, 상부 출력 패드들(473)은 제2 방향(D2)으로 하부 출력 패드(471) 및 중부 출력 패드들(472) 각각과 중첩하지 않을 수 있다.
하부 출력 패드 배선들(591) 각각은 하부 출력 패드들(471) 각각과 연결될 수 있고, 중부 출력 패드 배선(592) 각각은 중부 출력 패드들(472) 각각과 연결될 수 있으며, 상부 출력 패드 배선들(593) 각각은 상부 출력 패드들(473) 각각과 연결될 수 있다. 예를 들면, 하부 출력 패드 배선(591)의 일측은 하부 출력 패드(471)와 연결될 수 있고, 하부 출력 패드 배선(591)의 타측은 구동 IC 칩(530)과 연결될 수 있다. 또한, 중부 출력 패드 배선(592)의 일측은 중부 출력 패드(472)와 연결될 수 있고, 중부 출력 패드 배선(592)의 타측은 구동 IC 칩(530)과 연결될 수 있다. 더욱이, 상부 출력 패드 배선(593)의 일측은 상부 출력 패드(473)와 연결될 수 있고, 상부 출력 패드 배선(593)의 타측은 구동 IC 칩(530)과 연결될 수 있다.
예시적인 실시예들에 있어서, 상부 출력 패드들(473) 중 제1 방향(D1)을 따라 인접한 두 개의 상부 출력 패드들(473) 사이에 배치된 하부 출력 패드 배선(591) 및 중부 출력 패드 배선(592)은 보호층(910)에 의해 완전히 커버될 수 있다. 다시 말하면, 인접한 두 개의 상부 출력 패드들(473) 사이에는 하부 출력 패드(471)와 연결된 하부 출력 패드 배선(591) 및 중부 출력 패드(472)와 연결된 중부 출력 패드 배선(592)이 배치될 수 있고, 보호층(910)은 상기 인접한 두 개의 상부 출력 패드들(472) 사이에 배치되는 하부 출력 패드 배선(591) 및 중부 출력 패드 배선(592)을 덮는 돌출부를 가질 수 있다. 여기서, 보호층(910)은 베이스 기판(510) 상의 패드 배선 영역(50), 제3 영역(25) 및 제2 영역(20)에 배치될 수 있고, 상기 돌출부는 보호층(910)이 제3 영역(25) 및 제2 영역(20)에 배치된 부분에 해당될 수 있다. 다시 말하면, 보호층(910)에 있어서, 패드 배선 영역(50)과 출력 패드 영역(30)의 경계로부터 제2 방향(D2)에 반대되는 방향으로 돌출된 부분이 보호층(610)의 돌출부로 정의될 수 있다. 상기 돌출부는 중부 출력 패드(472) 및 하부 출력 패드(471)와 직접적으로 접촉할 수 있다. 선택적으로, 상기 돌출부의 제1 방향(D1)으로의 폭을 증가하여 상기 돌출부는 상기 인접한 두 개의 상부 출력 패드들(473)과 직접적으로 접촉할 수도 있다.
도 7은 본 발명의 예시적인 실시예들에 따른 칩 온 필름 패키지를 나타내는 평면도이고, 도 8은 도 7의 칩 온 필름 패키지를 설명하기 위한 단면도이다. 도 7 및 8에 예시한 칩 온 필름 패키지(900)는 보호층(1610)을 제외하면 도1 내지 도 3을 참조하여 설명한 칩 온 필름 패키지(800)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 7 및 8에 있어서, 도 1 내지 도 3을 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 1, 7 및 8을 참조하면, 칩 온 필름 패키지(900)는 베이스 기판(510), 구동 IC 칩(530), 복수의 출력 패드들(470), 복수의 입력 패드들(475), 복수의 출력 패드 배선들(590), 보호층(1610), 복수의 입력 패드 배선들(550), 전극 범프(630), 봉지 패턴(650) 등을 포함할 수 있다. 여기서, 출력 패드들(470)은 하부 출력 패드들(471) 및 상부 출력 패드들(472)을 포함할 수 있고, 패드 배선들(590)은 하부 출력 패드 배선들(591) 및 상부 출력 패드 배선들(592)을 포함할 수 있다. 예를 들면, 출력 패드들(470) 및 입력 패드들(475)은 베이스 기판(510)의 상면에 평행한 제1 방향(D1)으로 배열될 수 있고, 출력 패드 배선들(590) 및 입력 패드 배선들(550)은 제1 방향(D1)과 직교하는 제2 방향(D2)으로 배열될 수 있다. 여기서, 입력 패드 배선(550)은 입력 패드(475)와 구동 IC 칩(530)을 연결시키고, 출력 패드 배선(590)은 출력 패드(470)와 구동 IC 칩(530)을 연결시킬 수 있다.
예시적인 실시예들에 있어서, 도 7의 평면도에서 출력 패드들(470)은 베이스 기판(510)의 평면 상에서 교대로 지그재그로 배열될 수 있다. 또한, 도 2의 평면도에서 출력 패드들(470) 중 제1 방향(D1)을 따라 위치하는 인접한 두 개의 출력 패드들(470) 사이에 배치된 출력 패드 배선(590) 상에는 보호층(610)이 배치될 수 있다.
베이스 기판(510) 상에서 보호층(1610)은 입력 패드 배선(550) 및 출력 패드 배선(590)을 완전히 커버할 수 있고, 보호층(1610)은 입력 패드(475)를 노출시키는 개구(619) 및 출력 패드(470)를 노출시키는 개구(618)를 포함할 수 있다. 보호층(1610)이 입력 패드 배선(550) 및 출력 패드 배선(590)을 완전히 커버함으로써, 칩 온 필름 패키지(800)의 출력 패드들(470)과 표시 장치의 패드 전극들 사이 얼라인 오차가 발생하더라도 칩 온 필름 패키지(800)의 상부 출력 패드 배선(592)과 표시 장치의 패드 전극들의 접촉 불량을 방지할 수 있다. 또한, 보호층(1610)은 입력 패드(475)를 노출시키는 개구(619) 및 출력 패드(470)를 노출시키는 개구(618)를 포함함으로써 칩 온 필름 패키지(800)의 출력 패드들(470)과 표시 장치의 패드 전극들이 얼라인될 경우 상기 개구(618)때문에 상기 표시 장치의 패드 전극이 상대적으로 용이하게 얼라인될 수 있다.
도 9는 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 단면도이고, 도 10은 도 9의 표시 장치에 포함된 표시 패널을 설명하기 위한 평면도이며, 도 11은 도 9의 표시 장치에 포함된 표시 패널과 전기적으로 연결된 외부 장치를 설명하기 위한 블록도이고, 도 12는 도 9의 'C'영역을 확대 도시한 단면도이며, 도 13은 도 9의 표시 장치에 포함된 칩 온 필름 패키지가 벤딩된 형상을 설명하기 위한 단면도이다. 도 9, 10, 11, 12 및 13에 예시한 표시 장치(1000)는 도 1 내지 도 3을 참조하여 설명한 칩 온 필름 패키지(500)를 포함하는 구성을 가질 수 있다. 도 9, 10, 11, 12 및 13에 있어서, 도 1 내지 도 3을 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 9, 10, 11, 12 및 13을 참조하면, 표시 장치(1000)는 표시 패널(100), 칩 온 필름 패키지(500) 및 외부 장치(101)를 포함할 수 있다. 여기서, 표시 패널(100)은 패드 전극들(1470), 기판(110), 반도체 소자(250), 평탄화층(270), 화소 정의막(310), 화소 구조물(200) 및 봉지 기판(410)을 포함할 수 있다. 또한, 반도체 소자(250)는 액티브층(130), 게이트 절연층(150), 게이트 전극(170), 층간 절연층(190), 소스 전극(210) 및 드레인 전극(230)을 포함할 수 있고, 화소 구조물(200)은 하부 전극(290), 발광층(330) 및 상부 전극(340)을 포함할 수 있다. 더욱이, 칩 온 필름 패키지(500)는 베이스 기판(510), 구동 IC 칩(530), 복수의 출력 패드들(470), 복수의 입력 패드들(475), 복수의 출력 패드 배선들(590), 보호층(610), 복수의 입력 패드 배선들(550), 전극 범프(630), 봉지 패턴(650) 등을 포함할 수 있다. 여기서, 출력 패드들(470)은 하부 출력 패드들(471) 및 상부 출력 패드들(472)을 포함할 수 있고, 패드 배선들(590)은 하부 출력 패드 배선들(591) 및 상부 출력 패드 배선들(592)을 포함할 수 있다. 예를 들면, 출력 패드들(470) 및 입력 패드들(475)은 베이스 기판(510)의 상면에 평행한 제1 방향(D1)으로 배열될 수 있고, 출력 패드 배선들(590) 및 입력 패드 배선들(550)은 제1 방향(D1)과 직교하는 제2 방향(D2)으로 배열될 수 있다. 여기서, 입력 패드 배선(550)은 입력 패드(475)와 구동 IC 칩(530)을 연결시키고, 출력 패드 배선(590)은 출력 패드(470)와 구동 IC 칩(530)을 연결시킬 수 있다.
표시 패널(100)은 영상을 표시 할 수 있고, 표시 패널(100)의 일측에서 칩 온 필름 패키지(500)가 연결될 수 있다. 칩 온 필름 패키지(500)의 일측은 표시 패널(100)과 연결될 수 있고, 타측은 외부 장치(101)와 연결될 수 있다.
도 10에 도시된 바와 같이, 표시 패널(100)은 화소 영역(13) 및 화소 영역(13)을 둘러싸는 주변 영역(14)을 포함하는 표시 영역(11) 및 패드 영역(16)을 포함할 수 있다. 표시 영역(11)에는 복수의 화소 구조물들(200)이 배치될 수 있고, 표시 영역(11)의 일측에 패드 영역(16)이 위치할 수 있다. 패드 영역(16)에는 칩 온 필름 패키지(500)와 전기적으로 연결되는 패드 전극들(1470)이 배치될 수 있다.
광을 방출하는 화소 구조물들(200)은 화소 영역(13)에 배치될 수 있고, 주변 영역(40)에는 복수의 배선들이 배치될 수 있다. 상기 배선들은 패드 전극들(470)과 화소 구조물들(200)을 전기적으로 연결시킬 수 있다. 예를 들면, 상기 배선들은 데이터 신호 배선, 스캔 신호 배선, 발광 신호 배선, 전원 전압 배선, 터치 스크린 배선 등을 포함할 수 있다. 또한, 주변 영역(14)에는 스캔 드라이버, 데이터 드라이버 등이 배치될 수도 있다.
패드 전극(1470)은 하부 패드 전극(1472) 및 상부 패드 전극(1471)을 포함할 수 있다. 예시적인 실시예들에 있어서, 도 10의 평면도에서 패드 전극들(1470)은 표시 패널(100)의 평면 상에서 교대로 지그재그로 배열될 수 있다. 예를 들면, 하부 패드 전극들(1472)과 상부 패드 전극들(1471)은 서로 다른 행에서 제1 방향(D1)따라 번갈아 가며 배열될 수 있다. 또한, 표시 패널(100)의 하부 패드 전극들(1472) 각각은 칩 온 필름 패키지(500)의 상부 출력 패드들(472) 각각과 얼라인될 수 있고, 표시 패널(100)의 상부 패드 전극들(1471) 각각은 칩 온 필름 패키지(500)의 하부 출력 패드들(471) 각각과 얼라인될 수 있다.
다시 말하면, 복수의 출력 패드들(470)은 제1 내지 제M(단, M은 1 이상의 정수) 하부 출력 패드들(471) 및 제1 내지 제N(단, N은 1 이상의 정수) 상부 출력 패드들(472)을 포함할 수 있고, 복수의 출력 패드 배선들(590)은 제1 내지 제P(단, P는 1 이상의 정수) 하부 출력 패드 배선들(591) 및 제1 내지 제Q(단, Q는 1 이상의 정수) 상부 출력 패드 배선들(592)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제M 하부 출력 패드들(471) 및 제1 내지 제N 상부 출력 패드들(472)은 서로 다른 행에서 제1 방향(D1)을 따라 번갈아 가며 배열될 수 있다. 또한, 제1 내지 제M 하부 출력 패드들(471) 중 제K(단, K는 1과 M 사이 정수) 하부 출력 패드(471)는 제1 내지 제P 하부 출력 패드 배선들(591) 중 제L(단, L은 1과 P 사이 정수) 하부 출력 패드 배선(591)과 연결될 수 있고, 제1 내지 제N 상부 출력 패드들(472) 중 제G(단, G는 1과 N 사이 정수) 상부 출력 패드(472)는 제1 내지 제Q 상부 출력 패드 배선들(592) 중 제H(단, H는 1과 Q 사이 정수) 상부 출력 패드 배선(592)과 연결될 수 있다. 더욱이, 제G 및 제G+1 상부 출력 패드들(472) 사이 배치된 제L 하부 출력 패드 배선(591)은 보호층(610)에 의해 완전히 커버될 수 있다.
또한, 상기 복수의 패드 전극들(1470)은 제1 내지 제R(단, R은 1 이상의 정수) 하부 패드 전극들(1472) 및 제1 내지 제S(단, S는 1 이상의 정수) 상부 패드 전극들(1471)을 포함할 수 있고, 제1 내지 제R 하부 패드 전극들(1472) 및 제1 내지 제S 상부 패드 전극들(1471)은 서로 다른 행에서 제1 방향(D1)을 따라 번갈아 가며 배열될 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제R 하부 패드 전극들(1472) 중 제E(단, E는 1과 R 사이 정수) 하부 패드 전극(1472)은 제G 상부 출력 패드(472)와 연결될 수 있고, 제1 내지 제S 상부 패드 전극들(1471) 중 제F(단, F는 1과 S 사이 정수) 상부 패드 전극(1471)은 제K 하부 출력 패드(472)와 연결될 수 있다.
도 11에 도시된 바와 같이, 외부 장치(101)는 데이터 신호, 스캔 신호, 발광 신호, 전원 전압, 터치 센싱 신호 등을 생성할 수 있고, 데이터 신호, 스캔 신호, 발광 신호, 전원 전압, 터치 센싱 신호 등을 칩 온 필름 패키지(500)를 통해 표시 패널(100)에 제공할 수 있다.
도 10에 도시된 바와 같이, 표시 패널(100)은 하기와 같이 구성될 수 있다. 예를 들면, 기판(110)이 제공될 수 있다. 기판(110)은 투명한 또는 불투명한 물질을 포함할 수 있다. 기판(110)은 석영, 합성 석영(synthetic quartz), 불화칼슘(calcium fluoride), 불소가 도핑된 석영(F-doped quartz), 소다라임(sodalime) 유리, 무알칼리(non-alkali) 유리 등을 포함할 수 있다. 선택적으로, 기판(110)은 연성(또는 가요성)을 갖는 투명 수지 기판으로 이루어질 수 있다. 기판(110)으로 이용될 수 있는 투명 수지 기판의 예로는 폴리이미드 기판을 들 수 있다. 이 경우, 상기 폴리이미드 기판은 제1 폴리이미드층, 제1 배리어층, 제2 폴리이미드층, 제2 배리어층 등으로 구성될 수 있다. 상기 폴리이미드 기판이 얇고 연성을 갖는 경우, 상기 폴리이미드 기판은 반도체 소자(250) 및 화소 구조물(200)의 형성을 지원하기 위해 단단한 유리 상에 형성될 수 있다. 즉, 기판(110)은 유리 기판 상에 제1 폴리이미드층, 제1 배리어층, 제2 폴리이미드층 및 제2 배리어층이 적층된 구성을 가질 수 있다. 예를 들면, 상기 제2 배리어층 상에 절연층(예를 들어, 버퍼층)을 배치한 후, 상기 절연층 상에 반도체 소자(250) 및 화소 구조물(200)을 형성할 수 있다. 이러한 반도체 소자(250) 및 화소 구조물(200)의 형성 후, 상기 유리 기판은 제거될 수 있다. 다시 말하면, 상기 폴리이미드 기판은 얇고 플렉서블하기 때문에, 상기 폴리이미드 기판 상에 반도체 소자(250) 및 화소 구조물(200)을 직접 형성하기 어려울 수 있다. 이러한 점을 고려하여, 경질의 유리 기판을 이용하여 반도체 소자(250) 및 화소 구조물(200)을 형성한 다음, 상기 유리 기판을 제거함으로써, 상기 폴리이미드 기판을 기판(110)으로 이용할 수 있다.
기판(110) 상에는 버퍼층(도시되지 않음)이 배치될 수도 있다. 상기 버퍼층은 기판(110) 상에 전체적으로 배치될 수 있다. 상기 버퍼층은 기판(110)으로부터 금속 원자들이나 불순물들이 확산되는 현상을 방지할 수 있으며, 액티브층(130)을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 실질적으로 균일한 액티브층(130)을 수득하게 할 수 있다. 또한, 상기 버퍼층은 기판(110)의 표면이 균일하지 않을 경우, 기판(110)의 표면의 평탄도를 향상시키는 역할을 수행할 수 있다. 기판(110)의 유형에 따라 기판(110) 상에 두 개 이상의 버퍼층이 제공될 수 있거나 상기 버퍼층이 배치되지 않을 수 있다. 상기 버퍼층은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
기판(110) 상에 액티브층(130)이 배치될 수 있고, 액티브층(130)은 산화물 반도체, 무기물 반도체(예를 들면, 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon)) 또는 유기물 반도체 등을 포함할 수 있다.
액티브층(130) 상에는 게이트 절연층(150)이 배치될 수 있다. 게이트 절연층(150)은 액티브층(130)을 덮을 수 있으며, 기판(110) 상에 배치될 수 있다. 예를 들면, 게이트 절연층(150)은 액티브층(130)을 충분히 덮을 수 있으며, 액티브층(130)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 게이트 절연층(150)은 기판(110) 상에서 액티브층(130)을 덮으며, 균일한 두께로 액티브층(130)의 프로파일을 따라 배치될 수 있다. 게이트 절연층(150)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 게이트 절연층(150)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy), 실리콘 산탄화물(SiOxCy), 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 등으로 구성될 수 있다.
게이트 전극(170)은 게이트 절연층(150) 중에서 하부에 액티브층(130)이 위치하는 부분 상에 배치될 수 있다. 게이트 전극(170)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 게이트 전극(170)은 금, 은, 알루미늄, 백금, 니켈, 티타늄, 팔라듐, 마그네슘, 칼슘, 리튬, 크롬, 탄탈륨, 몰리브데늄, 스칸듐, 네오디뮴, 이리듐, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은을 함유하는 합금, 텅스텐, 텅스텐 질화물, 구리를 함유하는 합금, 몰리브데늄을 함유하는 합금, 티타늄 질화물, 탄탈륨 질화물, 스트론튬 루테늄 산화물, 아연 산화물, 인듐 주석 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 인듐 아연 산화물 등으로 구성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 게이트 전극(170)은 복수의 층들로 구성될 수도 있다.
게이트 전극(170) 상에는 층간 절연층(190)이 배치될 수 있다. 층간 절연층(190)은 게이트 전극(170)을 덮을 수 있으며, 게이트 절연층(150) 상에서 배치될 수 있다. 예를 들면, 층간 절연층(190)은 게이트 절연층(150) 상에서 게이트 전극(170)을 충분히 덮을 수 있으며, 게이트 전극(170)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 층간 절연층(190)은 게이트 절연층(150) 상에서 게이트 전극(170)을 덮으며, 균일한 두께로 게이트 전극(170)의 프로파일을 따라 배치될 수 있다. 층간 절연층(190)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
층간 절연층(190) 상에는 소스 전극(210) 및 드레인 전극(230)이 배치될 수 있다. 소스 전극(210) 및 드레인 전극(230) 각각은 게이트 절연층(150) 및 층간 절연층(190)의 일부를 관통하여 액티브층(130)의 일측 및 타측에 각각 접속될 수 있다. 소스 전극(210) 및 드레인 전극(230)은 각기 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 소스 전극(210) 및 드레인 전극(230)은 복수의 층들로 구성될 수도 있다. 이에 따라, 액티브층(130), 게이트 절연층(150), 게이트 전극(170), 층간 절연층(190), 소스 전극(210) 및 드레인 전극(230)을 포함하는 반도체 소자(250)가 구성될 수 있다.
다만, 다만, 반도체 소자(250)가 상부 게이트 구조를 갖는 것으로 설명하였으나, 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 반도체 소자(250)는 하부 게이트 구조를 가질 수도 있다.
소스 전극(210) 및 드레인 전극(230) 상에 평탄화층(270)이 배치될 수 있다. 평탄화층(270)은 소스 전극(210) 및 드레인 전극(230)을 덮을 수 있다. 즉, 평탄화층(270)은 층간 절연층(190) 상에서 전체적으로 배치될 수 있다. 예시적인 실시예들에 있어서, 평탄화층(270)은 소스 전극(210) 및 드레인 전극(230)을 충분히 덮도록 상대적으로 두꺼운 두께로 배치될 수 있고, 이러한 경우, 평탄화층(270)은 실질적으로 평탄한 상면을 가질 수 있으며, 이와 같은 평탄화층(270)의 평탄한 상면을 구현하기 위하여 평탄화층(270)에 대해 평탄화 공정이 추가될 수 있다. 선택적으로, 평탄화층(270)은 소스 전극(210) 및 드레인 전극(230)을 덮으며, 균일한 두께로 소스 전극(210) 및 드레인 전극(230)의 프로파일을 따라 배치될 수 있다. 평탄화층(270)은 유기 물질 또는 무기 물질로 이루어질 수 있다. 예시적인 실시예들에 있어서, 평탄화층(270)은 유기 물질을 포함할 수 있다. 예를 들면, 평탄화층(270)은 폴리이미드계 수지, 포토레지스트, 아크릴계 수지, 폴리아미드계 수지, 실록산계 수지 등과 같은 유기 물질로 구성될 수 있다.
하부 전극(290)은 평탄화층(270) 상에 배치될 수 있다. 하부 전극(290)은 평탄화층(270)의 일부를 관통하여 드레인 전극(230)에 접속될 수 있다. 또한, 하부 전극(290)은 반도체 소자(250)와 전기적으로 연결될 수 있다. 하부 전극(290)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 하부 전극(290)은 복수의 층들로 구성될 수도 있다.
화소 정의막(310)은 평탄화층(270) 상에 배치될 수 있고, 하부 전극(290)의 일부를 노출시킬 수 있다. 화소 정의막(310)은 유기 물질 또는 무기 물질로 이루어질 수 있다. 예시적인 실시예들에 있어서, 화소 정의막(310)은 유기 물질을 포함할 수 있다.
발광층(330)은 적어도 일부가 노출된 하부 전극(290) 상에 배치될 수 있다. 발광층(330)은 서브 화소들에 따라 상이한 색광들(즉, 적색광, 녹색광, 청색광 등)을 방출시킬 수 있는 발광 물질들 중 적어도 하나를 사용하여 형성될 수 있다. 이와는 달리, 발광층(330)은 적색광, 녹색광, 청색광 등의 다른 색광들을 발생시킬 수 있는 복수의 발광 물질들을 적층하여 전체적으로 백색광을 방출할 수 있다. 이러한 경우, 발광층(330) 상에 컬러 필터가 배치될 수 있다. 상기 컬러 필터는 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터 중 적어도 하나를 포함할 수 있다. 선택적으로, 상기 컬러 필터는 황색(Yellow) 컬러 필터, 청남색(Cyan) 컬러 필터 및 자주색(Magenta) 컬러 필터를 포함할 수도 있다. 상기 컬러 필터는 감광성 수지로 구성될 수 있다.
상부 전극(340)은 화소 정의막(310) 및 발광층(330) 상에 배치될 수 있다. 상부 전극(340)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 상부 전극(340)은 복수의 층들로 구성될 수도 있다. 이에 따라, 하부 전극(290), 발광층(330) 및 상부 전극(340)을 포함하는 화소 구조물(200)이 구성될 수 있다.
상부 전극(340) 상에 봉지 기판(410)이 배치될 수 있다. 봉지 기판(350)은 실질적으로 기판(110)과 동일한 재료를 포함할 수 있다. 예를 들면, 봉지 기판(410)은 석영 기판, 합성 석영 기판, 불화칼슘 또는 불소가 도핑된 석영 기판, 소다 라임 유리 기판, 무알칼리 유리 기판 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 봉지 기판(410)은 투명 무기 물질 또는 플렉서블 플라스틱으로 구성될 수 있다. 예를 들면, 봉지 기판(410)은 연성을 갖는 투명 수지 기판을 포함할 수도 있다. 이 경우, 표시 장치(1000)의 가요성을 향상시키기 위하여 적어도 하나의 무기층 및 적어도 하나의 유기층이 교대로 적층되는 구조를 가질 수 있다. 상기 적층 구조는 제1 무기층, 유기층 및 제2 무기층으로 구성될 수 있다. 예를 들면, 상부 전극(340)의 프로파일을 따라 가요성을 갖는 제1 무기층이 배치될 수 있고, 상기 제1 무기층 상에 가요성을 갖는 유기층이 배치될 수 있으며, 상기 유기층 상에 가요성을 갖는 제2 무기층이 배치될 수 있다. 즉, 상기 적층 구조는 상기 상부 전극(340)과 직접적으로 접촉하는 박막 봉지 구조물에 해당될 수 있다.
도 13에 도시된 바와 같이, 칩 온 필름 패키지(500)의 하부 출력 패드(471)는 표시 패널(100)의 상부 패드 전극(1471)과 이방성 도전성 필름(Anisotropic Conductive Film, ACF)을 사용하여 직접적으로 연결될 수 있다. 또한, 칩 온 필름 패키지(500)의 입력 패드(475)는 외부 장치(101)의 패드 전극(미도시)과 상기 이방성 도전성 필름을 통해 직접적으로 연결될 수 있다. 칩 온 필름 패키지(500)가 표시 패널(100) 및 외부 장치(101)에 연결된 후 칩 온 필름 패키지(500)는 벤딩될 수 있다. 칩 온 필름 패키지(500)가 벤딩되는 경우, 외부 장치(101)는 표시 패널(100)의 저면에 위치할 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치(1000)는 돌출부(611)를 갖는 보호층(610)을 포함하는 칩 온 필름 패키지(500)를 포함함으로써, 표시 패널(100)의 패드 전극들(1470)과 칩 온 필름 패키지(500)의 출력 패드들(470)을 본딩하는 공정에서, 얼라인 오차가 발생하더라도 보호층(610)의 돌출부(611)가 하부 출력 패드 배선(591)을 커버하기 때문에 표시 장치의 패드 전극이 하부 출력 패드 배선(591)과 접촉하지 않을 수 있다. 이에 따라, 칩 온 필름 패키지(500)의 하부 출력 패드 배선(591)과 표시 패널(100)의 패드 전극들(1470)의 접촉 불량을 방지할 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 칩 온 필름 패키지를 구비할 수 있는 다양한 디스플레이 기기들에 적용될 수 있다. 예를 들면, 본 발명은 차량용, 선박용 및 항공기용 디스플레이 장치들, 휴대용 통신 장치들, 전시용 또는 정보 전달용 디스플레이 장치들, 의료용 디스플레이 장치들 등과 같은 수많은 디스플레이 기기들에 적용 가능하다.
10: 제1 영역 11: 표시 영역
13: 화소 영역 14: 주변 영역
16: 패드 영역 20: 제2 영역
25: 제3 영역 30: 출력 패드 영역
40: 입력 패드 영역 50: 패드 배선 영역
60: 구동 IC 영역 100: 표시 패널
101: 외부 장치 110: 기판
130: 액티브층 150: 게이트 절연층
170: 게이트 전극 190: 층간 절연층
200: 화소 구조물 210: 소스 전극
230: 드레인 전극 250: 반도체 소자
270: 평탄화층 290: 하부 전극
310: 화소 정의막 330: 발광층
340: 상부 전극 410: 봉지 기판
470, 770: 출력 패드들 471: 하부 출력 패드
472: 상부 출력 패드 475: 입력 패드들
475: 제2 패드 전극들
500, 600, 700, 800, 900: 칩 온 필름 패키지
510: 베이스 기판 530: 구동 IC 칩
550: 입력 패드 배선들 590, 890: 출력 패드 배선들
591: 하부 출력 패드 배선 592: 중부 출력 패드 배선
610, 910, 1610: 보호층 611, 612: 돌출부
613: 보호층 패턴 618, 619: 개구
630: 전극 범프 650: 봉지 패턴
1470: 패드 전극 1472: 하부 패드 전극
1471: 상부 패드 전극

Claims (20)

  1. 출력 패드 영역을 갖는 베이스 기판;
    상기 베이스 기판 상의 출력 패드 영역에 배치되고, 상기 베이스 기판의 평면 상에서 교대로 지그재그로 배열되는 복수의 출력 패드들;
    상기 출력 패드들과 각기 연결되는 복수의 출력 패드 배선들; 및
    상기 출력 패드 배선들 상에 배치되는 보호층을 포함하고,
    상기 보호층은 상기 복수의 출력 패드들 중 제1 방향을 따라 위치하는 인접한 두 개의 출력 패드들 사이에 배치된 상기 출력 패드 배선 상에 배치되는 돌출부를 갖고,
    상기 돌출부는 상기 출력 패드들 중 출력 패드의 일 면에 접촉하는 것을 특징으로 하는 칩 온 필름 패키지.
  2. 제 1 항에 있어서, 상기 출력 패드 영역은 상기 베이스 기판의 평면 상에서 제1 측부에 위치하고, 상기 출력 패드 영역은,
    상기 제1 측부에 인접하여 위치하는 제1 영역; 및
    상기 제1 측부로부터 상기 제1 방향과 직교하는 제2 방향으로 이격되어 상기 제1 영역과 인접하여 위치하는 제2 영역을 포함하는 것을 특징으로 하는 칩 온 필름 패키지.
  3. 제 2 항에 있어서, 상기 출력 패드들은,
    상기 출력 패드 영역의 제1 영역에서 상기 제1 방향으로 따라 배열되는 하부 출력 패드들; 및
    상기 출력 패드 영역의 제2 영역에서 상기 제1 방향을 따라 배열되는 상부 출력 패드들을 포함하고, 상기 하부 및 상부 출력 패드들은 상기 제1 방향으로 번갈아 가며 배치되는 것을 특징으로 하는 칩 온 필름 패키지.
  4. 제 3 항에 있어서, 상기 하부 출력 패드들은 상기 제1 방향과 직교하는 제2 방향으로 상기 상부 출력 패드들과 중첩하지 않는 것을 특징으로 하는 칩 온 필름 패키지.
  5. 제 3 항에 있어서, 상기 베이스 기판은,
    상기 제1 측부와 반대되는 제2 측부에 위치하는 입력 패드 영역을 더 포함하고,
    상기 칩 온 필름 패키지는,
    상기 베이스 기판 상의 입력 패드 영역에 배치되는 복수의 입력 패드들; 및
    상기 베이스 기판 상에서 상기 출력 패드들과 상기 입력 패드들 사이에 배치되는 구동 IC 칩을 더 포함하는 것을 특징으로 하는 칩 온 필름 패키지.
  6. 제 5 항에 있어서, 출력 패드 배선들은,
    상기 하부 출력 패드들과 각기 연결되는 하부 출력 패드 배선들; 및
    상기 상부 출력 패드들과 각기 연결되는 상부 출력 패드 배선들을 포함하고,
    상기 하부 및 상부 출력 패드 배선들 각각의 일측은 상기 출력 패드와 연결되고, 상기 하부 및 상부 출력 패드 배선들 각각의 타측은 상기 구동 IC 칩과 연결되는 것을 특징으로 하는 칩 온 필름 패키지.
  7. 제 6 항에 있어서, 상기 상부 출력 패드들 중 상기 제1 방향을 따라 인접한 두 개의 상부 출력 패드들 사이에 배치된 상기 하부 출력 패드 배선은 상기 보호층에 의해 완전히 커버되는 것을 특징으로 하는 칩 온 필름 패키지.
  8. 제 6 항에 있어서, 상기 칩 온 필름 패키지의 평면도에서 상기 돌출부는 상기 상부 출력 패드들 중 상기 제1 방향을 따라 인접한 두 개의 상부 출력 패드들 사이에 배치된 상기 하부 출력 패드 배선을 덮는 것을 특징으로 하는 칩 온 필름 패키지.
  9. 삭제
  10. 삭제
  11. 제 6 항에 있어서, 상기 보호층은 상기 출력 및 입력 패드들 및 상기 구동 IC 칩을 노출시키는 개구를 갖고, 상기 출력 패드 배선들을 커버하며 상기 베이스 기판 상에 전체적으로 배치되는 것을 특징으로 하는 칩 온 필름 패키지.
  12. 제 11 항에 있어서, 상기 베이스 기판의 상면으로부터 상기 보호층의 상면까지의 높이는 상기 베이스 기판의 상면으로부터 상기 출력 및 입력 패드들 각각의 상면까지의 높이보다 더 큰 것을 특징으로 하는 칩 온 필름 패키지.
  13. 제 1 항에 있어서, 상기 복수의 출력 패드들은,
    제1 내지 제M(단, M은 1 이상의 정수) 하부 출력 패드들; 및
    제1 내지 제N(단, N은 1 이상의 정수) 상부 출력 패드들을 포함하고,
    상기 복수의 출력 패드 배선들은,
    제1 내지 제P(단, P는 1 이상의 정수) 하부 출력 패드 배선들; 및
    제1 내지 제Q(단, Q는 1 이상의 정수) 상부 출력 패드 배선들을 포함하는 것을 특징으로 하는 칩 온 필름 패키지.
  14. 제 13 항에 있어서, 상기 제1 내지 제M 하부 출력 패드들 및 상기 제1 내지 제N 상부 출력 패드들은 서로 다른 행에서 상기 제1 방향을 따라 번갈아 가며 배열되고, 상기 제1 내지 제M 하부 출력 패드들 중 제K(단, K는 1과 M 사이 정수) 하부 출력 패드는 상기 제1 내지 제P 하부 출력 패드 배선들 중 제L(단, L은 1과 P 사이 정수) 하부 출력 패드 배선과 연결되며, 상기 제1 내지 제N 상부 출력 패드들 중 제G(단, G는 1과 N 사이 정수) 상부 출력 패드는 상기 제1 내지 제Q 상부 출력 패드 배선들 중 제H(단, H는 1과 Q 사이 정수) 상부 출력 패드 배선과 연결되는 것을 특징으로 하는 칩 온 필름 패키지.
  15. 제 14 항에 있어서, 상기 제G 상부 출력 패드 및 상기 제1 내지 제N 상부 출력 패드들 중 제G+1 상부 출력 패드 사이 배치된 상기 제L 하부 출력 패드 배선은 상기 보호층에 의해 완전히 커버되는 것을 특징으로 하는 칩 온 필름 패키지.
  16. 화소 영역 및 패드 영역을 포함하고, 상기 화소 영역에 배치되는 복수의 화소 구조물들 및 상기 패드 영역에 배치되며 상기 패드 영역에서 교대로 지그재그로 배열되는 복수의 패드 전극들을 포함하는 표시 패널;
    출력 패드 영역을 갖는 베이스 기판;
    상기 베이스 기판 상의 출력 패드 영역에 배치되고, 상기 베이스 기판의 평면 상에서 교대로 지그재그로 배열되는 복수의 출력 패드들;
    상기 출력 패드들과 각기 연결되는 복수의 출력 패드 배선들; 및
    상기 출력 패드 배선들 상에 배치되는 보호층을 포함하고, 상기 표시 패널의 패드 전극들 상에 상기 출력 패드들이 중첩하도록 배치되며, 상기 보호층은 상기 복수의 출력 패드들 중 제1 방향을 따라 위치하는 인접한 두 개의 출력 패드들 사이에 배치된 상기 출력 패드 배선 상에 배치되는 돌출부를 갖고, 상기 돌출부는 상기 출력 패드들 중 출력 패드의 일 면에 접촉하는 칩 온 필름 패키지; 및
    상기 칩 온 필름 패키지와 연결되고, 상기 표시 패널에 제공되는 복수의 신호들을 생성하는 외부 장치를 포함하는 표시 장치
  17. 제 16 항에 있어서, 상기 복수의 출력 패드들은,
    제1 내지 제M(단, M은 1 이상의 정수) 하부 출력 패드들; 및
    제1 내지 제N(단, N은 1 이상의 정수) 상부 출력 패드들을 포함하고,
    상기 복수의 출력 패드 배선들은,
    제1 내지 제P(단, P는 1 이상의 정수) 하부 출력 패드 배선들; 및
    제1 내지 제Q(단, Q는 1 이상의 정수) 상부 출력 패드 배선들을 포함하는 것을 특징으로 하는 표시 장치.
  18. 제 17 항에 있어서, 상기 제1 내지 제M 하부 출력 패드들 및 상기 제1 내지 제N 상부 출력 패드들은 서로 다른 행에서 상기 제1 방향을 따라 번갈아 가며 배열되고, 상기 제1 내지 제M 하부 출력 패드들 중 제K(단, K는 1과 M 사이 정수) 하부 출력 패드는 상기 제1 내지 제P 하부 출력 패드 배선들 중 제L(단, L은 1과 P 사이 정수) 하부 출력 패드 배선과 연결되며, 상기 제1 내지 제N 상부 출력 패드들 중 제G(단, G는 1과 N 사이 정수) 상부 출력 패드는 상기 제1 내지 제Q 상부 출력 패드 배선들 중 제H(단, H는 1과 Q 사이 정수) 상부 출력 패드 배선과 연결되는 것을 특징으로 하는 표시 장치.
  19. 제 18 항에 있어서, 상기 제G 상부 출력 패드 및 상기 제1 내지 제N 상부 출력 패드들 중 제G+1 상부 출력 패드 사이에 배치된 상기 제L 하부 출력 패드 배선은 상기 보호층에 의해 완전히 커버되는 것을 특징으로 하는 표시 장치.
  20. 제 18 항에 있어서, 상기 복수의 패드 전극들은,
    제1 내지 제R(단, R은 1 이상의 정수) 하부 패드 전극들; 및
    제1 내지 제S(단, S는 1 이상의 정수) 상부 패드 전극들을 포함하고,
    상기 제1 내지 제R 하부 패드 전극들 및 상기 제1 내지 제S 상부 패드 전극들은 서로 다른 행에서 상기 제1 방향을 따라 번갈아 가며 배열되며,
    상기 제1 내지 제R 하부 패드 전극들 중 제E(단, E는 1과 R 사이 정수) 하부 패드 전극은 상기 제G 상부 출력 패드와 연결되고, 상기 제1 내지 제S 상부 패드 전극들 중 제F(단, F는 1과 S 사이 정수) 상부 패드 전극은 상기 제K 하부 출력 패드와 연결되는 것을 특징으로 하는 표시 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210063010A (ko) * 2019-11-22 2021-06-01 엘지디스플레이 주식회사 표시 장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109168250B (zh) * 2018-10-24 2020-04-17 合肥鑫晟光电科技有限公司 一种电路板及其制作方法、使用方法、显示装置
KR102628847B1 (ko) * 2019-06-12 2024-01-25 삼성디스플레이 주식회사 디스플레이 장치
KR102797110B1 (ko) * 2019-07-29 2025-04-21 삼성디스플레이 주식회사 표시 장치
US12262601B2 (en) 2020-04-21 2025-03-25 Samsung Display Co., Ltd. Light emitting display device and manufacturing method thereof
CN112310326B (zh) * 2020-10-30 2024-09-10 京东方科技集团股份有限公司 显示面板及其制作方法、显示装置
TWI824863B (zh) * 2022-12-01 2023-12-01 友達光電股份有限公司 元件基板及其製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005183464A (ja) * 2003-12-16 2005-07-07 Nitto Denko Corp 配線回路基板
US20070152329A1 (en) 2005-12-29 2007-07-05 Samsung Electronics Co., Ltd. Heat-radiating semiconductor chip, tape wiring substrate and tape package using the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100260997B1 (ko) * 1998-04-08 2000-07-01 마이클 디. 오브라이언 반도체패키지
KR20010064907A (ko) * 1999-12-20 2001-07-11 마이클 디. 오브라이언 와이어본딩 방법 및 이를 이용한 반도체패키지
JP2002303653A (ja) * 2001-01-30 2002-10-18 Hitachi Ltd 半導体集積回路装置
KR101147990B1 (ko) * 2005-03-29 2012-05-24 엘지디스플레이 주식회사 드라이버칩 패드가 형성된 기판
WO2007039959A1 (ja) * 2005-10-05 2007-04-12 Sharp Kabushiki Kaisha 配線基板及びそれを備えた表示装置
US7872283B2 (en) * 2006-11-09 2011-01-18 Panasonic Corporation Semiconductor integrated circuit and multi-chip module
JP5448788B2 (ja) * 2009-12-22 2014-03-19 ルネサスエレクトロニクス株式会社 半導体装置
US8421720B2 (en) 2010-07-14 2013-04-16 Shenzhen China Star Optoelectronics Technology Co., Ltd. LCD and circuit architecture thereof
KR101699405B1 (ko) * 2014-10-14 2017-02-14 엘지디스플레이 주식회사 터치 스크린을 갖는 액정 표시 장치와 터치 패널의 검사 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005183464A (ja) * 2003-12-16 2005-07-07 Nitto Denko Corp 配線回路基板
US20070152329A1 (en) 2005-12-29 2007-07-05 Samsung Electronics Co., Ltd. Heat-radiating semiconductor chip, tape wiring substrate and tape package using the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210063010A (ko) * 2019-11-22 2021-06-01 엘지디스플레이 주식회사 표시 장치
KR102696659B1 (ko) 2019-11-22 2024-08-19 엘지디스플레이 주식회사 표시 장치

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