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KR102575569B1 - 반도체 소자 - Google Patents

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KR102575569B1
KR102575569B1 KR1020180094410A KR20180094410A KR102575569B1 KR 102575569 B1 KR102575569 B1 KR 102575569B1 KR 1020180094410 A KR1020180094410 A KR 1020180094410A KR 20180094410 A KR20180094410 A KR 20180094410A KR 102575569 B1 KR102575569 B1 KR 102575569B1
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성연준
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쑤저우 레킨 세미컨덕터 컴퍼니 리미티드
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Abstract

실시 예는, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제2 도전형 반도체층, 상기 활성층, 및 제1 도전형 반도체층의 일부 영역까지 관통하는 리세스를 포함하는 발광 구조물; 상기 제2 도전형 반도체층과 전기적으로 연결되는 도전층; 및 상기 발광 구조물과 이격되어 배치되는 본딩패드; 를 포함하고, 상기 활성층은 상기 리세스에 의해 비활성 영역, 및 활성 영역으로 분리되고, 상기 도전층은 상기 활성 영역과 전기적으로 연결되고, 상기 도전층은 상기 리세스와 수직으로 중첩되는 단차부를 포함하는 반도체 소자를 개시한다.

Description

반도체 소자{SMEICONDUCTOR DEVICE}
실시 예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해, 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다
최근 자외선 발광소자에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 수직형으로 구현하기 어려운 문제가 있으며, 박리와 습기에 산화되어 광출력이 저하되는 문제가 존재한다.
실시 예는 박리와 습기에 강한 반도체 소자를 제공할 수 있다.
또한, 발광 균일도가 개선된 반도체 소자를 제공할 수 있다.
또한, 광 출력이 우수한 반도체 소자를 제공할 수 있다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 특징에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제2 도전형 반도체층, 상기 활성층, 및 제1 도전형 반도체층의 일부 영역까지 관통하는 리세스를 포함하는 발광 구조물; 상기 제2 도전형 반도체층과 전기적으로 연결되는 도전층; 및 상기 발광 구조물과 이격되어 배치되는 본딩패드; 를 포함하고, 상기 활성층은 상기 리세스에 의해 비활성 영역, 및 활성 영역으로 분리되고, 상기 도전층은 상기 활성 영역과 전기적으로 연결되고, 상기 도전층은 상기 리세스와 수직으로 중첩되는 단차부를 포함한다.
실시 예에 따르면, 반도체 소자의 발광 영역을 외부의 수분이나 기타 오염 물질로부터 차단함에 따라 신뢰성이 개선된 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 소자의 개념도이고,
도 2는 도 1의 A 부분 확대도이고,
도 3은 도 1의 B 부분 확대도이고,
도 4는 본 발명의 제1 실시 예에 따른 반도체 소자의 평면도이고,
도 5는 도 4의 C 부분 확대도이고,
도 6은 본 발명의 제2 실시 예에 따른 반도체 소자의 단면도이고,
도 7은 본 발명의 제2 실시 예에 따른 반도체 소자의 평면도이고,
도 8a는 도 6의 C 부분 확대도이고,
도 8b는 도 8a의 변형예이고,
도 9는 도 6의 D 부분 확대도이고,
도 10은 활성층의 활성 영역 및 비활성 영역을 보여주는 평면도이고,
도 11은 본 발명의 제3 실시 예에 따른 반도체 소자의 평면도이고,
도 12는 활성층의 평면도이고,
도 13은 본 발명의 제4 실시 예에 따른 반도체 소자의 평면도이고,
도 14는 도 13의 C-C 방향 단면도이고,
도 15는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이고,
도 16은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들 간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시 예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속' 되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라, 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
본 발명의 실시 예에 따른 발광 구조물은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 발광 구조물은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 발광 구조물의 Al의 조성비에 의해 결정될 수 있다. 또한, 발광 구조물은 광의 세기가 서로 다른 다양한 파장의 광을 출력할 수 있고, 발광하는 광의 파장 중 다른 파장의 세기에 비해 상대적으로 가장 강한 세기를 갖는 광의 피크 파장이 근자외선, 원자외선, 또는 심자외선일 수 있다.
예시적으로, 근자외선 파장대의 광(UV-A)는 320nm 내지 420nm 범위에서 메인 피크를 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위에서 메인 피크를 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위에서 메인 피크를 가질 수 있다. 발광 구조물은 100nm 내지 420nm의 파장에서 최대 피크 파장을 갖는 자외선 광을 생성할 수 있다.
도 1은 제1 실시예에 따른 반도체 소자의 개념도이고, 도 2는 도 1의 A부분 확대도이고, 도 3은 도 1의 B부분 확대도이다.
도 1 및 도 2를 참조하면, 실시 예에 따른 반도체 소자(10)는 도전성 기판(170), 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 및 활성층(126)을 포함하는 발광 구조물(120), 제1 도전형 반도체층(124)과 전기적으로 연결되는 제1 전극(142), 제2 도전형 반도체층(127)과 전기적으로 연결되는 제2 전극(146)을 포함할 수 있다.
제1 도전형 반도체층(124)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(124)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(124)은 n형 반도체층일 수 있다.
활성층(126)은 제1 도전형 반도체층(124)과 제2 도전형 반도체층(127) 사이에 배치될 수 있다. 활성층(126)은 제1 도전형 반도체층(124)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(127)을 통해서 주입되는 정공(또는 전자)이 재결합되는 층일 수 있다.
활성층(126)은 전자와 정공이 재결합함에 따라, 전자가 낮은 에너지 준위로 천이하며, 활성층(126)이 포함하는 후술될 우물층의 밴드갭 에너지에 대응하는 파장을 가지는 빛을 생성할 수 있다. 상기 반도체 소자가 방출하는 광의 파장 중 상대적으로 가장 큰 세기를 갖는 광의 파장은 자외선일 수 있고, 상기 자외선은 상술한 근자외선, 원자외선, 심자외선일 수 있다.
활성층(126)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(126)의 구조는 이에 한정하지 않는다.
제2 도전형 반도체층(127)은 활성층(126) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(127)에 제2 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(127)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(127)은 p형 반도체층일 수 있다.
활성층(126)과 제2 도전형 반도체층(127) 사이에는 전자 차단층(미도시됨)이 배치될 수 있다. 전자 차단층(미도시됨)은 제1 도전형 반도체층(124)에서 활성층(126)으로 공급되는 전자(electron)가 활성층(126)에서 재결합하여 발광하지 않고, 제2 도전형 반도체층(127)으로 빠져나가는 흐름을 차단하여, 활성층(126) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다. 전자 차단층(미도시됨)의 에너지 밴드갭은 활성층(126) 및/또는 제2 도전형 반도체층(127)의 에너지 밴드갭보다 클 수 있다.
제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(127)은 모두 알루미늄(Al)을 포함할 수 있다. 따라서, 제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(127)의 조성은 모두 AlGaN일 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 반도체층의 조성은 출력 파장에 따라 적절히 조절될 수 있다.
발광 구조물(120)은 제2 도전형 반도체층(127) 및 활성층(126)을 관통하고 제1 도전형 반도체층(124)의 일부 영역까지 배치되는 제2 리세스(128) 및 복수 개의 제1 리세스(129)를 포함할 수 있다.
제2 리세스(128)는 발광 구조물(120)의 측면을 따라 연속적으로 연장될 수 있다. 제2 리세스(128)는 발광 구조물(120)의 외측면을 따라 연장되어 폐루프를 이루는 단일의 리세스일 수 있으나 반드시 이에 한정되는 것은 아니고 복수 개의 리세스로 분할될 수도 있다.
제2 리세스(128)에 의해 활성층(126)은 제2 리세스(128)의 외측에 배치되는 비활성 영역(OA1) 및 제2 리세스(128)의 내측에 배치되는 활성 영역(IA1)으로 분리될 수 있다.
복수 개의 제1 리세스(129)는 제2 리세스(128)의 내측에 배치될 수 있다. 제1 리세스(129)는 내부에 제1 전극(142)이 배치되어 제1 도전형 반도체층(124)에 전류를 주입하는 통로 역할을 수행할 수 있다.
비활성 영역(OA1)은 전자와 정공 결합이 일어나지 않는 비발광 영역이며, 활성 영역(IA1)은 전류가 분산되어 발광하는 영역일 수 있다.
제2 리세스(128)의 내측에서 배치되는 활성 영역(IA1)의 면적은 제2 리세스(128)의 외측에 배치되는 비활성 영역(OA1)의 면적보다 넓을 수 있다.
발광 구조물(120)의 최대 면적과 제2 리세스(128) 최대의 면적의 비는 1:0.01 내지 1:0.03일 수 있다. 발광 구조물(120)의 최대 면적과 제2 리세스(128) 최대 면적의 비가 1:0.01보다 작은 경우, 오염 물질로부터 활성층(126)의 산화를 방지하기 어려울 수 있다. 또한, 발광 구조물(120)의 최대 면적과 제2 리세스(128) 최대 면적의 비가 1:0.03보다 큰 경우, 광 효율이 저하될 수 있다.
발광 구조물(120)의 측면, 상면을 감싸는 패시베이션층(180)은 반도체 소자의 동작에 의한 발열, 외부의 고온, 고습, 및 발광 구조물(120)과의 열팽창 계수 차이 등에 의해 발광 구조물(120)과 박리가 발생할 수 있다. 또는 패시베이션층(180)에 크랙 등이 발생할 수 있다.
패시베이션층(180)에 박리, 크랙 등이 발생할 경우, 외부에서 발광 구조물(120)로 침투하는 외부의 수분이나 오염 물질 등에 의해 발광 구조물(120)이 산화될 수 있다.
자외선 발광소자의 경우 활성층(126)의 Al 조성이 상대적으로 높으므로 산화에 더욱 취약할 수 있다. 따라서, 발광 구조물(120)의 측벽이 크랙 등에 의해 노출된 경우 활성층(126)은 급격히 산화되어 광 출력이 저하될 수 있다.
실시예에 따르면 제2 리세스(128)는 비활성 영역(OA1)과 활성 영역(IA1) 사이에 배치되어 배리어(barrier) 역할을 수행할 수 있다. 또한, 제2 리세스(128)에 의해 비활성 영역(OA1)과 활성 영역(IA1) 사이의 이격 거리가 증가할 수 있다. 따라서, 활성층(126)의 비활성 영역(OA1)이 산화되더라도 활성층(126)의 활성 영역(IA1)은 제2 리세스(128)에 의해 산화가 방지될 수 있다.
도 2를 참조하면, 제1 절연층(131)은 발광 구조물(120)의 하부에 배치되어, 제1 전극(142)을 활성층(126) 및 제2 도전형 반도체층(127)과 전기적으로 절연시킬 수 있다.
제1 절연층(131)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다. 제1 절연층(131)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 제1 절연층(131)은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector)일 수도 있다. 그러나, 반드시 이에 한정하지 않고 제1 절연층(131)은 다양한 반사 구조를 포함할 수 있다.
제1 절연층(131)은 제2 리세스(128)의 내부에 배치되는 제2 절연부(131b) 및 제1 리세스(129)의 내부에 배치되는 제1 절연부(131a)를 포함할 수 있다. 제2 절연부(131b)와 제1 절연부(131a)는 제2 도전형 반도체층(127)의 하부면에서 서로 연결될 수 있다.
제1 절연부(131a)는 제1 리세스(129)의 내부에 배치되고, 관통홀(TH1)이 형성될 수 있다. 제1 전극(142)은 제1 절연부(131a)의 관통홀(TH1) 내에 배치되어 제1 도전형 반도체층(124)과 전기적으로 연결될 수 있다.
제2 절연부(131b)는 제2 리세스(128)의 내부에 전체적으로 배치되어 제1 도전층(165) 및 제2 도전층(150)과 제1 도전형 반도체층(124)을 전기적으로 절연시킬 수 있다. 따라서 제2 리세스(128)의 외측에 배치되는 활성층(126)에는 전류가 거의 분산되지 않을 수 있다. 또한, 제2 리세스(128)의 내부에 제2 절연부(131b)가 배치되므로 활성층(126)의 측면이 산화되는 것을 더욱 효과적으로 방지할 수 있다.
제1 리세스(129)의 높이(h1)는 제2 리세스(128)의 높이(h1)와 동일할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1 리세스(129)의 높이(h1)는 제2 리세스(128)의 높이(h1)와 상이할 수도 있다. 예시적으로, 제1 리세스(129)의 높이(h1)는 제2 리세스(128)의 높이(h1)보다 높을 수 있다. 예시적으로 제1 리세스(129)는 제1 도전형 반도체층(124) 중에서 제1 전극(142)과 접촉 저항이 낮은 영역까지 형성되어야 하는 반면, 제2 리세스(128)는 활성층(126)을 분리시킬 수 있는 높이이면 충분할 수도 있다. 이와 반대로 제2 리세스(128)의 높이(h1)는 제1 리세스(129)의 높이(h1) 보다 높을 수도 있다. 이 경우 발광 구조물(120)의 측면에서 수분 침투 경로가 길어져 신뢰성이 개선될 수도 있다.
제1 리세스(129)의 경사각도(θ1)는 제2 리세스(128)의 경사각도(θ2)와 동일할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 제2 리세스(128)와 제1 리세스(129)의 경사 각도는 상이할 수도 있다. 예시적으로 제2 리세스(128)의 경사 각도는 제1 리세스(129)의 경사 각도보다 클 수 있다. 이 경우 제2 리세스(128)의 폭을 줄여 활성 영역(IA1)의 면적을 증가시킬 수 있다. 또는 제2 리세스(128)의 경사 각도는 제1 리세스(129)의 경사 각도보다 작을 수 있다. 이 경우 활성층(126)의 활성 영역(IA1)과 비활성 영역(OA1)의 이격 거리를 증가시켜 신뢰성을 개선할 수 있다.
제1 전극(142)은 제1 리세스(129)의 내부에 배치되어 제1 도전형 반도체층(124)과 전기적으로 연결될 수 있다. 또한, 제2 전극(146)의 제2 도전형 반도체층(127)의 하부면에 배치되어 전기적으로 연결될 수 있다.
제1 전극(142)과 제2 전극(146)은 오믹전극일 수 있다. 제1 전극(142)과 제2 전극(146)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로, 제1 전극(142)은 복수의 금속층(예: Cr/Al/Ni)을 갖고, 제2 전극(146)은 ITO일 수 있다.
제1 도전층(165)은 제1 리세스(129) 및 제2 절연층(132)을 관통하여 복수 개의 제1 전극(142)과 전기적으로 연결되는 복수 개의 돌출 전극(165a)을 포함할 수 있다. 따라서, 제1 도전층(165)과 복수 개의 제1 전극(142)은 제1 채널 전극으로 정의할 수 있다.
제1 도전층(165)은 반사율이 우수한 물질로 이루어질 수 있다. 예시적으로 제1 도전층(165)은 Ti, Ni, Al 등의 금속을 포함할 수 있다. 예시적으로 제1 도전층(165)이 알루미늄을 포함하는 경우 활성층(126)에서 출사된 자외선 광을 상부로 반사시킬 수 있다.
제2 도전층(150)은 제2 전극(146) 및 본딩패드(166)와 전기적으로 연결될 수 있다. 따라서, 본딩패드(166)와, 제2 도전층(150), 및 제2 전극(146)은 하나의 전기적 채널을 형성할 수 있다. 따라서, 제2 전극(146)과 제2 도전층(150)을 제2 채널 전극으로 정의할 수도 있다.
제2 도전층(150)은 제2 전극(146)의 하부, 제1 절연층(131)의 하부, 제2 리세스(128)의 하부, 발광 구조물(120)의 하부, 및 본딩패드(166)의 하부에 배치될 수 있다. 또한, 제2 도전층(150)은 제2 전극(146)과 제1 절연층(131) 사이의 이격 공간(D1)으로 연장되어 제1 도전형 반도체층(124)과 쇼트키 접합될 수 있다. 따라서, 전류 분산 효율이 개선될 수 있다.
제2 도전층(150)은 제1 절연층(131)과 접착력이 좋은 물질로 이루어지며, Cr, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다.
제2 도전층(150)은 제1 절연층(131)과 제2 절연층(132) 사이에 배치될 수 있다. 이에 따라, 제2 도전층(150)은 외부 습기 또는 오염 물질의 침투로부터 제1 절연층(131) 및 제2 절연층(132)에 의해 보호될 수 있다. 또한, 제2 도전층(150)은 반도체 소자의 내부에 배치되며, 반도체 소자의 최외측에서 노출되지 않도록 끝단이 제1 절연층(131) 및 제2 절연층(132)에 의해 감싸질 수 있다.
제2 도전층(150)은 제1 도전영역(150-1), 제2 도전영역(150-2), 및 단차부(150-3)을 포함할 수 있다. 제1 도전영역(150-1)은 제2 리세스(128)을 기준으로 내측에 배치되고, 제2 도전영역(150-2)은 제2 리세스(128)를 기준으로 외측에 배치될 수 있다. 즉, 제1 도전영역(150-1)은 활성 영역(IA1)에 배치되고, 제2 도전영역(150-2)은 비활성 영역(OA1)에 배치될 수 있다.
단차부(150-3)는 제2 리세스(128)의 내부에 배치되어 발광 구조물(120)의 수직 방향으로 제2 리세스(128) 및 제2 절연부(131b)와 중첩될 수 있다. 단차부(150-3)는 제2 리세스(128)의 내부 형상과 대응되는 형상을 가질 수 있다. 예시적으로 단차부(150-3)는 서로 마주보는 경사부를 포함할 수 있다. 따라서, 단차부(150-3)는 제2 리세스(128) 내부 경사면을 따라 복수 회 절곡될 수 있다.
실시 예에 따르면, 제2 도전층(150)은 단차부(150-3)에 의해 절곡되므로 상대적으로 면적이 증가하여 방열 성능이 개선될 수 있다. 또한, 접착력이 증가하여 제2 도전층(150)이 발광 구조물(120)에서 박리되는 문제를 개선할 수 있다.
제2 절연층(132)은 제1 도전층(165)과 제2 도전층(150)을 전기적으로 절연시킬 수 있다. 제1 절연층(131)과 제2 절연층(132)은 서로 동일한 물질로 이루어질 수 있고, 서로 다른 물질로 이루어질 수 있다.
제2 절연층(132)은 제2 리세스(128)와 제1 리세스(129)에 각각 배치될 수 있다. 따라서, 제2 리세스(128)와 제1 리세스(129)의 내부에는 제1 절연층(131)과 제2 절연층(132)이 모두 배치될 수 있다. 따라서, 제1 절연층(131) 또는 제2 절연층(132) 중 어느 하나에 결함이 발생한 경우에도 나머지 절연층이 외부의 습기 및/또는 기타 오염 물질의 침투를 방지할 수 있다.
예시적으로, 제1 절연층(131)과 제2 절연층(132)이 하나의 층으로 구성된 경우, 크랙과 같은 결함이 두께 방향으로 쉽게 전파될 수 있다. 따라서, 외부로 노출된 결함을 통해 외부의 습기나 오염 물질이 발광 구조물(120)로 침투할 수 있다.
그러나, 실시 예에 따르면, 제1 절연층(131) 상에 별도의 제2 절연층(132)이 배치되므로 제1 절연층(131)에 형성된 결함이 제2 절연층(132)으로 전파되기 어려울 수 있다. 즉, 제1 절연층(131)과 제2 절연층(132) 사이의 계면이 결함의 전파를 차폐하는 역할을 수행할 수 있다.
접합층(160)은 발광 구조물(120)의 하부면과 제1 리세스(129)의 형상을 따라 배치될 수 있다. 접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
도전성 기판(170)은 금속 또는 반도체 물질을 포함할 수 있다. 도전성 기판(170)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다. 또한 도전성 기판(170)을 통해 제1 전극(142)은 외부에서 전류를 공급받을 수 있다.
도전성 기판(170)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
발광 구조물(120)의 상면과 측면에는 패시베이션층(180)이 배치될 수 있다. 패시베이션층(180)의 두께는 200㎚ 이상 내지 500㎚ 이하일 수 있다. 200㎚이상일 경우, 소자를 외부의 수분이나 이물질로부터 보호하여 소자의 전기적, 광학적 신뢰성을 개선할 수 있고, 500㎚ 이하일 경우 반도체 소자에 인가되는 스트레스를 줄일 수 있고, 상기 반도체 소자의 광학적, 전기적 신뢰성이 저하되거나 반도체 소자의 공정 시간이 길어짐에 따라 반도체 소자의 단가가 높아지는 문제점을 개선할 수 있다.
발광 구조물(120)의 상면에는 요철이 형성될 수 있다. 이러한 요철은 발광 구조물(120)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 자외선 파장에 따라 평균 높이가 다를 수 있으며, UV-C의 경우 300㎚ 내지 800㎚ 정도의 높이를 갖고, 평균 500㎚ 내지 600㎚ 정도의 높이를 가질 때 광 추출 효율이 향상될 수 있다.
도 3을 참조하면, 제2 리세스(128)에서 최하면(132a)으로부터 제1 도전층(165)의 최대 높이(h3)는 0.4㎛ 내지 0.6㎛일 수 있다. 또한, 제2 리세스(128)에서 수직 방향(Z 방향)으로 최하면(132a)으로부터 제2 절연층(132)의 최대 높이(h5)는 1.7㎛ 내지 2.1㎛일 수 있다. 또한, 제2 리세스(128)에서 수직 방향으로 최하면(132a)으로부터 제1 절연층(131)의 최대 높이(h6)는 2.4㎛ 내지 2.6㎛일 수 있다. 또한, 제2 리세스(128)의 상면은 수평방향 최소 폭(W5)은 2㎛ 내지 8㎛일 수 있다.
제2 리세스(128) 내에는 제1 절연층(131), 제2 도전층(150), 제2 절연층(132) 및 제1 도전층(165)이 배치될 수 있다. 따라서, 외부에서 수분이 침투하여 비활성 영역(OA1)이 산화된 경우에도 활성 영역(IA1)이 산화되는 것을 차단할 수 있다.
그러나, 반드시 이에 한정하는 것은 아니고 제2 리세스(128)의 일부 영역 내에는 제2 도전층(150)이 배치되지 않을 수도 있다. 이 경우 제1 절연층(131)과 제2 절연층(132)이 하나의 절연층 역할을 수행할 수도 있다.
예시적으로 본딩패드(166)와 마주보는 제2 리세스에는 제2 도전층(150)이 배치될 수 있다. 제2 도전층(150)이 발광 구조물(120)의 외측으로 연장되어 본딩패드(166)와 전기적으로 연결되어야 하기 때문이다. 그러나, 본딩패드와 마주보지 않는 제2 리세스(128)에는 제2 도전층(150)이 형성되지 않을 수도 있다. 이러한 구조에 의하면 제2 도전층(150)이 제2 리세스(128)의 일부 영역에 배치되지 않으므로, 비활성 영역이 산화되고 제1절연층이 파손된 경우에도 제2 도전층(150)의 산화를 방지할 수 있다.
제2 리세스(128)는 발광 구조물(120)의 외측면과 최대 이격 거리가 3㎛ 내지 5㎛일 수 있다. 이는 반도체 소자나 발광 구조물(120)의 크기에 따라 변형될 수 있다.
도 4는 본 발명의 제1 실시 예에 따른 반도체 소자의 평면도이고, 도 5는 도 4의 C 부분 확대도이다.
도 4 및 도 5를 참고하면, 제2 리세스(128)는 발광 구조물(120)의 외측면을 따라 배치되어 평면상으로 폐루프(closed-loop)를 이룰 수 있다. 따라서, 발광 구조물(120)의 활성층은 제2 리세스(128)에 의해 비활성 영역(OA1)과 활성 영역(IA1)으로 구획될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제2 리세스(128)는 발광 구조물(120)의 가장자리를 따라 복수 개가 이격 배치될 수도 있다.
비활성 영역(OA1)은 제2 리세스(128)의 외측 영역일 수 있고, 활성 영역(IA1)은 제2 리세스(128)의 내측 영역일 수 있다.
활성 영역(IA1)은 제1 도전형 반도체층(124) 및 제2 도전형 반도체층(127)을 통해 전자와 정공이 주입되어 자외선 파장대에서 최대 강도를 갖는 광을 생성할 수 있다.
비활성 영역(OA1)은 전자와 정공 결합이 일어나지 않는 영역일 수 있다. 비활성 영역(OA1)은 활성 영역 또는 외부에서 조사되는 빛을 흡수하여 여기된 전자가 재결합을 통해 발광할 수 있다. 그러나 비활성 영역(OA1)의 발광 강도는 활성영역의 발광강도에 비해 매우 약할 수 있다. 또는 비활성 영역(OA1)은 전혀 발광하지 않을 수도 있다. 따라서, 비활성 영역(OA1)의 발광 강도는 활성 영역(IA1)의 발광 강도보다 낮을 수 있다.
발광 구조물(120)은 외부에서 발광 구조물(120)로 침투하는 외부의 수분이나 오염 물질 등에 의해 산화될 수 있다. 자외선 발광소자의 활성층은 Al의 조성이 높으므로 산화에 더 취약할 수 있다. 제2 리세스(128)는 비활성 영역(OA1)이 산화된 경우 활성 영역(IA1)으로 산화가 전파되는 것을 차단할 수 있다.
발광 구조물(120)은 자외선 광을 생성하는 경우, 높은 밴드갭 에너지를 갖기 때문에 발광 구조물(120)의 전류 분산 특성이 떨어질 수 있고, 유효 발광 영역(P2)이 적을 수 있다. 따라서, 실질적인 전류 분산은 활성 영역(IA1) 내에서 이루어질 수 있다. 따라서, 반도체 소자는 제2 리세스(128)를 가지더라도 충분한 광 출력을 유지할 수 있다.
제2 도전층(150)은 활성 영역(IA1)에 전체적으로 배치될 수 있다. 또한, 제2 도전층(150)은 제2 리세스(128) 및 비활성 영역(OA1)에 전체적으로 배치될 수도 있고, 본딩패드(166)와 마주보는 영역(R1)의 제2 리세스(128) 및 비활성 영역(OA1)에만 배치될 수도 있다.
뿐만 아니라, 제2 리세스(128)는 활성층(126)에서 수분 등에 의해 산화가 이루어지는 영역을 비활성 영역(OA1)으로 제한하여, 유효 발광 영역(P2)이 위치한 활성 영역(IA1)을 보호함으로써 광 출력을 유지할 수 있다.
유효 발광 영역(P2)은 전류 밀도가 가장 높은 제1 전극(142)에서의 전류 밀도를 기준으로 전류 밀도가 40%이하인 경계지점까지의 영역으로 정의할 수 있다. 또한, 제1 전극(142)의 직경의 2배 내지 5배인 영역으로 정의할 수도 있다. 예를 들어, 내측 리세스(129a)의 중심으로부터 5㎛ 내지 40㎛ 떨어진 거리를 경계지점으로 정의할 수 있다. 그러나, 유효 발광 영역(P2)은 주입 전류의 레벨, Al의 조성에 따라 가변적일 수 있다.
유효 발광 영역(P2)의 외측인 저전류밀도영역(P3)은 전류밀도가 낮아서 발광에 거의 기여하지 못할 수 있다. 따라서, 자외선 반도체 소자는 전류밀도가 낮은 저전류밀도영역(P3)에 제1 전극(142)을 더 많이 배치하여 광 출력을 향상시킬 수 있다.
도 6은 본 발명의 제2 실시 예에 따른 반도체 소자의 단면도이고, 도 7은 본 발명의 제2 실시 예에 따른 반도체 소자의 평면도이고, 도 8a는 도 6의 C 부분 확대도이고, 도 8b는 도 8a의 변형예이고, 도 9는 도 6의 D 부분 확대도이고, 도 10은 활성층의 활성 영역 및 비활성 영역을 보여주는 평면도이다.
도 6 및 도 7을 참조하면, 발광 구조물(120)은 서로 마주보는 제1 외측면(S1)과 제3외측면(S3), 서로 마주보는 제2 외측면(S2)과 제4외측면(S4), 및 본딩패드(166)와 마주보는 제5외측면(S5)을 포함할 수 있다. 이때, 제5외측면(S5)은 본딩패드(166)의 형상에 대응되는 곡률을 가질 수 있다.
제5외측면(S5)은 하나일 수도 있고 복수 개일 수도 있다. 실시 예에서 제5측면(S5)은 제1 외측면(S1)과 제4외측면(S4)을 연결하고, 제3외측면(S3)과 제4외측면(S4)을 연결할 수 있다.
제2 리세스(128)는 발광 구조물(120) 내에서 제1 내지 제4외측면(S1, S2, S3, S4)을 따라 배치되는 제2-1 리세스(128a), 및 제5외측면(S5)에서 발광 구조물(120)의 내측으로 연장되는 제2-2 리세스(128b)를 포함할 수 있다.
제2-1 리세스(128a)는 발광 구조물(120)의 내측에 배치되는 반면, 제2-2 리세스(128b)는 발광 구조물(120)의 외측으로 노출될 수 있다. 따라서, 제2-1 리세스(128a)와 발광 구조물(120)의 외측면 사이에는 비활성 영역(OA1)이 배치되나, 제2-2 리세스(128b)와 본딩패드(166) 사이에는 비활성 영역(OA1)이 배치되지 않을 수 있다.
도 7 및 도 8a를 참조하면, 제2-1 리세스(128a)는 발광 구조물(120)의 측면을 따라 배치되므로, 활성층(126)은 제2-1 리세스(128a)의 내측에 배치되는 활성 영역(IA1)과 제2-1 리세스(128a)의 외측에 배치되는 비활성 영역(OA1)을 포함할 수 있다. 이러한 구성에 의하면, 발광 구조물(120)의 측면을 통해 외부에서 유입되는 수분 및 습기를 차단하여 활성 영역(IA1)이 산화되는 것을 방지할 수 있다.
제2-1 리세스(128a) 내에는 제1 절연층(131), 제2 도전층(150)의 단차부(150-3), 제2 절연층(132)이 배치될 수 있다. 제2 도전층(150)는 제2-1 리세스(128a)의 내부에 배치되는 단차부(150-3)에 의해 면적이 증가하여 방열 성능이 개선되며, 접착력이 증가하여 제2 도전층(150)이 발광 구조물에서 박리되는 문제를 개선할 수 있다.
단차부(150-3)는 제2-1 리세스(128a) 내에서 적어도 3개 이상의 절곡부(150a, 150b, 150c)를 포함할 수 있다. 구체적으로 단차부(150-3)는 발광 구조물(120)의 하부면(121)에서 제2-1 리세스(128a)로 연장되는 제1 절곡부(150a), 제2-1 리세스(128a)의 상면에 배치되는 제2 절곡부(150b), 및 제2-1 리세스(128a)에서 발광 구조물(120)의 하부면(121)으로 연장되는 제3 절곡부(150c)를 포함할 수 있다. 그러나, 절곡부의 개수는 리세스의 형상에 따라 다양하게 조절될 수 있다. 이러한 구성은 도 1의 실시 예에도 그대로 적용될 수 있다.
또 다른 실시 예에 의하면, 제2-1 리세스(128a) 내에는 제2 도전층(150)이 배치되지 않을 수도 있다. 이 경우 제1 절연층(131)과 제2 절연층(132)이 하나의 절연층 역할을 수행할 수도 있다.
예시적으로 본딩패드(166)와 마주보지 않는 제2-1 리세스(128a)에는 제2 도전층(150)이 배치되지 않을 수도 있다. 이러한 구조에 의하면 제2 도전층(150)이 제2-1 리세스(128a)에 배치되지 않으므로, 비활성 영역(OA1)이 산화되고 제1절연층이 파손된 경우에도 제2 도전층(150)의 산화를 방지할 수 있다.
도 8b를 참조하면, 제2-1 리세스(128a)의 두께에 비해 상대적으로 제1 절연층(131)이 두껍게 형성되는 경우, 제2-1 리세스(128a)의 내부는 대부분 제1 절연층(131)에 의해 채워질 수 있다. 따라서, 제1 절연층(131)의 하부에 배치되는 단차부(150-3)의 상면(150-3a)은 발광 구조물(120)의 하부면(121)보다 낮을 수 있다(H2<H1). 이 경우 제1 절연층(131)이 두꺼워져 크랙 발생을 억제할 수 있다.
그러나, 반드시 이에 한정하는 것은 아니고, 단차부(150-3)의 높이는 제1 절연층(131)의 두께와 제2-1 리세스(128a)의 사이즈에 의해 결정될 수 있다. 예시적으로 제1 절연층(131)의 두께가 상대적으로 얇아지는 경우, 단차부(150-3)의 상면(150-3a)은 발광 구조물(120)의 하부면(121)보다 높고 활성층(126)보다 낮을 수 있다.
또한, 제1 절연층(131)의 두께가 더 두꺼워져 평탄한 하부면을 갖는 경우 단차부(150-3)가 형성되지 않을 수도 있다.
도 9를 참조하면, 제2-2 리세스(128b)는 발광 구조물(120)의 제5외측면(S5)에서 내측으로 형성될 수 있다. 이러한 구성에 의하면, 발광 구조물(120)의 제5외측면(S5)을 통해 외부에서 유입되는 수분 및 습기를 차단할 수 있다. 또한, 제5외측면(S5)에서 내측으로 형성되는 제2-2 리세스(128b)의 폭을 조절하여 활성층(126)의 면적을 증가시킬 수 있다.
제2-2 리세스(128b)와 중첩되는 제2 도전층(150)의 단차부(150-3)는 2개 이상의 절곡부(150c, 150d)를 포함할 수 있다. 예시적으로 발광 구조물(120)의 하부면(121)에서 제2-2 리세스(128b)로 연장되는 제4 절곡부(150d) 및 제2-2 리세스(128b)의 상면에서 발광 구조물(120)의 외측으로 절곡되는 제5 절곡부(150e)를 포함할 수 있다. 즉, 제2-2 리세스(128b)와 중첩되는 단차부(150-3)에서의 절곡부 개수는 제2-1 리세스(128a)와 중첩되는 단차부(150-3)에서의 절곡부 개수보다 더 적을 수 있다.
발광 구조물(120)은 도전성 기판(170) 상에 배치될 수 있다. 이때, 도전성 기판(170)은 본딩패드(166)가 배치되는 돌출부(171)를 포함할 수 있다. 따라서, 본딩패드(166)의 하부면은 활성층(126)보다 높게 배치될 수 있다. 돌출부(171)의 경사면(171a)은 제2-2 리세스(128b)의 경사면(128b-1)과 대응되는 각도를 가질 수 있으나 반드시 이에 한정하지 않는다.
제2 도전층(150)은 발광 구조물(120)의 제5외측면(S5)의 외측으로 연장되어 본딩패드(166)와 전기적으로 연결되는 연장부(150f)를 포함할 수 있다. 제2 도전층(150)의 연장부(150f)는 제2-2 리세스(128b)의 상면(128b-2)에서 돌출부(171)의 상부로 수평하게 연장될 수 있다. 이러한 구조에 의하면, 제2 도전층(150)의 단차가 완화되어 스텝 커버리지 (Step-coverage) 특성이 개선될 수 있다. 따라서 공정 신뢰성이 개선될 수 있다. 또한, 저항이 낮아져 동작 전압을 낮출 수 있디. 또한, 발광 구조물(120)의 스트레스가 완화되어 LLO 수율이 개선될 수 있다. 또한, 메사 식각 각도의 자유도가 증가하고 아이솔레이션 공정의 안정성이 증가할 수도 있다.
도 7 및 도 10을 참조하면, 활성층의 활성 영역(IA1)은 제2 리세스(128)의 내측에 배치될 수 있고, 비활성 영역(OA1)은 제2 리세스(128)의 외측에 배치될 수 있다. 비활성 영역(OA1)은 각각 발광 구조물(120)의 외측면과 제2 리세스(128) 사이에 배치될 수 있다.
비활성 영역(OA1)은 제1 외측면(S1)과 제2 리세스(128) 사이, 제2 외측면(S2)과 제2 리세스(128) 사이, 제3외측면(S3)과 제2 리세스(128) 사이, 및 제4외측면(S4)과 제2 리세스(128) 사이에 배치될 수 있다.
비활성 영역(OA1)은 발광 구조물의 제1 외측면에 배치되는 제1 분할영역(OA11), 발광 구조물의 제2 외측면에 배치되는 제1 분할영역(OA12), 발광 구조물의 제3외측면에 배치되는 제3분할영역(OA13), 발광 구조물의 제4외측면에 배치되는 제4분할영역(OA14)을 포함하고, 제1 내지 제3분할영역(OA11, OA12, OA13)은 서로 연결되는 반면, 제4분할영역(OA14)은 이격 배치될 수 있다. 본딩패드(166)와 마주보는 제5외측면(S5)에는 제2-2 리세스(128b)에 의해 비활성 영역이 제거되었기 때문이다.
도 11은 본 발명의 제3 실시 예에 따른 반도체 소자의 평면도이고, 도 12는 활성층의 평면도이다.
도 11 및 도 12를 참조하면, 실시 예에 따른 반도체 소자는 본딩패드(166)가 1개만 배치될 수 있다. 본딩패드(166)의 개수는 반도체 소자의 종류 및 주입 전류에 따라 가변적일 수 있다.
제2 리세스(128)는 발광 구조물(120) 내에서 제1 내지 제4외측면(S1, S2, S3, S4)을 따라 배치되는 제2-1 리세스(128a), 및 제5외측면(S5)에서 발광 구조물(120)의 내측으로 연장되는 제2-2 리세스(128b)를 포함할 수 있다.
제2-1 리세스(128a)는 발광 구조물의 내측에 배치되는 반면, 제2-2 리세스(128b)는 발광 구조물의 외측으로 노출될 수 있다. 따라서, 제2-1 리세스(128a)와 발광 구조물의 외측면 사이에는 비활성 영역(OA1)이 배치되나, 제2-2 리세스(128b)와 본딩 패드(166) 사이에는 비활성 영역(OA1)이 배치되지 않을 수 있다. 따라서, 활성층(126)의 비활성 영역(OA1)은 전체적으로 연결된 구조를 가질 수 있다. 본딩패드(166)와 마주보는 영역(S5)에서는 비활성 영역(OA1)이 제거될 수 있다.
도 13은 본 발명의 제4 실시 예에 따른 반도체 소자의 평면도이고, 도 14는 도 13의 C-C 방향 단면도이다.
도 13 및 도 14를 참조하면, 발광 구조물(120)은 서로 마주보는 제1 외측면(S1)과 제3 외측면(S3), 서로 마주보는 제2 외측면(S2)과 제4 외측면(S4), 및 본딩패드(166)와 마주보는 제5 외측면(S5)을 포함할 수 있다. 이때, 제5 외측면(S5)은 본딩패드(166)의 형상에 대응되는 곡률을 가질 수 있다.
제5외측면(S5)은 하나일 수도 있고 복수 개일 수도 있다. 실시 예에서 제5 측면(S5)은 제1 외측면(S1)과 제4 외측면(S4)을 연결하고, 제3 외측면(S3)과 제4 외측면(S4)을 연결할 수 있다.
제2 리세스(128)는 발광 구조물(120) 내에서 제1 내지 제4 외측면(S1, S2, S3, S4)을 따라 배치되는 제2-1 리세스(128a), 및 제5외측면(S5)에서 발광 구조물(120)의 내측으로 연장되는 제2-2 리세스(128b)를 포함할 수 있다.
제2-1 리세스(128a)는 발광 구조물(120)의 내측에 배치되는 반면, 제2-2 리세스(128b)는 발광 구조물(120)의 외측으로 노출될 수 있다. 따라서, 제2-1 리세스(128a)와 발광 구조물(120)의 외측면 사이에는 비활성 영역(OA1)이 배치되나, 제2-2 리세스(128b)와 본딩 패드 사이에는 비활성 영역(OA1)이 배치되지 않을 수 있다. 본 실시 예는 도 6 내지 도 10에서 설명한 구조가 모두 적용될 수 있다.
실시 예에 따른 발광 구조물(120)과 이격된 외측 영역(Z1, Z2)은 본딩패드(166)가 배치되는 돌출 영역(Z1) 및 돌출 영역(Z1)의 외측에 배치되는 외곽 영역(Z2)을 포함하고, 외곽 영역(Z2)은 돌출 영역(Z1)에 비해 낮아지도록 오목하게 형성될 수 있다. 이러한 구조에 의하면 메사 식각 각도의 자유도가 증가하고 아이솔레이션 공정의 안정성이 증가할 수 있다.
외곽 영역(Z1)의 상면은 발광 구조물의 하부면(121)과 동일한 높이에 배치될 수 있으나 반드시 이에 한정하지 않는다. 예시적으로 외곽 영역(Z1)의 상면은 발광 구조물의 하부면(121)보다 높을 수도 있고 낮을 수도 있다.
도 15는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이다.
도 15를 참고하면, 반도체 소자 패키지는 홈(3)이 형성된 몸체(2), 몸체(2)에 배치되는 반도체 소자(1), 및 몸체(2)에 배치되어 반도체 소자(1)와 전기적으로 연결되는 한 쌍의 리드 프레임(5a, 5b)을 포함할 수 있다. 반도체 소자(1)는 전술한 구성을 모두 포함할 수 있다.
몸체(2)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(2)는 복수의 층(2a, 2b, 2c, 2d, 2e)을 적층하여 형성할 수 있다. 복수의 층(2a, 2b, 2c, 2d, 2e)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다.
홈(3)은 반도체 소자에서 멀어질수록 넓어지게 형성되고, 경사면에는 단차(3a)가 형성될 수 있다.
도 16을 참조하면, 반도체 소자(10)는 제1 리드프레임(5a)상에 배치되고, 제2 리드프레임(5b)과 와이어에 의해 연결될 수 있다. 이때, 제1 리드프레임(5a)과 제2 리드프레임(5b)은 반도체 소자(10)의 측면을 둘러싸도록 배치될 수 있다.
투광층(4)은 홈(3)을 덮을 수 있다. 투광층(4)은 글라스 재질일 있으나, 반드시 이에 한정하지 않는다. 투광층(4)은 자외선 광을 유효하게 투과할 수 있는 재질이면 특별히 제한하지 않는다. 홈(3)의 내부는 빈 공간일 수 있다.
반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시 예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할 수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시 예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고,
    상기 제2 도전형 반도체층, 상기 활성층, 및 제1 도전형 반도체층의 일부 영역까지 관통하는 리세스를 포함하는 발광 구조물;
    상기 제2 도전형 반도체층과 전기적으로 연결되는 도전층; 및
    상기 발광 구조물과 이격되어 배치되는 본딩패드; 를 포함하고,
    상기 활성층은 상기 리세스에 의해 비활성 영역, 및 활성 영역으로 분리되고,
    상기 도전층은 상기 활성 영역과 전기적으로 연결되고,
    상기 도전층은 상기 리세스와 수직으로 중첩되는 단차부를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극, 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고,
    상기 비활성 영역은 상기 제2 전극과 전기적으로 절연되고,
    상기 비활성 영역은 상기 활성 영역에서 발광하는 광을 흡수하여 방출하고,
    상기 비활성 영역의 발광강도는 상기 활성 영역의 발광강도보다 낮은 반도체 소자.
  3. 제2항에 있어서,
    상기 리세스는 상기 제1 전극이 배치되는 복수 개의 제1 리세스, 및 상기 발광 구조물의 외측면을 따라 배치되는 제2 리세스를 포함하고,
    상기 활성층은 상기 제2 리세스에 의해 비활성 영역 및 활성 영역으로 분리되는 반도체 소자.
  4. 제3항에 있어서,
    상기 리세스 내에 배치되는 절연층을 포함하고,
    상기 절연층은 상기 복수 개의 제1 리세스의 내부에 배치되는 제1 절연부, 및 상기 제2 리세스의 내부에 배치되는 제2 절연부를 포함하고,
    상기 제2 절연부는 상기 도전층과 수직방향으로 중첩되는 반도체 소자.
  5. 제4항에 있어서,
    상기 도전층은 상기 활성 영역과 전기적으로 연결되는 제1 도전영역, 및 상기 비활성 영역과 수직 방향으로 중첩되는 제2 도전영역을 포함하는 반도체 소자.
  6. 제3항에 있어서,
    상기 발광 구조물은 서로 마주보는 제1 외측면과 제3외측면, 서로 마주보는 제2 외측면과 제4외측면, 및 상기 본딩패드와 마주보는 제5외측면을 포함하고,
    상기 제5외측면은 상기 본딩패드의 형상과 대응되는 곡률을 갖는 반도체 소자.
  7. 제6항에 있어서,
    상기 비활성 영역은 상기 제1 외측면 내지 제5외측면 각각과 상기 제2 리세스 사이에 배치되는 반도체 소자.
  8. 제7항에 있어서,
    상기 비활성 영역은 상기 활성 영역을 둘러싸는 폐루프 형상을 갖는 반도체 소자.
  9. 제7항에 있어서,
    상기 비활성 영역은 상기 제1 외측면 내지 제4외측면 각각과 상기 제2 리세스의 사이에 배치되는 반도체 소자.
  10. 제9항에 있어서,
    상기 비활성 영역은 상기 제5외측면과 상기 제2 리세스 사이에 배치되지 않는 반도체 소자.
  11. 제9항에 있어서,
    상기 비활성 영역은 상기 제1 외측면과 상기 제2 리세스 사이에 배치되는 제1 분할영역, 상기 제2 외측면과 상기 제2 리세스 사이에 배치되는 제2 분할영역, 상기 제3외측면과 상기 제2 리세스 사이에 배치되는 제3분할영역, 및 상기 제4외측면과 상기 제2 리세스 사이에 배치되는 제4분할영역을 포함하는 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 내지 제3분할영역은 서로 연결되고,
    상기 제4분할영역은 상기 제1 내지 제3 분할영역과 이격된 반도체 소자.
  13. 제11항에 있어서,
    상기 제1 내지 제4분할영역은 서로 연결된 반도체 소자.
  14. 제7항에 있어서,
    상기 제2 리세스는 상기 발광 구조물 내에서 상기 제1 외측면 내지 제4외측면을 따라 배치되는 제2-1 리세스, 및
    상기 제5외측면에서 상기 발광 구조물의 내측으로 연장되는 제2-2 리세스를 포함하는 반도체 소자.
  15. 제14 항에 있어서,
    상기 제2-1 리세스와 중첩되는 단차부 및 상기 제2-2 리세스와 중첩되는 단차부는 각각 절곡부를 갖고,
    상기 제2-2 리세스와 중첩되는 단차부의 절곡부 개수는 상기 제2-1 리세스와 중첩되는 단차부의 절곡부 개수보다 적은 반도체 소자.
  16. 제15 항에 있어서,
    상기 제2-1 리세스와 중첩되는 단차부는 3개 이상의 절곡부를 갖고,
    상기 제2-2 리세스와 중첩되는 단차부는 2개 이상의 절곡부를 갖는 반도체 소자.
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