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KR102570416B1 - 디지털 아날로그 변화부 및 이를 포함하는 데이터 구동부와 표시장치 - Google Patents

디지털 아날로그 변화부 및 이를 포함하는 데이터 구동부와 표시장치 Download PDF

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KR102570416B1
KR102570416B1 KR1020160097482A KR20160097482A KR102570416B1 KR 102570416 B1 KR102570416 B1 KR 102570416B1 KR 1020160097482 A KR1020160097482 A KR 1020160097482A KR 20160097482 A KR20160097482 A KR 20160097482A KR 102570416 B1 KR102570416 B1 KR 102570416B1
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image data
gamma
data
dac
operational amplifier
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권기태
신승환
김규진
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엘지디스플레이 주식회사
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Abstract

본 발명의 표시장치는 표시패널, 데이터 맵핑부 및 데이터 구동부를 포함한다. 표시패널은 데이터라인과 게이트라인이 교차하는 영역에 위치하는 픽셀을 포함한다. 데이터 맵핑부는 영상데이터를 입력받고, 영상데이터의 비트 수를 확장하여, 확장된 비트 수를 갖는 감마 영상데이터를 생성한다. 데이터 구동부는 감마 영상데이터를 감마전압으로 변환하여 데이터전압을 생성하고, 데이터전압을 데이터라인들로 출력한다. 데이터 구동부는 연산 증폭기, 병렬 저항부, 피드백 저항 및 스위치 소자들을 포함한다. 연산 증폭기는 입력전압을 증폭한다. 병렬 저항부는 연산 증폭기의 반전 입력단자과 고전위전압 입력단 사이에 병렬로 연결된 다수의 저항들로 이루어진다. 피드백 저항은 연산 증폭기의 반전 입력 단자와 연산 증폭기의 출력 단자 사이에 연결된다. 스위치 소자들은 감마 영상데이터에 응답하여, 연산 증폭기의 반전 입력 단자에 연결되는 저항값을 선택하는 스위치 소자들을 포함한다.

Description

디지털 아날로그 변화부 및 이를 포함하는 데이터 구동부와 표시장치{DAC and Source IC having the Same and Display Device having the Same}
본 발명은 디지털 아날로그 변환부 및 이를 포함하는 데이터 구동부와 표시장치에 관한 것이다.
평판표시장치에는 액정표시장치(Liquid Crystal Display : LCD), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 유기 발광다이오드소자(Organic Light Emitting Diode Device, OLED) 등이 있다.
이러한 표시장치는 영상을 표시하는 표시패널과, 표시패널에 신호 및 전원을 공급하는 구동회로를 포함하고, 구동회로는 표시패널의 각 화소영역에 게이트전압을 공급하는 게이트 구동부 및 데이터전압을 공급하는 데이터 구동부를 포함한다.
데이터 구동부는 디지털 형태의 영상데이터를 입력받아서 아날로그 형태의 데이터전압을 생성하고, 이를 데이터라인으로 출력한다. 영상데이터를 데이터전압으로 변환하는 디지털 아날로그 변환부는 저항스트링과 저항스트링들의 각 노드를 선택하여 전압값을 결정하는 다수의 트랜지스터들을 포함한다. 디지털 아날로그 변환부는 상당히 많은 수의 저항 및 트랜지스터들을 필요로 하기 때문에, 데이터 구동부의 절반 수준에 해당하는 면적을 차지하게 된다.
본 발명은 저항 및 스위칭 소자를 줄일 수 있는 디지털 아날로그 변환부 및 이를 포함하는 데이터 구동부 및 표시장치에 관한 것이다.
본 발명의 표시장치는 표시패널, 데이터 맵핑부 및 데이터 구동부를 포함한다. 표시패널은 데이터라인과 게이트라인이 교차하는 영역에 위치하는 픽셀을 포함한다. 데이터 맵핑부는 영상데이터를 입력받고, 영상데이터의 비트 수를 확장하여, 확장된 비트 수를 갖는 감마 영상데이터를 생성한다. 데이터 구동부는 감마 영상데이터를 감마전압으로 변환하여 데이터전압을 생성하고, 데이터전압을 데이터라인들로 출력한다. 데이터 구동부는 연산 증폭기, 병렬 저항부, 피드백 저항 및 스위치 소자들을 포함한다. 연산 증폭기는 입력전압을 증폭한다. 병렬 저항부는 연산 증폭기의 반전 입력단자과 고전위전압 입력단 사이에 병렬로 연결된 다수의 저항들로 이루어진다. 피드백 저항은 연산 증폭기의 반전 입력 단자와 연산 증폭기의 출력 단자 사이에 연결된다. 스위치 소자들은 감마 영상데이터에 응답하여, 연산 증폭기의 반전 입력 단자에 연결되는 저항값을 선택하는 스위치 소자들을 포함한다.
본 발명의 디지털 아날로그 변환부는 저항 스트링을 제거하고, 수신되는 데이터의 비트 수에 대응하는 스위치 소자들만을 이용하여 데이터전압을 생성하기 때문에 저항 및 트랜지스터들의 개수를 대폭 줄일 수 있다. 그 결과 디지털 아날로그 변화부를 포함하는 데이터 구동부의 사이즈를 줄일 수 있다.
또한, 디지털 아날로그 변환부는 저항스트링의 각 노드에 인가하는 감마기준전압을 필요로 하지 않기 때문에, 감마기준전압을 생성하기 위해서 필요한 회로를 없앨 수 있고, 감마기준전압을 공급하기 위한 신호 배선을 필요로 하지 않는다. 그 결과 전제척인 구동회로의 사이즈를 줄일 수 있고, 신호 배선들이 배치되는 어레이 구조를 간소하게 할 수 있다.
또한, 본 발명은 영상데이터의 비트 수를 확장하여, 이를 바탕으로 데이터전압을 생성하기 때문에 비선형 감마 특성 곡선을 표현할 수 있다.
도 1은 본 발명에 의한 표시장치를 나타내는 도면이다.
도 2는 데이터 맵핑부의 룩업 테이블을 나타내는 도면이다.
도 3은 룩업 테이블의 감마 영상데이터 매칭 방법을 설명하는 도면이다.
도 4는 본 발명에 의한 데이터 구동부의 구성을 나타내는 도면이다.
도 5는 도 4에 도시된 디지털 아날로그 변환부를 나타내는 도면이다.
도 6은 감마 영상데이터의 일례를 나타내는 도면이다.
도 7은 비교 예에 의한 디지털 아날로그 변환부를 나타내는 도면이다.
도 8 및 도 9는 각각 비교 예에 의한 데이터 구동부를 나타내는 도면이다.
도 10은 본 발명의 다른 실시 예에 의한 데이터 구동부를 나타내는 도면이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 본 명세서에서 발명의 실시 예들은 액정표시장치를 중심으로 설명되지만, 본 발명은 유기발광다이오드 표시장치 등의 다른 표시장치에도 적용될 수 있다.
도 1은 본 발명에 의한 표시장치를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 레벨 쉬프터(130), 쉬프트 레지스터(140), 데이터 구동부(150) 및 기준전압 생성부(160) 등을 포함한다.
표시패널(100)은 매트릭스 형태로 배치된 픽셀들이 형성된 픽셀 어레이를 포함하여 입력 영상데이터를 기반으로 계조를 표시한다. 픽셀 어레이는 하부 기판에 형성된 TFT 어레이, 상부 기판에 형성된 컬러필터 어레이, 및 하부 기판과 상부 기판 사이에 형성된 액정셀들(Clc)을 포함한다. TFT 어레이에는 데이터라인(DL), 데이터라인(DL)과 교차되는 게이트라인(GL), 데이터라인(DL)과 게이트라인(GL)의 교차부마다 형성된 TFT들, TFT에 접속된 화소전극(1), 스토리지 커패시터(Cst) 등이 형성된다. 컬러필터 어레이에는 블랙매트릭스와 컬러필터를 포함한 컬러필터 어레이가 형성된다. 공통전극(2)은 하부 기판이나 상부 기판에 형성될 수 있다. 액정셀들(Clc)은 데이터전압이 공급되는 화소전극(1)과, 공통전압(Vcom)이 공급되는 공통전극(2) 사이의 전계에 의해 구동된다. 표시패널(100)의 상부 기판과 하부 기판 상에는 광축이 직교하는 편광판이 부착되고, 액정층과 접하는 계면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. 표시패널(100)의 상부 기판과 하부 기판 사이에는 액정층의 셀갭(Cell gap)을 유지하기 위한 스페이서(spacer)가 배치된다.
타이밍 콘트롤러(110)는 외부 호스트로부터 영상데이터(RGB)를 입력받고, 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 타이밍 신호를 입력받는다. 타이밍 콘트롤러(110)는 타이밍 신호(Vsync, Hsync, DE, CLK)를 이용하여 데이터 구동부(150)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)와, 게이트 구동부(130,140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)을 발생한다.
타이밍 콘트롤러(110)의 데이터 맵핑부(200)는 호스트로부터 입력받는 영상데이터(RGB)의 비트 수를 확장하여 감마 영상데이터로 변환한다. 일반적으로 호스트로부터 입력받는 영상데이터(RGB)는 256 계조를 표현하기 위한 8비트의 디지털 데이터이다. 데이터 맵핑부(200)는 영상데이터(RGB)의 비트 수를 8비트 이상, 예컨대 10비트로 확장한다. 이를 위해서 데이터 맵핑부(200)는 10비트의 감마 영상데이터(GDATA)를 포함하는 룩업테이블(LUT)을 포함한다.
룩업테이블(LUT)은 8비트의 영상데이터(RGB) 각각에 대응하는 10비트의 감마 영상데이터(GDATA)를 저장한다. 데이터 맵핑부(200)는 입력되는 영상데이터(RGB)에 따라, 10비트의 감마 영상데이터(GDATA)를 출력한다.
8 비트의 영상데이터(RGB)는 256 단계의 계조를 표현하기 위한 것이다. 인간의 시각은 밝기에 대해서 비선형적으로 반응하기 때문에, 각 단계들 간의 계조의 크기는 비선형적으로 변하도록 설정하는 것이 바람직하다.
후술하는 데이터 구동부(150)는 감마 영상데이터(GDATA)에 비례하는 감마전압을 생성한다. 따라서, 8 비트의 영상데이터(RGB)를 바탕으로 256 단계의 계조를 표현하면, 각 단계들 간의 계조 차이는 동일하기 때문에 감마전압은 선형적으로 표현된다. 즉, 시청자의 시인성에 이상적인 2.2 감마 커브에 대응하는 휘도 표현이 불가능하게 된다.
본 발명의 데이터 맵핑부(200)는 256 단계의 계조를 표현하기 위해서 10 비트, 즉 1024 단계 내에서 256 개의 감마 영상데이터(GDATA)를 선택한다. 감마 영상데이터(GDATA)의 최소값은 “0000000000”이고, 최대값은 “1111111111”이다. 감마 영상데이터(GDATA)의 크기의 차이는 계조값의 크기에 비례한다. 총 256개의 제1 감마 영상데이터(GDATA) 내지 제255 감마 영상데이터(GDATA)들 간의 간격은 일정하지 않는다. 따라서, 각 감마 영상데이터(GDATA)들 간의 계조 차이는 서로 다르다.
본 발명에 의한 데이터 맵핑부(200)가 1024개의 경우의 수에서 256개의 영상데이터(RGB)에 대응하는 256개의 감마 영상데이터(GDATA)를 매핑하는 방법은 다음과 같다.
도 3은 10비트의 데이터들 중에서 감마 영상데이터(GDATA)를 선택하는 방법을 나타내는 도면이다.
도 3을 참조하면, 제1 그래프(L1)는 10비트 데이터에 대한 휘도 변화를 나타내는 도면이다. 휘도가 데이터에 비례하면, 제1 그래프(L1)와 같이 감마전압은 선형으로 표현된다. 제2 그래프(L2)는 인간의 시각적 인지 특성을 바탕으로 한 비선형 감마 커브를 나타내고 있다.
시청자는 저계조 영역(A1)에서는 작은 휘도 차이에 민감하기 반응하기 때문에, 저계조 영역(A11)에서는 감마 영상데이터(GDATA)들 간의 차이를 작게 설정한다. 예컨대, 0G의 감마 영상데이터(GDATA)는 ”0000000000”으로 설정하고, 1G의 감마 영상데이터(GDATA)는 “0000000001”로 설정하여 한 단계의 감마 영상데이터(GDATA) 차이가 “1”이 되도록 한다.
시청자는 고계조 영역(A2)에서는 상대적으로 휘도 차이에 둔감하기 때문에, 고계조 영역(A2)에서는 감마 영상데이터(GDATA)들 간의 차이를 크게 설정한다. 예컨대, 126G의 감마 영상데이터(GDATA)는 “0010000000”으로 설정하고, 127G의 감마 영상데이터(GDATA)는 “0010000011”로 설정하여, 한 단계의 감마 영상데이터(GDATA)의 차이가 “3”이 되도록 한다.
이와 같이, 본 발명에 의한 데이터 맵핑부(200)는 영상데이터(RGB)의 비트수를 확장하고, 경우의 수가 늘어난 데이터 중에서 영상데이터(RGB)의 비트수에 대응하는 감마 영상데이터(GDATA)를 출력한다. 그 결과 감마 영상데이터(GDATA)의 크기에 비례하는 감마전압(VGamma)을 생성하더라도 256계조를 표현하기 위한 비선형 감마커브를 구현할 수 있다. 또한, 본 명세서에서는 8 비트의 영상데이터를 10비트로 확장하는 실시 예를 중심으로 설명하고 있지만, 영상데이터를 9비트 또는 10비트 이상의 데이터로 확장하는 실시 예를 이용하는 것도 가능하다.
게이트 구동부(130,140)는 타이밍 콘트롤러(110)로부터 제공받는 게이트 타이밍 제어신호(GDC)에 응답하여, 표시패널(100)에 포함된 픽셀(P)들의 트랜지스터들을 동작시키는 게이트펄스를 순차적으로 출력한다. 게이트 구동부(130,140)는 레벨 쉬프터(130) 및 쉬프트 레지스터(140)를 포함한다. 게이트 쉬프트 레지스터(140)는 표시패널(100)에서 박막 트랜지스터들의 조합으로 이루어지는 게이트-인-패널(Gate Ii Paiel, 이하 GIP) 형태로 구현될 수 있다.
레벨 쉬프터(130)는 타이밍 콘트롤러(110)로부터 스타트 펄스(ST), 클럭신호(CLK) 등을 입력받는다. 또한, 레벨 쉬프터(130)는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 등의 구동 전압을 공급받는다. 레벨 쉬프터(130)는 타이밍 콘트롤러(110)로부터 입력되는 스타트 펄스(VST), 클럭신호(CLK)에 응답하여 각각 게이트 하이전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 스타트 펄스(VST)와 게이트클럭을 출력한다. 레벨 쉬프터(130)로부터 출력된 게이트클럭은 순차적으로 위상이 쉬프트되어 표시패널(100)에 형성된 게이트 쉬프트 레지스터(140)로 전송된다.
쉬프트 레지스터(140)는 종속적으로 접속된 다수의 스테이지들을 포함한다. 쉬프트 레지스터(140)는 레벨 쉬프터(130)로부터 입력되는 스타트 펄스(VST)를 게이트클럭에 따라 쉬프트하여 게이트라인들(GL)에 게이트펄스를 순차적으로 공급한다.
데이터 구동부(150)는 데이터 구동부(150)은 타이밍 콘트롤러(110)로부터의 데이터 타이밍 제어신호에 응답하여 감마 영상데이터(GDATA)을 정극성 또는 부극성 아날로그 데이터전압으로 변환한다. 그리고 데이터 구동부(150)는 데이터전압(Vdata)을 게이트펄스에 동기되도록 표시패널(100)의 데이터라인(DL)들에 공급한다.
도 4는 본 발명의 실시 예에 의한 데이터 구동부의 구성을 나타내는 도면이고, 도 5는 도 4에 도시된 디지털 아날로그 변환부를 나타내는 도면이다.
도 4 및 도 5를 참조하면, 데이터 구동부(150)는 레지스터부(151), 제1 래치(152), 제2 래치(153), 디지털-아날로그-변환부(Digital to Analog Converter; 이하, DAC)(157) 및 출력부(157)를 포함한다.
레지스터부(151)는 타이밍 콘트롤러(110)로부터 제공받는 소스 스타트 펄스(SSP) 및 소스 샘플링 클럭(SSC)을 이용하여 샘플링신호를 출력한다.
제1 래치(152)는 레지스터부(151)로부터 순차적으로 제공받은 클럭에 따라서 감마 영상데이터(GDATA)를 샘플링하여 래치하고, 래치한 감마 영상데이터(GDATA)들을 동시에 출력한다. 제2 래치(153)는 제1 래치(152)로부터 제공받은 감마 영상데이터(GDATA)들을 래치하고, 소스출력인에이블신호(SOE)에 응답하여 래치한 감마 영상데이터(GDATA)들을 동시에 출력한다.
디지털 아날로그 변환부(155)(이하, DAC) 제2 래치부(153)로부터 입력된 감마 영상데이터(GDATA)들을 데이터전압(Vdata)으로 변환한다.
출력부(157)는 소스 출력 인에이블신호(SOE)의 로우논리기간 동안에, DAC(155)에서 출력하는 아날로그 형태의 아날로그 형태의 데이터전압(Vdata)을 증폭하여 데이터라인(DL)들에 제공한다.
도 5에서와 같이, DAC(155)는 가변 저항부(250) 및 연산 증폭기(255)를 포함한다.
연산 증폭기(255)는 입력전압을 증폭하고, 이를 위해서 연산 증폭기(255)의 반전 입력 단자(-)와 연산 증폭기의 출력 단자 사이에는 피드백 저항(Rf)이 연결된다.
가변 저항부(250)의 양 끝단은 저전위전압(GND) 단자 및 고전위기준전압(Vref) 단자와 연결된다.
가변 저항부(250)는 제1 노드(n1)와 제2 노드(n2) 사이에 위치하는 병렬 저항부(251) 및 스위치부(253)를 포함한다. 병렬 저항부(251)는 서로 병렬로 연결되는 다수의 저항들(Rf,R1,R2,R3...R10)을 포함한다. 제1 노드(n1)는 고전위전압(VDD)에 연결되고, 제2 노드(n2)는 연산 증폭기(255)의 반전입력단자(-)에 연결된다.
제1 내지 제10 스위치 소자들(T1~T10)은 각각 감마 영상데이터(GDATA)의 10비트의 논리 신호에 따라 동작한다.
도 6은 감마 영상데이터(GDATA)의 각 비트 데이터를 나타내는 도면이다.
도 6을 참조하면, 제1 스위치 소자(T1)는 제1 비트 데이터(b1)가 하이 논리일 때 턴-온되고, 제2 스위치 소자(T2)는 제2 비트 데이터(b2)가 하이 논리일 때 턴-온된다. 마찬가지로, 제i(i는 10이하의 자연수) 스위치 소자(Ti)는 제i 비트 데이터(bi)가 하이 논리일 때 턴-온된다.
결과적으로, 제1 스위치 소자(T1)는 제1 비트(bi)가 하이논리일 때, 제1 저항(R1)을 경유하는 제1 노드(n1)와 제2 노드(n2) 간의 전류 패스를 형성한다. 제2 스위치 소자(T2)는 제2 비트(b2)가 하이논리일 때, 제2 저항(R2)을 경유하는 제1 노드(n1)와 제2 노드(n2) 간의 전류 패스를 형성한다. 마찬가지로 제i 스위치 소자(Ti)는 제10 비트(b10)가 하이논리일 때, 제10 저항(R10)을 경유하는 제1 노드(n1)와 제2 노드(n2) 간의 전류 패스를 형성한다.
스위치 소자들(T1~T10)에 의해서 제1 노드(n1)와 제2 노드(n2) 간의 전류 패스가 선택되고, 제1 노드(n1)와 제2 노드(n2) 사이의 병렬 저항들에 의해서 전체 저항값이 정해진다.
연산 증폭기(255)는 제1 노드(n1)의 가변 저항부(250)의 저항값에 의해 전압강하된 고전위전압(VDD)을 반전 입력단자(-)로 인가받고, 이를 증폭하여 감마전압(VGamma)을 출력한다.
가변 저항부(250)의 저항값에 따라 연산 증폭기(255)가 출력하는 감마전압(VGamma)의 관계식은 아래의 [수학식 1]과 같다.
[수학식 1]
Vgamma = VDD+VR
Figure 112016074310668-pat00001
VDD
[수학식 1]에서 VR은 가변 저항부(250)의 가변 저항값을 의미한다. 따라서, 가변저항값(VR)은 감마 영상데이터(GDATA)에 의해서 선택되는 스위치 소자(T)들에 따라 달라진다.
예컨대, 제1 내지 제10 스위치 소자(T1~T10)가 모두 턴-온되면, 가변 저항값(VR)은 "Rf/R1+Rf/R2+...+Rf/R10"가 되고, 제1 스위치 소자(T1)만 턴-온되면, 가변 저항값(VR)은 "Rf/R1"이 된다.
감마 영상데이터(GDATA)는 총 256 개로 설정되기 때문에, 감마 영상데이터(GDATA)에 의해서 턴-온되는 스위치 소자부(253)의 조합의 수는 총 256 가지가 된다. 결국, 감마전압(VGamma)은 총 256 단계가 된다.
본 발명에 의한 DAC(155)는 저항스트링을 이용하지 않고, 가변 저항부(250)의 가변 저항값에 따라 감마전압(VGamma)을 출력한다. 그 결과 DAC(155)는 저항스트링에 필요한 저항의 개수를 줄일 수 있고, 저항스트링의 전압을 분배하기 위한 트랜지스터들의 개수를 줄일 수 있다.
이를 비교 예에 대비하여 설명하면 다음과 같다.
도 7은 비교 예에 의한 데이터 구동부의 DAC를 나타내는 도면이다.
비교 예에 의한 데이터 구동부는 저항스트링(RS) 및 다수의 트랜지스터(Tsw)들을 포함한다. 트랜지스터(Tsw)들은 각각 영상데이터의 하이논리 신호 또는 로우논리 신호에 따라 턴-온되어, 저항스트링(TS)과 오피 앰프(Op Amp)를 연결하는 전류 경로를 선택한다. 비교 예에 의한 저항스트링(RS)은 8비트의 255G를 표현하기 위해서 256개의 저항을 필요로 한다. 또한, 트랜지스터(Tsw)들은 8비트의 영상데이터(RGB)를 입력받아서 전류 경로를 선택하기 위해서 총 510개의 트랜지스터(Tsw)들을 필요로 한다.
이에 반해서, 본 발명에 의한 DAC(155)의 가변 저항부(250)는 기준저항(Rf)과 감마 영상데이터(GDATA)의 비트 수에 대응하는 개수의 저항으로 구성되기 때문에, 10비트의 감마 영상데이터(GDATA)를 기준으로 11개의 저항만을 필요로 한다. 또한 본 발명에 의한 DAC(155)는 가변 저항부(250)의 가변 저항값(VR)을 선택하기 위해서 비트 수에 대응하는 스위치 소자(T1~T10)들만 필요로 하기 때문에, 10비트 기준으로 10개의 스위치 소자를 필요로 한다. 즉, 본 발명에 의한 DAC(155)는 저항의 개수와 트랜지스터의 개수를 대폭 줄일 수 있기 때문에, 데이터 구동부의 전체 사이즈를 크게 줄일 수 있고, 제조 비용을 절감할 수 있다.
본 발명에 의한 표시장치는 데이터 맵핑부(200)가 생성하는 감마 영상데이터(GDATA)를 바탕으로 감마전압(VGamma)을 생성한다. 즉, 도 7에 도시된 비교 예는 저항 스트링(RS)에서 특정 노드에 감마기준전압(GMA)을 인가하여야 하고, 감마기준전압(GMA)을 생성하기 위한 감마기준전압 생성부(GMA-IC)를 필요로 한다. 이에 반해서, 본 발명에 의한 DAC는 감마기준전압 생성부(GMA-IC)가 필요하지 않기 때문에 회로의 크기를 줄일 수 있다. 또한, 감마기준전압 생성부(GMA-IC)와 DAC를 연결하기 위한 배선을 없앨 수 있기 때문에, 표시패널(100)의 어레이 구조를 간소하게 할 수 있다.
특히, 본 발명은 R,G,B 색상별로 감마전압(VGamma)을 설정하는 과정이 매우 단순하기 때문에 독립 감마 방식을 적용하기가 수월하다. 비교 예와 본 발명의 DAC가 적용된 표시장치의 데이터 구동부를 살펴보면 다음과 같다.
도 8은 제1 비교 예에 의한 데이터 구동부를 나타내는 도면이고, 도 9는 제2 비교 예에 의한 데이터 구동부를 나타내는 도면이다.
도 8을 참조하면, 제1 비교 예에 의한 데이터 구동부는 정극성(+)의 데이터전압을 출력하는 "P-DAC1" 및 "P-DAC2" 및 부극성(-)의 데이터전압을 출력하는 "N-DAC1" 및 "N-DAC2"를 포함한다.
래치부(LAT)의 R영상데이터는 제1 멀티플렉서(MUX1)에 의해서 "P-DAC1" 또는 "N-DAC1"으로 공급된다. 래치부(LAT)의 G영상데이터는 제1 멀티플렉서(MUX1)에 의해서 "N-DAC1" 또는 "P-DAC2"로 공급되고, 래치부(LAT)의 B영상데이터는 제1 멀티플렉서(MUX1)에 의해서 "P-DAC2" 또는 "N-DAC2"로 공급된다.
"P-DAC1", "N-DAC1", "P-DAC2" 및 "N-DAC2"에서 생성된 각각의 데이터전압은 제2 멀티플렉서(MUX2)에 의해서 제1 내지 제3 버퍼(BUF1~BUF3) 중 어느 하나에 인가된다.
제1 비교 예는 인접하는 채널 간의 DAC를 공유하여 정극성(+) 데이터전압 및 부극성(-) 데이터전압을 생성함으로써, DAC의 개수를 줄일 수 있다. 하지만, 제1 비교 예는 "P-DAC1", "N-DAC1", "P-DAC2" 및 "N-DAC2" 각각에 감마기준전압(GMA)을 인가하기 위한 감마기준전압 생성부 및 감마기준전압라인(GMA_L)을 필요로 한다.
도 9를 참조하면, 제2 비교 예는 독립 감마 방식을 이용하기 위한 데이터 구동부를 도시하고 있다. 제2 비교 예에 의한 데이터 구동부는 정극성(+)의 데이터전압을 출력하는 "P-DAC1", "P-DAC2" 및 "P-DAC3"과 부극성(-)의 데이터전압을 출력하는 "N-DAC1", "N-DAC2" 및 "N-DAC3"을 포함한다.
래치부(LAT)의 R영상데이터는 제1 멀티플렉서(MUX1)에 의해서 "P-DAC1" 또는 "N-DAC1"으로 공급된다. 래치부(LAT)의 G영상데이터는 제1 멀티플렉서(MUX1)에 의해서 "P-DAC2" 또는 "N-DAC2"으로 공급되고, 래치부(LAT)의 B영상데이터는 제1 멀티플렉서(MUX1)에 의해서 "P-DAC3" 또는 "N-DAC3"으로 공급된다.
"P-DAC1~3", 및 "N-DAC1~3"에서 생성된 각각의 데이터전압은 제2 멀티플렉서(MUX2)에 의해서 제1 내지 제3 버퍼(BUF1~BUF3) 중 어느 하나에 인가된다.
독립 감마는 R,G,B 색감 보정을 위해서 각 색상별로 감마값을 다르게 설정하는 방식으로 알려져 있다. 독립 감마 방식을 이용하기 위해서는 R,G,B 색상 별로 감마기준전압(R GMA, G GMA, B GMA)이 다르기 때문에, 각각의 감마기준전압(R GMA, G GMA, B GMA)을 생성하기 위한 감마기준전압 생성부가 별도로 추가되어야 한다. 또한, 각각의 감마기준전압(R GMA, G GMA, B GMA)을 인가하기 위한 감마기준전압라인(GMA_L1, GMA_L2, GMA_L3)을 필요로 한다.
그리고 독립 감마 방식에서는 각 색상별로 감마기준전압이 다르기 때문에, 각 채널마다 DAC를 분리하여야 한다. 따라서 독립 감마 방식에서는 도 8에서와 같이 인접하는 채널의 DAC를 공유하는 구조를 이용할 수 없다.
도 10은 본 발명에 의한 데이터 맵핑부 및 데이터 구동부를 나타내는 도면이다.
도 10을 참조하면, 데이터 맵핑부(200)는 R 감마 영상데이터(GDATA)를 생성하기 위한 제1 룩업 테이블(R-LUT), G 감마 영상데이터(GDATA)를 생성하기 위한 제2 룩업 테이블(G-LUT) 및 B 감마 영상데이터(GDATA)를 생성하기 위한 제3 룩업 테이블(B-LUT)을 포함한다. 제1 내지 제3 룩업 테이블(R-LUT, G-LUT, B-LUT)은 각각의 색상에 대한 감마 영상데이터(GDATA)의 계조 크기를 다르게 설정하여, 독립 감마 방식과 동일한 효과를 가져올 수 있다.
각각의 감마 영상데이터(GDATA)는 도 4에서 설명된 것과 유사하게 래치부(LAT)로 전달된다.
래치부(LAT)의 R 감마 영상데이터(GDATA)는 제1 멀티플렉서(MUX1)에 의해서 "P-DAC1" 또는 "N-DAC1"으로 공급된다. 래치부(LAT)의 G 감마 영상데이터(GDATA)는 제1 멀티플렉서(MUX1)에 의해서 "N-DAC1" 또는 "P-DAC2"로 공급되고, 래치부(LAT)의 B 감마 영상데이터(GDATA)는 제1 멀티플렉서(MUX1)에 의해서 "P-DAC2" 또는 "N-DAC2"로 공급된다.
"P-DAC1"은 R 감마 영상데이터를 바탕으로 정극성의 R 감마전압을 생성한다. "N-DAC1"은 R 감마 영상데이터를 바탕으로 부극성의 R 감마전압을 생성하거나, G 감마 영상데이터를 바탕으로, 부극성의 G 감마전압을 생성한다. "P-DAC2"은 G 감마 영상데이터를 바탕으로 정극성의 G 감마전압을 생성하거나, B 감마 영상데이터를 바탕으로, 정극성의 B 감마전압을 생성한다. "N-DAC2"은 B 감마 영상데이터를 바탕으로 부극성의 B 감마전압을 생성한다. "P-DAC1", "N-DAC1", "P-DAC2" 및 "N-DAC2"에서 생성된 각각의 감마전압은 제2 멀티플렉서(MUX2)에 의해서 제1 내지 제3 버퍼(BUF1~BUF3) 중 어느 하나에 인가된다.
이와 같이, 본 발명은 감마전압을 생성하기 위해서 감마기준전압을 필요로 하지 않기 때문에, 감마기준전압을 생성하기 위한 회로를 없애서 전체적인 구동회로의 사이즈를 줄일 수 있다. 또한, 도 8 및 도 9에 도시된 감마기준전압라인을 줄일 수 있다.
또한, 본 발명은 감마기준전압을 이용하지 않기 때문에, 도 8에서와 같이 인접하는 채널 간에는 "N-DAC1" 및 "P-DAC2"를 공유하여 전체적인 DAC의 개수를 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 110 : 타이밍 콘트롤러
130 : 레벨 쉬프터 140 : 쉬프트레지스터
150 : 데이터 구동부 200 : 데이터 맵핑부

Claims (14)

  1. 데이터라인과 게이트라인이 교차하는 영역에 픽셀이 위치하는 표시패널;
    영상데이터를 입력받고, 상기 영상데이터의 비트 수를 확장하여, 확장된 비트 수를 갖는 R 감마 영상데이터, G 감마 영상데이터 및 B 감마 영상데이터를 생성하는 데이터 맵핑부; 및
    감마 영상데이터를 감마전압으로 변환하여 데이터전압을 생성하는 디지털 아날로그 변환부를 포함하고, 상기 데이터전압을 상기 데이터라인들로 출력하는 데이터 구동부를 포함하고,
    상기 디지털 아날로그 변환부는
    상기 R 감마 영상데이터를 바탕으로 정극성의 R 감마전압을 생성하는 제1 P-DAC;
    상기 R 감마 영상데이터를 바탕으로 부극성의 R 감마전압을 생성하거나, 상기 G 감마 영상데이터를 바탕으로, 부극성의 G 감마전압을 생성하는 제1 N-DAC;
    상기 G 감마 영상데이터를 바탕으로 정극성의 G 감마전압을 생성하거나, 상기 B 감마 영상데이터를 바탕으로, 정극성의 B 감마전압을 생성하는 제2 P-DAC;
    상기 B 감마 영상데이터를 바탕으로 부극성의 B 감마전압을 생성하는 제2 N-DAC을 포함하고,
    상기 제1 P-DAC, 상기 제1 N-DAC, 제2 P-DAC 및 상기 제2 N-DAC 각각은,
    입력전압을 증폭하는 연산 증폭기;
    상기 연산 증폭기의 반전 입력단자과 고전위전압 입력단 사이에 병렬로 연결된 다수의 저항들로 이루어지는 병렬 저항부;
    상기 연산 증폭기의 반전 입력 단자와 연산 증폭기의 출력 단자 사이에 연결된 피드백 저항; 및
    상기 감마 영상데이터에 응답하여, 상기 연산 증폭기의 반전 입력 단자에 연결되는 저항값을 선택하는 스위치 소자들을 포함하는 표시장치.
  2. 제 1 항에 있어서,
    상기 데이터 맵핑부는
    n(n은 자연수) 비트의 상기 영상데이터를 입력받고, 2(n+k) (k는 자연수)개의 (n+k) 비트 데이터들 중에서 상기 영상데이터와 매칭되는 (n+k) 비트를 갖는 2n 개의 데이터를 저장하는 룩업테이블을 이용하여, 상기 영상데이터의 비트 수를 확장하여 상기 감마 영상데이터를 생성하는 표시장치.
  3. 제 2 항에 있어서,
    상기 병렬 저항부는 기준저항 및 제1 내지 제(n+k) 저항을 포함하는 표시장치.
  4. 제 3 항에 있어서,
    상기 스위치 소자들은
    상기 고전위전압 입력단과 상기 연산 증폭기의 반전 입력단자 사이에 배치되는 제1 내지 제(n+k) 스위치 소자를 포함하고,
    제j(j는 'n+k'이하의 자연수) 스위치 소자는 제j(j는 'n+k'이하의 자연수) 저항과 직렬로 연결되는 표시장치.
  5. 제 4 항에 있어서,
    상기 제j 스위치 소자는 상기 감마 영상데이터의 j 번째 비트의 논리값에 따라 스위칭되는 표시장치.
  6. 제 2 항에 있어서,
    상기 감마 영상데이터들 간의 크기는 서로 동일하지 않게 설정되며, 상기 디지털 아날로그 변환부는 상기 감마 영상데이터의 크기에 비례하는 상기 감마전압을 출력함으로써, 상기 감마전압은 비선형 특성 곡선으로 표현되는 표시장치.
  7. 제 2 항에 있어서,
    상기 룩업 테이블은
    R 영상데이터와 상기 R 감마 영상데이터를 매칭시킨 제1 룩업테이블;
    G 영상데이터와 상기 G 감마 영상데이터를 매칭시킨 제2 룩업테이블; 및
    B 영상데이터와 상기 B 감마 영상데이터를 매칭시킨 제3 룩업테이블을 포함하는 표시장치.
  8. 삭제
  9. n 비트의 R 감마 영상데이터, G 감마 영상데이터 및 B 감마 영상데이터를 입력받아서, 샘플링하여 래치하는 래치부;
    상기 래치부로부터 전달받은 상기 R 감마 영상데이터, 상기 G 감마 영상데이터 및 상기 B 감마 영상데이터를 바탕으로 아날로그 형태의 데이터전압을 생성하는 디지털 아날로그 변환부; 및
    상기 데이터전압을 증폭하여 출력하는 버퍼부를 구비하고,
    상기 디지털 아날로그 변환부는
    상기 R 감마 영상데이터를 바탕으로 정극성의 R 감마전압을 생성하는 제1 P-DAC;
    상기 R 감마 영상데이터를 바탕으로 부극성의 R 감마전압을 생성하거나, 상기 G 감마 영상데이터를 바탕으로, 부극성의 G 감마전압을 생성하는 제1 N-DAC;
    상기 G 감마 영상데이터를 바탕으로 정극성의 G 감마전압을 생성하거나, 상기 B 감마 영상데이터를 바탕으로, 정극성의 B 감마전압을 생성하는 제2 P-DAC;
    상기 B 감마 영상데이터를 바탕으로 부극성의 B 감마전압을 생성하는 제2 N-DAC을 포함하고,
    상기 제1 P-DAC, 상기 제1 N-DAC, 제2 P-DAC 및 상기 제2 N-DAC 각각은,
    입력전압을 증폭하는 연산 증폭기;
    상기 연산 증폭기의 반전 입력단자과 고전위전압 입력단 사이에 병렬로 연결된 다수의 저항들로 이루어지는 병렬 저항부;
    상기 연산 증폭기의 반전 입력 단자와 연산 증폭기의 출력 단자 사이에 연결된 피드백 저항; 및
    상기 감마 영상데이터에 응답하여, 상기 연산 증폭기의 반전 입력 단자에 연결되는 저항값을 선택하는 스위치 소자들을 포함하는 데이터 구동부.
  10. 제 9 항에 있어서,
    상기 병렬 저항부는 기준저항 및 제1 내지 제(n+k) 저항을 포함하고,
    상기 스위치 소자들은 고전위전압 입력단과 상기 연산 증폭기의 반전 입력단자 사이에 배치되는 제1 내지 제n 스위치 소자를 포함하고, 제j(j는 n 이하의 자연수) 스위치 소자는 제j(j는 n 이하의 자연수) 저항과 직렬로 연결되는 데이터 구동부.
  11. 제 10 항에 있어서,
    상기 j 스위치 소자는 상기 영상데이터의 j 번째 비트의 논리값에 따라 스위칭되는 데이터 구동부.
  12. R 감마 영상데이터, G 감마 영상데이터 및 B 감마 영상데이터를 바탕으로 아날로그 형태의 데이터전압을 생성하는 디지털 아날로그 변환부로서,
    상기 디지털 아날로그 변환부는
    상기 R 감마 영상데이터를 바탕으로 정극성의 R 감마전압을 생성하는 제1 P-DAC;
    상기 R 감마 영상데이터를 바탕으로 부극성의 R 감마전압을 생성하거나, 상기 G 감마 영상데이터를 바탕으로, 부극성의 G 감마전압을 생성하는 제1 N-DAC;
    상기 G 감마 영상데이터를 바탕으로 정극성의 G 감마전압을 생성하거나, 상기 B 감마 영상데이터를 바탕으로, 정극성의 B 감마전압을 생성하는 제2 P-DAC;
    상기 B 감마 영상데이터를 바탕으로 부극성의 B 감마전압을 생성하는 제2 N-DAC을 포함하고,
    상기 제1 P-DAC, 상기 제1 N-DAC, 제2 P-DAC 및 상기 제2 N-DAC 각각은,
    입력전압을 증폭하는 연산 증폭기;
    상기 연산 증폭기의 반전 입력단자과 고전위전압 입력단 사이에 병렬로 연결된 다수의 저항들로 이루어지는 병렬 저항부;
    상기 연산 증폭기의 반전 입력 단자와 연산 증폭기의 출력 단자 사이에 연결된 피드백 저항; 및
    상기 감마 영상데이터에 응답하여, 상기 연산 증폭기의 반전 입력 단자에 연결되는 저항값을 선택하는 스위치 소자들을 포함하는 디지털 아날로그 변환부.
  13. 제 12 항에 있어서,
    상기 병렬 저항부는 기준저항 및 제1 내지 제(n+k) 저항을 포함하고,
    상기 스위치 소자들은 고전위전압 입력단과 상기 연산 증폭기의 반전 입력단자 사이에 배치되는 제1 내지 제n 스위치 소자를 포함하고, 제j(j는 n 이하의 자연수) 스위치 소자는 제j(j는 n 이하의 자연수) 저항과 직렬로 연결되는 디지털 아날로그 변환부.
  14. 제 13 항에 있어서,
    상기 j 스위치 소자는 상기 데이터의 j 번째 비트의 논리값에 따라 스위칭되는 디지털 아날로그 변환부.
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