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KR102563921B1 - 반도체 소자 - Google Patents

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KR102563921B1
KR102563921B1 KR1020160012906A KR20160012906A KR102563921B1 KR 102563921 B1 KR102563921 B1 KR 102563921B1 KR 1020160012906 A KR1020160012906 A KR 1020160012906A KR 20160012906 A KR20160012906 A KR 20160012906A KR 102563921 B1 KR102563921 B1 KR 102563921B1
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배용국
양가현
최성원
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Abstract

본 발명에서는 반도체 소자가 개시된다. 본 발명의 일 실시예에 따른 반도체 소자는 적어도 2개의의 반도체 칩 및 상기 반도체 칩을 구획하는 스크라이브 레인(scribe lane) 영역이 존재하는 기판; 상기 기판 상에 형성된 제 1 광학 계측 패턴; 상기 제 1 광학 계측 패턴과 이격되고, 상기 제 1 광학 계측 패턴의 상부층에 위치하는 제 2 광학 계측 패턴; 및 상기 제 1 광학 계측 패턴을 둘러싸고, 도전성 물질로 이루어지는 3차원의 차폐 구조;를 포함한다.

Description

반도체 소자{Semiconductor Device}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 오버레이 키(overlay key) 및 얼라인먼트 키(alignment key)를 포함하는 광학 계측 패턴을 포함하는 반도체 소자에 관한 것이다.
반도체 소자의 제조 공정에서 집적화가 이뤄짐에 따라 포토 리소그래피 공정(photo lithography)에서 정확성의 중요도가 증가하고 있다. 기판의 상태를 정밀하게 계측할 수 있는 광학 계측 패턴이 요구된다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 효율적으로 광학 계측 패턴을 계측할 수 있는 반도체 소자를 제공하는 데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 기판 상에 형성된 광학 계측 패턴이 차지하는 면적을 감소 시킬 수 있는 반도체 소자를 제공하는 데 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 적어도 2개의 반도체 칩 영역 및 상기 반도체 칩 영역을 구획하는 스크라이브 레인(scribe lane) 영역이 존재하는 기판; 상기 기판 상에 형성된 제 1 광학 계측 패턴; 상기 제 1 광학 계측 패턴과 이격되고, 상기 제 1 광학 계측 패턴의 상부층에 위치하는 제 2 광학 계측 패턴; 및 상기 제 1 광학 계측 패턴을 둘러싸고, 도전성 물질로 이루어지는 3차원의 차폐 구조;를 포함하는 반도체 소자을 제공할 수 있다.
본 발명의 일 실시예에 있어서, 상기 3차원의 차폐 구조에서 상기 제 1 광학 패턴의 상부층에 위치하는 3차원 차폐 구조의 상단부 및 상기 제 1 광학 패턴의 하부층에 위치하는 3차원 차폐 구조의 하단부는 상기 제 1 광학 계측 패턴의 주위를 둘러싸는 비아(via) 구조를 통하여 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 3차원의 차폐 구조에서 상기 제 1 광학 패턴의 상부층에 위치하는 3차원 차폐 구조의 상단부 및 상기 제 1 광학 패턴의 하부층에 위치하는 3차원 차폐 구조의 하단부는 도전성 물질 판으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 3차원의 차폐 구조에서 상기 제 1 광학 패턴의 상부층에 위치하는 3차원 차폐 구조의 상단부 및 상기 제 1 광학 패턴의 하부층에 위치하는 3차원 차폐 구조의 하단부는 메쉬(mesh)형의 도전성 물질 배선으로 구성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 메쉬형의 도전성 물질 배선의 간격은 상기 제 2 광학 계측 패턴을 계측하기 위해 사용되는 전자기파의 파장보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제 1 광학 계측 패턴 및 제2 광학 계층 패턴은 적어도 2개의 층(layer)에 각각 형성된 서로 이격 되는 패턴으로 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제 2 광학 계측 패턴은 상기 기판의 주면에 대하여 수직 방향으로 적어도 일부분이 오버랩 되도록 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 3차원의 차폐 구조는 상기 기판의 스크라이브 레인(scribe lane) 영역에 형성될 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 반도체 칩 상에 형성되고, 상하로 이격되는 한 쌍의 제 1 광학 계측 패턴; 상기 제 1 광학 계측 패턴과 이격 되고, 상기 제 1 광학 계측 패턴의 상부층에 위치하며, 상하로 이격되는 한 쌍의 제 2 광학 계측 패턴; 및 상기 제 1 광학 계측 패턴을 둘러싸고, 적어도 하나의 면이 메쉬형의 도전성 물질 배선으로 구성된 3차원의 차폐 구조;를 포함하는 반도체 소자를 제공할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제 1 광학 계측 패턴 및 제 2 광학 계측 패턴은 라인 앤 스페이스(line and space) 패턴일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제 1 광학 계측 패턴 및 제 2 광학 계측 패턴은 오버레이 키(overlay key) 또는 얼라인먼트 키(alignment key)일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제 1 광학 계측 패턴 및 제 2 광학 계측 패턴의 단축 방향의 폭은 상기 메쉬형의 도전성 물질 배선의 간격보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 메쉬형의 도전성 물질 배선의 간격이 상기 광학 계측 패턴에 조사되는 전자기파의 파장보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 전자기파는 가시광선일 수 있다.
본 발명의 일 실시예에 있어서, 상기 3차원의 차폐 구조에서 상기 제 1 광학 패턴의 상부층에 위치하는 3차원 차폐 구조의 상단부 및 상기 제 1 광학 패턴의 하부층에 위치하는 3차원 차폐 구조의 하단부는 상기 제 1 광학 계측 패턴의 주위를 둘러싸는 비아(via) 구조를 통하여 전기적으로 연결되고, 상기 3차원의 차폐 구조에서 비아 구조 영역에 의해 한정되는 상기 3차원의 차폐 구조의 수평 방향의 단면적은 상기 제 2 광학 계측 패턴이 차지하는 수평 방향의 단면적보다 넓을 수 있다.
본 발명의 일실시예들에 따른 반도체 소자를 이용하면 포토 리소크래피 공정의 정밀도를 향상시킬 수 있다. 또한, 광학 계측 패턴의 수직적 배치를 통하여 동일한 면적에 형성할 수 있는 광학 계측 패턴의 수가 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 복수의 반도체 칩 및 상기 반도체 칩을 구획하는 스크라이브 레인(scribe lane) 영역이 형성된 기판의 개략적인 평면도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 3차원의 차폐 구조를 나타낸 사시도이다.
도 2b는 본 발명의 일 실시예에 따른 반도체 소자의 3차원의 차폐 구조를 나타낸 단면도로서, 도 2a의 Ⅱ-Ⅱ’ 선을 따라 자른 단면도이다.
도 2c는 본 발명의 일 실시예에 따른 반도체 소자의 3차원의 차폐 구조를 나타낸 단면도로서, 도 2a의 Ⅲ-Ⅲ’ 선을 따라 자른 단면도이다
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 3차원의 차폐 구조를 나타낸 사시도이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 과정을 나타낸 반도체 소자의 단면도이다.
도 5a 내지 도 5c는 3차원의 차폐 구조의 형태에 따른 광학 계측 패턴의 계측 결과를 나타낸 2차원 맵(map)이다.
도 6는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 포함한다(comprise) 및/또는 포함하는(comprising)은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
도 1(a) 및 도 1(b)는 본 발명의 일 실시예에 따른 복수의 반도체 칩 및 상기 반도체 칩을 구획하는 스크라이브 레인(scribe lane) 영역이 형성된 기판의 개략적인 평면도이다. 도 1(b)는 도 1(a)에서 반도체 칩 및 스크라이 레인 영역인 C 영역을 확대한 평면도이다.
도 1(a) 및 도 1(b)를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자가 형성된 기판(1)은 반도체 칩 영역(101) 및 상기 반도체 칩 영역(101) 사이에 상기 반도체 칩(101)을 구획하는 스크라이브 레인(scribe lane) 영역(102)을 포함할 수 있다. 상기 스크라이브 레인 영역(102)은 상기 반도체 소자가 형성된 기판(1)을 다수의 칩으로 분리하기 위하여, 다이아몬드 커터 또는 레이져 등으로 기판(1) 표면에 가로, 세로로 흠을 낼 수 있는 영역을 의미한다. 흠을 낸 상기 반도체 소자가 형성된 기판(1)은 다수의 칩으로 분리할 수 있다. 반도체 소자는 상기 반도체 칩 영역(101)에 형성될 수 있다. 도 4a 내지 도 4g의 회로 패턴들은 상기 반도체 칩 영역(101)에 형성될 수 있다.
기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, 상기 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester) 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이트(polyethylenenaphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
상기 기판(100)은 제1 도전형(예를 들어, P형) 기판일 수있으며, 기판(100)은 제1 도전형(예를 들어, P형)의 에피층을 성장시키고, 에피층을 식각하여 형성한 것일 수도 있다. 또한, 기판(100)은 제1 도전형(예를 들어, N형) 기판 자체를 식각하여 형성할 수도 있다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 3차원의 차폐 구조를 나타낸 사시도이다. 도 2b는 본 발명의 일 실시예에 따른 반도체 소자의 3차원의 차폐 구조를 나타낸 단면도로서, 도 2a의 Ⅱ-Ⅱ’ 선을 따라 자른 단면도이다. 도 2c는 본 발명의 일 실시예에 따른 반도체 소자의 3차원의 차폐 구조를 나타낸 단면도로서, 도 2a의 Ⅲ-Ⅲ’ 선을 따라 자른 단면도이다
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자가 형성된 기판(1)은 적어도 2개의 반도체 칩 영역 및 상기 반도체 칩 영역을 구획하는 스크라이브 레인 영역이 존재할 수 있는 기판(100)이 제공된다. 상기 기판(100) 상에는 제 1 광학 계측 패턴(110)이 형성될 수 있다. 또한 상기 기판(100) 상에는 상기 제 1 광학 계측 패턴(110)과 이격되고, 상기 제 1 광학 계측 패턴(110)의 상부층에 위치하는 제 2 광학 계측 패턴(120)이 형성될 수 있다. 상기 기판(100) 상에는 상기 제 1 광학 계측 패턴(110)을 수용하도록 둘러싸고, 도전성 물질로 이루어지는 3차원의 차폐 구조(200)가 형성될 수 있다. 상기 도전성 물질은 금속일 수 있으며, 일부 실시예에서 상기 금속은 구리(Cu)를 포함할 수 있다.
상기 3차원의 차폐 구조(200)에서 상기 제 1 광학 패턴(110)의 상부층에 위치하는 3차원 차폐 구조의 상단부(210) 및 상기 제 1 광학 패턴(110)의 하부층에 위치하는 3차원 차폐 구조의 하단부(220)는 제 1 광학 계측 패턴(110)의 주위를 둘러싸는 비아(via) 구조(230)를 통하여 전기적으로 연결될 수 있다. 상기 비아 구조(230)로 인하여 상기 제 1 광학 계측 패턴(110)이 상기 기판(100)의 주면과 수평한 방향으로 이격된 복수개의 도전성 물질로 둘러싸일 수 있다.
상기 3차원의 차폐 구조(200)는 적어도 하나의 면이 메쉬형(mesh)의 금속 배선으로 구성될 수 있다. 예시적으로, 상기 3차원의 차폐 구조(200)의 상단부(210) 및 상기 3차원의 차폐 구조(200)의 하단부(220)는 메쉬형의 금속 배선으로 구성될 수 있다. 계측에 사용되는 전자기파의 차단으로 상기 제 1 광학 계측 패턴(110)으로 인한 신호의 간섭을 차단할 수 있다.
상기 제 1 광학 계측 패턴(110)으로 인한 신호(Noise signal) 간섭을 막기 위한 상기 3차원의 차폐 구조(200)의 차폐 효과가 나타나기 위해서는 계측을 위한 전자기파가 상기 3차원의 차폐 구조(200) 내부로 투과되지 않아야 한다. 입력 신호(Input signal)가 광학 계측 패턴으로 입사되면, 상기 제 2 광학 계측 패턴(120)에 대한 신호(Right signal)만이 계측기에 인식되어야 한다.
상기 3차원의 차폐 구조(200)의 상단부(210)가 메쉬형의 금속 배선으로 이루어진 경우, 상기 메쉬형의 금속 배선의 간격은 상기 제 2 광학 계측 패턴(120)을 계측하기 위해 사용되는 전자기파의 파장보다 작을 수 있다. 이 때, 계측하기 위해 사용되는 상기 전자기파는 가시광선일 수 있고, 상기 메쉬형의 금속 배선의 간격은 그에 따라서 450nm이하일 수 있다. 다만, 이에 제한되는 것은 아니며 계측을 위해 사용되는 전자기파의 파장에 따라 상기 3차원 차폐 구조(200)를 형성하는 메쉬형 금속 배선의 간격을 조절할 수 있다.
도 2b 및 도 2c를 참조하면, 상기 3차원의 차폐 구조(200)에서 비아 구조(230) 영역에 의해 한정되는 상기 3차원의 차폐 구조(200)의 수평 방향의 단면적(R230)은 상기 제 2 광학 계측 패턴(120)이 차지하는 수평 방향의 단면적(R120)보다 넓을 수 있다. 또한, 상기 3차원 차폐 구조(200)의 적어도 하나의 면이 메쉬형인 경우, 상기 제 1 광학 계측 패턴(110)의 단축 방향의 폭(a) 및 제 2 광학 계측 패턴(120)의 단축 방향의 폭(b)은 상기 메쉬형의 금속 배선의 간격()보다 클 수 있다. 상기 제 1 광학 계측 패턴(110) 및 상기 제 2 광학 계측 패턴(120)의 사이즈는 조건에 따라 조절될 수 있다.
상기 3차원의 차폐 구조(200)의 제조 방법은 도 4에 대한 설명에서 자세하게 할 것이다. 도 2b에서 각 층을 나누는 선은 상기 기판(100) 위에 형성되는 각기 다른 층을 구분짓기 위한 것으로 상기 기판(100)상에 적층된 층과 일치하지 않을 수 있다.
도 3은 본 발명의 다른 일 실시예에 따른 반도체 소자의 3차원의 차폐 구조를 나타낸 사시도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자가 형성된 기판(1a)상에 형성된 상기 기판(100) 상에는 제 1 광학 계측 패턴(110)이 형성될 수 있다. 또한 상기 기판(100) 상에는 상기 제 1 광학 계측 패턴(110)과 이격되고, 상기 제 1 광학 계측 패턴(110)의 상부층에 위치하는 제 2 광학 계측 패턴(120)이 형성될 수 있다. 상기 기판(100a) 상에는 상기 제 1 광학 계측 패턴(110)을 수용하도록 둘러싸고, 도전성 물질로 이루어지는 3차원의 차폐 구조(200a)가 형성될 수 있다.
상기 3차원의 차폐 구조(200a)의 상단부(210a) 및 상기 3차원의 차폐 구조(200a)의 하단부(220a)는 판 형상으로 형성될 수 있다. 이 때, 사용되는 판 형상은 도전성 물질로 구성될 수 있으며, 일 실시예에서 구리(Cu)를 포함할 수 있다. 다만 이는 예시적인 것으로, 상기 3차원의 차폐 구조(200a)의 상단부(210a) 또는 상기 3차원의 차폐 구조(200a)의 하단부(220a) 중 하나는 금속판으로, 다른 하나는 메쉬형의 금속 배선으로 구성될 수 있다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 과정을 나타낸 반도체 소자의 단면도이다. 도 4a 내지 도 4g에 제시된 상기 반도체 소자를 제조하는 과정은 3차원의 차폐 구조(200)의 상단부(210) 및 상기 3차원의 차폐 구조(200)의 하단부(220)는 메쉬형의 금속 배선으로 구성된 본 발명의 일 실시예에 따른 것이며, 이에 한정되는 것은 아니다.
도 4a를 참조하면, 기판(100)은 소자가 형성되는 회로 패턴 영역(A)와 광학 계측 패턴 영역(B)이 구분될 수 있다. 상기 광학 계측 패턴 영역(B)는 도 1의 스크라이브 레인(scribe lane) 영역(102)에 형성될 수 있다. 그러나 이에 한정되는 것은 아니며 상기 광학 계측 패턴 영역(B)은 도 1의 반도체 칩 영역(101) 내부에 형성될 수도 있다.
상기 기판(100)은 실리콘 기판 상에 FEOL(front end of the line) 공정을 통해 하부 구조물이 형성된 것일 수 있다. 상기 하부 구조물은 트랜지스터, 하부 배선 및 하부 층간 절연막 등을 포함할 수 있다. 상기 FEOL 공정은 각 반도체 소자별로 다양하게 설계될 수 있다. 상기 반도체 소자들은 상기 기판(100)의 회로 패턴 영역(A)에 형성될 수 있다.
도 4b를 참조하면, 상기 기판(100) 상에 제 1 층간 절연막(302)이 형성될 수 있다. 상기 제 1 층간 절연막(302)를 식각하여 상기 광학 계측 패턴 영역(B)상에 3차원의 차폐 구조 하단부 트렌치 구조(220a)를 형성할 수 있다. 상기 3차원의 차폐 구조 하단부 트렌치 구조(220a)의 단축방향으로의 사이 간격은 도 2a의 상기 제 2 광학 계측 패턴(120)을 계측하기 위해 사용되는 전자기파의 파장보다 작을 수 있다.
도 4c를 참조하면, 상기 3차원의 차폐 구조 하단부 트렌치 구조(220a)를 도전성 물질로 채울 수 있다. 본 발명의 일 실시예에서는 상기 3차원의 차폐 구조 하단부 트렌치 구조(220a)의 저부면에 금속 시드층을 형성할 수 있다. 상기 금속 시드층을 성장시켜 3차원의 차폐 구조 하단부 트렌치 구조(220a)에 금속층을 매립함으로서 3차원의 차폐 구조 하단부(220)를 형성할 수 있다. 이 때, 금속층은 구리(Cu)를 포함하는 물질로 형성할 수 있다. 즉, 다마신 공정을 통하여 상기 3차원의 차폐 구조 하단부(220)를 형성할 수 있다.
도 4d를 참조하면, 상기 3차원의 차폐 구조의 하단부(220)가 형성된 제 1 층간 절연막(302) 상부에 제 2 층간 절연막(304), 제 3 층간 절연막(306), 제 4 층간 절연막(308)및 제 5 층간 절연막(310)이 적층 구조로 형성될 수 있다. 상기 제3 층간 절연막(306) 상에 제 1 광학 계측 패턴(110)의 하부 패턴(110a) 및 제1 회로 패턴(402)이 동시에 형성될 수 있다. 상기 제3 층간 절연막(306)의 상부에 적층된 상기 제4 층간 절연막(308) 상에는 제 1 광학 계측 패턴(110)의 상부 패턴(110b) 및 제2 회로 패턴(404)이 동시에 형성될 수 있다.
상기 제 1 광학 계측 패턴(110)의 상부 패턴(110b)는 상기 제 1 광학 계측 패턴(110)의 하부 패턴(110a)보다 상부층에 이격되도록 형성될 수 있다. 따라서, 상기 제 1 광학 계측 패턴(110)은 적어도 2개의 층(layer)에 각각 형성된 서로 이격 되는 패턴으로 이루어질 수 있다. 상기 제 1 광학 계측 패턴(110)은 한 쌍의 광학 계측 패턴으로 이루어질 수 있다. 상기 제 1 광학 계측 패턴(110)은 라인 앤 스페이스(line and space) 패턴일 수 있고, 포토 리소그래피 공정에서 이전 단계와 현 단계간의 패턴 정렬을 위한 오버레이 키(overlay key) 또는 기판을 정렬하기 위한 얼라인먼트 키(alignment key)일 수 있다.
상기 제 1 광학 계측 패턴의 하부 패턴(110a), 상기 제 1 광학 계측 패턴의 상부 패턴(110b), 상기 제 1 회로 패턴(402) 및 상기 제 2 회로 패턴(404)은 포토 리소그래피(photo rithography) 공정을 통하여 형성될 수 있다. 그러나 이에 한정되는 것은 아니며, 상기 제 1 광학 계측 패턴의 하부 패턴(110a) 및 제 1 광학 계측 패턴의 상부 패턴(110b)은 트렌치 영역을 형성한 뒤 상기 트렌치 영역을 채우는 방식으로 형성될 수 있다.
이 때, 상기 제 1 광학 계측 패턴(110)의 하부 패턴(110a) 및 상기 제 1 광학 계측 패턴(110)의 상부 패턴(110b)은 상기 기판(100)의 주면에 대하여 수직 방향으로 어긋나도록 형성될 수 있다. 상기 제 1 광학 계측 패턴(110)의 하부 패턴(110a) 및 상기 제 1 광학 계측 패턴(110)의 상부 패턴(110b)을 계측하기 위해 사용되는 전자기파가 상기 제 1 광학 계측 패턴(100)의 하부 패턴(110a) 및 상기 제 1 광학 계측 패턴(100)의 상부 패턴(110b)에 의해 반사 및 산란될 수 있다. 상기 제 1 광학 계측 패턴(110)의 하부 패턴(110a) 및 상기 제 1 광학 계측 패턴(110)의 상부 패턴(110b)은 상기 기판(100)의 주면에 대하여 수직 방향으로 어긋나도록 형성하는 것은 상기 반사 및 산란된 전자기파 신호를 수신한 계측기의 정보를 통해 대상 패턴들의 정렬된 정도를 계측하는 것이 용이하도록 하기 위함이다.
식각 공정을 통하여 제2 층간 절연막(304), 제3 층간 절연막(306), 제4 층간 절연막(308) 및 제5 층간 절연막(310)을 관통하는 비아 홀(230a)을 형성할 수 있다. 상기 절연막이 형성된 비아 홀(230a) 저부면에 금속 시드층을 형성할 수 있다.
상기 비아 홀(230a)를 형성하는 방법은 상기 제 2 층간 절연막(304), 제 3 층간 절연막(306), 제 4 층간 절연막(308) 및 제 5 층간 절연막(310)을 한번에 식각하는 공정을 통해 형성될 수 있다. 이 때, 상기 비아 홀(230a)는 상기 제 1 광학 계측 패턴(110)의 하부 패턴(110a) 및 상기 제 1 광학 계측 패턴(110)의 상부 패턴(110b)과 이격되도록 형성될 수 있다.
도 4e를 참조하면, 비아 홀(230a)을 도전성 물질로 채울 수 있다. 일 실시예에서는 상기 금속 시드층을 성장시켜 상기 비아 홀(230a)에 금속층을 매립함으로서 비아 플러그(230)를 형성할 수 있다. 이 때, 금속층은 구리(Cu)를 포함하는 물질로 형성할 수 있다. 상기 비아 플러그(230)는 3차원의 차폐 구조의 비아 구조(230)를 형성할 수 있다.
다만, 상기 3차원의 차폐 구조의 비아 구조(230)를 형성하는 방법은 도 4d 및 도 4e의 설명에 한정되는 것은 아니다. 상기 제 2 층간 절연막(304), 제 3 층간 절연막(306), 제 4 층간 절연막(308) 및 제 5 층간 절연막(310)을 각각 형성할 때, 각 층의 수직상 동일한 위치에 비아 홀 또는 라인 앤 스페이스 패턴을 형성하는 방식으로 상기 비아 홀(230a)을 일부분씩 형성할 수 있다. 이 때, 상기 비아 홀(230a)는 상기 제 1 광학 계측 패턴(110)의 하부 패턴(110a) 및 상기 제 1 광학 계측 패턴(110)의 상부 패턴(110b)과 이격되도록 형성될 수 있다.
또한, 식각 공정 및 도전성 물질을 채우는 반복 공정을 통하여 제 2 층간 절연막(304), 제 3 층간 절연막(306), 제 4 층간 절연막(308) 및 제 5 층간 절연막(310)을 통과하는 큰 비아 플러그(230)를 형성할 수 있다.
도 4f를 참조하면, 상기 제 5 층간 절연막(310)를 식각하여 상기 광학 계측 패턴 영역(B)상에 3차원의 차폐 구조 상단부 트렌치 구조를 형성할 수 있다. 상기 3차원의 차폐 구조 상단부 트렌치 구조의 단축방향으로의 사이 간격은 상기 제 2 광학 계측 패턴(120)을 계측하기 위해 사용되는 전자기파의 파장보다 작을 수 있다.
이 후 도 4c의 설명과 동일한 방법으로 3차원의 차폐 구조 상단부 트렌치 구조에 도전성 물질 또는 금속층을 매립함으로서 3차원의 차폐 구조 상단부(210)를 형성할 수 있다. 이 때, 본 발명의 일 실시예에서는 상기 금속층을 구리(Cu)를 포함하는 물질로 형성할 수 있다. 이 때, 상기 3차원의 차폐 구조 상단부(210)는 비아 구조(230)와 전기적으로 연결될 수 있다.
도 4g를 참조하면, 상기 3차원의 차폐 구조 상단부(210)가 형성된 상기 제 5 층간 절연막(310)의 상부에 제 6 층간 절연막(312), 제 7 층간 절연막(314), 제 8 층간 절연막(316)이 적층 구조로 형성될 수 있다. 상기 제 7 층간 절연막(314) 상에 제 2 광학 계측 패턴의 하부 패턴(120a) 및 제 3 회로 패턴(406)이 동시에 형성될 수 있다. 상기 제 7 층간 절연막(306)의 상부에 적층된 상기 제 8 층간 절연막(308) 상에는 제 2 광학 계측 패턴의 상부 패턴(120b) 및 제 4 회로 패턴(408)이 동시에 형성될 수 있다.
상기 제 2 광학 계측 패턴(120)의 상부 패턴(120b)는 상기 제 1 광학 계측 패턴(120)의 하부 패턴(120a)보다 상부층에 이격되도록 형성될 수 있다. 따라서, 상기 제 2 광학 계층 패턴(120)은 적어도 2개의 층(layer)에 각각 형성된 서로 이격되는 패턴으로 이루어질 수 있다. 상기 제 2 광학 계측 패턴(120)은 한 쌍의 광학 계측 패턴으로 이루어질 수 있다. 상기 제 2 광학 계측 패턴(120)은 라인 앤 스페이스(line and space) 패턴일 수 있고, 오버레이 키(overlay key) 또는 얼라인먼트 키(alignment key)일 수 있다. 따라서, 포토 리소그래피 공정에서 이전 단계와 현 단계간의 오버레이 정확도를 측정한 결과, 정렬 불량이 발생된 경우에는 감광막 패턴을 제거한 후, 다시 감광막 코팅, 노광 및 현상을 반복할 수 있다.
상기 제 2 광학 계측 패턴의 하부 패턴(120a), 상기 제 2 광학 계측 패턴의 상부 패턴(120a), 상기 제 3 회로 패턴(406) 및 상기 제 4 회로 패턴(408)은 포토 리소그래피(photo rithography) 공정을 통하여 형성될 수 있다. 그러나 이에 한정되는 것은 아니며, 상기 제 2 광학 계측 패턴의 하부 패턴(120a) 및 제 2 광학 계측 패턴의 상부 패턴(120b)은 트렌치 영역을 형성한 뒤 상기 트렌치 영역을 채우는 방식으로 형성될 수 있다.
이 때, 상기 제 2 광학 계측 패턴의 하부 패턴(120a) 및 상기 제 2 광학 계측 패턴의 상부 패턴(120b)은 상기 기판(100)의 주면에 대하여 수직 방향으로 어긋나도록 형성될 수 있다. 이는 상기 제 2 광학 계측 패턴의 하부 패턴(120a) 및 상기 제 2 광학 계측 패턴의 상부 패턴(120b)을 계측하기 위해 사용되는 전자기파가 상기 제 2 광학 계측 패턴의 하부 패턴(120a) 및 상기 제 2 광학 계측 패턴의 상부 패턴(120b)에 의해 반사 및 산란될 때, 정렬된 정도를 계측하는 것이 용이하도록 하기 위함이다. 도 4d에서의 상기 제 1 광학 계측 패턴(110)의 하부 패턴(110a) 및 상기 제 1 광학 계측 패턴(110)의 상부 패턴(110b)에 대한 설명과 동일하다.
도 5a 내지 도 5c는 3차원의 차폐 구조의 형태에 따른 광학 계측 패턴의 에러를 측정한 결과를 나타낸 2차원 맵(map)이다. 도 5a는 비교 실시예에 따른 제 2 광학 계측 패턴(120)만을 전자기파로 계측할 때의 에러를 측정한 결과를 나타낸 2차원 맵이다. 도 5b는 비교 실시에에 따른 제 1 광학 계측 패턴(110) 및 제 2 광학 계측 패턴(120) 사이에 메쉬형의 2차원 차폐 구조(240)가 존재할 때 제 2 광학 계측 패턴(120)을 계측한 경우의 에러를 측정한 결과를 나타낸 2차원 맵이다. 도 5c는 본 발명의 일 실시예에 따른 3차원의 차폐 구조(200)가 제 1 광학 계측 패턴(110)을 둘러싸고 있을 때의 제 2 광학 계측 패턴(120)의 에러를 측정한 결과를 나타낸 2차원 맵이다.
상기 제 1 광학 계측 패턴(110)은 상기 제 2 광학 계측 패턴(120)에 대하여 기판의 주면에 대하여 수직 방향으로 적어도 일부분이 오버랩 되도록 배치될 수 있다. 따라서, 상기 제 2 광학 계측 패턴(120)을 계측하기 위해 전자기파를 조사할 때, 하부에 위치한 상기 제 1 광학 계측 패턴(110)에서 반사 및 산란된 전자기파까지 계측된다면 계측 결과에 오차가 발생할 수 있다.
이 때의 상기 3차원의 차폐 구조(200)는 상기 3차원의 차폐 구조의 상단부 및 상기 3차원의 차폐 구조의 하단부가 메쉬형 금속 배선이며 상기 3차원의 차폐 구조의 상단부 및 하단부는 금속으로 구성된 비아 구조로 연결된 것을 특징으로 한다. 본 실험에서 사용된 상기 메쉬형 금속 배선 구조의 간격 피치(pitch) 값은 100-200nm이며, 사용된 전자기파의 파장은 상기 메쉬형 금속 배선 구조의 간격 피치 값보다 큰 425-750nm의 범위를 갖는다. 실험에 사용된 상기 3차원의 차폐 구조(200)는 구리를 포함한다.
도 5a 및 도 5b를 참조하면, 도 5a과 비교하였을 때, 도 5b의 에러가 크게 발생했음을 알 수 있다. X축 및 Y축의 오프셋의 절대값이 상기 제 2 광학 계측 패턴(120)만 존재하는 경우에 비하여 증가하였다. 상기 제 1 광학 계측 패턴(110) 및 상기 제 2 광학 계측 패턴(120) 사이에 상기 격자 무늬의 2차원 차폐 구조(240)가 존재한다 하더라도 조사된 전자기파가 제대로 차단되지 않는다는 것을 알 수 있다. 상기 제 1 광학 계측 패턴(110)에 도달한 전자기파가 산란되고 상기 제 2 광학 계측 패턴(120)을 인식하는 것을 방해 받을 수 있다.
도 5a 내지 도 5c를 참조하면, 상기 제 1 광학 계측 패턴(110)을 둘러 싸는 상기 3차원의 차폐 구조(200)는 광학 계측 패턴의 에러를 상대적으로 감소시킴을 알 수 있다. 실험 결과에 따르면, 상기 격자 무늬의 2차원 차폐구조(240)가 형성된 경우에 비하여 상기 3차원의 차폐 구조(200)가 형성된 경우에는 X축 및 Y축 방향의 오프셋의 절대값이 감소하였다. 상기 3차원의 차폐 구조(200)가 형성된 경우의 X축 및 Y축 방향의 오프셋의 절대값은 하부의 상기 제 1 광학 계측 패턴(110)이 없이 상기 제 2 광학 계측 패턴(120)만을 계측할 때의 X축 및 Y축 방향의 오프셋의 절대값과 유사하게 도출되었다.
또한, 2차원 맵을 비교할 때, 도 5c의 실험 결과는 도 5a의 상기 제 2 광학 계측 패턴(120)만을 계측할 때의 결과와 유사하게 도출됨을 알 수 있다. 즉, 상기 제 1 광학 계측 패턴(110)을 둘러싼 상기 3차원의 차폐 구조(200)로 인하여, 계측을 위해 조사된 전자기파가 제 1 광학 계측 패턴(110)까지 도달하지 못하고 차단된다. 따라서 본 발명의 일 실시예에 따른 상기 3차원의 차폐 구조(200)가 제 1 광학 계측 패턴(110)을 둘러싼 경우, 제 2 광학 계측 패턴(120)의 계측 정확도가 증가할 수 있다.
포토 리소그래피 공정에서는 정렬하고자 하는 박막층의 수만큼 광학 계측 패턴이 필요하게 되어, 기판 상에 보다 많은 공간을 차지하게 된다. 본 발명의 일 실시예에 따른 상기 3차원의 차폐 구조(200)를 이용할 경우 기판의 동일한 면적에 더 많은 광학 계측 패턴을 형성할 수 있어, 광학 계측 패턴이 차지하는 면적을 감소시킬 수 있다.
도 6는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(30)이다.
시스템(30)은 제어기(31), 입/출력 장치(32), 기억 장치(33), 및 인터페이스(34)를 포함한다. 상기 시스템(30)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(31)는 시스템(30)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(32)는 시스템(30)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(30)은 입/출력 장치(32)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(32)는, 예를 들면 키패드 (keypad), 키보드(keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(33)는 제어기(31)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(31)에서 처리된 데이터를 저장할 수 있다.
인터페이스(34)는 상기 시스템(30)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(31), 입/출력 장치(32), 기억 장치(33), 및 인터페이스(34)는 버스(350)를 통해 서로 통신할 수 있다. 상기 시스템(30)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
상기 시스템(30)은 본 발명의 기술적 사상에 의한 반도체 소자를 포함할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다. 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 기판 101: 반도체 칩
102: 스크라이브 레인 영역 110: 제 1 광학 계측 패턴
120: 제 2 광학 계측 패턴 200: 3차원의 차폐 구조
210: 3차원의 차폐 구조의 상단부 220: 3차원의 차폐 구조의 하단부
230: 비아 구조 240: 메쉬형의 2차원 차폐 구조
402, 404, 406, 408: 회로 패턴
302, 304, 306, 308, 310, 312, 314, 316: 층간 절연막
30: 시스템 31: 제어기
32: 입/출력 장치 33: 기억 장치
34: 인터페이스

Claims (10)

  1. 적어도 2개의 반도체 칩 영역 및 상기 반도체 칩 영역을 구획하는 스크라이브 레인(scribe lane) 영역이 존재하는 기판;
    상기 기판 상에 형성된 제 1 광학 계측 패턴;
    상기 제 1 광학 계측 패턴과 이격되고, 상기 제 1 광학 계측 패턴의 상부층에 위치하는 제 2 광학 계측 패턴; 및
    상기 제 1 광학 계측 패턴을 수용하고, 도전성 물질로 이루어지는 3차원의 차폐 구조를 포함하고,
    상기 3차원의 차폐 구조는, 상기 기판의 주면에 수직 방향으로 상기 제1 광학 계측 패턴 및 상기 제2 광학 계측 패턴 사이에 위치하는 판 형상의 상단부를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 3차원의 차폐 구조에서 상기 제 1 광학 계측 패턴의 상부층에 위치하는 3차원 차폐 구조의 상단부 및 상기 제 1 광학 계측 패턴의 하부층에 위치하는 3차원 차폐 구조의 하단부는 상기 제 1 광학 계측 패턴의 주위를 둘러싸는 비아(via) 구조를 통하여 전기적으로 연결되는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 3차원의 차폐 구조는, 상기 제 1 광학 패턴의 하부층에 위치하고 메쉬(mesh)형의 도전성 물질의 배선으로 구성된 하단부를 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제3 항에 있어서,
    상기 메쉬형의 도전성 물질 배선의 간격은 상기 제 2 광학 계측 패턴을 계측하기 위해 사용되는 전자기파의 파장보다 작은 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제 1 광학 계측 패턴 및 제2 광학 계층 패턴은 적어도 2개의 층(layer)에 각각 형성된 서로 이격 되는 패턴으로 이루어지는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 3차원의 차폐 구조는 상기 기판의 스크라이브 레인(scribe lane) 영역에 형성되는 것을 특징으로 하는 반도체 소자.
  7. 반도체 칩 상에 형성되고, 상하로 이격되는 한 쌍의 제 1 광학 계측 패턴;
    상기 한 쌍의 제 1 광학 계측 패턴과 이격 되고, 상기 한 쌍의 제 1 광학 계측 패턴의 상부층에 위치하며, 상하로 이격되는 한 쌍의 제 2 광학 계측 패턴; 및
    상기 한 쌍의 제 1 광학 계측 패턴을 둘러싸고, 적어도 하나의 면이 메쉬형의 도전성 물질 배선으로 구성된 3차원의 차폐 구조를 포함하고,
    상기 메쉬형의 도전성 물질 배선은 상기 한 쌍의 제1 광학 계측 패턴 및 상기 한 쌍의 제2 광학 계측 패턴 사이에 배치되는 것을 특징으로 하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 제 1 광학 계측 패턴 및 상기 제 2 광학 계측 패턴은 라인 앤 스페이스(line and space) 패턴인 것을 특징으로 하는 반도체 소자.
  9. 제7 항에 있어서,
    상기 메쉬형의 도전성 물질 배선의 간격이 상기 제1 광학 계측 패턴에 조사되는 전자기파의 파장보다 작은 것을 특징으로 하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 전자기파는 가시광선인 것을 특징으로 하는 반도체 소자.
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