[go: up one dir, main page]

KR102540570B1 - 출력 버퍼 및 이를 포함하는 소스 구동 회로 - Google Patents

출력 버퍼 및 이를 포함하는 소스 구동 회로 Download PDF

Info

Publication number
KR102540570B1
KR102540570B1 KR1020160157236A KR20160157236A KR102540570B1 KR 102540570 B1 KR102540570 B1 KR 102540570B1 KR 1020160157236 A KR1020160157236 A KR 1020160157236A KR 20160157236 A KR20160157236 A KR 20160157236A KR 102540570 B1 KR102540570 B1 KR 102540570B1
Authority
KR
South Korea
Prior art keywords
output
pull
current
transistor
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020160157236A
Other languages
English (en)
Other versions
KR20170073481A (ko
Inventor
장영신
김장수
Original Assignee
주식회사 엘엑스세미콘
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 엘엑스세미콘 filed Critical 주식회사 엘엑스세미콘
Priority to CN201611151829.7A priority Critical patent/CN106898285B/zh
Publication of KR20170073481A publication Critical patent/KR20170073481A/ko
Application granted granted Critical
Publication of KR102540570B1 publication Critical patent/KR102540570B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0828—Several active elements per pixel in active matrix panels forming a digital to analog [D/A] conversion circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/04—Display protection
    • G09G2330/045—Protection against panel overheating

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 출력 버퍼에 관한 것으로, 디스플레이 장치의 소스 구동 회로 및 게이트 구동 회로 등에 채용될 수 있으며, 입력 전압과 출력 전압의 관계에 따라 슬루율이 자동으로 제어되고, 높은 슬루율을 안정적으로 얻을 수 있는 출력 버퍼 및 이를 포함하는 소스 구동 회로에 관한 것이다.

Description

출력 버퍼 및 이를 포함하는 소스 구동 회로{OUTPUT BUFFER AND SOURCE DRIVING CIRCUIT INCLUDING THE SAME}
본 발명은 출력 버퍼에 관한 것으로, 더 상세하게는 슬루율(slew rate)을 개선하는 기술에 관한 것이다.
일반적으로 출력 버퍼는 신호를 버퍼링하는데 이용되고, 디스플레이 장치의 소스 구동 회로 및 게이트 구동 회로 등의 다양한 기술분야에 채용될 수 있다. 디스플레이 장치의 경우 대형화에 따른 부하 커패시턴스의 증가와 수평 주기의 감소로 인해 슬루율은 중요한 요소로 대두되고 있다.
일례로, 디스플레이 장치는 디스플레이 패널을 구동하기 위한 소스 구동 회로를 포함하고, 소스 구동 회로는 영상 데이터에 대응하는 소스 구동 신호를 디스플레이 패널의 데이터 라인에 제공한다.
이러한 소스 구동 회로는 데이터 라인의 저항 및 커패시터와 같은 부하 성분에 의해 소스 구동 신호가 왜곡되는 것을 방지하기 위해 소스 구동 신호를 버퍼링하여 출력하는 출력 버퍼를 구비한다. 출력 버퍼는 연산 증폭기가 사용될 수 있다.
최근 디스플레이 장치의 크기가 대형화 및 고해상도 되어 감에 따라 한 수평 라인을 구동하는 시간이 단축되고 있다. 이로 인하여 출력 버퍼의 풀-업이나 풀-다운에 필요한 마진을 확보하지 못하여 정해진 시간 내에 소스 구동 신호가 목표 전압까지 도달하지 못하여 화질이 저하되는 문제점이 발생할 수 있다.
이를 해결하기 위하여 출력 버퍼의 바이어스 전류를 증가시켜 출력 버퍼의 슬루율(slew rate)을 개선하는 방법이 고려될 수 있으나 이는 소비 전력이 증가되는 문제점이 있다.
따라서, 소모 전력의 증가 없이 안정적으로 높은 슬루율을 얻을 수 있는 출력 버퍼가 요구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 높은 슬루율을 안정적으로 얻을 수 있는 출력 버퍼 및 이를 포함하는 소스 구동 회로를 제공하는데 있다.
본 발명이 해결하고자 하는 기술적 과제는 입력 신호와 출력 신호의 차이에 따라 슬루율이 자동으로 제어되는 출력 버퍼 및 이를 포함하는 소스 구동 회로를 제공하는데 있다.
본 발명이 해결하고자 하는 기술적 과제는 출력 버퍼의 풀-업과 풀-다운 시간을 단축하여 고속 구동을 가능하게 하는 출력 버퍼 및 이를 포함하는 소스 구동 회로를 제공하는데 있다.
본 발명이 해결하고자 하는 기술적 과제는 슬루율 개선을 통해서 발열 감소 및 시간적인 동작 마진을 충분히 확보할 수 있는 출력 버퍼 및 이를 포함하는 소스 구동 회로를 제공하는데 있다.
본 발명의 일 실시예에 따른 출력 버퍼는, 입력 신호에 대응하여 제1 신호 및 제2 신호를 생성하는 입력 회로; 상기 제1 신호에 대응하여 풀-업 구동하고 상기 제2 신호에 대응하여 풀-다운 구동하며 출력 신호를 제공하는 출력 회로; 및 상기 입력 신호와 상기 출력 신호의 차이에 따라 상기 제1 신호를 상기 출력회로의 출력단에 푸시(push)하거나 상기 출력 신호를 상기 제2 신호에 풀(pull)하여 슬루율을 제어하는 슬루율 제어 회로;를 포함한다.
본 발명의 다른 실시예에 따른 출력 버퍼는, 입력 전압에 대응하여 풀-업 전류 및 풀-다운 전류를 생성하는 입력 회로; 상기 풀-업 전류 및 상기 풀-다운 전류에 대응하여 풀-업 또는 풀-다운된 출력 전압을 출력단에 제공하는 출력 회로; 및 상기 출력 전압의 슬루율을 조절하기 위하여, 상기 입력 전압과 상기 출력 전압의 차이에 따라 상기 풀-업 전류를 상기 출력단에 푸시(push)하거나 상기 출력단의 전류를 상기 풀-다운 전류에 풀(pull)하는 슬루율 제어 회로;를 포함한다.
본 발명의 다른 실시예에 따른 소스 구동 회로는, 디지털 영상 데이터에 대응하는 입력 전압을 버퍼링한 출력 전압을 출력하고, 상기 입력 전압과 상기 출력 전압의 차이에 따라 상기 출력 전압의 슬루율을 조절하기 위한 슬루율 제어 회로를 포함하는 출력 버퍼; 상기 출력 전압을 디스플레이 패널의 데이터 라인에 대응하는 출력단에 전달하는 출력 스위칭 회로; 및 상기 슬루율 제어 회로와 상기 출력단의 연결을 스위칭하는 선택 스위칭 회로;를 포함하고, 상기 선택 스위칭 회로의 턴온에 대응하여 상기 출력 전압의 슬루율이 제어된다.
상술한 바와 같이, 본 발명은 입력 전압과 출력 전압의 차이에 따라 자동으로 슬루율을 조절하므로 바이어스 전류의 증가나 보상 커패시터의 값 감소 없이 높은 슬루율을 안정적으로 얻을 수 있다.
또한, 본 발명은 입력 전압이 출력 전압보다 상대적으로 크거나 입력 전압이 출력 전압보다 상대적으로 작으면 자동적으로 슬루율을 높아지도록 제어하므로 출력 버퍼가 채용되는 장치의 고속 구동을 가능하게 한다.
또한, 본 발명은 디스플레이 장치의 크기가 대형화 및 고해상도 되어 감에 따라 출력 버퍼의 풀업이나 풀다운에 필요한 시간적인 마진을 확보하지 못하여 소스 구동 신호가 목표 전압까지 도달하지 못함에 따라 화질이 저하되는 문제점을 해결할 수 있다.
또한, 본 발명은 슬루율 개선을 통해서 출력 버퍼가 채용되는 장치들의 시간적인 동작 마진을 충분히 확보할 수 있게 한다.
또한, 본 발명은 디스플레이 장치의 크기가 대형화 및 고해상도 되어 감에 따라 발열이 증가할 수 있는데, 슬루율을 향상 시킴으로써 발열 개선을 가능하게 한다.
도 1은 본 발명의 소스 구동 회로의 일 실시예를 도시한 블록도이다.
도 2는 도 1의 출력 버퍼의 일 실시예를 도시한 블록도이다.
도 3는 도 2의 출력 버퍼의 슬루율 제어 회로의 일 실시예를 도시한 회로도이다.
도 4는 도 2의 출력 버퍼의 슬루율 제어 회로의 다른 실시예를 도시한 회로도이다.
도 5는 도 1의 출력 버퍼의 다른 실시예를 도시한 회로도이다.
도 6은 도 2의 출력 버퍼의 슬루율 제어 회로의 또 다른 실시예를 도시한 회로도이다.
도 7은 본 발명의 소스 구동 회로의 출력 회로의 일 실시예를 설명하기 위한블럭도이다.
도 8은 도 7의 출력 회로의 일 실시예를 설명하기 위한 회로도이다.
도 9는 도 8의 출력 회로의 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명에 의한 슬루율 향상 결과를 도시한 파형도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 명세서 및 특허청구범위에 사용된 용어는 통상적이거나 사전적 의미로 한정되어 해석되지 아니하며, 본 발명의 기술적 사항에 부합하는 의미와 개념으로 해석되어야 한다.
본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예이며, 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 본 출원 시점에서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있다.
도 1은 본 발명의 소스 구동 회로의 일 실시예를 도시한 블록도이다.
도 1을 참고하면, 본 발명의 소스 구동 회로는 디지털 아날로그 컨버터 회로(100) 및 출력 버퍼 회로(200)를 포함한다. 도 1에는 도시하지 않았으나, 소스 구동 회로는 타이밍 컨트롤러로부터 제공되는 입력 신호로부터 데이터 신호를 복원하는 복원 회로와, 복원된 데이터 신호를 래치하는 래치 회로 등을 포함할 수 있다.
디지털 아날로그 컨버터 회로(100)는 데이터 신호(D1 ~ Dn)에 대응하는 계조 전압(VGR<1:j>)을 선택하고, 선택한 계조 전압(VGR<1:j>)을 데이터 전압(VIN1 ~ VINn)으로 출력 버퍼 회로(200)에 제공한다.
출력 버퍼 회로(200)는 디지털 아날로그 컨버터 회로(100)로부터 제공되는 데이터 전압(VIN1 ~ VINn)을 버퍼링하고 소스 구동 신호(VOUT1~VOUTn)를 디스플레이 패널(도시되지 않음)의 데이터 라인에 제공한다.
이러한 출력 버퍼 회로(200)는 데이터 라인으로 공급되는 소스 구동 신호(VOUT1~VOUTn)의 왜곡을 방지하기 위해 버퍼링하는 다수의 출력 버퍼(40)들을 포함한다. 출력 버퍼(40)로는 연산 증폭기가 사용될 수 있다.
본 발명은 소스 구동 회로 등에 채용될 수 있는 슬루율이 개선된 출력 버퍼(40)를 제공하고자 한다. 슬루율은 출력 전압의 최대 변화율로, 출력 버퍼(40)의 바이어스 전류를 증가시키거나 보상 커패시터 값을 감소시키면 향상될 수 있다.
본 발명은 바이어스 전류의 증가나 보상 커패시터의 값 감소 없이 높은 슬루율을 안정적으로 얻을 수 있는 출력 버퍼(40)를 제공하고자 한다. 이러한 출력 버퍼의 구성은 다음과 같다.
도 2는 도 1의 출력 버퍼의 일 실시예를 도시한 블록도이다.
도 2를 참고하면, 본 발명의 출력 버퍼(40)는 입력 회로(10), 출력 회로(20) 및 슬루율 제어 회로(30)를 포함한다.
입력 회로(10)는 입력 전압(VIN)에 응답하여 풀-업 전류(I1) 및 풀-다운 전류(I2)를 생성한다. 풀-업 전류(I1) 및 풀-다운 전류(I2)는 입력 전압(VIN)의 크기에 따라 크기가 상보적으로 변화한다. 이러한 입력 회로(10)는 연산 증폭기의 입력 스테이지로 구성할 수 있으며, 입력 회로(10)의 세부 구성에 대한 설명은 본 발명에서는 생략한다.
출력 회로(20)는 입력 회로(10)로부터 제공되는 풀-업 전류(I1) 및 풀-다운 전류(I2)에 응답하여 출력 전압(VOUT)을 출력한다. 이러한 출력 회로(20)는 풀-업 전류(I1)에 응답하여 출력단(A)을 풀업 구동하는 풀업 구동부(PM2)와 풀-다운 전류(I2)에 응답하여 출력단(A)을 풀다운 구동하는 풀다운 구동부(NM2)를 포함한다. 일례로, 풀업 구동부(PM2)는 PMOS 트랜지스터, 풀다운 구동부(NM2)는 NMOS 트랜지스터로 구성할 수 있다.
슬루율 제어 회로(30)는 입력 회로(10)와 출력 회로(20)의 사이에서 입력 전압(VIN)과 출력 전압(VOUT)의 차이에 따라 풀-업 전류(I1)를 출력 회로(20)의 출력단(A)에 푸시(push)하거나 출력단(A)의 전류를 풀-다운 전류(I2)에 풀(pull)하여 슬루율을 제어한다.
슬루율 제어 회로(30)는 입력 전압(VIN)이 출력 전압(VOUT)보다 상대적으로 크면 입력 회로(10)로부터 제공되는 풀-업 전류(I1)를 출력단(A)에 제공하여 출력 회로(20)의 풀업 구동부(PM2)의 게이트 전압을 빠르게 낮춤으로써 출력 전압(VOUT)의 슬루율을 높인다. 그리고, 슬루율 제어 회로(30)는 입력 전압(VIN)이 출력 전압(VOUT)보다 상대적으로 작으면 출력단(A)의 전류를 풀-다운 전류(I2)에 제공하여 출력 회로(20)의 풀다운 구동부(NM2)의 게이트 전압을 빠르게 높임으로써 출력 전압(VOUT)의 슬루율을 높인다.
이러한 슬루율 제어 회로(30)는 입력 전압(VIN)과 출력 전압(VOUT)의 차이에 따라 턴-온 저항 값이 상보적으로 가변되는 트랜지스터들을 포함할 수 있다. 일례로, 입력 전압(VIN)이 출력 전압(VOUT)보다 상대적으로 크면 풀-업 전류(I1)가 출력단(A)에 제공되도록 트랜지스터의 턴-온 저항 값이 가변되고, 입력 전압(VIN)이 출력 전압(VOUT)보다 상대적으로 작으면 출력단(A)의 전류가 풀-다운 전류(I2)에 제공되도록 트랜지스터의 턴-온 저항 값이 가변된다.
본 발명의 출력 버퍼(40)는 입력 전압(VIN)이 출력 전압(VOUT)보다 상대적으로 크거나 입력 전압(VIN)이 출력 전압(VOUT)보다 상대적으로 작으면 자동적으로 슬루율을 높아지도록 제어하므로 출력 전압(VOUT)의 라이징 및 폴링 시간을 단축하여 고속 구동을 가능하게 한다.
또한, 본 발명의 출력 버퍼(40)는 바이어스 전류의 증가나 보상 커패시터의 값 감소 없이 입력 전압(VIN)과 출력 전압(VOUT)의 차에 따라 자동으로 슬루율을 조절하므로 소모 전력이 증가 없이 높은 슬루율을 안정적으로 얻을 수 있다.
도 3은 도 2의 출력 버퍼(40)의 슬루율 제어 회로(30)의 일 실시예를 도시한 회로도이다. 도 3은 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있다.
도 3을 참고하면, 슬루율 제어 회로(30)는 풀-업 전류(I1)와 풀-다운 전류(I2) 사이에서 입력 전압(VIN)과 출력 전압(VOUT)의 차이에 따라 턴-온 저항 값이 가변되는 상보 트랜지스터(NM1, PM1)로 구성할 수 있다.
상보 트랜지스터(NM1, PM1)는 드레인이 출력단(A)에 공통으로 접속되는 NMOS 트랜지스터(NM1)와 PMOS 트랜지스터(PM1)을 포함한다.
NMOS 트랜지스터(NM1)의 소스는 입력 회로(10)로부터 풀-업 전류(I1)가 인가되는 출력 회로(20)의 풀업 구동부(PM2)의 게이트와 연결되고, PMOS 트랜지스터(PM1)의 소스는 입력 회로(10)로부터 풀-다운 전류(I2)가 인가되는 출력 회로(20)의 풀다운 구동부(NM2)의 게이트와 연결된다.
NMOS 트랜지스터(NM1)는 입력 전압(VIN)이 출력 전압(VOUT)보다 상대적으로 크면 턴-온 저항 값이 감소하여 풀-업 전류(I1)를 출력단(A)에 제공하고, PMOS 트랜지스터(PM1)는 입력 전압(VIN)이 출력 전압(VOUT)보다 상대적으로 작으면 턴-온 저항 값이 감소하여 출력단(A)의 전류를 풀-다운 전류(I2)에 제공한다.
이러한 슬루율 제어 회로(30)는 입력 전압(VIN)이 출력 전압(VOUT)보다 상대적으로 크면 풀-업 전류(I1)를 출력 전압(VOUT)에 푸시(push)하여 출력 회로(20)의 풀업 구동부(PM2)의 게이트 전압을 빠르게 낮춤으로써 출력 전압(VOUT)을 목표 레벨까지 빠르게 상승시킨다.
그리고, 슬루율 제어 회로(30)는 입력 전압(VIN)이 출력 전압(VOUT)보다 상대적으로 작으면 출력 전압(VOUT)의 전류를 풀-다운 전류(I2)로 풀(pull)하여 출력 회로(20)의 풀다운 구동부(NM2)의 게이트 전압을 빠르게 높임으로써 출력 전압(VOUT)을 목표 레벨까지 빠르게 하강시킨다.
이와 같이 본 발명의 출력 버퍼(40)는 바이어스 전류 증가 없이 슬루율을 향상시키므로 소모 전력을 줄일 수 있고, 보상 커패시터 값의 감소 없이 슬루율을 향상시키므로 안정적인 버퍼링을 수행할 수 있다.
또한, 본 발명의 출력 버퍼(40)는 최근 디스플레이 장치의 크기가 대형화 및 고해상도 되어 감에 따라 출력 버퍼의 풀업이나 풀다운에 필요한 시간적인 마진을 확보하지 못하여 소스 구동 신호가 목표 전압까지 도달하지 못함에 따라 화질이 저하되는 문제점을 해결할 수 있다.
또한, 본 발명은 디스플레이 장치의 크기가 대형화 및 고해상도 되어 감에 따라 발열이 증가할 수 있는데, 슬루율을 향상 시킴으로써 발열 개선을 가능하게 한다.
도 4는 도 2의 출력 버퍼(40)의 슬루율 제어 회로(30)의 다른 실시예를 도시한 회로도이다.
도 4를 참고하면, 슬루율 제어 회로(30)는 풀-업 전류(I1)와 풀-다운 전류(I2) 사이에서 입력 전압(VIN)과 출력 전압(VOUT)의 차이에 따라 턴-온 저항 값이 가변되는 상보 트랜지스터(NM1, PM1)와, 제1 및 제2역전류 방지용 트랜지스터(PM3, PM4)를 포함한다.
상보 트랜지스터(NM1, PM1)는 드레인이 공통으로 출력단(A)에 접속되는 NMOS 트랜지스터(NM1)와 PMOS 트랜지스터(PM1)을 포함한다. 이러한 상기 상보 트랜지스터(NM1,PM1)의 구성 및 동작은 도 3과 중복되므로 생략한다.
제1역전류 방지용 트랜지스터(PM3)는 게이트와 드레인이 상보 트랜지스터(NM1)의 소스와 연결되고 소스가 풀업 구동부(PM2)의 게이트와 연결된다. 제2역전류 방지용 트랜지스터(PM4)는 소스가 상보 트랜지스터(PM1)의 소스와 연결되고 게이트와 드레인이 풀다운 구동부(NM2)의 게이트와 연결된다.
이러한 제1역전류 방지 트랜지스터(PM3)는 출력단(A)의 전류가 상보 트랜지스터(NM1)을 통해서 풀-업 전류(I1)에 전달되는 것을 방지하고, 제2역전류 방지 트랜지스터(PM4)는 풀-다운 전류(I2)가 상보 트랜지스터(PM1)을 통해서 출력단(A)에 전달되는 것을 방지한다.
이와 같이 본 발명의 출력 버퍼(40)는 추가된 슬루율 제어 회로(30)에 의해 역전류가 흐르는 것을 방지하기 위해 역전류 방지용 트랜지스터(PM3, PM4)를 구비함으로써 슬루율 개선과 함께 안정적으로 버퍼링 동작을 수행할 수 있다.
한편, 도 5에 도시한 바와 같이, 본 발명의 출력 버퍼(40)는 슬루율 제어 회로(30)를 선택 구동하기 위한 선택 스위칭 회로(50)를 더 포함하여 구성할 수 있다. 선택 스위칭 회로(50)는 상보 트랜지스터(NM1, PM1)의 공통 드레인과 출력단(A) 사이에 구성할 수 있다.
이러한 선택 스위칭 회로(50)는 소스 구동 회로가 높은 슬루율을 필요로 하는 구간에 인에이블되는 슬루율 제어 신호(SMUX)에 응답하여 턴-온 되는 것으로 구성할 수 있다.
그리고, 출력 버퍼(40)는 출력 제어 신호(OMUX)에 응답하여 출력 전압(VOUT)을 디스플레이 패널에 전달하는 출력 스위칭 회로(60)와 연계된다. 본 발명은 선택 스위칭 회로(50)의 구동 시간을 조절하여 출력 버퍼(40)의 슬루율을 향상시킬 수 있다. 이에 대한 상세한 설명은 도 7 내지 도 10의 설명에서 후술한다.
도 6은 도 2의 출력 버퍼(40)의 슬루율 제어 회로(30)의 또 다른 실시예를 도시한 회로도이다.
도 6을 참고하면, 슬루율 제어 회로(30)는 풀-업 전류(I1)와 풀-다운 전류(I2) 사이에서 입력 전압(VIN)과 출력 전압(VOUT)의 차이에 따라 턴-온 저항 값이 가변되는 트랜지스터(NM5, PM5)와, 역전류 방지용 트랜지스터(NM6, PM6)를 포함할 수 있다.
트랜지스터(NM5, PM5)는 게이트가 공통으로 입력 전압(VIN)의 입력단과 연결된다. 트랜지스터(NM5)는 소스가 출력 회로(20)의 풀업 구동부(PM2)의 게이트와 연결되고 드레인이 역전류 방지용 트랜지스터(NM6)의 소스와 연결된다.
트랜지스터(PM5)는 소스가 출력 회로(20)의 풀다운 구동부(NM2)의 게이트와 연결되고, 드레인이 역전류 방지용 트랜지스터(PM6)의 소스와 연결된다. 일례로, 트랜지스터(NM5)는 NMOS 트랜지스터, 트랜지스터(PM5)는 PMOS 트랜지스터로 구성할 수 있다.
트랜지스터(NM5)는 입력 전압(VIN)이 출력 전압(VOUT)보다 상대적으로 크면 턴-온 저항 값이 감소하여 풀-업 전류(I1)를 출력단(A)에 제공하여 출력 회로(20)의 풀업 구동부(PM2)의 게이트 전압을 낮추고, PMOS 트랜지스터(PM1)는 입력 전압(VIN)이 출력 전압(VOUT)보다 상대적으로 작으면 턴-온 저항 값이 감소하여 출력단(A)의 전류를 풀-다운 전류(I2)에 제공하여 출력 회로(20)의 풀다운 구동부(NM2)의 게이트 전압을 높인다.
역전류 방지용 트랜지스터(NM6, PM6)는 드레인이 공통으로 출력단(A)과 연결된다. 역전류 방지용 트랜지스터(NM6)는 게이트가 출력 회로(20)의 풀업 구동부(PM2)의 게이트와 연결되고 소스가 트랜지스터(NM5)의 드레인과 연결된다. 역전류 방지용 트랜지스터(PM6)는 게이트가 출력 회로(20)의 풀다운 구동부(NM2)의 게이트와 연결되고 소스가 트랜지스터(PM5)의 드레인과 연결된다. 일례로, 역전류 방지용 트랜지스터(NM6)는 NMOS 트랜지스터, 역전류 방지용 트랜지스터(PM6)는 PMOS 트랜지스터로 구성할 수 있다.
역전류 방지 트랜지스터(NM6)는 출력단(A)의 전류가 풀-업 전류(I1)에 제공되는 것을 방지하고, 역전류 방지 트랜지스터(PM6)는 풀-다운 전류(I2)가 출력단(A)에 제공되는 것을 방지한다.
이와 같이 슬루율 제어 회로(30)의 트랜지스터(NMP5)는 입력 전압(VIN)이 출력 전압(VOUT)보다 상대적으로 크면 풀-업 전류(I1)를 출력단(A)에 푸시(push)하여 출력 회로(20)의 풀업 구동부(PM2)의 게이트 전압을 낮춤으로써 목표 레벨까지 출력 전압(VOUT)을 빠르게 상승시키고, 입력 전압(VIN)이 출력 전압(VOUT)보다 상대적으로 작으면 출력 전압(VOUT)의 전류를 풀-다운 전류(I2)로 풀(pull)하여 출력 회로(20)의 풀다운 구동부(NM2)의 게이트 전압을 높임으로써 목표 레벨까지 출력 전압(VOUT)을 빠르게 하강시킨다.
이와 같이 본 발명의 출력 버퍼(40)는 바이어스 전류 증가 없이 슬루율을 향상시키므로 소모 전력을 줄일 수 있고, 보상 커패시터 값의 감소 없이 슬루율을 향상시키므로 안정적인 버퍼링을 수행할 수 있다.
또한, 본 발명은 디스플레이 장치의 크기가 대형화 및 고해상도 되어 감에 따라 발열이 증가할 수 있는데, 슬루율을 향상 시킴으로써 발열 개선을 가능하게 한다.
도 7은 본 발명의 소스 구동 회로의 출력 회로의 일 실시예를 설명하기 위한블럭도이다.
도 7을 참고하면, 소스 구동 회로의 출력 회로는 한 쌍의 출력 버퍼(40), 선택 스위칭 회로(50) 및 출력 스위칭 회로(60)를 포함한다.
한 쌍의 출력 버퍼(40)는 각각의 입력 전압(VIN1, VIN2)을 버퍼링하고 출력 전압(VOUT1, VOOUT2)을 출력한다.
출력 스위칭 회로(60)는 출력 제어 신호(DS_OMUX, CS_OMUX)에 응답하여 다이렉트 경로 또는 크로스 경로로 한 쌍의 출력 버퍼(40)의 출력 전압(VOUT1, VOOUT2)을 디스플레이 패널의 데이터 라인에 전달한다. 여기서, 출력 제어 신호(DS_OMUX)는 다이렉트 경로로 출력 전압(VOUT1, VOUT2)을 출력단에 전달하기 위한 신호이고, 출력 제어 신호(CS_OMUX)는 크로스 경로로 출력 전압(VOUT1, VOUT2)을 출력단에 전달하기 위한 신호이다.
선택 스위칭 회로(50)는 슬루율 제어 신호(DS_SMUX, CS_SMUX)에 응답하여 다이렉트 경로 또는 크로스 경로로 출력 버퍼(40)의 풀업 구동부(PM2)의 게이트에 인가되는 전류를 데이터 라인에 전달하여 풀업 구동부(PM2)의 게이트 전압을 낮추거나 데이터 라인의 전류를 다이렉트 경로 또는 크로스 경로로 출력 버퍼(40)의 풀다운 구동부(NM2)의 게이트에 전달하여 풀다운 구동부(NM2)의 전압을 높인다.
여기서, 슬루율 제어 신호(DS_SMUX, CS_SMUX)는 다이렉트 경로 또는 크로스 경로를 통해 출럭 버퍼(40)의 풀업 구동부(PM2)의 게이트에 인가되는 전류를 낮추거나 출력 버퍼(40)의 풀다운 구동부(NM2)의 게이트에 인가되는 전류를 높이기 위한 신호이다.
일례로, 선택 스위칭 회로(50)는 미리 설정된 시간 동안 출력 스위칭 회로(60)보다 먼저 온 되는 것으로 구성할 수 있으며, 슬루율 조절을 위해 미리 설정된 시간은 변경 설정이 가능하도록 구성할 수 있다.
도 8은 도 7의 출력 회로의 일 실시예를 설명하기 위한 회로도이고, 도 9는 도 8의 출력 회로의 동작을 설명하기 위한 타이밍도이다.
도 8을 참고하면, 출력 스위칭 회로(60)는 출력 제어 신호(DS_OMUX, CS_OMUX)에 응답하여 다이렉트 경로 또는 크로스 경로를 형성하고 한 쌍의 출력 버퍼(40)의 출력 전압(VOUT1, VOOUT2)을 디스플레이 패널의 데이터 라인에 전달하는 스위치들을 포함한다.
선택 스위칭 회로(50)는 슬루율 제어 신호(DS_SMUX, CS_SMUX)에 응답하여 출력 버퍼(40)의 풀업 구동부(PM2)의 게이트에 인가되는 전류를 낮추는 경로를 형성하거나 출력 버퍼(40)의 풀다운 구동부(NM2)의 게이트에 인가되는 전류를 높이는 경로를 형성하는 스위치들을 포함한다. 여기서, 풀업 구동부(PM2)의 게이트에 인가되는 전류를 낮추는 경로는 제1 전류 신호(I1)를 출력단(A)에 푸시하는 경로로 이해될 수 있으며, 풀다운 구동부(NM2)의 게이트에 인가되는 전류를 높이는 경로는 출력단(A)의 전류를 제2 전류 신호(I1)에 풀(pull)시키는 경로로 이해될 수 있다.
한편, 본 발명의 실시예는 선택 스위칭 회로(50)의 구동 시간을 미리 설정된 시간 동안 출력 스위칭 회로(60)보다 먼저 온 되는 것으로 구성하고, 미리 설정된 시간을 조절하여 출력 버퍼(40)의 슬루율을 향상시킬 수 있다.
도 9를 참고하면, 본 발명의 실시예에 따른 소스 구동 회로는 출력 스위칭 회로(60)의 온 구간(OMUX ON PERIOD) 전에 선택 스위칭 회로(50)가 온 되고, 출력 스위칭 회로(60)가 온 되도록 구성할 수 있다.
일례로, 입력 전압(VIN)이 출력 전압(VOUT) 보다 상대적으로 큰 경우, 선택 스위칭 회로(50)가 먼저 온 되고 출력 스위칭 회로(60)가 이후에 온 되면 출력 버퍼(40)의 풀업 구동부(PM2)의 게이트에 인가되는 전류가 선택 스위칭 회로(50)에 의해 출력단에 제공되어 풀업 구동부(PM2)의 게이트 전압을 낮출 수 있으므로 빠르게 출력단을 풀업 구동할 수 있다.
그리고, 입력 전압(VIN)이 출력 전압(VOUT) 보다 상대적으로 작은 경우, 선택 스위칭 회로(50)가 먼저 온 되고 출력 스위칭 회로(60)가 이후에 온 되면 출력단의 전류가 출력 버퍼(40)의 풀다운 구동부(NM2)의 게이트에 제공되어 풀다운 구동부(NM2)의 게이트 전압을 높일 수 있으므로 빠르게 출력단을 풀다운 구동할 수 있다.
여기서, 선택 스위칭 회로(50)가 먼저 온 되는 시간을 오버 드라이빙 시간(OVER-DRIVING TIME)으로 지칭할 수 있으며, 오버 드라이빙 시간은 변경 설정 가능하다. 오버 드라이빙 시간에 따라 슬루율은 변경되고, 오버 드라이빙 시간 변경 설정으로 슬루율을 조절할 수 있다.
이와 같이 본 발명은 출력 버퍼에 슬루율 제어 회로(30)를 적용하고, 슬루율 제어 회로(30) 적용과 함께 오버 드라이빙 시간을 적용하며, 오버 드라이빙 시간을 조절하여 슬루율을 향상시킬 수 잇다.
도 10은 본 발명에 의한 슬루율 향상 결과를 도시한 파형도이다.
구체적으로, 도 10은 슬루율 제어 회로(30)를 출력 버퍼(40)에 적용하지 않은 제1 경우(DEFAULT), 슬루율 제어 회로(30)를 출력 버퍼(40)에 적용하고 오버 드라이빙 시간을 적용하지 않은 제2 경우(NO OVER-DRIVING), 슬루율 제어 회로(30)를 출력 버퍼(40)에 적용하고 오버 드라이빙 시간을 적용한 제3 경우(OVER-DRIVING), 슬루율 제어 회로(30)를 출력 버퍼(40)에 적용하고 오버 드라이빙 시간을 길게 설정한 제4 경우(OVER-DRIVING)에 대한 슬루율 향상 결과를 나태내고 있다.
도 10을 참고하면, 슬루율 제어 회로(30)를 출력 버퍼(40)에 적용하지 않은 제1 경우(DEFAULT)가 출력 버퍼(40)의 슬루율이 가장 낮고, 슬루율 제어 회로(30)를 출력 버퍼(40)에 적용하고 오버 드라이빙을 적용하지 않은 제2 경우(NO OVER-DRIVING), 슬루율 제어 회로(30)를 출력 버퍼(40)에 적용하고 오버 드라이빙을 적용한 제3 경우(OVER-DRIVING)의 순서로 슬루율이 높게 나타나는 것을 확인할 수 있다. 또한, 슬루율 제어 회로(30)를 출력 버퍼(40)에 적용하고 오버 드라이빙 시간을 제 4경우와 같이 길게 설정할수록 슬루율이 향상되는 것을 확인할 수 있다.
한편, 본 발명의 실시예에 따른 소스 드라이버는 출력 스위칭 회로(60)와 선택 스위칭 회로(50)를 포함하여 구성하고 있으나, 한 쌍의 소스 구동 신호를 한 쌍의 출력단에 다이렉트 또는 크로스로 전달하는 출력 스위칭 회로(60)의 역할을 선택 스위칭 회로(50)가 대체하는 것으로 구성할 수 있다. 일례로, 선택 스위칭 회로(50)는 활성화 시 슬루율 제어 회로와 디스플레이 패널의 데이터 라인과 대응하는 출력단을 연결시켜 풀-업 전류를 출력단에 전달하거나 출력단의 전류를 풀-다운 전류에 전달하는 기능뿐만 아니라 슬루율이 조절된 한 쌍의 소스 구동 신호를 한 쌍의 출력단에 다이렉트 또는 크로스로 전달하는 기능을 수행할 수 있다.
상술한 바와 같이, 본 발명은 입력 전압과 출력 전압의 차에 따라 자동으로 슬루율을 조절하므로 바이어스 전류의 증가나 보상 커패시터의 값 감소 없이 높은 슬루율을 안정적으로 얻을 수 있다.
또한, 본 발명은 입력 전압이 출력 전압보다 상대적으로 크거나 입력 전압이 출력 전압보다 상대적으로 작으면 자동적으로 슬루율을 높아지도록 제어하므로 출력 버퍼가 채용되는 장치의 고속 구동을 가능하게 한다.
또한, 본 발명은 디스플레이 장치의 크기가 대형화 및 고해상도 되어 감에 따라 출력 버퍼의 풀업이나 풀다운에 필요한 시간적인 마진을 확보하지 못하여 소스 구동 신호가 목표 전압까지 도달하지 못함에 따라 화질이 저하되는 문제점을 해결할 수 있다.
또한, 본 발명은 슬루율 개선을 통해서 출력 버퍼가 채용되는 장치들의 시간적인 동작 마진을 충분히 확보할 수 있게 한다.
또한, 본 발명은 디스플레이 장치의 크기가 대형화 및 고해상도 되어 감에 따라 발열이 증가할 수 있는데, 슬루율을 향상 시킴으로써 발열 개선을 가능하게 한다.
10 : 입력 회로
20 : 출력 회로
30 : 슬루율 제어 회로
40 : 출력 버퍼

Claims (15)

  1. 입력 신호에 대응하여 제1 신호 및 제2 신호를 생성하는 입력 회로;
    상기 제1 신호에 대응하여 풀-업 구동하고 상기 제2 신호에 대응하여 풀-다운 구동하며 출력 신호를 제공하는 출력 회로; 및
    상기 입력 신호와 상기 출력 신호의 차이에 따라 턴-온 저항 값이 상보적으로 가변되는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터를 통하여 상기 제1 신호를 상기 출력회로의 출력단에 푸시(push)하거나 상기 제2 트랜지스터를 통하여 상기 출력 신호를 상기 제2 신호에 풀(pull)하여 상기 출력 신호의 슬루율을 조절하는 슬루율 제어 회로;를 포함하는 출력 버퍼.
  2. 제 1 항에 있어서,
    상기 슬루율 제어 회로는 상기 입력 신호가 상기 출력 신호보다 큰 경우 상기 제1 신호를 상기 출력단에 푸시하고, 상기 입력 신호가 상기 출력 신호보다 작은 경우 상기 출력 신호를 상기 제2 신호에 풀하는 출력 버퍼.
  3. 제 1 항에 있어서,
    상기 제1 트랜지스터는 상기 입력 신호가 상기 출력 신호보다 큰 경우 상기 제1 신호를 상기 출력단에 푸시하며, 상기 제2 트랜지스터는 상기 입력 신호가 상기 출력 신호보다 작은 경우 상기 출력 신호를 상기 제2 신호에 풀하는 출력 버퍼.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 트랜지스터는 상기 입력 신호가 인가되는 게이트가 공통으로 접속되고, 소스에 각각 상기 제1 및 제2 신호가 인가되며, 드레인이 상기 출력단에 공통으로 접속되는 출력 버퍼.
  5. 제 1 항에 있어서,
    상기 슬루율 제어 회로는 상기 입력 신호가 인가되는 게이트가 공통으로 접속되고, 드레인이 상기 출력단에 공통으로 접속되는 상기 제1 트랜지스터에 해당하는 제1 NMOS 트랜지스터 및 상기 제2 트랜지스터에 해당하는 제1 PMOS 트랜지스터;
    소스에 상기 제1 신호가 인가되고, 게이트와 드레인이 상기 제1 NMOS 트랜지스터의 소스와 연결되는 제2 PMOS 트랜지스터; 및
    소스와 게이트에 상기 제2 신호가 인가되고, 드레인이 상기 제1 PMOS 트랜지스터의 소스와 연결되는 제3 PMOS 트랜지스터;를 포함하는 출력 버퍼.
  6. 제 5 항에 있어서,
    상기 제2 PMOS 트랜지스터는 상기 출력단의 상기 출력 신호가 상기 제1 NMOS 트랜지스터를 통해 상기 제1 신호에 전달되는 것을 차단하고,
    상기 제3 PMOS 트랜지스터는 상기 제2 신호가 상기 제1 PMOS 트랜지스터를 통해 상기 출력단에 전달되는 것을 차단하는 출력 버퍼.
  7. 입력 전압에 대응하여 풀-업 전류 및 풀-다운 전류를 생성하는 입력 회로;
    상기 풀-업 전류 및 상기 풀-다운 전류에 대응하여 풀-업 또는 풀-다운된 출력 전압을 출력단에 제공하는 출력 회로; 및
    상기 출력 전압의 슬루율을 조절하기 위하여, 상기 입력 전압과 상기 출력 전압의 차이에 따라 턴-온 저항 값이 상보적으로 가변되는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터를 통하여 상기 풀-업 전류를 상기 출력단에 푸시(push)하거나 상기 제2 트랜지스터를 통하여 상기 출력단의 전류를 상기 풀-다운 전류에 풀(pull)하는 슬루율 제어 회로;를 포함하는 출력 버퍼.
  8. 제 7 항에 있어서,
    상기 슬루율 제어 회로는 상기 입력 전압이 상기 출력 전압보다 큰 경우 상기 턴-온 저항 값이 작아져 상기 풀-업 전류를 상기 출력단에 전달하는 상기 제1 트랜지스터; 및
    상기 입력 전압이 상기 출력 전압보다 작은 경우 상기 턴-온 저항 값이 작아져 상기 출력단의 전류를 상기 풀-다운 전류에 전달하는 상기 제2 트랜지스터;를 포함하는 출력 버퍼.
  9. 제 8 항에 있어서,
    상기 출력단의 전류가 상기 제1 트랜지스터를 통해 상기 풀-업 전류에 전달되는 것을 방지하는 제3 트랜지스터; 및
    상기 풀-다운 전류가 상기 제2 트랜지스터를 통해 상기 출력단에 전달되는 것을 방지하는 제4 트랜지스터;
    를 더 포함하는 출력 버퍼.
  10. 디지털 영상 데이터에 대응하는 입력 전압에 대응하여 풀-업 전류 및 풀-다운 전류를 생성하며 상기 풀-업 전류 및 상기 풀-다운 전류에 대응하여 출력 전압을 출력단에 제공하고, 상기 입력 전압과 상기 출력 전압의 차이에 따라 상기 출력 전압의 슬루율을 조절하기 위한 슬루율 제어 회로를 포함하는 출력 버퍼;
    상기 출력 전압을 디스플레이 패널의 데이터 라인에 대응하는 출력단에 전달하는 출력 스위칭 회로; 및
    상기 슬루율 제어 회로와 상기 출력단의 연결을 스위칭하는 선택 스위칭 회로;를 포함하고,
    상기 슬루율 제어 회로는 상기 입력 전압과 상기 출력 전압의 차이에 따라 턴-온 저항 값이 상보적으로 가변되는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터를 통하여 상기 풀-업 전류를 상기 출력단에 푸시(push)하거나 상기 제2 트랜지스터를 통하여 상기 출력단의 전류를 상기 풀-다운 전류에 풀(pull)하며, 그리고
    상기 선택 스위칭 회로의 턴온에 대응하여 상기 출력 전압의 슬루율이 제어되는 소스 구동 회로.
  11. 제 10 항에 있어서,
    상기 선택 스위칭 회로는 미리 설정된 시간 동안 상기 출력 스위칭 회로보다 먼저 온 되도록 설정된 소스 구동 회로.
  12. 제 11 항에 있어서,
    상기 미리 설정된 시간은 슬루율 조절을 위해 변경 가능하도록 설정된 소스 구동 회로.
  13. 제 10 항에 있어서, 상기 출력 버퍼는,
    상기 입력 전압에 대응하여 상기 풀-업 전류 및 상기 풀-다운 전류를 생성하는 입력 회로;
    상기 풀-업 전류 및 상기 풀-다운 전류에 대응하여 풀-업 또는 풀-다운된 상기 출력 전압을 상기 출력단에 제공하는 출력 회로; 및
    상기 출력 전압의 슬루율을 조절하기 위하여, 상기 입력 전압과 상기 출력 전압의 차이에 따라 사익 턴-온 저항 값이 상보적으로 가변되는 상기 제2 트랜지스터 및 상기 제2 트랜지스터를 포함하고, 상기 풀-업 전류를 상기 출력단에 푸시(push)하거나 상기 출력단의 전류를 상기 풀-다운 전류에 풀(pull)하는 슬루율 제어 회로;를 포함하는 소스 구동 회로.
  14. 제 13 항에 있어서,
    상기 슬루율 제어 회로는 상기 입력 전압이 상기 출력 전압보다 큰 경우 상기 풀-업 전류를 상기 출력단에 전달하는 상기 제1 트랜지스터; 및
    상기 입력 전압이 상기 출력 전압보다 작은 경우 상기 출력단의 전류를 상기 풀-다운 전류에 전달하는 상기 제2 트랜지스터;를 포함하는 소스 구동 회로.
  15. 제 14 항에 있어서,
    상기 슬루율 제어 회로는 상기 선택 스위칭 회로의 활성화 시,
    상기 출력단의 전류가 상기 풀-업 전류에 전달되거나 상기 풀-다운 전류가 상기 출력단에 전달되는 것을 방지하는 역전류 방지용 트랜지스터들을 더 포함하는 소스 구동 회로.
KR1020160157236A 2015-12-18 2016-11-24 출력 버퍼 및 이를 포함하는 소스 구동 회로 Active KR102540570B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201611151829.7A CN106898285B (zh) 2015-12-18 2016-12-14 输出缓冲器及包括输出缓冲器的源极驱动电路

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150181566 2015-12-18
KR20150181566 2015-12-18

Publications (2)

Publication Number Publication Date
KR20170073481A KR20170073481A (ko) 2017-06-28
KR102540570B1 true KR102540570B1 (ko) 2023-06-07

Family

ID=59280580

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160157236A Active KR102540570B1 (ko) 2015-12-18 2016-11-24 출력 버퍼 및 이를 포함하는 소스 구동 회로

Country Status (1)

Country Link
KR (1) KR102540570B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102537932B1 (ko) * 2019-04-26 2023-05-26 주식회사 디비하이텍 출력 버퍼 회로
KR102661500B1 (ko) 2019-06-07 2024-05-03 매그나칩믹스드시그널 유한회사 슬루율을 조절하기 위한 슬루율 조절 회로, 이를 포함하는 버퍼 회로 및 슬루율 조절 방법
KR102633090B1 (ko) 2019-08-05 2024-02-06 삼성전자주식회사 데이터 라인으로의 전압 출력을 가속시키기 위한 디스플레이 구동 회로
KR20220131578A (ko) 2021-03-22 2022-09-29 매그나칩 반도체 유한회사 슬루율 가속 회로 및 이를 포함하는 버퍼 회로

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101147354B1 (ko) * 2010-07-19 2012-05-23 매그나칩 반도체 유한회사 출력 버퍼용 슬루율 부스트 회로 및 이를 구비한 출력 버퍼

Also Published As

Publication number Publication date
KR20170073481A (ko) 2017-06-28

Similar Documents

Publication Publication Date Title
JP4267655B2 (ja) 電子回路、該電子回路として構成された差分送信機、及び、自己直列終端送信機を形成する方法（振幅制御、プリ・エンファシス制御及びスルー・レート制御のためのセグメント化と振幅精度及び高電圧保護のための電圧調整とを有する自己直列終端シリアル・リンク送信機）
KR102540570B1 (ko) 출력 버퍼 및 이를 포함하는 소스 구동 회로
US9059700B2 (en) Voltage translator
TWI454058B (zh) 低電壓差動訊號驅動器
CN106898285B (zh) 输出缓冲器及包括输出缓冲器的源极驱动电路
US9083584B2 (en) Common mode modulation with current compensation
US20120049897A1 (en) Output buffer circuit and semiconductor device
US20110163791A1 (en) Output circuit and semiconductor device including pre-emphasis function
US10395591B2 (en) Display device, CMOS operational amplifier, and driving method of display device
CN101114421A (zh) 输出驱动装置及显示装置
JP2012124701A (ja) レベルシフト回路及びそれを備えた駆動回路
US20100264957A1 (en) Output circuit
US20120146716A1 (en) Apparatus for Controlling Slew Rate
JP2007189614A (ja) レベルシフト回路
KR101830302B1 (ko) 데이터 구동 증폭기
KR102740919B1 (ko) 디스플레이 구동 장치 및 그의 전류 바이어스 회로
KR20140002180A (ko) 리시버 회로
KR20100094956A (ko) 출력 버퍼 회로
JP2008147940A (ja) 半導体集積回路
JP2012098530A (ja) 表示ドライバ及びそれを備えた表示装置
KR102537932B1 (ko) 출력 버퍼 회로
US11949321B2 (en) Pre-biased mode switching in system having selectable pulse-width modulated (PWM) and linear operation
JP5332802B2 (ja) 低速ドライバ回路
JP5598462B2 (ja) 信号送信回路
JP2007116416A (ja) 信号伝送回路

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20161124

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20211005

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20161124

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20230102

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20230502

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20230601

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20230601

End annual number: 3

Start annual number: 1

PG1601 Publication of registration