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KR102527383B1 - 핀형 활성 영역을 가지는 반도체 소자 - Google Patents

핀형 활성 영역을 가지는 반도체 소자 Download PDF

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KR102527383B1
KR102527383B1 KR1020170118837A KR20170118837A KR102527383B1 KR 102527383 B1 KR102527383 B1 KR 102527383B1 KR 1020170118837 A KR1020170118837 A KR 1020170118837A KR 20170118837 A KR20170118837 A KR 20170118837A KR 102527383 B1 KR102527383 B1 KR 102527383B1
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Abstract

본 발명에 따른 반도체 소자는, 딥 트렌치에 의하여 한정되는 소자 영역을 가지는 가지는 기판; 소자 영역에 배치되고 제1 방향으로 서로 이격되며 연장되는 복수의 핀형 활성 영역; 및 소자 영역의 측벽의 하단 부분으로부터 딥 트렌치의 저면을 따라서 연장되는 복수의 돌출 패턴;을 포함하되, 복수의 핀형 활성 영역 중 서로 인접하는 2개의 부분은 제1 방향에 수직인 제2 방향으로 제1 피치를 가지고 배치되고, 서로 인접하며 제1 방향으로 연장하는 복수의 돌출 패턴의 부분과 복수의 핀형 활성 영역의 부분은, 제1 방향에 수직인 제2 방향으로 제1 피치보다 큰 제2 피치를 가지고 배치된다.

Description

핀형 활성 영역을 가지는 반도체 소자{Semiconductor device having fin shaped active region}
본 발명은 반도체 소자에 관한 것으로, 특히 기판으로부터 돌출된 핀형 활성 영역을 가지는 반도체 소자에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 소자의 기능도 비약적으로 발전하고 있으며, 반도체 소자는 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구됨에 따라 스케일링 다운이 진행되고 있다.
반도체 소자의 스케일링 다운을 위하여, 기판으로부터 돌출된 핀형 활성 영역을 형성한 후, 핀형 활성 영역 상에 게이트 전극을 형성하는 트랜지스터가 제안되었다.
핀형 활성 영역에 형성된 트랜지스터는 전류 제어 능력이 향상되고, SCE(short channel effect)를 억제할 수 있다.
본 발명의 기술적 과제는 핀형 활성 영역을 가지며 고집화된 반도체 소자를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는, 딥 트렌치에 의하여 한정되는 소자 영역을 가지는 가지는 기판; 상기 소자 영역에 배치되고 제1 방향으로 서로 이격되며 연장되는 복수의 핀형 활성 영역; 및 상기 소자 영역의 측벽의 하단 부분으로부터 상기 딥 트렌치의 저면을 따라서 연장되는 복수의 돌출 패턴;을 포함하되, 상기 복수의 핀형 활성 영역 중 서로 인접하는 2개의 부분은 상기 제1 방향에 수직인 제2 방향으로 제1 피치를 가지고 배치되고, 서로 인접하며 상기 제1 방향으로 연장하는 상기 복수의 돌출 패턴의 부분과 상기 복수의 핀형 활성 영역의 부분은, 상기 제1 방향에 수직인 제2 방향으로 상기 제1 피치보다 큰 제2 피치를 가지고 배치된다.
본 발명에 따른 반도체 소자는, 딥 트렌치에 의하여 한정되는 소자 영역을 가지는 가지는 기판; 상기 소자 영역에 배치되는 제1 방향으로 서로 이격되며 연장되는 복수의 핀형 활성 영역; 및 상기 딥 트렌치의 저면을 따라서 연장되는 복수의 돌출 패턴;을 포함하되, 서로 인접하며 상기 제1 방향으로 연장하는 상기 복수의 돌출 패턴의 부분과 상기 복수의 핀형 활성 영역의 부분의 배치 간격은 상기 복수의 핀형 활성 영역 중 서로 인접하는 2개의 부분의 배치 간격보다 큰 값을 가진다.
본 발명에 따른 반도체 소자는, 딥 트렌치에 의하여 한정되는 소자 영역을 가지는 가지는 기판; 상기 소자 영역에 배치되고 제1 피치를 가지며 제1 방향으로 서로 이격되며 연장되는 복수의 핀형 활성 영역; 상기 소자 영역의 측벽의 하단 부분으로부터 상기 딥 트렌치의 저면을 따라서 연장되는 돌출 패턴; 상기 복수의 핀형 활성 영역 각각의 측벽의 하측 일부분, 상기 소자 영역의 측벽, 및 상기 돌출 패턴을 덮는 소자 분리막; 및 상기 소자 분리막 및 상기 복수의 핀형 활성 영역 상에서 상기 제2 방향으로 서로 이격되며 연장되며, 각각 게이트 유전막 및 게이트 도전막을 포함하는 상기 복수의 핀형 활성 영역과 교차하는 부분에 트랜지스터를 구성하는 복수의 게이트 구조체;를 포함하며, 서로 인접하는 상기 돌출 패턴의 부분과 상기 복수의 핀형 활성 영역의 부분은 상기 제1 피치보다 큰 제2 피치를 가지고 배치된다.
본 발명에 따른 반도체 소자는, 핀형 활성 영역을 만들기 위한 예비 핀형 활성 영역 중 제거를 원하지 않는 부분이 제거되거나, 제거를 원하는 부분이 잔류하지 않으므로, 성능이 저하되거나 소자가 불량을 가지지 않을 수 있다.
도 1a 내지 도 1d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 평면도 및 단면도들이다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 평면도 및 단면도들이다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 평면도 및 단면도들이다.
도 4a 내지 도 4d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 평면도 및 단면도들이다.
도 5a 내지 도 5d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 평면도 및 단면도들이다.
도 6a 내지 도 6d는 본 발명의 실시 예에 따른 반도체 소자의 구성을 나타내는 평면도 및 단면도들이다.
도 1a 내지 도 1d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 평면도 및 단면도들이다. 구체적으로 도 1b, 도 1c 및 도 1d는, 각각 평면도인 도 1a의 B-B’, C-C’ 및 D-D’를 따라서 절단한 단면도이다.
도 1a 내지 도 1d를 참조하면, 소자 영역(RX)을 가지는 기판(110) 상에 복수의 제1 마스크 패턴(M1)을 형성한다. 소자 영역(RX)은 기판(110)의 상측 부분일 수 있다.
기판(110)은 반도체 물질을 포함할 수 있다. 기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 기판(110)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiGe(silicon germanium), SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1 - zAs (0 ≤ z ≤ 1), 및 AlzGa1 - zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나 본 발명의 실시 예에 의한 반도체 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다. 상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 기판(110)에 NMOS 트랜지스터를 형성하는 경우, 기판(110)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 기판(110)에 PMOS 트랜지스터를 형성하는 경우, 상기 기판(110)의 적어도 일부는 Ge로 이루어질 수 있다. 일부 실시 예에서, 기판(110)은 SOI(silicon on insulator) 구조 또는 GOI(germanium on insulator) 구조를 가질 수 있다. 예를 들면, 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well)을 포함할 수 있다.
복수개의 제1 마스크 패턴(M1)은 대체로 제1 방향(X 방향)을 따라서 서로 이격되며, 대체로 제2 방향(Y 방향)을 따라서 연장될 수 있다. 여기에서, 복수개의 제1 마스크 패턴(M1)이 대체로 제2 방향(Y 방향)을 따라서 연장된다는 것은, 복수개의 제1 마스크 패턴(M1) 각각이 전체적으로 보면 마스크 패턴(M1)이 제2 방향(Y 방향)을 따라서 연장되나, 복수개의 제1 마스크 패턴(M1) 중 적어도 일부개는 부분적으로는 제2 방향(Y 방향)과는 다른 방향으로 연장되는 부분을 가질 수 있다는 것을 의미한다.
복수개의 제1 마스크 패턴(M1) 중 적어도 일부개는 제2 방향(Y 방향)과 다른 방향으로 연장되는 부분을 가질 수 있다. 본 명세서에서, 단순히 “제2 방향(Y 방향)을 따라서 연장되는” 제1 마스크 패턴(M1)이라 호칭하면, 복수개의 제1 마스크 패턴(M1) 중 제2 방향(Y 방향)과 다른 방향으로 연장되는 부분을 가지지 않고, 모든 부분이 제2 방향(Y 방향)을 따라서 연장되는 것을 의미한다. 또한 본 명세서에서 굴곡(curved) 마스크 패턴(M1a, M1b)은, 복수개의 제1 마스크 패턴(M1) 중 부분적으로는 제2 방향(Y 방향)과 다른 방향으로 연장되는 부분을 가지는 것을 의미한다. 굴곡 마스크 패턴(M1a, M1b)은 제1 굴곡 마스크 패턴(M1a) 및 제2 굴곡 마스크 패턴(M1b)을 포함할 수 있다.
제1 굴곡 마스크 패턴(M1a)은 제1 메인 연장부(MMa1), 제2 메인 연장부(MMa2), 마스크 우회 연장부(MDa), 및 제1 마스크 굴절부(MBa)로 이루어질 수 있다. 제1 굴곡 마스크 패턴(M1a)은 제1 메인 연장부(MMa1), 하나의 제1 마스크 굴절부(MBa), 마스크 우회 연장부(MDa), 다른 하나의 제1 마스크 굴절부(MBa), 및 제2 메인 연장부(MMa2)가 순차적으로 연결되며 대체로 제2 방향(Y 방향)으로 연장될 수 있다.
제1 메인 연장부(MMa1), 제2 메인 연장부(MMa2), 및 마스크 우회 연장부(MDa) 각각은 제2 방향(Y 방향)을 따라서 연장될 수 있으며, 서로 이격될 수 있다. 제1 메인 연장부(MMa1) 및 제2 메인 연장부(MMa2)는 제2 방향(Y 방향)을 따라서 연장되는 하나의 직선 상에 위치하며, 서로 이격될 수 있다.
제2 방향(Y 방향)을 따라서 연장되며 제1 메인 연장부(MMa1) 및 제2 메인 연장부(MMa2)가 위치하는 하나의 직선과는 이격되며, 제2 방향(Y 방향)을 따라서 연장되는 다른 하나의 직선 상에는, 마스크 우회 연장부(MDa)가 위치할 수 있다.
제1 마스크 굴절부(MBa)는 제1 메인 연장부(MMa1)와 마스크 우회 연장부(MDa) 사이, 및 제2 메인 연장부(MMa2)와 마스크 우회 연장부(MDa) 사이에 각각 위치하여, 제1 메인 연장부(MMa1)와 마스크 우회 연장부(MDa), 및 제2 메인 연장부(MMa2)와 마스크 우회 연장부(MDa)를 각각 연결할 수 있다.
제1 마스크 굴절부(MBa)는 제2 방향(Y 방향)과 다른 방향으로 연장될 수 있다. 제1 마스크 굴절부(MBa)는 예를 들면, 도 1a에 도시한 것과 같이 제1 방향(X 방향) 및 제2 방향(Y 방향) 각각에 대한 사선 방향으로 연장될 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 제1 마스크 굴절부(MBa)는 제1 방향(X 방향)으로 연장될 수도 있다. 일부 실시 예에서, 제1 마스크 굴절부(MBa)는 S자 형상을 가지며 연장될 수도 있다.
제2 굴곡 마스크 패턴(M1b)은 제3 메인 연장부(MMb1), 제4 메인 연장부(MMb2), 및 제2 마스크 굴절부(MBb)로 이루어질 수 있다. 제1 굴곡 마스크 패턴(M1a)은 제3 메인 연장부(MMb1), 제2 마스크 굴절부(MBb), 제4 메인 연장부(MMb2)가 순차적으로 연결되며 대체로 제2 방향(Y 방향)으로 연장될 수 있다.
제3 메인 연장부(MMb1), 및 제3 메인 연장부(MMb2) 각각은 제2 방향(Y 방향)을 따라서 연장될 수 있으며, 서로 이격될 수 있다. 제3 메인 연장부(MMb1) 및 제4 메인 연장부(MMb2)는 제2 방향(Y 방향)을 따라서 연장되며 이격되는 서로 다른 직선 상에 위치하며, 서로 이격될 수 있다.
제2 마스크 굴절부(MBb)는 제3 메인 연장부(MMb1)와 제4 메인 연장부(MMb2) 사이에 위치하여, 제3 메인 연장부(MMb1)와 제4 메인 연장부(MMb2)를 연결할 수 있다.
제2 마스크 굴절부(MBb)는 제2 방향(Y 방향)과 다른 방향으로 연장될 수 있다. 제2 마스크 굴절부(MBb)는 예를 들면, 도 1a에 도시한 것과 같이 제1 방향(X 방향) 및 제2 방향(Y 방향) 각각에 대한 사선 방향으로 연장될 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 제2 마스크 굴절부(MBb)는 제1 방향(X 방향)으로 연장될 수도 있다. 일부 실시 예에서, 제2 마스크 굴절부(MBb)는 S자 형상을 가지며 연장될 수도 있다.
일부 실시 예에서, 제2 굴곡 마스크 패턴(M1b)은 제1 굴곡 마스크 패턴(M1a)의 일부분일 수 있다. 즉, 제2 굴곡 마스크 패턴(M1b)의 제3 메인 연장부(MMb1), 제4 메인 연장부(MMb2), 및 제2 마스크 굴절부(MBb) 각각은 제1 굴곡 마스크 패턴(M1a)의 제1 메인 연장부(MMa1), 마스크 우회 연장부(MDa), 및 제1 메인 연장부(MMa1)와 마스크 우회 연장부(MDa)를 연결하는 제1 마스크 굴절부(MBa)에 대응될 수 있다.
또한 도 1a에는 제1 굴곡 마스크 패턴(M1a)이 2개의 메인 연장부(MMa1, MMa2), 1개의 마스크 우회 연장부(MDa), 및 2개의 마스크 굴절부(MBa)를 가지는 것으로 도시되었으나 이에 한정되지 않으며, 3개 이상의 메인 연장부를 가지거나, 2개 이상의 마스크 우회 연장부를 가지며, 그들을 연결하기 위한 3개 이상의 마스크 굴절부를 가지는 것 또한 가능하다.
마찬가지로, 도 1a에는 제2 굴곡 마스크 패턴(M1b)이 2개의 메인 연장부(MMb1, MMb2), 및 1개의 마스크 굴절부(MBb)를 가지는 것으로 도시되었으나 이에 한정되지 않으며, 3개 이상의 메인 연장부를 가지거나, 1개 이상의 마스크 우회 연장부를 추가로 가지며, 그들을 연결하기 위한 2개 이상의 마스크 굴절부를 가지는 것 또한 가능하다.
복수개의 제1 마스크 패턴(M1)은 제1 피치(PiN) 또는 제2 피치(PiW)를 가지고 서로 이격되며 연장될 수 있다. 본 명세서에서 피치(pitch)란 제1 마스크 패턴(M1) 또는, 후술할 핀형 활성 영역과 돌출 패턴과 같이 서로 이격되며 연장되는 구조들의 배치 간격을 의미하며, 구체적으로는 서로 이격되며 연장되는 2개의 구조들의 폭 방향의 중심 사이의 거리를 의미한다.
제2 피치(PiW)는 제1 피치(PiN)보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제2 피치(PiW)는 제1 피치(PiN)의 1.5배일 수 있으나, 이에 한정되지는 않는다.
제2 방향(Y 방향)을 따라서 연장되며 제1 메인 연장부(MMa1) 및 제2 메인 연장부(MMa2)가 위치하는 하나의 직선과, 제2 방향(Y 방향)을 따라서 연장되며 마스크 우회 연장부(MDa)가 위치하는 다른 하나의 직선 사이의 간격은, 제2 피치(PiW)와 제1 피치(PiN)의 차일 수 있다. 일부 실시 예에서, 제2 방향(Y 방향)을 따라서 연장되며 제1 메인 연장부(MMa1) 및 제2 메인 연장부(MMa2)가 위치하는 하나의 직선과, 제2 방향(Y 방향)을 따라서 연장되며 마스크 우회 연장부(MDa)가 위치하는 다른 하나의 직선 사이의 간격은, 제1 피치(PiN)의 0.5배일 수 있다.
제2 방향(Y 방향)을 따라서 연장되며 제3 메인 연장부(MMb1) 및 제4 메인 연장부(MMb2) 각각이 위치하는 서로 다른 직선 사이의 간격은, 제2 피치(PiW)와 제1 피치(PiN)의 차일 수 있다. 일부 실시 예에서, 제2 방향(Y 방향)을 따라서 연장되며 제3 메인 연장부(MMb1) 및 제4 메인 연장부(MMb2) 각각이 위치하는 서로 다른 직선 사이의 간격은, 제1 피치(PiN)의 0.5배일 수 있다.
도 3a 내지 도 3d에서 자세히 설명하겠으나, 제1 마스크 패턴(M1)을 식각 마스크로 사용하여 식각 공정을 수행하여 형성한 구조물(도 2a 내지 도 2d의 예비 핀형 활성 영역(PFA))들 중 후속 공정을 수행한 후 잔류하는 부분과 제거되는 부분에 대응하는 제1 마스크 패턴(M1)의 부분들은 제2 피치(PiW)를 가지고 이격될 수 있다. 또한 제1 마스크 패턴(M1)을 식각 마스크로 사용하여 식각 공정을 수행하여 형성한 구조물(도 2a 내지 도 2d의 예비 핀형 활성 영역(PFA))들 중 후속 공정을 수행한 후 잔류하는 두 부분, 또는 제거되는 두 부분에 대응하는 제1 마스크 패턴(M1)의 부분들은 제1 피치(PiN)를 가지고 이격될 수 있다.
제1 마스크 패턴(M1)은 실리콘 질화막, 실리콘 산화질화막, SOG (spin on glass) 막, SOH (spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
일부 실시 예에서, 제1 마스크 패턴(M1)은 EUV 리소그래피(Extreme ultraviolet lithography) 공정에 의하여 형성될 수 있다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 평면도 및 단면도들이다. 구체적으로 도 2b, 도 2c 및 도 2d는, 각각 평면도인 도 2a의 B-B’, C-C’ 및 D-D’를 따라서 절단한 단면도이다.
도 2a 내지 도 2d를 함께 참조하면, 제1 마스크 패턴(도 1a 내지 도 1d의 M1)을 식각 마스크로 사용하여 기판(110)의 일부분을 식각하여 쉘로우 트렌치(ST)를 형성하고, 쉘로우 트렌치(ST)를 사이에 두고 서로 이격되는 복수의 예비 핀형 활성 영역(PFA)을 형성한다. 일부 실시 예에서, 예비 핀형 활성 영역(PFA)의 상면 상에는 제1 마스크 패턴(M1)의 일부분이 잔류할 수 있다. 복수의 예비 핀형 활성 영역(PFA)은 제1 피치(PiN) 또는 제2 피치(PiW)를 가지고 서로 이격되며 연장될 수 있다. 복수의 예비 핀형 활성 영역(PFA)의 배치는 복수의 제1 마스크 패턴(M1)과 거의 동일한 바, 자세한 설명은 생략하도록 한다.
예비 핀형 활성 영역(PFA)은 기판(110)의 소자 영역(RX)으로부터 제3 방향(Z 방향)으로 돌출되는 형상을 가질 수 있다. 일부 실시 예에서, 예비 핀형 활성 영역(PFA)은 상측 부분의 폭이 하측 부분의 폭보다 미세하게 더 좁아지는(tapered) 형상을 가질 수 있다.
복수의 예비 핀형 활성 영역(PFA)은 리얼 핀형 활성 영역(RFA), 더미 핀형 활성 영역(DFA), 제1 굴곡 핀형 활성 영역(CFAa), 및 제2 굴곡 핀형 활성 영역(CFAb)으로 이루어질 수 있다.
리얼 핀형 활성 영역(RFA) 및 더미 핀형 활성 영역(DFA)은, 복수의 예비 핀형 활성 영역(PFA) 중 도 1a 내지 도 1d에서 설명한 모든 부분이 제2 방향(Y 방향)을 따라서 연장되는 제1 마스크 패턴(M1)에 대응되는 것일 수 있다. 리얼 핀형 활성 영역(RFA)은 도 3a 내지 도 3d에서 설명할 제2 마스크 패턴(M2)에 의하여 상면이 덮일 수 있고, 더미 핀형 활성 영역(DFA)은 제2 마스크 패턴(M2)에 의하여 상면이 덮이지 않을 수 있다.
제1 굴곡 핀형 활성 영역(CFAa), 및 제2 굴곡 핀형 활성 영역(CFAb) 각각은, 복수의 예비 핀형 활성 영역(PFA) 중 제1 굴곡 마스크 패턴(도 1a의 M1a), 및 제2 굴곡 마스크 패턴(도 1a의 M1b)에 대응되는 것일 수 있다.
제1 굴곡 핀형 활성 영역(CFAa)은 제1 리얼 핀형 연장부(RFAa1), 제2 리얼 핀형 연장부(RFAa2), 제1 더미 핀형 우회 연장부(MDa), 및 제1 핀형 굴절부(DFBa)로 이루어질 수 있다. 제1 리얼 핀형 연장부(RFAa1), 제2 리얼 핀형 연장부(RFAa2), 더미 핀형 우회 연장부(MDa), 및 제1 핀형 굴절부(DFBa) 각각은, 제1 굴곡 핀형 활성 영역(CFAa) 중 제1 메인 연장부(도 1a의 MMa1), 제2 메인 연장부(도 1a의 MMa2), 마스크 우회 연장부(도 1a의 MDa), 및 제1 마스크 굴절부(도 1a의 MBa)에 대응되는 부분일 수 있다.
제1 굴곡 핀형 활성 영역(CFAa) 중 제1 리얼 핀형 연장부(RFAa1) 및 제2 리얼 핀형 연장부(RFAa2)는 도 3a 내지 도 3d에서 설명할 제2 마스크 패턴(M2)에 의하여 상면이 덮일 수 있고, 더미 핀형 우회 연장부(MDa), 및 제1 핀형 굴절부(DFBa)는 제2 마스크 패턴(M2)에 의하여 상면이 덮이지 않을 수 있다.
제2 굴곡 핀형 활성 영역(CFAb)은 제3 리얼 핀형 연장부(RFAb), 더미 핀형 연장부(DFAb), 및 제2 핀형 굴절부(DFBb)로 이루어질 수 있다. 제3 리얼 핀형 연장부(RFAb), 더미 핀형 연장부(DFAb), 및 제2 핀형 굴절부(DFBb) 각각은, 제2 굴곡 핀형 활성 영역(CFAb) 중 제3 메인 연장부(도 1a의 MMb1), 제4 메인 연장부(도 1a의 MMb2), 및 제2 마스크 굴절부(도 1a의 MBb)에 대응되는 부분일 수 있다.
제2 굴곡 핀형 활성 영역(CFAb) 중 제3 리얼 핀형 연장부(RFAb)는 도 3a 내지 도 3d에서 설명할 제2 마스크 패턴(M2)에 의하여 상면이 덮일 수 있고, 더미 핀형 연장부(DFAb), 및 제2 핀형 굴절부(DFBb)는 제2 마스크 패턴(M2)에 의하여 상면이 덮이지 않을 수 있다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 평면도 및 단면도들이다. 구체적으로 도 3b, 도 3c 및 도 3d는, 각각 평면도인 도 3a의 B-B’, C-C’ 및 D-D’를 따라서 절단한 단면도이다.
도 3a를 참조하면, 쉘로우 트렌치(ST)를 채우는 몰드층(150)을 형성한 후, 몰드층(150) 상에 제2 마스크 패턴(M2)을 형성한다. 일부 실시 예에서, 몰드층(150)은 쉘로우 트렌치(ST)를 채우며, 예비 핀형 활성 영역(PFA)의 상면을 덮을 수 있다. 제2 마스크 패턴(M2)은 실리콘 질화막, 실리콘 산화질화막, SOG (spin on glass) 막, SOH (spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
제2 마스크 패턴(M2)은 예비 핀형 활성 영역(PFA) 중 일부분의 상면을 덮고, 나머지 부분의 상면은 덮지 않을 수 있다.
제2 마스크 패턴(M2)은 도 2a 내지 도 2d에서 설명한 것과 같이, 리얼 핀형 활성 영역(RFA), 제1 리얼 핀형 연장부(RFAa1), 제2 리얼 핀형 연장부(RFAa2), 및 제3 리얼 핀형 연장부(RFAb)의 상면을 덮도록, 이들과 제3 방향(Z 방향)으로 오버랩되도록 형성될 수 있다.
제2 마스크 패턴(M2)은 더미 핀형 활성 영역(DFA), 더미 핀형 우회 연장부(MDa), 제1 핀형 굴절부(DFBa), 더미 핀형 연장부(DFAb), 및 제2 핀형 굴절부(DFBb)의 상면을 덮지 않도록, 이들과 제3 방향(Z 방향)으로 오버랩되지 않도록 형성될 수 있다.
즉, 예비 핀형 활성 영역(PFA) 중, 제2 마스크 패턴(M2)에 의하여 덮이는 부분을 리얼 핀형 활성 영역(RFA), 제1 리얼 핀형 연장부(RFAa1), 제2 리얼 핀형 연장부(RFAa2), 및 제3 리얼 핀형 연장부(RFAb)이라 하고, 덮이지 않는 부분을 더미 핀형 활성 영역(DFA), 더미 핀형 우회 연장부(MDa), 제1 핀형 굴절부(DFBa), 더미 핀형 연장부(DFAb), 및 제2 핀형 굴절부(DFBb)이라 한다.
일부 실시 예에서, 제2 마스크 패턴(M2)은 제1 핀형 굴절부(DFBa), 및 제2 핀형 굴절부(DFBb) 중 일부분은 덮고, 나머지 부분을 덮지 않을 수 있다.
제2 마스크 패턴(M2)의 측벽 중 제2 방향(Y 방향)으로 연장되며 제1 방향(X 방향)을 향하는 제1 측벽(SW1)은 서로 인접하는 2개의 예비 핀형 활성 영역(PFA) 사이의 쉘로우 트렌치(ST) 상에 위치할 수 있고, 제1 방향(X 방향)으로 연장되며 제2 방향(Y 방향)을 향하는 제2 측벽(SW2)은 적어도 하나의 예비 핀형 활성 영역(PFA)을 가로지르도록 위치할 수 있다.
제2 마스크 패턴(M2)의 제1 측벽(SW1)을 사이에 두고 서로 인접하는 2개의 예비 핀형 활성 영역(PFA)의 부분들의 배치 간격은 제2 피치(PiW)일 수 있다. 제2 마스크 패서로 인접하는 2개의 예비 핀형 활성 영역(PFA) 사이의 쉘로우 트렌치(ST) 상을 제2 마스크 패턴(M2)이 모두 덮거나, 모두 덮지 않는 경우, 즉, 제2 마스크 패턴(M2)의 제1 측벽(SW1)을 사이에 두지 않고 서로 인접하는 2개의 예비 핀형 활성 영역(PFA)의 부분들의 배치 간격은 제1 피치(PiN)일 수 있다. 즉, 제2 마스크 패턴(M2)의 제1 측벽(SW1)을 사이에 두고 서로 인접하는 2개의 예비 핀형 활성 영역(PFA)의 부분들의 배치 간격인 제2 피치(PiW)는, 제2 마스크 패턴(M2)의 제1 측벽(SW1)을 사이에 두지 않고 서로 인접하는 2개의 예비 핀형 활성 영역(PFA)의 부분들의 배치 간격인 제1 피치(PiN)보다 큰 값을 가질 수 있다.
따라서 제2 마스크 패턴(M2)을 식각 마스크로, 복수의 예비 핀형 활성 영역(PFA)의 일부분을 식각하여 제거하는 경우, 제2 마스크 패턴(M2)의 제1 측벽(SW1)을 사이에 두고 서로 인접하는 2개의 예비 핀형 활성 영역(PFA)의 부분들의 배치 간격이 상대적으로 큰 값인 제2 피치(PiW)를 가지므로, 제거를 원하지 않는 예비 핀형 활성 영역(PFA)의 부분이 제거되거나, 제거를 원하는 예비 핀형 활성 영역(PFA)의 부분이 잔류하는 것을 방지할 수 있는 충분한 식각 공정 마진을 확보할 수 있다.
도 4a 내지 도 4d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 평면도 및 단면도들이다. 구체적으로 도 4b, 도 4c 및 도 4d는, 각각 평면도인 도 4a의 B-B’, C-C’ 및 D-D’를 따라서 절단한 단면도이다.
도 4a 내지 도 4d를 함께 참조하면, 제2 마스크 패턴(도 3a 내지 도 3d의 M2)을 식각 마스크로, 복수의 예비 핀형 활성 영역(도 3a 내지 도 3d의 PFA)의 일부분 및 소자 영역(RX)의 일부분을 제거하여 핀형 활성 영역(FA) 및 소자 영역(RX)을 분리하는 딥 트렌치(DT)를 형성한다. 이후 몰드층(도 3a 내지 도 3d의 150)은 제거할 수 있다. 일부 실시 예에서, 몰드층(150)의 일부분은 잔류하여, 도 5a 내지 도 5d에서 설명한 제1 소자 분리막(122)의 일부 또는 전부가 될 수 있다.
소자 영역(RX)은 기판(110) 중 딥 트렌치(DT)의 저면으로부터 돌출된 부분일 수 있다. 따라서 소자 영역(RX) 각각은 딥 트렌치(DT)를 사이에 두고 서로 이격될 수 있다. 기판(110) 중 소자 영역(RX) 이외의 부분, 즉, 딥 트렌치(DT)의 저면에 대하여 하측 부분은 기판 기저부라 호칭할 수 있다. 따라서 기판(110)은 기판 기저부 및 기판 기저부 상에 배치되며 서로 이격되는 복수의 소자 영역 (RX)으로 이루어질 수 있다.
도 4a 내지 도 4d를 도 3a 내지 도 3d와 함께 참조하면, 예비 핀형 활성 영역(PFA) 중, 제2 마스크 패턴(M2)에 의하여 덮이는 부분은 핀형 활성 영역(FA)이 될 수 있다. 구체적으로, 제1 리얼 핀형 연장부(RFAa1), 제2 리얼 핀형 연장부(RFAa2), 및 제3 리얼 핀형 연장부(RFAb) 각각은 제1 핀형 연장부(FAa1) 제2 핀형 연장부(FAa2), 제3 핀형 연장부(FAb)가 될 수 있다. 또한 리얼 핀형 활성 영역(RFA)은 “제2 방향(Y 방향)을 따라서 연장되는” 핀형 활성 영역(FA)이 될 수 있다. 핀형 활성 영역(FA) 중 “제2 방향(Y 방향)을 따라서 연장되는” 핀형 활성 영역(FA)은 직선(straight) 핀형 활성 영역이라 호칭할 수도 있다.
예비 핀형 활성 영역(PFA) 중, 제2 마스크 패턴(M2)에 의하여 덮이지 않는 부분은 대부분 제거되되, 기판(110) 상에 일부분이 잔류하여 돌출 패턴(PP)이 될 수 있다. 구체적으로, 더미 핀형 우회 연장부(MDa), 제1 핀형 굴절부(DFBa), 더미 핀형 연장부(DFAb), 및 제2 핀형 굴절부(DFBb) 각각은 돌출 우회 연장부(PDa), 제1 돌줄 굴절부(PBa), 돌출 연장부(PLb), 및 제2 굴곡 돌출 패턴(PPb)이 될 수 있다. 또한 더미 핀형 활성 영역(DFA)은 “제2 방향(Y 방향)을 따라서 연장되는” 돌출 패턴(PP)이 될 수 있다. 돌출 패턴(PP) 중 “제2 방향(Y 방향)을 따라서 연장되는” 돌출 패턴(PP)은 직선(straight) 돌출 패턴이라 호칭할 수도 있다.
제1 핀형 연장부(FAa1) 및 제2 핀형 연장부(FAa2)는 제2 방향(Y 방향)을 따라서 연장되는 하나의 직선 상에 위치하며, 서로 이격될 수 있다. 제1 핀형 연장부(FAa1) 및 제2 핀형 연장부(FAa2) 사이에 배치되는 돌출 우회 연장부(PDa), 및 제1 돌출 굴절부(PBa)를 함께 제1 굴곡 돌출 패턴(PPa)이라 호칭할 수 있고, 제3 핀형 연장부(FAb)와 인접하는 제2 돌출 굴절부(PBb) 및 돌출 연장부(PLb)를 함께 제2 굴곡 돌출 패턴(PPb)이라 호칭할 수 있다. 제1 굴곡 돌출 패턴(PPa)은 하나의 제1 돌출 굴절부(PBa), 돌출 우회 연장부(PDa), 및 다른 하나의 제1 돌출 굴절부(PBa)가 순차적으로 연결될 수 있다. 제2 굴곡 돌출 패턴(PPb)은 제2 돌출 굴절부(PBb) 및 돌출 연장부(PLb)가 순차적으로 연결될 수 있다.
다시 도 4a 내지 도 4b를 함께 참조하면, 제1 방향(X 방향)으로 서로 인접하는 핀형 활성 영역(FA)의 부분은 소자 영역(RX)에 제2 피치(PiW)의 배치 간격을 가질 수 있고, 제1 방향(X 방향)으로 서로 인접하는 돌출 패턴(PP)의 부분은 제2 피치(PiW)의 배치 간격을 가질 수 있다. 또한 제1 방향(X 방향)으로 서로 인접하는 2개의 핀형 활성 영역(FA)의 부분들은 제1 피치(PiN)의 배치 간격을 가질 수 있다. 제1 방향(X 방향)으로 서로 인접하는 2개의 돌출 패턴(PP)의 부분들은 제1 피치(PiN)의 배치 간격을 가질 수 있다.
제3 핀형 연장부(FAb)는 양측에 인접하는 핀형 활성 영역(FA)의 부분 각각과 제1 피치(PiN)의 배치 간격, 및 제2 피치(PiW)의 배치 간격을 가질 수 있다. 구체적으로, 제3 핀형 연장부(FAb)는, 평면 배치 상에서 제3 핀형 연장부(FAb)와 연결되는 제2 굴곡 돌출 패턴(PPb)의 돌출 방향에 배치되는 핀형 활성 영역(FA)의 부분과는 제2 피치(PiW)의 배치 간격을 가질 수 있고, 제2 굴곡 돌출 패턴(PPb)의 돌출 방향과 반대 방향에 배치되는 핀형 활성 영역(FA)의 부분과는 제1 피치(PiN)의 배치 간격을 가질 수 있다.
구체적으로, 돌출 우회 연장부(PDa) 및 돌출 우회 연장부(PDa)와 인접하는 핀형 활성 영역(FA)의 부분은 제2 피치(PiW)의 배치 간격을 가질 수 있다. 마찬가지로 돌출 연장부(PLb) 및 돌출 연장부(PLb)와 인접하는 핀형 활성 영역(FA)의 부분은 제2 피치(PiW)의 배치 간격을 가질 수 있다. 돌출 우회 연장부(PDa) 및 돌출 우회 연장부(PDa)와 인접하는 돌출 패턴(PP)의 부분은 제1 피치(PiN)의 배치 간격을 가질 수 있다. 마찬가지로 돌출 연장부(PLb) 및 돌출 연장부(PLb)와 인접하는 돌출 패턴(PP)의 부분은 제1 피치(PiN)의 배치 간격을 가질 수 있다.
본 명세서에서, 평면 배치상에서 연결된다는 것은, 수직 방향, 즉 제3 방향(Z 방향)에서의 위치가 다르기 때문에 실제로 연결되지는 않더라도 평면 배치상에서는 서로 연결되며 연장되는 것처럼 배치되는 것을 의미한다. 또한 제조 과정 상에서 발생하는 공정 편차에 기인하여, 평면 배치상에서도 약간의 이격 간격을 가지는 경우도, 대체로 제2 방향(Y 방향)을 따라서 연장되는 선 상에 배치되는 경우는 평면 배치상에서 연결된다고 할 수 있다.
돌출 패턴(PP)은 소자 영역(RX)의 제3 측벽(SW3)의 하단 부분으로부터 딥 트렌치(DT)의 저면을 따라서 소자 영역(RX)의 제3 측벽(SW3)의 다른 하단 부분까지 연장될 수 있다. 즉, 돌출 패턴(PP)의 양단은 각각 소자 영역(RX)의 제3 측벽(SW3)의 서로 다른 하단 부분과 접할 수 있다.
핀형 활성 영역(FA)의 일단은 소자 영역(RX)의 제3 측벽(SW3)으로부터 연장되는 측벽인 제4 측벽(SW4)을 가질 수 있다. 핀형 활성 영역(FA)의 일단은 돌출 패턴(PP)의 일단이 접하는 소자 영역(RX)의 제3 측벽(SW3)의 하단 부분 상에 위치할 수 있다.
돌출 패턴(PP)은 핀형 활성 영역(FA)의 제4 측벽(SW4)으로부터 하측의 소자 영역(RX)의 제3 측벽(SW3)의 하단으로부터 딥 트렌치(DT)의 저면을 따라서 연장될 수 있다.
일부 실시 예에서, 소자 영역(RX)의 제3 측벽(SW3), 및 이와 연장되는 핀형 활성 영역(FA)의 제4 측벽(SW4)이 기울기를 가지도록 형성되는 경우, 전술한 바와 같이 대체로 제2 방향(Y 방향)을 따라서 연장되는 선 상에 배치되는 돌출 패턴(PP)의 부분 및 핀형 활성 영역(FA)의 부분은 평면 배치상에서 약간의 이격 간격을 가질 수 있다.
제3 측벽(SW3) 및 제4 측벽(SW4)은 각각 소자 영역(RX)의 측벽과 핀형 활성 영역(FA)의 측벽 중, 제2 방향(Y 방향)을 향하는 측벽일 수 있다.
제1 굴곡 돌출 패턴(PPa)은 제1 핀형 연장부(FAa1)과 제2 핀형 연장부(FAa2) 사이에서 제1 핀형 연장부(FAa1)가 배치된 소자 영역(RX)의 제3 측벽(SW3)의 하단으로부터 딥 트렌치(DT)의 저면을 따라서 제2 핀형 연장부(FAa2)가 배치된 소자 영역(RX)의 다른 제3 측벽(SW3)의 하단까지 연장될 수 있다. 제1 굴곡 돌출 패턴(PPa)은 제2 방향(Y 방향)과는 다른 방향으로 연장되는 부분을 가질 수 있다. 일부 실시 예에서, 제1 돌출 굴절부(PBa)는 제2 방향(Y 방향)과는 다른 방향으로 연장될 수 있고, 돌출 우회 연장부(PDa)는 제2 방향(Y 방향)을 따라서 연장될 수 있다.
제1 굴곡 돌출 패턴(PPa)의 양단은, 제1 핀형 연장부(FAa1) 및 제2 핀형 연장부(FAa2)가 위치하며 제2 방향(Y 방향)을 따라서 연장되는 하나의 직선 상에 위치하는 소자 영역(RX)의 제3 측벽(SW3)의 하단에 위치할 수 있다.
제2 굴곡 돌출 패턴(PPb)은 제3 핀형 연장부(FAb)가 배치된 소자 영역(RX)의 제3 측벽(SW3)의 하단으로부터 딥 트렌치(DT)의 저면에서 대체로 제2 방향(Y 방향)을 따라서 연장될 수 있다.
제2 굴곡 돌출 패턴(PPb)은 제2 방향(Y 방향)과는 다른 방향으로 연장되는 부분을 가질 수 있다. 일부 실시 예에서, 제2 돌출 굴절부(PBb)는 제2 방향(Y 방향)과는 다른 방향으로 연장될 수 있고, 돌출 연장부(PLb)는 제2 방향(Y 방향)을 따라서 연장될 수 있다.
도 5a 내지 도 5d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 평면도 및 단면도들이다. 구체적으로 도 5b, 도 5c 및 도 5d는, 각각 평면도인 도 5a의 B-B’, C-C’ 및 D-D’를 따라서 절단한 단면도이다.
도 5a 내지 도 5d를 함께 참조하면, 쉘로우 트렌치(ST) 및 딥 트렌치(DT)의 하측 일부분을 각각 채우는 제1 소자 분리막(122) 및 제2 소자 분리막(124)으로 이루어지는 소자 분리막(120)을 형성한다. 소자 분리막(120)은 활성 영역(FA)의 하부 측벽을 덮을 수 있다.
소자분리막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘 탄화질화막 등과 같은 실리콘 함유 절연막, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 소자분리막(120)은 PECVD (plasma enhanced chemical vapor deposition), HDP CVD (high density plasma CVD), ICP CVD (inductively coupled plasma CVD), CCP CVD (capacitor coupled plasma CVD), FCVD (flowable chemical vapor deposition), 및/또는 스핀 코팅 (spin coating) 공정 공정을 이용하여 형성할 수 있으나, 상기 예시한 방법들에만 한정되는 것은 아니다.
소자분리막(120)은 핀형 활성 영역(FA)의 상면 및 측벽을 모두 덮도록 형성한 후, 소자분리막(120)의 상면을 낮추도록 일부를 제거하여 핀형 활성 영역(FA)의 상면 및 상부 측벽을 노출하는 리세스(recess) 공정을 수행하여 형성할 수 있다. 상기 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다.
소자분리막(120)의 리세스 공정을 위하여, 에천트로서 NH4OH, TMAH (tetramethyl ammonium hydroxide), KOH (potassium hydroxide) 용액 등을 이용하는 습식 식각 공정, 또는 ICP (inductively coupled plasma), TCP (transformer coupled plasma), ECR (electron cyclotron resonance), RIE (reactive ion etch) 등과 같은 건식 식각 공정을 이용할 수 있다. 건식 식각에 의해 소자분리막(112)의 리세스 공정을 수행하는 경우, CF4 등과 같은 불소 함유 가스, Cl2와 같은 염소 함유 가스, HBr 등을 이용할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
일부 실시 예에서, 소자분리막(120)은 복합막 구조를 가질 수 있다. 예를 들면, 소자분리막(120)은 쉘로우 트렌치(ST) 및 딥 트렌치(DT) 각각의 내측벽 상에 순차적으로 적층된 제1 및 제2 라이너 및 상기 제2 라이너 상에 형성된 매립 절연막을 포함할 수 있다. 상기 제1 라이너는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 제2 라이너는 예를 들어, 폴리실리콘이나, 혹은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 매립 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
일부 실시 예에서, 제1 소자 분리막(122)과 제2 소자 분리막(124)은 함께 형성하며 동일한 물질로 이루어질 수 있다. 일부 실시 예에서, 제2 소자 분리막(124)의 일부분은 제1 소자 분리막(122)과 함께 형성하고, 나머지 부분은 제1 소자 분리막(122)과는 별도로 형성할 수 있다. 일부 실시 예에서, 제1 소자 분리막(122)과 제2 소자 분리막(124)은 각각 별도로 형성할 수 있다.
소자 분리막(120)은 핀형 활성 영역(FA)의 하측 부분의 측벽을 덮고, 상측 부분은 덮지 않을 수 있다. 핀형 활성 영역(FA) 중 소자 분리막(120)에 의하여 덮이지 않는 상측 부분은 채널 영역일 수 있다. 돌출 패턴(PP)은 소자 분리막(120)에 의하여 덮일 수 있다.
소자 영역(RX)의 제3 측벽(SW3)은 소자 분리막(120)에 의하여 덮일 수 있다. 핀형 활성 영역(FA)의 제4 측벽(SW4)의 하측 부분은 소자 분리막(120)에 의하여 덮일 수 있고, 상측 부분은 소자 분리막(120)에 의하여 덮이지 않을 수 있다.
일부 실시 예에서, 핀형 활성 영역(FA)의 상단의 모서리 부분이 일부분 제거되어, 핀형 활성 영역(FA)의 상단은 둥글게 라운드가 있는 형상을 가질 수 있다. 일부 실시 예에서, 핀형 활성 영역(FA) 중 소자분리막(120)의 상면 상에 노출되는 부분의 폭은 도 4b 및 도 4c에 보인 핀형 활성 영역(FA)에 비하여 좁아질 수 있다. 또한 핀형 활성 영역(FA)의 상단은 둥글게 라운드가 있는 형상을 가질 수 있다.
일부 실시예에서, 핀형 활성 영역(FA)의 상부에 문턱 전압 조절용 불순물 이온 주입 공정이 수행될 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정시, NMOS 트랜지스터를 형성하는 경우에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터를 형성하는 경우에는 불순물로서 인(P) 또는 비소(As)를 이온주입할 수 있다.
도 6a 내지 도 6d는 본 발명의 실시 예에 따른 반도체 소자의 구성을 나타내는 평면도 및 단면도들이다. 구체적으로 도 6b, 도 6c 및 도 6d는, 각각 평면도인 도 6a의 B-B’, C-C’ 및 D-D’를 따라서 절단한 단면도이다.
도 6a 내지 도 6d를 함께 참조하면, 핀형 활성 영역(FA)을 가로지르며, 제2 방향(Y 방향)을 따라서 연장되는 복수의 게이트 구조체(200)를 형성한다. 게이트 구조체(200)의 연장 방향(Y 방향)과 핀형 활성 영역(FA)의 연장 방향(X 방향)은 서로 직교할 수 있다.
게이트 구조체(200)는 핀형 활성 영역(FA)의 표면으로부터 차례로 형성된, 게이트 유전막(210), 게이트 도전막(220), 및 게이트 캡핑막(240)을 포함한다. 게이트 구조체(200)의 양 측에는 절연 스페이서(230)가 형성될 수 있다.
게이트 유전막(210)은 핀형 활성 영역(FA)의 상면 및 양 측벽을 덮도록 형성될 수 있다. 게이트 도전막(220)은 핀형 활성 영역(FA)의 상면 및 양 측벽 위에서 게이트 유전막(210)을 덮도록 형성될 수 있다. 게이트 도전막(220)은 제2 방향(Y 방향)을 따라서 연장될 수 있다. 게이트 도전막(220)의 연장 방향(Y 방향)과 핀형 활성 영역(FA)의 연장 방향(X 방향)은 서로 직교할 수 있다.
게이트 유전막(210)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 갈륨 산화물, 게르마늄 산화물, 고유전율 유전물, 또는 이들의 조합으로 이루어질 수 있다.
게이트 유전막(210)은 제1 비유전율을 가지는 인터페이스막(212) 및 인터페이스막(212) 상에 형성되며 상기 제1 비유전율보다 높은 제2 비유전율을 가지는 고유전막(214)를 포함할 수 있다. 인터페이스막(212)는 핀형 활성 영역(FA)의 상면 및 소자 분리막(120)에 의하여 덮이지 않는 양 측벽과 게이트 도전막(220)의 저면과의 사이에 형성되어, 게이트 도전막(220)의 저면에 대면하도록 형성되고, 고유전막(214)는 게이트 도전막(220)의 저면 및 양 측벽에 대면하도록 형성될 수 있다.
인터페이스막(212)는 비유전율이 약 9 이하인 저유전 물질, 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 갈륨 산화물, 또는 게르마늄 산화물로 이루어질 수 있으나, 이에 한정되지는 않는다. 인터페이스막(212)는 기판(110)을 이루는 물질의 산화물, 질화물 또는 산질화물일 수 있다. 인터페이스막(212)를 예를 들면, 약 5 ∼ 20 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 인터페이스막(212)는 열산화, ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다.
고유전막(214)는 비유전율이 인터페이스막(212)보다 큰 약 10 내지 25인 고유전 물질로 이루어질 수 있다. 고유전막(214)는 예를 들면, 실리콘 산화막 및 실리콘 질화막보다 비유전율이 더 큰 물질로 이루어질 수 있다. 고유전막(214)는 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 에르븀 산화물(erbium oxide), 디스프로슘 산화물(dysprosium oxide), 가돌리늄 산화물(gadolinium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 고유전막(214)를 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 고유전막(214)는 ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다. 고유전막(214)는 예를 들면, 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시 예에서, 인터페이스막(212)는 열산화 공정에 의하여 노출된 핀형 활성 영역(FA)의 상면과 게이트 도전막(220) 사이에만 형성될 수 있으나, 이에 한정되지 않는다. 예를 들면, 인터페이스막(212)를 열산화, ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성하는 경우, 인터페이스막(212)은 게이트 도전막(220)의 하면을 모두 덮을 수 있다.
게이트 도전막(220)은 예를 들면, Ti, Ta, Al, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 중에서 선택되는 적어도 하나의 금속, 적어도 하나의 금속을 포함하는 금속 질화물, 탄소가 도핑된 금속 또는 탄소가 도핑된 금속 질화물과 같은 금속 화합물로 이루어질 수 있다.
게이트 도전막(220)은 단일막으로 이루어질 수도 있으나, 복수의 막이 구성하는 다층막일 수도 있다. 게이트 도전막(220)은 예를 들면, 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다.
일부 실시예들에서, 게이트 도전막(220)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속 원자를 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 영역간 단차부에 의해 형성되는 리세스 공간을 보이드(void) 없이 매립할 수 있다. 일부 실시예들에서, 게이트 도전막(220)은 TiAlC/TiN/W의 적층 구조 또는 TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
일부 실시 예에서, 게이트 유전막(210), 및 게이트 도전막(220)은 더미 게이트막 및 절연 스페이서(230)를 먼저 형성한 후에, 더미 게이트를 제거한 절연 스페이서(230) 사이의 공간을 채워서 형성할 수 있다.
핀형 활성 영역(FA) 중 게이트 도전막(220)의 양 측 상에는 한 쌍의 불순물 영역(250)이 형성될 수 있다. 일부 실시 예에서, 한 쌍의 불순물 영역(250)은 게이트 구조체(200)의 양측에 노출되는 핀형 활성 영역(FA)의 부분에 불순물을 주입하여 형성할 수 있다. 일부 실시 예에서, 한 쌍의 불순물 영역(250)은 게이트 구조체(200)의 양측에 노출되는 핀형 활성 영역(FA)의 일부분을 제거한 후, 핀형 활성 영역(FA)으로부터 에피택셜 성장된 반도체층일 수 있다. 한 쌍의 불순물 영역(250)은 소스 영역 및 드레인 영역일 수 있다.
불순물 영역(250)은 핀형 활성 영역(FA)을 이루는 물질보다 큰 격자 상수(lattice constant)를 가지는 물질로 이루어질 수 있다. 불순물 영역(250)은 서로 다른 족의 화합물 반도체 물질로 이루어질 수 있다. 예를 들면, 불순물 영역(250)은 3-5족 화합물 반도체 물질 또는 2-6족 화합물 반도체 물질로 이루어질 수 있다.
일부 실시 예에서, 불순물 영역(250)의 적어도 일부분은 실리콘보다 격자 상수가 7.5% 이상 큰 격자 상수를 가지는 결정질인 3-5족 화합물 반도체 물질 또는 결정질인 2-6족 화합물 반도체 물질로 이루어질 수 있다. 예를 들면, 불순물 영역(250)의 적어도 일부분은 GaSb, AlSb, InP와 같은 3-5족 화합물 반도체 물질 또는 CdSe, MgSe, ZnTe, MgTe, GdTe와 같은 2-6족 화합물 반도체 물질로 이루어질 수 있다. GaSb, AlSb, InP, CdSe, MgSe, ZnTe, MgTe, 및 CdTe은 각각 6.096Å, 6.136Å, 5.869Å 6.05Å, 5.873Å, 6.101Å, 6.417Å, 및 6.48Å를 격자 상수로 가질 수 있다.
일부 실시 예에서, 불순물 영역(250)의 일부분은 비정질인 3-5족 화합물 반도체 물질 또는 비정질인 2-6족 화합물 반도체 물질로 이루어질 수 있다. 예를 들면, 불순물 영역(250)의 일부분은 GaSb, AlSb, InP와 같은 3-5족 화합물 반도체 물질의 비정질층 또는 CdSe, MgSe, ZnTe, MgTe, GdTe와 같은 2-6족 화합물 반도체 물질의 비정질층으로 이루어질 수 있다.
일부 실시 예에서, 한쌍의 불순물 영역(250)은 핀형 활성 영역(FA)의 상면보다 상측으로 돌출되도록 형성될 수 있다.
절연 스페이서(230)는 예를 들면, 실리콘 질화막, 실리콘 산질화막, 탄소가 함유된 실리콘 산화질화막 또는 이들의 복합막으로 이루어지거나 그 내부에 에어갭 또는 저유전막을 가질 수 있다. 게이트 캡핑막(240)은 예를 들면, 실리콘 질화막으로 이루어질 수 있다.
절연 스페이서(230)를 중심으로 게이트 구조체(200)의 반대측에서 절연 스페이서(230)을 덮는 층간 절연막(300)이 형성될 수 있다. 층간 절연막(300)은 예를 들면, 테오스(Tetra Ethyl Ortho Silicate: TEOS)와 같은 실리콘 산화막으로 이루어질 수 있다.
핀형 활성 영역(FA)과 게이트 도전막(220)이 교차하는 부분에는 트랜지스터(TR)가 구성될 수 있다. 트랜지스터(TR)는 핀형 활성 영역(FA)의 상면 및 양 측면에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어진다.
일부 실시 예에서, 반도체 소자(1)는 핀형 활성 영역(FA)의 상면으로부터 이격된 위치에서 핀형 활성 영역(FA)의 상면과 대면하는 나노시트 적층 구조를 더 포함할 수 있다. 상기 나노시트 적층 구조는 핀형 활성 영역(FA)의 상면과 평행하게 연장되는 복수의 나노시트를 포함할 수 있다. 상기 복수의 나노시트는 채널 영역을 포함할 수 있다. 게이트 도전막(220)은 상기 채널 영역의 적어도 일부를 포위할 수 있다. 상기 나노시트는 IV족 반도체, IV-IV 족 화합물 반도체 또는 III-V 족 화합물 반도체로 이루어질 수 있다. 예를 들면, 상기 나노시트는 Si, Ge, 또는 SiGe로 이루어지거나, InGaAs, InAs, GaSb, InSb, 또는 이들의 조합으로 이루어질 수 있다. 반도체 소자(1)가 나노시트 적층 구조를 더 포함하는 경우, 상기 채널 영역과 게이트 도전막(220)의 사이에는 게이트 유전막(210)이 개재될 수 있다. 불순물 영역(250)은 상기 복수의 나노시트의 양 단부에 접할 수 있으며, 상기 복수의 나노시트 중 불순물 영역(250)에 인접한 양 단부는 게이트 도전막(220)의 측벽을 덮는 절연 스페이서(230)로 덮일 수 있다. 핀형 활성 영역(FA)과 상기 나노시트와의 사이에는 한 쌍의 내측 절연 스페이서가 형성될 수 있다. 상기 한 쌍의 내측 절연 스페이서는 게이트 도전막(220)과 불순물 영역(250)의 사이에 개재될 수 있다. 상기 내측 절연 스페이서는 게이트 유전막(210)과는 다른 물질로 이루어질 수 있다. 상기 내측 절연 스페이서는 게이트 유전막(210)을 구성하는 물질의 유전율보다 더 작은 유전율을 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 내측 절연 스페이서는 상기 나노시트를 구성하는 물질의 산화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 게이트 유전막(210)은 핀형 활성 영역(FA)과 상기 나노시트와의 사이에서 게이트 도전막(220)과 상기 내측 절연 스페이서와의 사이에 개재되도록 상기 나노시트의 상기 채널 영역 표면으로부터 상기 내측 절연 스페이서의 측벽 표면까지 연장될 수 있다.
본 발명의 실시 예에 따른 반도체 소자(1)는 제2 방향(Y 방향)을 따라서 연장되는 복수의 핀형 활성 영역(FA)과 대체로 제2 방향(Y 방향)을 따라서 연장되는 복수의 돌출 패턴(PP)을 가질 수 있다.
복수의 핀형 활성 영역(FA)은 서로 인접하는 부분이 제1 피치(PiN)를 가지며 배치될 수 있다. 복수의 돌출 패턴(PP)은 서로 인접하며 제2 방향(Y 방향)을 따라서 연장되는 부분이 제1 피치(PiN)를 가지며 배치될 수 있다. 복수의 핀형 활성 영역(FA)과 복수의 돌출 패턴(PP) 각각의 서로 인접하며 제2 방향(Y 방향)을 따라서 연장되는 부분은 제1 피치(PiN)보다 큰 제2 피치(PiW)를 가지며 배치될 수 있다.
돌출 패턴(PP)은 예비 핀형 활성 영역(도 4a 내지 도 4d의 PFA)의 일부분을 제거한 후에, 딥 트렌치(DT)의 저면에서 기판(110) 상에 잔류하는 부분이므로, 복수의 핀형 활성 영역(FA)과 복수의 돌출 패턴(PP) 각각의 서로 인접하며 제2 방향(Y 방향)을 따라서 연장되는 부분은 제2 마스크 패턴(도 3a 내지 도 3d의 M2)의 제1 측벽(도 3a 내지 도 3d의 SW1)을 사이에 두고 배치되는 부분이다. 따라서 제2 마스크 패턴(M2)의 제1 측벽(SW1)이 상대적으로 큰 제2 피치(PiW)를 가지고 배치되는 서로 인접하는 예비 핀형 활성 영역(PFA)의 부분 사이에 위치하므로, 제2 마스크 패턴(M2)을 형성하거나, 제2 마스크 패턴(M2)을 식각 마스크로 예비 핀형 활성 영역(PFA)의 일부분을 제거하는 식각 공정을 수행할 때 충분한 식각 공정 마진을 확보할 수 있어, 제거를 원하지 않는 예비 핀형 활성 영역(PFA)의 부분이 제거되거나, 제거를 원하는 예비 핀형 활성 영역(PFA)의 부분이 잔류하여 반도체 소자(1)의 성능이 저하되거나, 반도체 소자(1)가 불량을 가지는 것을 방지할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110 : 기판, 114 : 활성 버퍼층, 114a 하부 활성 버퍼층, 114b : 상부 활성 버퍼층, 115 : 기판 버퍼층, 115a : 하부 기판 버퍼층, 115b : 상부 기판 버퍼층, 120 : 버퍼층, 122 : 하부 버퍼층, 124 : 상부 버퍼층, 130: 게이트 절연막, 132: 인터페이스막, 134: 고유전막, 140 : 게이트 전극, 144 : 절연 스페이서, 200, 200a, 200b, 500 : 반도체 소자

Claims (13)

  1. 딥 트렌치에 의하여 한정되는 소자 영역을 가지는 가지는 기판;
    상기 소자 영역에 배치되고 제1 방향으로 서로 이격되며 연장되는 복수의 핀형 활성 영역; 및
    상기 소자 영역의 측벽의 하단 부분으로부터 상기 딥 트렌치의 저면을 따라서 연장되는 복수의 돌출 패턴;을 포함하되,
    상기 복수의 핀형 활성 영역 중 서로 인접하는 2개의 부분은 상기 제1 방향에 수직인 제2 방향으로 제1 피치를 가지고 배치되고,
    서로 인접하며 상기 제1 방향으로 연장하는 상기 복수의 돌출 패턴의 부분과 상기 복수의 핀형 활성 영역의 부분은, 상기 제1 방향에 수직인 제2 방향으로 상기 제1 피치보다 큰 제2 피치를 가지고 배치되며,
    상기 복수의 돌출 패턴의 양단은, 상기 소자 영역의 측벽들 중, 서로 다른 방향을 향하는 2개의 서로 다른 측벽의 하단 부분과 접하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 복수의 핀형 활성 영역 중 적어도 일부는 상기 소자 영역의 측벽과 연장되는 측벽을 가지며,
    상기 복수의 돌출 패턴은, 상기 복수의 핀형 활성 영역 중 하나의 측벽의 하측의 상기 소자 영역의 측벽의 하단 부분으로부터, 상기 딥 트렌치의 저면을 따라서 연장되는 것을 특징으로 하는 반도체 소자.
  3. 삭제
  4. 제1 항에 있어서,
    상기 복수의 핀형 활성 영역은,
    상기 제1 방향을 따라서 연장되는 하나의 직선 상에 위치하며, 서로 이격되는 제1 핀형 연장부 및 제2 핀형 연장부를 포함하며,
    상기 복수의 돌출 패턴은, 상기 제1 핀형 연장부의 측벽의 하측의 상기 소자 영역의 측벽의 하단 부분으로부터 상기 제2 핀형 연장부의 측벽의 하측의 상기 소자 영역의 측벽의 하단 부분으로 연장되되, 상기 제1 방향과는 다른 방향으로 연장되는 부분을 가지는 굴곡 돌출 패턴을 가지는 것을 특징으로 하는 반도체 소자.
  5. 제4 항에 있어서,
    상기 굴곡 돌출 패턴은, 상기 제1 핀형 연장부 및 상기 제2 핀형 연장부가 위치하는 상기 하나의 직선과는 이격되며, 상기 제1 방향으로 연장되는 돌출 우회 연장부, 및 상기 돌출 우회 연장부로부터 상기 소자 영역의 측벽의 하단 부분으로 연장되는 돌출 굴절부로 이루어지는 것을 특징으로 하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 복수의 핀형 활성 영역은, 상기 제1 및 제2 핀형 연장부의 일측에 각각 배치되며 상기 제1 방향으로 연장되는 직선 핀형 활성 영역을 가지고,
    상기 복수의 돌출 패턴은, 상기 제1 및 제2 핀형 연장부의 상기 일측과 다른 타측에 배치되며 상기 제1 방향으로 연장되는 직선 돌출 패턴을 가지는 것을 특징으로 하는 반도체 소자.
  7. 삭제
  8. 삭제
  9. 딥 트렌치에 의하여 한정되는 소자 영역을 가지는 가지는 기판;
    상기 소자 영역에 배치되고 제1 피치를 가지며 제1 방향으로 서로 이격되며 연장되는 복수의 핀형 활성 영역;
    상기 소자 영역의 측벽의 하단 부분으로부터 상기 딥 트렌치의 저면을 따라서 연장되는 돌출 패턴;
    상기 복수의 핀형 활성 영역 각각의 측벽의 하측 일부분, 상기 소자 영역의 측벽, 및 상기 돌출 패턴을 덮는 소자 분리막; 및
    상기 소자 분리막 및 상기 복수의 핀형 활성 영역 상에서 상기 제1 방향으로 서로 이격되며 상기 제1 방향과 다른 제2 방향으로 연장되고, 각각 게이트 유전막 및 게이트 도전막을 포함하는 상기 복수의 핀형 활성 영역과 교차하는 부분에 트랜지스터를 구성하는 복수의 게이트 구조체;를 포함하며,
    서로 인접하는 상기 돌출 패턴의 부분과 상기 복수의 핀형 활성 영역의 부분은 상기 제1 피치보다 큰 제2 피치를 가지고 배치되고,
    상기 복수의 돌출 패턴의 양단은, 상기 소자 영역의 측벽들 중, 서로 다른 방향을 향하는 2개의 서로 다른 측벽의 하단 부분과 접하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 돌출 패턴의 일부분은 상기 제1 방향으로 연장되고, 나머지 부분은 상기 제1 방향과는 다른 방향으로 연장하는 것을 특징으로 하는 반도체 소자.
  11. EUV 리소그래피 공정을 수행하여, 기판 상에 서로 이격되는 복수의 제1 마스크 패턴을 형성하는 단계;
    상기 복수의 제1 마스크 패턴을 식각 마스크로 사용하여, 서로 이격되는 복수의 예비 핀형 활성 영역을 형성하는 단계;
    상기 복수의 예비 핀형 활성 영역 상에 제2 마스크 패턴을 형성하는 단계;
    상기 제2 마스크 패턴을 식각 마스크로 사용하여, 상기 기판에 트렌치에 의하여 정의되는 소자 영역, 상기 소자 영역에서 서로 이격되며 제1 방향으로 연장되는 복수의 핀형 활성 영역, 및 상기 트렌치의 저면을 따라서 연장되는 복수의 돌출 패턴을 형성하는 단계;를 포함하되,
    상기 복수의 돌출 패턴과 상기 복수의 핀형 활성 영역 사이의 간격은, 상기 복수의 핀형 활성 영역 중 인접하는 2개 사이의 간격보다 크도록 형성하고,
    상기 복수의 돌출 패턴의 양단은, 상기 소자 영역의 측벽의 서로 다른 하단 부분과 접하도록 형성하는 반도체 소자의 제조 방법.
  12. 기판 상에 서로 이격되는 복수의 제1 마스크 패턴을 형성하는 단계;
    상기 복수의 제1 마스크 패턴을 식각 마스크로 사용하여 상기 기판의 일부분을 제거하여, 쉘로우 트렌치를 사이에 두며 서로 이격되는 복수의 예비 핀형 활성 영역을 형성하는 단계;
    상기 복수의 예비 핀형 활성 영역 상에 제2 마스크 패턴을 형성하는 단계; 및
    상기 제2 마스크 패턴을 식각 마스크로 사용하여 상기 기판의 다른 일부분 및 상기 복수의 예비 핀형 활성 영역의 일부분을 제거하여, 딥 트렌치에 의하여 정의되는 소자 영역, 상기 소자 영역에서 제1 피치를 가지고 서로 이격되며 제1 방향으로 연장되는 복수의 핀형 활성 영역, 및 상기 딥 트렌치의 저면을 따라서 연장되는 복수의 돌출 패턴을 형성하는 단계;를 포함하되,
    서로 인접하는 상기 복수의 돌출 패턴의 부분과 상기 복수의 핀형 활성 영역의 부분은 상기 제1 방향과 다른 제2 방향으로 상기 제1 피치보다 큰 제2 피치로 서로 이격되도록 형성하고,
    상기 돌출 패턴의 일부분은 상기 제1 방향으로 연장되고, 상기 돌출 패턴의 다른 일부분은 상기 제1 방향 및 상기 제2 방향 각각에 대한 사선 방향으로 연장하도록 형성하는 반도체 소자의 제조 방법.
  13. EUV 리소그래피 공정을 수행하여, 기판 상에 서로 이격되는 복수의 제1 마스크 패턴을 형성하는 단계;
    상기 복수의 제1 마스크 패턴을 식각 마스크로 사용하여 상기 기판의 일부분을 제거하여, 쉘로우 트렌치를 사이에 두며 서로 이격되는 복수의 예비 핀형 활성 영역을 형성하는 단계;
    상기 복수의 예비 핀형 활성 영역 상에 제2 마스크 패턴을 형성하는 단계;
    상기 제2 마스크 패턴을 식각 마스크로 사용하여 상기 기판의 다른 일부분 및 상기 복수의 예비 핀형 활성 영역의 일부분을 제거하여, 딥 트렌치에 의하여 정의되는 소자 영역, 상기 소자 영역에서 제1 피치를 가지고 서로 이격되며 제1 방향으로 연장되는 복수의 핀형 활성 영역, 및 상기 딥 트렌치의 저면을 따라서 연장되는 복수의 돌출 패턴을 형성하는 단계;
    상기 복수의 핀형 활성 영역 각각의 측면의 하측 일부분, 상기 소자 영역의 측벽, 및 상기 복수의 돌출 패턴을 덮는 소자 분리막을 형성하는 단계; 및
    상기 소자 분리막 및 상기 복수의 핀형 활성 영역 상에서, 상기 제1 방향으로 서로 이격되며 상기 제1 방향에 수직인 제2 방향으로 연장되며 각각 게이트 유전막 및 게이트 도전막을 포함하는 복수의 게이트 구조체를 형성하는 단계;를 포함하되,
    상기 복수의 핀형 활성 영역 중 서로 인접하는 2개의 부분은 상기 제2 방향으로 제1 피치를 가지고 배치되도록 형성하고,
    서로 인접하며 상기 제1 방향으로 연장하는 상기 복수의 돌출 패턴의 부분과 상기 복수의 핀형 활성 영역의 부분은, 상기 제2 방향으로 상기 제1 피치보다 큰 제2 피치를 가지고 배치도록 형성하고,
    상기 복수의 돌출 패턴의 양단은, 상기 소자 영역의 측벽의 서로 다른 하단 부분과 접하도록 형성하는 반도체 소자의 제조 방법.
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