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KR102526611B1 - 표시장치 - Google Patents

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KR102526611B1
KR102526611B1 KR1020160067780A KR20160067780A KR102526611B1 KR 102526611 B1 KR102526611 B1 KR 102526611B1 KR 1020160067780 A KR1020160067780 A KR 1020160067780A KR 20160067780 A KR20160067780 A KR 20160067780A KR 102526611 B1 KR102526611 B1 KR 102526611B1
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insulating layer
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양승용
최용민
송진일
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엘지디스플레이 주식회사
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Abstract

본 발명은 제1기판, 광차단층, 버퍼층, 반도체층, 제1절연층, 게이트 금속층, 제2절연층 및 소오스 드레인 금속층을 포함하는 표시장치를 제공한다. 제2절연층은 게이트 금속층 상에 위치하고 게이트 금속층의 일부를 노출하는 콘택홀을 갖는다. 소오스 드레인 금속층은 제2절연층 상에 위치하고 콘택홀을 통해 게이트 금속층에 접촉한다. 반도체층은 콘택홀과 대응하는 영역에 위치하는 보조 콘택홀을 갖는다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는 얇고 가벼우며 대면적이 가능한 표시장치로 급속히 변화해 왔다.
표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 서브 픽셀 영역 내에 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 박막 트랜지스터 기판에 형성된 박막 트랜지스터 등은 다수의 금속층 및 절연층을 증착하는 공정 등에 의해 형성된다. 박막 트랜지스터 기판 등은 표시패널로 구현된다.
표시장치에는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다. 표시장치는 서브 픽셀들에 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀을 통해 빛이 출사됨으로써 영상을 표시할 수 있게 된다.
최근 표시패널은 대화면 및 고해상도로 구현되고 있다. 이에 따라, 표시패널을 구성하는 박막 트랜지스터 기판 상에 형성되는 금속층 및 절연층의 층수 또한 증가하고 있다. 그리고 박막 트랜지스터 기판을 설계하기 위한 레이아웃의 복잡도 증가와 이물질에 의한 특정 층의 뜯김 등으로 인하여 다른 층에 위치하는 금속층 간에 예기치 않은 쇼트 불량 발생 가능성 또한 증가하고 있어 이를 개선할 수 있는 방안이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 다수의 금속층 및 절연층이 존재하는 영역에서 이루어지는 전기적인 콘택 시 다른 금속층 간의 예기 하지 않은 쇼트 불량 발생 가능성을 낮출 수 있는 표시장치를 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명은 제1기판, 광차단층, 버퍼층, 반도체층, 제1절연층, 게이트 금속층, 제2절연층 및 소오스 드레인 금속층을 포함하는 표시장치를 제공한다. 제2절연층은 게이트 금속층 상에 위치하고 게이트 금속층의 일부를 노출하는 콘택홀을 갖는다. 소오스 드레인 금속층은 제2절연층 상에 위치하고 콘택홀을 통해 게이트 금속층에 접촉한다. 반도체층은 콘택홀과 대응하는 영역에 위치하는 보조 콘택홀을 갖는다.
또 다른 측면에서 본 발명은 제1기판, 광차단층, 버퍼층, 반도체층, 제1절연층, 게이트 금속층, 제2절연층 및 소오스 드레인 금속층을 포함하는 표시장치를 제공한다. 제2절연층은 게이트 금속층 상에 위치하고 게이트 금속층의 일부를 노출하는 콘택홀을 갖는다. 소오스 드레인 금속층은 제2절연층 상에 위치하고 콘택홀을 통해 게이트 금속층에 접촉한다. 광차단층은 콘택홀과 대응하는 영역에 위치하는 보조 콘택홀을 갖는다.
보조 콘택홀의 크기는 콘택홀의 크기와 동일하거나 콘택홀의 크기보다 클 수 있다.
콘택홀 및 보조 콘택홀은 서브 픽셀에 정의된 회로영역의 중앙영역, 상부영역 및 하부영역 중 적어도 하나의 위치에 배치될 수 있다.
또 다른 측면에서 본 발명은 제1기판 상에 위치하고 발광영역과 회로영역을 갖는 서브 픽셀들을 포함하는 표시장치를 제공한다. 서브 픽셀들은 회로영역에 위치하고 전극, 신호라인 및 전원라인 간의 전기적인 연결을 돕기 위해 하부에 위치하는 층의 일부를 노출하는 콘택홀과, 콘택홀의 하부에 위치하는 도전층에 마련되고, 콘택홀과 대응하는 영역에 위치하는 보조 콘택홀을 포함한다.
보조 콘택홀은 콘택홀 대비 적어도 3층 아래에 위치하는 도전층에 마련될 수 있다.
도전층은 제1기판 상에 위치하는 광차단층 또는 광차단층 상에 위치하는 반도체층을 포함할 수 있다.
콘택홀 및 보조 콘택홀은 도전층의 외곽에 위치할 수 있다.
본 발명은 다수의 금속층 및 절연층이 존재하는 영역에서 이루어지는 전기적인 콘택시 다른 금속층 간의 예기 하지 않은 쇼트 불량 발생 가능성을 획기적으로 낮출 수 있다. 또한, 본 발명은 쇼트 불량 발생 가능성이 큰 영역을 벗어나기 위한 회피 설계를 하지 않아도 되므로 개구율의 감소 및 개구율 감소에 따른 수명 감소 문제를 방지할 수 있는 효과가 있다. 또한, 본 발명은 특정 면적이 상대적으로 감소하는 문제(예컨대, 커패시터가 차지하는 면적의 감소)를 방지할 수 있어 소자의 성능을 향상할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 유기전계발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 개략적인 회로 구성도.
도 3은 본 발명의 실시예에 따른 서브 픽셀의 회로 구성 예시도.
도 4는 본 발명의 실시예에 따른 표시 패널의 단면 예시도.
도 5는 본 발명의 실시예에 따른 서브 픽셀의 평면 예시도.
도 6은 실험예에 따른 서브 픽셀들의 일부를 나타낸 평면도.
도 7은 도 6의 A1-A2 영역을 나타낸 단면도.
도 8은 제1실시예에 따라 서브 픽셀들의 일부를 나타낸 평면도.
도 9는 도 8의 A1-A2 영역을 나타낸 단면도.
도 10은 제1실시예에 따라 제1콘택홀 및 제1보조 콘택홀을 부분을 상세히 보여주기 위한 평면도.
도 11은 제2실시예에 따라 제2콘택홀 및 제2보조 콘택홀을 부분을 상세히 보여주기 위한 평면도.
도 12는 도 11의 B1-B2 영역을 나타낸 단면도.
도 13은 제3실시예에 따라 제3콘택홀 및 제3보조 콘택홀을 부분을 상세히 보여주기 위한 평면도.
도 14는 도 13의 C1-C2 영역을 나타낸 단면도.
도 15는 제4실시예에 따라 제1 내지 제3콘택홀 및 제1 내지 제3보조 콘택홀을 부분을 상세히 보여주기 위한 평면도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 표시장치는 텔레비젼, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 스마트폰 등으로 구현된다. 표시장치의 표시패널은 액정표시패널, 유기발광표시패널, 전기영동표시패널, 플라즈마표시패널 등이 선택될 수 있으나 이에 한정되지 않는다.
그러나 이하에서는 설명의 편의를 위해 유기발광표시패널을 기반으로 하는 유기전계발광표시장치를 일례로 설명한다. 그리고 표시패널은 산화물 트랜지스터(Oxide TFT)를 기반으로 구현된 것을 일례로 설명한다. 산화물 트랜지스터(Oxide TFT)는 반도체층의 일부를 도체화(Metalization)하는 공정을 통해 일부는 도체로 사용하고 다른 일부는 반도체로 사용한다.
아울러, 이하에서 설명되는 박막 트랜지스터는 게이트전극을 제외하고 타입에 따라 소오스전극과 드레인전극 또는 드레인전극과 소오스전극으로 명명될 수 있는바, 이를 한정하지 않기 위해 제1전극과 제2전극으로 설명한다.
도 1은 본 발명의 실시예에 따른 유기전계발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 개략적인 회로 구성도이며, 도 3은 본 발명의 실시예에 따른 서브 픽셀의 회로 구성 예시도이고, 도 4는 본 발명의 실시예에 따른 표시 패널의 단면 예시도이며, 도 5는 본 발명의 실시예에 따른 서브 픽셀의 평면 예시도이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 유기전계발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140) 및 표시 패널(150)이 포함된다.
영상 처리부(110)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.
데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.
스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 스캔신호를 출력한다. 스캔 구동부(140)는 스캔라인들(GL1 ~ GLm)을 통해 스캔신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터신호(DATA) 및 스캔신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브 픽셀들(SP)을 포함한다.
서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 백색 서브 픽셀, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함한다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다.
스위칭 트랜지스터(SW)는 제1스캔라인(GL1)을 통해 공급된 스캔신호에 응답하여 제1데이터라인(DL1)을 통해 공급되는 데이터신호가 커패시터(Cst)에 데이터전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터전압에 따라 제1전원라인(EVDD)과 제2전원라인(EVSS) 사이로 구동 전류가 흐르도록 동작한다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브 픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱라인(VREF)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소오스라인과 유기 발광다이오드(OLED)의 애노드전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 센싱라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 센싱노드에 공급하거나 센싱노드의 전압 또는 전류를 센싱할 수 있도록 동작한다.
스위칭 트랜지스터(SW)는 제1데이터라인(DL1)에 제1전극이 연결되고, 구동 트랜지스터(DR)의 게이트전극에 제2전극이 연결된다. 구동 트랜지스터(DR)는 제1전원라인(EVDD)에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트전극에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)의 제2전극에 애노드전극이 연결되고 제2전원라인(EVSS)에 캐소드전극이 연결된다. 센싱 트랜지스터(ST)는 센싱라인(VREF)에 제1전극이 연결되고 센싱노드인 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다.
센싱 트랜지스터(ST)의 동작 시간은 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)는 제1a스캔라인(GL1a)에 게이트전극이 연결되고, 센싱 트랜지스터(ST)는 제1b스캔라인(GL1b)에 게이트전극이 연결될 수 있다. 다른 예로, 스위칭 트랜지스터(SW)의 게이트전극에 연결된 제1a스캔라인(GL1a)과 센싱 트랜지스터(ST)의 게이트전극에 연결된 제1b스캔라인(GL1b)은 공통으로 공유하도록 연결될 수 있다.
센싱라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브 픽셀의 센싱노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱라인(VREF)을 통한 센싱 동작과 데이터신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.
이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
광차단층(LS)은 구동 트랜지스터(DR)의 채널영역 하부에만 배치되거나 구동 트랜지스터(DR)의 채널영역 하부뿐만 아니라 스위칭 트랜지스터(SW) 및 센싱 트랜지스터(ST)의 채널영역 하부에도 배치될 수 있다. 광차단층(LS)은 단순히 외광을 차단할 목적으로 사용하거나, 광차단층(LS)을 다른 전극이나 라인과의 연결을 도모하고, 커패시터 등을 구성하는 전극으로 활용할 수 있다.
기타, 도 3에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기 발광다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브 픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.
도 4에 도시된 바와 같이, 제1기판(또는 박막 트랜지스터 기판)(150a)의 표시영역(AA) 상에는 도 3에서 설명된 회로를 기반으로 서브 픽셀들이 형성된다. 표시영역(AA) 상에 형성된 서브 픽셀들은 보호필름(또는 보호기판)(150b)에 의해 밀봉된다. 기타 미설명된 NA는 비표시영역을 의미한다. 제1기판(150a)은 유리나 연성을 갖는 재료로 선택될 수 있다.
서브 픽셀들은 표시영역(AA) 상에서 적색(R), 백색(W), 청색(B) 및 녹색(G)의 순으로 수평 또는 수직하게 배치된다. 그리고 서브 픽셀들은 적색(R), 백색(W), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 된다. 그러나 서브 픽셀들의 배치 순서는 발광재료, 발광면적, 보상회로의 구성(또는 구조) 등에 따라 다양하게 변경될 수 있다. 또한, 서브 픽셀들은 적색(R), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 될 수 있다.
도 4 및 도 5에 도시된 바와 같이, 제1기판(150a)의 표시영역(AA) 상에는 발광영역(EMA)과 회로영역(DRA)을 갖는 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)이 형성된다. 발광영역(EMA)에는 유기 발광다이오드가 형성되고, 회로영역(DRA)에는 스위칭 및 구동 트랜지스터를 포함하는 박막 트랜지스터가 형성된다. 발광영역(EMA)과 회로영역(DRA)에 형성된 소자들은 다수의 금속층 및 절연층을 증착하는 공정 등에 의해 형성된다.
제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)은 회로영역(DRA)에 위치하는 스위칭 및 구동 트랜지스터 등의 동작에 대응하여 발광영역(EMA)에 위치하는 유기 발광다이오드가 빛을 발광하게 된다. 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4) 사이에 위치하는 "WA"는 전원라인이나 데이터 라인이 배치되는 배선영역이다.
제1서브 픽셀(SPn1)의 좌측에는 제1전원라인(EVDD)이 위치할 수 있고, 제2서브 픽셀(SPn2)의 우측에는 레퍼런스라인(REF)이 위치할 수 있고, 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2) 사이에는 제1 및 제2데이터라인(DL1, DL2)이 위치할 수 있다.
제3서브 픽셀(SPn3)의 좌측에는 레퍼런스라인(REF)이 위치할 수 있고, 제4서브 픽셀(SPn4)의 우측에는 제1전원라인(EVDD)이 위치할 수 있고, 제3서브 픽셀(SPn3) 및 제4서브 픽셀(SPn4) 사이에는 제3 및 제4데이터라인(DL3, DL4)이 위치할 수 있다.
제1서브 픽셀(SPn1)은 좌측에 위치하는 제1전원라인(EVDD), 자신의 우측에 위치하는 제1데이터라인(DL1) 및 제2서브 픽셀(SPn2)의 우측에 위치하는 레퍼런스라인(REF)에 전기적으로 연결될 수 있다. 제2서브 픽셀(SPn2)은 제1서브 픽셀(SPn1)의 좌측에 위치하는 제1전원라인(EVDD), 자신의 좌측에 위치하는 제2데이터라인(DL2) 및 자신의 우측에 위치하는 레퍼런스라인(REF)에 전기적으로 연결될 수 있다.
제3서브 픽셀(SPn3)은 좌측에 위치하는, 자신의 우측에 위치하는 제3데이터라인(DL3) 및 제4서브 픽셀(SPn4)의 우측에 위치하는 제1전원라인(EVDD)에 전기적으로 연결될 수 있다. 제4서브 픽셀(SPn4)은 제3서브 픽셀(SPn3)의 좌측에 위치하는 레퍼런스라인(REF), 자신의 좌측에 위치하는 제4데이터라인(DL4) 및 자신의 우측에 위치하는 제1전원라인(EVDD)에 전기적으로 연결될 수 있다.
제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)은 제2서브 픽셀(SPn2) 및 제3서브 픽셀(SPn3) 사이에 위치하는 레퍼런스라인(REF)에 공유(또는 공통) 접속될 수 있으나 이에 한정되지 않는다. 또한, 스캔라인(GL1)은 한 개의 라인만 배치된 것을 일례로 하였으나 이에 한정되지 않는다.
이 밖에, 제1전원라인(EVDD), 레퍼런스라인(REF)과 같은 배선들은 물론 박막 트랜지스터를 구성하는 전극들은 서로 다른 층에 위치하지만 콘택홀(비어홀)을 통한 접촉으로 인하여 전기적으로 연결된다. 콘택홀은 하부에 위치하는 전극, 신호라인 또는 전원라인 등의 일부를 노출하도록 건식 또는 습식 식각 공정 등에 의해 형성된다.
표시패널은 대화면 및 고해상도로 구현되고 있다. 이에 따라, 표시패널을 구성하는 기판 상에 형성되는 금속층 및 절연층의 층수 또한 증가하고 있다. 그리고 기판을 설계하기 위한 레이아웃의 복잡도 증가와 이물질에 의한 특정 층의 뜯김 등으로 인하여 다른 층에 위치하는 금속층 간에 예기치 않은 쇼트 불량 발생 가능성 또한 증가하고 있어 이를 개선할 수 있는 방안이 요구된다.
이하에서는 실험예를 선정하고 실험예에서 발생할 수 있는 쇼트 불량 문제를 고찰하고 이를 개선할 수 있는 실시예를 설명한다. 그러나 이하에서 설명되는 실험예 및 실시예는 본 발명에 한정되지 않는다.
- 실험예 -
도 6은 실험예에 따른 서브 픽셀들의 일부를 나타낸 평면도이고, 도 7은 도 6의 A1-A2 영역을 나타낸 단면도이다.
도 6에 도시된 바와 같이, 표시패널에는 수평방향으로 배치된 제1 내지 제4서브 픽셀(SPn1 ~ SPn4)이 하나의 픽셀을 이루게 된다. 예컨대, 제1서브 픽셀(SPn1)은 적색 서브 픽셀(R)이고, 제2서브 픽셀(SPn2)은 백색 서브 픽셀(W)이고, 제3서브 픽셀(SPn3)은 청색 서브 픽셀(B)이고, 제4서브 픽셀(SPn4)은 녹색 서브 픽셀(G)로 선택될 수 있다. 픽셀은 해상도에 대응하는 개수로 배치된다.
제1서브 픽셀(SPn1)의 좌측에는 수직방향을 따라 제1전원라인(EVDD)이 배치된다. 제1전원라인(EVDD)은 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2)에 공통으로 연결된다. 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2) 사이(WA)에는 수직방향을 따라 제1데이터라인(DLn1) 및 제2데이터라인(DLn2)이 배치된다. 제1데이터라인(DLn1)은 제1서브 픽셀(SPn1)에 연결되고, 제2데이터라인(DLn2)은 제2서브 픽셀(SPn2)에 연결된다.
제3서브 픽셀(SPn3)의 좌측에는 수직방향을 따라 센싱라인(VREF)이 배치된다. 센싱라인(VREF)은 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)에 공통으로 연결된다. 제3서브 픽셀(SPn3) 및 제4서브 픽셀(SPn3) 사이(WA)에는 수직방향을 따라 제3데이터라인(DLn3) 및 제4데이터라인(DLn4)이 배치된다. 제3데이터라인(DLn3)은 제3서브 픽셀(SPn3)에 연결되고, 제4데이터라인(DLn4)은 제4서브 픽셀(SPn4)에 연결된다.
제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)에 포함된 센싱 트랜지스터(ST)의 영역에는 수평방향을 따라 제1스캔라인(GL1)이 배치된다. 제1스캔라인(GL1)은 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)의 게이트전극에 연결된다.
센싱라인(VREF)은 수직방향을 따라 배치된 수직 센싱라인(VREFM)과 수평방향을 따라 배치된 수평 센싱라인(VREFS)을 포함한다. 실험예에서는 센싱라인(VREF)을 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)에 공통으로 연결하기 위해 수평 센싱라인(VREFS)을 연결전극(또는 브리지 전극)으로 사용한다.
도 7에 도시된 바와 같이, 제1기판(SUB) 상에는 광차단층(LS)이 형성된다. 광차단층(LS) 상에는 버퍼층(BUF)이 형성된다. 버퍼층(BUF) 상에는 반도체층(ACT)이 형성된다. 반도체층(ACT) 상에는 제1절연층(GI)이 형성된다. 제1절연층(GI) 상에는 게이트 금속층(GAT)이 형성된다. 게이트 금속층(GAT) 상에는 제1콘택홀(CH1a)을 갖는 제2절연층(ILD)이 형성된다. 제2절연층(ILD) 상에는 소오스 드레인 금속층(SD)이 형성된다. 소오스 드레인 금속층(SD) 상에는 보호층(PAS)이 형성된다. 보호층(PAS) 상에는 제3절연층(OC)이 형성된다. 제3절연층(OC) 상에는 픽셀전극(PXL)이 형성된다.
도 3, 도 6 및 도 7에 도시된 바와 같이, 구동 트랜지스터(DR)의 게이트전극과 제2전극에는 커패시터(Cst)가 접속된다. 커패시터(Cst)는 제1절연층(GI)의 상부에 위치하는 소오스 드레인 금속층(SD)에 의해 제1전극이 이루어지고, 제1절연층(GI)의 하부에 위치하고 도체화된 반도체층(ACT)에 의해 제2전극이 이루어진다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트전극에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다.
커패시터(Cst)의 제1전극이 되는 소오스 드레인 금속층(SD)은 제1콘택홀(CH1a)을 통해 그 하부에 위치하는 게이트 금속층(GAT)과 전기적으로 연결된다. 게이트 금속층(GAT)은 구동 트랜지스터(DR)의 게이트전극을 구성하는 부분이다.
실험예에 따른 구조는 증착 공정 이후 콘택홀을 형성하는 과정에서 과식각이나 층의 뜯김 등에 의한 비정상적인 조건이 형성되면 다른 층에 위치하는 전극층과 쇼트가 발생하게 되는데 이를 설명하면 다음과 같다.
[제1콘택홀(CH1a)이 정상적으로 형성된 경우]
도 7의 (a)와 같이, 소오스 드레인 금속층(SD)은 제1콘택홀(CH1a)을 통해 자신의 하부에 위치하는 게이트 금속층(GAT)과 면 접촉을 하면서 전기적으로 연결된다.
[제1콘택홀(CH1a)이 비정상적으로 형성된 경우]
도 7의 (b)와 같이, 소오스 드레인 금속층(SD)은 제1콘택홀(CH1a)을 통해 자신의 하부에 위치하는 게이트 금속층(GAT)과 면 접촉 및 측면 접촉을 함과 더불어 게이트 금속층(GAT)의 하부에 위치하는 도체화된 반도체층(ACT)과도 면 접촉을 하면서 전기적으로 연결된다.
이와 같은 경우, 소오스 드레인 금속층(SD)은 도체화된 반도체층(ACT)과 쇼트(ACT-SD short)를 일으키게 된다. 이는 결국 해당 부분에 존재해야 할 커패시터가 사라지게 되는 결함으로 이어진다. 이로 인하여 쇼트가 발생한 서브 픽셀의 기능은 상실된다.
- 제1실시예 -
도 8은 제1실시예에 따라 서브 픽셀들의 일부를 나타낸 평면도이고, 도 9는 도 8의 A1-A2 영역을 나타낸 단면도이며, 도 10은 제1실시예에 따라 제1콘택홀 및 제1보조 콘택홀을 부분을 상세히 보여주기 위한 평면도이다.
도 8에 도시된 바와 같이, 표시패널에는 수평방향으로 배치된 제1 내지 제4서브 픽셀(SPn1 ~ SPn4)이 하나의 픽셀을 이루게 된다. 예컨대, 제1서브 픽셀(SPn1)은 적색 서브 픽셀(R)이고, 제2서브 픽셀(SPn2)은 백색 서브 픽셀(W)이고, 제3서브 픽셀(SPn3)은 청색 서브 픽셀(B)이고, 제4서브 픽셀(SPn4)은 녹색 서브 픽셀(G)로 선택될 수 있다. 픽셀은 해상도에 대응하는 개수로 배치된다.
제1서브 픽셀(SPn1)의 좌측에는 수직방향을 따라 제1전원라인(EVDD)이 배치된다. 제1전원라인(EVDD)은 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2)에 공통으로 연결된다. 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2) 사이(WA)에는 수직방향을 따라 제1데이터라인(DLn1) 및 제2데이터라인(DLn2)이 배치된다. 제1데이터라인(DLn1)은 제1서브 픽셀(SPn1)에 연결되고, 제2데이터라인(DLn2)은 제2서브 픽셀(SPn2)에 연결된다.
제3서브 픽셀(SPn3)의 좌측에는 수직방향을 따라 센싱라인(VREF)이 배치된다. 센싱라인(VREF)은 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)에 공통으로 연결된다. 제3서브 픽셀(SPn3) 및 제4서브 픽셀(SPn3) 사이(WA)에는 수직방향을 따라 제3데이터라인(DLn3) 및 제4데이터라인(DLn4)이 배치된다. 제3데이터라인(DLn3)은 제3서브 픽셀(SPn3)에 연결되고, 제4데이터라인(DLn4)은 제4서브 픽셀(SPn4)에 연결된다.
제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)에 포함된 센싱 트랜지스터(ST)의 영역에는 수평방향을 따라 제1스캔라인(GL1)이 배치된다. 제1스캔라인(GL1)은 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)의 게이트전극에 연결된다.
센싱라인(VREF)은 수직방향을 따라 배치된 수직 센싱라인(VREFM)과 수평방향을 따라 배치된 수평 센싱라인(VREFS)을 포함한다. 실험예에서는 센싱라인(VREF)을 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)에 공통으로 연결하기 위해 수평 센싱라인(VREFS)을 연결전극(또는 브리지 전극)으로 사용한다.
도 9에 도시된 바와 같이, 제1기판(SUB) 상에는 광차단층(LS)이 형성된다. 광차단층(LS)은 금속 또는 도전성 재료로 선택된다. 광차단층(LS)은 트랜지스터의 반도체층(또는 채널 영역 등)을 덮도록 서브 픽셀의 회로영역의 절반 이상을 차지하는 통 전극(또는 면 전극) 형태 형성된다. 광차단층(LS)의 형상은 도시된 도면에 한정되지 않는다.
광차단층(LS) 상에는 버퍼층(BUF)이 형성된다. 버퍼층(BUF)은 단일층 또는 다중층으로 이루어진다. 버퍼층(BUF)은 예컨대 산화 실리콘(SiOx)과 질화 실리콘(SiNx)을 교번 적층한 구조로 선택될 수 있다.
버퍼층(BUF) 상에는 반도체층(ACT)이 형성된다. 반도체층(ACT)은 산화물 반도체 물질(oxide semiconductor)로 이루어진다. 반도체층(ACT)은 예컨대 indium (In), gallium (Ga), zinc (Zn) 및 oxygen (O)로 이루어진 IGZO로 선택될 수 있다. 반도체층(ACT)의 채널영역을 제외한 소오스영역과 드레인영역 등은 건식 식각(dry etch)이나 열처리 방법 등에 의해 금속화(Metalization)된다.
반도체층(ACT) 상에는 제1절연층(GI)이 형성된다. 제1절연층(GI)은 게이트 절연층으로 정의될 수 있다. 제1절연층(GI)은 단일층 또는 다중층으로 이루어진다. 제1절연층(GI)은 예컨대 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 복합층으로 이루어질 수 있다.
제1절연층(GI) 상에는 게이트 금속층(GAT)이 형성된다. 게이트 금속층(GAT)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
게이트 금속층(GAT) 상에는 제1콘택홀(CH1a)을 갖는 제2절연층(ILD)이 형성된다. 제1콘택홀(CH1a)은 게이트 금속층(GAT)의 일부를 노출한다. 제2절연층(ILD)은 층간 절연층으로 정의될 수 있다. 제2절연층(ILD)은 단층 또는 복층으로 이루어진다. 제2절연층(ILD)은 예컨대 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 복합층으로 이루어질 수 있다.
제2절연층(ILD) 상에는 소오스 드레인 금속층(SD)이 형성된다. 소오스 드레인 금속층(SD)은 제1콘택홀(CH1a)을 통해 게이트 금속층(GAT)과 전기적으로 접촉한다. 소오스 드레인 금속층(SD)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
소오스 드레인 금속층(SD) 상에는 보호층(PAS)이 형성된다. 보호층(PAS)은 단층 또는 복층으로 이루어진다. 보호층(PAS)은 예컨대 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 복합층으로 이루어질 수 있다.
보호층(PAS) 상에는 제3절연층(OC)이 형성된다. 제3절연층(OC)은 평탄화층으로 정의될 수 있다. 제3절연층(OC)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate), 포토아크릴(Photoacrylate) 등의 유기물로 이루어질 수 있다.
제3절연층(OC) 상에는 픽셀전극(PXL)이 형성된다. 픽셀전극(PXL)은 유기 발광다이오드의 애노드전극 또는 캐소드전극으로 선택된다. 픽셀전극(PXL)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 산화물 전극으로 이루어질 수 있다.
도 3, 도 8 및 도 9에 도시된 바와 같이, 구동 트랜지스터(DR)의 게이트전극과 제2전극에는 커패시터(Cst)가 접속된다. 커패시터(Cst)는 제1절연층(GI)의 상부에 위치하는 소오스 드레인 금속층(SD)에 의해 제1전극이 이루어지고, 제1절연층(GI)의 하부에 위치하고 도체화된 반도체층(ACT)에 의해 제2전극이 이루어진다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트전극에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다.
커패시터(Cst)의 제1전극이 되는 소오스 드레인 금속층(SD)은 제1콘택홀(CH1a)을 통해 그 하부에 위치하는 게이트 금속층(GAT)과 전기적으로 연결된다. 게이트 금속층(GAT)은 구동 트랜지스터(DR)의 게이트전극을 구성하는 부분이다. 도체화된 반도체층(ACT)에는 제1콘택홀(CH1a)이 위치하는 영역에 대응하여 제1보조 콘택홀(VA1a)이 형성된다. 제1보조 콘택홀(VA1a)은 제1콘택홀(CH1a) 대비 적어도 3층 이하에 위치하는 도전층에 형성된다. 제1보조 콘택홀(VA1a) 및 제1콘택홀(CH1a)은 도전층의 외곽에 위치한다.
제1실시예에 따른 구조는 증착 공정 이후 제1콘택홀(CH1a)을 형성하는 과정에서 과식각이나 층의 뜯김 등에 의한 비정상적인 조건이 형성되더라도 다른 층에 위치하는 전극층과 쇼트가 발생하지 않는데 이를 설명하면 다음과 같다.
[제1콘택홀(CH1a)이 정상적으로 형성된 경우]
도 9의 (a)와 같이, 소오스 드레인 금속층(SD)은 제1콘택홀(CH1a)을 통해 자신의 하부에 위치하는 게이트 금속층(GAT)과 면 접촉을 하며 전기적으로 연결된다.
[제1콘택홀(CH1a)이 비정상적으로 형성된 경우]
도 9의 (b)와 같이, 소오스 드레인 금속층(SD)은 제1콘택홀(CH1a)을 통해 자신의 하부에 위치하는 게이트 금속층(GAT)과 면 접촉 및 측면을 함과 더불어 게이트 금속층(GAT)의 하부에 위치하는 버퍼층(BUF)과도 면 접촉하게 된다.
그러나 도체화된 반도체층(ACT)에는 제1콘택홀(CH1a)이 위치하는 영역에 대응하여 제1보조 콘택홀(VA1a)이 형성되어 있어 소오스 드레인 금속층(SD)이 버퍼층(BUF)이 존재하는 영역까지 내려오더라도 반도체층(ACT)과 접촉하는 일은 발생하지 않는다.
이와 같이, 제1실시예는 쇼트 발생 확률이 높은 영역의 하부에 존재하는 도전층(또는 금속층)에 콘택홀을 추가 형성하여 다른 층에 위치하는 금속층 간에 예기치 않은 쇼트 불량 발생 가능성(ACT-SD 이격, short 미발생)을 낮춘다. 그 결과 쇼트로 인하여 커패시터가 사라지게 되는 결함 등(쇼트가 발생한 서브 픽셀의 기능 상실)의 문제는 해소된다. 아울러, 커패시터가 형성되는 영역의 쇼트 불량 발생 가능성을 회피하고자 하는 회피 설계(도체화된 반도체층의 일부를 제거하는 등)를 하지 않아도 되므로 커패시터의 면적 감소나 성능 저하 문제 또한 해소된다.
도 9 및 도 10에 도시된 바와 같이, 제1콘택홀(CH1a) 및 제1보조 콘택홀(VA1a)은 회로영역의 중앙영역(CA)에 인접하게 배치된다. 제1콘택홀(CH1a) 및 제1보조 콘택홀(VA1a)은 세로 방향보다 가로 방향이 긴 직사각형 구조를 갖는다. 그러나 콘택홀들의 형상은 도시된 도면에 한정되지 않는다.
제1보조 콘택홀(VA1a)은 다른 층에 위치하는 금속층 간에 예기치 않은 쇼트 불량 발생 가능성을 낮추기 위해 추가된다. 제1보조 콘택홀(VA1a)의 크기는 제1콘택홀(CH1a)의 크기보다 클수록 좋다. 이 조건은 등방성 식각(Isotropic Etching)을 사용할 경우 유용하다. 그러나 제1보조 콘택홀(VA1a)의 크기와 제1콘택홀(CH1a)의 크기가 유사 또는 동일하더라도 쇼트 불량 발생 가능성을 낮출 수 있다. 이 조건은 이방성 식각(Anisotropic Etching)을 사용할 경우 유용하다.
한편, 본 발명은 제1콘택홀 부분이 아닌 다른 부분에서도 적용 가능한바 이에 대해 설명한다.
- 제2실시예 -
도 11은 제2실시예에 따라 제2콘택홀 및 제2보조 콘택홀을 부분을 상세히 보여주기 위한 평면도이고, 도 12는 도 11의 B1-B2 영역을 나타낸 단면도이다.
도 11에 도시된 바와 같이, 제2콘택홀(CH2a) 및 제2보조 콘택홀(VA2a)은 회로영역의 상부영역(UA)에 인접하게 배치된다. 제2콘택홀(CH2a) 및 제2보조 콘택홀(VA2a)은 가로 방향보다 세로 방향이 긴 직사각형 구조를 갖는다. 그러나 콘택홀들의 형상은 도시된 도면에 한정되지 않는다.
도 12에 도시된 바와 같이, 제1기판(SUB) 상에는 광차단층(LS)이 형성된다. 광차단층(LS)은 금속 또는 도전성 재료로 선택된다. 광차단층(LS)은 트랜지스터의 반도체층(또는 채널 영역 등)을 덮도록 서브 픽셀의 회로영역의 절반 이상을 차지하는 통 전극(또는 면 전극) 형태 형성된다. 광차단층(LS)은 제2보조 콘택홀(VA2a)를 갖는다.
광차단층(LS) 상에는 버퍼층(BUF)이 형성된다. 버퍼층(BUF)은 단일층 또는 다중층으로 이루어진다. 버퍼층(BUF)은 예컨대 산화 실리콘(SiOx)과 질화 실리콘(SiNx)을 교번 적층한 구조로 선택될 수 있다.
버퍼층(BUF) 상에는 반도체층(ACT)이 형성된다. 반도체층(ACT)은 산화물 반도체 물질(oxide semiconductor)로 이루어진다. 반도체층(ACT)은 예컨대 indium (In), gallium (Ga), zinc (Zn) 및 oxygen (O)로 이루어진 IGZO로 선택될 수 있다. 반도체층(ACT)의 채널영역을 제외한 소오스영역과 드레인영역 등은 건식 식각(dry etch)이나 열처리 방법 등에 의해 금속화(Metalization)된다.
반도체층(ACT) 상에는 제1절연층(GI)이 형성된다. 제1절연층(GI)은 게이트 절연층으로 정의될 수 있다. 제1절연층(GI)은 단일층 또는 다중층으로 이루어진다. 제1절연층(GI)은 예컨대 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 복합층으로 이루어질 수 있다.
제1절연층(GI) 상에는 게이트 금속층(GAT)이 형성된다. 게이트 금속층(GAT)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
반도체층(ACT) 및 게이트 금속층(GAT) 상에는 제2콘택홀(CH2a)을 갖는 제2절연층(ILD)이 형성된다. 제2콘택홀(CH2a)은 도체화된 반도체층(ACT)의 일부를 노출한다. 제2절연층(ILD)은 층간 절연층으로 정의될 수 있다. 제2절연층(ILD)은 단층 또는 복층으로 이루어진다. 제2절연층(ILD)은 예컨대 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 복합층으로 이루어질 수 있다.
제2절연층(ILD) 상에는 소오스 드레인 금속층(SD)이 형성된다. 소오스 드레인 금속층(SD)은 제2콘택홀(CH2a)을 통해 도체화된 반도체층(ACT)과 전기적으로 접촉한다. 소오스 드레인 금속층(SD)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
소오스 드레인 금속층(SD) 상에는 보호층(PAS)이 형성된다. 보호층(PAS)은 단층 또는 복층으로 이루어진다. 보호층(PAS)은 예컨대 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 복합층으로 이루어질 수 있다.
보호층(PAS) 상에는 제3절연층(OC)이 형성된다. 제3절연층(OC)은 평탄화층으로 정의될 수 있다. 제3절연층(OC)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate), 포토아크릴(Photoacrylate) 등의 유기물로 이루어질 수 있다.
제3절연층(OC) 상에는 픽셀전극(PXL)이 형성된다. 픽셀전극(PXL)은 유기 발광다이오드의 애노드전극 또는 캐소드전극으로 선택된다. 픽셀전극(PXL)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 산화물 전극으로 이루어질 수 있다.
도 3, 도 8, 도 11 및 도 12에 도시된 바와 같이, 제2콘택홀(CH2a)은 제1전원라인(EVDD)과 구동 트랜지스터(DR)의 제1전극을 전기적으로 연결하기 위해 형성되는 부분이다.
제2실시예에 따른 구조는 증착 공정 이후 제2콘택홀(CH2a)을 형성하는 과정에서 과식각이나 층의 뜯김 등에 의한 비정상적인 조건이 형성되더라도 다른 층에 위치하는 전극층과 쇼트가 발생하지 않는데 이를 설명하면 다음과 같다.
[제2콘택홀(CH2a)이 정상적으로 형성된 경우]
도 12의 (a)와 같이, 소오스 드레인 금속층(SD)은 제2콘택홀(CH2a)을 통해 자신의 하부에 위치하는 도체화된 반도체층(ACT)과 면 접촉을 하며 전기적으로 연결된다.
[제2콘택홀(CH2a)이 비정상적으로 형성된 경우]
도 12의 (b)와 같이, 소오스 드레인 금속층(SD)은 제2콘택홀(CH2a)을 통해 자신의 하부에 위치하는 도체화된 반도체층(ACT)과 면 접촉 및 측면을 함과 더불어 광차단층(LS)의 하부에 위치하는 버퍼층(BUF)과도 면 접촉하게 된다.
그러나 광차단층(LS)에는 제2콘택홀(CH2a)이 위치하는 영역에 대응하여 제2보조 콘택홀(VA2a)이 형성되어 있어 소오스 드레인 금속층(SD)이 버퍼층(BUF) 또는 더 나아가 제1기판(SUB)이 존재하는 영역까지 내려오더라도 광차단층(LS)과 접촉하는 일은 발생하지 않는다.
이와 같이, 제2실시예는 쇼트 발생 확률이 높은 영역의 하부에 존재하는 도전층(또는 금속층)에 콘택홀을 추가 형성하여 다른 층에 위치하는 금속층 간에 예기치 않은 쇼트 불량 발생 가능성을 낮춘다. 그 결과 쇼트로 인하여 구동 트랜지스터의 소오스 전극과 드레인 전극이 쇼트 되는 결함 등(쇼트가 발생한 서브 픽셀의 기능 상실)의 문제는 해소된다.
도 11 및 도 12에 도시된 바와 같이, 제2콘택홀(CH2a) 및 제2보조 콘택홀(VA2a)은 회로영역의 상부영역(UA)에 인접하게 배치된다. 제2보조 콘택홀(VA2a)은 다른 층에 위치하는 금속층 간에 예기치 않은 쇼트 불량 발생 가능성을 낮추기 위해 추가된다. 제2보조 콘택홀(VA2a)의 크기는 제2콘택홀(CH2a)의 크기보다 클수록 좋다. 이 조건은 등방성 식각(Isotropic Etching)을 사용할 경우 유용하다. 그러나 제2보조 콘택홀(VA2a)의 크기와 제2콘택홀(CH2a)의 크기가 유사 또는 동일하더라도 쇼트 불량 발생 가능성을 낮출 수 있다. 이 조건은 이방성 식각(Anisotropic Etching)을 사용할 경우 유용하다.
한편, 본 발명은 제1콘택홀 및 제2콘택홀 부분이 아닌 다른 부분에서도 적용 가능한바 이에 대해 설명한다.
- 제3실시예 -
도 13은 제3실시예에 따라 제3콘택홀 및 제3보조 콘택홀을 부분을 상세히 보여주기 위한 평면도이고, 도 14는 도 13의 C1-C2 영역을 나타낸 단면도이다.
도 13에 도시된 바와 같이, 제3콘택홀(CH3a) 및 제3보조 콘택홀(VA3a)은 회로영역의 하부영역(LA)에 인접하게 배치된다. 제3콘택홀(CH3a) 및 제3보조 콘택홀(VA3a)은 가로 방향보다 세로 방향이 긴 직사각형 구조를 갖는다. 그러나 콘택홀들의 형상은 도시된 도면에 한정되지 않는다.
도 14에 도시된 바와 같이, 제1기판(SUB) 상에는 광차단층(LS)이 형성된다. 광차단층(LS)은 금속 또는 도전성 재료로 선택된다. 광차단층(LS)은 트랜지스터의 반도체층(또는 채널 영역 등)을 덮도록 서브 픽셀의 회로영역의 절반 이상을 차지하는 통 전극(또는 면 전극) 형태 형성된다. 광차단층(LS)은 제3보조 콘택홀(VA3a)를 갖는다.
광차단층(LS) 상에는 버퍼층(BUF)이 형성된다. 버퍼층(BUF)은 단일층 또는 다중층으로 이루어진다. 버퍼층(BUF)은 예컨대 산화 실리콘(SiOx)과 질화 실리콘(SiNx)을 교번 적층한 구조로 선택될 수 있다.
버퍼층(BUF) 상에는 반도체층(ACT)이 형성된다. 반도체층(ACT)은 산화물 반도체 물질(oxide semiconductor)로 이루어진다. 반도체층(ACT)은 예컨대 indium (In), gallium (Ga), zinc (Zn) 및 oxygen (O)로 이루어진 IGZO로 선택될 수 있다. 반도체층(ACT)의 채널영역을 제외한 소오스영역과 드레인영역 등은 건식 식각(dry etch)이나 열처리 방법 등에 의해 금속화(Metalization)된다.
반도체층(ACT) 상에는 제1절연층(GI)이 형성된다. 제1절연층(GI)은 게이트 절연층으로 정의될 수 있다. 제1절연층(GI)은 단일층 또는 다중층으로 이루어진다. 제1절연층(GI)은 예컨대 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 복합층으로 이루어질 수 있다.
제1절연층(GI) 상에는 게이트 금속층(GAT)이 형성된다. 게이트 금속층(GAT)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
반도체층(ACT) 및 게이트 금속층(GAT) 상에는 제3콘택홀(CH3a)을 갖는 제2절연층(ILD)이 형성된다. 제2콘택홀(CH2a)은 도체화된 반도체층(ACT)의 일부를 노출한다. 제2절연층(ILD)은 층간 절연층으로 정의될 수 있다. 제2절연층(ILD)은 단층 또는 복층으로 이루어진다. 제2절연층(ILD)은 예컨대 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 복합층으로 이루어질 수 있다.
제2절연층(ILD) 상에는 소오스 드레인 금속층(SD)이 형성된다. 소오스 드레인 금속층(SD)은 제3콘택홀(CH3a)을 통해 도체화된 반도체층(ACT)과 전기적으로 접촉한다. 소오스 드레인 금속층(SD)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
소오스 드레인 금속층(SD) 상에는 보호층(PAS)이 형성된다. 보호층(PAS)은 단층 또는 복층으로 이루어진다. 보호층(PAS)은 예컨대 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 복합층으로 이루어질 수 있다.
보호층(PAS) 상에는 제3절연층(OC)이 형성된다. 제3절연층(OC)은 평탄화층으로 정의될 수 있다. 제3절연층(OC)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate), 포토아크릴(Photoacrylate) 등의 유기물로 이루어질 수 있다.
제3절연층(OC) 상에는 픽셀전극(PXL)이 형성된다. 픽셀전극(PXL)은 유기 발광다이오드의 애노드전극 또는 캐소드전극으로 선택된다. 픽셀전극(PXL)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 산화물 전극으로 이루어질 수 있다.
도 3, 도 8, 도 13 및 도 14에 도시된 바와 같이, 제3콘택홀(CH3a)은 스위칭 트랜지스터(SW)의 제1전극과 제1데이터라인(DLn1)을 전기적으로 연결하기 위해 형성되는 부분이다. 한편, 제3콘택홀(CH3a)은 유기 발광다이오드(OLED)의 애노드전극과 센싱 트랜지스터(ST)의 제2전극을 전기적으로 연결하기 위해 형성되는 부분이 될 수도 있다.
제3실시예에 따른 구조는 증착 공정 이후 제3콘택홀(CH3a)을 형성하는 과정에서 과식각이나 층의 뜯김 등에 의한 비정상적인 조건이 형성되더라도 다른 층에 위치하는 전극층과 쇼트가 발생하지 않는데 이를 설명하면 다음과 같다.
[제3콘택홀(CH3a)이 정상적으로 형성된 경우]
도 14의 (a)와 같이, 소오스 드레인 금속층(SD)은 제3콘택홀(CH3a)을 통해 자신의 하부에 위치하는 도체화된 반도체층(ACT)과 면 접촉을 하며 전기적으로 연결된다.
[제3콘택홀(CH3a)이 비정상적으로 형성된 경우]
도 14의 (b)와 같이, 소오스 드레인 금속층(SD)은 제3콘택홀(CH3a)을 통해 자신의 하부에 위치하는 도체화된 반도체층(ACT)과 면 접촉 및 측면을 함과 더불어 광차단층(LS)의 하부에 위치하는 버퍼층(BUF)과도 면 접촉하게 된다.
그러나 광차단층(LS)에는 제3콘택홀(CH3a)이 위치하는 영역에 대응하여 제3보조 콘택홀(VA3a)이 형성되어 있어 소오스 드레인 금속층(SD)이 버퍼층(BUF) 또는 더 나아가 제1기판(SUB)이 존재하는 영역까지 내려오더라도 광차단층(LS)과 접촉하는 일은 발생하지 않는다.
이와 같이, 제3실시예는 쇼트 발생 확률이 높은 영역의 하부에 존재하는 도전층(또는 금속층)에 콘택홀을 추가 형성하여 다른 층에 위치하는 금속층 간에 예기치 않은 쇼트 불량 발생 가능성을 낮춘다. 그 결과 쇼트로 인하여 스위칭 트랜지스터의 소오스 전극과 드레인 전극이 쇼트 되는 결함 등(쇼트가 발생한 서브 픽셀의 기능 상실)의 문제는 해소된다.
도 13 및 도 14에 도시된 바와 같이, 제3콘택홀(CH3a) 및 제3보조 콘택홀(VA3a)은 회로영역의 하부영역(LA)에 인접하게 배치된다. 제3보조 콘택홀(VA3a)은 다른 층에 위치하는 금속층 간에 예기치 않은 쇼트 불량 발생 가능성을 낮추기 위해 추가된다. 제3보조 콘택홀(VA3a)의 크기는 제3콘택홀(CH3a)의 크기보다 클수록 좋다. 이 조건은 등방성 식각(Isotropic Etching)을 사용할 경우 유용하다. 그러나 제3보조 콘택홀(VA3a)의 크기와 제3콘택홀(CH3a)의 크기가 유사 또는 동일하더라도 쇼트 불량 발생 가능성을 낮출 수 있다. 이 조건은 이방성 식각(Anisotropic Etching)을 사용할 경우 유용하다.
한편, 본 발명은 제1콘택홀, 제2콘택홀 및 제3콘택홀 부분에도 적용 가능한바 이에 대해 간략히 설명한다.
- 제4실시예 -
도 15는 제4실시예에 따라 제1 내지 제3콘택홀(CH1a ~ CH3a) 및 제1 내지 제3보조 콘택홀(VA1a ~ VA3a)을 부분을 상세히 보여주기 위한 평면도이다.
앞서 제1 내지 제3실시예를 통해 설명한 바와 같이, 회로영역에 형성된 소자들은 다수의 금속층 및 절연층을 증착하는 공정 등에 의해 형성된다. 그러므로 다수의 금속층 및 절연층이 위치하는 제1 내지 제3콘택홀에 대응하여 제1 내지 제3보조 콘택홀을 형성할 경우 다른 층에 위치하는 금속층 간에 예기치 않은 쇼트 불량 발생 가능성을 더욱 낮출 수 있을 것이다.
이상 본 발명과 같이 보조 콘택홀 구조를 사용하면 다수의 금속층 및 절연층이 존재하는 영역에서 이루어지는 전기적인 콘택시 다른 금속층 간의 예기 하지 않은 쇼트 불량 발생 가능성을 획기적으로 낮출 수 있다. 또한, 본 발명과 같이 보조 콘택홀 구조를 사용하면 쇼트 불량 발생 가능성이 큰 영역을 벗어나기 위한 회피 설계를 하지 않아도 된다. 그러므로 회피 설계에 따른 추가 면적 사용으로 인한 개구율의 감소 및 개구율 감소에 따른 수명 감소 문제를 방지할 수 있는 효과가 있다. 또한, 본 발명과 같이 보조 콘택홀 구조를 사용하면 특정 면적이 상대적으로 감소하는 문제(예컨대, 커패시터가 차지하는 면적의 감소)를 방지할 수 있어 소자의 성능을 향상할 수 있는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 영상 처리부 120: 타이밍 제어부
130: 데이터 구동부 140: 스캔 구동부
150: 표시 패널 LS: 광차단층
ACT: 반도체층 GAT: 게이트 금속층
BUF: 버퍼층 ILD: 제2절연층
SD: 소오스 드레인 금속층
CH1a ~ CH3a: 제1 내지 제3콘택홀
VA1a ~ VA3a: 제1 내지 제3보조 콘택홀

Claims (8)

  1. 제1기판 상에 위치하는 광차단층;
    상기 광차단층 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하는 반도체층;
    상기 반도체층 상에 위치하는 제1절연층;
    상기 제1절연층 상에 위치하는 게이트 금속층;
    상기 게이트 금속층 상에 위치하고 상기 게이트 금속층의 일부를 노출하는 콘택홀을 갖는 제2절연층;
    상기 제2절연층 상에 위치하고 상기 콘택홀을 통해 상기 게이트 금속층에 접촉하는 소오스 드레인 금속층을 포함하되,
    상기 반도체층은 상기 콘택홀과 대응하는 영역에 위치하는 보조 콘택홀을 포함하는 표시장치.
  2. 제1기판 상에 위치하는 광차단층;
    상기 광차단층 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하는 반도체층;
    상기 반도체층 상에 위치하는 제1절연층;
    상기 제1절연층 상에 위치하는 게이트 금속층;
    상기 게이트 금속층 상에 위치하고 상기 게이트 금속층의 일부를 노출하는 콘택홀을 갖는 제2절연층;
    상기 제2절연층 상에 위치하고 상기 콘택홀을 통해 상기 게이트 금속층에 접촉하는 소오스 드레인 금속층을 포함하되,
    상기 광차단층은 상기 콘택홀과 대응하는 영역에 위치하는 보조 콘택홀을 포함하는 표시장치.
  3. 제1항 또는 제2항에 있어서,
    상기 보조 콘택홀의 크기는
    상기 콘택홀의 크기와 동일하거나 상기 콘택홀의 크기보다 큰 표시장치.
  4. 제1항 또는 제2항에 있어서,
    상기 콘택홀 및 상기 보조 콘택홀은
    서브 픽셀에 정의된 회로영역의 중앙영역, 상부영역 및 하부영역 중 적어도 하나의 위치에 배치된 표시장치.
  5. 제1기판 상에 위치하고 발광영역과 회로영역을 갖는 서브 픽셀들을 포함하되,
    상기 서브 픽셀들은
    상기 회로영역에 위치하고 전극, 신호라인 및 전원라인 간의 전기적인 연결을 돕기 위해 하부에 위치하는 층의 일부를 노출하는 콘택홀과,
    상기 콘택홀의 하부에 위치하는 도전층에 마련되고, 상기 콘택홀과 대응하는 영역에 위치하는 보조 콘택홀을 포함하고,
    상기 보조 콘택홀은 상기 콘택홀 대비 적어도 3층 아래에 위치하는 도전층에 마련되는 표시장치.
  6. 삭제
  7. 제5항에 있어서,
    상기 도전층은
    상기 제1기판 상에 위치하는 광차단층 또는 상기 광차단층 상에 위치하는 반도체층을 포함하는 표시장치.
  8. 제5항에 있어서,
    상기 콘택홀 및 상기 보조 콘택홀은
    상기 도전층의 외곽에 위치하는 표시장치.
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