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KR102501754B1 - 불균형 멀티플렉서 및 이를 적용하는 스캔 플립플롭 - Google Patents

불균형 멀티플렉서 및 이를 적용하는 스캔 플립플롭 Download PDF

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KR102501754B1
KR102501754B1 KR1020160036955A KR20160036955A KR102501754B1 KR 102501754 B1 KR102501754 B1 KR 102501754B1 KR 1020160036955 A KR1020160036955 A KR 1020160036955A KR 20160036955 A KR20160036955 A KR 20160036955A KR 102501754 B1 KR102501754 B1 KR 102501754B1
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Abstract

불균형 멀티플렉서 및 이를 적용하는 스캔 플립플롭에 관하여 개시한다. 불균형 멀티플렉서는 선택 신호의 논리 상태에 따라서 상기 제1입력 신호를 출력 단자로 전송하는 제1전송 회로 및, 상기 선택 신호의 논리 상태에 따라서 제2입력 신호를 상기 출력 단자로 전송하는 제2전송 회로를 포함하고, 상기 제1전송 회로에서의 상기 제1입력 신호가 인가되는 제1입력 단자로부터 상기 출력 단자까지의 제1전송 경로에 대한 지연 특성과 상기 제2전송 회로에서의 상기 제2입력 신호가 인가되는 제2입력 단자로부터 상기 출력 단자까지의 제2 전송 경로에 대한 지연 특성을 다르게 설정하는 것을 특징으로 한다.

Description

불균형 멀티플렉서 및 이를 적용하는 스캔 플립플롭{Unbalanced multiplexer and scan flip flop adopting the same}
본 발명의 기술적 사상은 디지털 논리 회로를 테스트하기 위한 장치 및 방법에 관한 것으로서, 자세하게는 스캔 테스트를 위한 불균형 멀티플렉서 및 이를 적용하는 스캔 플립플롭에 관한 것이다.
반도체 칩을 테스트하기 위해 사용되는 DFT(Device for Testability) 기술은 칩의 품질을 유지하기 위해 널리 사용되고 있다. 그 중에서도 저 비용의 테스트 방법으로 플립플롭을 이용한 스캔 테스트(Scan Test) 기술이 보편적으로 사용되고 있다. 최근의 반도체 칩의 소비 전력을 낮추는 연구가 활발히 진행되고 있다. 이에 따라서, 낮은 전압에서도 안정적으로 반도체 칩을 테스트하기 위한 스캔 테스트 기술이 필요하게 되었다.
본 발명의 기술적 사상이 해결하려는 과제는 낮은 전압에서도 안정적으로 반도체 칩을 스캔 테스트하기 위한 불균형 멀티플렉서를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 다른 과제는 낮은 전압에서도 안정적으로 반도체 칩을 스캔 테스트하기 위한 스캔 플립플롭을 제공하는데 있다.
본 발명의 기술적 사상의 일면에 따른 불균형 멀티플렉서는 전원 전압과 출력 단자 사이에 제1풀업 회로가 접속되고, 상기 출력 단자와 접지 전압 사이에 제1풀다운 회로가 접속되며, 상기 제1풀업 회로와 상기 제1풀다운 회로에 상보적인 선택 신호 및 제1입력 신호가 인가되며, 상기 선택 신호의 논리 상태에 따라서 상기 제1입력 신호를 상기 출력 단자로 전송하는 제1전송 회로 및, 상기 전원 전압과 출력 단자 사이에 제2풀업 회로가 접속되고, 상기 출력 단자와 접지 전압 사이에 제2풀다운 회로가 접속되며, 상기 제2풀업 회로와 상기 제2풀다운 회로에 상보적인 선택 신호 및 제2입력 신호가 인가되며, 상기 선택 신호의 논리 상태에 따라서 상기 제2입력 신호를 상기 출력 단자로 전송하는 제2전송 회로를 포함하고, 상기 제1전송 회로에서의 상기 제1입력 신호가 인가되는 제1입력 단자로부터 상기 출력 단자까지의 제1전송 경로에 대한 지연 특성과 상기 제2전송 회로에서의 상기 제2입력 신호가 인가되는 제2입력 단자로부터 상기 출력 단자까지의 제2 전송 경로에 대한 지연 특성을 다르게 설정하는 것을 특징으로 한다.
본 발명의 기술적 사상의 다른 면에 따른 스캔 플립플롭은 제1입력 단자, 제2입력 단자 및 선택 단자를 구비하고, 상기 선택 단자에 인가되는 선택 신호의 논리 상태에 따라서 상기 제1입력 단자 또는 제2입력 단자 중의 어느 한쪽의 입력 단자로 입력되는 신호를 제1노드로 전송하는 멀티플렉서 및, 상기 제1노드로 전송되는 신호를 클럭 신호에 응답하여 래치하여 출력 단자로 출력하는 래치 회로를 포함하고, 상기 제1입력 단자로부터 상기 제1노드까지의 제1전송 경로에 대한 지연 특성과 제2입력 단자로부터 상기 제1노드까지의 제2전송 경로에 대한 지연 특성을 다르게 설정하는 것을 특징으로 하는 스캔 플립플롭.
본 발명에 따르면 멀티플렉서의 입력 신호들 중에서 하나의 입력 신호가 출력 단자로 전송되는 전송 경로에 대한 지연 시간을 증가시킴으로써, 스캔 플립플롭에서의 스캔 시프트(scan shift) 동작을 안정적으로 수행할 수 있는 효과가 발생된다. 특히, 클럭 신호의 지연이 발생되더라도 낮은 전압에서도 스캔 플립플롭에서의 스캔 시프트(scan shift) 동작을 오류없이 수행할 수 있는 효과가 발생된다.
도 1은 본 발명의 실시 예에 따른 불균형 멀티플렉서를 개략적으로 나타내는 블록도이다.
도 2는 도 1에 도시된 불균형 멀티플렉서의 세부 회로 구성도의 일 예를 보여준다.
도 3은 도 1에 도시된 불균형 멀티플렉서의 세부 회로 구성도의 다른 예를 보여준다.
도 4는 도 1에 도시된 불균형 멀티플렉서의 세부 회로 구성도의 또 다른 예를 보여준다.
도 5는 도 1에 도시된 불균형 멀티플렉서의 세부 회로 구성도의 또 다른 예를 보여준다.
도 6은 도 1에 도시된 불균형 멀티플렉서의 세부 회로 구성도의 또 다른 예를 보여준다.
도 7은 도 1에 도시된 불균형 멀티플렉서의 세부 회로 구성도의 또 다른 예를 보여준다.
도 8은 도 1에 도시된 불균형 멀티플렉서의 세부 회로 구성도의 또 다른 예를 보여준다.
도 9는 도 1에 도시된 불균형 멀티플렉서의 세부 회로 구성도의 또 다른 예를 보여준다.
도 10은 도 1에 도시된 불균형 멀티플렉서의 세부 회로 구성도의 또 다른 예를 보여준다.
도 11은 본 발명의 실시 예에 따른 스캔 플립플롭의 블록 구성도이다.
도 12는 도 11에 도시된 래치 회로의 세부 회로 구성의 일 예를 보여준다.
도 13은 도 11에 도시된 래치 회로의 세부 회로 구성의 다른 예를 보여준다.
도 14는 본 발명의 실시 예들에 대한 스캔 플립플롭이 적용되는 데이터 처리 장치의 블록 구성도이다.
도 15는 도 14에 도시된 데이터 처리 장치의 스캔 플립플롭을 종래의 기술에 따른 스캔 플립플롭으로 대체한 경우의 주요 노드들에 대한 파형도이다.
도 15는 도 14에 도시된 데이터 처리 장치의 스캔 플립플롭들에서의 스캔 입력 신호의 전송 경로에 대한 지연 시간을 데이터 신호의 전송 경로에 대한 지연 시간과 거의 동등하게 짧게 설정한 경우의 주요 노드들에 대한 파형도이다.
도 16은 도 14에 도시된 본 발명의 실시 예들에 대한 스캔 플립플롭이 적용되는 데이터 처리 장치에서의 주요 노드들에 대한 파형도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시 예에 따른 불균형 멀티플렉서(Unbalanced Multiplexer; 100)를 개략적으로 나타내는 블록도이다.
도 1에 도시된 바와 같이, 불균형 멀티플렉서(100)는 제1전송 회로(110)와 제2전송 회로(120)를 포함한다.
제1전송 회로(110)는 제1풀업 회로(PU1; 111)와 제1풀다운 회로(PD1; 112)를 포함한다. 제1풀업 회로(111)는 전원 전압(VDD)과 출력 단자(MO) 사이에 접속되고, 제1풀다운 회로(112)는 출력 단자(MO)와 접지 전압(VSS) 사이에 접속된다. 그리고, 제1풀업 회로(111)에는 제1입력 신호(IN1)와 선택 신호(S)가 인가되고, 제1풀다운 회로(112)에는 제1입력 신호(IN1)와 반전된 선택 신호(/S)가 인가된다.
제2전송 회로(120)는 제2풀업 회로(PU2; 121)와 제2풀다운 회로(PD2; 122)를 포함한다. 제2풀업 회로(121)는 전원 전압(VDD)과 출력 단자(MO) 사이에 접속되고, 제2풀다운 회로(122)는 출력 단자(MO)와 접지 전압(VSS) 사이에 접속된다. 그리고, 제2풀업 회로(121)에는 제2입력 신호(IN2)와 반전된 선택 신호(/S)가 인가되고, 제2풀다운 회로(122)에는 제2입력 신호(IN2)와 선택 신호(S)가 인가된다.
선택 신호(S)의 논리 상태에서 따라서 제1입력 신호(IN1)가 출력 단자(MO)로 전송되거나 제2입력 신호(IN2)가 출력 단자(MO)로 전송된다. 제1전송 회로(110)에서의 제1입력 신호(IN1)가 출력 단자(MO)까지 전송되는 제1전송 경로에 대한 지연 특성과 제2전송 회로(120)에서의 제2입력 신호(IN2)가 출력 단자(MO)까지 전송되는 제2전송 경로에 대한 지연 특성을 다르게 설정한다.
예로서, 제1입력 신호(IN1)를 데이터 신호로 설정하고, 제2입력 신호(IN2)를 스캔 입력 신호로 설정하고, 선택 신호(S)를 스캔 인에이블 신호로 설정할 수 있다. 그리고, 제2전송 회로(120)에서의 제2입력 신호(IN2)가 출력 단자(MO)까지 전송되는 제2전송 경로에 대한 지연 시간이 제1전송 회로(110)에서의 제1입력 신호(IN1)가 출력 단자(MO)까지 전송되는 제1전송 경로에 대한 지연 시간보다 커지도록 제2전송 회로(120)를 설계할 수 있다.
예로서, 제1풀업 회로(111)는 전원 전압(VDD)과 출력 단자(MO) 사이에 캐스코드(cascode) 구조로 접속되는 제1그룹의 PMOS 트랜지스터들을 포함하고, 제1풀다운 회로(112)는 출력 단자(MO)와 접지 전압(VSS) 사이에 캐스코드 구조로 접속되는 제2그룹의 NMOS 트랜지스터들을 포함할 수 있다. 그리고, 제2풀업 회로(121)는 전원 전압(VDD)과 출력 단자(MO) 사이에 캐스코드 구조로 접속되는 제3그룹의 PMOS 트랜지스터들을 포함하고, 제2풀다운 회로(122)는 출력 단자(MO)와 접지 전압(VSS) 사이에 캐스코드 구조로 접속되는 제4그룹의 NMOS 트랜지스터들을 포함할 수 있다.
예로서, 제1그룹의 PMOS 트랜지스터들 중의 하나의 PMOS 트랜지스터의 게이트에 스캔 인에이블 신호(S)가 인가되고, 제2그룹의 NMOS 트랜지스터들 중의 하나의 NMOS 트랜지스터의 게이트에 반전된 스캔 인에이블 신호(/S)가 인가되고, 제1그룹 및 제2그룹의 나머지 트랜지스터들의 게이트에는 데이터 신호가 인가될 수 있다. 그리고, 제3그룹의 PMOS 트랜지스터들 중의 하나의 PMOS 트랜지스터의 게이트에 반전된 스캔 인에이블 신호(/S)가 인가되고, 제4그룹의 NMOS 트랜지스터들 중의 하나의 NMOS 트랜지스터의 게이트에 스캔 인에이블 신호(S)가 인가되고, 제3그룹 및 제4그룹의 나머지 트랜지스터들의 게이트에는 스캔 입력 신호가 인가될 수 있다.
본 발명의 기술적 사상에 따른 실시 예서는 제2풀업 회로(121) 및 제2풀다운 회로(122)에 따른 스캔 입력 신호가 출력 단자(MO)로 전송되는 지연 시간이 제1풀업 회로(111) 및 제1풀다운 회로(112)에 따른 데이터 신호가 출력 단자(MO)로 전송되는 지연 시간보다 커지도록 제2풀업 회로(121) 또는 제2풀다운 회로(122)를 설계하는 다양한 방안들을 제안한다.
그러면, 본 발명에서 제안하는 불균형 멀티플렉서(110)에 대한 다양한 실시 예들을 도 2 내지 도 10을 참조하여 설명하기로 한다.
도 2는 도 1에 도시된 불균형 멀티플렉서의 세부 회로 구성도의 일 예(100A)를 보여준다.
도 2에 도시된 바와 같이, 불균형 멀티플렉서(100A)는 제1전송 회로(110A)와 제2전송 회로(120A)를 포함한다. 그리고, 제1전송 회로(110A)는 제1풀업 회로(111A)와 제1풀다운 회로(112A)를 포함하고, 제2전송 회로(120A)는 제2풀업 회로(121A)와 제2풀다운 회로(122A)를 포함한다. 도 2의 실시 예에서는 인버터(I1)를 이용하여 선택 신호(S)로부터 반전된 선택 신호(/S)를 생성하였다.
제1풀업 회로(111A)에 포함되는 제1그룹의 PMOS 트랜지스터들(P1, P2)은 전원 전압(VDD)과 출력 단자(MO) 사이에 캐스코드 구조로 접속된다. 제1그룹의 PMOS 트랜지스터들(P1, P2) 중의 어느 하나의 PMOS 트랜지스터의 게이트에 선택 신호(S)가 인가되고, 다른 하나의 PMOS 트랜지스터의 게이트에는 제1입력 신호(IN1)가 인가된다. 예로서, PMOS 트랜지스터(P1)의 게이트에 선택 신호(S)가 인가되고, PMOS 트랜지스터(P2)의 게이트에 제1입력 신호(IN1)가 인가될 수 있다.
제1풀다운 회로(112A)에 포함되는 제2그룹의 NMOS 트랜지스터들(N1, N2)은 출력 단자(MO)와 접지 전압(VSS) 사이에 캐스코드 구조로 접속된다. 제2그룹의 NMOS 트랜지스터들(N1, N2) 중의 어느 하나의 NMOS 트랜지스터의 게이트에 반전된 선택 신호(/S)가 인가되고, 다른 하나의 NMOS 트랜지스터의 게이트에는 제1입력 신호(IN1)가 인가된다. 예로서, NMOS 트랜지스터(N1)의 게이트에 반전된 선택 신호(/S)가 인가되고, NMOS 트랜지스터(N2)의 게이트에 제1입력 신호(IN1)가 인가될 수 있다.
제2풀업 회로(121A)에 포함되는 제3그룹의 PMOS 트랜지스터들(P11, P12, P13)은 전원 전압(VDD)과 출력 단자(MO) 사이에 캐스코드 구조로 접속된다. 제3그룹의 PMOS 트랜지스터들(P11, P12, P13) 중의 어느 하나의 PMOS 트랜지스터의 게이트에 반전된 선택 신호(/S)가 인가되고, 나머지 PMOS 트랜지스터들의 게이트에는 제2입력 신호(IN2)가 인가된다. 예로서, PMOS 트랜지스터(P11)의 게이트에 반전된 선택 신호(/S)가 인가되고, PMOS 트랜지스터들(P12, P13) 각각의 게이트에 제2입력 신호(IN2)가 인가될 수 있다.
제2풀다운 회로(122A)에 포함되는 제4그룹의 NMOS 트랜지스터들(N11, N12, N13)은 출력 단자(MO)와 접지 전압(VSS) 사이에 캐스코드 구조로 접속된다. 제4그룹의 NMOS 트랜지스터들(N11, N12, N13) 중의 어느 하나의 NMOS 트랜지스터의 게이트에 선택 신호(S)가 인가되고, 나머지 NMOS 트랜지스터들의 게이트에는 제2입력 신호(IN2)가 인가된다. 예로서, NMOS 트랜지스터(N11)의 게이트에 선택 신호(S)가 인가되고, NMOS 트랜지스터들(N12, N13) 각각의 게이트에 제2입력 신호(IN2)가 인가될 수 있다.
선택 신호(S)의 논리 상태에 따른 회로 동작을 살펴보면 다음과 같다.
선택 신호(S)가 논리적 하이(HIGH) 상태인 구간에서 제1풀업 회로(111A)의 PMOS 트랜지스터(P1) 및 제1풀다운 회로(112A)의 NMOS 트랜지스터(N1)는 턴 오프(turn off) 된다. 그리고, 제2풀업 회로(121A)의 PMOS 트랜지스터(P11) 및 제2풀다운 회로(122A)의 NMOS 트랜지스터(N11)는 턴 온(turn on) 된다. 이에 따라서, 선택 신호(S)가 논리적 하이(HIGH) 상태인 구간에서 제1전송 회로(110A)는 차단되고, 제2입력 신호(IN2)는 제2전송 회로(120A)를 통하여 출력 단자(MO)로 전송된다.
선택 신호(S)가 논리적 로우(LOW) 상태인 구간에서 제1풀업 회로(111A)의 PMOS 트랜지스터(P1) 및 제1풀다운 회로(112A)의 NMOS 트랜지스터(N1)는 턴 온(turn on) 된다. 그리고, 제2풀업 회로(121A)의 PMOS 트랜지스터(P11) 및 제2풀다운 회로(122A)의 NMOS 트랜지스터(N11)는 턴 오프(turn off) 된다. 이에 따라서, 선택 신호(S)가 논리적 로우(LOW) 상태인 구간에서 제2전송 회로(120A)는 차단되고, 제1입력 신호(IN1)는 제1전송 회로(110A)를 통하여 출력 단자(MO)로 전송된다.
도 2를 참조하면, 제2풀업 회로(121A)에서 제2입력 신호(IN2)가 게이트에 인가되는 PMOS 트랜지스터들(P12, P13)이 전원 전압(VDD)과 출력 단자(MO) 사이에 캐스코드 구조로 접속된다. 또한, 제2풀다운 회로(122A)에서 제2입력 신호(IN2)가 게이트에 인가되는 NMOS 트랜지스터들(N12, N13)이 출력 단자(MO)와 접지 전압(VSS) 사이에 캐스코드 구조로 접속된다. 즉, 제2풀업 회로(121A) 및 제2풀다운 회로(122A) 각각에서 제2입력 신호(IN2)가 인가되는 2개의 트랜지스터들을 캐스코드 구조로 접속하는 회로로 설계된다.
이에 비하여, 제1풀업 회로(111A)에서 제1입력 신호(IN1)는 하나의 PMOS 트랜지스터(P2)의 게이트에 인가된다. 또한, 제1풀다운 회로(112A)에서 제1입력 신호(IN1)도 하나의 NMOS 트랜지스터(N2)의 게이트에 인가된다.
이에 따라서, 제1입력 신호(IN1)가 전송되는 제1전송 회로(110A)에 비하여 제2입력 신호(IN2)가 전송되는 제2전송 회로(120A)의 제2풀업 회로(121A) 및 제2풀다운 회로(122A) 각각에 제2입력 신호(IN2)이 인가되는 트랜지스터를 캐스코드 구조로 하나씩 추가하였다는 것을 보여준다.
이와 같이, 제1입력 신호(IN1)가 출력 단자(MO)까지 전달되는 제1전송 경로에 비하여 제2입력 신호(IN2)가 출력 단자(MO)까지 전달되는 제2전송 경로에 트랜지스터를 추가함으로써, 제2전송 경로의 도통 전류가 작아진다. 이에 따라서, 제2전송 경로에 대한 지연 시간이 제1전송 경로에 대한 지연 시간보다 커지게 된다. 특히, 낮은 전원 전압(VDD)에서 제2전송 경로와 제1전송 경로의 지연 시간 차이는 더욱 커지게 된다.
예로서, 제1입력 신호(IN1)를 데이터 신호로 설정하고, 제2입력 신호(IN2)를 스캔 입력 신호로 설정하고, 선택 신호(S)를 스캔 인에이블 신호로 설정하는 경우에, 데이터 신호와 스캔 신호의 지연 시간 차이에 기초하여 도 2의 불균형 멀티플렉서(100A)를 적용하는 스캔 플립플롭에서의 스캔 시프트(scan shift) 동작을 안정적으로 수행할 수 있게 된다. 이에 대해서는 도 11 내지 도 16에서 설명될 것이다.
도 3은 도 1에 도시된 불균형 멀티플렉서의 세부 회로 구성도의 다른 예(100B)를 보여준다.
도 3에 도시된 바와 같이, 불균형 멀티플렉서(100B)는 제1전송 회로(110B)와 제2전송 회로(120B)를 포함한다. 그리고, 제1전송 회로(110B)는 제1풀업 회로(111B)와 제1풀다운 회로(112B)를 포함하고, 제2전송 회로(120B)는 제2풀업 회로(121B)와 제2풀다운 회로(122B)를 포함한다. 도 3의 실시 예에서는 인버터(I1)를 이용하여 선택 신호(S)로부터 반전된 선택 신호(/S)를 생성하였다.
도 3에 도시된 제1전송 회로(110B)는 도 2에 도시된 제1전송 회로(110A)와 실질적으로 동일하므로 제1전송 회로(110B)에 대한 중복적인 설명은 피하기로 한다.
그러면, 제2전송 회로(120B)의 구성에 대하여 설명하기로 한다.
제2풀업 회로(121B)에 포함되는 제3그룹의 PMOS 트랜지스터들(P21, P22, P23, P24)은 전원 전압(VDD)과 출력 단자(MO) 사이에 캐스코드 구조로 접속된다. 제3그룹의 PMOS 트랜지스터들(P21, P22, P23, P24) 중의 어느 하나의 PMOS 트랜지스터의 게이트에 반전된 선택 신호(/S)가 인가되고, 나머지 PMOS 트랜지스터들의 게이트에는 제2입력 신호(IN2)가 인가된다. 예로서, PMOS 트랜지스터(P21)의 게이트에 반전된 선택 신호(/S)가 인가되고, PMOS 트랜지스터들(P22, P23, P24) 각각의 게이트에 제2입력 신호(IN2)가 인가될 수 있다.
제2풀다운 회로(122B)에 포함되는 제4그룹의 NMOS 트랜지스터들(N21, N22, N23, N24)은 출력 단자(MO)와 접지 전압(VSS) 사이에 캐스코드 구조로 접속된다. 제4그룹의 NMOS 트랜지스터들(N21, N22, N23, N24) 중의 어느 하나의 NMOS 트랜지스터의 게이트에 선택 신호(S)가 인가되고, 나머지 NMOS 트랜지스터들의 게이트에는 제2입력 신호(IN2)가 인가된다. 예로서, NMOS 트랜지스터(N21)의 게이트에 선택 신호(S)가 인가되고, NMOS 트랜지스터들(N22, N23, N24) 각각의 게이트에 제2입력 신호(IN2)가 인가될 수 있다.
선택 신호(S)의 논리 상태에 따른 회로 동작을 살펴보면 다음과 같다.
선택 신호(S)가 논리적 하이(HIGH) 상태인 구간에서 제1풀업 회로(111B)의 PMOS 트랜지스터(P1) 및 제1풀다운 회로(112B)의 NMOS 트랜지스터(N1)는 턴 오프(turn off) 된다. 제2풀업 회로(121B)의 PMOS 트랜지스터(P21) 및 제1풀다운 회로(122B)의 NMOS 트랜지스터(N21)는 턴 온(turn on) 된다. 이에 따라서, 선택 신호(S)가 논리적 하이(HIGH) 상태인 구간에서 제1전송 회로(110B)는 차단되고, 제2입력 신호(IN2)는 제2전송 회로(120B)를 통하여 출력 단자(MO)로 전송된다.
선택 신호(S)가 논리적 로우(LOW) 상태인 구간에서 제1풀업 회로(111B)의 PMOS 트랜지스터(P1) 및 제1풀다운 회로(112B)의 NMOS 트랜지스터(N1)는 턴 온(turn on) 된다. 그리고, 제2풀업 회로(121B)의 PMOS 트랜지스터(P21) 및 제2풀다운 회로(122B)의 NMOS 트랜지스터(N21)는 턴 오프(turn off) 된다. 이에 따라서, 선택 신호(S)가 논리적 로우(LOW) 상태인 구간에서 제2전송 회로(120B)는 차단되고, 제1입력 신호(IN1)는 제1전송 회로(110B)를 통하여 출력 단자(MO)로 전송된다.
도 3을 참조하면, 제2풀업 회로(121B)에서 제2입력 신호(IN2)가 게이트에 인가되는 PMOS 트랜지스터들(P22, P23, P24)이 전원 전압(VDD)과 출력 단자(MO) 사이에 캐스코드 구조로 접속된다. 또한, 제2풀다운 회로(122B)에서 제2입력 신호(IN2)가 게이트에 인가되는 NMOS 트랜지스터들(N22, N23, N24)이 출력 단자(MO)와 접지 전압(VSS) 사이에 캐스코드 구조로 접속된다. 즉, 제2풀업 회로(121B) 및 제2풀다운 회로(122B) 각각에서 제2입력 신호(IN2)가 인가되는 3개의 트랜지스터들을 캐스코드 구조로 접속하는 회로로 설계된다.
이에 비하여, 제1풀업 회로(111B)에서 제1입력 신호(IN1)는 하나의 PMOS 트랜지스터(P2)의 게이트에 인가된다. 또한, 제1풀다운 회로(112B)에서 제1입력 신호(IN1)도 하나의 NMOS 트랜지스터(N2)의 게이트에 인가된다.
이에 따라서, 제1입력 신호(IN1)가 전송되는 제1전송 회로(110B)에 비하여 제2입력 신호(IN2)가 전송되는 제2전송 회로(120B)의 제2풀업 회로(121B) 및 제2풀다운 회로(122B) 각각에 제2입력 신호(IN2)이 인가되는 트랜지스터를 캐스코드 구조로 2개씩 추가하였다는 것을 보여준다.
이와 같이, 제1입력 신호(IN1)가 출력 단자(MO)까지 전달되는 제1전송 경로에 비하여 제2입력 신호(IN2)가 출력 단자(MO)까지 전달되는 제2전송 경로에 트랜지스터를 추가함으로써, 제2전송 경로의 도통 전류가 작아진다. 이에 따라서, 제2전송 경로에 대한 지연 시간이 제1전송 경로에 대한 지연 시간보다 커지게 된다. 특히, 낮은 전원 전압(VDD)에서 제2전송 경로와 제1전송 경로의 지연 시간 차이는 더욱 커지게 된다.
예로서, 제1입력 신호(IN1)를 데이터 신호로 설정하고, 제2입력 신호(IN2)를 스캔 입력 신호로 설정하고, 선택 신호(S)를 스캔 인에이블 신호로 설정하는 경우에, 데이터 신호와 스캔 신호의 지연 시간 차이에 기초하여 도 3의 불균형 멀티플렉서(100B)를 적용하는 스캔 플립플롭에서의 스캔 시프트(scan shift) 동작을 안정적으로 수행할 수 있게 된다. 이에 대해서는 도 11 내지 도 16에서 설명될 것이다.
도 3에 도시된 실시 예에서는 제2전송 회로(120B)의 제2풀업 회로(121B) 및 제2풀다운 회로(122B) 각각에 제2입력 신호(IN2)가 인가되는 트랜지스터들의 개수를 3개씩 캐스코드 구조로 배치하였다.
본 발명의 다른 실시 예에서는 제2전송 회로(120B)에서의 지연 시간을 보다 증가시키기 위하여 제2풀업 회로(121B) 및 제2풀다운 회로(122B) 각각에 제2입력 신호(IN2)가 인가되는 4개 이상의 트랜지스터들을 캐스코드 구조로 배치할 수도 있다.
도 4는 도 1에 도시된 불균형 멀티플렉서의 세부 회로 구성도의 또 다른 예(100C)를 보여준다.
도 4에 도시된 바와 같이, 불균형 멀티플렉서(100C)는 제1전송 회로(110C)와 제2전송 회로(120C)를 포함한다. 그리고, 제1전송 회로(110C)는 제1풀업 회로(111C)와 제1풀다운 회로(112C)를 포함하고, 제2전송 회로(120C)는 제2풀업 회로(121C)와 제2풀다운 회로(122C)를 포함한다. 도 4의 실시 예에서는 인버터(I1)를 이용하여 선택 신호(S)로부터 반전된 선택 신호(/S)를 생성하였다.
도 4에 도시된 제1전송 회로(110C)는 도 2에 도시된 제1전송 회로(110A)와 실질적으로 동일하므로 제1전송 회로(110C)에 대한 중복적인 설명은 피하기로 한다.
그러면, 제2전송 회로(120C)의 구성에 대하여 설명하기로 한다.
제2풀업 회로(121C)에 포함되는 제3그룹의 PMOS 트랜지스터들(P31, P32)은 전원 전압(VDD)과 출력 단자(MO) 사이에 캐스코드 구조로 접속된다. 제3그룹의 PMOS 트랜지스터들(P31, P32) 중의 어느 하나의 PMOS 트랜지스터의 게이트에 반전된 선택 신호(/S)가 인가되고, 다른 하나의 PMOS 트랜지스터의 게이트에는 제2입력 신호(IN2)가 인가된다. 예로서, PMOS 트랜지스터(P31)의 게이트에 반전된 선택 신호(/S)가 인가되고, PMOS 트랜지스터(P32)의 게이트에 제2입력 신호(IN2)가 인가될 수 있다.
제2풀다운 회로(122C)에 포함되는 제4그룹의 NMOS 트랜지스터들(N31, N32)은 출력 단자(MO)와 접지 전압(VSS) 사이에 캐스코드 구조로 접속된다. 제4그룹의 NMOS 트랜지스터들(N31, N32) 중의 어느 하나의 NMOS 트랜지스터의 게이트에 선택 신호(S)가 인가되고, 다른 하나의 NMOS 트랜지스터의 게이트에는 제2입력 신호(IN2)가 인가된다. 예로서, NMOS 트랜지스터(N31)의 게이트에 선택 신호(S)가 인가되고, NMOS 트랜지스터(N32)의 게이트에 제2입력 신호(IN2)가 인가될 수 있다.
선택 신호(S)의 논리 상태에 따른 회로 동작을 살펴보면 다음과 같다.
선택 신호(S)가 논리적 하이(HIGH) 상태인 구간에서 제1풀업 회로(111C)의 PMOS 트랜지스터(P1) 및 제1풀다운 회로(112C)의 NMOS 트랜지스터(N1)는 턴 오프(turn off) 된다. 제2풀업 회로(121C)의 PMOS 트랜지스터(P31) 및 제1풀다운 회로(122C)의 NMOS 트랜지스터(N31)는 턴 온(turn on) 된다. 이에 따라서, 선택 신호(S)가 논리적 하이(HIGH) 상태인 구간에서 제1전송 회로(110C)는 차단되고, 제2입력 신호(IN2)는 제2전송 회로(120C)를 통하여 출력 단자(MO)로 전송된다.
선택 신호(S)가 논리적 로우(LOW) 상태인 구간에서 제1풀업 회로(111C)의 PMOS 트랜지스터(P1) 및 제1풀다운 회로(112C)의 NMOS 트랜지스터(N1)는 턴 온(turn on) 된다. 그리고, 제2풀업 회로(121C)의 PMOS 트랜지스터(P31) 및 제2풀다운 회로(122C)의 NMOS 트랜지스터(N31)는 턴 오프(turn off) 된다. 이에 따라서, 선택 신호(S)가 논리적 로우(LOW) 상태인 구간에서 제2전송 회로(120C)는 차단되고, 제1입력 신호(IN1)는 제1전송 회로(110C)를 통하여 출력 단자(MO)로 전송된다.
도 4에 도시된 바와 같이, 제1전송 회로(110C)에서 제1입력 신호(IN1)가 인가되는 트랜지스터들의 개수와 제2전송 회로(120C)에서 제2입력 신호(IN2)가 인가되는 트랜지스터들의 개수는 동일하다.
다만, 제2전송 회로(120C)에 포함된 PMOS 트랜지스터들(P31, P32) 및 NMOS 트랜지스터들(N31, N32)의 게이트 길이를 제1전송 회로(110C)에 포함된 PMOS 트랜지스터들(P1, P2) 및 NMOS 트랜지스터들(N1, N2)의 게이트 길이보다 크게 설계한다. 이에 따라서, 제2전송 경로에 대한 지연 시간이 제1전송 경로에 대한 지연 시간보다 커지게 된다.
예로서, 제1입력 신호(IN1)를 데이터 신호로 설정하고, 제2입력 신호(IN2)를 스캔 입력 신호로 설정하고, 선택 신호(S)를 스캔 인에이블 신호로 설정하는 경우에, 데이터 신호와 스캔 신호의 지연 시간 차이에 기초하여 도 4의 불균형 멀티플렉서(100C)를 적용하는 스캔 플립플롭에서의 스캔 시프트(scan shift) 동작을 안정적으로 수행할 수 있게 된다. 이에 대해서는 도 11 내지 도 16에서 설명될 것이다.
도 5는 도 1에 도시된 불균형 멀티플렉서의 세부 회로 구성도의 또 다른 예(100D)를 보여준다.
도 5에 도시된 바와 같이, 불균형 멀티플렉서(100D)는 제1전송 회로(110D)와 제2전송 회로(120D)를 포함한다. 그리고, 제1전송 회로(110D)는 제1풀업 회로(111D)와 제1풀다운 회로(112D)를 포함하고, 제2전송 회로(120D)는 제2풀업 회로(121D)와 제2풀다운 회로(122D)를 포함한다. 도 5의 실시 예에서는 인버터(I1)를 이용하여 선택 신호(S)로부터 반전된 선택 신호(/S)를 생성하였다.
도 5에 도시된 제1전송 회로(110D)는 도 2에 도시된 제1전송 회로(110A)와 실질적으로 동일하므로 제1전송 회로(110D)에 대한 중복적인 설명은 피하기로 한다.
그러면, 제2전송 회로(120D)의 구성에 대하여 설명하기로 한다.
제2풀업 회로(121D)에 포함되는 제3그룹의 PMOS 트랜지스터들(P41, P42)은 전원 전압(VDD)과 출력 단자(MO) 사이에 캐스코드 구조로 접속된다. 제3그룹의 PMOS 트랜지스터들(P41, P42) 중의 어느 하나의 PMOS 트랜지스터의 게이트에 반전된 선택 신호(/S)가 인가되고, 다른 하나의 PMOS 트랜지스터의 게이트에는 제2입력 신호(IN2)가 인가된다. 예로서, PMOS 트랜지스터(P41)의 게이트에 반전된 선택 신호(/S)가 인가되고, PMOS 트랜지스터(P42)의 게이트에 제2입력 신호(IN2)가 인가될 수 있다.
제2풀다운 회로(122D)에 포함되는 제4그룹의 NMOS 트랜지스터들(N41, N42)은 출력 단자(MO)와 접지 전압(VSS) 사이에 캐스코드 구조로 접속된다. 제4그룹의 NMOS 트랜지스터들(N41, N42) 중의 어느 하나의 NMOS 트랜지스터의 게이트에 선택 신호(S)가 인가되고, 다른 하나의 NMOS 트랜지스터의 게이트에는 제2입력 신호(IN2)가 인가된다. 예로서, NMOS 트랜지스터(N41)의 게이트에 선택 신호(S)가 인가되고, NMOS 트랜지스터(N42)의 게이트에 제2입력 신호(IN2)가 인가될 수 있다.
선택 신호(S)의 논리 상태에 따른 회로 동작을 살펴보면 다음과 같다.
선택 신호(S)가 논리적 하이(HIGH) 상태인 구간에서 제1풀업 회로(111D)의 PMOS 트랜지스터(P1) 및 제1풀다운 회로(112D)의 NMOS 트랜지스터(N1)는 턴 오프(turn off) 된다. 제2풀업 회로(121D)의 PMOS 트랜지스터(P41) 및 제1풀다운 회로(122D)의 NMOS 트랜지스터(N41)는 턴 온(turn on) 된다. 이에 따라서, 선택 신호(S)가 논리적 하이(HIGH) 상태인 구간에서 제1전송 회로(110D)는 차단되고, 제2입력 신호(IN2)는 제2전송 회로(120D)를 통하여 출력 단자(MO)로 전송된다.
선택 신호(S)가 논리적 로우(LOW) 상태인 구간에서 제1풀업 회로(111D)의 PMOS 트랜지스터(P1) 및 제1풀다운 회로(112D)의 NMOS 트랜지스터(N1)는 턴 온(turn on) 된다. 그리고, 제2풀업 회로(121D)의 PMOS 트랜지스터(P41) 및 제2풀다운 회로(122D)의 NMOS 트랜지스터(N41)는 턴 오프(turn off) 된다. 이에 따라서, 선택 신호(S)가 논리적 로우(LOW) 상태인 구간에서 제2전송 회로(120D)는 차단되고, 제1입력 신호(IN1)는 제1전송 회로(110D)를 통하여 출력 단자(MO)로 전송된다.
도 5에 도시된 바와 같이, 제1전송 회로(110D)에서 제1입력 신호(IN1)가 인가되는 트랜지스터들의 개수와 제2전송 회로(120D)에서 제2입력 신호(IN2)가 인가되는 트랜지스터들의 개수는 동일하다.
다만, 제2전송 회로(120D)에 포함된 PMOS 트랜지스터들(P41, P42) 및 NMOS 트랜지스터들(N41, N42) 중의 일부 트랜지스터들의 게이트 길이를 제1전송 회로(110D)에 포함된 PMOS 트랜지스터들(P1, P2) 및 NMOS 트랜지스터들(N1, N2)의 게이트 길이보다 크게 설계한다. 예로서, 제2전송 회로(120D)에 포함된 PMOS 트랜지스터(P42) 및 NMOS 트랜지스터(N42)의 게이트 길이를 제1전송 회로(110D)에 포함된 PMOS 트랜지스터들(P1, P2) 및 NMOS 트랜지스터들(N1, N2)의 게이트 길이보다 크게 설계할 수 있다. 이에 따라서, 제2전송 경로에 대한 지연 시간이 제1전송 경로에 대한 지연 시간보다 커지게 된다.
예로서, 제1입력 신호(IN1)를 데이터 신호로 설정하고, 제2입력 신호(IN2)를 스캔 입력 신호로 설정하고, 선택 신호(S)를 스캔 인에이블 신호로 설정하는 경우에, 데이터 신호와 스캔 신호의 지연 시간 차이에 기초하여 도 5의 불균형 멀티플렉서(100D)를 적용하는 스캔 플립플롭에서의 스캔 시프트(scan shift) 동작을 안정적으로 수행할 수 있게 된다. 이에 대해서는 도 11 내지 도 16에서 설명될 것이다.
도 6은 도 1에 도시된 불균형 멀티플렉서의 세부 회로 구성도의 또 다른 예(100E)를 보여준다.
도 6에 도시된 바와 같이, 불균형 멀티플렉서(100E)는 제1전송 회로(110E)와 제2전송 회로(120E)를 포함한다. 그리고, 제1전송 회로(110E)는 제1풀업 회로(111E)와 제1풀다운 회로(112E)를 포함하고, 제2전송 회로(120E)는 제2풀업 회로(121E)와 제2풀다운 회로(122E)를 포함한다. 도 6의 실시 예에서는 인버터(I1)를 이용하여 선택 신호(S)로부터 반전된 선택 신호(/S)를 생성하였다.
도 6에 도시된 제1전송 회로(110E)는 도 2에 도시된 제1전송 회로(110A)와 실질적으로 동일하므로 제1전송 회로(110E)에 대한 중복적인 설명은 피하기로 한다.
그러면, 제2전송 회로(120E)의 구성에 대하여 설명하기로 한다.
제2풀업 회로(121E)에 포함되는 제3그룹의 PMOS 트랜지스터들(P51, P52)은 전원 전압(VDD)과 출력 단자(MO) 사이에 캐스코드 구조로 접속된다. 제3그룹의 PMOS 트랜지스터들(P51, P52) 중의 어느 하나의 PMOS 트랜지스터의 게이트에 반전된 선택 신호(/S)가 인가되고, 다른 하나의 PMOS 트랜지스터의 게이트에는 제2입력 신호(IN2)가 인가된다. 예로서, PMOS 트랜지스터(P51)의 게이트에 반전된 선택 신호(/S)가 인가되고, PMOS 트랜지스터(P52)의 게이트에 제2입력 신호(IN2)가 인가될 수 있다.
제2풀다운 회로(122E)에 포함되는 제4그룹의 NMOS 트랜지스터들(N51, N52)은 출력 단자(MO)와 접지 전압(VSS) 사이에 캐스코드 구조로 접속된다. 제4그룹의 NMOS 트랜지스터들(N51, N52) 중의 어느 하나의 NMOS 트랜지스터의 게이트에 선택 신호(S)가 인가되고, 다른 하나의 NMOS 트랜지스터의 게이트에는 제2입력 신호(IN2)가 인가된다. 예로서, NMOS 트랜지스터(N51)의 게이트에 선택 신호(S)가 인가되고, NMOS 트랜지스터(N52)의 게이트에 제2입력 신호(IN2)가 인가될 수 있다.
선택 신호(S)의 논리 상태에 따른 회로 동작을 살펴보면 다음과 같다.
선택 신호(S)가 논리적 하이(HIGH) 상태인 구간에서 제1풀업 회로(111E)의 PMOS 트랜지스터(P1) 및 제1풀다운 회로(112E)의 NMOS 트랜지스터(N1)는 턴 오프(turn off) 된다. 제2풀업 회로(121E)의 PMOS 트랜지스터(P51) 및 제1풀다운 회로(122E)의 NMOS 트랜지스터(N51)는 턴 온(turn on) 된다. 이에 따라서, 선택 신호(S)가 논리적 하이(HIGH) 상태인 구간에서 제1전송 회로(110E)는 차단되고, 제2입력 신호(IN2)는 제2전송 회로(120E)를 통하여 출력 단자(MO)로 전송된다.
선택 신호(S)가 논리적 로우(LOW) 상태인 구간에서 제1풀업 회로(111E)의 PMOS 트랜지스터(P1) 및 제1풀다운 회로(112E)의 NMOS 트랜지스터(N1)는 턴 온(turn on) 된다. 그리고, 제2풀업 회로(121E)의 PMOS 트랜지스터(P51) 및 제2풀다운 회로(122E)의 NMOS 트랜지스터(N51)는 턴 오프(turn off) 된다. 이에 따라서, 선택 신호(S)가 논리적 로우(LOW) 상태인 구간에서 제2전송 회로(120E)는 차단되고, 제1입력 신호(IN1)는 제1전송 회로(110E)를 통하여 출력 단자(MO)로 전송된다.
도 6에 도시된 바와 같이, 제1전송 회로(110E)에서 제1입력 신호(IN1)가 인가되는 트랜지스터들의 개수와 제2전송 회로(120E)에서 제2입력 신호(IN2)가 인가되는 트랜지스터들의 개수는 동일하다.
다만, 제2전송 회로(120E)에 포함된 PMOS 트랜지스터들(P51, P52) 및 NMOS 트랜지스터들(N51, N52)의 문턱 전압을 제1전송 회로(110E)에 포함된 PMOS 트랜지스터들(P1, P2) 및 NMOS 트랜지스터들(N1, N2)의 문턱 전압보다 높아지도록 설계한다. 예로서, 제조 공정에서 PMOS 트랜지스터들(P51, P52) 및 NMOS 트랜지스터들(N51, N52)의 채널 도핑 농도를 조절해서, 제1전송 회로(110E)에 포함된 PMOS 트랜지스터들(P1, P2) 및 NMOS 트랜지스터들(N1, N2)의 문턱 전압보다 PMOS 트랜지스터들(P51, P52) 및 NMOS 트랜지스터들(N51, N52)의 문턱 전압을 높게 설계할 수 있다. 다른 예로서, 제조 공정에서 PMOS 트랜지스터들(P51, P52) 및 NMOS 트랜지스터들(N51, N52)의 일함수(work function)를 조절해서 제1전송 회로(110E)에 포함된 PMOS 트랜지스터들(P1, P2) 및 NMOS 트랜지스터들(N1, N2)의 문턱 전압보다 PMOS 트랜지스터들(P51, P52) 및 NMOS 트랜지스터들(N51, N52)의 문턱 전압을 높게 설계할 수 있다. 이에 따라서, 제2전송 경로에 대한 지연 시간이 제1전송 경로에 대한 지연 시간보다 커지게 된다.
예로서, 제1입력 신호(IN1)를 데이터 신호로 설정하고, 제2입력 신호(IN2)를 스캔 입력 신호로 설정하고, 선택 신호(S)를 스캔 인에이블 신호로 설정하는 경우에, 데이터 신호와 스캔 신호의 지연 시간 차이에 기초하여 도 6의 불균형 멀티플렉서(100E)를 적용하는 스캔 플립플롭에서의 스캔 시프트(scan shift) 동작을 안정적으로 수행할 수 있게 된다. 이에 대해서는 도 11 내지 도 16에서 설명될 것이다.
도 7은 도 1에 도시된 불균형 멀티플렉서의 세부 회로 구성도의 또 다른 예(100F)를 보여준다.
도 7에 도시된 바와 같이, 불균형 멀티플렉서(100F)는 제1전송 회로(110F)와 제2전송 회로(120F)를 포함한다. 그리고, 제1전송 회로(110F)는 제1풀업 회로(111F)와 제1풀다운 회로(112F)를 포함하고, 제2전송 회로(120F)는 제2풀업 회로(121F)와 제2풀다운 회로(122F)를 포함한다. 도 7의 실시 예에서는 인버터(I1)를 이용하여 선택 신호(S)로부터 반전된 선택 신호(/S)를 생성하였다.
도 7에 도시된 제1전송 회로(110F)는 도 2에 도시된 제1전송 회로(110A)와 실질적으로 동일하므로 제1전송 회로(110F)에 대한 중복적인 설명은 피하기로 한다.
그러면, 제2전송 회로(120F)의 구성에 대하여 설명하기로 한다.
제2풀업 회로(121F)에 포함되는 제3그룹의 PMOS 트랜지스터들(P61, P62)은 전원 전압(VDD)과 출력 단자(MO) 사이에 캐스코드 구조로 접속된다. 제3그룹의 PMOS 트랜지스터들(P61, P62) 중의 어느 하나의 PMOS 트랜지스터의 게이트에 반전된 선택 신호(/S)가 인가되고, 다른 하나의 PMOS 트랜지스터의 게이트에는 제2입력 신호(IN2)가 인가된다. 예로서, PMOS 트랜지스터(P61)의 게이트에 반전된 선택 신호(/S)가 인가되고, PMOS 트랜지스터(P62)의 게이트에 제2입력 신호(IN2)가 인가될 수 있다.
제2풀다운 회로(122F)에 포함되는 제4그룹의 NMOS 트랜지스터들(N61, N62)은 출력 단자(MO)와 접지 전압(VSS) 사이에 캐스코드 구조로 접속된다. 제4그룹의 NMOS 트랜지스터들(N61, N62) 중의 어느 하나의 NMOS 트랜지스터의 게이트에 선택 신호(S)가 인가되고, 다른 하나의 NMOS 트랜지스터의 게이트에는 제2입력 신호(IN2)가 인가된다. 예로서, NMOS 트랜지스터(N61)의 게이트에 선택 신호(S)가 인가되고, NMOS 트랜지스터(N62)의 게이트에 제2입력 신호(IN2)가 인가될 수 있다.
선택 신호(S)의 논리 상태에 따른 회로 동작을 살펴보면 다음과 같다.
선택 신호(S)가 논리적 하이(HIGH) 상태인 구간에서 제1풀업 회로(111F)의 PMOS 트랜지스터(P1) 및 제1풀다운 회로(112F)의 NMOS 트랜지스터(N1)는 턴 오프(turn off) 된다. 제2풀업 회로(121F)의 PMOS 트랜지스터(P61) 및 제1풀다운 회로(122F)의 NMOS 트랜지스터(N61)는 턴 온(turn on) 된다. 이에 따라서, 선택 신호(S)가 논리적 하이(HIGH) 상태인 구간에서 제1전송 회로(110F)는 차단되고, 제2입력 신호(IN2)는 제2전송 회로(120F)를 통하여 출력 단자(MO)로 전송된다.
선택 신호(S)가 논리적 로우(LOW) 상태인 구간에서 제1풀업 회로(111F)의 PMOS 트랜지스터(P1) 및 제1풀다운 회로(112F)의 NMOS 트랜지스터(N1)는 턴 온(turn on) 된다. 그리고, 제2풀업 회로(121F)의 PMOS 트랜지스터(P61) 및 제2풀다운 회로(122F)의 NMOS 트랜지스터(N61)는 턴 오프(turn off) 된다. 이에 따라서, 선택 신호(S)가 논리적 로우(LOW) 상태인 구간에서 제2전송 회로(120F)는 차단되고, 제1입력 신호(IN1)는 제1전송 회로(110F)를 통하여 출력 단자(MO)로 전송된다.
도 7에 도시된 바와 같이, 제1전송 회로(110F)에서 제1입력 신호(IN1)가 인가되는 트랜지스터들의 개수와 제2전송 회로(120F)에서 제2입력 신호(IN2)가 인가되는 트랜지스터들의 개수는 동일하다.
다만, 제2전송 회로(120F)에 포함된 PMOS 트랜지스터들(P61, P62) 및 NMOS 트랜지스터들(N61, N62) 중의 일부 트랜지스터들의 문턱 전압을 제1전송 회로(110F)에 포함된 PMOS 트랜지스터들(P1, P2) 및 NMOS 트랜지스터들(N1, N2)의 문턱 전압보다 높아지도록 설계한다. 예로서, 제조 공정에서 PMOS 트랜지스터(P62) 및 NMOS 트랜지스터들(N62)의 채널 도핑 농도를 조절해서, 제1전송 회로(110F)에 포함된 PMOS 트랜지스터들(P1, P2) 및 NMOS 트랜지스터들(N1, N2)의 문턱 전압보다 PMOS 트랜지스터(P62) 및 NMOS 트랜지스터(N62)의 문턱 전압을 높게 설계할 수 있다. 다른 예로서, 제조 공정에서 PMOS 트랜지스터(P62) 및 NMOS 트랜지스터(N62)의 일함수(work function)를 조절해서 제1전송 회로(110F)에 포함된 PMOS 트랜지스터들(P1, P2) 및 NMOS 트랜지스터들(N1, N2)의 문턱 전압보다 PMOS 트랜지스터(P62) 및 NMOS 트랜지스터(N62)의 문턱 전압을 높게 설계할 수 있다. 이에 따라서, 제2전송 경로에 대한 지연 시간이 제1전송 경로에 대한 지연 시간보다 커지게 된다.
예로서, 제1입력 신호(IN1)를 데이터 신호로 설정하고, 제2입력 신호(IN2)를 스캔 입력 신호로 설정하고, 선택 신호(S)를 스캔 인에이블 신호로 설정하는 경우에, 데이터 신호와 스캔 신호의 지연 시간 차이에 기초하여 도 7의 불균형 멀티플렉서(100F)를 적용하는 스캔 플립플롭에서의 스캔 시프트(scan shift) 동작을 안정적으로 수행할 수 있게 된다. 이에 대해서는 도 11 내지 도 16에서 설명될 것이다.
도 8은 도 1에 도시된 불균형 멀티플렉서의 세부 회로 구성도의 또 다른 예(100G)를 보여준다.
도 8에 도시된 바와 같이, 불균형 멀티플렉서(100G)는 제1전송 회로(110G)와 제2전송 회로(120G)를 포함한다. 그리고, 제1전송 회로(110G)는 제1풀업 회로(111G)와 제1풀다운 회로(112G)를 포함하고, 제2전송 회로(120G)는 제2풀업 회로(121G)와 제2풀다운 회로(122G)를 포함한다. 도 8의 실시 예에서는 인버터(I1)를 이용하여 선택 신호(S)로부터 반전된 선택 신호(/S)를 생성하였다.
도 8에 도시된 제1전송 회로(110G)는 도 2에 도시된 제1전송 회로(110A)와 실질적으로 동일하므로 제1전송 회로(110G)에 대한 중복적인 설명은 피하기로 한다.
그러면, 제2전송 회로(120G)의 구성에 대하여 설명하기로 한다.
제2풀업 회로(121G)에 포함되는 제3그룹의 PMOS 트랜지스터들(P71, P72, P73)은 전원 전압(VDD)과 출력 단자(MO) 사이에 캐스코드 구조로 접속된다. 제3그룹의 PMOS 트랜지스터들(P71, P72, P73) 중의 어느 하나의 PMOS 트랜지스터의 게이트에 반전된 선택 신호(/S)가 인가되고, 나머지 PMOS 트랜지스터들의 게이트에는 제2입력 신호(IN2)가 인가된다. 예로서, PMOS 트랜지스터(P71)의 게이트에 반전된 선택 신호(/S)가 인가되고, PMOS 트랜지스터들(P72, P73) 각각의 게이트에 제2입력 신호(IN2)가 인가될 수 있다.
제2풀다운 회로(122G)에 포함되는 제4그룹의 NMOS 트랜지스터들(N71, N72, N73, N74)은 출력 단자(MO)와 접지 전압(VSS) 사이에 캐스코드 구조로 접속된다. 제4그룹의 NMOS 트랜지스터들(N71, N72, N73, N74) 중의 어느 하나의 NMOS 트랜지스터의 게이트에 선택 신호(S)가 인가되고, 나머지 NMOS 트랜지스터들의 게이트에는 제2입력 신호(IN2)가 인가된다. 예로서, NMOS 트랜지스터(N71)의 게이트에 선택 신호(S)가 인가되고, NMOS 트랜지스터들(N72, N73, N74) 각각의 게이트에 제2입력 신호(IN2)가 인가될 수 있다.
선택 신호(S)의 논리 상태에 따른 회로 동작을 살펴보면 다음과 같다.
선택 신호(S)가 논리적 하이(HIGH) 상태인 구간에서 제1풀업 회로(111G)의 PMOS 트랜지스터(P1) 및 제1풀다운 회로(112G)의 NMOS 트랜지스터(N1)는 턴 오프(turn off) 된다. 제2풀업 회로(121G)의 PMOS 트랜지스터(P71) 및 제1풀다운 회로(122G)의 NMOS 트랜지스터(N71)는 턴 온(turn on) 된다. 이에 따라서, 선택 신호(S)가 논리적 하이(HIGH) 상태인 구간에서 제1전송 회로(110G)는 차단되고, 제2입력 신호(IN2)는 제2전송 회로(120G)를 통하여 출력 단자(MO)로 전송된다.
선택 신호(S)가 논리적 로우(LOW) 상태인 구간에서 제1풀업 회로(111G)의 PMOS 트랜지스터(P1) 및 제1풀다운 회로(112G)의 NMOS 트랜지스터(N1)는 턴 온(turn on) 된다. 그리고, 제2풀업 회로(121G)의 PMOS 트랜지스터(P71) 및 제2풀다운 회로(122G)의 NMOS 트랜지스터(N71)는 턴 오프(turn off) 된다. 이에 따라서, 선택 신호(S)가 논리적 로우(LOW) 상태인 구간에서 제2전송 회로(120G)는 차단되고, 제1입력 신호(IN1)는 제1전송 회로(110G)를 통하여 출력 단자(MO)로 전송된다.
도 8에 도시된 바와 같이, 제2풀업 회로(121G)에서 제2입력 신호(IN2)가 게이트에 인가되는 PMOS 트랜지스터들(P72, P73)이 전원 전압(VDD)과 출력 단자(MO) 사이에 캐스코드 구조로 접속된다. 또한, 제2풀다운 회로(122G)에서 제2입력 신호(IN2)가 게이트에 인가되는 NMOS 트랜지스터들(N72, N73, N74)이 출력 단자(MO)와 접지 전압(VSS) 사이에 캐스코드 구조로 접속된다. 즉, 제2풀업 회로(121G)에서는 제2입력 신호(IN2)가 인가되는 2개의 트랜지스터들이 캐스코드 구조로 접속되고, 제2풀다운 회로(122G)에서는 제2입력 신호(IN2)가 인가되는 3개의 트랜지스터들이 캐스코드 구조로 접속된다. 이에 따라서 제2입력 신호 지연 처리를 위한 제2풀업 회로(121G)의 트랜지스터 스택 구조와 제2풀다운 회로(122G)의 트랜지스터 스택 구조는 비대칭적인 형태가 된다.
이에 비하여, 제1풀업 회로(111G)에서 제1입력 신호(IN1)는 하나의 PMOS 트랜지스터(P2)의 게이트에 인가된다. 또한, 제1풀다운 회로(112G)에서 제1입력 신호(IN1)는 하나의 NMOS 트랜지스터(N2)의 게이트에 인가된다.
도 8을 참조하면, 제1입력 신호(IN1)가 전송되는 제1전송 회로(110G)에 비하여 제2입력 신호(IN2)가 전송되는 제2전송 회로(120G)의 제2풀업 회로(121G)에 제2입력 신호(IN2)이 인가되는 트랜지스터를 캐스코드 구조로 1개 추가하고 제2풀다운 회로(122G)에 제2입력 신호(IN2)이 인가되는 트랜지스터를 캐스코드 구조로 2개 추가하였다는 것을 보여준다.
이와 같이, 제1입력 신호(IN1)가 출력 단자(MO)까지 전달되는 제1전송 경로에 비하여 제2입력 신호(IN2)가 출력 단자(MO)까지 전달되는 제2전송 경로에 트랜지스터를 추가함으로써, 제2전송 경로의 도통 전류가 작아진다. 이에 따라서, 제2전송 경로에 대한 지연 시간이 제1전송 경로에 대한 지연 시간보다 커지게 된다. 특히, 낮은 전원 전압(VDD)에서 제2전송 경로와 제1전송 경로의 지연 시간 차이는 더욱 커지게 된다.
예로서, 제1입력 신호(IN1)를 데이터 신호로 설정하고, 제2입력 신호(IN2)를 스캔 입력 신호로 설정하고, 선택 신호(S)를 스캔 인에이블 신호로 설정하는 경우에, 데이터 신호와 스캔 신호의 지연 시간 차이에 기초하여 도 8의 불균형 멀티플렉서(100G)를 적용하는 스캔 플립플롭에서의 스캔 시프트(scan shift) 동작을 안정적으로 수행할 수 있게 된다. 이에 대해서는 도 11 내지 도 16에서 설명될 것이다.
도 9는 도 1에 도시된 불균형 멀티플렉서의 세부 회로 구성도의 또 다른 예(100H)를 보여준다.
도 9에 도시된 바와 같이, 불균형 멀티플렉서(100H)는 제1전송 회로(110H)와 제2전송 회로(120H)를 포함한다. 그리고, 제1전송 회로(110H)는 제1풀업 회로(111H)와 제1풀다운 회로(112H)를 포함하고, 제2전송 회로(120H)는 제2풀업 회로(121H)와 제2풀다운 회로(122H)를 포함한다. 도 9의 실시 예에서는 인버터(I1)를 이용하여 선택 신호(S)로부터 반전된 선택 신호(/S)를 생성하였다.
도 9에 도시된 제1전송 회로(110H)는 도 2에 도시된 제1전송 회로(110A)와 실질적으로 동일하므로 제1전송 회로(110H)에 대한 중복적인 설명은 피하기로 한다.
그러면, 제2전송 회로(120H)의 구성에 대하여 설명하기로 한다.
제2풀업 회로(121H)에 포함되는 제3그룹의 PMOS 트랜지스터들(P81, P82, P83)은 전원 전압(VDD)과 출력 단자(MO) 사이에 캐스코드 구조로 접속된다. 제3그룹의 PMOS 트랜지스터들(P81, P82, P83) 중의 어느 하나의 PMOS 트랜지스터의 게이트에 반전된 선택 신호(/S)가 인가되고, 나머지 PMOS 트랜지스터들의 게이트에는 제2입력 신호(IN2)가 인가된다. 예로서, PMOS 트랜지스터(P81)의 게이트에 반전된 선택 신호(/S)가 인가되고, PMOS 트랜지스터들(P82, P83) 각각의 게이트에 제2입력 신호(IN2)가 인가될 수 있다.
제2풀다운 회로(122H)에 포함되는 제4그룹의 NMOS 트랜지스터들(N81, N82)은 출력 단자(MO)와 접지 전압(VSS) 사이에 캐스코드 구조로 접속된다. 제4그룹의 NMOS 트랜지스터들(N81, N82) 중의 어느 하나의 NMOS 트랜지스터의 게이트에 선택 신호(S)가 인가되고, 다른 하나의 NMOS 트랜지스터의 게이트에는 제2입력 신호(IN2)가 인가된다. 예로서, NMOS 트랜지스터(N81)의 게이트에 선택 신호(S)가 인가되고, NMOS 트랜지스터(N82)의 게이트에 제2입력 신호(IN2)가 인가될 수 있다.
선택 신호(S)의 논리 상태에 따른 회로 동작을 살펴보면 다음과 같다.
선택 신호(S)가 논리적 하이(HIGH) 상태인 구간에서 제1풀업 회로(111H)의 PMOS 트랜지스터(P1) 및 제1풀다운 회로(112H)의 NMOS 트랜지스터(N1)는 턴 오프(turn off) 된다. 제2풀업 회로(121H)의 PMOS 트랜지스터(P81) 및 제1풀다운 회로(122H)의 NMOS 트랜지스터(N81)는 턴 온(turn on) 된다. 이에 따라서, 선택 신호(S)가 논리적 하이(HIGH) 상태인 구간에서 제1전송 회로(110H)는 차단되고, 제2입력 신호(IN2)는 제2전송 회로(120H)를 통하여 출력 단자(MO)로 전송된다.
선택 신호(S)가 논리적 로우(LOW) 상태인 구간에서 제1풀업 회로(111H)의 PMOS 트랜지스터(P1) 및 제1풀다운 회로(112H)의 NMOS 트랜지스터(N1)는 턴 온(turn on) 된다. 그리고, 제2풀업 회로(121H)의 PMOS 트랜지스터(P81) 및 제2풀다운 회로(122H)의 NMOS 트랜지스터(N81)는 턴 오프(turn off) 된다. 이에 따라서, 선택 신호(S)가 논리적 로우(LOW) 상태인 구간에서 제2전송 회로(120H)는 차단되고, 제1입력 신호(IN1)는 제1전송 회로(110H)를 통하여 출력 단자(MO)로 전송된다.
도 9에 도시된 바와 같이, 제2전송 회로(120H)의 제2풀다운 회로(122H)에서의 제2입력 신호(IN2)가 게이트에 인가되는 NMOS 트랜지스터의 개수와 제1전송 회로(110H)의 제1풀다운 회로(112H)에서의 제1입력 신호(IN1)가 게이트에 인가되는 NMOS 트랜지스터의 개수는 동일하다. 다만, 제2전송 회로(120H)의 제2풀업 회로(121H)에서의 제2입력 신호(IN2)가 게이트에 인가되는 PMOS 트랜지스터의 개수를 제1전송 회로(110H)의 제1풀업 회로(111H)에서의 제1입력 신호(IN1)가 게이트에 인가되는 PMOS 트랜지스터의 개수보다 1개 많게 설계하였다.
즉, 제1입력 신호(IN1)가 전송되는 제1전송 회로(110H)에 비하여 제2입력 신호(IN2)가 전송되는 제2전송 회로(120G)의 제2풀업 회로(121G)에 제2입력 신호(IN2)이 인가되는 트랜지스터를 캐스코드 구조로 1개 추가하였다는 것을 알 수 있다.
이와 같이, 제1입력 신호(IN1)가 출력 단자(MO)까지 전달되는 제1전송 경로에 비하여 제2입력 신호(IN2)가 출력 단자(MO)까지 전달되는 제2전송 경로에 트랜지스터를 추가함으로써, 제2전송 경로의 도통 전류가 작아진다. 이에 따라서, 제2전송 경로에 대한 지연 시간이 제1전송 경로에 대한 지연 시간보다 커지게 된다. 특히, 낮은 전원 전압(VDD)에서 제2전송 경로와 제1전송 경로의 지연 시간 차이는 더욱 커지게 된다.
예로서, 제1입력 신호(IN1)를 데이터 신호로 설정하고, 제2입력 신호(IN2)를 스캔 입력 신호로 설정하고, 선택 신호(S)를 스캔 인에이블 신호로 설정하는 경우에, 데이터 신호와 스캔 신호의 지연 시간 차이에 기초하여 도 9의 불균형 멀티플렉서(100H)를 적용하는 스캔 플립플롭에서의 스캔 시프트(scan shift) 동작을 안정적으로 수행할 수 있게 된다. 이에 대해서는 도 11 내지 도 16에서 설명될 것이다.
도 10은 도 1에 도시된 불균형 멀티플렉서의 세부 회로 구성도의 또 다른 예(100I)를 보여준다.
도 10에 도시된 바와 같이, 불균형 멀티플렉서(100I)는 제1전송 회로(110I)와 제2전송 회로(120I)를 포함한다. 그리고, 제1전송 회로(110I)는 제1풀업 회로(111I)와 제1풀다운 회로(112I)를 포함하고, 제2전송 회로(120I)는 제2풀업 회로(121I)와 제2풀다운 회로(122I)를 포함한다. 도 10의 실시 예에서는 인버터(I1)를 이용하여 선택 신호(S)로부터 반전된 선택 신호(/S)를 생성하였다.
도 10에 도시된 제1전송 회로(110I)는 도 2에 도시된 제1전송 회로(110A)와 실질적으로 동일하므로 제1전송 회로(110I)에 대한 중복적인 설명은 피하기로 한다.
그러면, 제2전송 회로(120I)의 구성에 대하여 설명하기로 한다.
제2풀업 회로(121I)에 포함되는 제3그룹의 PMOS 트랜지스터들(P91, P92)은 전원 전압(VDD)과 출력 단자(MO) 사이에 캐스코드 구조로 접속된다. 제3그룹의 PMOS 트랜지스터들(P91, P92) 중의 어느 하나의 PMOS 트랜지스터의 게이트에 반전된 선택 신호(/S)가 인가되고, 다른 하나의 PMOS 트랜지스터의 게이트에는 제2입력 신호(IN2)가 인가된다. 예로서, PMOS 트랜지스터(P91)의 게이트에 반전된 선택 신호(/S)가 인가되고, PMOS 트랜지스터(P92)의 게이트에 제2입력 신호(IN2)가 인가될 수 있다.
제2풀다운 회로(122I)에 포함되는 제4그룹의 NMOS 트랜지스터들(N91, N92, N93)은 출력 단자(MO)와 접지 전압(VSS) 사이에 캐스코드 구조로 접속된다. 제4그룹의 NMOS 트랜지스터들(N91, N92, N93) 중의 어느 하나의 NMOS 트랜지스터의 게이트에 선택 신호(S)가 인가되고, 나머지 NMOS 트랜지스터들의 게이트에는 제2입력 신호(IN2)가 인가된다. 예로서, NMOS 트랜지스터(N91)의 게이트에 선택 신호(S)가 인가되고, NMOS 트랜지스터들(N92, 93) 각각의 게이트에 제2입력 신호(IN2)가 인가될 수 있다.
선택 신호(S)의 논리 상태에 따른 회로 동작을 살펴보면 다음과 같다.
선택 신호(S)가 논리적 하이(HIGH) 상태인 구간에서 제1풀업 회로(111I)의 PMOS 트랜지스터(P1) 및 제1풀다운 회로(112I)의 NMOS 트랜지스터(N1)는 턴 오프(turn off) 된다. 제2풀업 회로(121I)의 PMOS 트랜지스터(P91) 및 제1풀다운 회로(122I)의 NMOS 트랜지스터(N91)는 턴 온(turn on) 된다. 이에 따라서, 선택 신호(S)가 논리적 하이(HIGH) 상태인 구간에서 제1전송 회로(110I)는 차단되고, 제2입력 신호(IN2)는 제2전송 회로(120I)를 통하여 출력 단자(MO)로 전송된다.
선택 신호(S)가 논리적 로우(LOW) 상태인 구간에서 제1풀업 회로(111I)의 PMOS 트랜지스터(P1) 및 제1풀다운 회로(112I)의 NMOS 트랜지스터(N1)는 턴 온(turn on) 된다. 그리고, 제2풀업 회로(121I)의 PMOS 트랜지스터(P91) 및 제2풀다운 회로(122I)의 NMOS 트랜지스터(N91)는 턴 오프(turn off) 된다. 이에 따라서, 선택 신호(S)가 논리적 로우(LOW) 상태인 구간에서 제2전송 회로(120I)는 차단되고, 제1입력 신호(IN1)는 제1전송 회로(110I)를 통하여 출력 단자(MO)로 전송된다.
도 10에 도시된 바와 같이, 제2전송 회로(120I)의 제2풀업 회로(121I)에서의 제2입력 신호(IN2)가 게이트에 인가되는 PMOS 트랜지스터의 개수와 제1전송 회로(110I)의 제1풀업 회로(111I)에서의 제1입력 신호(IN1)가 게이트에 인가되는 PMOS 트랜지스터의 개수는 동일하다. 다만, 제2전송 회로(120I)의 제2풀다운 회로(122I)에서의 제2입력 신호(IN2)가 게이트에 인가되는 NMOS 트랜지스터의 개수를 제1전송 회로(110I)의 제1풀다운 회로(112I)에서의 제1입력 신호(IN1)가 게이트에 인가되는 NMOS 트랜지스터의 개수보다 1개 많게 설계하였다.
즉, 제1입력 신호(IN1)가 전송되는 제1전송 회로(110I)에 비하여 제2입력 신호(IN2)가 전송되는 제2전송 회로(120I)의 제2풀다운 회로(121I)에 제2입력 신호(IN2)이 인가되는 트랜지스터를 캐스코드 구조로 1개 추가하였다는 것을 알 수 있다.
이와 같이, 제1입력 신호(IN1)가 출력 단자(MO)까지 전달되는 제1전송 경로에 비하여 제2입력 신호(IN2)가 출력 단자(MO)까지 전달되는 제2전송 경로에 트랜지스터를 추가함으로써, 제2전송 경로의 도통 전류가 작아진다. 이에 따라서, 제2전송 경로에 대한 지연 시간이 제1전송 경로에 대한 지연 시간보다 커지게 된다. 특히, 낮은 전원 전압(VDD)에서 제2전송 경로와 제1전송 경로의 지연 시간 차이는 더욱 커지게 된다.
예로서, 제1입력 신호(IN1)를 데이터 신호로 설정하고, 제2입력 신호(IN2)를 스캔 입력 신호로 설정하고, 선택 신호(S)를 스캔 인에이블 신호로 설정하는 경우에, 데이터 신호와 스캔 신호의 지연 시간 차이에 기초하여 도 10의 불균형 멀티플렉서(100I)를 적용하는 스캔 플립플롭에서의 스캔 시프트(scan shift) 동작을 안정적으로 수행할 수 있게 된다. 이에 대해서는 도 11 내지 도 16에서 설명될 것이다.
다음으로, 본 발명의 기술적 사상에 따른 불균형 멀티플렉서를 적용하는 스캔 플립플롭에 대하여 설명하기로 한다.
도 11은 본 발명의 실시 예에 따른 스캔 플립플롭(1000)의 블록 구성도이다.
도 11에 도시된 바와 같이, 스캔 플립플롭(1000)은 멀티플렉서(1100) 및 래치 회로(1200)를 포함한다.
멀티플렉서(1100)는 제1입력 신호(IN1)와 제2입력 신호(IN2)를 각각 다른 입력 단자로 입력하고, 선택 신호(S)의 논리 상태에 따라서 제1입력 신호(IN1) 또는 제2입력 신호(IN2) 중의 하나의 신호를 출력 단자(MO)로 전송한다. 그리고, 제1입력 신호(IN1)가 출력 단자(MO)까지 전송되는 제1전송 경로에 대한 지연 특성과 제2전송 회로(120)에서의 제2입력 신호(IN2)가 출력 단자(MO)까지 전송되는 제2전송 경로에 대한 지연 특성을 다르게 멀티플렉서(1100)를 설계한다. 예로서, 제1입력 신호(IN1)를 데이터 신호로 설정하고, 제2입력 신호(IN2)를 스캔 입력 신호로 설정하고, 선택 신호(S)를 스캔 인에이블 신호로 설정할 수 있다. 그리고, 제2입력 신호(IN2)가 출력 단자(MO)까지 전송되는 제2전송 경로에 대한 지연 시간이 제1입력 신호(IN1)가 출력 단자(MO)까지 전송되는 제1전송 경로에 대한 지연 시간보다 커지도록 멀티플렉서(1100)를 설계할 수 있다.
예로서, 멀티플렉서(1100)는 도 1에 도시된 불균형 멀티플렉서(100)가 적용될 수 있다. 세부적으로, 도 2 내지 도 10에 도시된 다양한 실시 예에 따른 불균형 멀티플렉서들(100A ~ 100I) 중의 하나가 적용될 수 있다.
래치 회로(1200)는 클럭 신호(CK)에 동기하여 멀티플렉서(1100)로부터 출력된 제1입력 신호(IN1) 또는 제2입력 신호(IN2)를 유지하고 출력 단자(Q)로 전달하는 기능을 한다. 예로서, 제1입력 신호(IN1)는 데이터 신호가 될 수 있고, 제2입력 신호(IN2)는 스캔 입력 신호가 될 수 있다.
도 12는 도 11에 도시된 래치 회로의 세부 회로 구성의 일 예(1200A)를 보여준다.
도 12를 참조하면, 래치 회로(1200A)는 복수의 삼-상태 인버터들(tri-state inverters; TSI101, TSI102, TSI103), 복수의 인버터들(I101, I102, I103, I104, I105) 및 전송 게이트(transmission gate; TG101)를 포함한다.
제1인버터(I101)는 클럭 신호(CK)를 입력하고, 입력된 클럭 신호(CK)를 반전시켜 제6노드(ND6)로 출력한다. 제2인버터(I102)는 제6노드(ND6)의 반전된 클럭 신호(/CK)를 반전시켜 제7노드(ND7)로 출력한다.
제1삼-상태 인버터(TSI101)는 제6노드(ND6)의 반전된 클럭 신호(/CK)가 논리적 하이(HIGH) 상태일 때 멀티플렉서(1100)의 출력 단자(MO)로 전달된 신호를 반전시켜 제2노드(ND2)로 출력한다. 그리고, 제6노드(ND6)의 반전된 클럭 신호(/CK)가 논리적 로우(LOW) 상태일 때 제1삼-상태 인버터(TSI101)는 하이 임피던스(high impedance) 상태가 된다.
제3인버터(I103)는 제2노드(ND2)의 신호를 반전시켜 제3노드(ND3)로 출력한다.
제2삼-상태 인버터(TSI102)는 제7노드(ND7)의 클럭 신호(CK)가 논리적 하이(HIGH) 상태일 때 제3노드(ND3)의 신호를 반전시켜 제2노드(ND2)로 출력한다. 그리고, 제7노드(ND7)의 클럭 신호(CK)가 논리적 로우(LOW) 상태일 때 제2삼-상태 인버터(TSI102)는 하이 임피던스(high impedance) 상태가 된다.
전송 게이트(TG101)는 제7노드(ND7)의 클럭 신호(CK)가 논리적 하이(HIGH) 상태일 때 제3노드(ND3)의 신호를 제4노드(ND4)로 전달한다. 그리고, 제7노드(ND7)의 클럭 신호(CK)가 논리적 로우(LOW) 상태일 때는 제3노드(ND3)의 신호를 제4노드(ND4)로 전달하지 않는다.
제4인버터(I104)는 제4노드(ND4)의 신호를 반전시켜 제5노드(ND5)로 출력한다.
제3삼-상태 인버터(TSI103)는 제6노드(ND6)의 반전된 클럭 신호(/CK)가 논리적 하이(HIGH) 상태일 때 제5노드(ND5)의 신호를 반전시켜 제4노드(ND4)로 출력한다. 그리고, 제6노드(ND6)의 반전된 클럭 신호(/CK)가 논리적 로우(LOW) 상태일 때 제3삼-상태 인버터(TSI103)는 하이 임피던스(high impedance) 상태가 된다.
제5인버터(I104)는 제4노드(ND4)의 신호를 반전시켜 출력 단자(Q)로 출력한다.
위와 같은 동작에 따라서, 클럭 신호(CK)가 논리적 로우 상태일 때 멀티플렉서(1100)의 출력 단자(MO)의 신호는 제1삼-상태 인버터(TSI101)를 통하여 제2노드(ND2)로 전달되고, 전송 게이트(TG101)는 차단된다. 그리고, 제3삼-상태 인버터(TSI103) 및 제4인버터(I104)에 의하여 제4노드(ND4)의 신호는 그대로 유지된다.
클럭 신호(CK)가 논리적 하이 상태일 때 제1삼-상태 인버터(TSI101)는 하이 임피던스 상태가 되고 제2삼-상태 인버터(TSI102)는 인버팅 동작을 수행함으로써 제2노드(ND2) 및 제3노드(ND3)의 신호는 그대로 유지된다. 그리고, 전송 게이트(TG101)를 통하여 제3노드(ND3)의 신호가 제4노드(ND4)로 전달된다.
도 13은 도 11에 도시된 래치 회로의 세부 회로 구성의 다른 예(1200B)를 보여준다.
도 13을 참조하면, 래치 회로(1200B)는 복수의 삼-상태 인버터들(tri-state inverters; TSI201, TSI202, TSI203), 복수의 인버터들(I201, I202, I203, I204) 및 전송 게이트(transmission gate; TG201)를 포함한다.
제1인버터(I201)는 클럭 신호(CK)를 입력하고, 입력된 클럭 신호(CK)를 반전시켜 제6노드(nd6)로 출력한다.
제1삼-상태 인버터(TSI201)는 제6노드(nd6)의 반전된 클럭 신호(/CK)가 논리적 하이(HIGH) 상태일 때 멀티플렉서(1100)의 출력 단자(MO)로 전달된 신호를 반전시켜 제2노드(nd2)로 출력한다. 그리고, 제6노드(nd6)의 반전된 클럭 신호(/CK)가 논리적 로우(LOW) 상태일 때 제1삼-상태 인버터(TSI201)는 하이 임피던스(high impedance) 상태가 된다.
제2인버터(I202)는 제2노드(nd2)의 신호를 반전시켜 제3노드(nd3)로 출력한다.
제2삼-상태 인버터(TSI202)는 클럭 신호(CK)가 논리적 하이(HIGH) 상태일 때 제3노드(nd3)의 신호를 반전시켜 제2노드(nd2)로 출력한다. 그리고, 클럭 신호(CK)가 논리적 로우(LOW) 상태일 때 제2삼-상태 인버터(TSI202)는 하이 임피던스(high impedance) 상태가 된다.
전송 게이트(TG201)는 클럭 신호(CK)가 논리적 하이(HIGH) 상태일 때 제3노드(nd3)의 신호를 제4노드(nd4)로 전달한다. 그리고, 클럭 신호(CK)가 논리적 로우(LOW) 상태일 때는 제3노드(nd3)의 신호를 제4노드(nd4)로 전달하지 않는다.
제3인버터(I203)는 제4노드(nd4)의 신호를 반전시켜 제5노드(nd5)로 출력한다.
제3삼-상태 인버터(TSI203)는 제6노드(nd6)의 반전된 클럭 신호(/CK)가 논리적 하이(HIGH) 상태일 때 제5노드(nd5)의 신호를 반전시켜 제4노드(nd4)로 출력한다. 그리고, 제6노드(nd6)의 반전된 클럭 신호(/CK)가 논리적 로우(LOW) 상태일 때 제3삼-상태 인버터(TSI203)는 하이 임피던스(high impedance) 상태가 된다.
제4인버터(I204)는 제4노드(nd4)의 신호를 반전시켜 출력 단자(Q)로 출력한다.
위와 같은 동작에 따라서, 클럭 신호(CK)가 논리적 로우 상태일 때 멀티플렉서(1100)의 출력 단자(MO)의 신호는 제1삼-상태 인버터(TSI201)를 통하여 제2노드(nd2)로 전달되고, 전송 게이트(TG201)는 차단된다. 그리고, 제3삼-상태 인버터(TSI203) 및 제3인버터(I203)에 의하여 제4노드(nd4)의 신호는 그대로 유지된다.
클럭 신호(CK)가 논리적 하이 상태일 때 제1삼-상태 인버터(TSI201)는 하이 임피던스 상태가 되고 제2삼-상태 인버터(TSI202)는 인버팅 동작을 수행함으로써 제2노드(nd2) 및 제3노드(nd3)의 신호는 그대로 유지된다. 그리고, 전송 게이트(TG201)를 통하여 제3노드(nd3)의 신호가 제4노드(nd4)로 전달된다.
도 12의 실시 예에 따른 래치 회로(1200A)에서는 클럭 신호(CK)를 반전시키기 위하여 2개의 인버터(I101, I102)를 사용하는데 비하여, 도 13의 실시 예에 따른 래치 회로(1200B)에서는 클럭 신호(CK)를 반전시키기 위하여 하나의 인버터(I201)를 사용하였다.
다음으로, 본 발명의 기술적 사상에 따른 스캔 플립플롭이 적용되는 데이터 처리 장치에 대하여 설명하기로 한다.
도 14는 본 발명의 실시 예들에 대한 스캔 플립플롭이 적용되는 데이터 처리 장치(2000)의 블록 구성도이다.
도 14에 도시된 바와 같이, 데이터 처리 장치(2000)는 제1스캔 플립플롭(2100), 제2스캔 플립플롭(2200) 및 논리 회로(2300)를 포함한다.
제1스캔 플립플롭(2100) 및 제2스캔 플립플롭(2200)은 각각 도 11에 도시된 스캔 플립플롭(1000)이 적용될 수 있다.
제1스캔 플립플롭(2100)은 제1멀티플렉서(MUX1, 2110) 및 제1래치 회로(2120)를 포함한다. 예로서, 제1멀티플렉서(2110)는 도 2 내지 도 10에 도시된 불균형 멀티플렉서들(100A ~ 100I) 중의 어느 하나가 적용될 수 있다. 그리고, 제1래치 회로(2120)는 도 12 및 도 13에 도시된 래치 회로들(1200A, 1200B) 중의 어느 하나가 적용될 수 있다.
제1멀티플렉서(2110)는 제1데이터 신호(DIN1) 및 스캔 입력 신호(SIN)를 입력하고, 스캔 인에이블 신호(SE)의 논리 상태에 따라서 제1데이터 신호(DIN1) 및 스캔 입력 신호(SIN) 중의 어느 하나의 신호를 선택하여 제1출력 단자(MO1)로 출력한다. 예로서, 스캔 인에이블 신호(SE)가 논리적 하이 상태일 때는 스캔 입력 신호(SIN)를 제1출력 단자(MO1)로 출력한다. 그리고, 스캔 인에이블 신호(SE)가 논리적 로우 상태일 때는 데이터 신호(DIN)를 제1출력 단자(MO1)로 출력한다.
제1래치 회로(2120)는 클럭 신호(CK)에 동기하여 제1멀티플렉서(2110)의 제1출력 단자(MO)로 출력된 제1데이터 신호(DIN1) 또는 스캔 입력 신호(SIN)를 유지하고 제2출력 단자(Q1)로 전달하는 동작을 수행한다.
논리 회로(2300)는 제1멀티플렉서(2100)의 제2출력 단자(Q1)로 출력된 제1데이터 신호(DIN1) 또는 스캔 입력 신호(SIN)를 논리 연산 처리하고, 처리 결과에 대응되는 제2데이터 신호(DIN2)를 제2스캔 플립플롭(2200)으로 출력한다.
제2스캔 플립플롭(2200)은 제2멀티플렉서(MUX2, 2210) 및 제1래치 회로(2220)를 포함한다. 예로서, 제2멀티플렉서(2210)는 도 2 내지 도 10에 도시된 불균형 멀티플렉서들(100A ~ 100I) 중의 어느 하나가 적용될 수 있다. 그리고, 제2래치 회로(2220)는 도 12 및 도 13에 도시된 래치 회로들(1200A, 1200B) 중의 어느 하나가 적용될 수 있다.
제2멀티플렉서(2210)는 제2데이터 신호(DIN2) 및 제2출력 단자(Q1)의 신호를 입력하고, 스캔 인에이블 신호(SE)의 논리 상태에 따라서 제2데이터 신호(DIN2) 및 제2출력 단자(Q1)의 신호 중의 어느 하나의 신호를 선택하여 제3출력 단자(MO2)로 출력한다. 예로서, 스캔 인에이블 신호(SE)가 논리적 하이 상태일 때는 제2출력 단자(Q1)의 신호를 제3출력 단자(MO2)로 출력한다. 참고적으로, 스캔 인에이블 신호(SE)가 논리적 하이 상태일 때 제1스캔 플립플롭(2100)는 스캔 입력 신호(SIN)를 선택하고 래치하여 제2출력 단자(Q1)로 출력한다. 그리고, 스캔 인에이블 신호(SE)가 논리적 로우 상태일 때는 제2데이터 신호(DIN2)를 제3출력 단자(MO2)로 출력한다.
제2래치 회로(2220)는 클럭 신호(CK)에 동기하여 제2멀티플렉서(2210)의 제3출력 단자(MO2)로 출력된 제2데이터 신호(DIN2) 또는 스캔 입력 신호(SIN)를 유지하고 제4출력 단자(Q2)로 전달하는 동작을 수행한다.
예로서, 스캔 인에이블 신호(SE)가 논리적 하이 상태인 구간 동안에 제1스캔 플립플롭(2100) 및 제2스캔 플립플롭(2200)에서는 클럭 신호에 동기되어 스캔 시프트(scan shift) 동작을 수행한다.
도 15는 도 14에 도시된 데이터 처리 장치(2000)의 제1,2스캔 플립플롭들(2100, 2200)에서의 스캔 입력 신호의 전송 경로에 대한 지연 시간을 데이터 신호의 전송 경로에 대한 지연 시간과 거의 동등하게 짧게 설정한 경우의 주요 노드들에 대한 파형도이다.
스캔 인에이블 신호(SE)가 논리적 하이 상태인 구간에서 스캔 입력 신호(SIN)의 'A'가 제1스캔 플립플롭(2100)의 제1출력 단자(MO1)로 전송된다. 그리고, 제1래치 회로(2120)에 의하여 스캔 입력 신호(SIN)의 'A'는 클럭 신호(CK)의 T1 시점에서 전송 및 래치 동작을 수행하여 T2 시점에 제2출력 단자(Q1)로 출력된다. 그리고, T3 시점에 제2출력 단자(Q1)의 신호는 제2스캔 플립플롭(2200)의 제3출력 단자(MO2)로 전달된다. 참고적으로, T3 시점 이전의 제2출력 단자(Q1)의 신호는 스캔 입력 신호(SIN)의 'B'가 된다. 참고적으로, 스캔 입력 신호(SIN)의 'B'는 스캔 입력 신호(SIN)의 'A'가 발생되기 이전의 스캔 입력 신호의 상태를 의미한다.
만일, 제2스캔 플립플롭(2200)으로 인가되는 클럭 신호(CK')가 제1스캔 플립플롭(2100)으로 인가되는 클럭 신호(CK)에 비하여 ΔT만큼 지연이 발생된 경우에, 제2스캔 플립플롭(2200)의 제4출력 단자(Q2)로는 스캔 입력 신호(SIN)의 'A'가 출력된다.
도 14의 회로 구성을 참조하면, 스캔 인에이블 신호(SE)가 논리적 하이 상태인 구간에서 제1스캔 플립플롭(2100)과 제2스캔 플립플롭(2200)는 클럭 신호에 따라서 스캔 입력 신호(SIN)를 순차적으로 쉬프트(shift)시킨다. 이에 따라서 정상적인 상태에서는 제1스캔 플립플롭(2100)의 제2출력 단자(Q1)로 스캔 입력 신호(SIN)의 'A'가 출력될 때, 제2스캔 플립플롭(2200)의 제4출력 단자(Q2)로 스캔 입력 신호(SIN)의 'B'가 출력되어야 한다.
그런데, 클럭 신호(CK)의 지연으로 인하여 제1스캔 플립플롭(2100)의 제2출력 단자(Q1)로 스캔 입력 신호(SIN)의 'A'가 출력될 때, 제2스캔 플립플롭(2200)의 제4출력 단자(Q2)로 스캔 입력 신호(SIN)의 'A'가 출력되는 오류가 발생된다.
도 16은 도 14에 도시된 본 발명의 실시 예들에 대한 스캔 플립플롭이 적용되는 데이터 처리 장치에서의 주요 노드들에 대한 파형도이다.
즉, 16은 도 14에 도시된 데이터 처리 장치(2000)의 제1,2스캔 플립플롭들(2100, 2200)에서의 스캔 입력 신호의 전송 경로에 대한 지연 시간을 데이터 신호의 전송 경로에 대한 지연 시간보다 크게 설정한 경우의 주요 노드들에 대한 파형도이다.
스캔 인에이블 신호(SE)가 논리적 하이 상태인 구간에서 스캔 입력 신호(SIN)의 'A'가 제1스캔 플립플롭(2100)의 제1출력 단자(MO1)로 전송된다. 그리고, 제1래치 회로(2120)에 의하여 스캔 입력 신호(SIN)의 'A'는 클럭 신호(CK)의 T1 시점에서 전송 및 래치 동작을 수행하여 T2 시점에 제2출력 단자(Q1)로 출력된다. 그리고, T3 시점에 제2출력 단자(Q1)의 신호는 제2스캔 플립플롭(2200)의 제3출력 단자(MO2)로 전달된다. 참고적으로, T3 시점 이전의 제2출력 단자(Q1)의 신호는 스캔 입력 신호(SIN)의 'B'가 된다. 참고적으로, 스캔 입력 신호(SIN)의 'B'는 스캔 입력 신호(SIN)의 'A'가 발생되기 이전의 스캔 입력 신호의 상태를 의미한다.
도 15에 따르면, 제2스캔 플립플롭(2200)으로 인가되는 클럭 신호(CK')가 제1스캔 플립플롭(2100)으로 인가되는 클럭 신호(CK)에 비하여 ΔT만큼 지연이 발생되더라도 제2스캔 플립플롭(2200)의 제4출력 단자(Q2)로는 스캔 입력 신호(SIN)의 'B'가 정상적으로 출력된다.
이에 따라서, 도 14에 도시된 데이터 처리 장치(2000)의 제1스캔 플립플롭(2100) 및 제2스캔 플립플롭(2200)에 포함된 제1멀티플렉서(2110) 및 제2멀티플렉서(2210)를 본 발명에서 제안하는 불균형 멀티플렉서들(100A ~ 100I) 중의 어느 하나가 적용하는 경우에는 스캔 입력 신호(SIN)가 전송되는 전송 경로에 대한 지연 시간이 증가하게 된다. 이로 인하여 클럭 신호에서 지연이 발생되더라도 제1스캔 플립플롭(2100) 및 제2스캔 플립플롭(2200)에서의 스캔 시프트(scan shift) 동작을 정상적으로 수행할 수 있게 된다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 100A ~ 100I; 불균형 멀티플렉서
110, 110A ~ 110I; 제1전송 회로
120, 120A ~ 120I; 제2전송 회로
111, 111A ~ 111I; 제1풀업 회로
112, 112A ~ 112I; 제1풀다운 회로
121, 121A ~ 121I; 제2풀업 회로
122, 122A ~ 122I; 제2풀다운 회로
1000, 2100, 2200; 스캔 플립플롭
1100, 2110, 2210; 멀티플렉서
1200, 1200A, 1200B, 2120, 2220; 래치 회로

Claims (10)

  1. 제1풀업 회로는 전원 전압과 출력 단자 사이에 캐스코드 구조로 접속되는 제1그룹의 PMOS 트랜지스터들을 포함하고, 제1풀다운 회로는 상기 출력 단자와 접지 전압 사이에 캐스코드 구조로 접속되는 제2그룹의 NMOS 트랜지스터들을 포함하며, 상기 제1풀업 회로에 선택 신호 및 제1입력 신호가 인가되고 상기 제1풀다운 회로에 상기 제1입력 신호 및 상기 선택 신호가 반전된 반전 선택 신호가 인가되며, 상기 선택 신호의 논리 상태에 따라서 상기 제1입력 신호를 상기 출력 단자로 전송하는 제1전송 회로; 및
    제2풀업 회로는 상기 전원 전압과 상기 출력 단자 사이에 캐스코드 구조로 접속되는 제3그룹의 PMOS 트랜지스터들을 포함하고, 제2풀다운 회로는 상기 출력 단자와 상기 접지 전압 사이에 캐스코드 구조로 접속되는 제4그룹의 NMOS 트랜지스터들을 포함하며, 상기 제3그룹의 PMOS 트랜지스터들 중 하나의 PMOS 트랜지스터의 게이트에 상기 반전 선택 신호가 인가되고, 상기 제4그룹의 NMOS 트랜지스터들 중의 하나의 NMOS 트랜지스터의 게이트에 상기 선택 신호가 인가되고, 상기 제3그룹 및 제4그룹의 나머지 트랜지스터들의 게이트에는 제2입력 신호가 인가되며, 상기 선택 신호의 논리 상태에 따라서 상기 제2입력 신호를 상기 출력 단자로 전송하는 제2전송 회로를 포함하고,
    상기 제1전송 회로에서의 상기 제1입력 신호가 인가되는 제1입력 단자로부터 상기 출력 단자로 제1전송 경로에 대한 지연 특성과 상기 제2전송 회로에서의 상기 제2입력 신호가 인가되는 제2입력 단자로부터 상기 출력 단자로 제2전송 경로에 대한 지연 특성을 다르게 설정하는 것을 특징으로 하는 불균형 멀티플렉서.
  2. 제1항에 있어서,
    상기 제1입력 단자에는 상기 제1입력 신호로서 데이터 신호가 인가되고,
    상기 제2입력 단자에는 상기 제2입력 신호로서 스캔 입력 신호가 인가되며,
    상기 선택 신호는 스캔 인에이블 신호이며,
    상기 제2전송 경로에 대한 지연 시간이 상기 제1전송 경로에 대한 지연 시간보다 커지도록 상기 제2전송 회로를 설계하는 것을 특징으로 하는 불균형 멀티플렉서.
  3. 제1항에 있어서, 상기 제1그룹의 PMOS 트랜지스터들 중의 하나의 PMOS 트랜지스터의 게이트에 상기 선택 신호로서 스캔 인에이블 신호가 인가되고, 상기 제2그룹의 NMOS 트랜지스터들 중의 하나의 NMOS 트랜지스터의 게이트에 상기 반전 선택 신호로서 반전된 스캔 인에이블 신호가 인가되고, 상기 제1그룹 및 제2그룹의 나머지 트랜지스터들의 게이트에는 상기 제1입력 신호로서 데이터 신호가 인가되며,
    상기 제3그룹의 PMOS 트랜지스터들 중의 하나의 PMOS 트랜지스터의 게이트에 상기 반전된 스캔 인에이블 신호가 인가되고, 상기 제4그룹의 NMOS 트랜지스터들 중의 하나의 NMOS 트랜지스터의 게이트에 상기 스캔 인에이블 신호가 인가되고, 상기 제3그룹 및 제4그룹의 나머지 트랜지스터들의 게이트에는 상기 제2입력 신호로서 스캔 입력 신호가 인가되며,
    상기 제2풀업 회로 및 상기 제2풀다운 회로에 따른 상기 스캔 입력 신호가 상기 출력 단자로 전송되는 지연 시간이 상기 제1풀업 회로 및 상기 제1풀다운 회로에 따른 상기 데이터 신호가 상기 출력 단자로 전송되는 지연 시간보다 커지도록 상기 제2풀업 회로 또는 상기 제2풀다운 회로를 설계하는 것을 특징으로 하는 불균형 멀티플렉서.
  4. 제3항에 있어서, 상기 제3그룹의 PMOS 트랜지스터들 및 상기 제4그룹의 NMOS 트랜지스터들 중에서 게이트로 상기 스캔 입력 신호가 인가되는 트랜지스터들의 개수를 상기 제1그룹의 PMOS 트랜지스터들 및 상기 제2그룹의 NMOS 트랜지스터들 중에서 게이트로 상기 데이터 신호가 인가되는 트랜지스터들의 개수보다 많게 결정하는 것을 특징으로 하는 불균형 멀티플렉서.
  5. 제3항에 있어서, 상기 제1그룹의 PMOS 트랜지스터들의 개수와 상기 제3그룹의 PMOS 트랜지스터들의 개수가 동일하고 상기 제2그룹의 NMOS 트랜지스터들의 개수와 상기 제4그룹의 NMOS 트랜지스터들의 개수를 동일하게 결정하고, 상기 제3그룹의 PMOS 트랜지스터들 또는 상기 제4그룹의 NMOS 트랜지스터들 중의 적어도 하나의 트랜지스터들의 소스와 드레인 사이의 게이트 길이를 상기 제1그룹의 PMOS 트랜지스터들 및 상기 제2그룹의 NMOS 트랜지스터들의 소스와 드레인 사이의 게이트 길이보다 크게 설계하는 것을 특징으로 하는 불균형 멀티플렉서.
  6. 제3항에 있어서, 상기 제1그룹의 PMOS 트랜지스터들의 개수와 상기 제3그룹의 PMOS 트랜지스터들의 개수가 동일하고 상기 제2그룹의 NMOS 트랜지스터들의 개수와 상기 제4그룹의 NMOS 트랜지스터들의 개수를 동일하게 결정하고, 상기 제3그룹의 PMOS 트랜지스터들 또는 상기 제4그룹의 NMOS 트랜지스터들 중의 적어도 하나의 트랜지스터들의 문턱 전압을 상기 제1그룹의 PMOS 트랜지스터들 및 상기 제2그룹의 NMOS 트랜지스터들의 문턱 전압보다 높아지도록 상기 제3그룹의 PMOS 트랜지스터들 또는 상기 제4그룹의 NMOS 트랜지스터들을 설계하는 것을 특징으로 하는 불균형 멀티플렉서.
  7. 제1입력 단자, 제2입력 단자 및 선택 단자를 구비하고, 상기 선택 단자에 인가되는 선택 신호의 논리 상태에 따라서 상기 제1입력 단자 또는 제2입력 단자 중의 어느 한쪽의 입력 단자로 입력되는 신호를 제1노드로 전송하는 멀티플렉서; 및
    상기 제1노드로 전송되는 신호를 클럭 신호에 응답하여 래치하여 출력 단자로 출력하는 래치 회로를 포함하고,
    상기 멀티플렉서는, 상기 제1노드로 신호를 전송하는 제1전송 경로에는 전원 전압과 상기 제1노드 사이에 캐스코드 구조로 접속되는 제1그룹의 PMOS 트랜지스터들 및 상기 제1노드와 접지 전압 사이에 캐스코드 구조로 접속되는 제2그룹의 NMOS 트랜지스터들을 포함하고, 상기 제1노드로 신호를 전송하는 제2전송 경로에는 상기 전원 전압과 상기 제1노드 사이에 캐스코드 구조로 접속되는 제3그룹의 PMOS 트랜지스터들 및 상기 제1노드와 상기 접지 전압 사이에 캐스코드 구조로 접속되는 제4그룹의 NMOS 트랜지스터들을 포함하며,
    상기 제1그룹의 PMOS 트랜지스터들 중의 하나의 PMOS 트랜지스터의 게이트에 상기 선택 단자를 통해 선택 신호가 인가되고, 상기 제2그룹의 NMOS 트랜지스터들 중의 하나의 NMOS 트랜지스터의 게이트에 상기 선택 단자를 통해 반전된 선택 신호가 인가되고, 상기 제1그룹 및 제2그룹의 나머지 트랜지스터들의 게이트에는 상기 제1입력 단자를 통해 제1입력 신호가 인가되며,
    상기 제3그룹의 PMOS 트랜지스터들 중의 하나의 PMOS 트랜지스터의 게이트에 상기 선택 단자를 통해 상기 반전된 선택 신호가 인가되고, 상기 제4그룹의 NMOS 트랜지스터들 중의 하나의 NMOS 트랜지스터의 게이트에 상기 선택 단자를 통해 상기 선택 신호가 인가되고, 상기 제3그룹 및 제4그룹의 나머지 트랜지스터들의 게이트에는 상기 제2입력 단자를 통해 제2입력 신호가 인가되며,
    상기 제1전송 경로에 대한 지연 특성과 상기 제2전송 경로에 대한 지연 특성을 다르게 설정하는 것을 특징으로 하는 스캔 플립플롭.
  8. 제7항에 있어서, 상기 멀티플렉서는
    상기 제1입력 단자에는 상기 제1입력 신호로서 데이터 신호가 인가되고, 상기 제2입력 단자에는 상기 제2입력 신호로서 스캔 입력 신호가 인가되며, 상기 선택 단자에는 상기 선택 신호로서 스캔 인에이블 신호가 인가되고,
    상기 제3그룹의 PMOS 트랜지스터들 및 상기 제4그룹의 NMOS 트랜지스터들 중에서 게이트로 상기 제2입력 단자를 통해 상기 스캔 입력 신호가 인가되는 트랜지스터들의 개수를 상기 제1그룹의 PMOS 트랜지스터들 및 상기 제2그룹의 NMOS 트랜지스터들 중에서 게이트로 상기 제1입력 단자를 통해 상기 데이터 신호가 인가되는 트랜지스터들의 개수보다 크게 설정하는 것을 특징으로 하는 스캔 플립플롭.
  9. 제7항에 있어서, 상기 멀티플렉서는
    상기 제1입력 단자에는 상기 제1입력 신호로서 데이터 신호가 인가되고, 상기 제2입력 단자에는 상기 제2입력 신호로서 스캔 입력 신호가 인가되며, 상기 선택 단자에는 상기 선택 신호로서 스캔 인에이블 신호가 인가되고,
    상기 제1그룹의 PMOS 트랜지스터들 및 상기 제2그룹의 NMOS 트랜지스터들 중에서 게이트로 상기 제1입력 단자를 통해 상기 데이터 신호가 인가되는 트랜지스터들의 개수와 상기 제3그룹의 PMOS 트랜지스터들 및 상기 제4그룹의 NMOS 트랜지스터들 중에서 게이트로 상기 제2입력 단자를 통해 상기 스캔 입력 신호가 인가되는 트랜지스터들의 개수를 동일하게 설정하고,
    상기 제3그룹의 PMOS 트랜지스터들 또는 상기 제4그룹의 NMOS 트랜지스터들 중의 적어도 하나의 트랜지스터들의 문턱 전압을 상기 제1그룹의 PMOS 트랜지스터들 및 상기 제2그룹의 NMOS 트랜지스터들의 문턱 전압보다 높아지도록 상기 제3그룹의 PMOS 트랜지스터들 또는 상기 제4그룹의 NMOS 트랜지스터들을 설계하는 것을 특징으로 하는 스캔 플립플롭.
  10. 제7항에 있어서, 상기 래치 회로는
    클럭 단자의 클럭 신호를 반전시켜 제2노드로 출력하는 제1인버터;
    상기 제2노드의 신호가 논리적 하이 상태일 때 상기 제1노드의 신호를 반전시켜 제3노드로 출력하는 제1 삼-상태 인버터(tri-state inverter);
    상기 제3노드의 신호를 반전시켜 제4노드로 출력하는 제2인버터;
    상기 클럭 단자의 신호가 논리적 하이 상태일 때 상기 제4노드의 신호를 반전시켜 상기 제3노드로 출력하는 제2 삼-상태 인버터;
    상기 클럭 단자의 신호가 논리적 하이 상태일 때 상기 제4노드의 신호를 제5노드로 전달하는 전송 게이트(transmission gate);
    상기 제5노드의 신호를 반전시켜 제6노드로 출력하는 제3인버터;
    상기 제2노드의 신호가 논리적 하이 상태일 때 상기 제6노드의 신호를 반전시켜 상기 제5노드로 출력하는 제2 삼-상태 인버터; 및
    상기 제5노드의 신호를 반전시켜 출력 단자로 출력하는 제4인버터를 포함함을 특징으로 하는 스캔 플립플롭.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101845326B1 (ko) * 2017-05-31 2018-04-04 유한책임회사 퀄리타스반도체 레벨 변환기 기능을 내재한 멀티플렉서
KR102105945B1 (ko) * 2018-12-10 2020-04-29 포항공과대학교 산학협력단 의사 상보성 로직 네트워크
DE102020115154A1 (de) * 2019-06-14 2020-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Multiplexer
US11946973B1 (en) * 2022-11-29 2024-04-02 Texas Instruments Incorporated Hold time improved low area flip-flop architecture
US12206409B2 (en) * 2023-03-13 2025-01-21 Parade Technologies, Ltd Floating voltage suppression in high speed multiplexers

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007110728A (ja) * 2005-10-13 2007-04-26 Arm Ltd 動作モード及びスリープモードでのデータ保持方法および回路

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5938782A (en) * 1996-09-24 1999-08-17 Vlsi Technology, Inc. Scan flip-flop and methods for controlling the entry of data therein
US5815023A (en) * 1997-03-20 1998-09-29 Sun Microsystems, Inc. Unbalanced multiplexer and arbiter combination
US6822976B1 (en) * 1999-11-03 2004-11-23 Intel Corporation Method and apparatus for high throughput multiplexing of data
JP2001165999A (ja) 1999-12-14 2001-06-22 Mitsubishi Electric Corp 半導体集積回路およびこれを用いた半導体集積回路装置
JP4406519B2 (ja) 2001-12-03 2010-01-27 株式会社日立製作所 半導体集積回路装置
US6850103B2 (en) 2002-09-27 2005-02-01 Texas Instruments Incorporated Low leakage single-step latch circuit
JP2005032102A (ja) 2003-07-09 2005-02-03 Matsushita Electric Ind Co Ltd スキャンテスト設計方法、スキャンテスト回路、スキャンフリップフロップ回路、スキャンテスト回路挿入用ｃａｄプログラム、大規模集積回路及び携帯デジタル機器
US7162673B2 (en) 2003-11-14 2007-01-09 Integrated Device Technology, Inc. Scan chain registers that utilize feedback paths within latch units to support toggling of latch unit outputs during enhanced delay fault testing
US7157930B2 (en) 2003-12-22 2007-01-02 Matsushita Electric Industrial Co., Ltd. Scan flip flop, semiconductor device, and production method of semiconductor device
US7525341B1 (en) * 2004-09-20 2009-04-28 Marvell Israel (M.I.S.L.) Ltd. Time-balanced multiplexer switching methods and apparatus
JP2007028532A (ja) 2005-07-21 2007-02-01 Matsushita Electric Ind Co Ltd フリップフロップ回路
JP4782573B2 (ja) 2006-01-31 2011-09-28 パナソニック株式会社 データ保持回路、スキャンチェーン回路、半導体集積回路およびそのプロセスばらつき判別方法
US7365587B2 (en) * 2006-04-07 2008-04-29 Freescale Semiconductor, Inc. Contention-free keeper circuit and a method for contention elimination
TW200840217A (en) 2007-03-23 2008-10-01 Faraday Tech Corp Circuit of scan flip-flop with extra hold time margin
US7649395B2 (en) * 2007-05-15 2010-01-19 Ati Technologies Ulc Scan flip-flop with internal latency for scan input
JP2008070375A (ja) 2007-09-28 2008-03-27 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2009180532A (ja) 2008-01-29 2009-08-13 Renesas Technology Corp 標準セルおよび半導体装置
KR101629249B1 (ko) 2009-06-09 2016-06-22 삼성전자주식회사 스캔 플립플롭 회로 및 스캔 테스트 회로
US8493119B2 (en) 2010-12-13 2013-07-23 Apple Inc. Scannable flip-flop with hold time improvements
US8667349B2 (en) 2011-08-11 2014-03-04 Taiwan Semiconductor Manufacturing Co., Ltd. Scan flip-flop circuit having fast setup time
JP2013224917A (ja) 2012-03-22 2013-10-31 Renesas Electronics Corp スキャンテスト回路、テストパタン生成制御回路及びスキャンテスト制御方法
CN103576082B (zh) 2012-08-06 2018-01-12 恩智浦美国有限公司 低功率扫描触发器单元
US9110141B2 (en) 2012-11-02 2015-08-18 Nvidia Corporation Flip-flop circuit having a reduced hold time requirement for a scan input
US8866528B2 (en) 2012-11-02 2014-10-21 Nvidia Corporation Dual flip-flop circuit
US9509317B2 (en) * 2013-01-31 2016-11-29 Oracle International Corporation Rotational synchronizer circuit for metastablity resolution
TWI543535B (zh) 2013-10-21 2016-07-21 創意電子股份有限公司 掃描正反器及相關方法
US9122823B2 (en) 2013-12-20 2015-09-01 International Business Machines Corporation Stacked multiple-input delay gates
US9081061B1 (en) 2014-04-27 2015-07-14 Freescale Semiconductor, Inc. Scan flip-flop
US10069508B1 (en) * 2017-08-23 2018-09-04 Avago Technologies General Ip (Singapore) Pte. Ltd. Multiplexer circuit for a digital to analog converter

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007110728A (ja) * 2005-10-13 2007-04-26 Arm Ltd 動作モード及びスリープモードでのデータ保持方法および回路

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US10436836B2 (en) 2019-10-08
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