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KR102493479B1 - 표시 장치의 제조 방법 - Google Patents

표시 장치의 제조 방법 Download PDF

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KR102493479B1
KR102493479B1 KR1020180014656A KR20180014656A KR102493479B1 KR 102493479 B1 KR102493479 B1 KR 102493479B1 KR 1020180014656 A KR1020180014656 A KR 1020180014656A KR 20180014656 A KR20180014656 A KR 20180014656A KR 102493479 B1 KR102493479 B1 KR 102493479B1
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Abstract

본 발명의 표시 장치는 기판을 제공하는 단계; 상기 기판 상에 제1 전극, 상기 제1 전극과 동일 평면 상에 이격된 제2 전극, 상기 제1 전극과 연결된 제1 정렬 배선, 및 상기 제2 전극과 연결된 제2 정렬 배선을 형성하는 단계; 상기 제1 및 제2 전극, 상기 제1 및 제2 정렬 배선을 포함한 상기 기판 상에 복수 개의 발광 소자들을 포함한 용액을 투입하고, 상기 제1 정렬 배선과 상기 제2 정렬 배선 각각에 전원을 인가하여 상기 발광 소자들을 자가 정렬시키는 단계; 상기 발광 소자들이 자가 정렬된 상기 기판 상에서 상기 제1 정렬 배선과 상기 제2 정렬 배선을 제거하는 단계; 각 발광 소자의 일측 끝단과 상기 제1 전극을 전기적으로 연결하는 제1 컨택 전극을 형성하는 단계; 및 각 발광 소자의 타측 끝단과 상기 제2 전극을 전기적으로 연결하는 제2 컨택 전극을 형성하는 단계를 포함하여 제조될 수 있다.

Description

표시 장치의 제조 방법{METHOD FOR FABRICATING A DISPLAY DEVICE}
본 발명은 표시 장치의 제조 방법에 관한 것이다.
발광 다이오드(Light Emitting Diode, 이하 LED라 함)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 LED를 다양한 표시 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 일예로 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 막대형 LED를 제작하는 기술이 개발되고 있다. 일예로, 막대형 LED는 자발광 표시 장치의 화소 등을 구성할 수 있을 정도로 작은 크기로 제작될 수 있다.
본 발명은 막대형 LED를 포함하는 표시 장치의 제조 방법을 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는 기판을 제공하는 단계; 상기 기판 상에 제1 전극, 상기 제1 전극과 동일 평면 상에 이격된 제2 전극, 상기 제1 전극과 연결된 제1 정렬 배선, 및 상기 제2 전극과 연결된 제2 정렬 배선을 형성하는 단계; 상기 제1 및 제2 전극, 상기 제1 및 제2 정렬 배선을 포함한 상기 기판 상에 복수 개의 발광 소자들을 포함한 용액을 투입하고, 상기 제1 정렬 배선과 상기 제2 정렬 배선 각각에 전원을 인가하여 상기 발광 소자들을 자가 정렬시키는 단계; 상기 발광 소자들이 자가 정렬된 상기 기판 상에서 상기 제1 정렬 배선과 상기 제2 정렬 배선을 제거하는 단계; 각 발광 소자의 일측 끝단과 상기 제1 전극을 전기적으로 연결하는 제1 컨택 전극을 형성하는 단계; 및 각 발광 소자의 타측 끝단과 상기 제2 전극을 전기적으로 연결하는 제2 컨택 전극을 형성하는 단계를 포함하여 제조될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 정렬 배선과 상기 제2 정렬 배선을 제거하는 단계는 에칭 공정으로 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판은 복수의 화소들이 제공된 표시 영역과 상기 표시 영역의 적어도 일측에 배치된 비표시 영역을 포함할 수 있다. 여기서, 상기 제1 전극과 상기 제2 전극은 상기 표시 영역에 형성되고, 상기 제1 정렬 배선과 상기 제2 정렬 배선은 상기 비표시 영역에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판의 표시 영역에는 상기 제1 정렬 배선과 상기 제1 전극을 연결하는 제1 연결 배선 및 상기 제2 정렬 배선과 상기 제2 전극을 연결하는 제2 연결 배선이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 연결 배선은 상기 제1 전극과 일체로 형성되고, 상기 제2 연결 배선은 상기 제2 전극과 일체로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 정렬 배선과 상기 제2 정렬 배선을 제거하는 단계에서, 상기 화소들 중 인접한 두 화소들 사이에 배치되는 상기 제1 연결 배선의 일부가 제거될 수 있다.
본 발명의 일 실시예에 있어서, 각 발광 소자는, 제1 도전성 도펀트가 도핑된 제1 도전성 반도체층; 제2 도전성 도펀트가 도핑된 제2 도전성 반도체층; 및 상기 제1 도전성 반도체층과 상기 제2 도전성 반도체층 사이에 제공된 활성층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극은 애노드 전극을 포함하고, 상기 제2 전극은 캐소드 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들을 자가 정렬시키는 단계에서, 상기 제1 정렬 배선에 인가되는 전원과 상기 제2 정렬 배선에 인가되는 전원은 서로 상이한 전압 레벨을 가질 수 있다. 여기서, 상기 제1 정렬 배선에 인가되는 전원은 그라운드 전압을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 각 발광 소자는, 마이크로 스케일 혹은 나노 스케일을 갖는 원기둥 형상 또는 다각 기둥 형상의 발광 다이오드를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판을 제공하는 단계는, 상기 기판 상에 상기 발광 소자들을 구동하는 적어도 하나 이상의 트랜지스터를 형성하는 단계; 및 상기 트랜지스터 상에 보호층을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 복수의 화소들이 제공된 표시 영역및 상기 표시 영역의 일측에 제공된 비표시 영역을 포함한 기판을 제공하는 단계; 상기 기판의 표시 영역 상에 적어도 하나 이상의 트랜지스터를 형성하는 단계; 상기 트랜지스터를 포함한 상기 기판 상에 보호층을 형성하는 단계; 상기 기판의 표시 영역에 대응되는 상기 보호층 상에 제1 전극, 상기 제1 전극과 동일 평면 상에 이격된 제2 전극을 형성하고, 상기 기판의 비표시 영역에 대응되는 상기 보호층 상에 상기 제1 전극에 연결된 제1 정렬 배선 및 상기 제2 전극에 연결된 정렬 배선을 형성하는 단계; 상기 제1 및 제2 전극, 상기 제1 및 제2 정렬 배선을 포함한 상기 기판 상에 복수 개의 발광 소자들을 포함한 용액을 투입하고, 상기 제1 정렬 배선과 상기 제2 정렬 배선 각각에 전원을 인가하여 상기 발광 소자들을 자가 정렬시키는 단계; 상기 발광 소자들이 자가 정렬된 상기 기판 상에서 에칭 공정으로 상기 제1 정렬 배선과 상기 제2 정렬 배선을 제거하는 단계; 각 발광 소자의 일측 끝단과 상기 제1 전극을 전기적으로 연결하는 제1 컨택 전극을 형성하는 단계; 및 각 발광 소자의 타측 끝단과 상기 제2 전극을 전기적으로 연결하는 제2 컨택 전극을 형성하는 단계를 포함하여 제조될 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자들이 기판 상에 용이하게 정렬되며, 상기 발광 소자의 정렬 시 화소 회로부에 영향을 미치는 것을 최소화하는 표시 장치의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 막대형 발광 다이오드를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히 도 1에 도시된 막대형 발광 다이오드를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 3은 도 2에 도시된 화소들 중 하나의 화소를 나타내는 등가회로도이다.
도 4는 도 2에 도시된 화소들 중 하나의 화소가 막대형 LED를 포함하는 경우를 개략적으로 도시한 것으로, 특히 복수의 막대형 LED를 포함하는 하나의 화소의 단위 발광 부를 개략적으로 도시한 평면도이다.
도 5는 도 4의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 6 내지 도 10은 도 2에 도시된 표시 장치에서 발광 소자의 제조 방법을 순차적으로 도시한 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 막대형 발광 다이오드를 나타내는 사시도이다. 도 1에 있어서, 원 기둥 형상의 막대형 발광 다이오드(LD)를 도시하였으나, 본 발명이 이에 한정되지는 않는다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 막대형 발광 다이오드(LD)는 제1 도전성 반도체층(11)과, 제2 도전성 반도체층(13), 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다.
일 예로, 상기 막대형 발광 다이오드(LD)는 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13)이 순차적으로 적층된 적층체로 구현될 수 있다. 이하의 실시예에 있어서, 설명의 편의를 위해 상기 막대형 발광 다이오드(LD)를 “막대형 LED(LD)”으로 지칭한다.
본 발명의 일 실시예에 따르면, 상기 막대형 LED(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 상기 막대형 LED(LD)의 연장 방향을 길이 방향이라고 하면, 상기 막대형 LED(LD)는 상기 연장 방향을 따라 일측 단부와 타측 단부를 가질 수 있다. 본 발명의 일 실시예에 있어서, 상기 일측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 하나, 상기 타측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 도 1에서는 상기 막대형 LED(LD)는 원 기둥 형상으로 제공될 수 있다. 그러나, 여기서 “막대형”이라고 함은 원기둥, 다각 기둥 등과 같이, 상기 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 상기 막대형 LED(LD)의 길이는 그 직경보다 클 수 있다.
이러한 막대형 LED(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 작게 제작될 수 있다. 다만, 본 발명의 일 실시예에 의한 상기 막대형 LED(LD)의 크기가 이에 한정되는 것은 아니며, 상기 막대형 LED(LD)가 적용되는 표시 장치의 요구 조건에 부합되도록 상기 막대형 LED(LD)의 크기가 변경될 수도 있다.
상기 제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 상기 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
상기 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 상기 제1 도전성 반도체층(11)을 구성할 수 있다.
상기 활성층(12)은 상기 제1 도전성 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 상기 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 상기 활성층(12)으로 이용될 수 있음을 물론이다.
상기 막대형 LED(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 상기 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 막대형 LED(LD)가 발광하게 된다.
상기 제2 도전성 반도체층(13)은 상기 활성층(12) 상에 제공되며, 상기 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 상기 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다.
예컨대, 상기 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 상기 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 상기 제2 도전성 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 막대형 LED(LD)는 상술한 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13) 외에도 각 층의 상부 및/또는 하부에 다른 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다.
또한, 상기 막대형 LED(LD)는 절연성 피막(14)을 더 포함할 수 있다. 다만, 본 발명의 일 실시예에 따르면 상기 절연성 피막(14)은 생략될 수도 있으며, 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다. 예를 들어, 상기 절연성 피막(14)은 상기 막대형 LED(LD)의 양 단부를 제외한 부분에 제공됨으로써 상기 막대형 LED(LD)의 양 단부가 노출될 수도 있다.
설명의 편의를 위해, 도 1에서는 상기 절연성 피막(14)의 일부를 삭제한 모습을 도시한 것으로서, 실제 막대형 LED(LD)는 원 기둥의 측면이 모두 상기 절연성 피막(14)으로 둘러싸일 수 있다.
상기 절연성 피막(14)은 상기 제1 도전성 반도체층(11), 상기 활성층(12) 및/또는 상기 제2 도전성 반도체층(13)의 외주면 적어도 일부를 감싸도록 제공될 수 있다. 일 예로, 상기 절연성 피막(14)은 적어도 상기 활성층(12)의 외주면을 감싸도록 제공될 수 있다.
본 발명의 일 실시예에 따르면, 상기 절연성 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 상기 절연성 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
상기 절연성 피막(14)이 상기 막대형 LED(LD)에 제공되면, 상기 활성층(12)이 도시되지 않은 제1 및/또는 제2 전극과 단락되는 것을 방지할 수 있다. 또한, 상기 절연성 피막(14)을 형성함에 의해 상기 막대형 LED(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 다수의 막대형 LED들(LD)이 밀접하여 배치되는 경우, 상기 절연성 피막(14)은 막대형 LED들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 막대형 LED(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 일 예로, 상기 막대형 LED(LD)는, 조명 장치나 자발광 표시 장치의 발광원으로 이용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히 도 1에 도시된 막대형 LED(LD)를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소들(PXL), 상기 기판(SUB) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
상기 기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 상기 표시 영역(DA)은 영상을 표시하는 상기 화소들(PXL)이 제공되는 영역일 수 있다. 상기 비표시 영역(NDA)은 상기 화소들(PXL)을 구동하기 위한 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)의 일부가 제공되는 영역일 수 있다.
상기 화소들(PXL)은 상기 기판(SUB) 상의 상기 표시 영역(DA) 내에 제공될 수 있다. 상기 화소들(PXL) 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다. 상기 화소들(PXL)은 백색 광 및/또는 컬러 광을 출사하는 발광 소자를 포함할 수 있다. 각 화소(PXL)는 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 각 화소(PXL)는 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
상기 화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 상기 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
상기 구동부는 상기 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다. 도 1에는 설명의 편의를 위해 상기 배선부가 생략되었다.
상기 구동부는 스캔 라인을 통해 상기 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부(SDV), 발광 제어 라인을 통해 상기 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부(EDV), 및 데이터 라인을 통해 상기 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 상기 타이밍 제어부는 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)를 제어할 수 있다.
도 3은 도 2에 도시된 화소들 중 하나의 화소를 나타내는 등가회로도이다. 도 3에 있어서, 설명의 편의를 위해, j번째 데이터 라인(Dj), i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), 및 i+1번째 스캔 라인(Si+1)에 접속된 하나의 화소를 도시하였다.
도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 화소(PXL)는 막대형 LED(LD), 제1 내지 제7 트랜지스터(T1 ~ T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 막대형 LED(LD)의 일측 단부는 상기 제6 트랜지스터(T6)를 경유하여 상기 제1 트랜지스터(T1)에 접속되고, 상기 막대형 LED(LD)의 타측 단부는 제2 전원(ELVSS)에 접속될 수 있다. 상기 막대형 LED(LD)는 상기 제1 트랜지스터(T1)로부터 공급되는 전류 량에 대응하여 소정의 휘도의 광을 생성할 수 있다.
상기 제1 트랜지스터(T1; 구동 트랜지스터)의 소스 전극은 상기 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 접속되고, 드레인 전극은 상기 제6 트랜지스터(T6)를 경유하여 막대형 LED(LD)의 상기 일측 단부에 접속된다.
상기 제1 트랜지스터(T1)는 자신의 게이트 전극인 제1 노드(N1)의 전압에 대응하여 상기 제1 전원(ELVDD)으로부터 상기 막대형 LED(LD)를 경유하여 상기 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다.
상기 제2 트랜지스터(T2; 스위칭 트랜지스터)는 j번째 데이터 라인(Dj)과 상기 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 상기 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속된다.
상기 제2 트랜지스터(T2)는 상기 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 상기 j번째 데이터 라인(Dj)과 상기 제1 트랜지스터(T1)의 소스 전극을 전기적으로 접속시킨다.
상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 제1 노드(N1) 사이에 접속된다. 그리고, 상기 제3 트랜지스터(T3)의 게이트 전극은 상기 i번째 스캔 라인(Si)에 접속된다.
상기 제3 트랜지스터(T3)는 상기 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 제1 노드(N1)를 전기적으로 접속시킨다. 따라서, 상기 제3 트랜지스터(T3)가 턴-온될 때 상기 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
상기 제4 트랜지스터(T4)는 상기 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 상기 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 스캔 라인(Si-1)에 접속된다.
상기 제4 트랜지스터(T4)는 상기 i-1번째 스캔 라인(Si-1)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 노드(N1)로 상기 초기화 전원(Vint)의 전압을 공급한다. 여기서, 상기 초기화 전원(Vint)은 상기 데이터 신호보다 낮은 전압으로 설정된다.
상기 제5 트랜지스터(T5)는 상기 제1 전원(ELVDD)과 상기 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 상기 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속된다.
상기 제5 트랜지스터(T5)는 상기 i번째 발광 제어 라인(Ei)으로 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 막대형 LED(LD)의 일측 단부 사이에 접속된다. 그리고, 상기 제6 트랜지스터(T6)의 게이트 전극은 상기 i번째 발광 제어 라인(Ei)에 접속된다.
상기 제6 트랜지스터(T6)는 상기 i번째 발광 제어 라인(Ei)으로 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
상기 제7 트랜지스터(T7)는 상기 초기화 전원(Vint)과 상기 막대형 LED(LD)의 일측 단부 사이에 접속된다. 그리고, 상기 제7 트랜지스터(T7)의 게이트 전극은 i+1번째 스캔 라인(Si+1)에 접속된다.
상기 제7 트랜지스터(T7)는 상기 i+1번째 스캔 라인(Si+1)으로 스캔 신호가 공급될 때 턴-온되어 상기 초기화 전원(Vint)의 전압을 상기 막대형 LED(LD)의 일측 단부로 공급한다.
상기 스토리지 커패시터(Cst)는 상기 제1 전원(ELVDD)과 상기 제1 노드(N1) 사이에 접속된다. 이와 같은 상기 스토리지 커패시터(Cst)는 상기 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
도 4는 도 2에 도시된 화소들 중 하나의 화소가 막대형 LED를 포함하는 경우를 개략적으로 도시한 것으로, 특히 복수의 막대형 LED를 포함하는 하나의 화소의 단위 발광 부를 개략적으로 도시한 평면도이며, 도 5는 도 4의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 4에 있어서, 도시의 편의를 위하여 복수의 막대형 LED들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 막대형 LED들의 배열이 이에 한정되지는 않는다. 예를 들어, 상기 막대형 LED들은 제1 전극과 제2 전극 사이에 사선 방향으로 정렬되어 있을 수도 있다. 또한, 도 4에 있어서, 상기 단위 발광 부는 하나의 화소(PXL)를 포함하는 화소 영역일 수 있다.
도 1, 도 2, 도 4, 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 적어도 하나 이상의 화소(PXL)를 포함할 수 있다. 각 화소(PXL)는 기판(SUB), 화소 회로부(PCL), 표시 소자층(DPL), 및 봉지층(SLM)을 포함할 수 있다.
상기 기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 상기 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
상기 화소 회로부(PCL)는 상기 기판(SUB) 상에 배치된 버퍼층(BFL), 상기 버퍼층(BFL) 상에 배치된 트랜지스터(T), 구동 전압 배선(DVL)을 포함할 수 있다.
상기 버퍼층(BFL)은 상기 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 상기 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 2중층 이상의 다중층으로 제공될 수도 있다. 상기 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 상기 버퍼층(BFL)은 상기 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
상기 트랜지스터(T)는 상기 표시 소자층(DPL)에 포함된 복수의 막대형 LED들(LD) 중 일부에 전기적으로 연결되어 상기 막대형 LED들(LD)을 구동할 수 있다. 상기 트랜지스터(T)는 반도체층(SCL), 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다.
상기 반도체층(SCL)은 상기 버퍼층(BFL) 상에 배치될 수 있다. 상기 반도체층(SCL)은 상기 소스 전극(SE)에 접촉되는 소스 영역과 상기 드레인 전극(DE)에 접촉되는 드레인 영역을 포함할 수 있다. 상기 소스 영역과 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다. 상기 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 상기 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 상기 소스 영역 및 상기 드레인 영역은 상기 불순물이 도핑된 반도체 패턴일 수 있다.
상기 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 상기 반도체층(SCL) 상에 제공될 수 있다.
상기 소스 전극(SE)과 상기 드레인 전극(DE) 각각은 제1 및 제2 층간 절연막(ILD1, ILD2)과 상기 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 상기 반도체층(SCL)의 소스 영역 및 드레인 영역에 접촉될 수 있다.
상기 트랜지스터(T) 상에는 보호층(PSV)이 제공될 수 있다.
상기 구동 전압 배선(DVL)은 상기 제2 층간 절연막(ILD2) 상에 제공되며, 평면 상에서 볼 때 제2 방향(DR2)을 따라 연장될 수 있다. 상기 구동 전압 배선(DVL)은 상기 보호층(PSV)을 관통하는 컨택 홀(CH)을 통해 상기 표시 소자층(DPL)에 포함된 제2 연결 배선(CNL2)에 전기적으로 연결될 수 있다. 따라서, 상기 구동 전압 배선(DVL)에 인가된 전원은 상기 제2 연결 배선(CNL2)으로 제공될 수 있다.
상기 표시 소자층(DPL)은 상기 보호층(PSV) 상에 제공된 상기 막대형 LED들(LD)을 포함할 수 있다.
상기 막대형 LED들(LD) 각각은 제1 도전성 반도체층(11)과, 제2 도전성 반도체층(13), 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다.
또한, 상기 표시 소자층(DPL)은 화소 정의막(PDL), 제1 및 제2 전극(EL1, EL2), 제1 및 제2 컨택 전극(CNE1, CNE2), 제1 연결 배선(CNL1) 및 상기 제2 연결 배선(CNL2)을 더 포함할 수 있다.
상기 화소 정의막(PDL)은 상기 보호층(PSV) 상에 제공되며, 상기 화소(PXL) 내에서 발광 영역을 구획할 수 있다. 상기 화소 정의막(PDL)은 각 막대형 LED(LD)에 대응되는 개구부를 포함할 수 있다. 각 막대형 LED(LD)의 양 단부에 인접하게 배치된 상기 화소 정의막(PDL)은 각 막대형 LED(LD)의 발광 프로파일 개선을 위한 격벽의 역할을 수행할 수 있다.
본 발명의 일 실시예에 있어서, 각 막대형 LED(LD) 상에 제1 절연층(INS1)이 제공될 수 있다. 상기 제1 절연층(INS1)은 각 막대형 LED(LD)의 상면 일부를 커버하고 상기 화소 정의막(PDL)의 일부를 커버할 수 있다. 상기 제1 절연층(INS1)으로 인해, 각 막대형 LED(LD)의 양측 단부는 외부로 노출될 수 있다.
상기 제1 전극(EL1)과 상기 제2 전극(EL2)은 격벽의 역할을 하는 상기 화소 정의막(PDL) 상에 제공될 수 있다. 상기 제1 전극(EL1)과 상기 제2 전극(EL2)은, 평면 상에서 볼 때, 상기 기판(SUB) 상에서 대응하는 막대형 LED(LD)를 사이에 두고 서로 이격되도록 제공될 수 있다.
상기 제1 전극(EL1)은 상기 대응하는 막대형 LED(LD)의 일측 단부에 인접하게 배치되고, 상기 제1 컨택 전극(CNE1)을 통해 상기 막대형 LED(LD)의 일측 단부에 연결될 수 있다. 도면에서 도시하지 않았으나, 상기 제1 전극(EL1)은 상기 트랜지스터(T)의 상기 소스 전극(SE) 또는 드레인 전극(DE) 중 어느 하나의 전극에 전기적으로 연결될 수 있다. 이로 인해, 상기 하나의 전극으로 공급된 전원이 상기 제1 전극(EL1)으로 인가될 수 있다.
상기 제2 전극(EL2)은 상기 대응하는 막대형 LED(LD)의 타측 단부에 인접하게 배치되고, 상기 제2 컨택 전극(CNE2)을 통해 상기 막대형 LED(LD)의 타측 단부에 연결될 수 있다.
상기 제1 전극(EL1)은 상기 제2 전극(EL2)을 기준으로 그 좌측에 배치된 제1-1 전극(EL1_1) 및 상기 제2 전극(EL2)의 우측에 배치되는 제1-2 전극(EL1_2)을 포함할 수 있다. 상기 화소(PXL) 내에서, 상기 제1 전극(EL1)과 상기 제2 전극(EL2)은 다양한 개수와 형태로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 막대형 LED들(LD)은 제1 막대형 LED들(LD1)과 제2 막대형 LED들(LD2)을 포함할 수 있다. 평면 상에서 볼 때, 상기 제1 막대형 LED들(LD1)은 상기 제1-1 전극(EL1_1)과 상기 제2 전극(EL2) 사이에 배치될 수 있고, 상기 제2 막대형 LED들(LD2)은 상기 제2 전극(EL2)과 상기 제1-2 전극(EL1_2) 사이에 배치될 수 있다.
상기 제1 전극(EL1) 상에는, 대응하는 막대형 LED(LD)의 일측 단부에 상기 제1 전극(EL1)을 전기적 및/또는 물리적으로 안정되게 연결하기 위한 상기 제1 컨택 전극(CNE1)이 제공될 수 있다.
상기 제1 컨택 전극(CNE1)은 상기 제1 전극(EL1) 상에 저항성(ohmic) 접촉할 수 있다.
상기 제1 컨택 전극(CNE1)은, 평면 상에서 볼 때, 상기 제1-1 전극(EL1_1)에 중첩하는 제1-1 컨택 전극(CNE1_1)과 상기 제1-2 전극(EL1_2)에 중첩하는 제1-2 컨택 전극(CNE1_2)을 포함할 수 있다. 상기 제1-1 컨택 전극(CNE1_1)은 상기 제1-1 전극(EL1_1)과 저항성(ohmic) 접촉하고, 상기 제1-2 컨택 전극(CNE1_2)은 상기 제1-2 전극(EL1_2)과 저항성(ohmic) 접촉할 수 있다.
상기 제1 컨택 전극(CNE1)을 포함하는 상기 기판(SUB) 상에는 제2 절연층(INS2)이 제공될 수 있다. 상기 제2 절연층(INS)은 무기 재료를 포함하는 무기 절연막 또는 유기 재료를 포함하는 유기 절연막일 수 있다.
상기 제2 전극(EL2) 상에는, 대응하는 막대형 LED(LD)의 타측 단부에 상기 제2 전극(EL2)을 전기적 및/또는 물리적으로 안정되게 연결하기 위한 상기 제2 컨택 전극(CNE2)이 제공될 수 있다.
상기 제2 컨택 전극(CNE2)은 상기 제2 전극(EL2) 상에 저항성(ohmic) 접촉할 수 있다. 평면 상으로 볼 때, 상기 제2 컨택 전극(CNE2)은 상기 제2 전극(EL2)에 중첩될 수 있다.
상기 제1 연결 배선(CNL1)은 상기 화소(PXL) 내에서 인접하게 배치된 상기 제1-1 전극(EL1_1) 및 상기 제1-2 전극(EL1_2)을 전기적 및 물리적으로 연결할 수 있다.
상기 제1 연결 배선(CNL1)은 상기 기판(SUB) 상에서 상기 제1-1 전극(EL1_1) 및 상기 제1-2 전극(EL1_2)과 일체로 제공될 수 있다. 상기 제1 연결 배선(CNL1)은, 평면 상에서 볼 때, 상기 제1 방향(DR1)을 따라 연장되고 상기 제1-1 전극(EL1_1)과 상기 제1-2 전극(EL1_2) 사이에 제공될 수 있다.
상기 제2 연결 배선(CNL2)은 상기 제2 전극(EL2)에 전기적 및 물리적으로 연결될 수 있다. 상기 제2 연결 배선(CNL2)은 상기 기판(SUB) 상에서 상기 제2 전극(EL2)과 일체로 제공될 수 있다.
상기 제2 연결 배선(CNL2)은, 평면 상에서 볼 때, 상기 제1 방향(DR1)을 따라 연장될 수 있다. 상기 제2 연결 배선(CNL2)은 상기 제2 전극(EL2)과 상기 구동 전압 배선(DVL)을 전기적으로 연결하는 매개체일 수 있다.
상기 제2 연결 배선(CNL2)은 상기 컨택 홀(CH)을 통해 상기 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다. 이로 인해, 상기 구동 전압 배선(DVL)의 구동 전압이 상기 제2 연결 배선(CNL2)을 통해 최종적으로 상기 제2 전극(EL2)으로 인가될 수 있다. 본 발명의 일 실시예에 있어서, 상기 구동 전압 배선(DVL)의 구동 전압은 제2 전원(도 3의 ELVSS 참고)일 수 있다.
상술한 바와 같이, 각 막대형 LED(LD)의 양측 단부 중 일측 단부는 상기 제1 전극(EL1)에 접촉하고, 나머지 타측 단부는 상기 제2 전극(EL2)에 접촉할 수 있다. 예를 들어, 각 막대형 LED(LD)의 제1 도전성 반도체층(11)은 상기 제1 전극(EL1)에 접촉하고, 각 막대형 LED(LD)의 제2 도전성 반도체층(13)은 상기 제2 전극(EL2)에 접촉할 수 있다. 이에 따라, 각 막대형 LED(LD)의 제1 및 제2 도전성 반도체층(11, 13)은 상기 제1 전극(EL1)과 상기 제2 전극(EL2)을 통해 소정 전압을 인가받을 수 있다. 각 막대형 LED(LD)의 양측 단부에 소정 전압 이상의 전계를 인가하게 되면, 상기 활성층(12)에서 전자-정공 쌍이 결합하면서 각 막대형 LED(LD)가 발광하게 된다.
상기 제2 컨택 전극(CNE2)이 제공된 상기 기판(SUB) 상에 제3 절연층(INS3)이 제공될 수 있다. 상기 제3 절연층(INS3)은 그 하부에 배치되는 상기 제2 컨택 전극(CNE2)을 외부에 노출되지 않게 커버할 수 있다. 또한, 상기 제3 절연층(INS3)은 그 하부에 배치되는 구성 요소들에 의해 발생되는 굴곡을 평탄화시키는 역할을 수행할 수 있다.
상기 제3 절연층(INS3) 상에 상기 봉지층(SLM)이 제공될 수 있다. 상기 봉지층(SLM)은 상기 기판(SUB) 상에 제공된 상기 표시 소자층(DPL)을 커버하며 상기 표시 소자층(DPL)으로 산소 및 수분이 침투하는 것을 방지할 수 있다. 상기 봉지층(SLM)은 단일층으로 이루어질 수 있으나, 다중층으로 이루어질 수도 있다.
상기 봉지층(SLM)은 상기 표시 소자층(DPL)을 커버하는 복수의 절연막을 포함할 수 있다. 구체적으로, 상기 봉지층(SLM)은 복수의 무기막 및 복수의 유기막을 포함할 수 있다. 예를 들면, 상기 봉지층(SLM)은 상기 무기막 및 상기 유기막이 교번하여 적층된 구조를 가질 수 있다.
도 6 내지 도 10은 도 2에 도시된 표시 장치에서 발광 소자의 제조 방법을 순차적으로 도시한 평면도이다.
도 6 내지 도 10에 있어서, 도시의 편의를 위해 화소 회로부 및 상기 화소 회로부에 연결된 신호 배선들의 도시를 생략하였다.
또한, 도 7 내지 도 10에 있어서, 도시의 편의를 위하여 복수 개의 막대형 LED들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 복수 개의 막대형 LED들의 배열이 이에 한정되지는 않는다.
우선, 도 1 내지 도 6을 참조하면, 구동 전압 배선(DVL)이 제공된 기판(SUB) 상에 제1 전극(EL1), 제2 전극(EL2), 제1 연결 배선(CNL1), 제2 연결 배선(CNL2), 제1 정렬 배선(AL1) 및 제2 정렬 배선(AL2)을 형성한다.
상기 기판(SUB)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 전극(EL1), 상기 제2 전극(EL2), 상기 제1 연결 배선(CNL1), 및 상기 제2 연결 배선(CNL2)은 상기 기판(SUB)의 상기 표시 영역(DA)에 제공될 수 있다. 상기 제1 및 제2 정렬 배선(AL1, AL2)은 상기 기판(SUB)의 상기 비표시 영역(NDA)에 제공될 수 있다.
상기 제1 및 제2 전극(EL1, EL2), 상기 제1 및 제2 연결 배선(CNL1, CNL2), 상기 제1 및 제2 정렬 배선(AL1, AL2)은 상기 기판(SUB)의 동일 평면 상에 제공될 수 있다. 즉, 상기 제1 및 제2 전극(EL1, EL2), 상기 제1 및 제2 연결 배선(CNL1, CNL2), 상기 제1 및 제2 정렬 배선(AL1, AL2)은 동일한 층에 제공될 수 있다.
상기 제1 및 제2 전극(EL1, EL2), 상기 제1 및 제2 연결 배선(CNL1, CNL2), 상기 제1 및 제2 정렬 배선(AL1, AL2)은 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 전극(EL1, EL2), 상기 제1 및 제2 연결 배선(CNL1, CNL2), 상기 제1 및 제2 정렬 배선(AL1, AL2)은 도전성 물질을 포함할 수 있다.
상기 도전성 물질로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다.
또한, 상기 제1 및 제2 전극(EL1, EL2), 상기 제1 및 제2 연결 배선(CNL1, CNL2), 상기 제1 및 제2 정렬 배선(AL1, AL2)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
상기 제1 전극(EL1), 상기 제1 연결 배선(CNL1), 및 상기 제1 정렬 배선(AL1)은 일체로 제공되어 전기적 및 물리적으로 연결될 수 있다. 또한, 상기 제2 전극(EL2), 상기 제2 연결 배선(CNL2), 및 상기 제2 정렬 배선(AL2)은 일체로 제공되어 전기적 및 물리적으로 연결될 수 있다.
평면 상에서 볼 때, 상기 제1 연결 배선(CNL1)과 상기 제2 연결 배선(CNL2)은 상기 기판(SUB)의 제1 방향(DR1)을 따라 연장될 수 있다. 상기 제1 정렬 배선(AL1)과 상기 제2 정렬 배선(AL2)은 상기 제1 방향(DR1)과 교차하는 상기 기판(SUB)의 제2 방향(DR2)을 따라 연장될 수 있다.
평면 상에서 볼 때, 상기 제1 연결 배선(CNL1)에 연결된 상기 제1 전극(EL1)은 상기 제2 전극(EL2)의 좌측 및 우측으로 분기된 제1-1 전극(EL1_1)과 제1-2 전극(EL1_2)을 포함할 수 있다. 이로 인해, 상기 제1-1 및 제1-2 전극(EL1_1, EL1_2)과 상기 제2 전극(EL2)은 상기 기판(SUB) 상에서 서로 교번하여 배치될 수 있다. 특히, 상기 제2 전극(EL2)은, 평면 상에서 볼 때, 상기 제1-1 전극(EL1_1)과 상기 제1-2 전극(EL1_2) 사이에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-1 전극(EL1-1), 상기 제1-2 전극(EL1_2), 및 상기 두 전극들(EL1-1, EL1_2) 사이에 제공된 상기 제2 전극(EL2)은 상기 기판(SUB) 상에서 단위 발광 부(UEM)를 구현할 수 있다. 상기 기판(SUB)의 표시 영역(DA)에 제공되는 복수의 화소들(PXL) 각각은 상기 단위 발광 부(UEM)를 포함할 수 있다. 즉, 본 발명의 일 실시예에 있어서, 각 화소(PXL)는 상기 단위 발광 부(UEM)를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-1 전극(EL1_1)과 상기 제1-2 전극(EL1_2)을 포함한 상기 제1 전극(EL1)은 애노드 전극일 수 있고, 상기 제2 전극(EL2)은 캐소드 전극일 수 있다. 상기 애노드 전극인 상기 제1 전극(EL1)은 상기 제1 정렬 배선(AL1)에 전기적 및 물리적으로 연결되고, 상기 캐소드 전극인 상기 제2 전극(EL2)은 상기 제2 정렬 배선(AL2)에 전기적 및 물리적으로 연결될 수 있다.
이로 인해, 본 발명의 일 실시예에 있어서, 각 화소(PXL)의 단위 발광 부(UEM)에 포함된 제1 전극(EL1)은 상기 제1 연결 배선(CNL1)과 상기 제1 정렬 배선(AL1)을 통해 인접한 화소(PXL)의 단위 발광부(UEM)에 포함된 제1 전극(EL1)에 전기적 및 물리적으로 연결될 수 있다. 또한, 각 화소(PXL)의 단위 발광 부(UEM)에 포함된 제2 전극(EL2)은 상기 제2 연결 배선(CNL2) 및 상기 제2 정렬 배선(AL2)을 통해 인접한 화소(PXL)의 단위 발광부(UEM)에 포함된 제2 전극(EL2)에 전기적 및 물리적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 정렬 배선(AL1)과 상기 제2 정렬 배선(AL2)에는 각각 서로 상이한 전압 레벨을 갖는 전원이 인가될 수 있다. 예를 들어, 상기 제1 정렬 배선(AL1)에는 그라운드 전압(GND)이 인가될 수 있고, 상기 제2 정렬 배선(AL2)에는 직류 전압 또는 교류 전압이 인가될 수 있다. 상기 제1 정렬 배선(AL1)과 상기 제2 정렬 배선(AL2) 각각에 서로 상이한 전압 레벨을 갖는 소정의 전압이 인가됨에 따라 상기 제1 전극(EL1)과 상기 제2 전극(EL2) 사이에 전계가 형성될 수 있다.
상기 제1 전극(EL1)에 상기 그라운드 전압(GND)을 인가하는 것은 상기 제1 전극(EL1)에 연결된 화소 회로부(PCL)에 포함된 트랜지스터(T)의 전기적 특성에 영향을 미치지 않게 하기 위함이다.
구체적으로, 상기 제1 전극(EL1)은 상기 화소 회로부(PCL)에 전기적으로 연결되는 애노드 전극이므로, 상기 그라운드 전압(GND)이 아닌 소정의 전압 레벨을 갖는 교류 또는 직류 전압이 상기 제1 전극(EL1)에 인가될 경우, 상기 제1 전극(EL1)에 인가되는 전압에 의해 상기 트랜지스터(T)가 영향을 받아 상기 트랜지스터(T)의 문턱 전압이 변할 수 있다.
이로 인해, 상기 트랜지스터(T)의 전기적 특성이 변하여 상기 화소 회로부(PCL)가 오동작을 할 수 있다. 이에, 본 발명의 일 실시예에서는 상기 화소 회로부(PCL)의 오동작을 방지하지 위해, 상기 화소 회로부(PCL)에 연결되는 상기 제1 전극(EL1)에 상기 그라운드 전압(GND)을 인가하고, 상기 제2 전극(EL2)에 소정의 전압 레벨을 갖는 전압을 인가할 수 있다.
이어, 도 1 내지 도 7을 참조하면, 상기 제1 전극(EL1)과 상기 제2 전극(EL2) 사이에 전계가 인가된 상태에서 상기 기판(SUB) 상에 복수의 막대형 LED들(LD)이 산포될 수 있다.
상기 제1 및 제2 전극(EL1, EL2)이 형성된 상기 기판(SUB) 상에 상기 막대형 LED들(LD)을 산포하는 방식의 비제한적인 예로서, 잉크젯 프린팅 방식이 이용될 수 있다. 일 예로, 해당 기판(SUB) 상에 노즐을 배치하고, 상기 노즐을 통해 상기 막대형 LED들(LD)이 포함된 용액을 투하하여 상기 막대형 LED들(LD)을 상기 표시 영역(DA)에 산포할 수 있다. 상기 막대형 LED들(LD)을 상기 기판(SUB) 상에 산포하는 방식은 이에 한정되는 것은 아니다.
상기 막대형 LED들(LD)이 투입되는 경우, 상기 제1 전극(EL1)과 상기 제2 전극(EL2) 사이에는 전계가 형성되어 있기 때문에 상기 막대형 LED들(LD)의 자가 정렬이 유도될 수 있다. 상기 제1 및 제2 전극(EL1, EL2)에 각각 전원을 인가하면, 상기 제1 및 제2 전극(EL1, EL2) 사이에 형성되는 전계에 의해 상기 막대형 LED들(LD)에 쌍극성이 유도될 수 있다. 이에 따라, 상기 막대형 LED들(LD)이 상기 제1 및 제2 전극(EL1, EL2) 사이에 자가 정렬하게 될 수 있다.
상기 막대형 LED들(LD)은 상기 단위 발광 부(UEM)에서 상기 제1-1 전극(EL1_1)과 상기 제2 전극(EL2) 사이에 정렬된 제1 막대형 LED(LD1) 및 상기 제2 전극(EL2)과 상기 제1-2 전극(EL1_2) 사이에 정렬된 제2 막대형 LED(LD2)를 포함할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예는 상기 제1 및 제2 정렬 배선(AL1, AL2)으로 각각 서로 상이한 전압 레벨을 갖는 전원을 인가하여 상기 기판(SUB) 상에 상기 막대형 LED들(LD)을 용이하게 정렬할 수 있다.
상기 자가 정렬된 상기 막대형 LED들(LD) 상에 상기 막대형 LED들(LD) 각각의 상면의 일부를 커버하는 제1 절연층(INS1)이 제공될 수 있다.
이어, 도 1 내지 도 8을 참조하면, 상기 막대형 LED들(LD)이 정렬된 상기 기판(SUB) 상에서, 상기 제1 정렬 배선(AL1)과 상기 제2 정렬 배선(AL2)을 제거한다. 이와 동시에, 상기 기판(SUB)의 표시 영역(DA) 상에서 상기 제1 연결 배선(CNL1)의 일부를 제거한다. 상기 막대형 LED들(LD)이 정렬된 상기 기판(SUB) 상에 상기 제1 및 제2 정렬 배선(AL1, AL2), 상기 제1 연결 배선(CNL1)의 일부를 제거하는 방식의 비제한적인 예로서, 에칭 방식이 이용될 수 있다.
상기 에칭 방식에 의해 제거된 상기 제1 연결 배선(CNL1)의 일부는 하나의 화소(PXL)에 포함된 단위 발광 부(UEM)와 그에 인접한 화소(PXL)에 포함된 단위 발광 부(UEM) 사이를 가로지르는 제1 연결 배선(CNL1)일 수 있다. 상기 인접한 두 화소(PXL) 사이를 가로지르는 상기 제1 연결 배선(CNL1)이 제거됨에 따라, 상기 인접한 두 화소(PXL)는 각각 개별적으로 구동될 수 있다.
이어, 도 1 내지 도 9를 참조하면, 상기 제1 및 제2 정렬 배선(AL1, AL2)이 제거된 상기 기판(SUB) 상에 제1 컨택 전극(CNE1)을 형성한다.
평면 상에서 볼 때, 상기 제1 컨택 전극(CNE1)은 상기 제1 전극(EL1)에 중첩될 수 있다. 상기 제1 컨택 전극(CNE1)은 상기 제1-1 전극(EL1_1) 상에 형성된 제1-1 컨택 전극(CNE1_1)과 상기 제1-2 전극(EL1_2) 상에 형성된 제1-2 컨택 전극(CNE1_2)을 포함할 수 있다. 상기 제1-1 컨택 전극(CNE1_1)은 상기 제1-1 전극(EL1_1) 상에 저항성(ohmic) 접촉할 수 있고, 상기 제1-2 컨택 전극(CNE1_2)은 상기 제1-2 전극(EL1_2) 상에 저항성(ohmic) 접촉할 수 있다.
상기 제1-1 컨택 전극(CNE1_1)은 상기 제1 막대형 LED(LD1)의 일측 단부와 상기 제1-1 전극(EL1_1)을 전기적 및/또는 물리적으로 연결할 수 있다. 또한, 상기 제1-2 컨택 전극(CNE1_1)은 상기 제2 막대형 LED(LD2)의 타측 단부와 상기 제1-2 컨택 전극(EL1_2)을 전기적 및/또는 물리적으로 연결할 수 있다. 상기 제1-1 및 제1-2 컨택 전극(CNE1_1, CNE1_2)은 상기 제1 및 제2 막대형 LED(LD1, LD2)로부터 방출된 광이 투과할 수 있도록 투명 도전성 물질로 구성될 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 컨택 전극(CNE1)이 형성된 상기 기판(SUB) 상에 제2 절연층(INS2)을 형성한다.
도 1 내지 도 10을 참조하면, 상기 제1 컨택 전극(CNE1)과 상기 제2 절연층(INS2)이 형성된 상기 기판(SUB) 상에 제2 컨택 전극(CNE2)을 형성한다.
상기 제2 컨택 전극(CNE2)은 상기 제2 전극(EL2) 상에 제공되어 상기 제2 전극(EL2)을 커버할 수 있다. 상기 제2 컨택 전극(CNE2)은 상기 제2 전극(EL2) 상에 저항성(ohmic) 접촉할 수 있다. 상기 제2 컨택 전극(CNE2)은 상기 제1 컨택 전극(CNE1)과 동일한 물질로 구성될 수 있으나, 이에 한정되는 것은 아니다.
평면 상에서 볼 때, 상기 제2 컨택 전극(CNE2)은 상기 제2 전극(EL2)에 중첩될 수 있다. 또한, 상기 제2 컨택 전극(CNE2)은 평면 상에서 볼 때 상기 제1 막대형 LED(LD1)의 타측 단부와 상기 제2 막대형 LED(LD2)의 일측 단부에 중첩될 수 있다.
상기 제2 컨택 전극(CNE2)은 상기 제2 전극(EL2)의 일측과 상기 제1 막대형 LED(LD1)의 타측 단부를 전기적 및/또는 물리적으로 연결할 수 있다. 또한, 상기 제2 컨택 전극(CNE2)은 상기 제2 전극(EL2)의 타측과 상기 제2 막대형 LED(LD2)의 일측 단부를 전기적 및/또는 물리적으로 연결할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 표시 장치는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드(PD), 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
SUB: 기판
UEM: 단위 발광 부
EL1, EL2: 제1 및 제2 전극
LD: 막대형 LED
CNL1, CNL2: 제1 및 제2 연결 배선
AL1, AL2: 제1 및 제2 정렬 배선
DVL: 구동 전압 배선
INS1, INS2, INS3: 제1 내지 제3 절연층

Claims (19)

  1. 기판을 제공하는 단계;
    상기 기판 상에 제1 전극, 상기 제1 전극과 동일 평면 상에 이격된 제2 전극, 상기 제1 전극과 연결된 제1 정렬 배선, 및 상기 제2 전극과 연결된 제2 정렬 배선을 형성하는 단계;
    상기 제1 및 제2 전극, 상기 제1 및 제2 정렬 배선을 포함한 상기 기판 상에 복수 개의 발광 소자들을 포함한 용액을 투입하고, 상기 제1 정렬 배선과 상기 제2 정렬 배선 각각에 전원을 인가하여 상기 발광 소자들을 자가 정렬시키는 단계;
    상기 발광 소자들이 자가 정렬된 상기 기판 상에서 상기 제1 정렬 배선과 상기 제2 정렬 배선을 제거하는 단계;
    각 발광 소자의 일측 끝단과 상기 제1 전극을 전기적으로 연결하는 제1 컨택 전극을 형성하는 단계;
    상기 제1 컨택 전극 및 상기 각 발광 소자의 일측 끝단 상에 제공되며 상기 각 발광 소자의 타측 끝단을 노출하는 절연층을 형성하는 단계: 및
    상기 절연층 상에 상기 각 발광 소자의 타측 끝단과 상기 제2 전극을 전기적으로 연결하는 제2 컨택 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 정렬 배선과 상기 제2 정렬 배선을 제거하는 단계는 에칭 공정으로 이루어지는 표시 장치의 제조 방법.
  3. 제2 항에 있어서,
    상기 기판은 복수의 화소들이 제공된 표시 영역과 상기 표시 영역의 적어도 일측에 배치된 비표시 영역을 포함하고,
    상기 제1 전극과 상기 제2 전극은 상기 표시 영역에 형성되고, 상기 제1 정렬 배선과 상기 제2 정렬 배선은 상기 비표시 영역에 형성되는 표시 장치의 제조 방법.
  4. 제3 항에 있어서,
    상기 기판의 표시 영역에는 상기 제1 정렬 배선과 상기 제1 전극을 연결하는 제1 연결 배선 및 상기 제2 정렬 배선과 상기 제2 전극을 연결하는 제2 연결 배선이 형성되는 표시 장치의 제조 방법.
  5. 제4 항에 있어서,
    상기 제1 연결 배선은 상기 제1 전극과 일체로 형성되고, 상기 제2 연결 배선은 상기 제2 전극과 일체로 형성되는 표시 장치의 제조 방법.
  6. 제5 항에 있어서,
    상기 제1 정렬 배선과 상기 제2 정렬 배선을 제거하는 단계에서, 상기 화소들 중 인접한 두 화소들 사이에 배치되는 상기 제1 연결 배선의 일부가 제거되는 표시 장치의 제조 방법.
  7. 제5 항에 있어서,
    각 발광 소자는,
    제1 도전성 도펀트가 도핑된 제1 도전성 반도체층;
    제2 도전성 도펀트가 도핑된 제2 도전성 반도체층; 및
    상기 제1 도전성 반도체층과 상기 제2 도전성 반도체층 사이에 제공된 활성층을 포함하는 표시 장치의 제조 방법.
  8. 제7 항에 있어서,
    상기 제1 전극은 애노드 전극을 포함하고, 상기 제2 전극은 캐소드 전극을 포함하는 표시 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 발광 소자들을 자기 정렬시키는 단계에서, 상기 제1 정렬 배선에 인가되는 전원과 상기 제2 정렬 배선에 인가되는 전원은 서로 상이한 전압 레벨을 갖는 표시 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 제1 정렬 배선에 인가되는 전원은 그라운드 전압을 포함하는 표시 장치의 제조 방법.
  11. 제1 항에 있어서,
    각 발광 소자는, 마이크로 스케일 혹은 나노 스케일을 갖는 원기둥 형상 혹은 다각 기둥 형상의 발광 다이오드를 포함하는 표시 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 기판을 제공하는 단계는,
    상기 기판 상에 상기 발광 소자들을 구동하는 적어도 하나 이상의 트랜지스터를 형성하는 단계; 및
    상기 트랜지스터 상에 보호층을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  13. 복수의 화소들이 제공된 표시 영역 및 상기 표시 영역의 일측에 제공된 비표시 영역을 포함한 기판을 제공하는 단계;
    상기 기판의 표시 영역 상에 적어도 하나 이상의 트랜지스터를 형성하는 단계;
    상기 트랜지스터를 포함한 상기 기판 상에 보호층을 형성하는 단계;
    상기 기판의 표시 영역에 대응되는 상기 보호층 상에 제1 전극, 상기 제1 전극과 동일 평면 상에 이격된 제2 전극을 형성하고, 상기 기판의 비표시 영역에 대응되는 상기 보호층 상에 상기 제1 전극에 연결된 제1 정렬 배선 및 상기 제2 전극에 연결된 제2 정렬 배선을 형성하는 단계;
    상기 제1 및 제2 전극, 상기 제1 및 제2 정렬 배선을 포함한 상기 기판 상에 복수 개의 발광 소자들을 포함한 용액을 투입하고, 상기 제1 정렬 배선과 상기 제2 정렬 배선 각각에 전원을 인가하여 상기 발광 소자들을 자가 정렬시키는 단계;
    상기 발광 소자들이 자가 정렬된 상기 기판 상에서 에칭 공정으로 상기 제1 정렬 배선과 상기 제2 정렬 배선을 제거하는 단계;
    각 발광 소자의 일측 끝단과 상기 제1 전극을 전기적으로 연결하는 제1 컨택 전극을 형성하는 단계;
    상기 제1 컨택 전극 및 상기 각 발광 소자의 일측 끝단 상에 제공되며 상기 각 발광 소자의 타측 끝단을 노출하는 절연층을 형성하는 단계; 및
    상기 절연층 상에 상기 각 발광 소자의 타측 끝단과 상기 제2 전극을 전기적으로 연결하는 제2 컨택 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 전극은 애노드 전극을 포함하고, 상기 제2 전극은 캐소드 전극을 포함하는 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 발광 소자들을 자가 정렬시키는 단계에서, 상기 제1 정렬 배선에 인가되는 전원과 상기 제2 정렬 배선에 인가되는 전원은 서로 상이한 전압 레벨을 갖는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 제1 정렬 배선에 인가되는 전원은 그라운드 전압을 포함하는 표시 장치의 제조 방법.
  17. 제13 항에 있어서,
    상기 기판의 표시 영역에 상기 제1 정렬 배선과 상기 제1 전극을 전기적으로 연결하는 제1 연결 배선, 상기 제2 정렬 배선과 상기 제2 전극을 전기적으로 연결하는 제2 연결 배선을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 연결 배선은 상기 제1 전극과 일체로 제공되고, 상기 제2 연결 배선은 상기 제2 전극과 일체로 제공되는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 정렬 배선과 상기 제2 정렬 배선을 제거하는 단계에서, 상기 화소들 중 인접한 두 화소들 사이에 배치되는 상기 제1 연결 배선의 일부가 제거되는 표시 장치의 제조 방법.
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