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KR102489472B1 - 임피던스 교정 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

임피던스 교정 회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

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KR102489472B1
KR102489472B1 KR1020160045599A KR20160045599A KR102489472B1 KR 102489472 B1 KR102489472 B1 KR 102489472B1 KR 1020160045599 A KR1020160045599 A KR 1020160045599A KR 20160045599 A KR20160045599 A KR 20160045599A KR 102489472 B1 KR102489472 B1 KR 102489472B1
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Abstract

본 기술의 일 실시예에 의한 임피던스 교정 회로는 캘리브레이션 패드에 전기적으로 접속되는 제 1 기준저항, 제 1 기준저항과 병렬 접속되며, 동작전압 모드에 따라 저항값이 가변되는 제 2 기준저항 및 캘리브레이션 패드에 전기적으로 접속되어, 제 1 기준저항 및 제 2 기준저항이 이루는 저항값에 따라 캘리브레이션 코드를 생성하고, 캘리브레이션 코드에 따라 임피던스값을 조정하도록 구성되는 캘리브레이션 회로를 포함하도록 구성될 수 있다.

Description

임피던스 교정 회로 및 이를 포함하는 반도체 메모리 장치{Circuit for Impedance Calibration and Semiconductor Memory Apparatus Having the Same}
본 발명은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 임피던스 교정 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 외부장치에서 전송되는 신호를 수신하는 수신회로와, 반도체 장치 내부의 신호를 외부장치로 전송하기 위한 송신회로를 구비한다.
반도체 메모리 장치의 수신회로 및 송신회로에서 송수신되는 신호의 스윙 폭은 반도체 메모리 장치의 속도와 관련이 있다. 즉, 반도체 메모리 장치가 고속화될수록 스윙 폭을 줄여 신호 전달에 소요되는 지연시간이 최소화되도록 한다.
신호의 스윙 폭이 줄어들면 외부 노이즈에 의한 영향이 증가할 수 있고, 반도체 메모리 장치의 인터페이스단에서 임피던스 미스매칭 현상이 발생할 수 있다.
임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작 온도의 변화, 제조공정의 변화 등에 기인하여 발생한다.
따라서 데이터의 고속 전송을 보장하고 신뢰성 있는 데이터를 출력하기 위해서 임피던스 매칭이 수행되어야 한다.
최근 반도체 메모리 장치는 복수의 동작 전압에서 동작하도록 구성된다. 이 경우에도 동작 전압의 레벨 별로 임피던스 매칭을 수행할 필요가 있다.
본 기술의 실시예는 복수의 동작 전압 모드에서도 임피던스 매칭을 수행할 수 있는 임피던스 교정 회로 및 이를 포함하는 반도체 메모리 장치를 제공할 수 있다.
본 기술의 일 실시예에 의한 임피던스 교정 회로는 캘리브레이션 패드에 전기적으로 접속되는 제 1 기준저항; 상기 제 1 기준저항과 병렬 접속되며, 동작전압 모드에 따라 저항값이 가변되는 제 2 기준저항; 및 상기 캘리브레이션 패드에 전기적으로 접속되어, 상기 제 1 기준저항 및 상기 제 2 기준저항이 이루는 저항값에 따라 캘리브레이션 코드를 생성하고, 상기 캘리브레이션 코드에 따라 임피던스값을 조정하도록 구성되는 캘리브레이션 회로;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 반도체 메모리 장치는 제 1 기준저항 및 동작전압 모드에 따라 저항값이 가변되는 제 2 기준저항이 이루는 저항값에 따라 캘리브레이션 코드를 생성하고, 상기 캘리브레이션 코드에 따라 임피던스값을 조정하도록 구성되는 임피던스 교정 회로; 및 상기 캘리브레이션 코드에 응답하여 임피던스값을 조정하도록 구성되는 데이터 입출력 드라이버;를 포함하도록 구성될 수 있다.
본 기술에 의하면 동작 전압의 레벨에 따라 기준저항의 크기를 가변시켜, 동작 전압 모드가 변경되어도 정확하게 임피던스 매칭을 수행할 수 있다.
도 1은 일 실시예에 의한 임피던스 교정 회로의 구성도이다.
도 2는 일 실시예에 의한 임피던스 교정 회로의 구성도이다.
도 3은 일 실시예에 의한 캘리브레이션 회로의 구성도이다.
도 4는 일 실시예에 의한 기준전압 생성 회로의 구성도이다.
도 5는 일 실시예에 의한 풀업부의 구성도이다.
도 6은 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
도 7은 일 실시예에 의한 데이터 입출력 드라이버의 구성도이다.
도 8은 일 실시예에 의한 메인 풀업 드라이버의 구성도이다.
도 9 내지 도 11은 실시예들에 의한 전자 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 임피던스 교정 회로의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 임피던스 교정 회로(10)는 캘리브레이션 회로(110), 제 1 기준저항(120) 및 제 2 기준저항(130)을 포함하도록 구성될 수 있다.
제 1 기준저항(120)은 패드(ZQ)에 전기적으로 접속되도록 구성되며 칩 내부에 구비될 수 있다.
제 2 기준저항(130)은 제 1 기준저항(120)과 병렬 접속되며, 컨트롤러(미도시)로부터 제공되는 제어신호(EI)에 응답하여 저항값이 결정될 수 있다. 제 2 기준저항(130) 또한 칩 내부에 구비될 수 있다.
캘리브레이션 회로(110)는 패드(ZQ)에 전기적으로 접속되어, 제 1 기준저항(120)과 제 2 기준저항(130)이 이루는 저항값에 따라 캘리브레이션 코드를 생성하고, 생성된 캘리브레이션 코드에 따라 임피던스값을 조정하도록 구성된다.
일 실시예에서, 제 1 기준저항(120)은 임피던스 교정 회로(10)의 임피던스 매칭 동작시 항상 저항성분으로 작용하도록 구성될 수 있다. 한편, 제 2 기준저항(120)은 임피던스 교정 회로(10)가 적용되는 반도체 메모리 장치의 동작 전압 모드에 따라 제어신호(EI)에 응답하여 저항값이 결정될 수 있다. 일 실시예에서, 제 2 기준저항(120)은 수동소자를 이용하여 구성할 수 있다.
반도체 메모리 장치가 예를 들어 1.2V 또는 1.8V에서 동작할 수 있다고 가정한다. 반도체 메모리 장치가 1.2V로 동작하는 제 1 동작 전압 모드에서, 임피던스 교정 회로(10)의 제 1 기준저항(120)만을 저항성분으로 작용하도록 하여 캘리브레이션 회로(110)에서 임피던스값을 조정하도록 할 수 있다. 반도체 메모리 장치가 1.8V로 동작하는 제 2 동작 전압 모드에서, 임피던스 교정 회로(10)의 제 1 기준저항(120) 및 제 2 기준저항(130)이 모두 저항성분으로 작용하도록 하여 캘리브레이션 회로(110)에서 임피던스값을 조정하도록 할 수 있다.
한편, 제 2 기준저항(130)의 저항값은 동작 전압 모드에 따라 가변될 수 있으며, 이는 컨트롤러에서 예를 들어 모드 레지스터 셋(MRS)에 기초하여 생성되는 제어신호(EI)에 의해 결정될 수 있다.
도 2는 일 실시예에 의한 임피던스 교정 회로의 구성도이다.
도 2를 참조하면, 일 실시예에 의한 임피던스 교정 회로(20)는 캘리브레이션 호로(210), 제 1 기준저항(220) 및 제 2 기준저항(230)을 포함할 수 있다.
제 1 기준저항(220)은 패드(ZQ)에 전기적으로 접속되도록 구성되며 칩 외부에 구비될 수 있다.
제 2 기준저항(230)은 제 1 기준저항(220)과 병렬 접속되며, 컨트롤러(미도시)로부터 제공되는 제어신호(EI)에 응답하여 저항값이 결정될 수 있다. 제 2 기준저항(230)은 칩 내부에 구비될 수 있다.
캘리브레이션 회로(210)는 패드(ZQ)에 전기적으로 접속되어, 제 1 기준저항(220)과 제 2 기준저항(230)이 이루는 저항값에 따라 캘리브레이션 코드를 생성하고, 생성된 캘리브레이션 코드에 따라 임피던스값을 조정하도록 구성된다.
도 2에 도시한 임피던스 교정 회로(20)는 제 1 기준저항(220)이 칩 외부에 구비될 수 있다는 점을 제외하면 도 1의 임피던스 교정 회로(10)와 실질적으로 동일하게 동작할 수 있다.
도 3은 일 실시예에 의한 캘리브레이션 회로의 구성도이다.
도 3을 참조하면, 일 실시예에 의한 캘리브레이션 회로(30)는 제 1 비교기(310), 제 1 카운터(320), 제 1 풀업부(330), 제 2 비교기(340), 제 2 카운터(350), 제 2 풀업부(360) 및 풀다운부(370)를 포함하도록 구성될 수 있다.
제 1 비교기(310)는 제 1 기준전압(VREF1)과 제 1 변환전압(VDAC1)을 비교하여 제 1 비교신호(CNT1)를 생성하도록 구성될 수 있다.
제 1 카운터(320)는 제 1 비교신호(CNT1)에 응답하여 제 1 코드(PCODE<0:n>)를 가변시키도록 구성될 수 있다.
제 1 풀업부(330)는 제 1 코드(PCODE<0:n>)에 응답하여 제 1 변환전압(VDAC1)을 생성하도록 구성될 수 있다. 일 실시예에서, 제 1 풀업부(330)는 PMOS 트랜지스터로 이루어지는 복수의 레그(leg)를 포함할 수 있다. 각 레그를 구성하는 각 PMOS 트랜지스터의 게이트 단자에는 제 1 코드(PCODE<0:n>)가 한 비트씩 인가될 수 있다.
제 1 코드(PCODE<0:n>)에 응답하여 아날로그 형태의 제 1 변환전압(VDAC1)을 생성하므로, 제 2 풀업부(330)는 제 1 디지털-아날로그 변환기라 지칭할 수 있을 것이다.
제 2 비교기(340)는 제 2 기준전압(VREF2)과 제 1 변환전압(VDAC2)을 비교하여 제 2 비교신호(CNT2)를 생성하도록 구성될 수 있다.
제 2 카운터(350)는 제 2 비교신호(CNT2)에 응답하여 제 2 코드(NCODE<0:n>)를 가변시키도록 구성될 수 있다.
제 2 풀업부(360)는 제 1 코드(PCODE<0:n>)에 응답하여 저항값이 조정되도록 구성될 수 있다. 일 실시예에서, 제 2 풀업부(360)는 PMOS 트랜지스터로 이루어지는 복수의 레그(leg)를 포함할 수 있다.
풀다운부(370)는 제 2 코드(NCODE<0:n>)에 응답하여 제 2 변환전압(VDAC2)을 생성하도록 구성될 수 있다. 일 실시예에서, 풀다운부(370)는 NMOS 트랜지스터로 이루어지는 복수의 레그(leg)를 포함할 수 있다.
도 3에 도시한 캘리브레이션 회로(30)의 동작을 설명하면 다음과 같다.
제 1 비교기(310)는 캘리브레이션 노드(NZQ)에 인가된 제 1 변환 전압(VDAC1)과 제 1 기준전압(VREF1)을 비교하여 제 1 비교신호(CNT1)를 생성한다. 제 1 변환 전압(VDAC1)은 캘리브레이션용 패드(ZQ)에 연결된 기준저항(RZQ)(도 1의 120 또는 도 1의 120과 130의 병렬 저항, 도 2의 220 또는 도 2의 220과 230의 병렬 저항)과 제 1 풀업부(330)의 저항에 따라 결정된다.
제 1 풀업부(330)에서 생성되는 제 1 변환 전압(VDAC1)과 제 1 기준전압(VREF1)을 비교하여 제 1 비교신호(CNT1)를 생성한다.
제 1 카운터(320)는 제 1 비교신호(CNT1)에 응답하여 제 1 코드(PCODE<0:n>)를 생성한다.
제 1 풀업부(330)를 구성하는 각 레그들은 제 1 코드(PCODE<0:n>)에 따라 온/오프하여 제 1 풀업부(330)의 임피던스 값을 조절한다. 조절된 제 1 풀업부(330)의 캘리브레이션 노드(NZQ)에 영향을 주고, 결과적으로 제 1 변환전압(VDAC1)의 레벨을 변경시킨다. 제 1 풀업부(330)의 임피던스 값이 기준저항의 임피던스와 같아질 때까지 풀업 캘리브레이션 동작이 반복되게 된다.
제 1 코드(PCODE<0:n>)는 제 2 풀업부(360)로도 입력되어 제 2 풀업부(360)의 임피던스 값을 변경하게 된다.
풀다운 캘리브레이션 동작은 풀업 캘리브레이션 동작과 유사하게 제 2 비교기(340)와 제 2 카운터(350)를 이용하여 노드(A)의 전압이 제 2 기준전압(VREF2)과 같아지도록 캘리브레이션이 수행된다.
결국 캘리브레이션 동작이 완료되면 기준저항과 제 1 풀업부(330)가 동일한 임피던스 값을 갖도록 제 1 코드(PCODE<0:n>)가 생성되고, 제 2 풀업부(360)와 풀다운부(370)가 동일한 임피던스 값을 갖도록 제 2 코드(NCODE<0:n>)가 생성된다.
제 1 코드(PCODE<0:n>) 및 제 2 코드(NCODE<0:n>)는 캘리브레이션 코드라 지칭할 수 있으며, 데이터 입출력을 위한 인터페이스 노드를 터미네이션하는 터미네이션 회로로 전달되어 터미네이션 회로의 임피던스 값을 조절한다.
도 3에 도시한 캘리브레이션 회로(30)의 구성은 일 예일 뿐이며, 캘리브레이션 노드(NZQ)의 전압과 기준전압(VREF1, VREF2)의 비교에 따라 임피던스 매칭을 수행할 수 있는 회로 구성이라면 어느 것이든지 채용 가능함은 물론이다.
도 4는 일 실시예에 의한 기준전압 생성 회로의 구성도이다.
도 4를 참조하면, 일 실시예에 의한 기준전압 생성 회로(40)는 전압 분배부(410) 및 선택부(420)를 포함하도록 구성될 수 있다.
전압 분배부(410)는 전원전압(VCCQ)을 제공받아 분배하여 제 1 내지 제 m 분배전압(VDIV1~VDIVm)을 생성하도록 구성될 수 있다.
선택부(420)는 전압 제어신호(VCON)에 응답하여 제 1 내지 제 m 분배전압(VDIV1~VDIVm) 중 어느 하나를 선택하여 기준전압(VREF)으로 출력하도록 구성된다.
도 3에 도시한 캘리브레이션 회로(30)에서 제 1 기준전압(VREF1) 및 제 2 기준전압(VREF2)은 예를 들어 도 4에 도시한 기준전압 생성 회로(40)를 통해 생성할 수 있으나, 이에 한정되는 것은 아니다.
한편, 캘리브레이션 회로(110, 210, 30)를 구성하는 제 1 풀업부 및 제 2 가 복수의 레그를 포함함은 상술한 바 있다.
도 5는 일 실시예에 의한 풀업부의 구성도이다.
도 5를 참조하면, 풀업부(330-1)는 제 1 내지 제 14 레그(3301~3314)를 포함할 수 있다. 각 레그(3301~3314)는 예를 들어 PMOS 트랜지스터로 구성될 수 있다.
제 1 내지 제 14 레그(3301~3314)는 제 1 코드(PCODE<0:6>)에 의해 구동될 수 있다.
일 실시예에서, 제 1 레그(3301), 제 2 레그(3302), 제 4 내지 제 9 레그(3304, 3305, 3306, 3307, 3308, 3309), 제 11 내지 제 14 레그(3311, 3312, 3313, 3314)는 동일한 저항값 "a"(예를 들어 300Ω)를 가질 수 있다. 제 3 레그(3303)는 저항값 "2a"를 가질 수 있다. 제 10 레그(3310)는 저항값 "4a"를 가질 수 있다.
제 1 내지 제 3 레그(3301, 3302, 3303)와 제 10 레그(3310)는 각각 제 1 코드(PCODE<0>, PCODE<1>, PCODE<2>, PCODE<5>)에 의해 제어될 수 있다. 제 4 및 제 5 레그(3304, 3305)는 제 1 코드(PCODE<3>)에 의해 공통 제어될 수 있다. 제 6 내지 제 9 레그(3306, 3307, 3308, 33096)는 제 1 코드(PCODE<4>)에 의해 공통 제어될 수 있다. 제 11 내지 제 13 레그(3311, 3312, 3313, 3314)는 제 1 코드(PCODE<6>)에 의해 공통 제어될 수 있다.
따라서 제 1 코드(PCODE<0:n>)의 레벨에 따라 풀업부(330-1)의 임피던스가 조절되고, 캘리브레이션 노드(NZQ)에 인가되는 전압이 결정되게 된다.
일 실시예에서, 반도체 메모리 장치가 1.2V 및 1.8V의 두 가지 동작전압 모드를 갖는 경우를 가정한다. 그리고, 제 1 동작전압 모드(1.2V)에서 기준저항(RZQ1)의 저항값이 300Ω일 때 풀업부(300-1)의 저항인 캘리브레이션 저항(RON)은 기준저항(RZQ1)의 1/6, 1/8.5, 1/12 등의 값으로 조정될 수 있다. 제 2 동작전압 모드(1.8V)에서는 도 1 또는 도 2에 따라 기준저항(RZQ2)의 저항값이 150Ω이 되고 풀업부(300-1)의 저항인 캘리브레이션 저항(RON)은 기준저항(RZQ2)의 1/3, 1/4.25, 1/6 등의 값으로 조정될 수 있다.
Figure 112016035702378-pat00001
이를 위해 제 1 코드(PCODE<0:6>)는 하기 [표 2]와 같이 생성될 수 있다.
Figure 112016035702378-pat00002
따라서 도 5와 같이 풀업부(330-1)를 구성하는 경우 동작 전압에 따라 다양한 캘리브레이션 저항을 구현할 수 있다.
도 6은 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
도 6을 참조하면, 일 실시예에 의한 반도체 메모리 장치(50)는 컨트롤러(510), 임피던스 교정 회로(520) 및 데이터 입출력 드라이버(530)를 포함할 수 있다.
컨트롤러(510)는 외부장치(예를 들어, 호스트)의 요청에 응답하여 반도체 메모리 장치(50)를 제어할 수 있다. 컨트롤러(510)는 외부장치의 요청 없이, 내부적인 요청에 따라 반도체 메모리 장치(50)를 제어할 수도 있다.
임피던스 교정 회로(520)는 캘리브레이션 패드(ZQ)에 전기적으로 접속되며, 컨트롤러(510)의 제어에 따라 기준저항(RZQ)이 이루는 저항값에 따라 캘리브레이션 코드(PCODE<0:n>), NCODE<0:n>)를 생성하고, 생성된 캘리브레이션 코드(PCODE<0:n>), NCODE<0:n>)에 따라 임피던스값을 조정하도록 구성된다.
임피던스 교정 회로(520)는 도 1 또는 도 2와 같이 구성될 수 있다. 따라서, 임피던스 교정 회로(520)는 반도체 메모리 장치(50)의 동작전압 모드에 따라 컨트롤러(510)로부터 제공되는 제어신호(EI)에 응답하여 기준저항(RZQ)의 저항값이 결정되게 된다.
데이터 입출력 드라이버(530)는 메모리 셀 어레이(미도시)로부터 입력 데이터(DIN)를 수신할 수 있다. 그리고, 데이터 입출력 드라이버(530)는 임피던스 교정 회로(520)로부터 제공되는 캘리브레이션 코드(PCODE<0:n>, NCODE<0:n>)에 따라 입력 데이터(DIN)를 구동하여 출력 데이터(DOUT)를 생성할 수 있다. 캘리브레이션 코드(PCODE<0:n>, NCODE<0:n>)는 제 1 코드 코드(PCODE<0:n>) 및 제 2 코드 (NCODE<0:n>)를 포함할 수 있다.
임피던스 교정 회로(520)로부터 제공되는 캘리브레이션 코드(PCODE<0:n>, NCODE<0:n>)에 따라 데이터 입출력 드라이버(530)의 터미네이션 저항값(RTT)이 결정될 수 있다. 따라서, 출력 데이터(DOUT)에 대응하는 임피던스 값과, 출력 데이터(DOUT)가 인터페이스되는 외부 장치의 임피던스 값이 실질적으로 동일하게 교정될 수 있다.
도 7은 일 실시예에 의한 데이터 입출력 드라이버의 구성도이다.
도 7을 참조하면, 일 실시예에 의한 데이터 입출력 드라이버(60)는 프리 풀업 드라이버(610), 메인 풀업 드라이버(620), 프리 풀다운 드라이버(630) 및 메인 풀다운 드라이버(640)를 포함할 수 있다.
프리 풀업 드라이버(610)는 임피던스 교정 회로(510)로부터 제공되는 제 1 코드(PCODE<0:n>)와 입력 데이터(DIN)에 응답하여 풀업 제어신호(PUCONT<0:n>)를 생성하도록 구성된다.
프리 풀다운 드라이버(630)는 임피던스 교정 회로(510)로부터 제공되는 제 2 코드(NCODE<0:n>)와 입력 데이터(DIN)에 응답하여 풀다운 제어신호(PDCONT<0:n>)를 생성하도록 구성된다.
메인 풀업 드라이버(620)와 메인 풀다운 드라이버(640)는 풀업 제어신호(PUCONT<0:n>) 및 풀다운 제어신호(PDCONT<0:n>)에 응답하여 임피던스가 교정된 출력 데이터(DOUT)를 생성하도록 구성된다.
즉, 메인 풀업 드라이버(620)는 출력 데이터(DOUT)에 대한 풀업 구동을 수행하며, 풀업 제어신호(PUCONT<0:n>)에 의해 메인 풀업 드라이버(620)의 구동력이 조절된다. 메인 풀다운 드라이버(640)는 출력 데이터(DOUT)에 대한 풀다운 구동을 수행하며, 풀다운 제어신호(PDCONT<0:n>)에 의해 메인 풀다운 드라이버(640)의 구동력이 조절된다.
도 8은 일 실시예에 의한 메인 풀업 드라이버의 구성도이다.
도 8을 참조하면, 메인 풀업 드라이버(620-1)는 제 1 내지 제 14 레그(6201~6214)를 포함할 수 있다. 각 레그(6201~6214)는 예를 들어 PMOS 트랜지스터로 구성될 수 있다.
제 1 내지 제 14 레그(6201~6214)는 풀업 제어신호(PUCONT<0:6>)에 의해 구동될 수 있다.
일 실시예에서, 제 1 레그(6201), 제 2 레그(6202), 제 4 내지 제 9 레그(6204, 6205, 6206, 6207, 6208, 6209), 제 11 내지 제 14 레그(6211, 6212, 6213, 6214)는 동일한 저항값 "a" (예를 들어 300Ω)를 가질 수 있다. 제 3 레그(6203)는 저항값 "2a"를 가질 수 있다. 제 10 레그(6210)는 저항값 "4a"를 가질 수 있다.
제 1 내지 제 3 레그(6201, 6202, 6203)와 제 10 레그(6210)는 각각 풀업 제어신호(PUCONT<0>, PUCONT<1>, PUCONT<2>, PUCONT<5>)에 의해 제어될 수 있다. 제 4 및 제 5 레그(6204, 6205)는 풀업 제어신호(PUCONT<3>)에 의해 공통 제어될 수 있다. 제 6 내지 제 9 레그(6206, 6207, 6208, 62096)는 풀업 제어신호(PUCONT<4>)에 의해 공통 제어될 수 있다. 제 11 내지 제 13 레그(6211, 6212, 6213, 6214)는 풀업 제어신호(PUCONT<6>)에 의해 공통 제어될 수 있다.
따라서 풀업 제어신호(PUCONT<0:n>)의 레벨에 따라 메인 풀업 드라이버(620-1)에서 생성하는 출력 데이터(DOUT)의 임피던스가 조절될 수 있다.
일 실시예에서, 반도체 메모리 장치가 1.2V 및 1.8V의 두 가지 동작전압 모드를 갖는 경우를 가정한다. 그리고, 제 1 동작전압 모드(1.2V)에서 임피던스 교정 회로(520)가 캘리브레이션을 수행하는 기준저항(RZQ1)의 저항값이 300Ω일 때 메인 풀업 드라이버(620-1)의 저항인 터미네이션 저항(RTT)은 기준저항(RZQ1)의 1/2, 1/3, 1/4, 1/6, 1/10 등의 값으로 조정될 수 있다. 제 2 동작전압 모드(1.8V)에서는 도 1 또는 도 2에 따라 기준저항(RZQ2)의 저항값이 150Ω이 되고 메인 풀업 드라이버(620-1)의 저항인 터미네이션 저항(RTT)은 기준저항(RZQ2)의 1/1, 1/1.5, 1/2, 1/3, 1/5 등의 값으로 조정될 수 있다.
Figure 112016035702378-pat00003
이를 위해 풀업 제어신호(PUCONT<0:6>)는 하기 [표 4]와 같이 생성될 수 있다.
Figure 112016035702378-pat00004
따라서 도 8과 같이 메인 풀다운 드라이버(620-1)를 구성하는 경우 동작 전압에 따라 다양한 터미네이션 저항을 구현할 수 있다.
도 9 내지 도 11은 실시예들에 의한 전자 장치의 구성도이다.
도 9에 도시한 전자 장치(70)는 메모리 컨트롤러(710) 및 반도체 메모리 장치(720)를 포함할 수 있다.
메모리 컨트롤러(710)는 호스트의 요구에 응답하여 반도체 메모리 장치(720)를 액세스 하도록 구성되며, 이를 위해 프로세서(711), 동작 메모리(713), 호스트 인터페이스(715) 및 메모리 인터페이스(717)를 구비할 수 있다.
프로세서(711)는 메모리 컨트롤러(710)의 전반적인 동작을 제어하고, 동작 메모리(713)는 메모리 컨트롤러(710)가 동작하는 데 필요한 어플리케이션, 데이터, 제어 신호 등이 저장될 수 있다.
호스트 인터페이스(715)는 호스트와 메모리 컨트롤러(710) 사이의 데이터/제어신호 교환을 위한 프로토콜 변환을 수행하고, 메모리 인터페이스(717)는 메모리 컨트롤러(710)와 반도체 메모리 장치(720)간의 데이터/제어신호 교환을 위한 프로토콜 변환을 수행한다.
반도체 메모리 장치(720)는 예를 들어, 도 1 또는 도 2에 도시한 임피던스 교정 회로를 포함할 수 있고, 예를 들어 도 6에 도시한 것과 같이 구성될 수 있으나, 이에 한정되는 것은 아니다. 즉, 반도체 메모리 장치(720)는 복수의 동작 전압 모드에서 임피던스 매칭 동작을 수행하도록 구성될 수 있다.
한편, 도 9에 도시한 전자 장치(70)은 디스크 장치로 활용되거나, 또는 휴대용 전자 기기의 내/외장 메모리 카드로 이용되거나, 이미지 프로세서 및 그 외의 응용 칩셋으로 이용될 수 있다.
또한, 메모리 컨트롤러(710)에 구비되는 동작 메모리 또한 예를 들어 도 1 또는 도 2에 도시한 임피던스 교정 회로를 포함할 수 있고, 예를 들어 도 6에 도시한 것과 같이 구성될 수 있다.
도 10에 도시한 전자 장치(80)은 프로세서(801), 메모리 컨트롤러(803), 반도체 메모리 장치(805), 입출력 장치(807) 및 기능모듈(800)을 포함할 수 있다.
메모리 컨트롤러(803)는 프로세서(801)의 제어에 따라 반도체 메모리 장치(805)의 데이터 처리 동작, 예를 들어 프로그램, 리드 등의 동작을 제어할 수 있다.
반도체 메모리 장치(805)에 프로그램된 데이터는 프로세서(801) 및 메모리 컨트롤러(803)의 제어에 따라 입출력 장치(807)를 통해 출력될 수 있다. 이를 위해 입출력 장치(807)는 디스플레이 장치, 스피커 장치 등을 포함할 수 있다.
입출력 장치(807)는 또한 입력 장치를 포함할 수 있으며, 이를 통해 프로세서(801)의 동작을 제어하기 위한 제어 신호, 또는 프로세서(801)에 의해 처리될 데이터를 입력할 수 있다.
다른 실시예에서, 메모리 컨트롤러(803)는 프로세서(801)의 일부로 구현되거나 프로세서(801)와 별도의 칩셋으로 구현될 수 있다.
반도체 메모리 장치(805)는 예를 들어 도 1 또는 도 2에 도시한 임피던스 교정 회로를 포함하거나, 예를 들어 도 6에 도시한 것과 같이 구성될 수 있다. 따라서, 반도체 메모리 장치(805)는 복수의 동작 전압 모드에서 임피던스 매칭 동작을 수행하도록 구성될 수 있다.
기능모듈(800)은 도 10에 도시한 전자 장치(80)의 적용 예에 따라 선택된 기능을 수행할 수 있는 모듈이 될 수 있으며, 도 10에는 통신모듈(809)과 이미지 센서(811)를 그 예로 나타내었다.
통신모듈(809)은 전자 장치(80)가 유선 또는 무선 통신망에 접속하여 데이터 및 제어신호를 교환할 수 있는 통신 환경을 제공한다.
이미지 센서(811)는 광학 이미지를 디지털 이미지 신호들로 변환하여 프로세서(801) 및 메모리 컨트롤러(803)로 전달한다.
통신모듈(809)을 구비한 경우, 도 10의 전자 장치(80)는 무선통신 단말기와 같은 휴대용 통신기기일 수 있다. 이미지 센서(811)를 구비한 경우 전자 장치(80)는 디지털 카메라, 디지털 캠코더, 또는 이들 중 어느 하나가 부착된 전자 장치(PC, 노트북, 이동통신 단말기 등)일 수 있다.
도 11에 도시한 전자 장치(90)는 카드 인터페이스(901), 메모리 컨트롤러(903) 및 반도체 메모리 장치(905)를 포함할 수 있다.
도 11에 도시한 전자 장치(90)은 메모리 카드 또는 스마트 카드의 예시도로, PC카드, 멀티미디어 카드, 임베디드 멀티미디어 카드, 시큐어 디지털 카드, USB 드라이브 중 어느 하나가 될 수 있다.
카드 인터페이스(901)는 호스트의 프로토콜에 따라 호스트와 메모리 컨트롤러(903) 사이에서 데이터 교환을 인터페이싱한다. 일 실시예에서, 카드 인터페이스(901)는 호스트가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 또는 호스트가 사용하는 프로토콜을 지원하는 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
메모리 컨트롤러(903)는 반도체 메모리 장치(905)와 카드 인터페이스(901) 사이에서 데이터 교환을 제어한다.
반도체 메모리 장치(905)는 예를 들어, 도 1 또는 도 2에 도시한 임피던스 교정 회로를 포함할 수 있고, 예를 들어 도 6에 도시한 것과 같이 구성될 수 있다. 따라서, 복수의 동작 전압 모드에서 임피던스 매칭 동작을 수행하도록 구성될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10, 20 : 임피던스 교정 회로
30 : 캘리브레이션 회로
40 : 기준전압 생성 회로
50 : 반도체 메모리 장치
60 : 데이터 입출력 드라이버

Claims (8)

  1. 캘리브레이션 패드에 전기적으로 접속되는 제 1 기준저항;
    상기 제 1 기준저항과 병렬 접속되며, 동작전압 모드에 따라 저항값이 가변되는 제 2 기준저항; 및
    상기 캘리브레이션 패드에 전기적으로 접속되어, 상기 제 1 기준저항 및 상기 제 2 기준저항이 이루는 저항값에 따라 캘리브레이션 코드를 생성하고, 상기 캘리브레이션 코드에 따라 임피던스값을 조정하도록 구성되는 캘리브레이션 회로;
    를 포함하도록 구성되고,
    상기 동작전압 모드는, 복수의 동작전압 중에서 선택된 어느 하나의 동작전압에 의해 동작하는 모드인 임피던스 교정 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 기준저항 및 제 2 기준저항은 반도체 칩의 내부에 구비되도록 구성되는 임피던스 교정 회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 기준저항은 반도체 칩의 외부에 구비되고, 상기 제 2 기준저항은 반도체 칩의 내부에 구비되도록 구성되는 임피던스 교정 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제2 기준저항은, 상기 동작전압 모드에 따라 생성되는 제어신호에 응답하여 저항값이 결정되도록 구성되는 임피던스 교정 회로.
  5. 제 1 기준저항 및 동작전압 모드에 따라 저항값이 가변되는 제 2 기준저항이 이루는 저항값에 따라 캘리브레이션 코드를 생성하고, 상기 캘리브레이션 코드에 따라 임피던스값을 조정하도록 구성되는 임피던스 교정 회로; 및
    상기 캘리브레이션 코드에 응답하여 임피던스값을 조정하도록 구성되는 데이터 입출력 드라이버;
    를 포함하도록 구성되고,
    상기 동작전압 모드는, 복수의 동작전압 중에서 선택된 어느 하나의 동작전압에 의해 동작하는 모드인 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제 1 기준저항 및 제 2 기준저항은 반도체 칩의 내부에 구비되도록 구성되는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제 1 기준저항은 반도체 칩의 외부에 구비되고, 상기 제 2 기준저항은 반도체 칩의 내부에 구비되도록 구성되는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제2 기준저항은, 상기 동작전압 모드에 따라 생성되는 제어신호에 응답하여 저항값이 결정되도록 구성되는 반도체 메모리 장치.
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