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KR102488931B1 - 양방향 반도체 패키지 및 제조방법 - Google Patents

양방향 반도체 패키지 및 제조방법 Download PDF

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KR102488931B1
KR102488931B1 KR1020200091510A KR20200091510A KR102488931B1 KR 102488931 B1 KR102488931 B1 KR 102488931B1 KR 1020200091510 A KR1020200091510 A KR 1020200091510A KR 20200091510 A KR20200091510 A KR 20200091510A KR 102488931 B1 KR102488931 B1 KR 102488931B1
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Abstract

본 발명은 양방향 반도체 패키지의 제조공정을 줄일 수 있는 양방향 반도체 패키지 및 그 제조방법에 관한 것으로서, 하부DBC기판, 상부DBC기판, 상기 하부DBC기판의 일면 상에 실장된 리드프레임, 상기 리드프레임 상의 일부에 실장된 반도체칩, 일단이 상기 상부DBC기판의 하면에 솔더링되고, 타단은 상기 반도체칩이 실장되지 않은 상기 리드프레임 상면에 솔더링된 버퍼층 및 상기 반도체칩의 상면에 솔더링된 버퍼와이어를 포함하는 것을 특징으로 하는 양방향 반도체 패키지 및 그 제조방법에 관한 것으로, 양방향 반도체 패키지의 두께를 균일하게 유지하고, 반도체칩 박면에 공기층이 발생하는 것을 방지하며, 반도체칩의 방열을 효율적으로 방열시키는 효과가 있다.

Description

양방향 반도체 패키지 및 제조방법{Bidirectional Thermal Flow Semiconductor Package And Method for Manufacturing Same}
본 발명은 양방향 반도체 패키지에 관한 것으로서, 더욱 상세하게는 양방향 반도체 패키지의 제조공정을 줄일 수 있는 양방향 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 산업의 경량화, 소형화, 다기능화 및 고성능화 추세에 부응하기 위하여 요구되는 중요한 기술 중의 하나가 집적회로 패키징(integrated chip packaging) 기술이다.
집적회로 패키지(integrated chip package)는 각종 전자 회로 및 배선이 적층된 단일 소자 및 집적회로 등의 반도체칩을 먼지, 습기, 전기적 부하, 기계적 부하 등의 각종 외부 환경으로부터 보호한다.
집적회로 패키지는 반도체칩의 전기적 성능을 최적화 및 극대화하기 위해 리드 프레임(lead frame)이나 인쇄회로기판(PCB: Printed Circuit Board) 등을 이용하여 메인보드(main board)로의 신호 입/출력 단자를 형성하고, 봉지재(hermetic seal)를 이용하여 몰딩한 것을 일컫는다.
한편, 최근 집적회로 패키지가 실장되는 제품들은 경박단소(light weight short small)화되는 반면 많은 기능이 요구됨에 따라 집적회로 패키지 기술은 집적회로 패키지 내에 복수의 반도체칩을 실장하는 SIP(System In Package), PoP(Package On Package) 등과 같은 방식을 적용하는 추세이다.
더불어 고집적화 및 초막화된 부품이 실장되는 인쇄회로기판 역시 박형(thin)화해야 하는 것이 과제가 되고 있다.
이를 만족시키기 위해서는 기판의 회로설계 자유도가 증가하여야 하는데, 마이크로비아(microvia), 빌드업(buildup) 등 다양한 신기술들을 채택함으로써 이러한 문제에 대한 해결을 시도하고 있다.
한편, 다양한 기판들 중 세라믹기판(ceramic substrate)은 일반 PCB와 달리 세라믹을 기초 소재로 사용함으로써 높은 온도와 고전류를 잘 견디는 특성이 있다. 이런 특성으로 인해 세라믹기판은 전력용 반도체, 절연게이트양극성트랜지스터(IGBT: Insulated Gate Bipolar Transistor), 고출력 발광다이오드(LED: Light-Emitting Diode), 태양전지 모듈(solar cell module) 등에 주로 사용된다. 이러한 세라믹기판 중 특히 DBC(Direct Bonded Copper)기판은 상대적으로 고전압 제품에 사용된다.
집적회로 패키지가 다기능화, 고성능화 추세에 따라 더욱 많은 수의 소자를 수용하게 되면서, 반도체 패키지의 보다 높은 방열효율이 요구되고 있다.
반도체 패키지의 방열효율을 더욱 높이기 위해 DBC기판을 상, 하방향으로 적층함으로써, 양방향으로 방열하여 반도체 패키지의 방열효과를 높이고 있다.
이러한 종래의 양방향 반도체 패키지는 도 1에 도시된 바와 같이 하부DBC기판(10), 상부DBC기판(20), 반도체칩(30), 스페이서부재(spacer member)(40) 및 와이어(50)로 이루어진다.
이러한 양방향 반도체 패키지는 하부DBC기판(10)의 상면에 반도체칩(30)을 실장하고, 실장된 반도체칩(30)의 상면에 와이어 본딩을 형성한다. 반도체칩(30)의 상면 중 와이어 본딩이 형성된 영역의 나머지 영역에 솔더(solder)(미도시)를 실장하고, 상기 솔더의 상면에 스페이서부재(40)를 실장한다. 스페이서부재(40)의 상면에 상부DBC기판(20)이 실장되고, 공정 후 봉지재를 이용하여 몰딩한다.
이상과 같은 공정으로, 하부DBC기판(10)과 상부DBC기판(20)은 상호 전기적으로 연결될 수 있고, 양방향 반도체 패키지의 방열효과를 더욱 높일 수 있었다.
그러나 양방향 적층된 반도체 패키지의 제조 시, DBC기판(10, 20)과 스페이서부재(40)간의 접촉면적이 넓어 반도체칩(30)의 바닥면의 솔더링으로 인해 공기층이 발생하여 반도체 패키지의 수명이 저하되는 문제가 있다.
또한 종래의 양방향 반도체 패키지는 전체 솔더링 두께가 균일하지 못하여 양방향 반도체 패키지의 제조 과정에서 반도체칩 또는, DBC기판(10, 20)이 파손되거나 몰딩재가 박리되는 문제가 있었다.
또한, 통상적으로 스페이서부재(40)는 반도체칩(30)과 상부DBC기판(20)을 연결하는 제1스페이서부재(41)와 상부DBC기판(20)과 하부DBC기판(10)을 지지하는 제2스페이서부재(42)로 이루어지는데, 제1스페이서부재(41) 및 제2스페이서부재(42)를 하부DBC기판(10) 및 상부DBC기판(20)에 각각 솔더링하기 위한 공정은 전체 공정 시간에 차지하는 비율이 높기 때문에 수율저하 및 비용상승을 일으키는 문제가 있었다.
본 발명의 목적은 상기와 같은 실정을 감안하여 제안된 것으로서, 기판과 솔더링되고 기판과의 접촉면적이 좁은 발열부를 제공하는 데 있다.
본 발명의 일실시예의 일 측면에 의하면, 본 발명은 하부DBC(Direct Bonded Copper)기판; 상부DBC기판; 상기 하부DBC기판의 일면 상에 실장된 리드프레임(lead frame); 상기 리드프레임 상의 일부에 실장된 반도체칩(semiconductor chip); 일단이 상기 상부DBC기판의 하면에 솔더링되고, 타단은 상기 반도체칩이 실장되지 않은 상기 리드프레임 상면에 솔더링되는 버퍼층(buffer layer); 및 상기 반도체칩의 상면에 솔더링된 버퍼와이어를 포함하는 것을 특징으로 하는 양방향 반도체 패키지(bidirectional semiconductor package)를 제공한다.
본 발명의 다른 측면에 의하면, 하부DBC기판과 상부DBC기판을 포함하는 양방향 반도체 패키지의 제조 방법에 있어서, 상기 하부DBC기판의 일면 상에 리드프레임을 실장하는 단계; 상기 리드프레임 상면의 일부에 반도체칩을 실장하는 단계;
버퍼층을 솔더링하는 단계; 및 버퍼와이어를 상기 반도체칩의 상면에 솔더링하는 단계를 포함하되, 상기 버퍼층의 일단은 상기 상부DBC기판의 하면에 솔더링되고, 상기 버퍼층의 타단은 상기 반도체칩이 실장되지 않은 상기 리드프레임 상면에 솔더링는 것을 특징으로 하는 양방향 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 양방향 반도체 패키지는, 버퍼층이 하부DBC기판과 상부DBC기판 사이의 간격을 상호 견고하게 지지함으로써, 양방향 반도체 패키지의 두께를 전체적으로 균일하게 유지할 수 있다.
또한, 버퍼와이어의 단면이 와이어 형상으로 형성됨으로써, 반도체칩의 상면에 접촉하는 버퍼와이어의 단면적이 좁아 반도체칩의 박면에 솔더링으로 발생할 수 있는 공기층을 방지하여 양방향 반도체 패키지의 수명을 연장하는 효과가 있다. 뿐만 아니라, 솔더링 두께가 균일하게 되어 양방향 반도체 패키지의 제조 과정에서 발생할 수 있는 반도체칩 또는 상부DBC기판 및 하부DBC기판의 파손 또는 몰딩재 박리를 방지할 수 있다.
아울러, 상부DBC기판으로부터 하부DBC기판 방향으로 절곡된 절곡부의 변곡점이 상부DBC기판의 하면에 접촉됨으로써, 반도체칩으로부터 발생한 열을 상부DBC기판으로 용이하게 전달 할 수 있어 반도체칩의 발열을 효율적으로 방열할 수 있다.
마지막으로, 버퍼와이어의 일단과 타단 즉, 2군데를 반도체칩의 상면에 솔더링함으로써, 양방향 반도체 패키지의 제조공정수가 줄어듬으로써, 복잡한 공정으로 인해 발생되는 불량률을 감소시킬 수 있다.
도 1은 종래의 양방향 반도체 패키지를 나타내는 단면도이다.
도 2는 본 발명의 일실시예에 따른 양방향 반도체 패키지의 단면을 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 기재에 의해 정의된다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 양방향 반도체 패키지의 단면을 나타낸 단면도이다.
도 2를 참조하면, 본 실시예에 따른 양방향 반도체 패키지는 하부DBC(Direct Bonded Copper)기판(100), 리드프레임(lead frame)(200), 반도체칩(semiconductor chip)(300), 상부DBC기판(400), 버퍼층(buffer layer)(500), 버퍼와이어(600), 도전성와이어(700) 및 몰딩부(미도시)를 포함한다.
하부DBC기판(100)은 절연기재(insulation substrate)인 알루미나(alumina) 리드프레임(200)을 기존의 방열소재 표면에 안착시키는 경우보다 방열 특성이 우수하다.
이러한 하부DBC기판(100)은 제1베이스부(110)와 제1패턴층(120)으로 이루어진다.
제1베이스부(110)는 세라믹으로 이루어진 판재로서, 더욱 상세하게는 절연기재인 알루미나(Al2O3)나 알루미늄나이트라이드(AlN: Aluminum Nitride) 등으로 형성된다.
제1패턴층(120)은 제1베이스부(110)의 상면과 하면에 각각 접합된 것으로서, 구리(copper) 또는 구리합금(copper alloy)으로 이루어진다.
이러한 구조로 이루어진 하부DBC기판(100)은 일반 기판에 비해 월등히 우수한 열방출 특성을 갖는다.
또한, 하부DBC기판(100)은 제1베이스부(110)의 하면과 하면에 구리 또는 구리합금으로 이루어진 제1패턴부가 접착됨으로써, 솔더링이나 와이어 본딩을 적용하기 용이하다.
리드프레임(200)은 금속프레임에 리드 단자들이 패터닝되어 반도체칩(300)의 전기적 성능을 극대화할 수 있게 하는 것으로, 하부DBC기판(100)의 상면 중 반도체칩(300)이 실장되는 영역에 실장된다.
리드프레임(200)은 전체적으로 도금될 수 있으며, 도금물질은 니켈(nickel), 구리(copper), 또는 기타 금속으로 이루어질 수 있다.
반도체칩(300)은 리드프레임(200)의 상면에 실장된 것으로, 솔더링(soldering) 또는 도전성 에폭시(conductive epoxy)를 사용함으로써 리드프레임(200)의 상면에 실장된다.
반도체칩(300)은 전력용 반도체칩(300)일 수 있다. 다만, 전자기기의 설계에 맞추어 반도체칩(300)의 개수는 달라질 수 있다.
상부DBC기판(400)은 절연기재인 알루미나 리드프레임(200)을 기존의 방열소재 표면에 안착시키는 경우보다 방열 특성이 우수하다.
상부DBC기판(400)은 제2베이스부(410)와 제2패턴층(420)으로 이루어진다.
제2베이스부(410)는 세라믹으로 이루어진 판재로서, 더욱 상세하게는 절연기재인 알루미나(Al2O3) 또는 알루미늄나이트라이드(AlN) 등으로 형성될 수 있다.
제2패턴층(420)은 제2베이스부(410)의 상면과 하면에 각각 접합된 것으로서, 구리 또는 구리합금으로 이루어진다.
이러한 구조로 이루어진 상부DBC기판(400)은 상술한 하부DBC기판(100)과 동일한 구조 및 특성을 갖는 것으로서, 상부DBC기판(400)은 하부DBC기판(100)으로부터 상부방향으로 이격되어 배치된다. 이로써 보다 많은 수의 반도체를 필요로 하는 최근의 추세에 부합할 수 있다.
버퍼층(500)의 일단이 상부DBC기판(400)의 하면에 솔더링되고, 타단이 상기 리드프레임(200)의 상면 중에서 반도체칩(300)이 실장된 영역을 제외한 나머지 영역의 상면에 솔더링된다.
이로 인해 버퍼층(500)은 하부DBC기판(100)과 상부DBC기판(400)사이의 간격을 상호 견고하게 지지할 수 있다. 버퍼층(500)은 하부DBC기판(100)과 상부DBC기판(400) 사이의 간격을 상호 견고하게 지지함으로써, 본 발명의 일실시예에 따른 양방향 반도체 패키지의 두께를 전체적으로 균일하게 유지할 수 있다.
또한, 버퍼층(500)은 외부로부터 반도체칩(300)으로 전달되는 열의 경로를 차단시켜 반도체칩(300)이 열에 의한 손상을 받지 않도록 한다.
이러한 버퍼층(500)은 바람직하게는 PCM(Phase Change Material)으로 이루어진다. PCM은 그 상(PHASE) 변환 과정에서 주변의 에너지를 일정 시간 동안 축적시켰다가 저장할 수 있는 용량을 초과하면 다시 방출시키는 특징을 가진다.
본 발명의 일실시예에 따른 양방향 반도체 패키지는 이상과 같은 기술적 특징을 가지는 버퍼층(500)을 구비함으로써, 반도체 패키지 제조의 연속적인 공정으로 발생하는 열을 원활하게 배출할 수 있게 한다.
버퍼와이어(600)는 버퍼층(500)으로부터 수평방향으로 이격된 것으로, 일단이 반도체칩(300)의 상면의 일면에 솔더링되고, 타단이 반도체칩(300)의 상면의 타면에 솔더링된다. 이러한 버퍼와이어(600)는 리본형 금속 와이어(ribbon metal wire) 또는 테이프형 금속 와이어(tape metal wire) 중 어느 하나로 이루질 수 있다.
종래에는 도 1에 도시된 바와 같이 하부DBC기판(10) 및 상부DBC기판(20)과 스페이서부재(40) 간의 접촉면적이 넓었다. 따라서, 양방향으로 적층된 반도체 패키지의 제조 시, 반도체칩(30)의 바닥면에 솔더링으로 발생한 공기층으로 인하여 반도체 패키지의 수명이 저하되었다. 반면, 본 발명의 일실시예에 따른 버퍼와이어(600)는 와이어 형상으로 형성됨으로써, 반도체칩(300)의 상면에 접촉되는 단면적이 좁아 반도체칩(300)의 박면에 솔더링으로 발생할 수 있는 공기층을 방지하여 양방향 반도체 패키지의 수명을 연장할 수 있다.
또한, 종래에는 도 1에 도시된 바와 같이 하부DBC기판(10) 및 상부DBC기판(20)과 스페이서부재(40)간의 접촉면적이 넓어 솔더링 두께가 균일하지 못하여 양방향 적층된 반도체 패키지의 제조 시, 반도체칩(30) 또는 하부DBC기판(10) 및 상부DBC기판(20)이 파손되거나 몰딩재가 박리되었다. 반면, 본 발명의 일실시예에 따른 버퍼와이어(600)는 와이어 형상으로 형성됨으로써, 솔더링 두께가 균일하여 양방향 반도체 패키지의 제조 과정에서 반도체칩(300) 또는 상부DBC기판(400) 및 하부DBC기판(100)이 파손되거나 몰딩재가 박리되는 것을 방지할 수 있다.
버퍼와이어(600)는 일단과 타단 사이에 상부DBC기판(400) 방향으로 절곡된 변곡점(610)과 하부DBC기판(100) 방향으로 절곡된 변곡점(610)이 각각 적어도 1개 이상 연속적으로 형성된다.
상부DBC기판(400)으로부터 하부DBC기판(100) 방향으로 절곡된 절곡부의 변곡점(610)은 상부DBC기판(400)의 하면에 접촉된다. 이로써, 버퍼와이어(600)는 반도체칩(300)으로부터 발생된 열을 상부DBC기판(400)으로 용이하게 전달할 수 있고, 반도체칩(300)의 발열을 효율적으로 방열할 수 있다.
또한, 통상적으로 스페이서부재(40)는 반도체칩(30)과 상부DBC기판(20)을 연결하는 제1스페이서부재(41)와 하부DBC기판(10)과 상부DBC기판(20)을 연결하는 제2스페이서부재(42)로 이루어지고, 도 1에 도시된 바와 같이 하부DBC기판(10) 및 상부DBC기판(20)에 제1스페이서부재(41) 및 제2스페이서부재(42)의 상부와 하부 즉, 4군데에 각각 솔더링 공정을 수행하여야 했다. 반면, 본 발명의 일실시예에 따른 버퍼와이어(600)는 일단과 타단 즉, 2군데를 반도체칩(300)의 상면에 솔더링함으로써, 본 발명 일실시예에 따른 양방향 반도체 패키지의 제조공정수가 감소되어, 복잡한 공정으로 인해 발생되는 불량률을 감소시킬 수 있다.
도전성와이어(700)는 하부DBC기판(100)의 상면과 반도체칩(300)을 상호 전기적으로 연결한다. 이러한 도전성와이어(700)는 금, 알루미늄 또는 구리를 포함하여 형성될 수있다.
몰딩부는 하부DBC기판(100) 및 상부DBC기판(400)을 둘러싸서 하부DBC기판(100)과 상부DBC기판(400) 및 하부DBC기판(100)과 상부DBC기판(400) 사이에 배치된 각종 전자부품들을 밀봉하여 보호하는 역할을 한다. 이러한 몰딩부는 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound)로 형성될 수 있다.
이상 상술한 바와 같이 본 발명에 의한 양방향 반도체 패키지는, 버퍼층(500)이 하부DBC기판(100)과 상부DBC기판(400) 사이의 간격을 상호 견고하게 지지함으로써, 양방향 반도체 패키지의 두께를 전체적으로 균일하게 유지할 수 있다.
또한, 버퍼와이어(600)의 단면 형상이 와이어 형상으로 형성됨으로써, 반도체칩(300)의 상면에 접촉되는 단면적이 좁아 반도체칩(300)의 박면에 솔더링으로 발생할 수 있는 공기층을 방지하여 양방향 반도체 패키지의 수명을 연장할 수 있다.
또한, 버퍼와이어(600)의 단면 형상이 와이어 형상으로 형성됨으로써, 솔더링 두께가 균일하여 양방향 반도체 패키지의 제조 과정에서 반도체칩(300) 또는, 상부DBC기판(400) 및 하부DBC기판(100)이 파손되거나 몰딩재가 박리되는 것지 방지될 수 있다.
아울러, 상부DBC기판(400)으로부터 하부DBC기판(100) 방향으로 절곡된 절곡부의 변곡점(610)은 상부DBC기판(400)의 하면에 접촉됨으로써, 반도체칩(300)으로부터 발생된 열을 상부DBC기판(400)으로 용이하게 전달할 수 있고, 이로 인해 반도체칩(300)의 발열을 효율적으로 방열할 수 있다.
그리고, 버퍼와이어(600)의 일단과 타단 즉, 2군데를 반도체칩(300)의 상면에 솔더링함으로써, 양방향 반도체 패키지의 제조공정수가 줄어듬으로써, 복잡한 공정으로 인해 발생되는 불량률을 감소시킬 수 있다.
본 발명은 전술한 실시예에 국한하지 않고, 본 발명의 기술사상이 허용되는 범위내에서 다양하게 변형하여 실시할 수 있다.
100: 하부DBC기판 110: 제1베이스부
120: 제1패턴층 200: 리드프레임
300: 반도체칩 400: 상부DBC기판
410: 제2베이스부 420: 제2패턴층
500: 버퍼층 600: 버퍼와이어
610: 변곡점 700: 도전성와이어

Claims (10)

  1. 하부DBC(Direct Bonded Copper)기판;
    상부DBC기판;
    상기 하부DBC기판의 일면 상에 실장된 리드프레임(lead frame);
    상기 리드프레임 상의 일부에 실장된 반도체칩(semiconductor chip);
    일단이 상기 상부DBC기판의 하면에 솔더링되고, 타단은 상기 반도체칩이 실장되지 않은 상기 리드프레임 상면에 솔더링되는 버퍼층(buffer layer); 및
    상기 반도체칩의 상면에 솔더링된 버퍼와이어를 포함하되,
    상기 버퍼와이어는,
    일단이 상기 반도체칩의 상면의 일면에 솔더링되고, 타단이 상기 반도체칩의 상면의 타면에 솔더링되며,
    상기 일단과 타단 사이에 상기 상부DBC기판 방향으로 절곡된 변곡점과 상기 하부DBC기판 방향으로 절곡된 변곡점이 각각 적어도 하나 이상 연속적으로 형성되고,
    상기 상부DBC기판으로부터 상기 하부DBC기판 방향으로 절곡된 절곡부의 변곡점은 상기 상부DBC기판의 하면에 접촉되는 것을 특징으로 하는 양방향 반도체 패키지(bidirectional semiconductor package).
  2. 제 1 항에 있어서,
    상기 버퍼층은,
    PCM(Phase Change Material)을 이용하여 형성되는 것을 특징으로 하는 양방향 반도체 패키지.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 버퍼와이어는 리본형 금속 와이어(ribbon metal wire) 또는 테이프형 금속 와이어(tape metal wire)인 것을 특징으로 하는 양방향 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 하부DBC기판의 상면과 상기 반도체칩을 전기적으로 연결하는 도전성 와이어를 더 포함하는 것을 특징으로 하는 양방향 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 도전성 와이어는,
    금, 알루미늄 또는 구리를 포함하는 것을 특징으로 하는 양방향 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 상부DBC기판과 상기 하부DBC기판을 둘러싸는 몰딩부를 더 포함하는 것을 특징으로 하는 양방향 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 몰딩부는 에폭시 몰드 컴파운드(EMC; Epoxy Mold Compound)로 형성되는 것을 특징으로 하는 양방향 반도체 패키지.
  10. 하부DBC(Direct Bonded Copper)기판과 상부DBC기판을 포함하는 양방향 반도체 패키지의 제조 방법에 있어서,
    상기 하부DBC기판의 일면 상에 리드프레임(lead frame)을 실장하는 단계;
    상기 리드프레임 상면의 일부에 반도체칩을 실장하는 단계;
    버퍼층을 솔더링하는 단계; 및
    버퍼와이어를 상기 반도체칩의 상면에 솔더링하는 단계를 포함하되,
    상기 버퍼층의 일단은 상기 상부DBC기판의 하면에 솔더링되고, 상기 버퍼층의 타단은 상기 반도체칩이 실장되지 않은 상기 리드프레임 상면에 솔더링되고,
    상기 버퍼와이어는,
    일단이 상기 반도체칩의 상면의 일면에 솔더링되고, 타단이 상기 반도체칩의 상면의 타면에 솔더링되며,
    상기 일단과 타단 사이에 상기 상부DBC기판 방향으로 절곡된 변곡점과 상기 하부DBC기판 방향으로 절곡된 변곡점이 각각 적어도 하나 이상 연속적으로 형성되고,
    상기 상부DBC기판으로부터 상기 하부DBC기판 방향으로 절곡된 절곡부의 변곡점은 상기 상부DBC기판의 하면에 접촉되는 것을 특징으로 하는 양방향 반도체 패키지의 제조 방법.
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