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KR102487552B1 - 보호막 조성물 및 이를 이용한 반도체 패키지 제조 방법 - Google Patents

보호막 조성물 및 이를 이용한 반도체 패키지 제조 방법 Download PDF

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KR102487552B1
KR102487552B1 KR1020180014169A KR20180014169A KR102487552B1 KR 102487552 B1 KR102487552 B1 KR 102487552B1 KR 1020180014169 A KR1020180014169 A KR 1020180014169A KR 20180014169 A KR20180014169 A KR 20180014169A KR 102487552 B1 KR102487552 B1 KR 102487552B1
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KR
South Korea
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protective film
sawing
semiconductor
polymer
semiconductor structure
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엄명철
이혜경
강창근
김재현
오경일
오승근
이치환
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삼성전자주식회사
주식회사 동진쎄미켐
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Abstract

보호막 조성물은 다음 식을 포함하는 폴리머를 포함한다.
Figure 112018012682978-pat00016

식중, a, b, c는 각각 몰분율로서, a + b + c = 1이고, 0.05 ≤ a / (a + b + c) ≤ 0.3이고, 0.1 ≤ b / (a + b + c) ≤ 0.6이고, 0.1 ≤ c / (a + b + c) ≤ 0.6이고, R1, R2, 및 R3는 각각 수소 원자 또는 메틸기이고, R4는 수소 원자, 부티로락토닐기, 또는 치환 또는 비치환된 C3-C30의 지환식(alicyclic) 탄화수소기이고, R5는 치환 또는 비치환된 C6-C30의 선형 또는 고리형 탄화수소기이다. 반도체 패키지 제조 방법에서, 상기 보호막 조성물을 이용하여 반도체 구조물 상에 쏘잉 보호막을 형성한 후, 상기 쏘잉 보호막의 표면으로부터 상기 쏘잉 보호막 및 상기 반도체 구조물을 쏘잉한다.

Description

보호막 조성물 및 이를 이용한 반도체 패키지 제조 방법 {Composition for protective film against sawing process and method of manufacturing semiconductor package using the composition}
본 발명의 기술적 사상은 보호막 조성물 및 반도체 패키지 제조 방법에 관한 것으로, 특히 쏘잉 공정에서 다이들을 오염 및 손상으로부터 보호하기 위한 보호막 조성물 및 이를 이용한 반도체 패키지 제조 방법에 관한 것이다.
전자 소자의 소형화, 경량화 추세에 따라 반도체 패키지도 크기가 소형화되고 있다. 한편, 반도체 칩의 고집적화, 고성능화에 따라 좀 더 경제적이고 신뢰성이 높은 반도체 패키지의 기술이 요구되고 있다. 특히, 반도체 집적회로 다이를 개별화(individualize)하기 위하여 쏘잉(sawing) 공정을 수행할 때 집적회로 소자들이 오염 및 손상되지 않도록 보호할 수 있는 새로운 기술이 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 반도체 집적회로 다이를 개별화하기 위한 쏘잉 공정시 비산하는 파티클들에 의해 집적회로 소자들이 오염되거나 물리적으로 손상되는 등의 문제를 방지할 수 있도록 집적회로 소자들을 보호하기 위한 보호막 조성물을 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 반도체 집적회로 다이를 개별화하기 위한 쏘잉 공정시 비산하는 파티클들에 의해 집적회로 소자들이 오염되거나 물리적으로 손상되는 등의 문제를 방지할 수 있는 반도체 패키지 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 보호막 조성물은 다음 식 (1)을 포함하는 폴리머와, 용제를 포함한다.
식 (1)
Figure 112018012682978-pat00001
식 (1)에서, a, b, c는 각각 몰분율로서, a + b + c = 1이고, 0.05 ≤ a / (a + b + c) ≤ 0.3이고, 0.1 ≤ b / (a + b + c) ≤ 0.6이고, 0.1 ≤ c / (a + b + c) ≤ 0.6이고, R1, R2, 및 R3는 각각 수소 원자 또는 메틸기이고, R4는 수소 원자, 부티로락토닐기, 또는 치환 또는 비치환된 C3-C30의 지환식(alicyclic) 탄화수소기이고, R5는 치환 또는 비치환된 C6-C30의 선형 또는 고리형 탄화수소기이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 패키지 제조 방법에서는 반도체 구조물을 형성한다. 본 발명의 기술적 사상에 의한 보호막 조성물을 이용하여 상기 반도체 구조물 상에 쏘잉 보호막을 형성한다. 상기 쏘잉 보호막이 상기 반도체 구조물을 덮고 있는 상태에서 상기 쏘잉 보호막의 표면으로부터 상기 쏘잉 보호막 및 상기 반도체 구조물을 쏘잉한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 패키지 제조 방법에서는 복수의 마이크로 렌즈를 포함하는 센서 어레이 영역을 구비한 반도체 구조물을 형성한다. 본 발명의 기술적 사상에 의한 보호막 조성물을 이용하여 상기 반도체 구조물 상에서 상기 복수의 마이크로 렌즈를 덮는 쏘잉 보호막을 형성한다. 상기 쏘잉 보호막이 상기 복수의 마이크로 렌즈를 덮고 있는 상태에서 상기 쏘잉 보호막의 표면으로부터 상기 쏘잉 보호막 및 상기 반도체 구조물을 쏘잉하여 상기 반도체 구조물을 복수의 반도체 다이로 개별화하고 상기 쏘잉 보호막을 복수의 쏘잉 보호 패턴으로 분할한다. 상기 복수의 쏘잉 보호 패턴을 알칼리 수용액을 이용하여 제거한다.
본 발명의 기술적 사상에 의한 보호막 조성물은 투과도가 높고 접착성이 우수한 쏘잉 보호막을 제공함으로써, 칩 얼라인 키(align key)가 쏘잉 보호막에 의해 덮여 있는 경우에도 칩 얼라인 키를 충분히 인식할 수 있으며, 쏘잉 공정이 수행되는 동안 다이 표면으로부터 박리되거나 이탈될 염려가 없다. 또한, 본 발명의 기술적 사상에 의한 보호막 조성물로부터 얻어진 쏘잉 보호막은 외부로부터의 물리적 충격에 대한 내성을 가지며, 상기 쏘잉 보호막 상에 점착층을 포함하는 다른 물질막이 접촉된 후 다시 분리될 때 상기 점착층과의 반응성이 없어 상기 쏘잉 보호막이 손상되지 않는다. 또한, 기판 상에 상기 쏘잉 보호막을 형성한 후 상기 기판의 백사이드 그라인딩을 수행하는 동안 쏘잉 보호막의 깨짐 현상 없이 양호한 상태를 유지하여 쏘잉 공정시 상기 쏘잉 보호막에 의해 다이 표면이 효과적으로 보호될 수 있다. 또한, 본 발명의 기술적 사상에 의한 보호막 조성물로부터 얻어진 쏘잉 보호막은 친환경적인 알칼리 수용액에 의해 쉽고 빠르게 제거되므로 반도체 패키지 제조 공정에 유리하게 적용될 수 있다.
본 발명의 기술적 사상에 의한 반도체 패키지 제조 방법에 의하면, 반도체 집적회로 다이를 개별화하기 위한 쏘잉 공정시 비산하는 파티클들에 의해 집적회로 소자들이 오염되거나 물리적으로 손상되는 등의 문제를 방지할 수 있으므로, 반도체 패키지 제조 공정의 수율을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 플로차트이다.
도 2a 내지 도 2d는 도 1에 예시한 반도체 패키지 제조 방법을 공정 순서에 따라 도시한 도면들이다.
도 3a는 도 2a의 복수의 다이 영역에 각각 포함될 수 있는 이미지 센서의 주요 구성을 개략적으로 도시한 평면도이다.
도 3b는 도 3a에 예시한 이미지 센서의 주요 구성들을 보여주는 개략적인 단면도이다.
도 4는 도 2a의 복수의 다이 영역에 각각 포함될 수 있는 로직 소자의 주요 구성을 개략적으로 도시한 단면도이다.
도 5는 도 2a의 복수의 다이 영역에 각각 포함될 수 있는 메모리 소자의 주요 구성을 개략적으로 도시한 단면도이다.
도 6은 이미지 센서, 로직 소자, 및 메모리 소자가 수직으로 오버랩되도록 배치된 이미지 센서 적층 구조의 개략적인 단면도이다.
도 7은 반도체 구조물이 도 6에 예시한 이미지 센서 적층 구조를 포함하는 경우, 이미지 센서 적층 구조 위에 쏘잉 보호막이 형성된 구조를 예시한 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 플로차트이다.
도 9a 및 도 9b는 도 8을 참조하여 설명하는 반도체 패키지 제조 방법의 일부 공정들을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 플로차트이다.
도 11a 내지 도 11g는 도 10에 예시한 반도체 패키지 제조 방법을 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 명세서에서 사용되는 용어 "보호막"은 반도체 패키지를 제조하기 위하여 복수의 다이 영역을 가지는 반도체 구조물에서 상기 복수의 다이 영역을 개별화(individualize)하기 위하여 쏘잉 공정을 수행하는 동안, 또는 상기 쏘잉 공정의 전 공정 및/또는 후 공정에서 상기 복수의 다이 영역이 오염되거나 손상되지 않도록 상기 복수의 다이 영역을 보호하기 위한 막을 의미한다. 본 명세서에서 사용되는 용어 "상온"은 약 20 ∼ 28 ℃이며, 계절에 따라 다를 수 있다.
반도체 패키지 제조 공정에서 기판 상에 집적회로를 형성한 후, 필요에 따라 상기 기판의 백사이드를 그라인딩, 러빙, 폴리싱 등의 수단으로 연삭하는 공정을 거치고, 상기 집적회로가 형성된 기판을 쏘잉하여 복수의 다이로 분리한 후, 분리된 다이를 개별적으로 진공을 이용하여 픽업(pick-up)하여 후속 공정으로 이송하는 과정을 포함할 수 있다. 이 때, 쏘잉 공정시 비산하는 다양한 종류의 파티클들에 의해 다이의 표면이 오염될 염려가 있다. 쏘잉 공정시 고압으로 분사되는 DIW(deionized water)를 이용하면 일부 파티클들은 제거할 수 있으나, 쏘잉 공정을 거치는 칩의 구조에 따라, 발생되는 다양한 파티클들이 다이 표면에 흡착될 수 있고, 이와 같이 흡착된 이물질들은 DIW의 분사만으로는 효과적으로 제거되지 않아 집적회로 불량을 초래할 수 있다. 특히, 피사체를 촬영하여 전기적 신호로 변환하는 이미지 센서를 포함하는 다이는 다이 표면에 액티브 픽셀 센서 (active pixel sensor: APS) 어레이를 구성하는 복수의 렌즈가 노출되어 있으며, 이들 복수의 렌즈는 파티클에 의한 오염에 특히 민감하므로, 쏘잉 공정, 또는 쏘잉 공정의 전 공정 및/또는 후 공정에서 발생될 수 있는 오염 가능성을 보다 엄격하게 차단할 필요가 있다.
본 발명의 기술적 사상은 반도체 집적회로 다이를 개별화(individualize) 하기 위한 쏘잉 공정시 비산하는 파티클들에 의해 집적회로가 오염되거나 물리적으로 손상되는 등의 문제를 방지할 수 있도록 집적회로를 효과적으로 보호하기 위한 보호막 조성물을 제공한다.
본 발명의 기술적 사상에 의한 보호막 조성물은 다음 식 (1)을 포함하는 폴리머와, 용제를 포함한다.
식 (1)
Figure 112018012682978-pat00002
식 (1)에서,
a, b, c는 각각 몰분율로서, a + b + c = 1이고, 0.05 ≤ a / (a + b + c) ≤ 0.3이고, 0.1 ≤ b / (a + b + c) ≤ 0.6이고, 0.1 ≤ c / (a + b + c) ≤ 0.6이다. R1, R2, 및 R3는 각각 수소 원자 또는 메틸기이고, R4는 수소 원자, 부티로락토닐기, 또는 치환 또는 비치환된 C3-C30의 지환식(alicyclic) 탄화수소기이고, R5는 치환 또는 비치환된 C6-C30의 선형 또는 고리형 탄화수소기이다.
본 발명의 기술적 사상에 의한 보호막 조성물에 포함되는 폴리머는 약 10,000 ∼ 1,000,000의 중량 평균 분자량(Mw)을 가질 수 있다. 예를 들면, 상기 폴리머는 약 40,000 ∼ 100,000의 중량 평균 분자량(Mw)을 가질 수 있다. 상기 폴리머의 중량 평균 분자량(Mw)이 10,000 보다 더 작은 경우에는 상기 폴리머를 포함하는 보호막 조성물을 이용하여 얻어진 쏘잉 보호막에서 요구되는 물리적 충격에 대한 내성을 확보하기 어려워 쏘잉 공정시 상기 쏘잉 보호막이 깨지는 현상이 발생될 수 있다. 상기 폴리머의 중량 평균 분자량(Mw)이 1,000,000을 초과하는 경우에는 쏘잉 공정이 완료된 후 상기 쏘잉 보호막을 제거할 때 상기 쏘잉 보호막이 완전히 박리되어 제거되지 않고 다이 위에 잔류할 수 있다.
본 발명의 기술적 사상에 의한 보호막 조성물에 포함되는 식 (1)을 포함하는 폴리머의 함량은 형성하고자 하는 쏘잉 보호막의 두께에 따라 다양하게 결정될 수 있다. 예를 들면, 약 1 ∼ 10 μm의 두께를 가지는 쏘잉 보호막을 형성하고자 하는 경우, 보호막 조성물에서 식 (1)을 포함하는 폴리머가 상기 보호막 조성물의 총 중량을 기준으로 약 10 ∼ 50 중량% 양으로 포함될 수 있다.
일부 실시예들에서, 식 (1)에서 R4 및 R5 중 적어도 하나는 에테르기, 카르보닐기, 에스테르기, 또는 히드록시기를 포함할 수 있다.
일부 실시예들에서, 식 (1)에서 R4 및 R5 중 적어도 하나는 O, S, 및 N 중에서 선택되는 적어도 하나의 헤테로원자(heteroatom)를 포함할 수 있다.
일부 실시예들에서, 식 (1)에서 R4는 다음 구조들 중에서 선택되는 어느 하나의 구조를 가질 수 있다.
Figure 112018012682978-pat00003
상기 구조들에서, "*"는 결합 위치이다.
식 (1)에서 R5는 다음 구조들 중에서 선택되는 어느 하나의 구조를 가질 수 있다.
Figure 112018012682978-pat00004
상기 구조들에서, "*"는 결합 위치이다.
상기 구조들에서, m은 2 내지 15의 정수이고, n은 1 내지 10의 정수이다. R6은 수소 원자, 메틸기, 또는 t-부틸기이고, R7은 메틸기, 페닐(phenyl)기, C1-C10의 알킬기로 치환된 페닐기, 또는 C3-C10의 알킬 카르보닐기이다.
일부 실시예들에서, R5는 다음 구조들 중에서 선택되는 어느 하나의 구조를 가질 수 있다.
Figure 112018012682978-pat00005
상기 구조들에서, "*"는 결합 위치이다.
다른 일부 실시예들에서, R5는 다음 구조들 중에서 선택되는 어느 하나의 구조를 가질 수 있다.
Figure 112018012682978-pat00006
상기 구조들에서, "*"는 결합 위치이다.
또 다른 일부 실시예들에서, R5는 다음 구조들 중에서 선택되는 어느 하나의 구조를 가질 수 있다.
Figure 112018012682978-pat00007
상기 구조들에서, "*"는 결합 위치이다.
식 (1)에서, a로 표시한 모노머 유니트 (이하, "모노머 유니트 a"라 함)는 본 발명의 기술적 사상에 의한 일 양태에 따른 보호막 조성물로부터 얻어진 쏘잉 보호막을 제거하는 데 사용될 수 있는 알칼리 수용액에 대하여 높은 용해도를 제공하는 데 기여할 수 있다. 알칼리 수용액, 예를 들면 약 0.5 ∼ 5 중량%의 농도를 가지는 TMAH (tetramethyl ammonium hydroxide) 수용액은 독성 및 악취가 적어 쏘잉 보호막을 제거하는 데 사용하면 친환경적으로 유리하다. 식 (1)을 포함하는 폴리머에서, 모노머 유니트 a의 몰분율이 0.05보다 더 작으면 식 (1)을 포함하는 폴리머를 포함하는 보호막 조성물로부터 얻어지는 쏘잉 보호막이 알칼리 수용액에 의해 쉽게 제거되지 않을 수 있고, 모노머 유니트 a의 몰분율이 0.3을 초과하면 쏘잉 공정 중에 쏘잉 보호막이 DIW에 의해 용해될 수 있으므로 다이를 보호하기 위한 보호막으로서 기능하지 못할 수 있다.
식 (1)에서, b로 표시한 모노머 유니트 (이하, "모노머 유니트 b"라 함)는 폴리머의 강직성(rigidity)을 제어하고 접착력을 제공하는 역할을 할 수 있다. 식 (1)을 포함하는 폴리머에서, 모노머 유니트 b의 몰분율이 0.1보다 더 작으면 식 (1)을 포함하는 폴리머를 포함하는 보호막 조성물로부터 얻어지는 쏘잉 보호막이 끈적거리는(sticky) 문제를 야기할 수 있으며, 모노머 유니트 b의 몰분율이 0.6을 초과하면 쏘잉 보호막의 강직성이 너무 커져서 외부의 물리적 충격에 의해 쉽게 깨질 수 있다.
식 (1)에서, c로 표시한 모노머 유니트 (이하, "모노머 유니트 c"라 함)는 폴리머의 유연성(flexibility)을 제어하는 역할을 할 수 있다. 식 (1)을 포함하는 폴리머에서, 모노머 유니트 c의 몰분율이 0.1보다 더 작으면 식 (1)을 포함하는 폴리머를 포함하는 보호막 조성물로부터 얻어지는 쏘잉 보호막이 외부의 물리적 충격에 의해 쉽게 깨질 수 있으며, 모노머 유니트 c의 몰분율이 0.6을 초과하면 쏘잉 보호막이 끈적거리는 문제를 야기할 수 있다.
본 발명의 기술적 사상에 의한 보호막 조성물에 포함되는 용제는 보호막 조성물이 다이 위에 코팅되었을 때 코팅 얼룩을 발생하지 않게 하고 코팅 균일도를 향상시켜 평탄한 상면을 가지는 균질의 코팅막을 제공하는 역할을 할 수 있다.
일부 실시예들에서, 상기 용제는 유기 용제로 이루어질 수 있다. 예를 들면, 상기 용제는 N-메틸-2-피롤리돈, γ-부티로락톤, N,N-디메틸아세트아미드, 디메틸설폭사이드, 디에틸렌글리콜디메틸에테르, 디에틸렌글리콜디에틸에테르, 디에틸렌글리콜디부틸에테르, 프로필렌글리콜모노메틸에테르, 디프로필렌글리콜모노메틸에테르, 프로필렌글리콜모노메틸에테르아세테이트, 메틸락테이트, 에틸락테이트, 부틸락테이트, 메틸-1,3-부틸렌글리콜아세테이트, 1,3-부틸렌글리콜-3-모노메틸에테르, 메틸피루베이트, 에틸피루베이트, 메틸-3-메톡시 프로피오네이트, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 본 발명의 기술적 사상에 의한 보호막 조성물은 실란 화합물을 더 포함할 수 있다. 상기 실란 화합물은 상기 보호막 조성물이 인가되는 다이 표면과의 접착력을 향상시키는 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 보호막 조성물에 실란 화합물이 포함되는 경우, 상기 실란 화합물은 식 (1)을 포함하는 폴리머의 총 중량을 기준으로 약 0.01 ∼ 15 중량%의 양으로 포함될 수 있다. 보호막 조성물에서 실란 화합물의 함량이 15 중량%를 초과하면, 실란 화합물의 자체 가교 반응에 의해 보호막 조성물의 저장 안정성에 악영향을 미칠 수 있다.
예를 들면, 상기 실란 화합물은 N-(2-아미노에틸)-3-아미노프로필트리에톡시실란, N-페닐 아미노에틸트리메톡시실란, N-페닐 아미노에틸트리에톡시실란, N-페닐 아미노프로필트리메톡시실란, N-페닐 아미노프로필트리에톡시실란, N-페닐 아미노부틸트리메톡시실란, N-페닐 아미노부틸 트리에톡시실란, 비닐 트리메톡시실란, 비닐 트리에톡시실란, 비닐 트리클로로실란, 비닐 트리스(β-메톡시에톡시)실란, 3-메타크릴옥시프로필 트리메톡시실란, 3-아크릴옥시프로필 트리메톡시실란, p-스티릴 트리메톡시실란, 3-메타크릴옥시프로필 메틸디메톡시실란, 3-메타크릴옥시프로필 메틸디에톡시실란, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
일부 실시예들에서, 본 발명의 기술적 사상에 의한 보호막 조성물은 계면활성제를 더 포함할 수 있다. 상기 계면활성제는 본 발명에 따른 보호막 조성물의 코팅 균일도를 더욱 향상시키는 역할을 할 수 있다. 또한, 상기 계면활성제는 상기 보호막 조성물로부터 얻어진 쏘잉 보호막을 알칼리 수용액으로 제거할 때 쏘잉 보호막의 제거를 더욱 용이하게 하는 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 보호막 조성물에 계면활성제가 포함되는 경우, 상기 계면활성제는 식 (1)을 포함하는 폴리머의 총 중량을 기준으로 약 0.001 ∼ 0.01 중량%의 양으로 포함될 수 있다.
예를 들면, 상기 계면활성제로서 폴리옥시에틸렌옥틸페닐에테르; 폴리옥시에틸렌노닐페닐에테르; 대일본잉크사에서 시판하는 상품명 F171, F172, 및 F173; 수미또모트리엠사에서 시판하는 상품명 FC430 및 FC431; 및 신월화학공업사에서 시판하는 상품명 KP341 등을 사용할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
본 발명의 기술적 사상에 의한 실시예들에 따른 보호막 조성물에 포함되는 식 (1)을 포함하는 폴리머는 (메트)아크릴레이트 모노머 유니트 만으로 구성된다. (메트)아크릴레이트 모노머 유니트는 비교적 높은 투과도를 가진다. 따라서, 쏘잉 공정시 다이에 형성된 칩 얼라인 키(align key)가 상기 보호막 조성물로부터 얻어진 쏘잉 보호막에 의해 덮여 있는 경우에도 쏘잉 설비 내에서 상기 칩 얼라인 키를 충분히 인식할 수 있다. 따라서, 쏘잉 공정시 칩 얼라인 키 인식을 위한 별도의 공정을 필요로 하지 않는다. 또한, (메트)아크릴레이트 모노머 유니트는 접착성이 우수하다. 따라서, 상기 보호막 조성물로부터 얻어진 쏘잉 보호막은 쏘잉 공정이 수행되는 동안 다이 표면으로부터 박리되거나 이탈될 염려 없이 다이 표면을 효과적으로 보호할 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 보호막 조성물은 식 (1)을 포함하는 폴리머의 화학 반응을 유도할 수 있는 물질, 예를 들면 잠재적 산(potential acid)과 같은 반응성 물질을 실질적으로 포함하지 않을 수 있다. 본 명세서에서 사용되는 용어 "잠재적 산"은 특정한 조건하에서 산을 발생시키는 물질을 의미하는 것으로서, 예를 들면 PAG(photoacid generator), TAG(thermal acid generator) 등과 같은 산 발생제를 의미한다. 본 발명의 기술적 사상에 의한 실시예들에 따른 보호막 조성물은 식 (1)을 포함하는 폴리머의 화학 반응을 유도할 수 있는 반응성 물질을 실질적으로 포함하지 않으므로, 상기 보호막 조성물로부터 쏘잉 보호막을 형성하는 동안 식 (1)을 포함하는 폴리머의 체인 구조의 변화가 억제될 수 있다. 이에 따라, 쏘잉 보호막의 강도가 확보되어 외부로부터의 물리적 충격에 대한 내성을 확보할 수 있다. 또한, 본 발명의 기술적 사상에 의한 실시예들에 따른 보호막 조성물을 구성하는 식 (1)을 포함하는 폴리머는 다른 물질막들, 예를 들면 다이의 노출 표면, 또는 반도체 패키지 제조 공정 중에 사용되는 라미네이션 필름(lamination film) 등과의 반응성이 적다. 따라서, 반도체 패키지 제조 공정중에 상기 보호막 조성물로부터 얻어진 쏘잉 보호막이 점착층을 가지는 다른 물질막에 접착된 후, 상기 다른 물질막을 상기 쏘잉 보호막으로부터 다시 분리시킬 때 상기 쏘잉 보호막의 일부가 상기 다른 물질막 상에 묻어나거나 손상되는 등의 문제를 방지할 수 있다. 특히, 다이 표면에 상기 쏘잉 보호막을 형성한 후, 상기 쏘잉 보호막 상에 라미네이션 필름을 접착시킨 상태에서 소정의 공정 예를 들면 기판의 백사이드 그라인딩 공정을 수행하고, 이어서 쏘잉 공정을 수행하기 전에 상기 라미네이션 필름을 상기 쏘잉 보호막으로부터 분리시킬 때, 상기 쏘잉 보호막의 일부가 상기 라미네이션 필름에 붙어 상기 라미네이션 필름과 함께 상기 다이로부터 분리되어 나가거나 상기 쏘잉 보호막의 일부가 상기 다이로부터 들뜨게 되는 등의 문제를 방지할 수 있다. 따라서, 다이 표면에 상기 쏘잉 보호막을 형성한 후, 쏘잉 공정을 수행하기 전에 상기 쏘잉 보호막 상에 라미네이션 필름의 접착 및 분리 공정이 추가되더라도 후속의 쏘잉 공정시 상기 쏘잉 보호막에 의해 다이 표면이 효과적으로 보호될 수 있다.
또한, 본 발명의 기술적 사상에 의한 실시예들에 따른 보호막 조성물은 쏘잉 공정에서 다이를 보호하기 위하여 필요한 최소한의 두께, 예를 들면 적어도 1.0 μm의 두께를 가지는 쏘잉 보호막을 형성하는 데 적합하게 이용될 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 보호막 조성물로부터 얻어진 쏘잉 보호막은 DIW에 의한 팽윤(swelling) 현상을 나타내지 않을 수 있다. 따라서, 쏘잉 공정시 DIW의 고압 분사가 수반되어 상기 쏘잉 보호막 상에 DIW가 인가되는 경우에도 상기 쏘잉 보호막의 DIW에 의한 팽윤이 억제될 수 있고, 그에 따라 쏘잉 공정 중에 상기 쏘잉 보호막이 팽윤에 의해 다이로부터 박리되어 이탈되는 문제를 방지할 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 보호막 조성물은 독성 및 악취가 적은 친환경적인 알칼리 수용액, 예를 들면 약 2 ∼ 5 중량%의 농도를 가지는 TMAH 수용액에 의해 쉽고 빠르게 제거될 수 있다. 따라서, 쏘잉 공정에서 쏘잉 보호막을 이용하는 경우 번거롭거나 복잡한 공정을 추가하지 않고도 간단하고 효과적인 방법으로 반도체 패키지를 제조할 수 있다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지 제조 방법을 구체적인 예를 들어 상세히 설명한다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 플로차트이다.
도 2a 내지 도 2d는 도 1에 예시한 반도체 패키지 제조 방법을 공정 순서에 따라 도시한 도면들이다.
도 1 및 도 2a를 참조하면, 공정 P12에서 반도체 구조물(ST)을 형성한다.
일부 실시예들에서, 반도체 구조물(ST)은 기판(SUB)의 활성면 상에 형성된 복수의 다이 영역(DA)을 포함할 수 있다. 기판(SUB) 상에서 복수의 다이 영역(DA)은 스크라이브 레인(SL)에 의해 상호 구분될 수 있다.
기판(SUB)은 반도체 기판을 포함할 수 있다. 일부 실시예들에서, 기판(SUB)은 다층 배선 구조(미도시) 및 상기 다층 배선 구조를 절연하는 절연층을 더 포함할 수 있다.
복수의 다이 영역(DA)에는 각각 다양한 종류의 복수의 개별 소자 (individual devices)를 포함하는 반도체 소자가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 기판(SUB)의 도전 영역에 전기적으로 연결될 수 있다. 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
일부 실시예들에서, 복수의 다이 영역(DA)은 각각 이미지 센서를 포함할 수 있다. 상기 이미지 센서는 복수의 마이크로 렌즈를 포함하는 액티브 픽셀 센서 (active pixel sensor: APS) 어레이를 구비한 CIS (CMOS image sensor)로 이루어질 수 있다.
도 3a는 도 2a의 복수의 다이 영역(DA)에 각각 포함될 수 있는 이미지 센서(100)의 주요 구성을 개략적으로 도시한 평면도이다. 도 3b는 도 3a에 예시한 이미지 센서(100)의 주요 구성들을 보여주는 개략적인 단면도이다.
도 3a 및 도 3b를 참조하면, 이미지 센서(100)는 센서 어레이 영역(SAR, sensor array region), 회로 영역(CR: circuit region) 및 패드 영역(PR: pad region)을 포함하는 이미지 센서 본체(110)를 포함할 수 있다.
센서 어레이 영역(SAR)에는 매트릭스(matrix) 형태로 배치된 복수의 단위 픽셀(120)로 이루어지는 픽셀 어레이가 형성될 수 있다. 회로 영역(CR)은 복수의 트랜지스터들을 포함하는 전자 소자들로 구성될 수 있다. 회로 영역(CR)은 센서 어레이 영역(SAR)의 단위 픽셀(120)에 일정한 신호를 제공하거나 출력 신호를 제어하기 위한 배선 구조를 포함할 수 있다. 복수의 단위 픽셀(120)은 액티브 픽셀 센서일 수 있다.
패드 영역(PR)에는 외부 장치 또는 패키지 베이스 기판과 전기적 신호를 주고 받는데 이용되는 복수의 도전성 패드(130)가 형성될 수 있다. 패드 영역(PR)은 센서 어레이 영역(SAR)의 주위에 배치될 수 있다. 복수의 도전성 패드(130)는 복수의 단위 픽셀(120)과 전기적으로 연결될 수 있다. 이미지 센서(100)는 복수의 도전성 패드(130)와 회로 영역(CR)에 포함되는 전자 소자들 및 센서 어레이 영역(SAR)에 포함된 복수의 단위 픽셀(120)을 전기적으로 연결하는 복수의 배선 구조(도시 생략)가 형성될 수 있다. 회로 영역(CR) 및 패드 영역(PR)은 이미지 센서(100)의 주변 회로 영역(PCR: peripheral circuit region)을 구성할 수 있다.
도 3b에 예시한 바와 같이, 이미지 센서(100)는 상호 반대측에 있는 제1 표면(100A) 및 제2 표면(100B)을 포함하고, 복수의 단위 픽셀(120)은 이미지 센서(100)의 제1 표면(100A) 측에 배치될 수 있다. 복수의 단위 픽셀(120) 상에는 복수의 칼라 필터(125) 및 복수의 마이크로 렌즈(150)가 차례로 형성될 수 있다.
복수의 마이크로 렌즈(150)는 센서 어레이 영역(SAR)으로 입사되는 광을 복수의 단위 픽셀(120)에 집광시킬 수 있다. 단위 픽셀(120)이 포토다이오드를 포함하는 경우, 복수의 마이크로 렌즈(150)는 센서 어레이 영역(SAR)의 입사광을 복수의 단위 픽셀(120)의 포토다이오드에 집광시킬 수 있다. 마이크로 렌즈(150)는 예를 들면, TMR 계열의 수지 (Tokyo Ohka Kogyo, Co. 제품) 또는 MFR 계열의 수지 (Japan Synthetic Rubber Corporation 제품)로 이루어질 수 있다.
이미지 센서(100)의 제1 표면(100A) 위에 형성된 패드(130)와 제2 표면(100B) 위에 형성된 패드(130)를 상호 전기적으로 연결하도록 이미지 센서(100)를 관통하는 복수의 TSV(through silicon via) 콘택(135)을 포함할 수 있다. 이미지 센서(100)의 제2 표면(100B) 상에는 패드(130)를 노출시키는 개구를 가지는 보호층(132)이 형성될 수 있다. 보호층(132)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
다시 도 2a를 참조하면, 다른 일부 실시예들에서 복수의 다이 영역(DA)은 각각 로직 소자를 포함할 수 있다.
도 4는 도 2a의 복수의 다이 영역(DA)에 각각 포함될 수 있는 로직 소자(200)의 주요 구성을 개략적으로 도시한 단면도이다.
로직 소자(200)는 로직 기판(210)과, 로직 기판(210) 상에 형성된 배선 구조(220)를 포함할 수 있다. 로직 기판(210)은 도 2a에 예시한 기판(SUB)에 대응할 수 있다. 배선 구조(220)는 다층 구조의 복수의 배선층(224)과, 복수의 배선층(224)을 상호 절연하기 위한 층간절연막(226)을 포함할 수 있다. 복수의 배선층(224)에 의해 프로세서 코어 IP (intellectual property), ADC (analog-to-digital converter), DAC (digital-to-analog converter), PLL (phase-locked loop)등과 같은 아날로그 IP 등을 포함하는 다양한 로직 회로가 구성될 수 있다.
로직 소자(200)는 배선 구조(220) 측의 제1 표면(202)과, 제1 표면(202)의 반대측인 로직 기판(210) 측의 제2 표면(204)을 가진다. 로직 소자(200)에서 복수의 TSV 콘택(255)이 로직 기판(210)을 관통하도록 형성될 수 있다. 로직 소자(200)의 제2 표면(204) 위에는 절연층(238) 및 로직 재배선 구조(240)가 형성될 수 있다. 로직 재배선 구조(240)는 복수의 로직 재배선 라인(242)과, 복수의 로직 재배선 라인(242)을 덮는 재배선 절연층(244)을 포함할 수 있다. 복수의 로직 재배선 라인(242)은 로직 소자(200)에 포함된 배선 구조에 연결될 수 있다. 또한, 복수의 로직 재배선 라인(242)은 로직 기판(210)의 백사이드인 로직 소자(200)의 제2 표면(204)에서 노출되는 도전성 패드(230)에 연결될 수 있다. 복수의 TSV 콘택(255)은 각각 로직 재배선 구조(240) 및 UBM (under bump metallization) 층(246)을 통해 복수의 접속 단자(248) 중 어느 하나에 연결될 수 있다. 복수의 TSV 콘택(255) 각각의 일단은 배선 구조(220)에 포함된 배선층(224)에 연결되고, 타단은 로직 재배선 구조(240)의 로직 재배선 라인(242)에 연결될 수 있다.
다시 도 2a를 참조하면, 또 다른 일부 실시예들에서 복수의 다이 영역(DA)은 각각 메모리 소자를 포함할 수 있다.
도 5는 도 2a의 복수의 다이 영역(DA)에 각각 포함될 수 있는 메모리 소자(300)의 주요 구성을 개략적으로 도시한 단면도이다.
도 5를 참조하면, 메모리 소자(300)는 메모리 칩(300A)를 포함한다. 메모리 칩(300A)은 웨이퍼 상에 메모리 소자들을 형성하고, 패시베이션 공정 및 쏘잉 공정을 수행하여 웨이퍼로부터 복수의 다이(die)로 분리된 것일 수 있다.
일부 실시예들에서, 메모리 칩(300A)은 DRAM (dynamic random access memory), SRAM (static random access memory), PRAM (phase-change random access memory), MRAM (magnetoresistive random access memory), FeRAM (ferroelectric random access memory) RRAM (resistive random access memory), 플래시 메모리 (flash memory), 또는 EEPROM (electrically erasable programmable read-only memory) 소자를 포함할 수 있다.
메모리 칩(300A)은 하부 기판(310) 상에서 몰딩부(302)에 의해 밀봉될 수 있다. 몰딩부(302)는 메모리 소자(300)의 주위에서 메모리 칩(300A)의 측벽을 덮도록 형성될 수 있다. 몰딩부(302)는 에폭시 수지로 이루어질 수 있다. 일부 실시예들에서, 메모리 칩(300A)은 다이 접착 필름(312)에 의하여 하부 기판(310) 상에 부착될 수 있다.
하부 기판(310)은 다층 배선 구조(미도시)와 상기 다층 배선 구조를 절연하는 절연층을 포함할 수 있다. 일부 실시예들에서, 하부 기판(310)은 생략 가능하다.
메모리 칩(300A)은 복수의 칩 패드(360)를 포함할 수 있다. 복수의 칩 패드(360)는 메모리 칩(300A)의 외부에서 노출되는 도전층으로 이루어질 수 있다. 복수의 칩 패드(360)를 통해 메모리 칩(300A)의 외부로부터 메모리 칩(300A)의 내부로, 또는 메모리 칩(300A)의 내부로부터 메모리 칩(300A)의 외부로 전기 신호들이 입력 또는 출력될 수 있다. 복수의 칩 패드(360)는 메모리 칩(300A)를 구성하는 단위 소자들의 종류, 특성 등에 따라 다양한 개수 및 형상을 가질 수 있다.
메모리 소자(300)는 메모리 칩(300A) 및 몰딩부(302)의 상부에 배치된 재배선 구조(350)를 포함할 수 있다. 메모리 재배선 구조(350)는 메모리 칩(300A) 및 몰딩부(302)를 덮는 절연층(352)과, 절연층(352) 위에 형성된 복수의 재배선 라인(354)을 포함할 수 있다. 복수의 칩 패드(360)는 메모리 재배선 라인(354)에 연결될 수 있다. 메모리 칩(300A)의 입출력(I/O) 단자 배선들은 복수의 칩 패드(360)를 통해 메모리 재배선 라인(354)에 연결될 수 있다.
다시 도 2a를 참조하면, 또 다른 일부 실시예들에서 복수의 다이 영역(DA)은 도 3a 및 도 3b에 예시한 이미지 센서(100), 도 4에 예시한 로직 소자(200), 및 도 5에 예시한 메모리 소자(300) 중 적어도 2 개가 수직으로 오버랩되도록 적층된 적층 구조를 포함할 수 있다.
도 6은 이미지 센서(100), 로직 소자(200), 및 메모리 소자(300)가 수직으로 오버랩되도록 배치된 이미지 센서 적층 구조(400)의 개략적인 단면도이다. 도 6에서는 로직 소자(200) 및 메모리 소자(300)를 간략화하여 도시하였다.
도 1 및 도 2b를 참조하면, 공정 P14에서, 본 발명의 기술적 사상에 의한 보호막 조성물을 이용하여 공정 P12에서 형성한 반도체 구조물(ST) 상에 쏘잉 보호막(510)을 형성한다.
쏘잉 보호막(510)을 형성하기 위하여, 반도체 구조물(ST) 위에 본 발명의 기술적 사상에 의한 보호막 조성물을 스핀 코팅한 후, 코팅된 보호막 조성물에 열을 가하여 보호막 조성물에 포함된 용제를 휘발시키는 소프트 베이킹 공정을 수행할 수 있다. 상기 소프트 베이크 공정은 약 105 ∼ 130 ℃의 범위 내에서 선택되는 온도, 예를 들면 약 120℃의 온도에서 수행될 수 있다.
도 7은 반도체 구조물(ST)이 도 6에 예시한 이미지 센서 적층 구조(400)를 포함하는 경우, 이미지 센서 적층 구조(400) 위에 쏘잉 보호막(510)이 형성된 구조를 예시한 단면도이다.
도 7을 참조하면, 쏘잉 보호막(510)은 이미지 센서 적층 구조(400)의 이미지 센서(100)에 포함된 복수의 마이크로 렌즈(150)에 직접 접하도록 형성될 수 있다. 복수의 마이크로 렌즈(150)는 다른 부분들에 비해 파티클에 의한 오염에 민감하다. 복수의 마이크로 렌즈(150)가 쏘잉 보호막(510)으로 덮이게 되어, 후속 공정에서 복수의 마이크로 렌즈(150) 및 이를 포함하는 이미지 센서 적층 구조(400)의 오염 가능성을 쏘잉 보호막(510)에 의해 효과적으로 차단할 수 있다.
본 발명의 기술적 사상에 의한 보호막 조성물은 식 (1)을 포함하는 폴리머를 포함한다. 식 (1)을 포함하는 폴리머는 아크릴레이트 모노머 유니트 및/또는 메타크릴레이트 모노머 유니트를 포함하므로 쏘잉 보호막(510)은 비교적 높은 투과도를 가질 수 있다. 따라서, 후속 공정에서 이미지 센서 적층 구조(400) 위에 쏘잉 보호막(510)이 형성된 상태에서 쏘잉 공정을 수행할 때 복수의 다이 영역(DA)에 형성된 칩 얼라인 키가 쏘잉 보호막(510)으로 덮여 있더라도 쏘잉 설비 내에서 상기 칩 얼라인 키를 충분히 인식할 수 있다. 또한, 쏘잉 보호막(510)은 이미지 센서(100)의 표면에 우수한 접착력으로 접착된 상태를 유지할 수 있다. 따라서, 쏘잉 보호막(50)은 후속의 쏘잉 공정이 수행되는 동안 이미지 센서(100)의 표면으로부터 박리되거나 이탈될 염려 없이 이미지 센서(100)의 표면을 보호할 수 있다.
쏘잉 보호막(510)이 형성된 후, 쏘잉 보호막(510)의 저면은 이미지 센서(100)를 구성하는 복수의 마이크로 렌즈(150)의 형상에 대응하여 복수의 마이크로 렌즈(150)에 접하는 오목한 표면(510S)을 가질 수 있다. 따라서, 쏘잉 보호막(510)과 복수의 마이크로 렌즈(150)와의 사이에 이격 공간 없이 쏘잉 보호막(510)이 복수의 마이크로 렌즈(150)를 밀착하여 덮게 되므로 복수의 마이크로 렌즈(150)가 쏘잉 보호막(510)에 의해 효과적으로 보호될 수 있다.
도 1 및 도 2c를 참조하면, 공정 P16에서, 쏘잉 보호막(510)이 반도체 구조물(ST)을 덮고 있는 상태에서 쏘잉 보호막(510)의 표면으로부터 쏘잉 보호막(510) 및 반도체 구조물(ST)을 스크라이브 레인(SL)을 따라 쏘잉한다.
상기 쏘잉 공정은 블레이드(blade) 또는 레이저 광선을 이용하여 수행될 수 있다. 도 2c에는 쏘잉 보호막(510)에서 상기 쏘잉 공정에 의해 형성된 절단선(510C)이 개략적으로 도시되어 있다. 상기 쏘잉 공정을 수행한 후, 반도체 구조물(ST)이 복수의 반도체 다이(SD)로 개별화(individualize)되고, 쏘잉 보호막(510)은 복수의 쏘잉 보호 패턴(510P)으로 분할될 수 있다.
공정 P16에 따라 쏘잉 공정을 수행하는 동안, 반도체 구조물(ST)을 구성하는 구성 요소들의 절단면에서 발생되어 비산하는 파티클들이 쏘잉 보호막(510)의 표면에 부착될 수 있다. 반도체 구조물(ST)은 쏘잉 보호막(510)으로 덮여 있으므로, 복수의 반도체 다이(SD)의 표면, 특히 파티클과 같은 오염에 민감한 복수의 마이크로 렌즈(150)의 표면은 파티클과 같은 이물질로 오염되지 않을 수 있다.
도 1 및 도 2d를 참조하면, 공정 P18에서, 복수의 쏘잉 보호 패턴(510P)으로 분할된 쏘잉 보호막(510)을 제거하여 복수의 반도체 다이(SD) 각각의 상면을 노출시킨다.
도 2d에는 반도체 구조물(ST)에서 공정 P16에 따라 상기 쏘잉 공정을 수행한 결과 형성된 절단선(SC)이 개략적으로 도시되어 있다.
쏘잉 보호막(510)을 제거하기 위하여 알칼리 수용액을 이용할 수 있다. 일부 실시예들에서, 상기 알칼리 수용액은 약 2 ∼ 5 중량%의 농도를 가지는 TMAH (tetramethyl ammonium hydroxide) 수용액으로 이루어질 수 있다.
쏘잉 보호막(510)을 제거하기 위한 공정은 상온에서 수행될 수 있다. 일부 실시예들에서, 쏘잉 보호막(510)을 제거하기 위하여, 쏘잉 보호막(510)의 상면에 2.38 중량% TMAH 수용액을 인가한 후, 소정 시간 예를 들면 약 30 초 내지 약 1 분 동안 방치하여 쏘잉 보호막(510)을 2.38 중량% TMAH 수용액으로 용해시킬 수 있다.
그 후, 쏘잉 보호막(510)이 용해된 결과물과, 쏘잉 보호막(510)의 표면에 잔류하던 파티클과 같은 이물질들을 DIW를 이용하여 제거하는 세정 공정과, 복수의 반도체 다이(SD) 각각의 표면에 잔류하는 DIW를 제거하기 위한 건조 공정을 수행할 수 있다. 상기 세정 공정 및 건조 공정시, 복수의 반도체 다이(SD)를 회전시키는 스핀 공정을 병행할 수 있다.
도 8은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 플로차트이다.
도 8 및 도 2a를 참조하면, 공정 P22에서, 반도체 구조물(ST)을 형성한다.
반도체 구조물(ST)을 형성하기 위하여, 도 1 및 도 2a를 참조하여 공정 P12에 대하여 설명한 바와 같은 공정들을 수행할 수 있다. 반도체 구조물(ST)에 포함된 복수의 다이 영역(DA)은 도 3a 및 도 3b를 참조하여 설명한 이미지 센서(100), 도 4를 참조하여 설명한 로직 소자(200), 도 5를 참조하여 설명한 메모리 소자(300), 또는 이들의 조합으로 이루어지는 적층 구조를 포함할 수 있다. 상기 적층 구조는 예를 들면 도 6에 예시한 이미지 센서 적층 구조(400)와 동일 또는 유사한 구조를 가질 수 있다.
도 8 및 도 2b를 참조하면, 공정 P24에서, 본 발명의 기술적 사상에 의한 보호막 조성물을 이용하여 공정 P22에서 형성한 반도체 구조물(ST) 상에 쏘잉 보호막(510)을 형성한다.
쏘잉 보호막(510)을 형성하기 위하여, 도 1 및 도 2b를 참조하여 공정 P14에 대하여 설명한 바와 같은 공정들을 수행할 수 있다.
도 8 및 도 2c를 참조하면, 공정 P26에서, 쏘잉 보호막(510)이 반도체 구조물(ST)을 덮고 있는 상태에서 쏘잉 보호막(510)의 표면으로부터 쏘잉 보호막(510) 및 반도체 구조물(ST)을 스크라이브 레인(SL)을 따라 쏘잉하여, 반도체 구조물(ST)을 복수의 반도체 다이(SD)로 개별화하고, 쏘잉 보호막(510)을 복수의 쏘잉 보호 패턴(510P)으로 분할한다.
쏘잉 보호막(510) 및 반도체 구조물(ST)을 쏘잉하기 위하여, 도 1 및 도 2c를 참조하여 설명한 바와 같은 공정들을 수행할 수 있다.
도 9a 및 도 9b는 도 8을 참조하여 설명하는 반도체 패키지 제조 방법의 일부 공정들을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 8 및 도 9a를 참조하면, 공정 P28에서, 복수의 반도체 다이(SD)가 각각 쏘잉 보호 패턴(510P)으로 덮인 상태에서 각각의 반도체 다이(SD)를 지지 테이프(610) 상으로 이동시키는 다이 트랜스퍼(transfer) 공정을 수행한다.
상기 다이 트랜스퍼 공정을 수행하는 데 있어서, 공정 P26에 따른 쏘잉 공정에서 얻어진 복수의 반도체 다이(SD)를 굿 다이(good die)와 배드 다이(bad die)로 구분하고 복수의 반도체 다이(SD) 중 굿 다이로 구분된 것들에 대해서만 상기 다이 트랜스퍼 공정을 수행할 수 있다.
일부 실시예들에서, 상기 다이 트랜스퍼 공정을 수행하기 위하여 반도체 다이(SD)를 개별적으로 들어올리는 진공 픽업(pick-up) 공정을 수행하고, 진공 픽업된 반도체 다이(SD)를 지지 테이프(610) 상으로 이동시켜 지지 테이프(610) 상에 접착시킬 수 있다. 지지 테이프(610)은 UV 경화형 점착층을 포함할 수 있다.
반도체 다이(SD)를 개별적으로 들어올리는 진공 픽업 공정을 수행하는 동안, 진공 픽업 장치에 부착된 파티클과 같은 이물질이 픽업 대상물로 전달되어 픽업 대상물이 오염될 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 반도체 다이(SD)를 개별적으로 들어올리는 진공 픽업 공정은 반도체 다이(SD)가 쏘잉 보호 패턴(510P)으로 덮인 상태에서 이루어진다. 따라서, 반도체 다이(SD)를 지지 테이프(610) 상으로 이동시키는 다이 트랜스퍼 공정 중에 반도체 다이(SD)는 쏘잉 보호 패턴(510P)에 의해 보호되어 반도체 다이(SD)가 파티클과 같은 이물질에 의해 오염될 염려가 없다.
도 8 및 도 9b를 참조하면, 공정 P30에서, 지지 테이프(610) 상에서 쏘잉 보호 패턴(510P)을 제거하여 지지 테이프(610) 상에 있는 복수의 반도체 다이(SD) 각각의 상면을 노출시킨다.
쏘잉 보호 패턴(510P)을 제거하기 위하여, 도 1 및 도 2d를 참조하여 공정 P18에 따라 복수의 쏘잉 보호 패턴(510P)으로 분할된 쏘잉 보호막(510)을 제거하는 공정에 대하여 설명한 바와 같은 방법을 이용할 수 있다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 플로차트이다.
도 11a 내지 도 11g는 도 10에 예시한 반도체 패키지 제조 방법을 공정 순서에 따라 도시한 단면도들이다.
도 10 및 도 11a를 참조하면, 공정 P42에서, 반도체 구조물(700)을 형성한다.
반도체 구조물(700)은 기판(710)과, 기판(710)에 포함된 복수의 다이 영역(DA)의 활성면 상에 형성된 복수의 반도체 소자(720)를 포함할 수 있다.
기판(710)에서 복수의 다이 영역(DA)은 스크라이브 레인(SL)에 의해 상호 구분될 수 있다. 기판(710)은 상호 반대측에 있는 제1 표면(710A) 및 제2 표면(710B)을 포함할 수 있다. 제1 표면(710A)은 복수의 다이 영역(DA)의 활성면을 구성할 수 있다. 기판(710)은 제1 두께(D1)를 가질 수 있다.
일부 실시예들에서, 복수의 반도체 소자(720)는 도 3a 및 도 3b를 참조하여 설명한 이미지 센서(100)를 포함할 수 있다. 도 3b에 예시한 바와 같이, 이미지 센서(100)는 복수의 마이크로 렌즈(150) 및 복수의 단위 픽셀(120)을 포함하는 센서 어레이 영역(SAR)을 포함할 수 있다. 복수의 단위 픽셀(120)은 액티브 픽셀 센서일 수 있다.
도 10 및 도 11b를 참조하면, 공정 P44에서, 본 발명의 기술적 사상에 의한 보호막 조성물을 이용하여 공정 P42에서 형성한 반도체 구조물(700) 상에 쏘잉 보호막(510)을 형성한다.
쏘잉 보호막(510)은 기판(710)의 제1 표면(710A) 위에서 복수의 반도체 소자(720)를 덮도록 형성될 수 있다.
쏘잉 보호막(510)을 형성하기 위하여, 도 1 및 도 2b를 참조하여 공정 P14에 대하여 설명한 바와 같은 공정들을 수행할 수 있다.
도 10 및 도 11c를 참조하면, 공정 P46에서, 기판(710)의 제1 표면(710A) 위에서 쏘잉 보호막(510)을 덮는 라미네이션 필름(730)을 형성한다.
일부 실시예들에서, 라미네이션 필름(730)은 폴리염화비닐(polyvinylchloride, PVC) 계의 폴리머 시트와, 아크릴 수지계의 UV 경화형 점착층을 포함할 수 있다. 상기 점착층에 의해 라미네이션 필름(730)이 쏘잉 보호막(510) 상에 부착될 수 있다.
도 10 및 도 11d를 참조하면, 공정 P48에서, 기판(710)의 제2 표면(710B)으로부터 기판(710)을 그라인딩한다.
기판(710)을 그라인딩하기 위하여, 라미네이션 필름(730)이 하부를 향하고 기판(710)의 제2 표면(710B)이 상부를 향하도록 반도체 구조물(700)이 재배치될 수 있다. 기판(710)을 제2 표면(710B)으로부터 그라인딩한 후, 기판(710)은 제1 두께(D1)(도 11a 참조)보다 더 작은 제2 두께(D2)를 가질 수 있다.
기판(710)을 그라인딩하는 동안 쏘잉 보호막(510) 및 라미네이션 필름(730)에 열 및 압력이 인가될 수 있다. 본 발명의 기술적 사상에 의한 실시예들에 따른 보호막 조성물로부터 얻어진 쏘잉 보호막(510)은 라미네이션 필름(730)과의 반응성이 적다. 따라서, 기판(710)을 그라인딩하는 동안 쏘잉 보호막(510) 및 라미네이션 필름(730)에 열 및 압력이 인가되는 경우에도 쏘잉 보호막(510)과 라미네이션 필름(730)과의 사이의 원하지 않는 반응이 억제될 수 있다.
도 10 및 도 11e를 참조하면, 공정 P50에서, 라미네이션 필름(730)(도 11d 참조)을 제거하여 쏘잉 보호막(510)을 노출시킨다.
라미네이션 필름(730)을 제거하기 위하여 라미네이션 필름(730)에 UV를 조사할 수 있다.
도 11d를 참조하여 설명한 바와 같이 쏘잉 보호막(510)은 라미네이션 필름(730)과의 반응성이 적다. 따라서, 라미네이션 필름(730)을 쏘잉 보호막(510)으로부터 분리시킬 때 쏘잉 보호막(510)의 일부가 라미네이션 필름(730)에 묻어 나가거나, 쏘잉 보호막(510)이 반도체 구조물(700)로부터 벗겨져서 들뜨게 되는 등의 문제가 발생되는 것을 방지할 수 있다.
도 10 및 도 11f를 참조하면, 공정 P52에서, 반도체 구조물(700)(도 11e 참조)이 쏘잉 보호막(510)으로 덮인 상태에서 반도체 구조물(700)을 지지 테이프(750) 상으로 이동시킨 후, 쏘잉 보호막(510)의 표면으로부터 쏘잉 보호막(510) 및 반도체 구조물(700)을 스크라이브 레인(SL)을 따라 쏘잉하여, 반도체 구조물(700)을 복수의 반도체 다이(700D)로 개별화하고, 쏘잉 보호막(510)을 복수의 쏘잉 보호 패턴(510P)으로 분할한다.
쏘잉 보호막(510) 및 반도체 구조물(700)을 쏘잉하기 위하여, 도 1 및 도 2c를 참조하여 설명한 바와 같은 공정들을 수행할 수 있다. 지지 테이프(750)는 UV 경화형 점착층을 포함할 수 있다. 복수의 반도체 다이(700D)가 지지 테이프(750) 상에 접착된 상태로 상기 쏘잉 공정이 수행될 수 있다.
도 10 및 도 11g를 참조하면, 공정 P54에서, 복수의 쏘잉 보호 패턴(510P)을 제거하여 복수의 반도체 소자(720) 각각의 상면을 노출시킨다.
복수의 쏘잉 보호 패턴(510P)을 제거하기 위하여, 도 1 및 도 2d를 참조하여 공정 P18에 따라 복수의 쏘잉 보호 패턴(510P)으로 분할된 쏘잉 보호막(510)을 제거하는 공정에 대하여 설명한 바와 같은 방법을 이용할 수 있다.
다음에, 본 발명의 기술적 사상에 의한 보호막 조성물에 포함될 수 있는 폴리머들의 합성예들과, 보호막 조성물의 제조예들을 설명한다.
다음에 제시하는 예들은 단지 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것으로, 본 발명의 범위가 다음에 상술하는 예들에 한정되는 것은 아니다.
합성예 1 내지 합성예 40
폴리머 1 내지 폴리머 40의 합성
폴리머 1 내지 폴리머 40의 합성을 위하여, MAA (methacrylic acid)와, b1 내지 b9로 표시한 모노머들과, c1 내지 c15로 표시한 모노머들을 사용하였다.
Figure 112018012682978-pat00008
Figure 112018012682978-pat00009
Figure 112018012682978-pat00010
Figure 112018012682978-pat00011
Figure 112018012682978-pat00012
폴리머 1의 합성을 위하여, 20 mol%(3.22g)의 MAA와, 30 mol%(5.61g)의 모노머 b1과, 50 mol%(20.0g)의 모노머 c1과, 라디칼 반응 개시제인 AIBN (2,2'-azobisisobutyronitrile)(0.06g)을 단량체 고형분 농도가 33.3%가 되도록 PGMEA (propylene glycol monomethyl ether acetate) 62.31g에 녹인 후, 오일 배쓰(bath)를 이용하여 80 ℃에서 14 시간 동안 교반하며 라디칼 반응을 진행하였다. 라디칼 반응 종결후 반응 용액을 상온(25 ℃)으로 식히고, 반응하지 않고 남아있는 불순물들 즉, 미반응 모노머, 분자량이 작은 올리고머, 불순물 등을 제거하기 위하여 침전을 통해 정제하였다. 이 때, 침전 용매로서 헵탄을 사용하였으며, 반응 용액의 총 중량을 기준으로 10 배의 침전 용매를 사용하여 폴리머 고체를 침전시키고 여과하여 침전물을 수득하였다. 얻어진 폴리머 고체를 진공 건조기를 이용하여 60 ℃의 온도로 24 시간 동안 건조시켰다. GPC (gel permeation chromatography) 분석기(Waters 사 제품)를 이용하여 얻어진 폴리머의 중량 평균 분자량을 측정하였으며, 그 결과를 표 1에 나타내었다.
폴리머 2 내지 폴리머 40의 합성을 위하여, MAA와, b1 내지 b9로 표시한 모노머들과, c1 내지 c15로 표시한 모노머들을 표 1에 나타낸 함량으로 다양하게 조합한 후, 폴리머 1의 합성 방법과 동일한 방법으로 PGMEA에 용해시켜 라디칼 반응을 유도하여 각각의 폴리머를 합성하고, 얻어진 폴리머들의 중량 평균 분자량을 측정하여 그 결과를 표 1에 나타내었다.
　 모노머 a 몰% 모노머 b 몰% 모노머 c 몰% 분자량 다분산도
폴리머 1 MAA 20 b-1 30 c-1 50 64,000 2.28
폴리머 2 MAA 20 b-1 30 c-2 50 62,000 2.31
폴리머 3 MAA 20 b-1 30 c-3 50 70,241 2.28
폴리머 4 MAA 20 b-1 30 c-4 50 70,200 2.31
폴리머 5 MAA 20 b-1 30 c-5 50 70,000 2.3
폴리머 6 MAA 20 b-1 30 c-6 50 68,000 2.21
폴리머 7 MAA 20 b-1 30 c-7 50 69,000 2.31
폴리머 8 MAA 20 b-1 30 c-8 50 70,000 2.3
폴리머 9 MAA 20 b-1 30 c-9 50 72,000 2.3
폴리머 10 MAA 20 b-1 30 c-10 50 75,000 2.4
폴리머 11 MAA 20 b-1 30 c-11 50 76,000 2.31
폴리머 12 MAA 20 b-1 30 c-12 50 80,000 2.25
폴리머 13 MAA 20 b-1 30 c-13 50 80,000 2.23
폴리머 14 MAA 20 b-1 30 c-14 50 80,000 2.24
폴리머 15 MAA 20 b-1 30 c-15 50 80,000 2.31
폴리머 16 MAA 20 b-2 30 c-7 50 68,000 2.32
폴리머 17 MAA 20 b-3 30 c-7 50 69,000 2.31
폴리머 18 MAA 20 b-4 30 c-7 50 67,000 2.31
폴리머 19 MAA 20 b-5 30 c-7 50 68,000 2.3
폴리머 20 MAA 20 b-6 30 c-7 50 69,000 2.29
폴리머 21 MAA 20 b-7 30 c-7 50 68,000 2.3
폴리머 22 MAA 20 b-8 30 c-7 50 67,000 2.24
폴리머 23 MAA 20 b-9 30 c-7 50 65,500 2.14
폴리머 24 MAA 20 b-2 30 c-9 50 72,000 2.31
폴리머 25 MAA 20 b-3 30 c-9 50 71,000 2.32
폴리머 26 MAA 20 b-4 30 c-9 50 70,000 2.31
폴리머 27 MAA 20 b-5 30 c-9 50 67,000 2.31
폴리머 28 MAA 20 b-6 30 c-9 50 65,000 2.25
폴리머 29 MAA 20 b-7 30 c-9 50 67,000 2.31
폴리머 30 MAA 20 b-8 30 c-9 50 64,000 2.21
폴리머 31 MAA 20 b-9 30 c-9 50 67,000 2.26
폴리머 32 MAA 20 b-2 30 c-11 50 70,000 2.22
폴리머 33 MAA 20 b-3 30 c-11 50 71,000 2.24
폴리머 34 MAA 20 b-4 30 c-11 50 71,500 2.31
폴리머 35 MAA 20 b-5 30 c-11 50 72,000 2.32
폴리머 36 MAA 20 b-6 30 c-11 50 72,000 2.31
폴리머 37 MAA 5 b-1 45 c-7 50 67,000 2.31
폴리머 38 MAA 35 b-1 15 c-7 50 65,000 2.25
폴리머 39 MAA 20 b-1 10 c-7 70 70,000 2.23
폴리머 40 MAA 20 b-1 70 c-7 10 72,000 2.12
조성물 제조 (예 1 내지 예 40)
합성예 1 내지 합성예 40에서 합성한 폴리머 1 내지 폴리머 40을 이용하여 보호막 조성물들을 제조하였다. 이를 위하여, 먼저 폴리머 1 내지 폴리머 40 각각을 PGMEA에 고형분 함량 30%로 용해시켰다. 이 때, 쏘잉 보호막 조성물들과 이들 조성물이 코팅되는 코팅 대상막과의 접착력 향상을 위해서 실란 화합물 N-(2-아미노에틸)-3-아미노프로필트리에톡시실란(CAS No. 5089-72-5)을 폴리머 총 중량을 기준으로 0.5 중량%의 양으로 첨가하였다. 얻어진 용액을 0.45 μm 포어 사이즈(pore size)의 디스크 필터(disc filter)를 사용하여 여과한 후, MARK-7 코팅 장비(TEL 사 제품)를 이용하여 200 mm 직경의 실리콘 웨이퍼의 포론트 사이드(front side) 위에 2500 rpm으로 35 초 동안 스핀 코팅하였다. 코팅된 필름의 경화를 위하여 120 ℃에서 2 분 동안 핫플레이트(hot-plate)를 이용하여 소프트 베이킹하여 폴리머 1 내지 폴리머 40 각각을 포함하는 쏘잉 보호막들을 얻었다.
얻어진 쏘잉 보호막들의 두께는 Opti 2600(KLA-Tencor 사 제품)으로 측정하였으며, 그 결과를 표 2에 나타내었다.
얻어진 쏘잉 보호막들의 두께 불균일성 및 깨짐 현상 유무를 평가였으며, 그 결과를 표 2에서 "코팅 상태"로 나타내었다.
얻어진 쏘잉 보호막들 각각의 상면에 UV 경화형 점착층을 포함하는 라미네이션 필름을 붙인 후, 상기 실리콘 웨이퍼의 백사이드(back side)를 그라인딩하여 상기 실리콘 웨이퍼의 두께를 감소시켰다. 이 때, 발생되는 열 및 압력이 쏘잉 보호막들 및 이들 각각의 상면을 덮고 있는 라미네이션 필름들에 전달되었다. 상기 실리콘 웨이퍼의 백사이드 그라인딩 공정시 쏘잉 보호막들과 이들 각각의 상면을 덮고 있는 라미네이션 필름들과의 반응성을 평가하기 위하여, 상기 그라인딩 공정 후 상기 라미네이션 필름들을 제거하는 공정에서 쏘잉 보호막들의 손상 정도를 평가하였으며, 그 결과를 표 2에서 "테이프 반응성" 여부로 나타내었다.
테이프 반응성을 평가한 후, 쏘잉 보호막들에 대하여 물리적 강도를 평가하기 위하여 실리콘 웨이퍼의 쏘잉 공정시 깨짐 현상 또는 박리 현상 발생 여부를 평가하였으며, 그 결과를 표 2에서 "쏘잉" 항목에 나타내었다.
쏘잉 보호막들의 쏘잉 평가 후, 특이 사항이 없는 쏘잉 보호막들에 대하여 제거 용이성을 평가하기 위하여, 2.38 중량t% TMAH 수용액을 이용하여 60 초 동안 퍼들(puddle) 방식으로 쏘잉 보호막들의 제거 공정을 진행하였다. 이 때, 쏘잉 보호막들을 제거하는 데 소요되는 시간과, 쏘잉 보호막들이 완전히 제거되었는지 여부를 광학 현미경으로 평가하여 그 결과를 표 2에 나타내었다.
　 폴리머 코팅
두께
(μm)		 코팅
상태		 테이프
반응성		 쏘잉
(깨짐)		 제거
시간
(초)		 제거
결과
예 1 폴리머 1 3.2 이상 무 미반응 없음 60 클린
예 2 폴리머 2 3.4 이상 무 미반응 없음 60 클린
예 3 폴리머 3 3.2 이상 무 미반응 없음 60 클린
예 4 폴리머 4 3.0 이상 무 미반응 없음 60 클린
예 5 폴리머 5 3.5 이상 무 미반응 없음 60 클린
예 6 폴리머 6 3.8 이상 무 미반응 없음 60 클린
예 7 폴리머 7 4.0 이상 무 미반응 없음 60 클린
예 8 폴리머 8 3.8 이상 무 미반응 없음 60 클린
예 9 폴리머 9 3.2 이상 무 미반응 없음 60 클린
예 10 폴리머 10 3.2 이상 무 미반응 없음 60 클린
예 11 폴리머 11 3.4 이상 무 미반응 없음 60 클린
예 12 폴리머 12 3.2 이상 무 미반응 없음 60 클린
예 13 폴리머 13 3.0 이상 무 미반응 없음 60 클린
예 14 폴리머 14 3.6 이상 무 미반응 없음 60 클린
예 15 폴리머 15 3.8 이상 무 미반응 없음 60 클린
예 16 폴리머 16 4.0 이상 무 미반응 없음 60 클린
예 17 폴리머 17 3.8 이상 무 미반응 없음 60 클린
예 18 폴리머 18 3.2 이상 무 미반응 없음 60 클린
예 19 폴리머 19 3.2 이상 무 미반응 없음 60 클린
예 20 폴리머 20 3.4 이상 무 미반응 없음 60 클린
예 21 폴리머 21 3.2 이상 무 미반응 없음 60 클린
예 22 폴리머 22 3.2 이상 무 미반응 없음 60 클린
예 23 폴리머 23 3.4 이상 무 미반응 없음 60 클린
예 24 폴리머 24 3.2 이상 무 미반응 없음 60 클린
예 25 폴리머 25 3.2 이상 무 미반응 없음 60 클린
예 26 폴리머 26 3.4 이상 무 미반응 없음 60 클린
예 27 폴리머 27 3.2 이상 무 미반응 없음 60 클린
예 28 폴리머 28 3.2 이상 무 미반응 없음 60 클린
예 29 폴리머 29 3.4 이상 무 미반응 없음 60 클린
예 30 폴리머 30 3.2 이상 무 미반응 없음 60 클린
예 31 폴리머 31 3.2 이상 무 미반응 없음 60 클린
예 32 폴리머 32 3.4 이상 무 미반응 없음 60 클린
예 33 폴리머 33 3.5 이상 무 미반응 없음 60 클린
예 34 폴리머 34 3.8 이상 무 미반응 없음 60 클린
예 35 폴리머 35 3.9 이상 무 미반응 없음 60 클린
예 36 폴리머 36 3.8 이상 무 미반응 없음 60 클린
예 37 폴리머 37 3.7 이상 무 미반응 없음 180 박리
불량
예 38 폴리머 38 3.8 이상 무 미반응 박리됨 60 -
예 39 폴리머 39 3.9 이상 무 반응
(스크레치)		 - - -
예 40 폴리머 40 3.1 크랙 미반응 깨짐 - -
예 1 내지 예 40의 결과로부터 알 수 있는 바와 같이, 본 발명의 기술적 사상에 의한 실시예들에 따른 보호막 조성물로부터 얻어진 쏘잉 보호막은 외부로부터의 물리적 충격에 대한 내성을 가지며, 상기 쏘잉 보호막 상에 점착층을 포함하는 다른 물질막이 접촉된 후 다시 분리될 때 상기 점착층과의 반응성이 없어 상기 쏘잉 보호막이 손상되지 않는다. 또한, 기판 상에 상기 쏘잉 보호막을 형성한 후 상기 기판의 백사이드 그라인딩을 수행하는 동안 상기 쏘잉 보호막의 깨짐 현상 없이 양호한 상태를 유지하여 쏘잉 공정시 상기 쏘잉 보호막에 의해 다이 표면이 효과적으로 보호될 수 있다. 또한, 상기 쏘잉 보호막은 친환경적인 알칼리 수용액에 의해 쉽고 빠르게 제거되므로 상기 쏘잉 보호막을 이용한 반도체 패키지 제조 공정의 수율을 향상시킬 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 이미지 센서, 200: 로직 소자, 300: 메모리 소자, 150: 마이크로 렌즈, 510: 쏘잉 보호막, 510C: 절단선, 510P: 쏘잉 보호 패턴.

Claims (10)

  1. 다음 식 (1)을 포함하는 폴리머와, 용제를 포함하는 보호막 조성물.
    식 (1)
    Figure 112018012682978-pat00013

    식 (1)에서,
    a, b, c는 각각 몰분율로서, a + b + c = 1이고,
    0.05 ≤ a / (a + b + c) ≤ 0.3이고,
    0.1 ≤ b / (a + b + c) ≤ 0.6이고,
    0.1 ≤ c / (a + b + c) ≤ 0.6이고,
    R1, R2, 및 R3는 각각 수소 원자 또는 메틸기이고,
    R4는 수소 원자, 부티로락토닐기, 또는 치환 또는 비치환된 C3-C30의 지환식(alicyclic) 탄화수소기이고,
    R5는 치환 또는 비치환된 C6-C30의 선형 또는 고리형 탄화수소기임.
  2. 제1항에 있어서,
    R4 및 R5 중 적어도 하나는 에테르기, 카르보닐기, 에스테르기, 또는 히드록시기를 포함하는 보호막 조성물.
  3. 제1항에 있어서,
    R4는 다음 구조들 중에서 선택되는 어느 하나의 구조를 가지는 보호막 조성물.
    Figure 112018012682978-pat00014

    상기 구조들에서, "*"는 결합 위치임.
  4. 제1항에 있어서,
    R5는 다음 구조들 중에서 선택되는 어느 하나의 구조를 가지는 보호막 조성물.
    Figure 112018012682978-pat00015

    상기 구조들에서,
    "*"는 결합 위치이고,
    m은 2 내지 15의 정수이고,
    n은 1 내지 10의 정수이고,
    R6은 수소 원자, 메틸기, 또는 t-부틸기이고,
    R7은 메틸기, 페닐(phenyl)기, C1-C10의 알킬기로 치환된 페닐기, 또는 C3-C10의 알킬 카르보닐기임.
  5. 제1항에 있어서,
    실란 화합물을 더 포함하는 보호막 조성물.
  6. 반도체 구조물을 형성하는 단계와,
    제1항에 따른 보호막 조성물을 이용하여 상기 반도체 구조물 상에 쏘잉 보호막을 형성하는 단계와,
    상기 쏘잉 보호막이 상기 반도체 구조물을 덮고 있는 상태에서 상기 쏘잉 보호막의 표면으로부터 상기 쏘잉 보호막 및 상기 반도체 구조물을 쏘잉하는 단계를 포함하는 반도체 패키지 제조 방법.
  7. 제6항에 있어서,
    상기 반도체 구조물은 복수의 마이크로 렌즈를 포함하는 센서 어레이 영역을 구비한 이미지 센서와, 상기 이미지 센서와 수직으로 오버랩되도록 배치된 로직 소자와, 상기 로직 소자를 사이에 두고 상기 이미지 센서와 이격되고 상기 이미지 센서와 수직으로 오버랩되도록 배치된 메모리 소자를 포함하고,
    상기 쏘잉 보호막을 형성하는 단계는 상기 복수의 마이크로 렌즈 위에 상기 보호막 조성물을 코팅하는 단계를 포함하는 반도체 패키지 제조 방법.
  8. 제6항에 있어서,
    상기 쏘잉 보호막 및 상기 반도체 구조물을 쏘잉하는 단계 후, 알칼리 수용액을 이용하여 상기 쏘잉 보호막을 제거하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  9. 제6항에 있어서,
    상기 쏘잉 보호막 및 상기 반도체 구조물을 쏘잉하는 단계에서, 상기 반도체 구조물은 복수의 반도체 다이로 개별화되고, 상기 쏘잉 보호막은 상기 복수의 반도체 다이를 덮는 복수의 쏘잉 보호 패턴으로 분할되고,
    상기 쏘잉 보호막 및 상기 반도체 구조물을 쏘잉하는 단계 후, 상기 복수의 반도체 다이가 각각 상기 쏘잉 보호 패턴으로 덮인 상태에서 상기 복수의 반도체 다이 중에서 선택된 반도체 다이를 지지 테이프 상으로 이동시키는 단계와,
    상기 지지 테이프 상에서 상기 선택된 반도체 다이를 덮는 상기 쏘잉 보호 패턴을 알칼리 수용액을 이용하여 제거하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  10. 제6항에 있어서,
    상기 반도체 구조물은 상호 반대측에 있는 제1 표면 및 제2 표면을 포함하는 기판과, 상기 제1 표면 위에 형성된 이미지 센서를 포함하고,
    상기 쏘잉 보호막을 형성하는 단계 후, 상기 쏘잉 보호막 및 상기 반도체 구조물을 쏘잉하는 단계 전에, 상기 쏘잉 보호막이 상기 이미지 센서를 덮고 있는 상태에서 상기 제2 표면으로부터 상기 기판을 그라인딩하여 상기 기판의 두께를 낮추는 단계를 더 포함하는 반도체 패키지 제조 방법.
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