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KR102481785B1 - 액정표시장치 - Google Patents

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KR102481785B1
KR102481785B1 KR1020150190179A KR20150190179A KR102481785B1 KR 102481785 B1 KR102481785 B1 KR 102481785B1 KR 1020150190179 A KR1020150190179 A KR 1020150190179A KR 20150190179 A KR20150190179 A KR 20150190179A KR 102481785 B1 KR102481785 B1 KR 102481785B1
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Abstract

본 발명은 네로우 베젤(narrow bezel)을 구현할 수 있는 액정표시장치를 제공하기 위하여, 열 방향으로 연장되는 m/2(m은 양의 짝수)개의 데이터배선과 행 방향으로 연장되는 2n(n은 5이상의 정수)개의 게이트배선의 교차에 의해 m×n개의 화소가 정의되는 표시영역과, 표시영역 주변의 비표시영역을 포함하는 표시패널과, 다수의 신호배선 및 다수의 트랜지스터를 구비하며 표시영역에 배치되는 2n개의 GIP회로를 포함하는 액정표시장치를 제공한다.
이 때, 데이터배선은 2개의 화소열 마다 배치되고, 게이트배선은 각 화소행 사이에 2개씩 배치되고, 다수의 신호배선 및 트랜지스터는 2개의 화소열 사이에 배치된다.

Description

액정표시장치{Liquid crystal display device}
본 발명은 액정표시장치에 관한 것으로서, 특히 네로우 베젤(narrow bezel)을 구현할 수 있는 액정표시장치에 관한 것이다.
액정표시장치는 표시패널과, 표시패널의 데이터배선에 데이터신호를 공급하기 위한 데이터구동부와, 표시패널의 게이트배선에 게이트신호를 공급하기 위한 게이트구동부와, 데이터구동부 및 게이트구동부를 제어하기 위한 타이밍컨트롤러를 포함한다.
이러한, 액정표시장치는 일반적으로 게이트구동부 및 데이터구동부를 집적회로 형태로 형성하여 TCＰ또는 COF와 같이 표시패널에 부착하여 사용한다.
이로 인해서 부품소자 수가 증가하고, 부품소자 수의 증가에 따른 공정 증가로 공정비용이 상승하여 액정표시장치를 경량화 및 소형화 하는데 문제점이 되고 있어, 게이트구동부를 표시패널 내부에 형성하는 GIP(Gate In Panel) 방식의 액정표시장치가 제안되었다.
도 1은 종래의 GIP방식의 액정표시장치의 표시패널의 평면도이다.
도 1에 도시된 바와 같이, 종래의 GIP방식의 액정표시장치의 표시패널(10)은 표시영역(AA)과, 표시영역(AA) 외측 예를 들면, 표시영역(AA) 좌우측에 각각 배치되는 비표시영역(NAA)을 포함한다.
이 때, 표시패널(10)의 표시영역(AA)에는 서로 교차하는 다수의 게이트배선(GL) 및 데이터배선(DL)에 의해 정의되는 다수의 화소(P)가 배치되고, 비표시영역(NAA)에는 다수의 신호배선(미도시) 및 다수의 트랜지스터(미도시)를 포함하는 GIP회로(GIP)가 각각 배치된다.
한편, 최근 들어 액정표시장치는 경량박형을 추구하는 동시에 최종 제품 예를 들면 모니터 또는 TV의 슬림한 디자인 구현을 위해 표시영역 외부의 비표시영역(NAA)의 폭이라 정의되는 베젤(bezel)을 보다 작게 형성하는 것이 요구되고 있다.
그러나, 종래의 GIP방식의 액정표시장치의 경우 전술한 바와 같이, 비표시영역(NAA)의 좌우측에 다수의 신호배선(미도시) 및 다수의 트랜지스터(미도시)를 포함하는 GIP회로(GIP)를 형성해야 하기 때문에, 네로우 베젤(narrow bezel) 구현에 한계가 있는 문제점이 있다.
본 발명은 GIP회로에 포함되는 다수의 신호배선과 다수의 트랜지스터를 표시영역에 배치함으로써, 네로우 베젤(narrow bezel)을 구현할 수 있는 액정표시장치를 제공하는 것을 그 목적으로 한다.
본 발명은 상기한 바와 같은 목적을 달성하기 위하여, 열 방향으로 연장되는 m/2(m은 양의 짝수)개의 데이터배선과 행 방향으로 연장되는 2n(n은 5이상의 정수)개의 게이트배선의 교차에 의해 m×n개의 화소가 정의되는 표시영역과, 표시영역 주변의 비표시영역을 포함하는 표시패널과, 다수의 신호배선 및 다수의 트랜지스터를 구비하며 표시영역에 배치되는 2n개의 GIP회로를 포함하는 액정표시장치를 제공한다.
이 때, 데이터배선은 2개의 화소열 마다 배치되고, 게이트배선은 각 화소행 사이에 2개씩 배치되고, 다수의 신호배선 및 트랜지스터는 2개의 화소열 사이에 배치된다.
또한, GIP회로 중 홀수 번째 GIP회로는 게이트배선 중 홀수 번째 게이트배선에 게이트신호를 출력하고, GIP회로 중 짝수 번째 GIP회로는 게이트배선 중 짝수 번째 게이트배선에 게이트신호를 출력한다.
또한, 다수의 신호배선은 제1 및 제2클럭신호배선, 스타트신호배선, 리셋신호배선 및 저전위전압배선을 포함한다.
또한, GIP회로는 제1 및 제2노드배선을 더 포함하고, 제1 및 제2노드배선은 상기 각 화소행 사이에 배치된다.
또한, 다수의 신호배선은 데이터배선과 동일층에 배치된다.
또한, 제1 및 제2노드배선은 게이트배선과 이격되며 게이트배선과 동일층에 배치되거나, 게이트배선 중첩되며 게이트배선과 다른층에 배치된다.
또한, 다수의 트랜지스터는, 스타트신호배선 및 제1노드배선과 연결되는 제1트랜지스터와, 제1노드배선 및 저전위전압배선과 연결되는 제2트랜지스터와, 제1클럭신호배선 및 제1노드배선과 연결되는 제3트랜지스터와, 제2클럭신호배선, 저전위전압배선 및 제3트랜지스터와 연결되는 제4트랜지스터와, 제1클럭신호배선 및 제3트랜지스터와 연결되는 제5트랜지스터를 포함한다.
본 발명은 이와 같이, GIP회로에 포함되는 다수의 신호배선과 다수의 트랜지스터를 표시영역에 배치함으로써, 네로우 베젤(narrow bezel)을 구현할 수 있는 효과가 있다.
또한, GIP회로에 포함되는 신호배선과 트랜지스터는, 데이터배선 및 게이트배선과 각 화소에 포함된 박막트랜지스터 형성시 함께 형성되기 때문에 제조공정을 단순화하고, 제조비용을 절감할 수 있는 효과가 있다.
도 1은 종래의 GIP방식의 액정표시장치의 표시패널의 평면도이다.
도 2은 본 발명의 실시예에 따른 GIP방식의 액정표시장치의 표시패널의 평면도이다.
도 3은 본 발명의 실시예에 따른 다수의 GIP회로의 블록도이다.
도 4는 본 발명의 실시예에 따른 제1GIP회로의 회로도이다.
도 5는 표시패널의 표시영역에 배치된 GIP회로를 구체적으로 도시한 도면이다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2은 본 발명의 실시예에 따른 GIP방식의 액정표시장치의 표시패널의 평면도이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 GIP방식의 액정표시장치의 표시패널(100)은 표시영역(AA) 및 표시영역 외측의 비표시영역(미도시)을 포함한다.
구체적으로, 표시패널(100)의 표시영역(AA)에는 서로 교차하는 다수의 게이트배선(GL1~GL6) 및 데이터배선(미도시)에 의해 정의되는 다수의 화소(미도시)가 배치된다.
특히, 표시패널(100)의 표시영역(AA)에는 다수의 신호배선(미도시) 및 다수의 트랜지스터(미도시)를 포함하는 다수의 GIP회로(GIP1~GIP6)가 배치된다.
이와 같이, 종래의 액정표시장치에서 비표시영역(도 1의 NAA)의 좌우측에 배치되었던 GIP회로(도 1의 GIP)를 표시영역(AA)에 배치함으로써, 네로우 베젤(narrow bezel)을 구현할 수 있다. 이에 대한 자세한 설명은 후술하겠다.
한편, 표시패널(100)의 표시영역(AA)에는 더 많은 수의 게이트배선 및 GIP회로가 배치될 수 있지만, 설명의 편의상 각각 6개의 게이트배선(GL1~GL6) 및 GIP회로(GIP1~GIP6)만 도시하였다.
이 때, 다수의 GIP회로(GIP1~GIP6) 중 홀수 번째 GIP회로(GIP1, GIP3, GIP5)는 다수의 게이트배선(GL1~GL6) 중 홀수 번째 게이트배선(GL1, GL3, GL5)에 게이트신호를 각각 출력하고, 다수의 GIP회로(GIP1~GIP6) 중 짝수 번째 GIP회로(GIP2, GIP4, GIP6)는 다수의 게이트배선(GL1~GL6) 중 짝수 번째 게이트배선(GL2, GL4, GL6)에 게이트신호를 각각 출력한다.
한편, 도면에는 도시하지 않았지만, 표시영역(AA) 상측 또는 하측의 비표시영역(미도시)에 배치되는 데이터 구동부(미도시)를 다 포함한다.
이 때, 데이터 구동부(미도시)는 표시영역(AA)에 배치된 데이터배선(미도시)에 데이터신호를 출력하게 된다.
도 3은 본 발명의 실시예에 따른 다수의 GIP회로의 블록도이다.
도 3에 도시한 바와 같이, 각 GIP회로(GIP1, ..., GIP(i-1), GIP(i), GIP(i+1), ..., GIP(j))는 한 프레임 동안 한 번의 하이 상태의 게이트신호(Vout1, ..., Vout(i-1), Vout(i), Vout(i+1), ..., Vout(j)(여기서, i는 4이상의 정수이고, j는 2이상의 정수))를 출력한다.
이 때, 4개의 클럭신호(CLK1~CLK4) 중 적어도 하나의 클럭신호를 받아 제1GIP회로(GIP1)로부터 제(j)GIP회로(GIP(j))까지 순차적으로 하이 상태의 게이트신호(Vout1, ..., Vout(i-1), Vout(i), Vout(i+1), ..., Vout(j))를 각 게이트배선(GL1, ..., GL(i-1), GL(i), GL(i+1), ..., GL(j)(여기서, i는 4이상의 정수이고, j는 2이상의 정수))으로 출력한다.
또한, 4개의 클럭신호(CLK1~CLK4)는 각각 인접한 클럭신호와 일부 예를 들면, 클럭신호의 하이 상태 구간의 2/3가 중첩되며 각 GIP회로(GIP1, ..., GIP(i-1), GIP(i), GIP(i+1), ..., GIP(j))에 순차적으로 인가된다.
각 GIP회로(GIP1, ..., GIP(i-1), GIP(i), GIP(i+1), ..., GIP(j))로부터 출력된 하이 상태의 게이트신호(Vout1, ..., Vout(i-1),Vout(i), Vout(i+1), ..., Vout(j))는 영상을 표시하는 표시패널(미도시)의 게이트배선들(GL1, ..., GL(i-1), GL(i), GL(i+1), ..., GL(j))에 순차적으로 공급된다.
구체적으로, 제1GIP회로(GIP1)가 제1게이트배선(GL1)으로 하이 상태의 제1게이트신호(Vout1)를 출력하고, ..., 제(i-1)GIP회로(GIP(i-1))가 제(i-1)게이트배선(GL(i-1))으로 하이 상태의 제(i-1)게이트신호(Vout(i-1))를 출력하고 제(i)GIP회로(GIP(i))가 제(i)게이트배선(GL(i))으로 하이 상태의 제(i)게이트신호(Vout(i))를 출력하고, 다음으로 제(i+1)GIP회로(GIP(i+1))가 제(i+1)게이트배선(GL(i+1))으로 하이 상태의 제(i+1)게이트신호(Vout(i+1))를 출력하고, ..., 제(j)GIP회로(GIP(j))가 하이 상태의 제(j)게이트신호(Vout(j))를 출력한다.
먼저, 제1GIP회로(GIP1)는 이전단의 GIP회로가 없으므로, 이전단의 GIP회로의 게이트신호를 개시신호로 받아 개시할 수 없기 때문에 제1GIP회로(GIP1)는 스타트신호(Vst)에 의해 개시된다.
이에 따라, 스타트신호(Vst)가 제1GIP회로(GIP1)에 인가되면, 제1GIP회로(GIP1)는 제1클럭신호(CLK1)을 이용하여 하이 상태의 제1게이트신호(Vout1)를 출력하고, ..., 제(i-1)GIP회로(GIP(i-1))로부터 출력되는 하이 상태의 제(i-1)게이트신호(Vout(i-1))는 제(i)GIP회로(GIP(i))에 공급되어 제(i)GIP회로(GIP(i))를 개시시키며, 이에 의해 제(i)GIP회로(GIP(i))는 제2클럭신호(CLK2)를 이용하여(도면에는 제2클럭신호(CLK2)만 표시했지만, 제1 내지 제4클럭신호(CLK1~CLK4) 중 어느 하나를 이용할 수 있다) 하이 상태의 제(i)게이트신호(Vout(i))를 출력한다.
다음, 제(i)GIP회로(GIP(i))로부터 출력되는 하이 상태의 제(i)게이트신호(Vout(i))는 제(i+1)GIP회로(GIP(i+1))에 공급되어 제(i+1) GIP회로(GIP(i+1))를 개시시키며, 이에 의해 제(i+1)GIP회로(GIP(i+1))는 제3클럭신호(CLK3)를 이용하여(도면에는 제3클럭신호(CLK3)만 표시했지만, 제1 내지 제4클럭신호(CLK1~CLK4) 중 어느 하나를 이용할 수 있다) 하이 상태의 제(i+1)게이트신호(Vout(i+1))를 출력하고, ..., 제(j)GIP회로(GIP(j))는 제4클럭신호(CLK4)를 이용하여(도면에는 제4클럭신호(CLK4)만 표시했지만, 제1 내지 제4클럭신호(CLK1~CLK4) 중 어느 하나를 이용할 수 있다) 하이 상태의 제(j)게이트신호(Vout(j))를 출력한다.
한 프레임이 끝나는 제(j)GIP회로(GIP(j))에서 제(j)게이트신호(Vout(j))가 출력되면 제(j)GIP회로(GIP(j))는 리셋신호(Rst)를 인가받아 초기화 되며, 다음 프레임이 시작되는 제1GIP회로(GIP1)에서 제1게이트신호(Vout1)가 출력되도록 한다.
도 4는 본 발명의 실시예에 따른 제1GIP회로의 회로도이다.
도 4에 도시한 바와 같이, 본 발명의 실시예에 따른 제1GIP회로(GIP1)는 제1노드(Q)를 제어하는 제어부(110)와, 제1노드(Q)에 따라 제1클럭신호(CLK1)에 대응하는 제1게이트신호(Vout1)를 출력하는 출력부(120)를 포함한다.
여기서, 제어부(110)는 제1노드(Q)의 전압 상태를 제어함으로써, 출력부(120)에서 제1클럭신호(CLK1)에 대응하는 제1게이트신호(Vout1)가 출력되도록 한다.
이를 위하여, 제어부(110)는 스타트신호(Vst) 입력단과 제1노드(Q) 사이에 접속된 제1트랜지스터(T1)와, 제1노드(Q), 제2게이트신호(Vg2) 입력단 및 저전위전압(VSS) 입력단 사이에 접속된 제2트랜지스터(T2)를 포함한다.
여기서, 제1트랜지스터(T1)는 드레인단과 게이트단이 연결됨으로써 다이오드 기능을 갖는다. 즉, 제1트랜지스터(T1)의 드레인단 전압은 소스단으로 인가되지만, 반대로 소스단 전압은 드레인단으로 인가되지 않는다.
따라서, 제1트랜지스터(T1)는 스타트신호(Vst)를 제1노드(Q)에 인가함과 동시에, 제1노드(Q)에 충전된 전압이 제1트랜지스터(T1)를 통해 외부로 방전되는 것을 방지한다.
또한, 제2트랜지스터(T2)는 제1노드(Q)를 초기화시키는데, 제2게이트신호(Vg2)에 의해 턴-온됨으로써 로우 상태의 저전위전압(VSS)을 제1노드(Q)에 충전시킨다.
이에 따라, 다음 프레임에서 하이 상태의 스타트신호(Vst)가 제1 노드(Q)에 충전될 수 있도록 한다.
또한, 출력부(120)는 제1노드(Q)의 전압 상태에 따라, 하이 상태의 제1게이트신호(Vout1)를 출력하거나 로우 상태의 제1게이트신호(Vout1)를 출력한다.
이를 위하여, 출력부(120)는 제1클럭신호(CLK1) 입력단, 제1노드(Q) 및 제1게이트신호(Vout1) 출력단 사이에 접속된 제3트랜지스터(T3)와, 제2클럭신호(CLK2) 입력단, 저전위전압(VSS) 입력단 및 제3트랜지스터(T3)의 소스단 사이에 접속된 제4트랜지스터(T4)와, 제3트랜지스터(T3)의 드레인단과 제1게이트신호(Vout1) 출력단 사이에 접속된 제5트랜지스터(T5)와, 제1노드(Q)와 제3트랜지스터(T3)의 소스단 사이에 접속된 커패시터(C)를 구비한다.
이 때, 제3트랜지스터(T3)는 제1노드(Q)에 충전된 하이 상태의 전압에 의해 턴-온되어, 하이 상태의 제1클럭신호(CLK1)에 대응되는 제1게이트신호(Vout1)를 출력단으로 출력한다.
또한, 제1게이트신호(Vout1)는 제2GIP회로(미도시)의 개시 신호로 입력된다. 이에 따라, 제2GIP회로(미도시)에서는 제2게이트신호(Vg2)가 출력된다.
또한, 제2게이트신호(Vg2)는 제1GIP회로(GIP1)의 제2게이트신호(Vg2) 입력단으로 공급되며, 제2게이트신호(Vg2)에 의해 제2트랜지스터(T2)가 턴-온됨으로써 저전위전압(VSS)이 제1노드(Q)에 충전된다.
또한, 제5트랜지스터(T5)는 소스단과 게이트단이 연결됨으로써 다이오드 기능을 갖는다. 이 때, 제5트랜지스터(T5)는 게이트단에 하이 상태의 제1클럭신호(CLK1)가 인가되면 턴-온 되고, 제5트랜지스터(T5)의 게이트단에 저전위전압(VSS)이 인가되면 턴-오프 된다.
또한, 커패시터(C)는 제1트랜지스터(T1)의 게이트단에 하이 상태의 스타트신호(Vst)가 입력되어 제1트랜지스터(T1)가 턴-온 되면 스타트신호(Vst)의 전압레벨로 충전된다.
이후, 커패시터(C)가 제3트랜지스터(T3)의 게이트단과 소스단 사이의 문턱전압 이상으로 충전되고, 제1클럭신호(CLK1)가 하이 상태가 되면 부트스트래핑(Bootstraping)현상이 발생하여, 제1노드(Q)에는 스타트 신호(Vst)의 전압레벨 보다 더 큰 전압이 충전 되어 확실한 하이 상태가 되고, 이에 따라 제3트랜지스터(T3)는 턴-온 된다.
또한, 제4트랜지스터(T4)는 제2클럭신호(CLK2)에 의해 턴-온되어 저전위전압(VSS)을 제1게이트신호(Vout1)의 출력단에 인가한다.
이 때, 제2게이트신호(Vg2)에 의해 턴-온된 제2트랜지스터(T2)에 의해 저전위전압(VSS)이 제1노드(Q)에 충전되어 제3트랜지스터(T3)를 턴-오프시켜 초기화가 이루어진다.
이와 같은 과정은 매 프레임 별로 반복적으로 수행되게 된다.
도 5는 표시패널의 표시영역에 배치된 GIP회로를 구체적으로 도시한 도면이다.
한편, 표시패널(100)의 표시영역(AA)에는 열 방향으로 연장되는 m/2(m은 양의 짝수)개의 데이터배선과 행 방향으로 연장되는 2n(n은 5이상의 정수)개의 게이트배선의 교차에 의해 m×n개의 화소가 정의되고 있고, 2n개의 GIP회로를 포함하고 있지만, 설명의 편의상, 도 5에는 제1 내지 제7게이트배선(GL1~Gl7)과 제1내지 제5데이터배선(DL1~DL5)과 하나의 GIP회로만 도시하였다.
도 5에 도시한 바와 같이, 제1 내지 제5데이터배선(DL1~DL5) 사이에는 2개의 화소(P)열이 각각 배치되고, 제1 내지 제7게이트배선(GL1~Gl7)은 각 화소(P)행 사이에 2개씩 배치된다.
또한, 각 화소(P)는 화소전극(150)과 박막트랜지스터(Tr)를 포함하고, 하나의 데이터배선(DL1~ DL5)을 사이에 두고 이웃하는 2개의 화소(P)열에 데이터신호를 각각 공급한다.
이 때, 하나의 데이터배선(DL1~ DL5)을 사이에 두고 이웃하는 2개의 화소(P)열 사이 마다 데이터배선(DL1~ DL5)이 배치되지 않게 된다.
이와 같이, 데이터배선(DL1~ DL5)이 배치되지 않는 2개의 화소(P)열 사이 마다, GIP회로에 포함되는 다수의 신호배선(CLK1, CLK2, VSS, 도 3의 Vst, 도 3의 Rst) 및 트랜지스터(T1~T5)가 분리 배치된다.
즉, 본 발명의 실시예에 따른 액정표시장치는 표시영역(AA) 중 데이터배선(DL1~DL5)이 배치되지 않는 영역을 활용한 것으로서, 다수의 신호배선(CLK1, CLK2, VSS, 도 3의 Vst, 도 3의 Rst) 및 트랜지스터(T1~T5)를 표시영역(AA)에 배치하기 위한 별도의 영역을 확보할 필요가 없기 때문에 개구율 저하를 방지 할 수 있다.
이 때, 다수의 신호배선(CLK1, CLK2, VSS, 도 3의 Vst, 도 3의 Rst)은 제1 및 제2클럭신호배선(CLK1, CLK2), 스타트신호배선(도 3의 Vst), 리셋신호배선(도 3의 Rst) 및 저전위전압배선(VSS)을 포함한다.
또한, GIP회로는 제1 및 제2노드배선(QL, 미도시)을 더 포함하고, 이 때, 제1 및 제2노드배선(QL, 미도시)은 각 화소(P)행 사이에 배치될 수 있다.
한편, 다수의 신호배선(CLK1, CLK2, VSS, 도 3의 Vst, 도 3의 Rst)은 열방향으로 연장되는데, 데이터배선(DL1~DL5)과 동일층 및 동일물질로 이루어질 수 있다.
또한, 제1 및 제2노드배선(QL, 미도시)은 행방향으로 연장되는데, 게이트배선(GL1~GL7)과 이격되는 경우에는 게이트배선(GL1~GL7)과 동일층 및 동일물질로 이루어지고, 게이트배선(GL1~GL7) 중첩되는 경우에는 게이트배선과 다른층 및 다른물질로 이루어질 수 있다.
또한, 다수의 트랜지스터(T1~T5)는 제1 내지 제5트랜지스터(T1~T5)를 포함한다.
구체적으로, 제1트랜지스터(T1)는 게이트전극 및 드레인전극이 제2게이트배선(GL2)과 연결되고, 드레인전극이 제1노드배선(QL)과 연결된다.
이 때, 제1트랜지스터(T1)는 제2게이트배선(GL2)으로부터 공급되는 게이트신호를 개시신호로 인가 받아 제1노드배선(QL)에 인가한다.
한편, 첫 번째 GIP회로(GIP1)의 경우에는 이전 단의 GIP회로가 없어 이전 단의 GIP회로에서 출력하는 게이트신호를 개시신호로 인가 받아 개시할 수 없기 때문에, 제1트랜지스터(T1)의 게이트전극은 스타트신호배선(도 3의 Vst)과 연결되어 스타트신호배선(도 3의 Vst)에서 공급하는 스타트신호를 인가 받아 개시된다.
또한, 제1트랜지스터(T1)는 게이트전극 및 드레인전극이 연결됨으로써 다이오드 기능을 갖는데, 제1노드배선(QL)에 충전된 전압이 제1트랜지스터(T1)를 통해 외부로 방전되는 것을 방지한다.
또한, 제2트랜지스터(T2)는 드레인전극이 제1노드배선(QL)과 연결되고, 소스전극이 저전위전압배선(VSS)과 연결되고, 게이트전극이 제10게이트배선(GL10)과 연결된다.
이 때, 제2트랜지스터(T2)는 제10게이트배선(GL10)으로부터 공급되는 게이트신호에 의해 턴-온됨으로써 저전위전압배선(VSS)으로부터 공급되는 저전위전압을 제1노드배선(QL)에 인가한다.
이와 같이, 제1노드배선(QL)에 저전위전압을 충전시킴으로써, 다음 프레임을 준비하게 된다.
또한, 제3트랜지스터(T3)는 소스전극이 제6게이트배선(GL6)과 연결되고, 드레인전극이 제1클럭신호배선(CLK1)과 연결되고, 게이트전극이 제1노드배선(QL)과 연결된다.
이 때, 제3트랜지스터(T3)는 제1노드배선(QL)에 충전된 하이 상태의 전압에 의해 턴-온되어, 제1클럭신호배선(CLK1)으로부터 공급된 클럭신호에 대응되는 게이트신호를 제6게이트배선(GL6)으로 출력한다.
한편, 전술한 바와 같이, 턴-온된 제2트랜지스터(T2)에 의해 저전위전압(VSS)이 제1노드배선(QL)에 충전되면, 제3트랜지스터(T3)는 턴-오프되어 초기화가 이루어진다.
또한, 제4트랜지스터(T4)는 게이트전극이 제2클럭신호배선(CLK2)과 연결되고, 소스전극이 저전위전압배선(VSS)과 연결되고, 드레인전극이 제6게이트배선(GL6) 및 제3트랜지스터(T3)의 소스전극과 연결된다.
이 때, 제4트랜지스터(T4)는 제2클럭신호배선(CLK2)으로부터 공급되는 클럭신호에 의해 턴-온되어, 저전위전압배선(VSS)으로부터 공급되는 저전위전압을 제6게이트배선(GL6)으로 출력한다.
또한, 제5트랜지스터(T5)는 드레인전극이 제1클럭신호배선(CLK1)과 연결되고, 게이트전극 및 소스전극이 제6게이트배선(GL6) 및 제3트랜지스터(T3)의 드레인전극과 연결된다.
이 때, 제5트랜지스터(T5)는 제1클럭신호배선(CLK1)으로부터 공급되는 클럭신호에 의해 턴-온됨으로써 클럭신호에 대응되는 게이트신호를 제6게이트배선(GL6)으로 출력하고, 저전위전압배선(VSS)으로부터 공급되는 저전위전압에 의해 턴-오프됨으로써 저전위전압을 제6게이트배선(GL6)으로 출력한다.
한편, 제5트랜지스터(T5)는 게이트전극 및 소스전극이 연결됨으로써 다이오드 기능을 갖는다.
이상, 표시영역(AA)에 배치된 제6GIP회로(GIP6)로부터 게이트신호가 제6게이트배선(GL6)으로 출력되는 과정을 설명하였지만, 나머지 GIP회로도 위와 동일한 과정을 거쳐 각 게이트배선에 게이트신호를 출력한다.
이하, 도 5를 참조하여 제1 내지 제5트랜지스터(T1~T5)와, 이들 트랜지스터(T1~T5)와 연결되는 다수의 신호배선(CLK1, CLK2, VSS)과, 제1노드배선(QL)의 배치 구조 및 그 연결관계를 설명하겠다.
먼저, 제6GIP회로(GIP6)는 제6게이트배선(GL6)에 게이트신호를 출력하기 때문에, 제6GIP회로(GIP6)에 구비된 제1 내지 제5트랜지스터(T1~T5)는 모두 제5 및 제6게이트배선(GL5, GL6) 사이에 배치된다.
이 때, 제1트랜지스터(T1)는 제1데이터배선(DL1)과 연결되는 첫 번째 화소(P)행의 좌측에 배치되고, 제2트랜지스터(T2)는 제1 및 제2데이터배선(DL1, DL2) 사이에 위치한 2개의 화소(P) 사이에 배치되고, 제3트랜지스터(T3)는 제2 및 제3데이터배선(DL2, DL3) 사이에 위치한 2개의 화소(P) 사이에 배치되고, 제4트랜지스터(T4)는 제3 및 제4데이터배선(DL3, DL4) 사이에 위치한 2개의 화소(P) 사이에 배치되고, 제5트랜지스터(T5)는 제4 및 제5데이터배선(DL4, DL5) 사이에 위치한 2개의 화소(P) 사이에 배치된다.
또한, 제1클럭신호배선(CLK1)은, 제1 및 제2데이터배선(DL1, DL2) 사이에 위치한 2개의 화소(P)열 사이와, 제2 및 제3데이터배선(DL2, DL3) 사이에 위치한 2개의 화소(P)열 사이에 각각 배치된다.
이 때, 제1클럭신호배선(CLK1)은 제3 및 제5트랜지스터(T3, T5)와 각각 연결된다.
또한, 제2클럭신호배선(CLK2)은 제3 및 제4데이터배선(DL3, DL4) 사이에 위치한 2개의 화소(P)열 사이에 배치되며, 제4트랜지스터(T4)와 연결된다.
또한, 저전위전압배선(VSS)은 제5데이터배선(DL5) 우측에 위치한 화소(P)열 우측에 배치된다.
이 때, 저전위전압배선(VSS)은 제4 및 제5게이트배선(GL4, GL5) 사이에서 이들 게이트배선(GL4, GL5)과 평행하게 연장되어 제2 및 제4트랜지스터(T2, T4)와 각각 연결된다.
또한, 제1노드배선(QL)은 제6 및 제7게이트배선(GL6, GL7) 사이에 이들 게이트배선(GL6, GL7)과 평행하게 배치되며, 제1 내지 제3트랜지스터(T1, T3)와 각각 연결된다.
이와 같이, 종래의 액정표시장치에서 비표시영역(도 1의 NAA)의 좌우측에 배치되었던 GIP회로(도 1의 GIP)에 포함되는 다수의 신호배선(CLK1, CLK2, VSS, 도 3의 Vst, 도 3의 Rst)과 다수의 트랜지스터(T1~T5)를 표시영역(AA)에 배치함으로써, 네로우 베젤(narrow bezel)을 구현할 수 있다.
또한, GIP회로(도 1의 GIP)에 포함되는 신호배선(CLK1, CLK2, VSS, 도 3의 Vst, 도 3의 Rst)과 트랜지스터(T1~T5)는, 데이터배선(DL1~DL5) 및 게이트배선(GL1~GL7)과 각 화소(P)에 포함된 박막트랜지스터(Tr) 형성시 함께 형성되기 때문에 제조공정을 단순화하고, 제조비용을 절감할 수 있다.
본 발명은 상기 실시예로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.
T1~T5 : 제1 내지 제5트랜지스터
QL : 제1노드배선
VSS : 저전위전압배선
CLK1, CLK2 : 제1 및 제2클럭신호배선

Claims (9)

  1. 열 방향으로 연장되는 m/2(m은 양의 짝수)개의 데이터배선과 행 방향으로 연장되는 2n(n은 5이상의 정수)개의 게이트배선의 교차에 의해 m×n개의 화소가 정의되는 표시영역과, 상기 표시영역 주변의 비표시영역을 포함하는 표시패널; 및
    다수의 신호배선 및 다수의 트랜지스터를 구비하며 상기 표시영역에 배치되는 2n개의 GIP회로를 포함하고,
    상기 게이트배선은 각 화소행 사이에 2개씩 배치되고, 화소열은 상기 각 데이터배선 사이에 2개씩 배치되고,
    상기 다수의 신호배선 및 트랜지스터는, 상기 각 데이터배선 사이에서 2개씩 배치되는 화소열 사이 마다 분리 배치되며,
    제1 GIP회로는 제1 게이트배선에 게이트신호를 출력하도록 구성되고,
    상기 제1 GIP회로의 상기 다수의 트랜지스터는,
    스타트신호배선에 연결되는 제1게이트, 제1노드배선에 연결되는 제1단, 그리고 상기 제1게이트에 연결되는 제2단을 가지는 제1트랜지스터;
    게이트신호 입력단에 연결되는 제2게이트, 저전위전압배선에 연결되는 제1단, 그리고 상기 제1노드배선에 연결되는 제2단을 가지는 제2트랜지스터;
    상기 제1노드배선에 연결되는 제3게이트, 제1단, 그리고 제1클럭신호배선에 연결되는 제2단을 가지는 제3트랜지스터;
    제2클럭신호배선에 연결되는 제4게이트, 상기 저전위전압배선에 연결되는 제1단, 그리고 상기 제3트랜지스터의 제1단에 연결되는 제2단을 가지는 제4트랜지스터; 그리고
    상기 제3트랜지스터의 제1단에 연결되는 제5게이트, 상기 제5게이트에 연결되는 제1단, 그리고 상기 제1클럭신호배선에 연결되는 제2단을 가지는 제5트랜지스터를 포함하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 GIP회로 중 홀수 번째 GIP회로는 상기 게이트배선 중 홀수 번째 게이트배선에 게이트신호를 출력하고, 상기 GIP회로 중 짝수 번째 GIP회로는 상기 게이트배선 중 짝수 번째 게이트배선에 게이트신호를 출력하는 액정표시장치.
  3. 제 2 항에 있어서,
    상기 다수의 신호배선은 상기 제1 및 제2클럭신호배선, 상기 스타트신호배선, 리셋신호배선 및 상기 저전위전압배선을 포함하는 액정표시장치.
  4. 제 3 항에 있어서,
    상기 제1 GIP회로는 상기 제1노드배선 및 제2노드배선을 더 포함하고,
    상기 제1 및 제2노드배선은 상기 각 화소행 사이에 배치되는 액정표시장치.
  5. 제 3 항에 있어서,
    상기 다수의 신호배선은 상기 데이터배선과 동일층에 배치되는 액정표시장치.
  6. 제 4 항에 있어서,
    상기 제1 및 제2노드배선은 상기 게이트배선과 이격되며, 상기 게이트배선과 동일층에 배치되는 액정표시장치.
  7. 제 4 항에 있어서,
    상기 제1 및 제2노드배선은 상기 게이트배선 중첩되며, 상기 게이트배선과 다른층에 배치되는 액정표시장치.
  8. 제 1 항에 있어서,
    상기 제1 GIP회로는 상기 제1노드배선 및 상기 제3트랜지스터의 제1단 사이에 접속된 커패시터를 더 포함하는 액정표시장치.
  9. 제 1 항에 있어서,
    상기 비표시영역에 배치되며, 상기 데이터배선에 데이터신호를 출력하는 데이터 구동부를 더 포함하는 액정표시장치.
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