KR102476806B1 - 강유전체막을 포함하는 반도체 메모리 장치 - Google Patents
강유전체막을 포함하는 반도체 메모리 장치 Download PDFInfo
- Publication number
- KR102476806B1 KR102476806B1 KR1020160039927A KR20160039927A KR102476806B1 KR 102476806 B1 KR102476806 B1 KR 102476806B1 KR 1020160039927 A KR1020160039927 A KR 1020160039927A KR 20160039927 A KR20160039927 A KR 20160039927A KR 102476806 B1 KR102476806 B1 KR 102476806B1
- Authority
- KR
- South Korea
- Prior art keywords
- abandoned
- paid
- ferroelectric
- registration fee
- pillar
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000003860 storage Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 230000005684 electric field Effects 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 14
- 230000006698 induction Effects 0.000 claims description 11
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 4
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 4
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 229910020289 Pb(ZrxTi1-x)O3 Inorganic materials 0.000 claims 1
- 229910020273 Pb(ZrxTi1−x)O3 Inorganic materials 0.000 claims 1
- 230000010287 polarization Effects 0.000 description 14
- 229910044991 metal oxide Inorganic materials 0.000 description 6
- 150000004706 metal oxides Chemical class 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000005621 ferroelectricity Effects 0.000 description 3
- KQHQLIAOAVMAOW-UHFFFAOYSA-N hafnium(4+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Zr+4].[Hf+4] KQHQLIAOAVMAOW-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000001684 chronic effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000002736 metal compounds Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H01L45/04—
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
-
- H01L45/122—
-
- H01L45/14—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/021—Manufacture or treatment of gated diodes, e.g. field-controlled diodes [FCD]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/211—Gated diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/701—IGFETs having ferroelectric gate insulators, e.g. ferroelectric FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
- H10D64/683—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being parallel to the channel plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
- H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/689—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having ferroelectric layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
반도체 기판에 대해 실질적인 수직인 방향으로 연장되는 채널 영역, 상기 채널 영역 하부에 위치되는 소스 및 상기 채널 영역 상부에 위치하는 드레인을 포함하는 필라; 상기 필라 외측에 형성되는 저장 매체; 및 상기 저장 매체 외측에 형성되는 게이트를 포함한다. 상기 저장 매체는 서로 다른 전계에서 개별적으로 분극을 일으키는 복수의 강유전체막을 포함할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 터널 펫(tunnel FET) 장치 및 그 제조방법에 관한 것이다.
일반적인 저항 메모리 장치는 스위칭 소자에 동작에 따라 변화되는 저항 소자를 포함한다. 저항 소자의 저항 상태에 따라, "0" 또는 "1"의 데이터를 저장하므로서, 메모리 동작을 수행한다.
저항 변화 메모리 장치 또한 집적 밀도를 개선하기 위하여, 3차원 구조로 형성되고 있다. 3차원 구조의 저항 변화 메모리 장치는 잘 알려진 바와 같이, 버티컬 필라(vertical pillar) 형태로 스위칭 소자가 구현되고 있다. 현재, 스위칭 소자의 구동 능력을 개선하고자, 터널 펫 트랜지스터(tunnel FET: Field Effect transistor) 구조로 스위칭 소자를 구성하고 있다.
본 발명은 터널펫의 온 커런트(on-current)를 개선함과 동시에, 멀티 레벨을 실현할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 소스, 상기 소스 상부에 위치하는 드레인, 상기 소스와 드레인 사이에 위치하는 채널 영역을 포함하는 필라; 상기 필라 외측에 형성되는 게이트; 및 상기 필라와 게이트 사이에 개재되는 적어도 하나의 강유전체막을 포함한다.
또한, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 반도체 기판에 대해 실질적인 수직인 방향으로 연장되는 채널 영역, 상기 채널 영역 하부에 위치되는 소스 및 상기 채널 영역 상부에 위치하는 드레인을 포함하는 필라; 상기 필라 외측에 형성되는 저장 매체; 및 상기 저장 매체 외측에 형성되는 게이트를 포함한다. 상기 저장 매체는 서로 다른 전계에서 개별적으로 분극을 일으키는 복수의 강유전체막을 포함할 수 있다.
상기 복수의 강유전체막은 각기 다른 물질일 수 있다. 또한, 상기 복수의 강유전체막은 동일 물질이되, 서로 다른 조성비를 가질 수 있다.
상기 저장 매체는 상기 복수의 강유전체막이 적층된 형태로 구성될 수 있다.
절연 특성을 개선할 수 있도록 상기 반도체 기판과 상기 저장 매체 사이에 절연막, 예컨대, 실리콘 산화막이 더 개재될 수 있다.
또한, 상기 필라의 소스는 제 1 불순물 타입을 갖고, 상기 드레인 및 채널 영역은 상기 제 1 불순물 타입과 반대인 제 2 불순물 타입을 가질 수 있다. 이때, 상기 채널 영역과 드레인 사이에 상기 제 1 불순물 타입을 갖는 접합 유도 영역이 더 개재될 수 있다.
상기 게이트 및 상기 저장 매체는 상기 필라의 외주 전체를 감싸도록 형성될 수 있다. 또한, 상기 게이트 및 상기 저장 매체는 상기 필라의 양측벽에 형성될 수 있다.
본 발명에 따르면, 강유전체막 터널펫 트랜지스터의 게이트 절연막으로 제공됨에 따라, 터널펫 트랜지스터이 가지고 있는 고질적인 문제인 온 커런트 특성을 개선할 수 있다. 또한, 터널펫 트랜지스터의 채널이 반도체 기판 표면에 대해 수직인 방향으로 구성됨으로써, 집적 밀도를 크게 개선할 수 있다. 또한, 강유전체막은 잘 알려진 바와 같이, 분극 특성에 의해 저항값이 가변되는 특성을 갖는다. 그러므로, 게이트 인가 전압(전계)에 따라, 강유전체막의 분극 특성이 제어되므로써, 캐패시터 없이도 저장 매체로 이용될 수 있다.
또한, 복수의 강유전체막이 제공됨에 따라, 멀티 레벨을 실현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 터널펫 트랜지스터를 포함하는 반도체 메모리 장치의 개략적인 단면도이다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 터널펫 트랜지스터를 포함하는 반도체 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 8은 본 발명의 일 실시예에 따른 터널펫 트랜지스터의 사시도이다.
도 9는 본 발명의 다른 실시예에 따른 터널펫 트랜지스터의 사시도이다.
도 10은 본 발명의 일 실시예에 따른 터널펫을 포함하는 반도체 메모리 장치의 개략적인 단면도이다.
도 11a는 도 10의 a-a'선을 따라 절단하여 나타낸 평면도이다.
도 11b는 도 10의 b-b'선을 따라 절단하여 나타낸 평면도이다.
도 12a는 도 10의 a-a'선을 따라 절단하여 나타낸 평면도이다.
도 12b는 도 10의 b-b'선을 따라 절단하여 나타낸 평면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 전류 전압 특성 그래프이다.
도 14는 본 발명의 개념적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 터널펫 트랜지스터를 포함하는 반도체 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 8은 본 발명의 일 실시예에 따른 터널펫 트랜지스터의 사시도이다.
도 9는 본 발명의 다른 실시예에 따른 터널펫 트랜지스터의 사시도이다.
도 10은 본 발명의 일 실시예에 따른 터널펫을 포함하는 반도체 메모리 장치의 개략적인 단면도이다.
도 11a는 도 10의 a-a'선을 따라 절단하여 나타낸 평면도이다.
도 11b는 도 10의 b-b'선을 따라 절단하여 나타낸 평면도이다.
도 12a는 도 10의 a-a'선을 따라 절단하여 나타낸 평면도이다.
도 12b는 도 10의 b-b'선을 따라 절단하여 나타낸 평면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 전류 전압 특성 그래프이다.
도 14는 본 발명의 개념적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 터널펫 트랜지스터를 포함하는 반도체 메모리 장치의 단면도이다. 도 2 내지 도 7은 본 발명의 일 실시예에 따른 터널펫 트랜지스터를 포함하는 반도체 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다.
본 실시예의 터널펫 트랜지스터(이하, 터널펫)는 고집적 특성 및 온 커런트(on-current) 특성을 확보할 수 있도록, 분극 특성을 갖는 강유전체막을 게이트 절연막으로 사용할 수 있다. 나아가, 터널펫을 버티컬 채널 형태로 구현하므로써, 집적 밀도를 개선할 수 있다.
보다 자세히 설명하면, 도 1에 도시된 바와 같이, 터널펫(100)은 반도체 기판(도시되지 않음) 상부에 형성되는 필라(P)를 포함할 수 있다. 필라(P)는 반도체 기판(도시되지 않음) 표면에 대해 수직(vertical) 방향으로 연장될 수 있다. 필라(P)의 일측 영역에 소스(110)가 구비되고, 타측 영역에 드레인(125)이 구비될 수 있다. 터널 펫을 구축할 수 있도록, 소스(110)는 고농도 n타입 불순물 영역(n+)으로 구성될 수 있고, 드레인(125)은 고농도 p타입 불순물 영역(p+)으로 구성될 수 있다. 소스(110)와 드레인(125) 사이에 채널 영역(115)이 구비될 수 있다. 채널 영역(115)은 예를 들어 p타입 불순물 영역일 수 있다. 드레인(125)과 채널 영역(115) 사이에 접합 유도 영역(120)이 추가로 개재될 수 있다. 접합 유도 영역(120)은 채널 영역(115) 및 드레인(125)과 각각 pn 접합을 이룰 수 있도록, 고농도 n형 불순물 영역(n+)으로 구성될 수 있다.
필라(P)의 외주에 게이트 절연막으로서, 강유전체막(135)이 형성될 수 있다. 강유전체막(135)은 외부 전계에 의해 스위칭 가능한 분극을 나타낼 수 있는 유전체일 수 있다. 외부 전계는 이후 형성될 게이트 및 드레인(125, 혹은 소스)간의 전압차로부터 생성될 수 있다. 강유전체막(135)은 강유전성을 갖는 금속 산화막으로, 예를 들어, 하프늄 산화막(HfxOy), 지르코늄 산화막(ZrxOy) 또는 하프늄-지르코늄 산화막(HfxZryOz)으로 구성될 수 있다. 강유전체막(135)은 상기 금속 산화막 외에, PZT(Pb(ZrxTi1-x)O3, 0≤x≤1 또는 SBT(SrBi2Ta2O9) 물질로 형성될 수 있다.
도면에 도시되지 않았으나, 필라(P)와 강유전체막(135) 사이에 실리콘 산화막과 같은 추가의 절연막이 추가적으로 개재될 수 있다.
강유전체막(135) 외주에, 게이트(150)가 형성될 수 있다. 게이트(150)는 예를 들어, 금속막, 금속 화합물 또는 도전성 폴리실리콘막으로 형성될 수 있다. 이와 같은 게이트(150)는 필라(P)의 채널 영역(115)과 대응되도록 형성될 수 있으며, 도면에 도시되지는 않았지만, 워드 라인과 선택적으로 연결될 수 있다.
이와 같은 터널펫은 강유전체막(135)이 게이트 절연막으로 제공됨에 따라, 터널펫이 가지고 있는 고질적인 문제인 온 커런트 특성을 개선할 수 있다. 즉, 강유전체막(135)의 잔류 분극 특성에 의해, 터널펫의 커런트 전달 능력이 크게 개선된다.
또한, 터널펫의 채널이 반도체 기판 표면에 대해 수직인 방향으로 구성됨으로써, 집적 밀도를 크게 개선할 수 있다.
또한, 강유전체막(135)은 잘 알려진 바와 같이, 분극 특성에 의해 저항값이 가변되는 특성을 갖는다. 그러므로, 게이트 인가 전압(전계)에 따라, 강유전체막의 분극 특성이 제어되므로써, 캐패시터 없이도 저장 매체로 이용될 수 있다. 그러므로, 본 실시예의 반도체 메모리 장치는 하나의 트랜지스터로서 스위칭 소자 및 저장 소자의 역할을 수행할 수 있는 1T 메모리로서 동작될 수 있다.
상술한 도 1에서 소스(110)가 패턴 형태로 구성되었지만, 상기 소스(110)는 라인 형태로 구성되어 커먼 소스(common source)로서 구동될 수 있다.
상기와 같은 터널펫 제조방법에 대해 도 2 내지 도 7을 참조하여 설명하도록 한다.
도 2를 참조하면, 반도체 기판(101)을 준비한다. 반도체 기판(101)은 예를 들어 p형 불순물 타입의 실리콘 기판일 수 있다. 반도체 기판(101) 내부에 딥 임플란테이션(deep implantation) 공정을 이용하여, 반도체 기판(101) 내부에 제 1 고농도 n형의 불순물 영역을 형성하여, 소스(110)를 한정할 수 있다. 다음, 접합 유도 영역을 형성하기 위하여, 반도체 기판(101)의 채널 예정 영역(115) 상부에 고농도 n형 불순물을 이온 주입하여, 제 2 고농도 n형 불순물 영역, 즉, 접합 유도 영역(120)을 형성한다. 접합 유도 영역 (120) 상부의 반도체 기판(101)에 고농도 p형 불순물을 이온 주입하여, 고농도 p형 불순물 영역 즉, 드레인(125)을 형성한다. 상기와 같은 이온 주입 공정 대신, 소스(110), 접합 유도 영역(120) 및 드레인(125)을 구성하는 물질층을 순차적으로 적층하여 구성할 수 있다.
도 3을 참조하면, 소스(125), 채널 예정 영역(115), 접합 유도 영역(120) 및 드레인(125)을 소정 부분 패터닝하여, 필라(P)를 형성한다. 이때, 상기 제 1 고농도 n형 불순물 영역이 필라(P)의 형태로 패터닝되는 경우, 개별 소스 형태로 구현될 수 있고(도 1 참조), 제 1 고농도 n형 불순물 영역이 패터닝되지 않는 경우, 커먼 소스(CS)로서 구현될 수 있다.
다음, 도 4에 도시된 바와 같이, 필라(P)가 구축된 반도체 기판(101)의 결과물 표면을 따라, 강유전체막(135)을 형성할 수 있다. 강유전체막(135)은 ALD(atomic layer deposition) 방식 또는 CVD(chemical vapor depositin) 방식으로 형성될 수 있다. 강유전체막(135)은 강유전성을 갖는 금속 산화막으로, 예를 들어, 하프늄 산화막(HfxOy), 지르코늄 산화막(ZrxOy) 또는 하프늄-지르코늄 산화막(HfxZryOz)으로 구성될 수 있다. 강유전체막(135)은 상기 금속 산화막 외에, PZT(Pb(ZrxTi1-x)O3, 0≤x≤1 또는 SBT(SrBi2Ta2O9) 물질로 형성될 수 있다.
도 5를 참조하여 설명하면, 강유전체막(135) 상부에 도전막(150)을 증착한다. 도전막(150)은 금속막, 금속화합물 또는 도전성 폴리실리콘막과 같은 도전 물질로 형성될 수 있으며, 예를 들어, TiN 물질이 이용될 수 있다.
도 6을 참조하면, 도전막(150) 및 강유전체막(135)을 드레인(125) 및/또는 소스(110) 표면이 노출되도록 비등방성 식각한다.
다음, 도 7을 참조하면, 도전막(150) 및 강유전체막(135)은 상기 채널 영역(115)에 대응될 수 있는 높이를 갖도록 소정 두께만큼 리세스(recess)하여, 게이트 및 게이트 절연막을 한정할 수 있다.
상기 도 6의 식각 방식에 따라, 강유전체막(135-1) 및 게이트(150-1)는 도 8에 도시된 바와 같이, 필라(P)를 감싸는 형태로 구성될 수 있다. 또한, 강유전체막(135-2) 및 게이트(150-2)는 도 9에 도시된 바와 같이, 필라(P)의 양측에 형성될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 터널펫을 포함하는 반도체 메모리 장치의 개략적인 단면도이다.
도 10을 참조하면, 필라(P)와 게이트(150a) 사이에 게이트 절연막으로서 제 1 강유전체막(135) 및 제 2 강유전체막(140)을 포함할 수 있다.
예를 들어, 제 1 강유전체막(135)은 필라(P)의 하부 영역과 대응되도록 형성될 수 있다. 보다 자세하게, 제 1 강유전체막(135)은 소스(110) 일부 및 채널 영역(115)의 일부에 대응되도록 형성될 수 있다. 제 1 강유전체막(135)은 제 1 외부 전계에 의해 스위칭 가능한 분극을 나타낼 수 있는 유전체일 수 있다. 제 1 강유전체막(135)은 강유전성을 갖는 금속 산화막으로, 예를 들어, 하프늄 산화막(HfxOy), 지르코늄 산화막(ZrxOy) 또는 하프늄-지르코늄 산화막(HfxZryOz)으로 구성될 수 있다. 또한, 제 1 강유전체막(135)은 상기 금속 산화막 외에, PZT(Pb(ZrxTi1-x)O3, 0≤x≤1 또는 SBT(SrBi2Ta2O9) 물질로 형성될 수 있다. 제 1 강유전체막(135)은 ALD(atomic layer deposition) 혹은 CVD(chemical vapor deposition) 방법을 이용하여 증착될 수 있다.
제 2 강유전체막(140)은 제 1 강유전체막(135) 상부에 위치되면서, 상기 필라(P) 상부 영역에 대응되도록 형성될 수 있다. 제 2 강유전체막(140) 역시 제 1 강유전체막(135)과 마찬가지로, ALD 또는 CVD 방식을 이용하여 증착할 수 있다. 또한, 제 2 강유전체막(140)은 도 6과 같이 형성된 상기 제 1 강유전체막(135)을 일정 두께만큼 리세스하고, 상기 리세스내에 상기 제 2 강유전체 물질을 매립하여 형성될 수 있다. 예를 들어, 제 2 강유전체막(140)은 채널 영역(115) 일부 및 접합 유도 영역(120)의 외측에 형성될 수 있다. 제 2 강유전체막(140)은 제 1 외부 전계와 다른 제 2 외부 전계에 의해 스위칭 가능한 분극이 발생되는 물질일 수 있다. 제 2 강유전체막(140)은 제 1 강유전체막(135)과 다른 종류의 유전체거나, 제 1 강유전체막(135)과 동일한 종류이되 서로 다른 조성비를 갖는 유전체가 이용될 수 있다.
상기 제 1 및 제 2 강유전체막(135,140)은 터널 펫의 게이트 절연막으로서 이용될 수 있다. 추가적으로, 제 1 및 제 2 강유전체막(135,140) 및 필라(P) 사이에 절연막(130)이 추가로 개재될 수 있다. 상기 절연막(130)은 예를 들어, 실리콘 산화막이 이용될 수 있다.
도 11a 및 도 11b에 도시된 바와 같이, 게이트(150a), 제 1 강유전체막(135a) 및 제 2 강유전체막(140a)은 필라(P) 측면 전체를 둘러싸도록 형성될 수 있다.
도 11a 및 도 11b에 도시된 상기 제 1 강유전체막(135a) 및 제 2 강유전체막(140a)은 다음과 같은 방식으로 형성될 수 있다. 먼저, 제 1 강유전체막(135a) 및 게이트(150a)을 증착한다음, 제 1 강유전체막(135a) 및 게이트(150a)가 상기 필라 외주를 감싸도록 식각한다. 다음, 제 1 강유전체막(135a)을 소정 두께만큼 리세스한다. 다음, 제 1 강유전체막(135a)가 제거된 부분에 제 1 강유전체막(135a)와 식각 선택비가 상이한 제 2 강유전체막(140a)을 충진시킬 수 있다.
한편, 제 1 강유전체막(135a) 및 제 2 강유전체막(140b)은 다음과 같은 방식으로도 형성될 수 있다. 먼저, 필라(P) 외주에 제 1 강유전체막(135a)을 형성한다. 필라(P) 하부를 감싸는 제 1 강유전체막(135a) 부분을 마스크 패턴(도시되지 않음)에 의해 마스킹한다음, 노출된 제 1 강유전체막(135a)에 불순물을 주입하여, 제 2 강유전체막(140a)을 형성할 수 있다.
도 12a 및 도 12b에 도시된 바와 같이, 게이트(150b), 제 1 강유전체막(135b) 및 제 2 강유전체막(140b)은 상기 필라 양측벽에 위치하도록 형성될 수 있다.
이와 같은 제 1 강유전체막(135b), 제 2 강유전체막(140b) 및 게이트(150b) 각각은 스페이서를 형성하기 위한 비등방성 식각 방식을 이용하여 형성될 수 있다.
이와 같은 본 실시예의 강유전체 메모리 장치는 게이트(150)와 드레인(125, 혹은 소스)의 전압차(혹은 워드 라인과 비트 라인간의 전압차)에 의해 발생되는 전계에 의해, 상기 제 1 및 제 2 강유전체막(135, 140)이 선택적으로, 혹은 동시에 분극을 일으킬 수 있다. 상기 전계는 게이트 전압 또는 드레인 전압에 의해 가변될 수 있다. 이에 따라, 다양한 저항 레벨을 얻을 수 있게 된다.
예를 들어, 본 실시예와 같이, 물성이 상이한 제 1 내지 제 2 강유전체막(135, 140)이 강유전체 메모리 장치에 적용되는 경우, 도 13에 도시된 바와 같이, 2개의 강유전체막(135,140)이 각기 다른 임계 전압(V1,V2)하에서 분극이 일어날 수 있다. 이러한 경우, 절연 상태(0,0), 제 1 강유전체막의 분극(0,1), 제 2 강유전체막의 분극(1,0) 및 제 1 및 제 2 강유전체막의 분극(1,1)의 다양한 분극 상태로부터 다양한 저항 레벨을 얻을 수 있게 된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 버티컬 필라형 터널 펫의 게이트 절연막 및 저장 매체로서, 제 1 강유전체막 및 제 2 강유전체막을 사용한다. 이에 따라, 터널 펫 자체의 스위칭 특성을 확보함은 물론, 서로 상이한 전계에서 분극되는 제 1 및 제 2 강유전체막에 의해 멀티 레벨을 구현할 수 있다.
도 14는 본 발명의 개념적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 14를 참조하면, 메모리 시스템(1000)은 메모리 콘트롤러(2000) 및 메모리(3000)을 포함할 수 있다. 상기 메모리(3000)는 버스 라인(B)을 통해 상기 메모리 콘트롤러(2000)와 커뮤니케이션된다. 상기 버스 라인(S)은 어드레스, 데이터, 및 코맨드를 전송하는 버스일 수 있다.
상기 메모리(3000)는 상술한 강유전체 메모리 장치를 포함할 수 있다. 강유전체 메모리 장치는 버티컬 채널을 가지는 터널 펫 구조를 가지며, 터널 펫의 게이트 절연막으로, 적어도 하나의 강유전체막을 포함할 수 있다. 이에 따라, 안정적인 터널펫 구동을 수행할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 반도체 기판 135 : 강유전체막, 제 1 강유전체막
140 : 제 2 강유전체막 150 : 게이트
140 : 제 2 강유전체막 150 : 게이트
Claims (22)
- 소스, 상기 소스 상부에 위치하는 드레인, 상기 소스와 드레인 사이에 위치하는 채널 영역을 포함하는 필라;
상기 필라 외측에 형성되는 게이트; 및
상기 필라와 게이트 사이에 개재되는 적어도 하나의 강유전체막을 포함하며,
상기 소스 및 드레인은 서로 반대의 불순물 타입을 갖도록 형성되는 반도체 메모리 장치. - 삭제
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 소스는 고농도 n형의 불순물 영역을 포함하고,
상기 드레인은 고농도 p형의 불순물 영역을 포함하는 반도체 메모리 장치. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 3 항에 있어서,
상기 채널 영역은 p형의 불순물을 포함하는 반도체 메모리 장치. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 4 항에 있어서,
상기 드레인과 상기 채널 영역 사이에 고농도 n형 불순물을 포함하는 접합 유도 영역을 더 포함하는 반도체 메모리 장치. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 강유전체막은 하프늄 산화막(HfxOy), 지르코늄 산화막(ZrxOy), 하프튬-지르코늄 산화막(HfxZryOz), PZT(Pb(ZrxTi1-x)O3, 0≤x≤1 또는 SBT(SrBi2Ta2O9) 물질 중 선택되는 하나로 구성되는 반도체 메모리 장치. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 강유전체막은 제 1 외부 전계에 의해 분극을 일으키는 제 1 강유전체막, 및 상기 제 1 외부 전계와 상이한 제 2 외부 전계에 의해 분극을 일으키는 제 2 강유전체막을 포함하는 반도체 메모리 장치. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 제 1 강유전체막 및 제 2 강유전체막은 서로 상이한 물질인 반도체 메모리 장치. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 제 1 강유전체막 및 제 2 강유전체막은 서로 동일한 물질이되, 서로 다른 조성비를 갖는 반도체 메모리 장치. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 제 2 강유전체막은 상기 제 1 강유전체막 상부에 위치하는 반도체 메모리 장치. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 필라 및 상기 강유전체막 사이에 실리콘 산화막이 더 개재되는 반도체 메모리 장치. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 게이트 및 상기 강유전체막은 상기 필라의 외주 전체를 감싸도록 형성되는 반도체 메모리 장치. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 게이트 및 상기 강유전체막은 상기 필라의 양측벽에 형성되는 반도체 메모리 장치. - 반도체 기판에 대해 실질적인 수직인 방향으로 연장되는 채널 영역, 상기 채널 영역 하부에 위치되는 소스 및 상기 채널 영역 상부에 위치하는 드레인을 포함하는 필라;
상기 필라 외측에 형성되는 저장 매체; 및
상기 저장 매체 외측에 형성되는 게이트를 포함하며,
상기 저장 매체는 서로 다른 전계에서 개별적으로 분극을 일으키는 복수의 강유전체막을 포함하고,
상기 복수의 강유전체막은 동일 물질이되, 서로 다른 조성비를 갖는 반도체 메모리 장치. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 복수의 강유전체막은 각기 다른 물질인 반도체 메모리 장치. - 삭제
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 저장 매체는 상기 복수의 강유전체막이 적층된 형태로 구성되는 반도체 메모리 장치. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 반도체 기판과 상기 저장 매체 사이에 절연막이 더 개재되는 반도체 메모리 장치. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 소스는 제 1 불순물 타입을 갖고,
상기 드레인 및 채널 영역은 상기 제 1 불순물 타입과 반대인 제 2 불순물 타입을 갖는 반도체 메모리 장치. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제 19 항에 있어서,
상기 채널 영역과 드레인 사이에 상기 제 1 불순물 타입을 갖는 접합 유도 영역이 더 개재되는 반도체 메모리 장치. - ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 게이트 및 상기 저장 매체는 상기 필라의 외주 전체를 감싸도록 형성되는 반도체 메모리 장치. - ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 게이트 및 상기 저장 매체는 상기 필라의 양측벽에 형성되는 반도체 메모리 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160039927A KR102476806B1 (ko) | 2016-04-01 | 2016-04-01 | 강유전체막을 포함하는 반도체 메모리 장치 |
| US15/246,081 US9685215B1 (en) | 2016-04-01 | 2016-08-24 | Semiconductor memory device including a ferroelectric layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160039927A KR102476806B1 (ko) | 2016-04-01 | 2016-04-01 | 강유전체막을 포함하는 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170112635A KR20170112635A (ko) | 2017-10-12 |
| KR102476806B1 true KR102476806B1 (ko) | 2022-12-13 |
Family
ID=59033880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160039927A Active KR102476806B1 (ko) | 2016-04-01 | 2016-04-01 | 강유전체막을 포함하는 반도체 메모리 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9685215B1 (ko) |
| KR (1) | KR102476806B1 (ko) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9460770B1 (en) * | 2015-09-01 | 2016-10-04 | Micron Technology, Inc. | Methods of operating ferroelectric memory cells, and related ferroelectric memory cells |
| US10937807B2 (en) * | 2016-12-29 | 2021-03-02 | Intel Corporation | Ferroelectric field-effect transistor devices having a top gate and a bottom gate |
| CN109698162A (zh) * | 2017-10-20 | 2019-04-30 | 萨摩亚商费洛储存科技股份有限公司 | 三维存储元件及其制造方法 |
| KR20210053353A (ko) * | 2018-10-09 | 2021-05-11 | 마이크론 테크놀로지, 인크 | 수소 배리어 재료를 갖는 종형 트랜지스터를 포함하는 디바이스, 및 관련 방법 |
| CN109321939B (zh) * | 2018-10-15 | 2020-08-21 | 北京工业大学 | 噻唑类化合物的电化学合成方法 |
| CN109449244B (zh) * | 2018-10-22 | 2020-06-26 | 中国科学院上海技术物理研究所 | 一种二维半导体和铁电材料功能互补型超宽光谱探测器 |
| CN110061060B (zh) * | 2019-01-25 | 2022-06-24 | 中国科学院微电子研究所 | 半导体器件和制作方法 |
| US11411025B2 (en) * | 2019-10-23 | 2022-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D ferroelectric memory |
| CN116097452A (zh) * | 2020-09-30 | 2023-05-09 | 华为技术有限公司 | 铁电存储器及其制作方法、存储设备 |
| US11450687B2 (en) * | 2020-12-15 | 2022-09-20 | Sandisk Technologies Llc | Multibit ferroelectric memory cells and methods for forming the same |
| US11923458B2 (en) * | 2021-06-02 | 2024-03-05 | International Business Machines Corporation | FeFET with double gate structure |
| US11877446B2 (en) * | 2021-06-11 | 2024-01-16 | Sandisk Technologies Llc | Three-dimensional memory device with electrically conductive layers containing vertical tubular liners and methods for forming the same |
| US12137565B2 (en) | 2021-06-11 | 2024-11-05 | Sandisk Technologies Llc | Three-dimensional memory device with vertical word line barrier and methods for forming the same |
| EP4156188B1 (en) | 2021-09-27 | 2025-06-04 | Samsung Electronics Co., Ltd. | Content-addressable memory and electronic device including the same |
| KR20230063975A (ko) * | 2021-11-01 | 2023-05-10 | 삼성전자주식회사 | 반도체 메모리 장치 |
| CN115224191B (zh) * | 2022-07-01 | 2024-06-28 | 湘潭大学 | 一种铁电超晶格多值存储器件及其制作方法 |
| US12150310B2 (en) * | 2022-08-16 | 2024-11-19 | International Business Machines Corporation | Ferroelectric random-access memory cell |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030076707A1 (en) * | 2001-10-18 | 2003-04-24 | Dong-Wook Kim | Single transistor type magnetic random access memory device and method of operating and manufacturing the same |
| US20110188288A1 (en) * | 2010-02-04 | 2011-08-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device and driving method therefor |
| JP2015188079A (ja) | 2014-03-14 | 2015-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US20150310905A1 (en) * | 2014-04-24 | 2015-10-29 | Micron Technology, Inc. | Field Effect Transistor Constructions And Methods Of Programming Field Effect Transistors To One Of At Least Three Different Programmed States |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100110753A1 (en) * | 2008-10-31 | 2010-05-06 | Qimonda Ag | Ferroelectric Memory Cell Arrays and Method of Operating the Same |
| KR20140106903A (ko) * | 2013-02-27 | 2014-09-04 | 에스케이하이닉스 주식회사 | 트랜지스터, 이를 구비하는 가변 저항 메모리 장치 및 그의 제조방법 |
| JP2015056485A (ja) | 2013-09-11 | 2015-03-23 | 株式会社東芝 | 半導体記憶装置およびその動作方法 |
-
2016
- 2016-04-01 KR KR1020160039927A patent/KR102476806B1/ko active Active
- 2016-08-24 US US15/246,081 patent/US9685215B1/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030076707A1 (en) * | 2001-10-18 | 2003-04-24 | Dong-Wook Kim | Single transistor type magnetic random access memory device and method of operating and manufacturing the same |
| US20110188288A1 (en) * | 2010-02-04 | 2011-08-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device and driving method therefor |
| JP2015188079A (ja) | 2014-03-14 | 2015-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US20150310905A1 (en) * | 2014-04-24 | 2015-10-29 | Micron Technology, Inc. | Field Effect Transistor Constructions And Methods Of Programming Field Effect Transistors To One Of At Least Three Different Programmed States |
Also Published As
| Publication number | Publication date |
|---|---|
| US9685215B1 (en) | 2017-06-20 |
| KR20170112635A (ko) | 2017-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102476806B1 (ko) | 강유전체막을 포함하는 반도체 메모리 장치 | |
| US10923502B2 (en) | Three-dimensional ferroelectric memory devices including a backside gate electrode and methods of making same | |
| US10727336B2 (en) | Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors | |
| US10978482B2 (en) | Ferroelectric memory device with select gate transistor and method of forming the same | |
| TWI769757B (zh) | 鐵電記憶體元件及其形成方法 | |
| KR102653527B1 (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| KR102509915B1 (ko) | 반도체 메모리 소자 | |
| US9659958B2 (en) | Three-dimensional semiconductor memory device | |
| KR102615561B1 (ko) | 일체형 게이트 선택기를 포함하는 3차원 강유전성 메모리 어레이 및 그 형성 방법 | |
| US9324727B2 (en) | Memory devices having semiconductor patterns on a substrate and methods of manufacturing the same | |
| US9899408B2 (en) | Non-volatile memory device having vertical structure and method of manufacturing the same | |
| US20150070964A1 (en) | Semiconductor memory device and method of operating the same | |
| US20200411553A1 (en) | Ferroelectric memory device containing a series connected select gate transistor and method of forming the same | |
| CN108140669B (zh) | 具有整合式高k金属栅的非易失性分离栅存储单元及其制作方法 | |
| US20140264534A1 (en) | Architecture to improve cell size for compact array of split gate flash cell | |
| KR102616129B1 (ko) | 멀티 레벨 강유전체 메모리 장치 및 그 제조방법 | |
| KR20110118845A (ko) | 플로팅 바디를 갖는 메모리 셀에 관한 방법, 장치, 및 시스템 | |
| KR20190035734A (ko) | 반도체 기억소자, 그 밖의 소자 및 그 제조방법 | |
| KR102638555B1 (ko) | 워드 라인들 및 패스 게이트들을 포함하는 강유전성 메모리 디바이스 및 그 형성 방법 | |
| US20240407173A1 (en) | Semiconductor memory devices and methods of manufacturing thereof | |
| US11616081B2 (en) | Three-dimensional semiconductor memory device including ferroelectric thin film and manufacturing method of the same | |
| KR102621680B1 (ko) | 강유전체 분극 특성을 개선하는 3차원 플래시 메모리 및 그 제조 방법 | |
| CN113497054A (zh) | 立体存储器装置及其制造方法 | |
| KR102628179B1 (ko) | 3차원 구조 메모리, 이의 동작 방법 및 이의 제조 방법 | |
| TWI808855B (zh) | 半導體記憶體裝置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20160401 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20210115 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20160401 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20220428 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20221128 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20221207 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20221208 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration |