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KR102472946B1 - 신호 복원 회로 - Google Patents

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KR102472946B1
KR102472946B1 KR1020160023565A KR20160023565A KR102472946B1 KR 102472946 B1 KR102472946 B1 KR 102472946B1 KR 1020160023565 A KR1020160023565 A KR 1020160023565A KR 20160023565 A KR20160023565 A KR 20160023565A KR 102472946 B1 KR102472946 B1 KR 102472946B1
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South Korea
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clock
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latch
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정하준
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에스케이하이닉스 주식회사
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Abstract

인에이블 신호 및 클럭에 응답하여 코드를 생성하는 클럭 코드 생성부; 및 입력 펄스 및 상기 코드에 응답하여 출력 펄스를 생성하는 펄스 복원부를 포함한다.

Description

신호 복원 회로{Signal Recovery Circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 펄스 복원 회로에 관한 것이다.
반도체 집적 회로는 고속화되면서 클럭에 동기되어 동작하도록 구성된다.
반도체 집적 회로는 클럭에 동기된 신호들을 입력 받고, 출력하도록 구성된다.
반도체 집적 회로를 구성하는 내부 회로들 또한 클럭에 동기되어 동작하도록 구성되며, 내부 회로들 사이에서도 클럭에 동기된 신호를 송수신하도록 구성된다.
본 발명은 클럭에 동기된 신호의 인에이블 구간을 복원시키는 신호 복원 회로를 제공하기 위한 것이다.
본 발명의 실시예에 따른 신호 복원 회로는 인에이블 신호 및 클럭에 응답하여 코드를 생성하는 클럭 코드 생성부; 및 입력 펄스 및 상기 코드에 응답하여 출력 펄스를 생성하는 펄스 복원부를 포함한다.
본 발명의 실시예에 따른 신호 복원 회로는 인에이블 신호가 인에이블되면 클럭의 설정된 주기에 대응되는 코드 값을 갖는 코드를 생성하는 클럭 코드 생성부; 및 입력 펄스가 입력되면 출력 펄스를 인에이블시키고, 상기 코드의 코드 값에 대응되는 인에이블 구간을 갖는 상기 출력 펄스를 생성하는 펄스 복원부를 포함한다.
본 발명에 따른 신호 복원 회로는 반도체 집적 회로의 동작 신뢰성을 높일 수 있는 장점이 있다.
도 1은 본 발명의 실시예에 따른 신호 복원 회로의 구성도,
도 2는 도 1의 클럭 코드 생성부의 구성도,
도 3은 도 2의 클럭 펄스 생성부의 구성도,
도 4는 도 3의 제 1 로직의 구성도,
도 5는 본 발명의 실시예에 따른 클럭 펄스 생성부의 타이밍도,
도 6은 도 1의 펄스 복원부의 구성도,
도 7은 도 6의 펄스 생성부의 구성도이다.
본 발명의 실시예에 따른 신호 복원 회로는 도 1에 도시된 바와 같이, 클럭 코드 생성부(100), 및 펄스 복원부(200)를 포함할 수 있다.
상기 클럭 코드 생성부(100)는 인에이블 신호(EN_s) 및 클럭(CLK)에 응답하여 코드(Code<0:n>)를 생성할 수 있다. 예를 들어, 상기 클럭 코드 생성부(100)는 상기 인에이블 신호(EN_s)에 응답하여 상기 클럭(CLK)의 주기를 감지하고, 감지된 결과에 응답하여 상기 코드(Code<0:n>)를 생성할 수 있다. 더욱 상세히 설명하면, 상기 클럭 코드 생성부(100)는 상기 인에이블 신호(EN_s)가 인에이블되면 상기 클럭(CLK)의 한 주기에 대응하는 코드 값을 갖는 코드(Code<0:n>)를 생성할 수 있다.
상기 펄스 복원부(200)는 입력 신호(P_in) 및 상기 코드(Code<0:n>)에 응답하여 출력 신호(P_out)를 생성할 수 있다. 이때, 상기 입력 신호(P_in) 및 상기 출력 신호(P_out)는 설정된 크기의 인에이블 구간을 갖는 신호일 수 있다. 그러므로, 이하에서는 상기 입력 신호(P_in)와 상기 출력 신호(P_out)를 입력 펄스(P_in) 및 출력 펄스(P_out)로 개시한다.
예를 들어, 상기 펄스 복원부(200)는 상기 입력 펄스(P_in)에 응답하여 상기 출력 펄스(P_out)를 생성하며, 상기 출력 펄스(P_out)의 인에이블 구간은 상기 코드(Code<0:n>)의 코드 값에 대응되는 크기를 갖는다.
더욱 상세히 설명하면, 상기 펄스 복원부(200)는 상기 입력 펄스(P_in)가 인에이블되면 상기 출력 펄스(P_out)를 인에이블시키고, 상기 코드(Code<0:n>)의 코드 값에 대응되는 시간만큼 상기 출력 펄스(P_out)의 인에이블 구간을 유지시킨다.
상기 클럭 코드 생성부(100)는 도 2에 도시된 바와 같이, 클럭 펄스 생성부(110), 오실레이터(120), 및 카운팅부(130)를 포함할 수 있다.
상기 클럭 펄스 생성부(110)는 상기 클럭(CLK) 및 상기 인에이블 신호(EN_s)에 응답하여 클럭 펄스(P_clk)를 생성할 수 있다. 예를 들어, 상기 클럭 펄스 생성부(110)는 상기 인에이블 신호(EN_s)에 응답하여 상기 클럭(CLK)의 설정된 주기와 동일한 크기의 인에이블 구간을 갖는 상기 클럭 펄스(P_clk)를 생성할 수 있다. 더욱 상세하게는, 상기 클럭 펄스 생성부(110)는 상기 인에이블 신호(EN_s)가 인에이블되면 상기 클럭(CLK)의 한 주기와 동일한 크기의 인에이블 구간을 갖는 상기 클럭 펄스(P_clk)을 생성할 수 있다. 그러므로, 상기 클럭 펄스 생성부(110)는 상기 인에이블 신호(EN_s)가 인에이블되면 상기 클럭(CLK)의 주파수 또는 주기에 대응하는 크기의 인에이블 구간을 갖는 상기 클럭 펄스(P_clk)를 생성할 수 있다.
상기 오실레이터(120)는 일정한 주기로 천이하는 오실레이터 신호(OSC)를 생성하도록 구성될 수 있다.
상기 카운팅부(130)는 상기 클럭 펄스(P_clk) 및 상기 오실레이터 신호(OSC)에 응답하여 상기 코드(Code<0:n>)를 생성할 수 있다. 예를 들어, 상기 카운팅부(130)는 상기 클럭 펄스(P_clk)의 인에이블 구간동안 상기 오실레이터 신호(OSC)를 카운팅하여 상기 코드(Code<0:n>)를 생성할 수 있다. 더욱 상세하게는, 상기 카운팅부(130)는 상기 클럭 펄스(P_clk)의 인에이블 구간동안 상기 오실레이터 신호(OSC)가 특정 레벨로 천이할 때마다 상기 코드(Code<0:n>)의 코드 값을 증가시키도록 구성될 수 있다.
따라서, 상기 클럭 펄스 생성부(110), 상기 오실레이터(120), 및 상기 카운팅부(130)를 포함하는 본 발명의 실시예에 따른 상기 클럭 코드 생성부(100)는 상기 클럭(CLK)의 설정된 주기 예를 들어, 상기 클럭(CLK)의 한 주기에 대응되는 코드 값을 갖는 상기 코드(Code<0:n>)를 생성할 수 있다. 즉, 상기 클럭 펄스 생성부(110)는 상기 클럭(CLK)의 주기 또는 주파수에 대응되는 코드 값을 갖는 상기 코드(Code<0:n>)를 생성할 수 있다.
상기 클럭 펄스 생성부(110)는 도 3에 도시된 바와 같이, 분주부(111), 제 1 래치부(112), 제 1 로직(113), 제 1 지연부(114), 제 2 래치부(115) 및 제 2 로직(116)을 포함할 수 있다.
상기 분주부(111)는 상기 클럭(CLK)을 분주시켜 분주 클럭(CLK_dv)을 생성할 수 있다. 예를 들어, 상기 분주부(111)는 상기 클럭(CLK)을 2분주시켜 상기 분주 클럭(CLK_dv)을 생성할 수 있다.
상기 제 1 래치부(112)는 상기 클럭(CLK) 및 상기 인에이블 신호(EN_s)에 응답하여 상기 제 1 래치 신호(L_s1)를 생성할 수 있다. 예를 들어, 상기 제 1 래치부(112)는 상기 인에이블 신호(EN_s)가 인에이블된 상태에서 상기 클럭(CLK)이 특정 레벨 즉, 하이 레벨로 천이하면 상기 제 1 래치 신호(L_s1)를 하이 레벨로 천이시키고, 상기 인에이블 신호(EN_s)가 디스에이블될 때까지 하이 레벨로 천이된 상기 제 1 래치 신호(L_s1)를 유지시킨다. 즉, 상기 제 1 래치부(112)는 상기 인에이블 신호(EN_s)가 디스에이블되면 상기 제 1 래치 신호(L_s1)를 로우 레벨로 초기화시킨다.
상기 제 1 로직(113)은 상기 분주 클럭(CLK_dv) 및 상기 제 1 래치 신호(L_s1)에 응답하여 로직 신호(Log_s)를 생성할 수 있다. 예를 들어, 상기 제 1 로직(113)은 상기 분주 클럭(CLK_dv)과 상기 제 1 래치 신호(L_s1)가 동일한 레벨일 경우 로우 레벨인 상기 로직 신호(Log_s)를 생성할 수 있고, 상기 분주 클럭(CLK_dv)과 상기 제 1 래치 신호(L_s1)가 서로 다른 레벨일 경우 하이 레벨인 상기 로직 신호(Log_s)를 생성할 수 있다.
상기 제 1 지연부(114)는 상기 제 1 래치 신호(L_s1)를 지연시켜 지연 신호(D_s)를 생성할 수 있다. 이때, 상기 제 1 지연부(114)는 상기 제 1 로직(113) 및 제 2 래치부(115)의 지연 시간의 합과 동일한 지연 시간을 갖도록 구성될 수 있다.
상기 제 2 래치부(115)는 상기 클럭(CLK) 및 상기 인에이블 신호(EN_s)에 응답하여 상기 제 2 래치 신호(L_s2)를 생성할 수 있다. 예를 들어, 상기 제 2 래치부(112)는 상기 인에이블 신호(EN_s)가 인에이블된 상태에서 상기 클럭(CLK)이 특정 레벨 즉, 하이 레벨로 천이하면 상기 제 2 래치 신호(L_s2)를 하이 레벨로 천이시키고, 상기 인에이블 신호(EN_s)가 디스에이블될 때까지 하이 레벨로 천이된 상기 제 2 래치 신호(L_s2)를 유지시킨다. 즉, 상기 제 2 래치부(115)는 상기 인에이블 신호(EN_s)가 디스에이블되면 상기 제 2 래치 신호(L_s2)를 로우 레벨로 초기화시킨다.
상기 제 2 로직(116)은 상기 지연 신호(D_s) 및 상기 제 2 래치 신호(L_s2)에 응답하여 상기 클럭 펄스(P_clk)를 생성할 수 있다. 예를 들어, 상기 제 2 로직(113)은 상기 지연 신호(D_s)와 상기 제 2 래치 신호(L_s2)가 동일한 레벨일 경우 로우 레벨인 상기 클럭 펄스(P_clk)를 생성할 수 있고, 상기 지연 신호(D_s)와 상기 제 2 래치 신호(L_s2)가 서로 다른 레벨일 경우 하이 레벨인 상기 클럭 펄스(P_clk)를 생성할 수 있다.
상기 제 1 및 제 2 로직(113, 116)은 입출력 신호만 다를 뿐 동일하게 구성될 수 있다. 그러므로, 상기 제 1 로직(113)의 구성을 설명하여 상기 제 2 로직(116)의 구성 설명을 대신한다.
상기 제 1 로직(113)은 도 4에 도시된 바와 같이, 익스클루시브 오어 게이트(Exclusive OR gate, XOR)를 포함할 수 있다. 상기 익스클루시브 오어 게이트(XOR)는 상기 제 1 래치 신호(L_s1) 및 상기 분주 클럭(CLK_dv)을 입력 받아 상기 로직 신호(Log_s)를 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 상기 클럭 펄스 생성부(110)의 동작을 도 5를 참조하여 설명하면 다음과 같다.
상기 클럭(CLK)은 주기적으로 천이하는 신호이다.
상기 분주 클럭(CLK_dv)은 상기 클럭(CLK)을 2분주한 클럭이다. 상기 분주 클럭(CLK_dv)은 상기 클럭(CLK)이 하이 레벨로 천이할 때마다 서로 다른 레벨로 천이하는 클럭으로 출력된다.
상기 인에이블 신호(EN_s)가 인에이블된 이후 상기 분주 클럭(CLK_dv)이 하이 레벨로 천이할 때 상기 제 1 래치부(112)는 상기 제 1 래치 신호(L_s1)를 하이 레벨로 천이시킨다.
상기 제 1 로직(113)은 상기 제 1 래치 신호(L_s1)와 상기 분주 클럭(CLK_dv)이 동일한 레벨일 경우 로우 레벨의 상기 로직 신호(Log_s)를 생성하고, 상기 제 1 래치 신호(L_s1)와 상기 분주 클럭(CLK_dv)이 서로 다른 레벨일 경우 하이 레벨의 상기 로직 신호(Log_s)를 생성한다. 그러므로, 상기 제 1 로직(113)은 상기 제 1 래치 신호(L_s1)가 로우 레벨인 구간과 상기 분주 클럭(CLK_dv)이 로우 레벨인 구간 또는 상기 제 1 래치 신호(L_s1)의 하이 레벨인 구간과 상기 분주 클럭(CLK_dv)이 하이 레벨인 구간에서 로우 레벨인 상기 로직 신호(Log_s)를 생성한다. 또한 상기 제 1 로직(113)은 상기 제 1 래치 신호(L_s1)와 상기 분주 클럭(CLK_dv)가 서로 다른 레벨인 구간에서 하이 레벨인 상기 로직 신호(Log_s)를 생성한다. 그러므로, 상기 로직 신호(Log_s)는 상기 제 1 래치 신호(L_s1)가 하이 레벨인 구간에서 상기 분주 클럭(CLK_dv)이 반전되어 상기 로직 신호(Log_s)로서 출력된다. 결국, 상기 로직 신호(Log_s)는 상기 분주 클럭(CLK_dv)이 상기 분주 클럭(CLK_dv)의 반주기를 지연시킨 신호로서 출력된다.
상기 인에이블 신호(EN_s)가 인에이블된 이후 상기 로직 신호(Log_s)가 하이 레벨로 천이할 때 상기 제 2 래치부(115)는 상기 제 2 래치 신호(L_s2)를 하이 레벨로 천이시킨다.
상기 제 1 지연부(114)는 상기 제 1 로직(113) 및 상기 제 2 래치부(115)의 지연 시간과 동일한 지연 시간을 가질 수 있다.
상기 제 2 로직(116)은 상기 지연 신호(D_s)와 상기 제 2 래치 신호(L_s2)에 응답하여 상기 클럭 펄스(P_clk)을 생성하는 구성 요소로서, 상기 지연 신호(D_s)가 상기 제 1 로직(113) 및 상기 제 2 래치부(115)의 지연 시간만큼 상기 제 1 래치 신호(L_s1)를 지연시킨 신호이므로, 실제적으론 상기 제 2 로직(116)은 상기 제 1 래치 신호(L_s1)와 상기 제 2 래치 신호(L_s2)에 응답하여 상기 클럭 펄스(P_clk)을 생성하는 구성 요소로 볼 수 있다.
따라서, 상기 제 2 로직(116)은 상기 제 1 래치 신호(L_s1)가 하이 레벨로 천이할 때부터 상기 제 2 래치 신호(L_s2)가 하이 레벨로 천이할 때까지 하이 레벨로 인에이블되는 인에이블 구간을 갖는 상기 클럭 펄스(P_clk)를 생성할 수 있다. 결국, 상기 제 2 로직(116)은 상기 클럭(CLK)의 한 주기와 동일한 인에이블 구간을 갖는 상기 클럭 펄스(P_clk)를 생성할 수 있다.
상기 펄스 복원부(200)는 도 6에 도시된 바와 같이, 펄스 생성부(210), 가변 지연부(220), 및 제 3 래치부(230)를 포함할 수 있다.
상기 펄스 생성부(210)는 상기 입력 펄스(P_in)에 응답하여 라이징 제어 신호(R_ctrl)를 생성할 수 있다. 예를 들어, 상기 펄스 생성부(210)는 상기 입력 펄스(P_in)가 특정 레벨 즉, 하이 레벨로 인에이블되면 하이 레벨로 인에이블되는 상기 라이징 제어 신호(R_ctrl)를 생성한다. 이때, 상기 라이징 제어 신호(R_ctrl)는 설정된 시간동안 인에이블 상태를 유지한다.
상기 가변 지연부(220)는 상기 라이징 제어 신호(R_ctrl) 및 상기 코드(Code<0:n>)에 응답하여 폴링 제어 신호(F_ctrl)를 생성할 수 있다. 예를 들어, 상기 가변 지연부(220)는 상기 코드(Code<0:n>)에 대응하는 시간만큼 상기 라이징 제어 신호(R_ctrl)를 지연시켜 상기 폴링 제어 신호(F_ctrl)로서 출력할 수 있다.
상기 제 3 래치부(230)는 상기 라이징 제어 신호(R_ctrl)가 하이 레벨로 인에이블되면 상기 출력 펄스(P_out)를 하이 레벨로 인에이블시키고, 상기 폴링 제어 신호(F_ctrl)가 인에이블될 때까지 인에이블된 상기 출력 펄스(P_out)를 유지시킨다. 즉, 상기 제 3 래치부(230)는 상기 라이징 제어 신호(R_ctrl)가 하이 레벨로 인에이블되면 상기 출력 펄스(P_out)를 하이 레벨로 인에이블시키고, 상기 폴링 제어 신호(F_ctrl)가 하이 레벨로 인에이블되면 상기 출력 펄스(P_out)를 로우 레벨로 디스에이블시킨다.
그러므로, 상기 펄스 생성부(210), 상기 가변 지연부(220), 및 상기 제 3 래치부(230)를 포함하는 상기 펄스 복원부(200)는 상기 입력 펄스(P_in)가 하이 레벨로 인에이블될 때 상기 출력 펄스(P_out)를 하이 레벨로 인에이블시키고, 인에이블된 상기 출력 펄스(P_out)를 상기 코드(Code<0:n>)에 대응하는 코드 값만큼 유지시킨다. 즉, 상기 펄스 복원부(200)는 상기 입력 펄스(P_in)와 동일한 타이밍에 인에이블되고, 상기 코드(Code<0:n>)의 코드 값에 대응되는 크기의 인에이블 구간을 갖는 상기 출력 펄스(P_out)를 생성한다.
상기 펄스 생성부(210)는 도 7에 도시된 바와 같이, 제 2 지연부(211), 제 1 및 제 2 인버터(IV1, IV2) 및 낸드 게이트(ND1)를 포함할 수 있다. 상기 제 2 지연부(211)는 상기 입력 펄스(P_in)를 입력 받아 지연시켜 출력한다. 상기 제 2 인버터(IV1)는 상기 제 2 지연부(211)의 출력 신호를 입력 받는다. 상기 낸드 게이트(ND1)는 상기 입력 펄스(P_in) 및 상기 제 1 인버터(IV1)의 출력 신호를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 낸드 게이트(ND1)의 출력 신호를 입력 받아 상기 라이징 제어 신호(R_ctrl)를 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 신호 복원 회로는 다음과 같이 동작한다.
인에이블 신호(EN_s)가 인에이블된다.
클럭 코드 생성부(100)는 상기 인에이블 신호(EN_s)가 인에이블되면 클럭(CLK)의 설정된 주기에 대응되는 코드 값을 갖는 코드(Code<0:n>)를 생성한다. 예를 들어, 상기 클럭 코드 생성부(100)는 상기 인에이블 신호(EN_s)가 인에이블되면 상기 클럭(CLK)의 한 주기에 대응하는 코드 값을 갖는 상기 코드(Code<0:n>)를 생성한다.
펄스 복원부(200)는 입력 펄스(P_in)가 인에이블되면 출력 펄스(P_out)를 인에이블시키고, 상기 출력 펄스(P_out)가 상기 코드(Code<0:n>)의 코드 값에 대응하는 크기의 인에이블 구간을 갖도록 상기 출력 펄스(P_out)의 인에이블 상태를 유지시킨다.
상기 클럭 코드 생성부(100)의 상세한 동작을 도 2 내지 도 5를 참조하여 설명하면 다음과 같다.
상기 클럭 코드 생성부(100)는 도 2에 도시된 바와 같이, 클럭 펄스 생성부(110), 오실레이터(120), 및 카운팅부(130)를 포함할 수 있다.
상기 클럭 펄스 생성부(110)는 상기 인에이블 신호(EN_s)가 인에이블되면 상기 클럭(CLK)의 한 주기에 대응되는 인에이블 구간 예를 들어, 상기 클럭(CLK)의 한 주기와 동일한 크기의 인에이블 구간 갖는 클럭 펄스(P_clk)를 생성할 수 있다.
상기 오실레이터(120)은 일정한 주기로 천이되는 오실레이터 신호(OSC)를 생성할 수 있다.
상기 카운팅부(130)는 상기 클럭 펄스(P_clk)의 인에이블 구간동안 상기 오실레이터 신호(OSC)를 카운팅하여 코드(Code<0:n>)를 생성할 수 있다.
그러므로, 상기 클럭 코드 생성부(100)는 상기 클럭(CLK)의 한 주기에 대응되는 코드 값을 갖는 상기 코드(Code<0:n>)를 생성할 수 있다.
상기 클럭 펄스 생성부(110)는 도 3 내지 도 5를 참조하여 설명하면 다음과 같다.
분주부(110)는 상기 인에이블 신호(EN_s)가 인에이블되면 상기 클럭(CLK)을 2분주시켜 분주 클럭(CLK_dv)을 생성한다.
제 1 래치부(112)는 상기 인에이블 신호(EN_s)가 인에이블되면 상기 분주 클럭(CLK_dv)이 하이 레벨로 천이할 때 제 1 래치 신호(L_s1)를 하이 레벨로 천이시키고, 상기 인에이블 신호(EN_s가 디스에이블되면 상기 제 1 래치 신호(L_s1)를 로우 레벨로 디스에이블시킨다.
제 1 로직(113)은 상기 제 1 래치 신호(L_s1)가 하이 레벨로 천이하면 상기 분주 클럭(CLK_dv)을 반전시켜 로직 신호(Log_s)로서 출력한다. 그러므로, 상기 분주 클럭(CLK_dv)과 상기 로직 신호(Log_s)는 상기 분주 클럭(CLK_dv)의 반주기에 해당하는 위상 차를 갖는다.
제 2 래치부(115)는 상기 로직 신호(Log_s)가 하이 레벨로 천이할 때 제 2 래치 신호(L_s2)를 하이 레벨로 천이시키고 상기 인에이블 신호(EN_s)가 디스에이블되면 상기 제 2 래치 신호(L_s2)를 로우 레벨로 디스에이블시킨다.
제 1 지연부(114)는 상기 제 1 로직(113)과 상기 제 2 래치부(115)의 실제적인 지연 시간과 동일한 지연 시간을 갖는다.
그러므로, 상기 제 2 로직(116)은 상기 제 1 래치 신호(L_s1)가 인에이블될 때부터 상기 제 2 래치 신호(L_s2)가 인에이블될 때까지 즉, 상기 분주 클럭(CLK_dv)의 반주기 다시 설명하면 상기 클럭(CLK)의 한 주기에 해당하는 인에이블 구간을 갖는 상기 클럭 펄스(P_clk)를 생성할 수 있다.
이와 같이, 상기 클럭 펄스 생성부(110)는 상기 클럭(CLK)의 한 주기와 동일한 크기의 인에이블 구간을 갖는 상기 클럭 펄스(P_clk)를 생성할 수 있고, 상기 오실레이터(120)과 상기 카운팅부(130)를 이용하여 상기 클럭 펄스(P_clk)의 인에이블 구간동안 상기 오실레이터 신호(OSC)를 카운팅하여 상기 코드(Code<0:n>)를 생성하므로, 상기 클럭 코드 생성부(100)는 상기 인에이블 신호(EN_s)가 인에이블되면 상기 클럭(CLK)의 한 주기에 대응되는 코드 값을 갖는 상기 코드(Code<0:n>)를 생성할 수 있다.
상기 펄스 복원부(200)의 상세한 동작을 도 6을 참조하여 설명하면 다음과 같다.
펄스 생성부(210)는 상기 입력 펄스(P_in)가 하이 레벨로 인에이블되면 설정된 시간동안 인에이블되는 라이징 제어 신호(R_ctrl)를 생성한다.
가변 지연부(220)는 상기 코드(Code<0:n>)에 대응되는 지연 시간으로 상기 라이징 제어 신호(R_ctrl)를 지연시켜 폴링 제어 신호(F_ctrl)를 생성한다.
제 3 래치부(230)는 상기 라이징 제어 신호(R_ctrl)가 인에이블될 때 출력 펄스(P_out)를 인에이블시키고 상기 폴링 제어 신호(F_ctrl)가 인에이블될 때 상기 출력 펄스(P_out)를 디스에이블시킨다.
그러므로, 상기 펄스 복원부(200)는 상기 입력 펄스(P_in)가 입력되면 인에이블되고, 상기 코드(Code<0:n>)에 대응되는 인에이블 구간을 갖는 상기 출력 펄스(P_out)를 생성할 수 있다.
이와 같이, 본 발명의 실시예에 따른 신호 복원 회로는 클럭의 주기 또는 주파수에 응답하여 인에이블 구간의 크기를 결정하고, 입력 신호 또는 입력 펄스가 입력되면 크기가 결정된 인에이블 구간을 갖는 출력 신호 또는 출력 펄스를 생성할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (13)

  1. 인에이블 신호 및 클럭에 응답하여 클럭의 설정된 주기에 대응되는 코드 값을 갖는 코드를 생성하는 클럭 코드 생성부; 및
    입력 펄스 및 상기 코드에 응답하여 출력 펄스를 생성하는 펄스 복원부를 포함하고,
    상기 클럭 코드 생성부는
    상기 인에이블 신호가 인에이블되면 상기 클럭의 설정된 주기에 대응하는 크기의 인에이블 구간을 갖는 클럭 펄스를 생성하는 클럭 펄스 생성부, 오실레이터 신호를 생성하는 오실레이터, 및 상기 클럭 펄스의 인에이블 구간동안 상기 오실레이터 신호를 카운팅하여 상기 코드를 생성하는 카운팅부를 포함하는 것을 특징으로 하는 신호 복원 회로.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 클럭 코드 생성부는
    상기 인에이블 신호가 인에이블되면 상기 클럭의 한 주기에 대응하는 코드 값의 상기 코드를 생성하는 것을 특징으로 하는 신호 복원 회로.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 클럭 펄스 생성부는
    상기 인에이블 신호가 인에이블되면 상기 클럭을 분주시켜 분주 클럭을 생성하는 분주부,
    상기 인에이블 신호가 인에이블된 상태에서 상기 분주 클럭이 특정 레벨로 천이하면 상기 인에이블 신호가 디스에이블될 때까지 제 1 래치 신호를 인에이블시키는 제 1 래치부,
    상기 분주 클럭 및 상기 제 1 래치 신호에 응답하여 로직 신호를 생성하는 제 1 로직,
    상기 인에이블 신호가 인에이블된 상태에서 상기 로직 신호가 특정 레벨로 천이하면 상기 인에이블 신호가 디스에이블될 때까지 제 2 래치 신호를 인에이블시키는 제 2 래치부,
    상기 제 1 래치 신호를 지연시켜 지연 신호로서 출력하는 지연부, 및
    상기 지연 신호 및 상기 제 2 래치 신호에 응답하여 상기 클럭 펄스를 생성하는 제 2 로직을 포함하는 것을 특징으로 하는 신호 복원 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제 1 로직은
    상기 분주 클럭과 상기 제 1 래치 신호가 서로 동일한 레벨이면 로우 레벨의 상기 로직 신호를 생성하고, 상기 분주 클럭과 상기 제 1 래치 신호가 서로 다른 레벨이면 하이 레벨의 상기 로직 신호를 생성하는 것을 특징으로 하는 신호 복원 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제 1 로직은
    상기 제 1 래치 신호가 인에이블되면 상기 분주 클럭을 반전시켜 상기 로직 신호로서 출력하는 것을 특징으로 하는 신호 복원 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 지연부는
    상기 제 1 로직 및 상기 제 2 래치부의 지연 시간의 총합과 동일한 지연 시간을 갖는 것을 특징으로 하는 신호 복원 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제 2 로직은
    상기 지연 신호와 상기 제 2 래치 신호가 서로 동일한 레벨이면 로우 레벨의 상기 클럭 펄스를 생성하고, 상기 지연 신호와 상기 제 2 래치 신호가 서로 다른 레벨이면 하이 레벨의 상기 클럭 펄스를 생성하는 것을 특징으로 하는 신호 복원 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 펄스 복원부는
    상기 입력 펄스가 인에이블되면 소정시간 인에이블되는 라이징 제어 신호를 생성하는 펄스 생성부,
    상기 코드의 코드 값에 대응되는 지연 시간으로 상기 라이징 제어 신호를 지연시켜 폴링 제어 신호를 생성하는 가변 지연부, 및
    상기 라이징 제어 신호가 인에이블되면 상기 출력 펄스를 인에이블시키고, 상기 폴링 제어 신호가 인에이블되면 상기 출력 펄스를 디스에이블시키는 래치부를 포함하는 것을 특징으로 하는 신호 복원 회로.
  11. 인에이블 신호가 인에이블되면 클럭의 설정된 주기에 대응되는 코드 값을 갖는 코드를 생성하는 클럭 코드 생성부; 및
    입력 펄스가 입력되면 출력 펄스를 인에이블시키고, 상기 코드의 코드 값에 대응되는 인에이블 구간을 갖는 상기 출력 펄스를 생성하는 펄스 복원부를 포함하고,
    상기 클럭 코드 생성부는
    상기 인에이블 신호가 인에이블되면 상기 클럭의 설정된 주기에 대응하는 크기의 인에이블 구간을 갖는 클럭 펄스를 생성하는 클럭 펄스 생성부, 오실레이터 신호를 생성하는 오실레이터, 및 상기 클럭 펄스의 인에이블 구간동안 상기 오실레이터 신호를 카운팅하여 상기 코드를 생성하는 카운팅부를 포함하는 것을 특징으로 하는 신호 복원 회로.
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 펄스 복원부는
    상기 입력 펄스가 입력되면 라이징 제어 신호를 생성하는 펄스 생성부,
    상기 라이징 제어 신호를 상기 코드의 코드 값에 대응하는 지연 시간동안 지연시켜 폴링 제어 신호로서 출력하는 가변 지연부, 및
    상기 라이징 제어 신호에 응답하여 상기 출력 펄스를 인에이블시키고, 상기 폴링 제어 신호에 응답하여 상기 출력 펄스를 디스에이블시키는 래치부를 포함하는 것을 특징으로 하는 신호 복원 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5182521A (en) * 1987-08-28 1993-01-26 The University Of Melbourne Time-multiplexed switched capacitor circuit having reduced capacitance
ES2071554B1 (es) * 1992-12-30 1996-01-16 Alcatel Standard Electrica Metodo y dispositivo de recuperacion de datos en sistemas de comunicacion a rafagas.
US5381181A (en) * 1993-05-13 1995-01-10 Thomson Consumer Electronics, Inc. Clock recovery apparatus as for a compressed video signal
NL9401525A (nl) * 1994-09-21 1996-05-01 Nederland Ptt Clock recovery voor ATM ontvanger.
US5914996A (en) * 1997-02-12 1999-06-22 Intel Corporation Multiple clock frequency divider with fifty percent duty cycle output
JP3085258B2 (ja) * 1997-09-10 2000-09-04 日本電気株式会社 クロック信号分配回路
US6285722B1 (en) * 1997-12-05 2001-09-04 Telcordia Technologies, Inc. Method and apparatus for variable bit rate clock recovery
US7096433B2 (en) * 2003-11-10 2006-08-22 Intel Corporation Method for power consumption reduction
KR100546213B1 (ko) 2003-12-05 2006-01-24 주식회사 하이닉스반도체 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로
US8094507B2 (en) * 2009-07-09 2012-01-10 Micron Technology, Inc. Command latency systems and methods
KR101163048B1 (ko) 2010-12-07 2012-07-05 에스케이하이닉스 주식회사 출력 타이밍 제어회로 및 그를 이용하는 반도체 장치
TWI484318B (zh) * 2013-02-07 2015-05-11 Phison Electronics Corp 時脈資料回復電路模組及資料回復時脈的產生方法

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