KR102468913B1 - 자동 테스트 장비(ate)와 피시험디바이스(dut) 사이를 인터페이싱하는 장치 - Google Patents

Abstract

자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이의 인터페이싱을 위한 예시적인 장치는: 상기 ATE와 상기 DUT 사이에 순차적으로 배열된 멀티 스테이지를 포함하고, 여기서, 멀티 스테이지 각각은 드라이버를 포함하고, 멀티 스테이지 중 적어도 2개는 각각 필터를 포함하고, 각각의 필터는 2개의 드라이버 사이에 배열되고, 각각의 필터는 상기 ATE와 상기 DUT 사이에서 전송되는 신호에서 선행 드라이버에 의해 생성된 지터를 감소시키도록 구성된다.

Description

자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하는 장치{An apparatus for interfacing between automatic test equipment and a device under test}

본 발명은 일반적으로 멀티 스테이지 등화를 수행하는 회로에 관한 것으로, 이는 예를 들면 자동 테스트 장비에 대한 디바이스 인터페이스 보드에서 사용될 수 있는 것이다.

자동 테스트 장비(ATE)는 일반적으로 반도체, 전자 회로, 및 인쇄 회로 기판 조립체와 같은 디바이스들을 테스트하기 위한 컴퓨터 구동 자동화 시스템을 가리킨다. ATE에 의해 테스트된 디바이스를 일반적으로 피시험디바이스(DUT)라고 한다. ATE는 일반적으로 컴퓨터 시스템 및 테스트 기기 또는 대응하는 기능을 가진 단일 디바이스를 포함한다. ATE는 DUT로 테스트 신호를 제공하고, DUT로부터 응답 신호를 수신하고, DUT가 테스트 필요조건을 충족하는지 여부를 판정하기 위한 처리를 위해 이러한 응답 신호를 전달할 수 있다. ATE로부터의 테스트 신호에 나타나는 지터는 ATE에 의해 수행되는 테스트 품질에 영향을 줄 수 있다.

본 발명에 따르면, 자동 테스트 장비에 대한 디바이스 인터페이스 보드에서 사용될 수 있는 멀티 스테이지 등화를 수행하는 회로를 제공할 수 있다.

자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하기 위한 예시적인 장치는: 상기 ATE와 상기 DUT 사이에 순서대로 배열된 멀티 스테이지를 포함하고, 여기서 상기 멀티 스테이지 각각은 드라이버를 구비하고, 상기 멀티 스테이지 중 적어도 2개는 각각 필터를 구비하고, 각각의 필터는 2개의 드라이버 사이에 배열되고, 각각의 필터는 상기 ATE와 상기 DUT 사이에서 전송되는 신호에서 선행 드라이버에 의해 생성된 지터를 감소시키도록 구성된다.

예시적인 장치는 단독으로 또는 조합하여 다음 특징들 중 하나 이상을 포함할 수 있다. 상기 멀티 스테이지들 중 마지막 스테이지는 드라이버를 포함할 수 있지만, 상기 드라이버와 상기 DUT 사이에 필터는 포함하지 않는다. 상기 멀티 스테이지 중 마지막 스테이지는 드라이버 및 상기 드라이버와 상기 DUT 사이의 필터를 포함할 수 있다. 상기 필터 중 적어도 2개는 상이한 구성을 가질 수 있고, 상기 상이한 구성은 지터 감소에 필요한 상이한 보정으로 인한 것이다. 상기 필터들 중 적어도 하나는 고역 보상 필터를 포함할 수 있다. 상기 드라이버들 중 적어도 하나는 AND 게이트, 스플리터, 또는 이들의 조합을 포함할 수 있다.

자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하기 위한 예시적인 장치는: 제1 드라이버와 제1 필터를 구비하는 제1 스테이지로서, 상기 제1 드라이버는 상기 ATE의 출력에 기초하여 초기 신호를 수신하고 상기 초기 신호에 기초하여 제1 출력 신호를 출력하며, 상기 제1 필터는 상기 제1 드라이버로부터 상기 상기 제1 출력 신호를 수신하고 상기 제1 출력 신호에 대해 등화(equalization)를 수행하여 제1 스테이지 신호를 생성하는 상기 제1 스테이지; 제2 드라이버 및 제2 필터를 구비하는 제2 스테이지로서, 상기 제2 드라이버는 상기 제1 스테이지 신호를 수신하고 상기 제1 스테이지 신호에 기초하여 제2 출력 신호를 출력하며, 상기 제2 필터는 상기 제2 드라이버로부터 상기 제2 출력 신호를 수신하고 상기 제2 출력 신호에 대해 등화를 수행하여 제2 스테이지 신호를 생성하는 상기 제2 스테이지; 및 상기 제2 스테이지 신호를 수신하고 상기 제2 스테이지 신호에 기초하여 제3 출력 신호를 출력하는 제3 드라이버를 구비하는 제3 스테이지로서, 상기 제3 출력 신호는 상기 DUT로의 경로 상에 출력되는 상기 제3 스테이지;를 포함한다. 상기 예시적인 장치는 단독으로 또는 조합하여 하기의 특징들 중 하나 이상을 포함할 수 있다.

상기 제3 스테이지는 상기 DUT로의 경로 상에 제3 필터를 구비할 수 있고, 상기 제3 필터는 상기 제3 드라이버로부터의 상기 제3 출력 신호를 수신하고 상기 제3 출력 신호에 대해 등화를 수행하여 제3 스테이지 신호를 생성한다. 상기 예시적인 장치는 또한 제4 드라이버를 구비하는 제4 스테이지를 포함할 수 있고, 상기 제4 드라이버는 상기 제3 스테이지 신호를 수신하고 상기 제3 스테이지 신호에 기초하여 제4 출력 신호를 출력하며, 상기 제4 출력 신호는 상기 DUT로의 경로 상에서 출력된다. 상기 제4 스테이지는 상기 DUT로의 경로 상에 제4 필터를 구비할 수 있고, 상기 제4 필터는 상기 제4 드라이버로부터의 상기 제4 출력 신호를 수신하고 상기 제4 출력 신호에 대해 등화를 수행하여 제4 스테이지 신호를 생성한다.

상기 예시적인 장치는 제5 드라이버를 구비하는 제5 스테이지를 구비할 수 있고, 상기 제5 드라이버는 상기 제4 스테이지 신호를 수신하고 상기 제4 스테이지 신호에 기초하여 제5 출력 신호를 출력하며, 상기 제5 출력 신호는 상기 DUT로위 경로 상에 출력된다. 상기 제5 스테이지는 상기 제5 스테이지와 상기 DUT 사이에 제5 필터를 구비할 수 있고, 상기 제5 필터는 상기 제5 드라이버로부터의 상기 제5 출력 신호를 수신하고 상기 제5 출력 신호에 대해 등화를 수행하여 상기 DUT로 제공되는 제5 스테이지 신호를 생성한다.

상기 제1 필터는 상기 제1 드라이버에 의해 생성된 지터를 보정하도록 구성될 수 있고, 상기 제2 필터는 상기 제2 드라이버에 의해 생성된 지터를 보정하도록 구성될 수 있고, 상기 제3 필터는 상기 제3 드라이버에 의해 생성된 지터를 보정하도록 구성될 수 있고, 상기 제4 필터는 상기 제4 드라이버에 의해 생성된 지터를 보정하도록 구성될 수 있다. 상기 제1 드라이버, 상기 제2 드라이버, 상기 제3 드라이버 및 상기 제4 드라이버 중 적어도 2개는 상이한 구성을 가질 수 있다.

상기 제1 필터 및 상기 제2 필터 중 적어도 하나는 고역 보상 필터를 구비할 수 있다. 상기 제1 드라이버는 AND 게이트 또는 스플리터를 포함할 수 있고, 상기 제2 드라이버는 AND 게이트 또는 스플리터를 포함할 수 있다. 일부 예시에서, 상기 제5 드라이버와 상기 DUT 사이에는 필터가 없다. 일부 예시에서, 상기 제3 드라이버와 상기 DUT 사이에는 필터가 없다.

예시적인 테스트 시스템은: 피시험디바이스(DUT)로 테스트 신호를 출력하는 자동 테스트 장비(ATE); 및 상기 ATE와 상기 DUT 사이의 인터페이스;를 포함하며, 상기 인터페이스는 순차적으로 배열된 드라이버들 및 상기 ATE로부터 상기 DUT로 출력된 테스트 신호들에 대해 멀티 스테이지 등화를 수행하도록 상기 드라이버들 사이에서 배열된 필터들을 포함한다. 상기 예시적인 테스트 시스템은 하기의 특징들 중 하나 이상을 단독으로 또는 조합하여 포함할 수 있다.

상기 인터페이스는: 상기 ATE와 상기 DUT 사이에 순차적으로 배열된 멀티 스테이지로서, 상기 멀티 스테이지 각각은 드라이버를 구비하고, 상기 멀티 스테이지 중 적어도 2개는 각각 필터를 구비하고, 각각의 필터는 2개의 드라이버 사이에 배열되고, 각각의 필터는 상기 ATE와 상기 DUT 사이에서 전송되는 신호에서 선행 드라이버에 의해 생성된 지터를 감소시키도록 구성되는 상기 멀티 스테이지;를 포함한다.

상기 멀티 스테이지의 마지막 스테이지는 드라이버를 포함할 수 있지만, 상기 드라이버와 상기 DUT 사이에서 필터를 포함하지 않을 수 있다. 상기 필터 중 적어도 2개는 상이한 구성을 가질 수 있고, 상기 상이한 구성은 지터 감소에 필요한 상이한 보정으로 인한 것이다. 상기 필터들 중 적어도 3개는 지터 감소에 필요한 상이한 보정으로 인한 상이한 구성을 가질 수 있다.

본 써머리 부분을 포함하여 본 명세서에 기술된 2개 이상의 피처들은 본원에 구체적으로 기술되지 않은 구현을 형성하기 위해 조합될 수 있다.

본원에 기술된 테스트 시스템 및 기술, 또는 그 일부들은 하나 이상의 비 일시적 기계 판독 가능 저장 매체에 저장되고, 본원에 기술된 동작들을 제어(예를 들면, 조정)하기 위한 하나 이상의 처리 디바이스 상에서 실행 가능한 명령어를 포함하는 컴퓨터 프로그램 제품으로서 구현되거나, 그에 의해 구현되고/제어될 수 있다. 본원에 기술된 테스트 시스템 및 기술, 또는 그 일부들은 하나 이상의 처리 디바이스 및 다양한 동작을 구현하기 위한 실행 가능한 명령어를 저장하는 메모리를 포함할 수 있는 장치, 방법 또는 전자 시스템으로서 구현될 수 있다.

하나 이상의 구현의 상세는 첨부 도면 및 하기의 기술에서 기술된다. 다른 특징 및 이점은 상세한 기술, 도면 및 청구 범위로부터 명백해질 것이다.

도 1은 멀티 스테이지 등화 회로의 예시를 도시한다.
도 2는 지터가 있는 신호의 예시를 도시한다.
도 3은 도 1의 신호보다 지터가 적은 신호의 예시를 도시한다.
도 4는 멀티 스테이지 등화 회로에서의 필터의 예시를 도시한다.
도 5는 테스트 기기를 포함하는 예시적인 ATE를 도시한다.
도 6은 예시적인 테스트 기기의 블록도이다.
상이한 도면에서 유사한 참조 부호는 유사한 엘리먼트를 나타낸다.

제조업체는 다양한 제조 단계에서 디바이스를 테스트할 수 있다. 예시적인 제조 프로세스에서, 집적 회로가 단일 실리콘 웨이퍼 상에서 대량으로 제조된다. 웨이퍼는 다이라고 불리는 개별 집적 회로로 절단된다. 각각의 다이는 프레임으로 로딩되고, 본딩 와이어가 프레임으로 다이를 연결하기 위해 칩 스케일 패키지로 부착된다. 로딩된 프레임은 그런 다음 플라스틱 또는 또다른 패키징 재료로 캡슐화되어 최종 제품을 생산할 수 있다.

제조업체는 제조 프로세스에서 결함이 있는 컴포넌트들을 가능한 빨리 검출 및 폐기하는 데에 경제적 인센티브를 가진다. 따라서, 다수의 제조업체들은 웨이퍼가 다이로 절단되기 전에 웨이퍼 레벨에서 집적 회로를 테스트한다. 결함이 있는 회로가 패키징 전에 식별되어 전체적으로 폐기되므로, 결함이 있는 다이를 패키징하는 비용이 절감된다. 최종 점검으로서, 다수의 제조업체는 최종 제품이 선적되기 전에 각각의 최종 제품을 테스트한다. 이러한 프로세스는 베어 다이(bare die) 위에 있는 부품들에 추가 비용이 추가된 패키지의 부품을 테스트한다. 따라서, 정확한 테스트 결과를 얻으면 귀중한 부품을 버릴 필요가 감소한다.

다수의 컴포넌트를 테스트하기 위해, 제조업체들은 일반적으로 ATE(또는 "테스터")를 이용한다. 테스트 프로그램 세트(TPS)의 명령에 응답하여, 일부 ATE는 피시험디바이스(DUT)에 적용할 입력 신호를 자동으로 생성하고, 출력 신호를 모니터링한다. ATE는 출력 신호를 예측된 응답과 비교하여 DUT에 결함이 있는지를 판정한다. ATE는 일반적으로 컴퓨터 시스템 및 대응하는 기능을 갖는 테스트 기기 또는 단일한 디바이스를 구비한다. 일부 경우에, 테스트 기기는 DUT에 전원을 공급한다.

또한, 일반적으로 ATE에 포함되는 인터페이스는 디바이스 인터페이스 보드(DIB)의 일부이거나 아닐 수도 있다. 인터페이스는 ATE와 하나 이상의 DUT 사이에서 신호를 라우팅하도록 구성될 수 있다(예를 들면, 하나 이상의 인터페이스를 포함). 일부 구현에서, 인터페이스는 하나 이상의 ATE와 하나 이상의 DUT 사이에서 신호를 라우팅하도록 구성된다. 일부 경우에, 인터페이스는 하나 이상의 드라이버를 포함한다. 본 문맥에서, 드라이버는 일반적으로 전기 신호를 출력하는 임의의 유형의 회로를 가리킨다. 예를 들면, 논리 게이트(예를 들면, AND 게이트, OR 게이트 등), 스플리터, 증폭기 등은 그것들이 신호를 출력하기 때문에 모두 드라이버로 간주될 수 있다. 상이한 드라이버는 상이한 유형의 지터를 신호로 인입(introduce)할 수 있다. 지터는 그것이 DUT에 의해 수신된 신호들을 변형시키기 때문에 테스트에 악영향을 줄 수 있다. 지터는 부호간 간섭(intersymbol interference), 듀티 사이클 변형, 주기적 지터, 및 랜덤 지터를 포함하지만 이에 한정되지 않는다.

본원에서는 바로 직전의 드라이버에 의해 생성된 지터를 보상(예를 들면, 적어도 부분적으로 보정)하기 위해 상이한 드라이버들 사이에 등화 회로(예를 들면, 주파수 도메인 필터)를 사용하는 멀티 스테이지 등화 시스템을 기술한다. 각각의 스테이지에서, 등화 회로는 선행 드라이버에 의해 생성된 특정 유형 및/또는 크기의 지터를 보정하도록 커스터마이징(예를 들면, 각 스테이지에서 상이함)될 수 있다. 각 스테이지에서 지터를 보정함으로써, 인터페이스의 출력에서 DUT가 겪는 전반적인 지터를 감소시켜 더 양질의 테스트 신호를 제공하도록 할 수 있다.

도 1은 DIB 또는 DUT와 ATE 사이의 임의의 기타 적절한 인터페이스에 통합될 수 있는 인터페이스 회로의 예를 도시한다. 본 예시적 구현에서, 인터페이스(10)는 ATE(도시되지 않음)와 DUT(도시되지 않음) 사이에 순차적으로 배열된 멀티 스테이지들(1, 2, 3, 4, 5)를 포함한다. 멀티 스테이지 각각은 드라이버(11, 12, 13, 14, 15)를 포함하고, 멀티 스테이지 중 적어도 2개는 각각 2개의 드라이버 사이에 배열된 주파수 도메인 필터와 같은 등화 회로를 포함한다. 이와 관련하여, 도 1에서, 등화 회로(예컨대, 이퀄라이저)는 드라이버와 동일한 블록(스테이지)에 도시되지만; 그러나 이것은 그것들이 드라이버를 구성하는 회로의 일부라는 것을 의미하지는 않는다. 예를 들면, 일부 구현에서, 이퀄라이저는 드라이버 컴포넌트의 외부에 있다. 각 필터는 ATE와 DUT 사이에서 전송되는 신호에서 선행 드라이버에 의해 생성된 지터를 감소시키도록 구성될 수 있다. 보다 일반적으로 각 스테이지에서의 지터는 드라이버 컴포넌트 자체의 지터, 각 컴포넌트 사이의 인쇄 회로 기판 트레이스 및 다음 드라이버의 입력 왜곡의 합이다. 등화 회로는 이들의 합을 보정하기 위한 것이다. 예를 들면, 신호의 부호변환(zero-crossing) 폭을 감소시키는 것이 수행될 수 있는 지터 감소의 한 유형이다. 예를 들면, 도 2는 값 "x"를 갖는 부호변환 폭을 가진 신호(20)를 도시하고, 도 3은 도 2의 값 "x"보다 작은 부호 변환 폭을 갖는 지터가 감소된 신호(21)를 도시한다. 본 예시에서, 일부 예시에서는 지터가 실질적으로 0인 레벨로 감소될 수 있지만, 지터는 0이 아니다. 필터와 같은 중간 등화 회로를 사용하여 지터를 줄이면 테스트 신호를 멀티 스테이지 등화하는 것이 가능하다.

도 1의 예시에서, 인터페이스(10)는 5개의 드라이버(11 내지 15)를 포함한다. 다른 구현에서, 도 1에 도시된 것보다 적은 드라이버(예를 들면, 2, 3 또는 4) 또는 더 많은 드라이버(예를 들면, 5, 6, 7 등)가 있을 수 있다. 인터페이스(10)는 또한 등화 회로, 본 예시에서는, 주파수 도메인 필터들(17, 18, 19, 20)(또는 단순히 "필터들")을 포함한다. 필터(17)는 드라이버(11, 12) 사이에서 전기적으로 연결되고; 필터(18)는 드라이버(12 및 13) 사이에서 전기적으로 연결되고; 필터(19)는 드라이버(13, 14) 사이에서 전기적으로 연결되고; 필터(20)는 드라이버(14 및 15) 사이에서 전기적으로 연결된다. 본 예시적 구현에서, 하기에 설명되는 이유로 드라이버(15)의 출력에 전기적으로 연결되는(예를 들면, 드라이버(15)와 DUT 사이에) 필터는 없다.

필터(17 내지 20) 각각은 바로 직전의 드라이버에 의해 생성된 지터의 크기(예를 들면, 유형 및/또는 크기)를 보정(예를 들면, 감소 또는 그렇지 않으면 영향을 미침)하도록 구성(예를 들면, 커스터마이징)될 수 있다. 예를 들면, 필터(17)는 드라이버(11)에 의해 생성된 지터의 크기를 감소시키도록 구성될 수 있고; 필터(18)는 드라이버(12)에 의해 생성된 지터의 크기를 감소시키도록 구성될 수 있고; 필터(19)는 드라이버(13)에 의해 생성된 지터의 크기를 감소시키도록 구성될 수 있고; 필터(20)는 드라이버(14)에 의해 생성된 지터의 크기를 감소시키도록 구성될 수 있다. 일부 구현에서, 필터(17 내지 20) 각각은 바로 직전의 드라이버에 의해서만 생성된 지터의 크기(예를 들면, 유형 및/또는 크기)를 보정(예를 들면, 감소 또는 그렇지 않으면 영향을 미침)하도록 구성(예를 들면, 커스터마이징)될 수 있다. 일부 구현에서, 필터(17 내지 20) 각각은 신호 경로(6)(예를 들면, ATE로부터 DUT까지의 전송 매체 또는 회로의 전부 또는 일부를 포함하는)에서 2개 이상의 선행 드라이버에 의해 생성된 누적(cumulative) 지터의 크기(예를 들면, 유형 및/또는 크기)를 보정(예를 들면, 감소 또는 그렇지 않으면 영향을 미침)하도록 구성(커스터마이징)될 수 있다. 일부 구현에서, 등화 회로들(예를 들면, 이퀄라이저들)은 또한 체인 내의 후속 드라이버들에서의 지터를 부분적으로 사전 보정하도록 구성될 수 있다. 일부 구현에서, 드라이버들 사이에 필터들의 조합이 있을 수 있고, 그 중 일부는 바로 직전 드라이버에 의해서만 생성되는 지터의 크기를 감소시키기 위해 구성되고, 일부는 신호 경로(6)에서의 2개 이상의 선행 드라이버에 의해 생성된 누적 지터를 감소시키기 위해 구성된다.

도 1의 예시에서, 제1 스테이지(1)에서, 제1 드라이버(11)는 ATE의 출력에 기초하여 초기 신호를 수신한다. 제1 드라이버는 초기 신호에 기초하여 제1 출력 신호(22)를 출력한다. 제1 필터(17)는 제1 드라이버로부터 제1 출력 신호를 수신하고, 제1 출력 신호에 대해 등화(예를 들면, 지터 보정)를 수행하여 제1 스테이지 신호(23)를 생성한다. 제2 스테이지(2)에서, 제2 드라이버(12)는 제1 스테이지 신호를 수신하고 제1 스테이지 신호에 기초하여 제2 출력 신호(24)를 출력한다. 제2 필터(18)는 제2 드라이버로부터 제2 출력 신호를 수신하고, 제2 출력 신호에 대해 등화를 수행하여 제2 스테이지 신호(25)를 생성한다. 제3 스테이지(3)에서, 제3 드라이버(13)는 제2 스테이지 신호를 수신하고 제2 스테이지 신호에 기초하여 제3 출력 신호(26)를 출력한다. 제3 필터(19)는 제3 드라이버로부터 제3 출력 신호를 수신하고 제3 출력 신호에 대해 등화를 수행하여 제3 스테이지 신호(27)를 생성한다. 제4 스테이지(4)에서, 제4 드라이버(14)는 제3 스테이지 신호를 수신하고, 제3 스테이지 신호에 기초하여 제4 출력 신호(28)를 출력한다. 제4 필터(20)는 제4 드라이버로부터 제4 출력 신호를 수신하고, 제4 출력 신호에 대해 등화를 수행하여 제4 스테이지 신호(29)를 생성한다. 제5 스테이지(5)에서, 제5 드라이버(15)는 제4 스테이지 신호를 수신하고, 제4 스테이지 신호에 기초하여 제5 출력 신호(30)를 출력한다. 본 예시적 구현에서, 제5 출력 신호(20)는 DUT에 대한 경로 상에 출력된다. 예를 들면, 제5 드라이버(15)와 DUT는 제5 드라이버(15)가 제5 출력 신호(30)를 직접 DUT로 출력하거나 전기 경로(제5 출력 신호(30)가 하나 이상의 기타 회로 소자 및/또는 전송 매체를 통해 통과되고 DUT에 도달하기 전에 변환되거나 또는 처리되는)를 따라 제5 출력 신호를 DUT로 출력하도록 전기적으로 연결될 수 있다.

일부 구현에서, 위의 예시에서와 같이, 멀티 스테이지 이퀄라이저의 마지막 스테이지(5)의 출력에서(예를 들면, 드라이버(15) 이후), 등화 회로, 예를 들면 필터가 없다(위의 예에서 마지막 스테이지는 제5 스테이지이지만, 멀티 스테이지 이퀄라이저에는 임의의 적절한 수의 스테이지가 있을 수 있다). 이는 출력 필터가드라이버 신호의 형상 및/또는 진폭을 변경시킬 수 있고, 이는 DUT의 관점에서 바람직하지 않을 수 있기 때문이다. 따라서, 일부 구현에서, 테스트 중, 최종 출력 스테이지에 의해 생성된 지터가 허용될 수 있는데, 특히 이는 일반적으로 생성되는 지터의 단지 일부에 불과하기 때문이다. 또한 출력에서 보정을 제공하지 않으면 신호 시간 도메인 성능이 향상될 수 있다. 이와 관련하여, 멀티 스테이지 등화 체인에서 각각의 연속적인 컴포넌트의 출력은 불완전한 드라이버 및 전송 라인에 의해 야기되는 시간 도메인 왜곡을 증가시킨다. 주파수 도메인 필터들(17, 18, 19, 20)에 의해 시간 도메인 왜곡들을 개별적으로 보상함으로써, 전체 신호 왜곡이 감소될 수 있다.

일부 구현에서, 멀티 스테이지 이퀄라이저의 마지막 스테이지의 출력에 회로, 예를 들면, 필터가 있다(상기 예에서, 마지막 스테이지는 제5 스테이지이지만, 멀티 스테이지 이퀄라이저에서 임의의 적절한 수의 스테이지가 있을 수 있다). 따라서, 일부 구현에서, 최종 출력 스테이지에 의해 생성된 지터는 신호가 DUT로의 경로 상에 출력되기 전에 감소된다.

일부 구현에서, 멀티 스테이지 등화 회로 내의 하나 이상의 필터는 고역 보상 필터일 수 있지만; 그러나, 다른 유형의 필터 및/또는 회로가 사용될 수 있다. 도 4는 그러한 필터(31)의 예시와, 그의 대응하는 선행 드라이버 및 다음 스테이지의 후속 드라이버에 대한 연결을 도시한다. 일부 구현에서, 멀티 스테이지 등화 회로의 상이한 스테이지들 사이에 하나 이상의 필터가 있을 수 있다. 일부 구현에서, 멀티 스테이지 등화 회로의 일부 중간 스테이지는 필터를 포함하지 않을 수 있다. 예를 들면, 도 1에서, 예시적인 구현에서, 필터(18)는 드라이버(12)와 드라이버(13) 사이의 스테이지(2)로부터 제거될 수 있다.

상술한 바와 같이, 인터페이스(10)는 DUT와 ATE 사이를 인터페이스하는 DIB의 일부일 수 있다. 도 5를 참조하면, 예시적인 ATE 시스템(50)은 도 1 내지 도 4에 대해 상술한 유형의 멀티 스테이지 등화 회로를 구비하는 DIB(53)를 포함한다. ATE 시스템(50)은 반도체 디바이스와 같은 DUT(58)를 테스트하기 위한 것이며, 테스터(또는 "테스트 기기")(52)를 포함한다.

테스터(52)는 신호가 그를 통해 전송될 수 있는 다수의 채널을 포함할 수 있다. 테스터(52)를 제어하기 위해, 시스템(50)은 유선 연결(56)을 통해 테스터(52)와 인터페이싱하는 컴퓨터 시스템(54)을 포함한다. 예시적인 동작에서, 컴퓨터 시스템(54)은 DUT(58)를 테스트하기 위한 루틴들 및 기능들의 실행을 개시하기 위해 테스터(52)에 명령들을 전송한다. 이러한 테스트 루틴의 실행은 테스트 신호의 생성 및 DUT(58)로의 전송을 개시하고 DUT로부터의 응답을 수집할 수 있다. 다양한 유형의 DUT가 시스템(50)에 의해 테스트될 수 있다. 예를 들면, DUT는 집적 회로(IC) 칩(예를 들면, 메모리 칩, 마이크로프로세서, 아날로그-디지털 변환기, 디지털-아날로그 변환기 등)과 같은 반도체 디바이스 또는 기타 디바이스일 수 있다.

테스트 신호를 제공하고 DUT로부터 응답을 수집하기 위해, 테스터(52)는 본원에 기술된 유형의 멀티 스테이지 등화 인터페이스 회로(예를 들면, 인터페이스(10))를 가지는 DIB(53)에 연결된다. 본 예시에서, 인터페이스(10)는 테스터(52)와 DUT(58)의 내부 회로 사이에서 연결된다. 예를 들면, DUT는 인터페이스(10)를 포함하는 DIB(61)의 소켓으로 삽입될 수 있고, 이는 DUT와 테스터 사이의 전기적 연결을 가능하게 한다. 예를 들면, 도전체(60)(예를 들면, 하나 이상의 도전성 경로)는 인터페이스에 연결되고 DUT(58)의 내부 회로에 인터페이스(10)를 통해 테스트 신호(예를 들면, 스위칭 또는 DC 테스트 신호 등)를 전달하는데 이용된다. ATE는 또한 테스터(52)에 의해 제공되는 테스트 신호에 응답하는 신호를 인터페이스(10)를 통해 감지한다. 예를 들면, 전압 신호 또는 전류 신호가 감지될 수 있다. 이러한 단일 포트 테스트는 또한 DUT(58)에 포함된 다른 핀들에 대해 수행될 수 있다. 예를 들면, 테스터(52)는 테스트 신호들을 다른 핀들에 제공하고(제공된 신호들을 전달하는) 도전체를 통해 반사된 연관된 신호들을 수집할 수 있다. 반사 신호를 수집함으로써, 핀의 입력 임피던스가 다른 단일 포트 테스트 수량과 함께 특징화될 수 있다. 다른 테스트 시나리오에서, 디지털 신호는 DUT(58) 상에 디지털 값을 저장하기 위해 도전체(60)에 의해 인터페이스(10)를 통해 핀(62)으로 전송될 수 있다. 일단 저장되면, DUT(58)는 저장된 디지털 값을 검색하여 도전체(60)에 의해 인터페이스(10)를 통해 최종적으로 테스터(52)로 전송한다. 검색된 디지털 값은 적절한 값이 DUT(58)에 저장되었는지를 판정하도록 식별될 수 있다.

단일 포트 측정을 수행하는 것과 함께, 2 포트 또는 다중 포트 테스트가 또한 테스터(52)에 의해 수행될 수 있다. 예를 들면, 테스트 신호는 도전체(60)에 의해 인터페이스(10)를 통해 핀(62)으로 주입될 수 있고 응답 신호는 인터페이스(10)를 통해 DUT(58)의 하나 이상의 다른 핀들로부터 수집될 수 있다. 이 응답 신호는 테스터(52)에 제공되어 이득 응답, 위상 응답 및 다른 처리량 측정량과 같은 양을 판정할 수 있다.

또한 도 6을 참조하면, DUT(또는 다수의 DUT)의 다수의 커넥터 핀들로부터의 테스트 신호들을 전송 및 수집하기 위해, 테스터(52)는 다수의 핀들과 통신할 수 있는 인터페이스 카드(64)를 포함한다. 예를 들면, 인터페이스 카드(64)는 테스트 신호를 예를 들면 32, 64 또는 528 핀들에 전송하고 대응하는 응답들을 수집할 수 있다. 핀에 대한 각각의 통신 링크는 도 2에 도시된 것과 같은 채널에 대응하고, 다수의 채널에 테스트 신호를 제공함으로써, 다수의 테스트가 동시에 수행될 수 있기 때문에 테스트 시간이 단축된다. 인터페이스 카드상에 다수의 채널을 갖는 것과 함께, 테스터(52)에 다수의 인터페이스 카드를 포함시킴으로써, 전체 채널 수가 증가하고, 이에 따라 테스트 시간이 더욱 단축된다. 본 예시에서, 다수의 인터페이스 카드가 테스터(52)를 점유할 수 있다는 것을 입증하기 위해 2개의 추가적인 인터페이스 카드(66 및 68)가 도시된다.

각각의 인터페이스 카드는 특정 테스트 기능을 수행하기 위한 하나 이상의 전용 집적 회로(IC) 칩(예를 들면, 주문형 집적 회로(ASIC))을 포함한다. 예를 들면, 인터페이스 카드(64)는 핀전자장치(PE) 테스트를 수행하기 위한 IC 칩(70)을 포함한다. 특히, IC 칩(70)은 PE 테스트를 수행하기 위한 회로를 포함하는 PE 스테이지(74)를 갖는다. 또한, 인터페이스 카드(66 및 68)는 각각 PE 회로를 구비하는 IC 칩(76 및 78)을 포함한다. 일반적으로, PE 테스트는 인터페이스(10)를 통해 스위칭 테스트 신호 또는 디지털 파형을 DUT(예를 들면, DUT(58))로 전송하고, DUT의 성능을 추가로 특성화하기 위한 응답을 수집하는 것을 포함한다. 예를 들면, IC 칩(70)은 DUT에 저장하기 위해 바이너리 값의 벡터를 나타내는 스위칭 테스트 신호를 (DUT로) 전송할 수 있다. 일단 이들 바이너리 값들이 저장되면, DUT는 테스터(52)에 의해 액세스되어 올바른 바이너리 값들이 저장되었는지를 판정할 수 있다. 디지털 신호는 일반적으로 급격한 전압 전이를 포함하기 때문에, IC 칩(70) 상의 PE 스테이지(74) 내의 회로는 다른 테스트 회로(예를 들면, 파라미터 측정 유닛(PMU) 회로(도시되지 않음))와 비교하여 상대적으로 고속으로 동작한다. PE 테스트는 테스트 신호에 지터를 추가하고 지터가 있는 상태에서 DUT 동작을 관찰하는 것을 포함한다.

본 예시적 구현에서, 신호는 인터페이스 카드(64)로부터 DIB(53)(및 예시적인 인터페이스(10) 또는 본원에 기술된 유형의 또다른 인터페이스)를 통해 DUT(58)로 전달된다. 신호는 하나 이상의 도전성 트레이스(80)를 통해 통과되어, IC 칩(70)을 신호가 인터페이스 보드(64) 상에 온 오프하여 통과되도록 하는 인터페이스 보드 커넥터(82)에 연결한다. 인터페이스 보드 커넥터(82)는 또한 인터페이스 커넥터(86)로 연결되는 하나 이상의 도전체(84)에 연결되고, 이는 신호가 테스터(52)를 통과하도록 한다. 본 예시에서, 도전체(들)(60)는 테스터(52)와 DUT(58)의 핀들 사이의 양방향 신호 통과를 위해 인터페이스 커넥터(86)에 연결된다. 인터페이스(10)는 테스터(52)로부터 DUT로 하나 이상의 도전체를 연결하는데 사용될 수 있다. 상술한 바와 같이, DUT(예를 들면, DUT(58))는 각각의 DUT 핀에 대한 액세스를 제공하기 위해 인터페이스(10)를 포함하는 DIB(53) 상에 장착될 수 있다. 이러한 배열에서, 도전체(들)(60)는 DUT의 적절한 핀(들)(예를 들면, 핀(62)) 상에 테스트 신호를 배치하기 위해 DIB에 연결될 수 있다.

일부 구현에서, 도전성 트레이스(들)(80) 및 도전체(들)(84)는 각각 신호를 전달 및 수집하기 위해 IC 칩(70) 및 인터페이스 보드(64)를 연결한다. IC 칩(70)(IC 칩(76 및 78)과 함께)은 DUT로부터 신호를 제공 및 수집하기 위해(예를 들면, DIB를 통해) 다수의 도전성 트레이스 및 대응하는 도전체들과 각각 연결되는 다수의 핀(예를 들면, 8개, 16개 등)을 가질 수 있다. 또한, 일부 구현에서, 테스터(52)는 인터페이스 카드(64, 66 및 68)에 의해 제공된 채널을 피시험중인 하나 이상의 디바이스로 인터페이스하기 위해 2개 이상의 DIB에 연결할 수 있다.

인터페이스 카드(64, 66 및 68), 테스터(52)에 의해 수행되는 테스트를 개시하고 제어하기 위해, PE 제어 회로(90)는 테스트 신호를 생성하고 DUT 응답을 분석하기 위한 테스트 파라미터(예를 들면, 테스트 신호 전압 레벨, 테스트 신호 전류 레벨, 디지털 값 등)를 제공한다. PE 제어 회로는 하나 이상의 처리 디바이스를 이용하여 구현될 수 있다. 처리 디바이스의 예시는 마이크로프로세서, 마이크로컨트롤러, 프로그래밍 가능 로직(예를 들면, 필드 프로그래머블 게이트 어레이), 및/또는 이들의 조합(들)을 포함하지만, 이에 한정되는 것은 아니다. 테스터(52)는 또한 컴퓨터 시스템(54)이 테스터(52)에 의해 실행되는 동작을 제어하도록 하고 또한 데이터(예를 들면, 테스트 파라미터, DUT 응답 등)가 테스터(52)와 컴퓨터 시스템(54) 사이를 통과하게 하는 컴퓨터 인터페이스(92)를 포함한다.

본 명세서는 "테스트" 및 "테스트 시스템"과 연관된 예시적 구현을 기술하지만, 본원에 기술된 디바이스 및 방법은 임의의 적절한 시스템에서 이용될 수 있으며 본원에 기술된 테스트 시스템 또는 예시적 테스트 시스템에 한정되지 않는다.

본원에 기술된 바와 같이, 수행된 테스트는 하드웨어 또는 하드웨어 및 소프트웨어의 조합을 이용하여 구현될 수 있다. 예를 들면, 본원에 기술된 것들과 같은 테스트 시스템은 다양한 지점에 위치한 다양한 컨트롤러 및/또는 처리 디바이스들을 포함할 수 있다. 중앙 컴퓨터는 다양한 컨트롤러 또는 처리 디바이스 간의 동작을 조정할 수 있다. 중앙 컴퓨터, 컨트롤러 및 처리 디바이스는 테스트 및 교정의 제어 및 조정을 수행하기 위해 다양한 소프트웨어 루틴을 실행할 수 있다.

테스트는, 하나 이상의 데이터 처리 장치, 예를 들면, 프로그래밍 가능한 프로세서, 컴퓨터, 다수의 컴퓨터 및/또는 프로그래밍 가능한 논리 컴포넌트에 의해 실행하거나, 또는 이들의 동작을 제어하기 위해, 하나 이상의 컴퓨터 프로그램 제품, 예를 들면 하나 이상의 비 일시적 기계 판독 가능 매체와 같은 하나 이상의 정보 매체로 유형으로 구현된 하나 이상의 컴퓨터 프로그램을 이용하여 적어도 부분적으로 제어될 수 있다.

컴퓨터 프로그램은 컴파일 언어 또는 인터프리트 언어를 포함하는 임의의 형태의 프로그래밍 언어로 작성될 수 있고, 그것은 독립 실행형 프로그램이나 모듈, 컴포넌트, 서브루틴, 또는 컴퓨팅 환경에서 사용하기에 적합한 기타 유닛을 포함하는 임의의 형태로 전개될 수 있다. 컴퓨터 프로그램은 하나의 컴퓨터, 또는 하나의 위치에 있거나 다수의 위치에 분산되고 네트워크를 통해 상호 연결된 다수의 컴퓨터 상에서 실행되도록 전개될 수 있다.

테스트 및 교정의 전부 또는 일부를 구현하는 것에 연관된 액션은 본원에 기술된 기능들을 수행하기 위한 하나 이상의 컴퓨터 프로그램을 실행하는 하나 이상의 프로그래밍 가능한 프로세서에 의해 수행될 수 있다. 테스트 및 교정의 전부 또는 일부는 예를 들면 FPGA(필드 프로그래밍 가능한 게이트 어레이) 및/또는 ASIC(주문형 집적회로)와 같은 전용 논리 회로를 이용하여 구현될 수 있다.

컴퓨터 프로그램의 실행에 적합한 프로세서는 예를 들면 범용 및 전용 마이크로프로세서 및 임의의 종류의 디지털 컴퓨터의 임의의 하나 이상의 프로세서를 포함한다. 일반적으로, 프로세서는 판독 전용 저장 영역 또는 랜덤 액세스 저장 영역 또는 둘 모두로부터 명령 및 데이터를 수신할 것이다. 컴퓨터(서버를 포함)의 엘리먼트는 명령을 실행하기 위한 하나 이상의 프로세서 및 명령 및 데이터를 저장하기 위한 하나 이상의 저장 영역 디바이스를 포함한다. 일반적으로, 컴퓨터는 데이터를 저장하기 위한 대량 PCB와 같은 하나 이상의 기계 판독 가능 저장 매체, 예를 들면 자기, 광 자기 디스크, 또는 광학 디스크를 포함하거나, 또는 그로부터 데이터를 수신하거나 또는 그로 송신하거나, 또는 송수신하도록 동작 가능하게 결합될 것이다. 컴퓨터 프로그램 명령 및 데이터를 구현하기에 적합한 기계 판독 가능 저장 매체는 예를 들면 EPROM, EEPROM 및 플래시 저장 영역 디바이스와 같은 반도체 저장 영역 디바이스; 내장 하드 디스크 또는 착탈가능한 디스크와 같은 자기 디스크; 광 자기 디스크; 및 CD-ROM 및 DVD-ROM 디스크를 포함하는 모든 형태의 비휘발성 저장 영역을 포함한다.

본원에 이용된 모든 "전기 연결"은 직접적인 물리적 연결 또는 중간에 있는 컴포넌트를 포함하지만 연결되어있는 컴포넌트 간에 전기 신호(무선 신호 포함)가 흐를 수 있는 연결을 의미할 수 있다. 달리 언급되지 않는 한 본원에 언급된 전기 회로를 포함하는 모든 "연결"은 전기 연결이고 "전기"이라는 단어가 "연결"을 수정하는 데에 이용되는지에 관계없이 반드시 직접적인 물리적 연결일 필요는 없다.

본원에 기술된 상이한 구현들의 엘리먼트들은 상기에 구체적으로 기술되지 않은 다른 실시예들을 형성하기 위해 조합될 수 있다. 엘리먼트들은 그들의 동작에 악영향을 미치지 않고 본원에 기술된 구조들로부터 생략될 수 있다. 또한, 본원에 기술된 기능을 수행하기 위해 다양한 개별 엘리먼트들이 하나 이상의 개별 엘리먼트들로 조합될 수 있다.

Claims (20)

1. 자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하는 장치로서:
   상기 ATE와 상기 DUT 사이에 순차적으로 배열된 멀티 스테이지로서, 상기 멀티 스테이지 각각은 드라이버를 구비하고, 상기 멀티 스테이지 중 적어도 2개는 각각 필터를 구비하고, 각각의 필터는 상기 필터와 동일한 스테이지의 선행 드라이버와 다음 스테이지의 다른 드라이버 사이에 배열되는 상기 멀티 스테이지;
   를 포함하고,
   각각의 필터는 상기 ATE와 상기 DUT 사이에서 전송되는 신호에서 상기 신호의 부호변환(zero-crossing) 폭을 감소시킴으로써 상기 선행 드라이버에 의해 생성된 지터를 감소시키도록 구성되고,
   상기 멀티 스테이지들 중 적어도 2개의 스테이지들 각각에서 지터의 감소는 상기 DUT에 의해 수신된 상기 신호의 전체 지터의 감소를 야기하는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하는 장치.
2. 제1 항에 있어서, 상기 멀티 스테이지 중 마지막 스테이지는 드라이버를 포함하지만 상기 드라이버와 상기 DUT 사이에 필터를 포함하지 않는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하는 장치.
3. 제1 항에 있어서, 상기 멀티 스테이지 중 마지막 스테이지는 드라이버 및 상기 드라이버와 상기 DUT 사이에 필터를 포함하는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하는 장치.
4. 제1 항에 있어서, 상기 필터들 중 적어도 2개는 상이한 구성을 가지고, 상기 상이한 구성은 지터 감소에 필요한 상이한 보정들로부터 발생하는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하는 장치.
5. 제1 항에 있어서, 상기 필터들 중 적어도 하나는 고역 보상 필터를 포함하는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하는 장치.
6. 제1 항에 있어서, 상기 드라이버들 중 적어도 하나는 AND 게이트 또는 스플리터를 포함하는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하는 장치.
7. 자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하는 장치에 있어서:
   제1 드라이버 및 제1 필터를 구비하는 제1 스테이지로서, 상기 제1 드라이버는 상기 ATE의 출력에 기초하여 초기 신호를 수신하고 상기 초기 신호에 기초하여 제1 출력 신호를 출력하며, 상기 제1 필터는 상기 제1 드라이버로부터의 상기 제1 출력 신호를 수신하고 상기 제1 출력 신호에 대해 제1 등화(equalization))를 수행하여 제1 스테이지 신호를 생성하는 상기 제1 스테이지 - 상기 제1 등화는 상기 ATE와 상기 DUT 사이의 경로 상의 미리 정의된 교차점에서 제1 출력 신호의 폭에 영향을 주어 초기 신호로부터의 지터를 감소시킴 -;
   제2 드라이버 및 제2 필터를 구비하는 제2 스테이지로서, 상기 제2 드라이버는 상기 제1 스테이지 신호를 수신하고 상기 제1 스테이지 신호에 기초하여 제2 출력 신호를 출력하고, 상기 제2 필터는 상기 제2 드라이버로부터의 상기 제2 출력 신호를 수신하고 상기 제2 출력 신호에 대해 제2 등화를 수행하여 제2 스테이지 신호를 생성하는 상기 제2 스테이지 - 상기 제2 등화는 상기 ATE와 상기 DUT 사이의 경로 상의 미리 정의된 교차점에서 제2 출력 신호의 폭에 영향을 주어 제1 신호로부터의 지터를 감소시킴-; 및
   제3 드라이버를 구비하는 제3 스테이지로서, 상기 제3 드라이버는 상기 제2 스테이지 신호를 수신하고 상기 제2 스테이지 신호에 기초하여 제3 출력 신호를 출력하고, 상기 제3 출력 신호는 상기 DUT로의 경로 상에 출력되는 상기 제3 스테이지;
   를 포함하고,
   상기 초기 신호로부터 지터를 감소시키고 상기 제1 스테이지 신호로부터의 지터를 감소시키는 것은 상기 제3 출력 신호에서 지터의 전체 양을 감소시키는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하는 장치.
8. 제7 항에 있어서, 상기 제3 스테이지는 상기 DUT로의 경로 상에 제3 필터를 포함하고, 상기 제3 필터는 상기 제3 드라이버로부터의 상기 제3 출력 신호를 수신하고 상기 제3 출력 신호에 대해 등화를 수행하여 제3 스테이지 신호를 생성하고;
   제4 스테이지는 제 4 드라이버를 구비하고, 상기 제4 드라이버는 상기 제3 스테이지 신호를 수신하고 상기 제3 스테이지 신호에 기초하여 제4 출력 신호를 출력하고, 상기 제4 출력 신호는 상기 DUT로의 경로 상에 출력되는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하는 장치.
9. 제8 항에 있어서, 상기 제4 스테이지는 상기 DUT로의 상기 경로 상에 제4 필터를 포함하고, 상기 제4 필터는 상기 제4 드라이버로부터의 상기 제4 출력 신호를 수신하고 상기 제4 출력 신호에 대해 등화를 수행하여 제4 스테이지 신호를 생성하고;
   제5 스테이지는 제5 드라이버를 구비하고, 상기 제5 드라이버는 상기 제4 스테이지 신호를 수신하고 상기 제4 스테이지 신호에 기초하여 제5 출력 신호를 출력하고, 상기 제5 출력 신호는 상기 DUT로의 경로 상에 출력되는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하는 장치.
10. 제9 항에 있어서, 상기 제5 스테이지는 상기 제5 스테이지와 상기 DUT 사이에 제5 필터를 포함하고, 상기 제5 필터는 상기 제5 드라이버로부터의 상기 제5 출력 신호를 수신하고 상기 제5 출력 신호에 대해 등화를 수행하여 상기 DUT로 제공되는 제5 스테이지 신호를 생성하는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하는 장치.
11. 제9 항에 있어서, 상기 제1 필터는 상기 제1 출력 신호의 폭을 감소시킴으로써 상기 제1 드라이버에 의해 생성된 지터를 보정하도록 구성되고, 상기 제2 필터는 상기 제2 출력 신호의 폭을 감소시킴으로써 상기 제2 드라이버에 의해 생성된 지터를 보정하도록 구성되고, 상기 제3 필터는 상기 제3 드라이버에 의해 생성된 지터를 보정하도록 구성되고, 상기 제4 필터는 상기 제4 드라이버에 의해 생성된 지터를 보정하도록 구성되며;
    상기 제1 드라이버, 상기 제2 드라이버, 상기 제3 드라이버 및 상기 제4 드라이버 중 적어도 2개는 상이한 구성을 가지는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하는 장치.
12. 제9 항에 있어서, 상기 제5 드라이버와 상기 DUT 사이에는 필터가 없는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하는 장치.
13. 제7 항에 있어서, 상기 제3 드라이버와 상기 DUT 사이에는 필터가 없는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하는 장치.
14. 제7 항에 있어서, 상기 제1 필터는 상기 제1 드라이버에 의해 생성된 지터를 보정하도록 구성되고, 상기 제2 필터는 상기 제2 드라이버에 의해 생성된 지터를 보정하도록 구성되는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하는 장치.
15. 제7 항에 있어서, 상기 제1 필터 및 상기 제2 필터 중 적어도 하나는 고역 보상 필터를 포함하는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하는 장치.
16. 제7 항에 있어서, 상기 제1 드라이버는 AND 게이트 또는 스플리터를 포함하고, 상기 제2 드라이버는 AND 게이트 또는 스플리터를 포함하는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험디바이스(DUT) 사이를 인터페이싱하는 장치.
17. 피시험디바이스(DUT)에 테스트 신호를 출력하는 자동 테스트 장비(ATE); 및
    상기 ATE와 상기 DUT 사이의 인터페이스로서, 상기 인터페이스는 순차적으로 배열된 드라이버들 및 상기 드라이버들 사이에 배열된 필터들을 포함하는 스테이지를 포함하고, 상기 스테이지는 상기 ATE로부터 상기 DUT로 출력된 테스트 신호들에 대해 멀티 스테이지 등화를 수행하고, 상기 멀티 스테이지 등화는 상기 테스트 신호의 전체 지터를 감소시키기 위해 각 스테이지의 테스트 신호 중 테스트 신호의 지터를 감소시키는 단계를 포함하고, 각 스테이지의 지터는 미리 정의된 교차점에서 상기 테스트 신호의 폭에 영향을 주어 감소되는, 상기 인터페이스;
    를 포함하는 것을 특징으로 하는 테스트 시스템.
18. 제17 항에 있어서, 상기 스테이지는:
    상기 ATE와 상기 DUT 사이에 순차적으로 배열된 멀티 스테이지로서, 상기 멀티 스테이지의 각각은 드라이버를 구비하고, 상기 멀티 스테이지 중 적어도 2개는 각각 필터를 구비하고, 각각의 필터는 상기 필터와 동일한 스테이지의 선행 드라이버 및 다음 스테이지의 다른 드라이버 사이에 배열되는 상기 멀티 스테이지;
    를 포함하고,
    각각의 필터는 상기 ATE와 상기 DUT 사이에서 전송되는 상기 테스트 신호에서 상기 선행 드라이버에 의해 생성된 지터를 감소시키도록 구성되는 것을 특징으로 하는 테스트 시스템.
19. 제17 항에 있어서, 상기 멀티 스테이지 중 마지막 스테이지는 드라이버를 포함하지만 상기 드라이버와 상기 DUT 사이에 필터를 포함하지 않고;
    상기 필터들 중 적어도 2개는 상이한 구성을 가지고, 상기 상이한 구성은 지터의 감소에 필요한 상이한 보정들로 인해 생성되는 것을 특징으로 하는 테스트 시스템.
20. 제17 항에 있어서, 상기 멀티 스테이지 중 마지막 스테이지는 드라이버를 포함하지만 상기 드라이버와 상기 DUT 사이에 필터를 포함하지 않고;
    상기 필터들 중 적어도 3개는 상이한 구성을 가지고, 상기 상이한 구성은 지터의 감소에 필요한 상이한 보정들로 인해 생성되는 것을 특징으로 하는 테스트 시스템.

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