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KR102468291B1 - 반도체 장치 - Google Patents

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KR102468291B1
KR102468291B1 KR1020180050147A KR20180050147A KR102468291B1 KR 102468291 B1 KR102468291 B1 KR 102468291B1 KR 1020180050147 A KR1020180050147 A KR 1020180050147A KR 20180050147 A KR20180050147 A KR 20180050147A KR 102468291 B1 KR102468291 B1 KR 102468291B1
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 뱅크의 일측에 배치되며 제1 컬럼 디코더 선택신호에 의해 활성화되는 제1 컬럼 디코더, 뱅크를 사이에 두고 제1 컬럼 디코더에 대향하도록 배치되며 제2컬럼 디코더 선택신호에 의해 활성화되는 제2 컬럼 디코더 및 로우 어드레스에 기초하여 제1 컬럼 디코더 선택신호와 제2 컬럼 디코더 선택신호 중 어느 하나를 활성화시키는 컬럼 디코더 선택회로를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 신호의 전송 경로를 감소시킬 수 있는 기술이다.
고용량의 메모리 수요가 증가함에 따라, 단위 면적당 많은 메모리 셀을 포함하는 반도체 장치가 요구되고 있다. 이를 위해서는 메모리 셀이 배열되는 뱅크의 높이를 증가시킬 필요가 있다. 그러나, 뱅크의 높이가 증가함에 따라, 특정 워드라인 및 특정 비트라인에 해당하는 메모리 셀에 액세스하기 위한 신호의 전송 경로가 길어질 수 있다. 이 경우, CCD(Column to Column Delay)가 증가하여 반도체 장치의 성능이 저하될 수 있다.
본 발명의 실시예는 신호의 전송 경로를 감소시킴으로써, 반도체 장치의 성능을 보장하면서도 메모리 셀의 집적도를 향상시킬 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 뱅크의 일측에 배치되며 제1 컬럼 디코더 선택신호에 의해 활성화되는 제1 컬럼 디코더; 뱅크를 사이에 두고 제1 컬럼 디코더에 대향하도록 배치되며 제2컬럼 디코더 선택신호에 의해 활성화되는 제2 컬럼 디코더; 및 로우 어드레스에 기초하여 제1 컬럼 디코더 선택신호와 제2 컬럼 디코더 선택신호 중 어느 하나를 활성화시키는 컬럼 디코더 선택회로를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 로우 어드레스에 기초하여 제1 컬럼 디코더 선택신호와 제2 컬럼 디코더 선택신호 중 어느 하나를 활성화시키는 컬럼 디코더 선택회로; 제1 컬럼 디코더 선택신호에 기초하여 컬럼 어드레스를 디코딩하고, 컬럼 어드레스를 디코딩한 결과에 기초하여 제1 컬럼선택신호를 제1 컬럼선택신호 전송라인에 출력하는 제1 컬럼 디코더; 및 제2 컬럼 디코더 선택신호에 기초하여 컬럼 어드레스를 디코딩하고, 컬럼 어드레스를 디코딩한 결과에 기초하여 제2 컬럼선택신호를 제2 컬럼선택신호 전송라인에 출력하는 제2 컬럼 디코더; 및 복수의 워드라인 및 복수의 비트라인에 연결되는 복수의 셀을 포함하며, 제1 컬럼선택신호 전송라인을 통해 인가되는 제1 컬럼선택신호에 대응하여 상부 영역의 일부 셀이 액세스되며, 제2 컬럼선택신호 전송라인을 통해 인가되는 제2 컬럼선택신호에 대응하여 하부 영역의 나머지 셀이 액세스되는 뱅크를 포함한다.
본 발명의 실시예에 의하면 컬럼선택신호가 전송되는 경로를 감소시켜 반도체 장치의 집적도를 향상시킬 수 있도록 하는 효과를 제공한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 뱅크에 대한 상세 도면.
도 3 내지 도 5는 도 1의 반도체 장치에서 컬럼 선택신호의 전송 경로를 설명하기 위한 도면.
도 6은 도 1의 반도체 장치에서 컬럼선택신호의 펄스의 형태를 설명하기 위한도면.
도 7은 도 1의 반도체 장치를 포함하는 반도체 시스템의 구성을 나타내는 도면.
도 1은 본 발명의 실시예에 따른 반도체 장치(1)의 구성도이다.
본 발명의 실시예에 따른 반도체 장치(1)는 뱅크(100), 로우 디코더(200), 컬럼 디코더 선택회로(300), 제1 컬럼 디코더(410), 제2 컬럼 디코더(420) 및 데이터 입출력 회로(500)를 포함할 수 있다.
뱅크(100)는 복수의 워드라인 WL 및 복수의 비트라인 BL에 연결된 복수의 메모리 셀을 포함한다. 여기서 워드라인 WL은 수평방향으로 연장되고, 비트라인 BL은 수직방향으로 연장되는 것으로 가정한다. 뱅크(100)의 구체적인 구성에 대해서는 후술하는 도 2에서 상세히 설명하기로 한다.
그리고, 로우 디코더(200)는 로우 어드레스 RADD를 디코딩한 결과에 기초하여 적어도 하나의 워드라인 WL을 활성화한다.
또한, 컬럼 디코더 선택회로(300)는 로우 어드레스 RADD에 기초하여 제1 컬럼 디코더(410)와 제2 컬럼 디코더(420) 중 어느 하나를 선택하여 활성화시킨다. 예를 들어, 컬럼 디코더 선택회로(300)는 로우 어드레스 RADD에 따라 제1 컬럼 디코더 선택신호 YDEC_SEL1 또는 제2 컬럼 디코더 선택신호 YDEC_SEL2 중 어느 하나를 활성화할 수 있다.
컬럼 디코더 선택회로(300)는 로우 어드레스 RADD의 최상위 비트의 값에 기초하여 제1 컬럼 디코더(410)와 제2 컬럼 디코더(420) 중 어느 하나를 선택할 수 있다. 예를 들어, 컬럼 디코더 선택회로(300)는 로우 어드레스 RADD의 최상위 비트의 값이 '0'인 경우, 제1 컬럼 디코더(410)를 선택할 수 있다. 반면에, 로우 어드레스 RADD의 최상위 비트의 값이 '1'인 경우, 제2 컬럼 디코더(420)를 선택할 수 있다.
제1 컬럼 디코더(410)는 뱅크(100)의 일측에 배치되고, 제2 컬럼 디코더(420)는 뱅크(100)를 사이에 두고 제1 컬럼 디코더(410)와 대향하도록 배치된다. 일 예로, 제1 컬럼 디코더(410)와 제2 컬럼 디코더(420)는 비트라인 BL의 연장방향을 따라 뱅크(100)를 사이에 두고 배치될 수 있다.
제1 컬럼 디코더(410)는 제1 컬럼 디코더 선택신호 YDEC_SEL1에 기초하여 컬럼 어드레스 CADD를 디코딩하고, 그 결과에 따라 제1 컬럼선택신호 YI1를 뱅크(100)에 출력한다. 제2 컬럼 디코더(420)는 제2 컬럼 디코더 선택신호 YDEC_SEL2에 기초하여 컬럼 어드레스 CADD를 디코딩하고, 그 결과에 따라 제2 컬럼선택신호 YI2를 뱅크(100)에 출력한다. 제1 컬럼 디코더 선택신호 YDEC_SEL1와 제2 컬럼 디코더 선택신호 YDEC_SEL2는 두 신호 중 어느 하나의 신호만 활성화되므로, 제1 컬럼 디코더(410)와 제2 컬럼 디코더(420) 중 어느 하나만이 동작할 수 있다.
데이터 입출력 회로(500)는 리드 동작시 뱅크(100)로부터 출력되는 데이터 DQ를 외부로 출력하거나, 라이트 동작시 외부로부터 입력된 데이터 DQ를 뱅크(100)로 입력할 수 있다. 이러한 데이터 입출력 회로(500)는 제2 컬럼 디코더(420) 측에 인접하게 배치될 수 있다.
도 2는 도 1의 뱅크(100)에 대한 상세 도면이다.
도 2를 참조하면, 뱅크(100)는 메모리 셀 어레이(110)와, 복수의 컬럼선택회로 CSEL1, CSEL2를 포함한다.
여기서, 메모리 셀 어레이(110)는 복수의 워드라인 WL1, WL2과 복수의 비트라인 BL을 포함한다. 도 2에서는 설명의 편의상 두 개의 워드라인 WL1, WL2과 한 개의 비트라인 BL만을 도시하였다. 여기서, WL1은 메모리 셀 어레이(110)의 상부에 위치하고, 워드라인 WL2은 메모리 셀 어레이(110)의 하부에 위치할 수 있다.
메모리 셀 어레이(110)는 복수의 워드라인 WL1, WL2과 복수의 비트라인 BL의 교차 지점에 복수의 셀 MC1, MC2을 구비할 수 있다. 도 2에는 2개의 셀 MC1, MC2 만을 도시하였다. 셀 MC1은 워드라인 WL1 및 비트라인 BL에 연결되고, 셀 MC2는 워드라인 WL2 및 비트라인 BL에 연결된다. 그리고, 셀 MC1은 셀 트랜지스터 CT1와 셀 커패시터 CC1를 포함하고, 셀 MC2은 셀 트랜지스터 CT2와 셀 커패시터 CC2를 포함할 수 있다.
또한, 컬럼선택회로 CSEL1, CSEL2는 셀 MC1, MC2에 각각 대응하여 구비될 수 있다.
이러한 컬럼선택회로 CSEL1는 제1 컬럼선택신호 YI1에 대응하여 비트라인 BL의 데이터를 데이터 입출력라인 LIO에 전달한다. 컬럼선택회로 CSEL1는 트랜지스터 T1를 포함할 수 있다. 트랜지스터 T1는 비트라인 BL과 데이터 입출력라인 LIO 사이에 연결되어 게이트 단자를 통해 제1 컬럼선택신호 YI1가 인가된다. 제1 컬럼선택신호 전송라인 CSL1은 제1 컬럼선택신호 YI1가 인가되는 라인을 의미한다.
그리고, 컬럼선택회로 CSEL2는 제2 컬럼선택신호 YI2에 대응하여 비트라인 BL의 데이터를 데이터 입출력라인 LIO에 전달한다. 컬럼선택회로 CSEL2는 트랜지스터 T2를 포함할 수 있다. 트랜지스터 T2는 비트라인 BL과 데이터 입출력라인 LIO 사이에 연결되어 게이트 단자를 통해 제2 컬럼선택신호 YI2가 인가된다. 제2 컬럼선택신호 전송라인 CSL2은 제2 컬럼선택신호 YI2가 인가되는 라인을 의미한다.
한편, 뱅크(100)의 상측 영역에는 제1 컬럼 디코더(410)가 배치되고, 뱅크(100)의 하측 영역에는 제2 컬럼 디코더(420)가 배치될 수 있다.
여기서, 뱅크(100)는 액세스되는 영역에 따라 서로 다른 컬럼 디코더를 사용할 수 있다. 즉, 뱅크(100)의 상부 일정 영역에 위치한 셀을 액세스 하는 경우 제1 컬럼 디코더(410)를 이용할 수 있고, 뱅크(100)의 하부 일정 영역에 위치한 셀을 액세스하는 경우 제2 컬럼 디코더(420)를 이용할 수 있다.
본 발명의 실시예에 따른 뱅크(100)는 비트라인 BL에 대응하여 두 개의 제1 컬럼선택신호 전송라인 CSL1 및 제2 컬럼선택신호 전송라인 CSL2이 구비되고, 하나의 데이터 입출력라인 LIO이 구비될 수 있다. 도 2의 실시예에서는 하나의 비트라인 BL만을 도시하였으나, 복수의 비트라인 BL이 구비되는 경우, 각각의 비트라인 BL에 대응하여 두 개의 제1 컬럼선택신호 전송라인 CSL1 및 제2 컬럼선택신호 전송라인 CSL2이 연결될 수 있다.
즉, 제1 컬럼선택신호 전송라인 CSL1에는 제1 컬럼 디코더(410)가 연결된다. 이에 따라, 제1 컬럼선택신호 YI1에 의해 컬럼선택회로 CSEL1가 동작하면 메모리 셀 어레이(110)의 상부 영역에 배치된 셀 MC1의 데이터를 비트라인 BL을 통해 데이터 입출력라인 LIO에 전달할 수 있다. 그리고, 제2 컬럼선택신호 전송라인 CSL2에는 제2 컬럼 디코더(420)가 연결된다. 이에 따라, 제2 컬럼선택신호 YI2에 의해 컬럼선택회로 CSEL2가 동작하면 메모리 셀 어레이(110)의 하부 영역에 배치된 셀 MC2의 데이터를 비트라인 BL을 통해 데이터 입출력라인 LIO에 전달할 수 있다. 데이터 입출력라인 LIO에 전달된 데이터(DQ)는 데이터 입출력 회로(500)를 통해 외부로 출력될 수 있다.
전술한 구성을 갖는 반도체 장치(1)는 다음과 같이 동작할 수 있다.
먼저, 로우 어드레스 RADD의 최상위 비트가 '0'일 때의 리드 동작에 대해 설명한다.
로우 디코더(200)는 로우 어드레스 RADD를 디코딩한 결과에 따라 복수의 워드라인 WL 중 적어도 어느 하나를 활성화한다. 예를 들어, 로우 디코더(200)에 의해 메모리 셀 어레이(110)의 상부에 위치한 워드라인 WL1이 활성화되었다고 가정한다. 워드라인 WL1이 활성화되면 셀 MC1의 셀 트랜지스터 CT1가 턴 온 된다. 이에 따라, 비트라인 BL과 셀 커패시터 CC1의 사이에 전하가 공유됨으로써, 셀 커패시터 CC1에 차지된 전압이 비트라인 BL으로 출력될 수 있다.
로우 어드레스 RADD의 최상위비트가 '0'이므로, 제1 컬럼 디코더 선택신호 YDEC_SEL1가 활성화된다. 이에 따라, 제1 컬럼 디코더(410)가 컬럼 어드레스 CADD의 디코딩 동작을 수행한다. 본 실시예에서 제1 컬럼 디코더(410)는 제1 컬럼선택신호 전송라인 CSL1을 통해 제1 컬럼선택신호 YI1를 전송한다고 가정한다. 제1 컬럼 디코더(410)가 선택된 경우 제1 컬럼선택신호 YI1에 따라 제1 컬럼선택회로 CSEL1의 트랜지스터 T1가 턴 온 되어 비트라인 BL의 전압이 데이터 입출력라인 LIO으로 전송된다. 데이터 입출력 회로(500)는 데이터 입출력라인 LIO으로부터 인가되는 데이터 DQ를 외부로 출력한다.
다음으로, 로우 어드레스 RADD의 최상위 비트가 '1'일 때의 리드 동작에 대해 설명한다.
로우 디코더(200)에 의해 메모리 셀 어레이(110)의 하부에 위치한 워드라인 WL2이 활성화되었다고 가정한다. 워드라인 WL1이 활성화되면 셀 MC1의 셀 트랜지스터 CT2가 턴 온 된다. 이에 따라, 비트라인 BL과 셀 커패시터 CC2의 사이에 전하가 공유됨으로써, 셀 커패시터 CC2에 차지된 전압이 비트라인 BL으로 출력될 수 있다.
로우 어드레스 RADD의 최상위비트가 '1'이므로, 제2 컬럼 디코더 선택신호 YDEC_SEL2가 활성화된다. 이에 따라, 제2 컬럼 디코더(420)가 컬럼 어드레스 CADD의 디코딩 동작을 수행한다. 본 실시예에서 제2 컬럼 디코더(420)는 제2 컬럼선택신호 전송라인 CSL2을 통해 제2 컬럼선택신호 YI2를 전송한다고 가정한다. 제2 컬럼 디코더(420)가 선택된 경우 제2 컬럼선택신호 YI2에 따라 제2 컬럼선택회로 CSEL2의 트랜지스터 T2가 턴 온 되어 비트라인 BL의 전압이 데이터 입출력라인 LIO으로 전송된다. 데이터 입출력 회로(500)는 데이터 입출력라인 LIO으로부터 인가되는 데이터 DQ를 외부로 출력한다.
다음으로, 로우 어드레스 RADD의 최상위 비트가 '0'일 때의 라이트 동작에 대해 설명한다.
로우 디코더(200)에 의해 워드라인 WL1이 활성화되면 셀 트랜지스터 CT1가 턴 온 된다. 데이터 입출력 회로(500)는 외부에서 입력된 데이터 DQ를 데이터 입출력라인 LIO으로 전송한다. 로우 어드레스 RADD의 최상위비트가 '0'이므로, 제1 컬럼 디코더 선택신호 YDEC_SEL1가 활성화된다. 이에 따라, 제1 컬럼 디코더(410)가 컬럼 어드레스 CADD의 디코딩 동작을 수행한다. 제1 컬럼 디코더(410)가 선택된 경우 제1 컬럼선택신호 YI1에 따라 제1 컬럼선택회로 CSEL1의 트랜지스터 T1가 턴 온 되어 데이터 입출력라인 LIO의 전압이 비트라인 BL으로 전송된다. 이때, 셀 트랜지스터 CT1이 턴 온 되어 있으므로, 비트라인 BL의 전위에 의해 셀 커패시터 CC1에 전하가 저장된다.
마지막으로, 로우 어드레스 RADD의 최상위 비트가 '1'일 때의 라이트 동작에 대해 설명한다.
로우 디코더(200)에 의해 워드라인 WL2이 활성화되면 셀 트랜지스터 CT2가 턴 온 된다. 데이터 입출력 회로(500)는 외부에서 입력된 데이터 DQ를 데이터 입출력라인 LIO으로 전송한다. 로우 어드레스 RADD의 최상위비트가 '1'이므로, 제2 컬럼 디코더 선택신호 YDEC_SEL2가 활성화된다. 이에 따라, 제2 컬럼 디코더(420)가 컬럼 어드레스 CADD의 디코딩 동작을 수행한다. 제2 컬럼 디코더(420)가 선택된 경우 제2 컬럼선택신호 YI2에 따라 제2 컬럼선택회로 CSEL2의 트랜지스터 T2가 턴 온 되어 데이터 입출력라인 LIO의 전압이 비트라인 BL으로 전송된다. 이때, 셀 트랜지스터 CT2이 턴 온 되어 있으므로, 비트라인 BL의 전위에 의해 셀 커패시터 CC2에 전하가 저장된다.
본 실시예에서는 제1 컬럼선택신호 전송라인 CSL1과 제2 컬럼선택신호 전송라인 CSL2가 대략 뱅크(100) 높이의 절반인 것을 일 예로 설명하였다. 그리고, 본 실시예에서는 로우 어드레스 RADD의 최상위 비트가 '0'인 경우 뱅크(100)의 상부에 속하는 워드라인 WL1이 활성화되고, 로우 어드레스 RADD의 최상위 비트가 '1'인 경우 뱅크(100)의 하부에 속하는 워드라인 WL2이 활성화되는 것으로 가정하였다. 그러나 본 발명의 범위는 이에 한하지 않으며, 제1 컬럼선택신호 전송라인 CSL1과 제2 컬럼선택신호 전송라인 CSL2의 길이는 대략 뱅크(100) 높이 이하의 범위에서 달라질 수 있다. 이 경우, 컬럼 디코더 선택회로(300)는 로우 어드레스 RADD의 최상위비트뿐만 아니라, 로우 어드레스 RADD의 다른 비트의 값에도 기초하여 제1 컬럼 디코더 선택신호 YDEC_SEL1와 제2 컬럼 디코더 선택신호 YDEC_SEL2 중 어느 하나를 활성화할 수 있다.
도 3은 도 1의 반도체 장치(1)에서 제1 컬럼선택신호 YI1의 전송 경로를 나타내는 도면이다. 도 3은 반도체 장치(1)의 일부 구성만을 나타낸다. 도 3은 뱅크(100) 상부의 최상단의 워드라인에 대응하는 셀을 액세스하는 경우를 나타낸다.
도 3을 참조하면, 제1 컬럼 디코더(410)로부터 생성된 제1 컬럼선택신호 YI1는 제1 컬럼선택신호 전송라인 CSL1을 따라 뱅크(100)의 최상단의 워드라인에 해당하는 셀로 전송된다. 이에 따라, 제1 컬럼선택신호 YI1가 전송된 셀로부터 데이터 DQ가 출력된다. 데이터 입출력라인 LIO을 따라 데이터 입출력 회로(500)로 전송된 데이터 DQ는 외부로 출력된다.
도 3에 도시된 화살표(P1)는 제1 컬럼선택신호 YI1 및 데이터 DQ의 전송경로를 나타낸다. 제1 컬럼선택신호 YI1는 제1 컬럼 디코더(410)로부터 뱅크(100)의 최상단의 워드라인까지 전송되고, 데이터 DQ는 뱅크(100)의 최상단으로부터 뱅크(100)의 하측에 위치한 데이터 입출력 회로(500)까지 전송된다. 따라서, 제1 컬럼선택신호 YI1 및 데이터 DQ의 전송경로를 합한 값은 대략 뱅크(100)의 높이가 될 수 있다.
도 4는 도 1의 반도체 장치(1)에서 제1 컬럼선택신호 YI1의 전송 경로를 나타내는 도면이다. 도 4는 반도체 장치(1)의 일부 구성만을 나타낸다. 도 4는 뱅크(100) 하부의 최상단의 워드라인에 대응하는 셀을 액세스하는 경우를 나타낸다.
도 4를 참조하면, 제2 컬럼 디코더(420)로부터 생성된 제2 컬럼선택신호 YI2는 제2 컬럼선택신호 전송라인 CSL2을 따라 뱅크(100) 하부의 최상단의 워드라인에 대응하는 셀로 전송된다. 이에 따라, 제2 컬럼선택신호 YI2가 전송된 셀로부터 데이터 DQ가 출력된다. 데이터 입출력라인 LIO을 따라 데이터 입출력 회로(500)로 전송된 데이터 DQ는 외부로 출력된다.
도 4에 도시된 화살표(P2)는 제2 컬럼선택신호 YI2 및 데이터 DQ의 전송경로를 나타낸다. 제2 컬럼선택신호 YI2는 제2 컬럼 디코더(420)로부터 뱅크(100) 하부의 최상단의 워드라인에 해당하는 경로의 길이, 즉 뱅크 높이의 1/2만큼 전송되고, 데이터 DQ는 뱅크(100) 하부의 최상단으로부터 뱅크(100)의 하측에 위치한 데이터 입출력 회로(500)까지에 해당하는 경로의 길이, 즉 뱅크 높이의 1/2만큼 전송된다. 따라서, 제2 컬럼선택신호 YI2 및 데이터 DQ의 전송경로를 합한 값은 대략 뱅크(100)의 높이가 될 수 있다.
도 5는 반도체 장치(1')에서 컬럼선택신호(YI) 전송 경로를 나타내는 도면이다.
도 5를 참조하면, 반도체 장치(1')는 뱅크(100'), 로우 디코더(200'), 컬럼 디코더(400') 및 데이터 입출력 회로(500')를 포함할 수 있다.
도 5에서, 복수의 비트라인과 복수의 컬럼선택신호 전송라인 CSL이 각각 대응하고, 복수의 비트라인과 복수의 데이터 입출력라인 LIO이 각각 대응하는 것으로 가정한다. 즉, 본 발명의 실시예에서 설명한 뱅크(100)와 달리, 뱅크(100')는 하나의 비트라인에 대응하여 하나의 컬럼선택신호 전송라인 CSL을 구비한다.
또한, 반도체 장치(1')는 하나의 컬럼 디코더(400')만을 포함하고, 반도체 장치(1)의 컬럼 디코더 선택회로(300)를 포함하지 않는다. 컬럼 디코더(400')는 컬럼 어드레스 CADD를 디코딩하고, 그 결과에 기초하여 복수의 컬럼선택신호 CSL 전송라인 중 적어도 하나를 통해 컬럼선택신호 YI를 전송할 수 있다.
도 5를 참조하면, 컬럼 디코더(400')로부터 생성된 컬럼선택신호 YI는 컬럼선택신호 전송라인 CSL을 따라 뱅크(100')의 최상단의 워드라인에 해당하는 셀로 전송된다. 이에 따라, 컬럼선택신호 YI가 전송된 셀로부터 데이터 DQ가 출력된다. 출력된 데이터 DQ는 데이터 입출력라인 LIO을 따라 데이터 입출력 회로(500')로 전송된다.
도 5에 도시된 화살표(P3)는 컬럼선택신호 YI 및 데이터 DQ의 전송경로를 나타낸다. 컬럼선택신호 YI는 컬럼 디코더(400')로부터 뱅크(100')의 최상단까지의 경로의 길이, 즉 뱅크(100') 높이만큼 전송되고, 데이터 DQ는 뱅크(100')의 최상단으로부터 뱅크(100')의 아래의 데이터 입출력 회로(500')까지의 경로의 길이, 즉 뱅크 높이만큼 전송된다.
뱅크(100, 100')의 최상단의 워드라인에 액세스하는 도 3의 경우 및 도 5의 경우를 비교해 보면, 도 3의 경우는 컬럼선택신호 YI 및 데이터 DQ의 전송경로를 합한 값이 대략 뱅크 높이만큼이고, 도 5의 경우는 컬럼선택신호 YI 및 데이터 DQ의 전송경로를 합한 값이 대략 뱅크의 높이의 2배가 된다. 뱅크(100, 100')의 최상단의 워드라인에 액세스하는 경우를 예로 들었지만, 뱅크 상부에 액세스하는 경우, 본 발명의 실시예에 따른 반도체 장치(1)의 전송 경로가, 비교예에 따른 반도체 장치(1')의 전송 경로보다 짧을 수 있다.
본 실시예에서는 데이터 입출력 회로(500)가 뱅크(100)의 하부에 위치하는 것을 가정하였기 때문에, 제 1컬럼 디코더(410)에 의해 뱅크 상부에 액세스하는 경우 신호의 전송 경로가 감소할 수 있다. 반대로, 데이터 입출력 회로(500)가 뱅크(100)의 상부에 위치하는 경우에는, 제 2컬럼 디코더(420)에 의해 뱅크 하부에 액세스하는 경우 신호의 전송 경로가 감소할 수 있다.
도 6의 (a) 및 (b)는 컬럼선택신호 전송라인(CSL1, CSL2 또는 CSL)의 길이에 따른 컬럼선택신호(YI1, YI2 또는 YI)의 및 전압 파형 및 데이터 전송라인 LIO의 전압 파형을 나타내는 도면이다. 도 6의 (a)는 도 6의 (b)에 비해 컬럼선택신호 전송라인(CSL1, CSL2 또는 CSL)의 길이가 긴 경우를 나타낸다.
도 6의 (a)를 참조하면, 타이밍 t11에서 컬럼선택신호(YI1, YI2 또는 YI)의 전압이 상승하기 시작하여, 타이밍 t12에서 V1가 된다. 컬럼선택신호(YI1, YI2 또는 YI)의 전압은 타이밍 t13에서 V2에 도달하여, 타이밍 t13~t14동안 V2를 유지한다. 컬럼선택신호(YI1, YI2 또는 YI)의 전압은 타이밍 t14에서 하강하기 시작하여 타이밍 t15에서 V1에 도달하고, 타이밍 t16에서 처음의 전압레벨로 돌아간다.
본 실시예에서, 펄스 형태의 컬럼선택신호(YI1, YI2 또는 YI)가 컬럼선택회로 CSEL1, CSEL2에서 정상적으로 인식되기 위해서는 컬럼선택신호(YI1, YI2 또는 YI)의 레벨이 일정 전압 레벨 V1 이상일 필요가 있다. 이에 따라, 타이밍 t12에서 컬럼선택신호(YI1, YI2 또는 YI)의 전압이 V1에 도달하면, 컬럼선택신호(YI1, YI2 또는 YI)에 대응하는 데이터 전송라인 LIO의 전압이 하강하기 시작한다. 데이터 전송라인 LIO의 전압은 컬럼선택신호 컬럼선택신호(YI1, YI2 또는 YI)의 전압이 V1 이상인 구간(t12~t15) 동안 하강한다. 타이밍 t15에서 데이터 전송라인 LIO의 전압의 크기는 최대치인 ΔVa를 갖는다. 데이터 전송라인 LIO의 전압은 타이밍 t15에서 일정시간 동안 ΔVa를 유지하다가 처음의 전압 레벨로 돌아간다.
도 6의 (b)는 도 6의 (a)에 비해 컬럼선택신호 전송라인(CSL1, CSL2 또는 CSL)의 길이가 짧은 경우를 나타낸다. 도 6의 (b)는 도 6의 (a)에 비해 컬럼선택신호 전송라인(CSL1, CSL2 또는 CSL)에 따른 로드가 감소하기 때문에 컬럼선택신호(YI1, YI2 또는 YI)의 전압이 상승하는 기울기가 가파르다. 따라서, 도 6의 (b)에서 컬럼선택신호(YI1, YI2 또는 YI)의 전압이 도 6의 (a)와 동일하게 t11에서 상승하기 시작할 때, V1에 도달하는 시간(t21)은 도 6의 (a)의 경우(t12)보다 빠르고, 도 6의 (b)에서 컬럼선택신호(YI1, YI2 또는 YI)의 전압이 V2에 도달하는 시간(t22)도 도 6의 (a)의 경우(t13)보다 빠르다.
도 6의 (b)에서 컬럼선택신호(YI1, YI2 또는 YI)가 하강하기 시작하는 시점(t14)은 도 6의 (a)와 동일할 수 있다. 그러나, 컬럼선택신호(YI1, YI2 또는 YI)의 전압이 상승할 때와 마찬가지로 하강할 때의 기울기도 도 6(a)의 경우에 비해 가파르다. 따라서, 따라서, 도 6의 (b)에서 컬럼선택신호(YI1, YI2 또는 YI)의 전압이 V1에 도달하는 시간(t24)은 도 6의 (a)의 경우(t15)보다 빠르고, 도 6의 (b)에서 컬럼선택신호(YI1, YI2 또는 YI)의 전압이 원래의 전압에 도달하는 시간(t25)은 도 6의 (a)의 경우(t16)보다 빠르다.
도 6의 (b)의 타이밍 t21에서 컬럼선택신호(YI1, YI2 또는 YI)의 전압이 V1에 도달하면, 데이터 전송라인 LIO의 전압은 하강하기 시작한다. 이때, 컬럼선택신호(YI1, YI2 또는 YI)의 전압이 상승하는 기울기가 도 6의 (a)에 비해 가파르기 때문에, 데이터 전송라인 LIO의 전압이 하강하는 기울기도 도 6의 (a)에 비해 가파르다. 이에 따라, 데이터 전송라인 LIO의 전압의 크기가 ΔVa에 도달하는 시점(t23)은 도 6의 (a)의 경우(t15)보다 빨라진다. 또한, 데이터 전송라인 LIO의 전압은 컬럼선택신호(YI1, YI2 또는 YI)의 전압이 V1 이상인 구간(t22~t24) 동안 하강하며, 이는 도 6의 (a)에서 컬럼선택신호(YI1, YI2 또는 YI)의 전압이 V1 이상인 구간(t12~t15) 보다 크다. 즉, 데이터 전송라인 LIO의 전압은 도 6의 (a)에 비해 더 큰 기울기로 더 오랜 시간 동안 하강하기 때문에, 데이터 전송라인 LIO의 전압의 크기의 최대치(ΔVb)는 도 6의 (a)의 경우(ΔVa)에 비해 크다.
이와 같이 컬럼선택신호 전송라인(CSL1, CSL2 또는 CSL)의 길이가 감소함에 따라 컬럼선택신호(YI1, YI2 또는 YI)의 전압이 V1에 도달하는 시간이 빨라지기 때문에, 컬럼 디코더(410 또는 420)에 컬럼 어드레스 CADD가 도달한 때로부터 데이터가 출력되는 시간(tAA)을 감소시킬 수 있다.
또한, 도 6의 (b)에서는 컬럼선택신호(YI1, YI2 또는 YI)의 전압이 도 6의 (a)와 동일한 타이밍에 하강하기 시작하는 것으로 설명하였지만, 실시예에 따라 도 6의 (a)와 동일한 펄스폭을 갖도록 할 수도 있다. 이 경우, 컬럼선택신호(YI1, YI2 또는 YI)가 하강하는 시점을 앞당길 수 있기 때문에, tCCD(Column to Column Delay Time)의 동작 마진을 확보할 수 있다.
또한, 전술한 바와 같이 펄스 형태의 컬럼선택신호(YI1, YI2 또는 YI)가 컬럼선택회로 CSEL1, CSEL2에서 정상적으로 인식되기 위해서는 컬럼선택신호(YI1, YI2 또는 YI)의 레벨이 일정 전압 레벨 V1 이상일 필요가 있다. 그러나, 컬럼선택신호 전송라인(CSL1, CSL2, CSL)의 길이가 증가함에 따라 컬럼선택신호(YI1, YI2 또는 YI)의 펄스의 경사(slope)가 감소하며, 이에 따라 컬럼선택신호(YI1, YI2 또는 YI)의 레벨이 일정 전압 V1 이상인 구간이 감소한다. 이는, 컬럼선택신호의 전송라인(CSL1, CSL2, CSL)의 길이, 예를 들어 뱅크 높이의 제한을 초래할 수 있다.
본 발명의 실시예에 의하면, 뱅크 높이보다 작은 제1 컬럼선택신호 전송라인 CSL1, 제2 컬럼선택신호 전송라인 CSL2을 구비하고, 제1 컬럼 디코더(410)가 제1 컬럼선택신호 전송라인 CSL1을 통해 제1 컬럼선택신호 YI1를 전송하거나, 제2 컬럼 디코더(420)가 제2 컬럼선택신호 전송라인 CSL2을 통해 제2 컬럼선택신호 YI2를 전송하기 때문에, 제1 컬럼선택신호 YI1 또는 제2 컬럼선택신호 YI2의 전송경로의 길이가 감소될 수 있다. 이에 따라 제1 컬럼선택신호 YI1 또는 제2 컬럼선택신호 YI2의 경사를 증가시켜 펄스폭을 확보하고, 뱅크 높이를 증가시킬 수 있다.
도 7은 도 1의 반도체 장치(1)를 포함하는 반도체 시스템(1000)의 구성을 나타내는 도면이다.
도 7에 도시된 바와 같이, 반도체 시스템(1000)은 반도체 장치(1), 컨트롤러(2) 및 호스트(3)를 포함할 수 있다. 반도체 장치(1)는 예를 들어 디램이나 플래시 메모리와 같은 메모리 장치일 수 있다. 컨트롤러(2)는 이러한 메모리 장치를 제어하는 메모리 컨트롤러일 수 있다. 반도체 장치(1)와 컨트롤러(2)는 점선으로 표시한 바와 같이 하나의 모듈로 구성될 수도 있다. 호스트(3)는 예를 들면 중앙 처리 장치(CPU)로서, 본 발명의 일련의 동작을 수행하기 위한 각종 커맨드를 전송하는 테스트 장비일 수 있다.
호스트(3)는 반도체 장치(1)를 액세스하기 위해 컨트롤러(2)로 리퀘스트 REQ 및 데이터 DATA를 전송할 수 있다. 호스트(3)는 반도체 장치(1)에 데이터를 저장시키기 위해 데이터를 컨트롤러(2)로 전송할 수 있다. 또한, 호스트(3)는 컨트롤러(2)를 통해 반도체 장치(1)로부터 출력된 데이터를 수신할 수 있다. 컨트롤러(2)는 리퀘스트 REQ에 응답하여 데이터 정보, 어드레스 정보, 메모리 설정 정보, 라이트 리퀘스트, 리드 리퀘스트 등을 반도체 장치(1)에 제공하여 라이트 또는 리드 동작이 수행되도록 반도체 장치(1)를 제어할 수 있다. 컨트롤러(2)는 호스트(3)와 반도체 장치(1) 사이의 통신을 중계할 수 있다. 컨트롤러(2)는 호스트(3)로부터 리퀘스트 REQ와 데이터 DATA를 수신하고, 반도체 장치(1)의 동작을 제어하기 위하여 클럭 신호 CLK, 커맨드 CMD, 어드레스 ADD, 데이터 DQ, 데이터 스트로브 DQS, 및 등을 생성하여 반도체 장치(1)로 제공할 수 있다. 어드레스 ADD는 로우 어드레스 RADD 및 컬럼 어드레스 CADD를 포함할 수 있다. 또한, 컨트롤러(2)는 반도체 장치(1)로부터 출력된 데이터 DQ 및 데이터 스트로브 DQS를 호스트(3)로 제공할 수 있다. 도 1 및 도 2에는 클럭 신호 CLK, 커맨드 CMD 및 데이터 스트로브 DQS를 도시하지 않았지만, 이러한 신호들은 공지 기술을 이용하여 처리될 수 있다.
본 실시예에서, 반도체 장치(1)는 커맨드 CMD 및 어드레스 ADD에 기초하여 라이트 동작 또는 리드 동작 등을 수행할 수 있다. 반도체 장치(1)는 로우 어드레스 RADD를 디코딩한 결과에 기초하여 워드라인을 활성화할 수 있다. 또한, 반도체 장치(1)는 로우 어드레스 RADD에 기초하여 제1 컬럼 디코더(410) 또는 제2 컬럼 디코더(420)를 활성화할 수 있다. 활성화된 제1 컬럼 디코더(410) 또는 제2 컬럼 디코더(420)는 컬럼 어드레스 CADD를 디코딩한 결과에 기초하여 제1 컬럼선택신호 YI1 또는 제2 컬럼선택신호 YI2를 생성할 수 있다. 제1 컬럼선택신호 YI1는 제1 컬럼선택신호 전송라인 CSL1 을 통해 대응하는 컬럼선택회로 CSEL1 및 셀 MC1 에 전송된다. 제2 컬럼선택신호 YI2는 제2 컬럼선택신호 전송라인 CSL2을 통해 대응하는 컬럼선택회로 CSEL2 및 셀 MC2 에 전송된다. 리드 동작시에는 셀 MC1 또는 MC2로부터 출력된 데이터 DQ가 데이터 입출력라인 LIO 및 데이터 입출력 회로(500)를 통해 컨트롤러(2)로 전송된다. 라이트 동작시에는 제1 컬럼선택신호 YI1 또는 제2 컬럼선택신호 YI2가 전송됨 함께, 데이터 입출력라인 LIO을 통해 데이터가 전송되며, 전송되는 데이터 DQ는 셀 MC1 또는 MC2에 저장된다.
도 7에서는 호스트(3)와 컨트롤러(2)를 물리적으로 분리된 구성으로 도시되었으나, 컨트롤러(2)가 호스트(3)의 중앙처리장치(CPU), 애플리케이션 프로세서(AP), 그래픽처리장치(GPU)와 같은 프로세서에 포함(내장)되거나 SoC(System On Chip)의 형태로 이들 프로세서들과 함께 하나의 칩으로 구현될 수 있다.
반도체 장치(1)는 컨트롤러(2)로부터 클럭 신호 CLK, 커맨드 CMD, 어드레스 ADD, 데이터 DQ 및 데이터 스트로브 DQS를 수신하고, 수신된 신호들에 기초하여 동작을 수행할 수 있다.
반도체 장치(1)는 복수의 뱅크를 포함할 수 있고, 어드레스 ADD에 기초하여 데이터 DQ를 뱅크 중 특정 영역에 저장할 수 있다. 또한, 반도체 장치(1)는 컨트롤러(2)로부터 수신된 커맨드 CMD, 어드레스 ADD에 기초하여 데이터 송신 동작을 수행할 수 있다. 반도체 장치(1)는 커맨드 CMD, 어드레스 ADD에 기초하여 뱅크의 특정 영역에 저장된 데이터 DQ를 컨트롤러(2)로 송신할 수 있다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어, 도 1에서는 반도체 장치(1)가 하나의 뱅크(100)만을 포함하는 것으로 설명하였지만, 복수의 뱅크를 포함하고, 각 뱅크에 대해 컬럼 디코더 선택회로, 제1 컬럼 디코더 및 제2 컬럼 디코더가 구비될 수 있다.
또한, 도 1의 각 구성의 배치는 달라질 수 있다. 예를 들어, 컬럼 디코더 선택회로(300)나 데이터 입출력 회로(500)는 도 1과 상이한 곳에 배치될 수 있다.
참고적으로, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시 예에 따라 달라질 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.

Claims (20)

  1. 뱅크의 일측에 배치되며 제1 컬럼 디코더 선택신호에 의해 활성화되는 제1 컬럼 디코더;
    상기 뱅크를 사이에 두고 상기 제1 컬럼 디코더에 대향하도록 배치되며 제2컬럼 디코더 선택신호에 의해 활성화되는 제2 컬럼 디코더;
    로우 어드레스에 기초하여 상기 제1 컬럼 디코더 선택신호와 상기 제2 컬럼 디코더 선택신호 중 어느 하나를 활성화시키는 컬럼 디코더 선택회로;
    외부로부터 입력된 데이터를 상기 뱅크와 연결된 데이터 입출력 라인으로 전송하거나, 상기 데이터 입출력 라인을 통해 전송된 데이터를 외부로 출력하는 데이터 입출력 회로; 및
    복수의 비트라인의 각각에 대응하며, 상기 데이터 입출력 회로에 연결되어 상기 복수의 비트라인의 데이터를 상기 데이터 입출력 회로에 전달하는 상기 데이터 입출력 라인을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1 컬럼 디코더에 연결되며 제1 컬럼선택신호를 상기 뱅크에 전달하는 제1 컬럼선택신호 전송라인; 및
    상기 제2 컬럼 디코더에 연결되며 제2 컬럼선택신호를 상기 뱅크에 전달하는 제2 컬럼선택신호 전송라인을 포함하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 제1 컬럼선택신호 전송라인 및 상기 제2 컬럼선택신호 전송라인의 길이는 상기 뱅크의 높이보다 작은 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 제1 컬럼선택신호 전송라인 및 상기 제2 컬럼선택신호 전송라인의 길이는 상기 뱅크의 높이의 1/2인 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1 컬럼 디코더는 컬럼 어드레스를 디코딩한 결과에 기초하여 상기 뱅크의 상부 일정 영역에 제1 컬럼선택신호를 출력하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제2 컬럼 디코더는 컬럼 어드레스를 디코딩한 결과에 기초하여 상기 뱅크의 하부 일정 영역에 제2 컬럼선택신호를 출력하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 데이터 입출력 회로는 상기 제2 컬럼 디코더의 하측에 배치되는 반도체 장치.
  8. 삭제
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 데이터 입출력 라인의 길이는 상기 뱅크의 높이와 동일한 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 뱅크는
    상기 데이터 입출력라인과 비트라인 사이에 연결되어 있으며, 게이트 단자가 상기 제1 컬럼 디코더의 제1 컬럼선택신호 전송라인과 연결되는 제 1컬럼선택회로; 및
    상기 데이터 입출력라인과 상기 비트라인 사이에 연결되어 있으며, 게이트 단자가 상기 제2 컬럼 디코더의 제2 컬럼선택신호 전송라인과 연결되는 제 2컬럼선택회로를 더 포함하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 컬럼 디코더 선택 회로는 상기 로우 어드레스의 최상위 비트에 기초하여 상기 제1 컬럼 디코더와 상기 제2 컬럼 디코더 중 어느 하나를 활성화시키는 반도체 장치.
  12. 로우 어드레스에 기초하여 제1 컬럼 디코더 선택신호와 제2 컬럼 디코더 선택신호 중 어느 하나를 활성화시키는 컬럼 디코더 선택회로;
    상기 제1 컬럼 디코더 선택신호에 기초하여 컬럼 어드레스를 디코딩하고, 상기 컬럼 어드레스를 디코딩한 결과에 기초하여 제1 컬럼선택신호를 제1 컬럼선택신호 전송라인에 출력하는 제1 컬럼 디코더;
    상기 제2 컬럼 디코더 선택신호에 기초하여 상기 컬럼 어드레스를 디코딩하고, 상기 컬럼 어드레스를 디코딩한 결과에 기초하여 제2 컬럼선택신호를 제2 컬럼선택신호 전송라인에 출력하는 제2 컬럼 디코더; 및
    복수의 워드라인 및 복수의 비트라인에 연결되는 복수의 셀을 포함하며, 상기 제1 컬럼선택신호 전송라인을 통해 인가되는 제1 컬럼선택신호에 대응하여 상부 영역의 일부 셀이 액세스되며, 상기 제2 컬럼선택신호 전송라인을 통해 인가되는 제2 컬럼선택신호에 대응하여 하부 영역의 나머지 셀이 액세스되는 뱅크를 포함하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 제1 컬럼 디코더 및 상기 제2 컬럼 디코더는 상기 복수의 비트라인이 연장되는 방향을 따라 상기 뱅크를 사이에 두고 양측에 배치되는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 제1 컬럼선택신호 전송라인 및 상기 제2 컬럼선택신호 전송라인의 길이는 상기 뱅크의 높이보다 작은 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 제1 컬럼선택신호 전송라인 및 상기 제2 컬럼선택신호 전송라인의 길이는 상기 뱅크의 높이의 1/2인 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 제2 컬럼 디코더의 하측에 배치되는 데이터 입출력 회로를 더 포함하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서,
    상기 복수의 비트라인에 각각 대응하며, 상기 데이터 입출력 회로에 연결되는 데이터 입출력 라인을 더 포함하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서,
    상기 데이터 입출력 라인의 길이는 상기 뱅크의 높이와 동일한 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서, 상기 뱅크는
    상기 데이터 입출력라인과 비트라인 사이에 연결되어 있으며, 게이트 단자가 상기 제1 컬럼선택신호 전송라인과 연결되는 제 1컬럼선택회로; 및
    상기 데이터 입출력라인과 상기 비트라인 사이에 연결되어 있으며, 게이트 단자가 상기 제2 컬럼선택신호 전송라인과 연결되는 제 2컬럼선택회로를 더 포함하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 컬럼 디코더 선택 회로는 상기 로우 어드레스의 최상위 비트에 기초하여 상기 제1 컬럼 디코더 선택신호와 상기 제2 컬럼 디코더 선택신호 중 어느 하나를 활성화하는 반도체 장치.
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