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KR102465420B1 - 레벨 쉬프터 및 이를 포함하는 메모리 시스템 - Google Patents

레벨 쉬프터 및 이를 포함하는 메모리 시스템 Download PDF

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KR102465420B1
KR102465420B1 KR1020180048877A KR20180048877A KR102465420B1 KR 102465420 B1 KR102465420 B1 KR 102465420B1 KR 1020180048877 A KR1020180048877 A KR 1020180048877A KR 20180048877 A KR20180048877 A KR 20180048877A KR 102465420 B1 KR102465420 B1 KR 102465420B1
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Abstract

본 기술은 레벨 쉬프터 및 이를 포함하는 메모리 시스템에 관한 것으로, 레벨 쉬프터는 입력 신호 및 반전 입력 신호에 응답하여 제1 출력단 또는 제2 출력단에 내부 전원 전압을 공급하기 위한 풀업부; 상기 제1 출력단 및 상기 제2 출력단의 전위 레벨에 따라 상기 제1 출력단 또는 상기 제2 출력단에 접지 전압을 인가하기 위한 풀다운부; 및 상기 입력 신호 및 상기 반전 입력 신호에 응답하여 상기 제1 출력단 또는 상기 제2 출력단의 전위 레벨을 디스차지하기 위한 디스차지부를 포함한다.

Description

레벨 쉬프터 및 이를 포함하는 메모리 시스템{LEVEL SHIFTER AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 전자 장치에 관한 것으로, 특히 레벨 쉬프터 및 이를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템(memory system)을 저장 매체로 사용하는 이동 정보 기기들, 특히 스마트폰 및 태블릿 피씨 등의 사용이 증가함에 따라서 메모리 장치에 대한 관심과 중요성이 더욱 커지고 있다.
고속의 프로세서나 멀티코어를 이용한 병렬화뿐만 아니라 다양한 어플리케이션들의 등장으로 인해 반도체 메모리 시스템에 대한 요구 수준은 성능뿐 아니라 신뢰성 측면에서도 계속 높아지고 있다.
메모리 시스템은 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 메모리 시스템은 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 유지되는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분될 수 있다.
메모리 시스템은 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 이때 메모리 장치와 메모리 컨트롤러는 서로 상이한 전원 전압을 사용할 수 있다. 이런 경우에 메모리 장치와 메모리 컨트롤러 사이에 전송되는 신호들의 전압 레벨을 변경해주는 인터페이스 회로가 필요하며, 이러한 인터페이스 회로를 레벨 쉬프터라고 한다.
본 발명의 실시 예는 출력되는 신호의 레벨의 스위칭 속도가 개선된 레벨 쉬프터 및 이를 포함하는 메모리 시스템을 제공한다.
본 발명의 실시 예에 따른 레벨 쉬프터는 입력 신호 및 반전 입력 신호에 응답하여 제1 출력단 또는 제2 출력단에 내부 전원 전압을 공급하기 위한 풀업부; 상기 제1 출력단 및 상기 제2 출력단의 전위 레벨에 따라 상기 제1 출력단 또는 상기 제2 출력단에 접지 전압을 인가하기 위한 풀다운부; 및 상기 입력 신호 및 상기 반전 입력 신호에 응답하여 상기 제1 출력단 또는 상기 제2 출력단의 전위 레벨을 디스차지하기 위한 디스차지부를 포함한다.
본 발명의 실시 예에 따른 레벨 쉬프터는 제 출력단 및 제2 출력단의 전위 레벨에 따라 상기 제1 출력단 또는 상기 제2 출력단에 내부 전원 전압을 공급하기 위한 풀업부; 입력 신호 및 반전 입력 신호에 응답하여 상기 제1 출력단 또는 상기 제2 출력단에 접지 전압을 공급하기 위한 풀다운부; 및 상기 입력 신호 및 상기 반전 입력 신호에 응답하여 상기 제1 출력단 또는 상기 제2 출력단의 전위 레벨을 상승시키기 위한 차지부를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 내부 회로를 포함하는 메모리 장치; 호스트로부터 요청에 따라 상기 메모리 장치를 제어하기 위한 입력 신호를 출력하기 위한 메모리 컨트롤러; 및 상기 입력 신호의 레벨을 변환하여 상기 내부 회로로 출력하는 레벨 쉬프터를 포함하며, 상기 레벨 쉬프터는 상기 입력 신호 및 상기 입력 신호와 반전 관계를 갖는 반전 입력 신호에 응답하여 제1 출력단 또는 제2 출력단에 내부 전원 전압을 공급하기 위한 풀업부; 상기 제1 출력단 및 상기 제2 출력단의 전위 레벨에 따라 상기 제1 출력단 또는 상기 제2 출력단에 접지 전압을 인가하기 위한 풀다운부; 및 상기 입력 신호 및 상기 반전 입력 신호에 응답하여 상기 제1 출력단 또는 상기 제2 출력단의 전위 레벨을 디스차지하기 위한 디스차지부를 포함한다.
본 기술에 따르면, 입력 신호의 레벨이 제1 레벨에서 제2 레벨로 천이될 때 출력 신호의 레벨을 빠르게 스위칭할 수 있으며, 이로 인하여 레벨 쉬프터의 풀업부 사이즈를 감소시켜 설계할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 레벨 쉬프터를 설명하기 위한 회로도이다.
도 3은 도 2의 레벨 쉬프터의 동작을 설명하기 위한 신호들의 파형도이다.
도 4는 본 발명의 다른 실시 예에 따른 레벨 쉬프터를 설명하기 위한 회로도이다.
도 5는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 6은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 7은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus),MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 응답하여 동작한다. 실시 예로서, 메모리 장치(1100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다. 메모리 장치(1100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함할 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 채널을 통해 커맨드(CMD) 및 어드레스(ADD)를 수신하고, 메모리 셀 어레이 중 어드레스(ADD)에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(1100)는 어드레스(ADD)에 의해 선택된 영역에 대해 커맨드(CMD)에 해당하는 내부 동작을 수행한다.
메모리 장치(1100)는 레벨 쉬프터(100) 및 내부 회로(200)를 포함하여 구성될 수 있다. 레벨 쉬프터(100)는 메모리 컨트롤러(1200)로부터 수신되는 커맨드(CMD), 어드레스(ADD), 및 데이터(DATA)와 같은 신호들의 전압 레벨을 변경하여 이를 내부 회로(200)로 출력한다.
내부 회로(200)는 상술한 메모리 셀 어레이 및 메모리 셀 어레이에 대한 프로그램 동작, 리드 동작, 또는 소거 동작과 같은 제반 동작을 수행하기 위한 주변 회로들을 포함하여 구성될 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)로부터의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램하거나 리드하거나, 프로그램된 데이터를 소거할 수 있다. 예를 들어 메모리 컨트롤러(1200)는 호스트(2000)로부터의 요청에 따라 각 제반 동작에 대응하는 커맨드(CMD), 어드레스(ADD0, 및 데이터(DATA)를 메모리 장치(1100)로 출력할 수 있으며, 메모리 장치(1100)로부터 데이터(DATA)를 수신하여 호스트(2000)로 출력할 수 있다.
메모리 장치(1100)와 메모리 컨트롤러(1200)는 서로 상이한 전원 전압을 사용할 수 있으며, 이에 따라 메모리 장치(1100)에서 사용되는 신호의 전위 레벨과 메모리 컨트롤러(1200)에서 사용되는 신호의 전위 레벨은 서로 상이할 수 있다.
본원 발명의 실시 예에 따른 메모리 시스템(1000)은 메모리 컨트롤러(1200)에서 출력되는 신호들(예를 들어 커맨드(CMD), 어드레스(ADD), 및 데이터(DATA))의 전위 레벨을 메모리 장치(1100)에 포함된 레벨 쉬프터(100)를 이용하여 내부 회로(200)에 적합한 전위 레벨로 변경할 수 있다.
본 발명의 실시 예에서는 메모리 장치(1100)에 레벨 쉬프터(100)가 포함되도록 구성된 예를 설명하였으나, 이에 한정되지 않고 레벨 쉬프터(100)는 서로 다른 레벨의 전원 전압을 사용하는 다양한 전자 회로들에 포함되도록 구성될 수 있다.
도 2는 본 발명의 실시 예에 따른 레벨 쉬프터를 설명하기 위한 회로도이다.
도 2를 참조하면, 레벨 쉬프터(100)는 풀업부(110), 풀다운부(120), 제1 디스차지부(130A), 및 제2 디스차지부(130B)를 포함하여 구성될 수 있다.
풀업부(110)는 입력 신호(In) 및 반전 입력 신호(Inb)에 응답하여 제1 출력 노드(ND3) 및 제2 출력 노드(ND2)에 내부 전원 전압(Vcc)을 공급한다. 제1 출력 노드(ND3)의 전위 레벨은 출력 신호(Out)의 전위 레벨로 출력되고, 제2 출력 노드(ND2)의 전위 레벨은 반전 출력 신호(Outb)의 전위 레벨로 출력된다.
풀업부(110)는 PMOS 트랜지스터(P1) 및 PMOS 트랜지스터(P2)를 포함하여 구성될 수 있다. PMOS 트랜지스터(P1)는 내부 전원 전압(Vcc)이 공급되는 노드(ND1)와 제2 출력 노드(ND2) 사이에 연결되며, 입력 신호(In)에 응답하여 턴온 또는 턴오프되어 제2 출력 노드(ND2)에 내부 전원 전압(Vcc)을 인가한다. PMOS 트랜지스터(P2)는 내부 전원 전압(Vcc)이 공급되는 노드(ND1)와 제1 출력 노드(ND3) 사이에 연결되며, 반전 입력 신호(Inb)에 응답하여 턴온 또는 턴오프되어 제1 출력 노드(ND3)에 내부 전원 전압(Vcc)을 인가한다.
풀업부(110)는 입력 신호(In)를 반전시켜 반전 입력 신호(Inb)를 출력하는 인버터(IV1)와 연결될 수 있다. 인버터(IV1)는 입력 신호(In)를 반전시킨 반전 입력 신호(Inb)를 PMOS 트랜지스터(P2)의 게이트에 인가할 수 있다.
풀다운부(120)는 제1 출력 노드(ND3) 및 제2 출력 노드(ND2)의 전위 레벨에 응답하여 제1 출력 노드(ND3) 또는 제2 출력 노드(ND2)의 전위 레벨을 접지 전압(Vss) 레벨로 디스차지한다.
풀다운부(120)는 NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(N2)를 포함하여 구성될 수 있다. NMOS 트랜지스터(N1)는 제2 출력 노드(ND2)와 접지 전압(Vss)이 공급되는 노드(ND4) 사이에 연결되며, 제1 출력 노드(ND3)의 전위 레벨에 응답하여 턴온 또는 턴오프되어 제2 출력 노드(ND2)의 전위 레벨을 접지 전압(Vss) 레벨로 디스차지하거나 제2 출력 노드(ND2)의 전위 레벨을 유지한다. NMOS 트랜지스터(N2)는 제1 출력 노드(ND3)와 접지 전압(Vss)이 공급되는 노드(ND4) 사이에 연결되며, 제2 출력 노드(ND2)의 전위 레벨에 응답하여 턴온 또는 턴오프되어 제1 출력 노드(ND3)의 전위 레벨을 접지 전압(Vss) 레벨로 디스차지하거나 제1 출력 노드(ND3)의 전위 레벨을 유지한다.
제1 디스차지부(130A)는 제2 출력 노드(ND2)에 연결되며, 반전 입력 신호(Inb)에 응답하여 제2 출력 노드(ND2)의 전위 레벨을 디스차지한다.
제1 디스차지부(130A)는 NMOS 트랜지스터(N3)를 포함하여 구성될 수 있다. NMOS 트랜지스터(N3)의 드레인은 제2 출력 노드(ND2)와 연결되고, NMOS 트랜지스터(N3)의 소스는 반전 입력 신호(Inb)가 인가되는 노드에 연결되고, NMOS 트랜지스터(N3)의 게이트는 제2 출력 노드(ND2)와 연결된다. 즉, NMOS 트랜지스터(N3)는 제2 출력 노드(ND2)에 다이오드 연결(diode connect) 구조로 연결된다.
제1 디스차지부(130A)는 반전 입력 신호(Inb)가 접지 전압(Vss) 레벨일 경우 제2 출력 노드(ND2)의 전위 레벨을 디스차지한다.
제2 디스차지부(130B)는 제1 출력 노드(ND3)에 연결되며, 입력 신호(In)에 응답하여 제1 출력 노드(ND3)의 전위 레벨을 디스차지한다.
제2 디스차지부(130B)는 NMOS 트랜지스터(N4)를 포함하여 구성될 수 있다. NMOS 트랜지스터(N4)의 드레인은 제1 출력 노드(ND3)와 연결되고, NMOS 트랜지스터(N4)의 소스는 입력 신호(In)가 인가되는 노드에 연결되고, NMOS 트랜지스터(N4)의 게이트는 제1 출력 노드(ND3)와 연결된다. 즉, NMOS 트랜지스터(N4)는 제1 출력 노드(ND3)에 다이오드 연결 구조로 연결된다.
제2 디스차지부(130B)는 입력 신호(In)가 접지 전압(Vss) 레벨일 경우 제1 출력 노드(ND3)의 전위 레벨을 디스차지한다.
입력 신호(In)는 도 1에서 설명된 커맨드(CMD), 어드레스(ADD), 및 데이터(DATA)와 같이 메모리 장치(1100) 외부에서 입력되는 신호이며, 출력 신호(Out)는 레벨 쉬프터(100)에서 내부 회로(200)로 출력되는 신호들일 수 있다.
도 3은 도 2의 레벨 쉬프터의 동작을 설명하기 위한 신호들의 파형도이다.
도 2 및 도 3을 참조하여, 본 발명의 실시 예에 따른 레벨 쉬프터(100)의 동작을 설명하면 다음과 같다.
입력 신호(In)가 제1 로직 레벨(외부 전원 전압 레벨; Vext)로 인가될 경우, 풀업부(110)의 PMOS 트랜지스터(P2)는 제2 로직 레벨(접지 전압 레벨; Vss)의 반전 입력 신호(Inb)에 응답하여 턴온된다. 이로 인하여 제1 출력 노드(ND3)에 내부 전원 전압(Vcc)이 인가된다. 이때 PMOS 트랜지스터(P1)는 제1 로직 레벨(Vext)의 입력 신호(In)에 응답하여 턴오프된다. 외부 전원 전압(Vext)은 내부 전원 전압(Vcc)보다 전위 레벨이 높은 것이 바람직하다.
풀다운부(120)의 NMOS 트랜지스터(N1)는 제1 출력 노드(ND3)의 전위 레벨(Vcc)에 응답하여 턴온되고, 제2 출력 노드(ND2)의 전위 레벨은 노드(ND4)를 통해 접지 전압(Vss) 레벨로 디스차지된다. NMOS 트랜지스터(N2)는 디스차지된 제2 출력 노드(ND2)의 전위 레벨(Vss)에 응답하여 턴오프된다.
제1 디스차지부(130A)는 제2 로직 레벨(Vss)의 반전 입력 신호(Inb)에 응답하여 제2 출력 노드(ND2)의 전위 레벨을 더욱 빠르게 접지 전압(Vss) 레벨로 디스차지할 수 있다. 이에 따라 제2 출력 노드(ND2)는 접지 전압(Vss) 레벨의 반전 출력 신호(Outb)를 출력한다.
또한 제2 디스차지부(130B)는 제1 로직 레벨(Vext)을 갖는 입력 신호(In)에 응답하여 디스차지 동작이 비활성화된다. 따라서 제1 출력 노드(ND3)는 내부 전원 전압(Vcc) 레벨의 출력 신호(Out)를 출력한다.
입력 신호(In)가 제1 로직 레벨(Vext)에서 제2 로직 레벨(Vss)로 천이될 경우, 풀업부(110)의 PMOS 트랜지스터(P1)는 제2 로직 레벨(Vss)의 입력 신호(In)에 응답하여 턴온된다. 이로 인하여 제2 출력 노드(ND2)에 내부 전원 전압(Vcc)이 인가된다. 이때 PMOS 트랜지스터(P2)는 반전 입력 신호(Inb)에 응답하여 턴오프된다.
풀다운부(120)의 NMOS 트랜지스터(N2)는 제2 출력 노드(ND2)의 전위 레벨(Vcc)에 응답하여 턴온되고, 제1 출력 노드(ND3)의 전위 레벨은 노드(ND4)를 통해 접지 전압(Vss) 레벨로 디스차지된다. NMOS 트랜지스터(N1)는 디스차지된 제1 출력 노드(ND3)의 전위 레벨(Vss)에 응답하여 턴오프된다.
제1 디스차지부(130A)는 하이 레벨의 반전 입력 신호(Inb)에 응답하여 디스차지 동작이 비활성화된다. 따라서 제2 출력 노드(ND2)는 내부 전원 전압(Vcc) 레벨의 반전 출력 신호(Outb)를 출력한다.
또한 제2 디스차지부(130B)는 제2 로직 레벨(Vss)의 입력 신호(In)에 응답하여 제1 출력 노드(ND3)의 전위 레벨을 더욱 빠르게 접지 전압(Vss) 레벨로 디스차지할 수 있다. 이에 따라 제1 출력 노드(ND3)는 접지 전압(Vss) 레벨의 출력 신호(Out)를 출력한다. 제1 출력 노드(ND3)의 전위 레벨이 빠르게 접지 전압(Vss) 레벨로 디스차지되므로, NMOS 트랜지스터(N1)도 빠르게 턴오프되며, 이로 인하여 제2 출력 노드(ND2)의 전위 레벨은 내부 전원 전압(Vcc) 레벨로 빠르게 상승하여 반전 출력 신호(Outb)를 출력한다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 입력 신호(In)가 제1 로직 레벨(Vext)에서 제2 로직 레벨(Vss)로 천이될 때, 제2 디스차지부(130B)가 활성화되어 제1 출력 노드(ND3)를 더욱 빠르게 디스차지할 수 있다. 이로 인하여 출력 신호(Out) 및 반전 출력 신호(Outb)의 천이 시간(T)은 도 3과 같이 단축될 수 있다. 또한 반전 입력 신호(Inb)가 제1 로직 레벨(Vcc)에서 제2 로직 레벨(Vss)로 천이될 경우, 제1 디스차지부(130A)가 활성화되어 제2 출력 노드(ND2)를 더욱 빠르게 디스차지할 수 있다.
또한 출력 신호(Out) 및 반전 출력 신호(Outb)의 천이 시간이 단축되므로, 상대적으로 풀업부(110)의 PMOS 트랜지스터 사이즈를 감소시켜 설계할 수 있으므로, 회로의 면적을 감소시킬 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 레벨 쉬프터를 설명하기 위한 회로도이다.
도 4를 참조하면, 레벨 쉬프터(100)는 풀업부(110'), 풀다운부(120'), 제1 차지부(130A'), 및 제2 차지부(130B')를 포함하여 구성될 수 있다.
풀업부(110')는 제1 출력 노드(ND13) 및 제2 출력 노드(ND12)의 전위 레벨에 응답하여 제1 출력 노드(ND13) 및 제2 출력 노드(ND12)에 내부 전원 전압(Vcc)을 공급한다. 제1 출력 노드(ND13)의 전위 레벨은 출력 신호(Out)의 전위 레벨로 출력되고, 제2 출력 노드(ND12)의 전위 레벨은 반전 출력 신호(Outb)의 전위 레벨로 출력된다.
풀업부(110')는 PMOS 트랜지스터(P11) 및 PMOS 트랜지스터(P12)를 포함하여 구성될 수 있다. PMOS 트랜지스터(P11)는 내부 전원 전압(Vcc)이 공급되는 노드(ND11)와 제2 출력 노드(ND12) 사이에 연결되며, 제1 출력 노드(ND13)의 전위 레벨에 응답하여 턴온 또는 턴오프되어 제2 출력 노드(ND12)에 내부 전원 전압(Vcc)을 인가한다. PMOS 트랜지스터(P12)는 내부 전원 전압(Vcc)이 공급되는 노드(ND11)와 제1 출력 노드(ND13) 사이에 연결되며, 제2 출력 노드(ND12)의 전위 레벨에 응답하여 턴온 또는 턴오프되어 제1 출력 노드(ND13)에 내부 전원 전압(Vcc)을 인가한다.
풀다운부(120')는 입력 신호(In) 및 반전 입력 신호(Inb)에 응답하여 제1 출력 노드(ND13) 또는 제2 출력 노드(ND12)의 전위 레벨을 접지 전압(Vss) 레벨로 디스차지한다.
풀다운부(120')는 NMOS 트랜지스터(N11) 및 NMOS 트랜지스터(N12)를 포함하여 구성될 수 있다. NMOS 트랜지스터(N11)는 제2 출력 노드(ND12)와 접지 전압(Vss)이 공급되는 노드(ND14) 사이에 연결되며, 입력 신호(In)에 응답하여 턴온 또는 턴오프되어 제2 출력 노드(ND12)의 전위 레벨을 접지 전압(Vss) 레벨로 디스차지하거나 제2 출력 노드(ND12)의 전위 레벨을 유지한다. NMOS 트랜지스터(N12)는 제1 출력 노드(ND13)와 접지 전압(Vss)이 공급되는 노드(ND14) 사이에 연결되며, 반전 입력 신호(Inb)에 응답하여 턴온 또는 턴오프되어 제1 출력 노드(ND13)의 전위 레벨을 접지 전압(Vss) 레벨로 디스차지하거나 제1 출력 노드(ND13)의 전위 레벨을 유지한다.
풀다운부(120')는 입력 신호(In)을 반전시켜 반전 입력 신호(Inb)를 출력하는 인버터(IV11)와 연결될 수 있다. 인버터(IV11)는 입력 신호(In)를 반전시킨 반전 입력 신호(Inb)를 NMOS 트랜지스터(N12)의 게이트에 인가할 수 있다.
제1 차지부(130A')는 제2 출력 노드(ND12)에 연결되며, 반전 입력 신호(Inb)에 응답하여 제2 출력 노드(ND12)의 전위 레벨을 상승시킨다.
제1 차지부(130A')는 PMOS 트랜지스터(P13)를 포함하여 구성될 수 있다. PMOS 트랜지스터(P13)의 드레인은 제2 출력 노드(ND12)와 연결되고, PMOS 트랜지스터(P13)의 소스는 반전 입력 신호(Inb)가 인가되는 노드에 연결되고, PMOS 트랜지스터(P13)의 게이트는 제2 출력 노드(ND12)와 연결된다. 즉, PMOS 트랜지스터(P13)는 제2 출력 노드(ND12)에 다이오드 연결 구조로 연결된다.
제1 차지부(130A')는 반전 입력 신호(Inb)가 제1 로직 레벨(예를 들어, 외부 전원 전압 레벨; Vext) 레벨일 경우 제2 출력 노드(ND12)의 전위 레벨을 빠르게 상승시킨다.
제2 차지부(130B')는 제1 출력 노드(ND13)에 연결되며, 입력 신호(In)에 응답하여 제1 출력 노드(ND13)의 전위 레벨을 상승시킨다.
제2 차지부(130B')는 PMOS 트랜지스터(P14)를 포함하여 구성될 수 있다. PMOS 트랜지스터(P14)의 드레인은 제1 출력 노드(ND13)와 연결되고, PMOS 트랜지스터(P14)의 소스는 입력 신호(In)가 인가되는 노드에 연결되고, PMOS 트랜지스터(P14)의 게이트는 제1 출력 노드(ND13)와 연결된다. 즉, PMOS 트랜지스터(P14)는 제1 출력 노드(ND13)에 다이오드 연결 구조로 연결된다.
제2 차지부(130B')는 입력 신호(In)가 제1 로직 레벨(외부 전원 전압 레벨) 레벨일 경우 제1 출력 노드(ND13)의 전위 레벨을 빠르게 상승시킨다.
입력 신호(In)는 도 1에서 설명된 커맨드(CMD), 어드레스(ADD), 및 데이터(DATA)와 같이 메모리 장치(1100) 외부에서 입력되는 신호이며, 출력 신호(Out)는 레벨 쉬프터(100)에서 내부 회로(200)로 출력되는 신호들일 수 있다.
도 3 및 도 4를 참조하여 본 발명의 다른 실시 예에 따른 레벨 쉬프터(100)의 동작을 설명하면 다음과 같다.
입력 신호(In)가 제1 로직 레벨(외부 전원 전압 레벨; Vext)로 인가될 경우, 풀다운부(120')의 NMOS 트랜지스터(N11)는 입력 신호(In)에 응답하여 턴온되어 제2 출력 노드(ND12)는 접지 전압(Vss) 레벨로 디스차지된다.
풀업부(110')의 PMOS 트랜지스터(P12)는 접지 전압(Vss) 레벨로 디스차지되는 제2 출력 노드(ND12)의 전위 레벨에 응답하여 턴온된다. 따라서 제1 출력 노드(ND13)는 내부 전원 전압(Vcc)이 인가되고, 제1 출력 노드(ND13)는 내부 전원 전압(Vcc) 레벨을 갖는 출력 신호(Out)를 출력한다.
입력 신호(In)가 제1 로직 레벨(Vext)에서 제2 로직 레벨(Vss)로 천이될 경우, 풀다운부(110')의 NMOS 트랜지스터(N11)는 입력 신호(In)에 응답하여 턴오프되고, NMOS 트랜지스터(N12)는 하이 레벨의 반전 입력 신호(Inb)에 응답하여 턴온된다. 따라서, 제1 출력 노드(ND13)는 접지 전압(Vss) 레벨로 디스차지된다. 풀업부(110')의 PMOS 트랜지스터(P11)는 접지 전압(Vss) 레벨로 디스차지되는 제1 출력 노드(ND13)의 전위 레벨에 응답하여 턴온된다. 따라서 제2 출력 노드(ND12)는 내부 전원 전압(Vcc)이 인가되며, 제1 차지부(130A')는 제1 로직 레벨(Vcc)의 입력 신호(Inb)에 응답하여 제2 출력 노드(ND12)를 더욱 빠르게 상승시킨다.
제2 출력 노드(ND12)가 빠르게 상승하게 되면, 풀업부(110')의 PMOS 트랜지스터(P12)는 빠르게 턴오프된다. 이로 인하여 제1 출력 노드(ND13)의 전위 레벨은 빠르게 접지 전압 레벨로 디스차지된다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 입력 신호(In)가 제1 로직 레벨(Vext)에서 제2 로직 레벨(Vss)로 천이될 때, 제1 차지부(130A')가 활성화되어 제2 출력 노드(ND12)를 더욱 빠르게 상승시킬 수 있다. 제2 출력 노드(ND12)의 전위 레벨이 빠르게 상승하게 되면, PMOS 트랜지스터(P12)도 빠르게 턴오프되며, 이로 인하여 제1 출력 노드(ND13)의 전위 레벨은 접지 전압(Vss) 레벨로 빠르게 디스차지된다. 이로 인하여 출력 신호(Out) 및 반전 출력 신호(Outb)의 천이 시간(T)은 도 3과 같이 단축될 수 있다. 또한 반전 입력 신호(Inb)가 하이 레벨에서 제2 로직 레벨(Vss)로 천이될 경우, 제2 차지부(130B')가 활성화되어 제1 출력 노드(ND13)를 더욱 빠르게 상승시킬 수 있다.
도 5는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 1에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.
도 6은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player),MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 1에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.
도 7은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 1에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus)프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 1에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 100: 레벨 쉬프터
110 : 풀업부 120 : 풀다운부
130A : 제1 디스차지부 130B : 제2 디스차지부
130A' : 제1 차지부 130B' : 제2 차지부
200 : 내부 회로

Claims (20)

  1. 입력 신호에 응답하여 제1 출력단에 내부 전원 전압을 공급하거나, 반전 입력 신호에 응답하여 제2 출력단에 상기 내부 전원 전압을 공급하기 위한 풀업부;
    상기 제1 출력단의 전위 레벨에 따라 상기 제2 출력단에 접지 전압을 인가하거나, 상기 제2 출력단의 전위 레벨에 따라 상기 제1 출력단에 상기 접지 전압을 인가하기 위한 풀다운부; 및
    상기 제1 출력단의 전위 레벨 및 상기 반전 입력 신호에 응답하여 상기 제1 출력단의 전위 레벨을 디스차지하거나, 상기 제2 출력단의 전위 레벨 및 상기 입력 신호에 응답하여 상기 제2 출력단의 전위 레벨을 디스차지하기 위한 디스차지부를 포함하는 레벨 쉬프터.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 풀업부는 상기 입력 신호에 응답하여 상기 제1 출력단에 상기 내부 전원 전압을 공급하기 위한 제1 트랜지스터; 및
    상기 반전 입력 신호에 응답하여 상기 제2 출력단에 상기 내부 전원 전압을 공급하기 위한 제2 트랜지스터를 포함하는 레벨 쉬프터.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 풀다운부는 상기 제1 출력단의 전위 레벨에 응답하여 상기 제2 출력단에 상기 접지 전압을 인가하기 위한 제1 트랜지스터; 및
    상기 제2 출력단의 전위 레벨에 응답하여 상기 제1 출력단에 상기 접지 전압을 인가하기 위한 제2 트랜지스터를 포함하는 레벨 쉬프터.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 디스차지부는 상기 제1 출력단에 연결되며, 상기 반전 입력 신호가 접지 전압 레벨로 인가될 때 상기 제1 출력단의 전위 레벨을 디스차지하기 위한 제1 디스차지부; 및
    상기 제2 출력단에 연결되며, 상기 입력 신호가 상기 접지 전압 레벨로 인가될 때 상기 제2 출력단의 전위 레벨을 디스차지하기 위한 제2 디스차지부를 포함하는 레벨 쉬프터.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제1 디스차지부는 상기 제1 출력단에 다이오드 연결된 제1 트랜지스터를 포함하고,
    상기 제2 디스차지부는 상기 제2 출력단에 상기 다이오드 연결된 제2 트랜지스터를 포함하는 레벨 쉬프터.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제1 트랜지스터의 드레인은 상기 제1 출력단과 연결되고, 상기 제1 트랜지스터의 소스는 상기 반전 입력 신호가 인가되는 노드와 연결되고, 상기 제1 트랜지스터의 게이트는 상기 제1 출력단과 연결되는 레벨 쉬프터.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제2 트랜지스터의 드레인은 상기 제2 출력단과 연결되고, 상기 제2 트랜지스터의 소스는 상기 입력 신호가 인가되는 노드와 연결되고, 상기 제2 트랜지스터의 게이트는 상기 제2 출력단과 연결되는 레벨 쉬프터.
  8. 제1 출력단의 전위 레벨에 따라 제2 출력단에 내부 전원 전압을 공급하거나, 상기 제2 출력단의 전위 레벨에 따라 상기 제1 출력단에 상기 내부 전원 전압을 공급하기 위한 풀업부;
    입력 신호에 응답하여 상기 제1 출력단에 접지 전압을 공급하거나, 반전 입력 신호에 응답하여 상기 제2 출력단에 상기 접지 전압을 공급하기 위한 풀다운부; 및
    상기 제1 출력단의 전위 레벨에 응답하여 상기 제1 출력단에 상기 반전 입력 신호를 인가하여 상기 제1 출력단의 전위 레벨을 상승시키거나, 상기 제2 출력단의 전위 레벨에 응답하여 상기 제2 출력단에 상기 입력 신호를 인가하여 상기 제2 출력단의 전위 레벨을 상승시키기 위한 차지부를 포함하는 레벨 쉬프터.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 풀업부는 상기 제2 출력단의 전위 레벨에 응답하여 상기 제1 출력단에 상기 내부 전원 전압을 공급하기 위한 제1 트랜지스터; 및
    상기 제1 출력단의 전위 레벨에 응답하여 상기 제2 출력단에 상기 내부 전원 전압을 공급하기 위한 제2 트랜지스터를 포함하는 레벨 쉬프터.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 풀다운부는 상기 입력 신호에 응답하여 상기 제1 출력단에 상기 접지 전압을 인가하기 위한 제1 트랜지스터; 및
    상기 반전 입력 신호에 응답하여 상기 제2 출력단에 상기 접지 전압을 인가하기 위한 제2 트랜지스터를 포함하는 레벨 쉬프터.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 차지부는 상기 제1 출력단에 연결되며, 상기 반전 입력 신호가 전원 전압 레벨로 인가될 때 상기 제1 출력단의 전위 레벨을 상승시키기 위한 제1 차지부; 및
    상기 제2 출력단에 연결되며, 상기 입력 신호가 상기 전원 전압 레벨로 인가될 때 상기 제2 출력단의 전위 레벨을 상승시키기 위한 제2 차지부를 포함하는 레벨 쉬프터.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제1 차지부는 상기 제1 출력단에 다이오드 연결된 제1 트랜지스터를 포함하고,
    상기 제2 차지부는 상기 제2 출력단에 상기 다이오드 연결된 제2 트랜지스터를 포함하는 레벨 쉬프터.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제1 트랜지스터의 드레인은 상기 제1 출력단과 연결되고, 상기 제1 트랜지스터의 소스는 상기 반전 입력 신호가 인가되는 노드와 연결되고, 상기 제1 트랜지스터의 게이트는 상기 제1 출력단과 연결되는 레벨 쉬프터.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제2 트랜지스터의 드레인은 상기 제2 출력단과 연결되고, 상기 제2 트랜지스터의 소스는 상기 입력 신호가 인가되는 노드와 연결되고, 상기 제2 트랜지스터의 게이트는 상기 제2 출력단과 연결되는 레벨 쉬프터.
  15. 내부 회로를 포함하는 메모리 장치;
    호스트로부터 요청에 따라 상기 메모리 장치를 제어하기 위한 입력 신호를 출력하기 위한 메모리 컨트롤러; 및
    상기 입력 신호의 레벨을 변환하여 상기 내부 회로로 출력하는 레벨 쉬프터를 포함하며,
    상기 레벨 쉬프터는 입력 신호에 응답하여 제1 출력단에 내부 전원 전압을 공급하거나, 반전 입력 신호에 응답하여 제2 출력단에 상기 내부 전원 전압을 공급하기 위한 풀업부;
    상기 제1 출력단의 전위 레벨에 따라 상기 제2 출력단에 접지 전압을 인가하거나, 상기 제2 출력단의 전위 레벨에 따라 상기 제1 출력단에 상기 접지 전압을 인가하기 위한 풀다운부; 및
    상기 제1 출력단의 전위 레벨 및 상기 반전 입력 신호에 응답하여 상기 제1 출력단의 전위 레벨을 디스차지하거나, 상기 제2 출력단의 전위 레벨 및 상기 입력 신호에 응답하여 상기 제2 출력단의 전위 레벨을 디스차지하기 위한 디스차지부를 포함하는 메모리 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 풀업부는 상기 입력 신호에 응답하여 상기 제1 출력단에 상기 내부 전원 전압을 공급하기 위한 제1 트랜지스터; 및
    상기 반전 입력 신호에 응답하여 상기 제2 출력단에 상기 내부 전원 전압을 공급하기 위한 제2 트랜지스터를 포함하는 메모리 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 풀다운부는 상기 제1 출력단의 전위 레벨에 응답하여 상기 제2 출력단에 상기 접지 전압을 인가하기 위한 제1 트랜지스터; 및
    상기 제2 출력단의 전위 레벨에 응답하여 상기 제1 출력단에 상기 접지 전압을 인가하기 위한 제2 트랜지스터를 포함하는 메모리 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 디스차지부는 상기 제1 출력단에 연결되며, 상기 반전 입력 신호가 접지 전압 레벨로 인가될 때 상기 제1 출력단의 전위 레벨을 디스차지하기 위한 제1 디스차지부; 및
    상기 제2 출력단에 연결되며, 상기 입력 신호가 상기 접지 전압 레벨로 인가될 때 상기 제2 출력단의 전위 레벨을 디스차지하기 위한 제2 디스차지부를 포함하는 메모리 시스템.

  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 제1 디스차지부는 상기 제1 출력단에 다이오드 연결된 트랜지스터를 포함하는 메모리 시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 제2 디스차지부는 상기 제2 출력단에 다이오드 연결된 트랜지스터를 포함하는 메모리 시스템.
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