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KR102462718B1 - 반도체 소자 - Google Patents

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KR102462718B1
KR102462718B1 KR1020180048824A KR20180048824A KR102462718B1 KR 102462718 B1 KR102462718 B1 KR 102462718B1 KR 1020180048824 A KR1020180048824 A KR 1020180048824A KR 20180048824 A KR20180048824 A KR 20180048824A KR 102462718 B1 KR102462718 B1 KR 102462718B1
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Abstract

실시 예는, 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 반도체층과 전기적으로 연결되는 제1전극; 및 상기 제2 반도체층과 전기적으로 연결되는 제2전극을 포함하고, 상기 반도체 구조물은 상기 제1 반도체층이 노출된 제1상부면, 상기 제2 반도체층이 배치된 제2상부면, 및 상기 제1상부면과 상기 제2상부면을 연결하는 경사면, 및 상기 제1상부면과 상기 경사면 사이에 형성되는 홈을 포함하고, 상기 홈의 깊이는 상기 제1상부면과 상기 제2상부면 사이의 수직 거리의 30% 이하인 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시 예는 반도체 소자에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 발광 소자 중 하나이다. 발광 다이오드는 저 전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 최근, 발광 다이오드의 휘도 문제가 크게 개선되어, 액정표시장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 적용되고 있다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
최근에는 발광 다이오드의 크기를 마이크로 사이즈로 제작하여 디스플레이의 픽셀로 사용하는 기술에 대한 연구가 진행되고 있다. 그러나 발광 다이오드가 마이크로 사이즈로 작아져 외부 충격에 약한 문제가 있다.
실시 예는 외부 충격에 강한 반도체 소자를 제공한다.
또한, 광 출력이 개선된 반도체 소자를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 특징에 따른 반도체 소자는, 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 반도체층과 전기적으로 연결되는 제1전극; 및 상기 제2 반도체층과 전기적으로 연결되는 제2전극을 포함하고, 상기 반도체 구조물은 상기 제1 반도체층이 노출된 제1상부면, 상기 제2 반도체층이 배치된 제2상부면, 및 상기 제1상부면과 상기 제2상부면을 연결하는 경사면, 및 상기 제1상부면과 상기 경사면 사이에 형성되는 홈을 포함하고, 상기 홈의 깊이는 상기 제1상부면과 상기 제2상부면 사이의 수직 거리의 30% 이하이다.
상기 제2 반도체층은 상기 제1상부면으로 노출된 제1 서브 반도체층, 및 상기 제1 서브 반도체층 상에 배치된 제2 서브 반도체층을 포함하고, 상기 제1 서브 반도체층 및 상기 제2 서브 반도체층은 동일 식각 조건에서 식각 속도 차이가 30% 이하일 수 있다.
실시 예에 따르면, 반도체 소자가 외부 충격에 강인해질 수 있다. 따라서, 전사 공정에서 반도체 소자가 손상되는 문제를 해결할 수 있다.
또한, 광 출력이 개선된 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 단면도이고,
도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 평면도이고,
도 3a 내지 도 3b는 도 1의 홈이 발생하는 이유를 설명하기 위한 도면이고,
도 4는 도 1의 홈에 의해 반도체 소자가 파손되는 이유를 설명하기 위한 도면이고,
도 5는 본 발명의 다른 실시 예에 따른 반도체 소자의 단면도이고,
도 6a 내지 도 6e는 본 발명의 일 실시 예에 따른 반도체 소자 어레이 제조방법을 보여주는 도면이고,
도 7a 내지 도 7e는 본 발명의 일 실시 예에 따른 반도체 소자의 전사방법을 보여주는 도면이고,
도 8은 실시 예에 따른 반도체 소자가 전사된 디스플레이 장치의 개념도이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
또한, 본 실시 예에 따른 반도체 소자 패키지는 마이크로 사이즈 또는 나노 사이즈의 반도체 소자를 포함할 수 있다. 여기서, 소형의 반도체 소자는 반도체 소자의 구조적 크기를 지칭할 수 있다. 그리고 소형의 반도체 소자는 사이즈가 1㎛ 내지 100㎛일 수 있다. 또한, 실시 예에 따른 반도체 소자는 사이즈가 30㎛ 내지 60㎛일 수 있으나, 반드시 이에 한정하는 것은 아니다. 또한, 실시 예의 기술적 특징 또는 양상은 더 작은 크기의 스케일로 반도체 소자에 적용될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 단면도이고, 도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 평면도이고, 도 3a 내지 도 3b는 도 1의 홈이 발생하는 이유를 설명하기 위한 도면이고, 도 4는 도 1의 홈에 의해 반도체 소자가 파손되는 이유를 설명하기 위한 도면이다.
도 1 및 도 2를 참조하면, 실시 예에 따른 반도체 소자는 제1 반도체층(12), 제2 반도체층(14), 및 제1 반도체층(12)과 제2 반도체층(14) 사이에 배치되는 활성층(13)을 포함하는 반도체 구조물(11), 제1 반도체층(12)과 전기적으로 연결되는 제1전극(15), 및 제2 반도체층(14)과 전기적으로 연결되는 제2전극(16)을 포함한다.
활성층(13)은 청색, 녹색, 및 적색 파장 대 중 어느 하나 이상이 파장대의 광을 생성할 수 있다. 즉, 반도체 소자는 다양한 가시광을 방출할 수 있다.
절연층(18)은 반도체 구조물(11)의 상부면(S1)과 측면(S2, S3, S4, S5) 상에 배치되고, 제1전극(15)이 노출되는 제1홀(H1) 및 제2전극(16)이 노출되는 제2홀(H2)을 포함할 수 있다. 절연층(18)은 SiO2, SiNx, TiO2, 폴리이미드, 레진 등의 물질을 포함할 수 있다.
반도체 구조물의 상부면(S1)은 제1 반도체층(12)이 노출된 제1상부면(S11), 제2 반도체층(14)이 배치된 제2상부면(S13), 및 제1상부면(S11)과 제2상부면(S13)을 연결하는 경사면(S12)을 포함할 수 있다.
제1상부면(S11)의 면적은 제2상부면(S13)의 면적의 30% 내지 110%일 수 있다. 예시적으로 제1상부면(S11)의 면적은 제2상부면(S13)의 면적의 40% 내지 110%일 수 있다.
실시 예에 따른 반도체 소자는 사이즈가 작은 마이크로 반도체 소자이므로 제1전극(15)의 최소 면적을 확보하여도 상대적으로 메사 식각 면적이 커질 수 있다. 따라서, 제1상부면(S11)의 면적이 30% 이상인 경우 제1전극(15)이 넓어져 오믹 저항을 줄일 수 있다. 따라서, 동작 전압이 감소하고 광 출력이 향상될 수 있다.
반도체 구조물(11)의 바닥면(B1)에서 제2상부면(S13)까지의 제1 수직높이(d1)와 반도체 구조물(140)의 바닥면(B1)에서 제1상부면(S11)까지의 제2 수직높이(d2)의 비(d1:d2)는 1:0.6 내지 1:0.95일 수 있다. 높이의 비(d1:d2)가 1:0.6 보다 작은 경우 단차가 커져 전사 공정시 불량률이 높아질 수 있으며, 높이의 비가 1:0.95보다 큰 경우 메사 식각 깊이가 낮아져 부분적으로 제1 도전형 반도체층(141)이 노출되지 않을 수 있다.
제1 수직높이(d1)는 5㎛ 내지 8㎛일 수 있다. 즉, 제1 수직높이(d1)는 반도체 구조물(140) 의 전체 두께일 수 있다. 제2 수직높이(d2)는 3.0㎛ 내지 7.6㎛일 수 있다. 이때, 제1 수직높이(d1)와 제2 수직높이(d2)의 차(d3)는 350㎚이상 2.0㎛이하일 수 있다. 높이 차(d3)가 2.0㎛ 보다 큰 경우 반도체 소자의 전사시 틀어짐이 발생하여 원하는 위치에 반도체 소자를 전사하기 어려운 문제가 있다. 또한, 높이 차(d3)가 350nm보다 작은 경우 부분적으로 제1 도전형 반도체층(121)이 노출되지 않을 수 있다.
제1 수직높이(d1)와 제2 수직높이(d2)의 차(d3)가 1.0㎛ 이하인 경우, 반도체 구조물의 상면이 거의 평탄해져 전사가 더욱 용이해지고 크랙 발생이 억제될 수 있다. 예시적으로, 제1 수직높이(d1)와 제2 수직높이(d2)의 차(d3)는 0.6㎛±0.2㎛일수 있으나 반드시 이에 한정하지 않는다.
경사면(S12)이 가상의 수평면과 이루는 제1 각도(θ2)는 20°내지 80°또는 20°내지 50°일 수 있다. 제1 각도(θ2)가 20°보다 작은 경우에는 제2상부면(S13)의 면적이 줄어들어 광 출력이 저하될 수 있다. 또한, 제1 각도(θ2)가 80°보다 커지는 경우에는 경사 각도가 높아져 외부 충격에 의한 파손 위험이 커질 수 있다.
또한, 반도체 구조물(140)의 측면(S2, S3, S4, S5)이 수평면과 이루는 제2 각도(θ1)는 70°내지 90°일 수 있다. 제2 각도(θ1)가 70°보다 작은 경우 제2상부면(S13)의 면적이 줄어들어 광 출력이 저하될 수 있다. 이때, 제1 각도(θ2)는 제2각도(θ1)보다 작을 수 있다. 이 경우 경사면(S12)이 완만해져 외부 충격이 크랙이 발생할 위험이 줄어들 수 있다.
이때, 반도체 구조물(140)의 측면(S2, S3, S4, S5)이 모두 기울어지면 경사면(S12)의 폭(Y축 방향의 폭)은 제1상부면(S11)에서 제2상부면(S13) 방향으로 갈수록 좁아질 수 있다.
제1 반도체층(12)은 복수 개의 서브 반도체층(12a, 12b)을 포함할 수 있다. 복수 개의 서브 반도체층(12a, 12b)은 에피 결정성 개선 및/또는 광 추출 효율을 개선하기 위한 다양한 반도체층을 포함할 수 있다. 또는 에피 성장을 위해 필요한 반도체층을 포함할 수도 있다. 서브 반도체층의 개수에는 제한이 없다.
예시적으로 제1 반도체층(12)은 제1전극(15)이 배치되는 제1 서브 반도체층(12a) 및 제1 서브 반도체층(12a)과 활성층(13) 사이에 배치되는 제2 서브 반도체층(12b)을 포함할 수 있다.
제1 서브 반도체층(12a)은 메사 식각에 의해 노출될 수 있다. 제1 서브 반도체층(12a)의 하부에 복수 개의 서브 반도체층이 더 배치될 수도 있다.
반도체 구조물(11)은 제1상부면(S11)과 경사면(S12) 사이에 형성되는 홈(17)을 포함할 수 있다.
홈(17)은 반도체층들의 식각 속도(Etching rate) 차이에 의해 형성될 수 있다. 홈(17)의 깊이(d4)는 제1상부면(S11)과 제2상부면(S13) 사이의 수직 거리(식각 깊이, d3)의 30% 이하일 수 있다. 홈(17)의 깊이(d4)가 수직거리(d3)의 30% 보다 커지는 경우 전사 공정시 홈(17)에 크랙이 발생할 수 있다. 따라서, 홈(17)의 깊이(d4)를 제1상부면(S11)과 제2상부면(S13) 사이의 수직 거리(d3)의 30% 이하로 제어할 필요가 있다. 또한, 홈(17)의 깊이(d4)가 제1상부면(S11)과 제2상부면(S13) 사이의 수직 거리(d3)의 10% 이하로 제어하는 경우 반도체 소자는 외부 충격에 더 강해질 수 있다.
홈(17)의 깊이(d4)는 서브 반도체층(12a, 12b)들의 식각 속도를 제어하여 조절할 수 있다. 예시적으로 서브 반도체층(12a, 12b)의 식각 속도 차이는 30% 이하로 제어할 수 있다. 만약, 서브 반도체층(12a, 12b)의 식각 속도가 모두 동일하다면 홈(17)은 발생하지 않을 수도 있다.
도 3a 및 도 3b를 참조하면, 제1전극(15)을 형성하기 위해 반도체 구조물(11)의 일부를 메사 식각하여 제1 서브 반도체층(12a)을 노출시킬 수 있다. 제1 서브 반도체층(12a)은 저항이 상대적으로 낮아 제1전극(15)과 접촉 저항이 낮은 층일 수 있다.
제2 서브 반도체층(12b)은 활성층(13)과 제1 서브 반도체층(12a) 사이에 배치되는 층일 수 있다. 예시적으로 제1 서브 반도체층(12a)은 N형 오믹전극과 접촉하는 접촉층일 수 있고, 제2 서브 반도체층(12b)는 N형 반도체층일 수 있으나 반드시 이에 한정하지 않는다.
제1 서브 반도체층(12a)과 제2 서브 반도체층(12b)은 동일한 도펀트를 포함할 수도 있다. 예시적으로 제1 서브 반도체층(12a)과 제2 서브 반도체층(12b)은 N형 도펀트를 포함할 수 있으나 반드시 이에 한정하지 않는다. 예시적으로 제1 서브 반도체층(12a)은 도펀트를 포함하지 않을 수도 있다.
제1 서브 반도체층(12a)과 제2 서브 반도체층(12b)은 조성이 상이할 수도 있고, 조성비가 상이할 수도 있다. 예시적으로 반도체 소자가 적색 소자인 경우 제1 서브 반도체층(12a)은 GaAs를 포함하는 층일 수 있고, 제2 서브 반도체층(12b)은 AlInP를 포함하는 반도체층일 수 있으나 반드시 이에 한정하지 않는다.
도 3b를 참조하면 식각하지 않는 영역에 마스크(19)를 형성하고 플라즈마(E1)를 조사할 수 있다. 이때, 반도체 구조물(11)의 제1상부면(S11)에는 거의 수직하게 식각 플라즈마(E1)가 조사되나, 제1상부면(S11)과 경사면(S12)의 경계 영역(RE1)은 식각 플라즈마(E1, E2)가 스캐터링될 수 있다. 즉, 경계 영역(RE1)에는 수직하게 조사되는 플라즈마(E1)와 경사면(S12)에 맞고 굴절되는 플라즈마(E2)가 동시에 조사되므로 플라즈마가 집중될 수 있다.
따라서, 제1 서브 반도체층(12a)이 완전히 제거되기 전에 경사면(S12)에 가까운 영역(RE1)은 이미 제1 서브 반도체층(12a)이 제거될 수 있다. 이에 반해 제1상부면(S11)의 일부에는 아직 제1 서브 반도체층(12c)이 잔존할 수 있다.
도 3c를 참조하면, 잔존하는 제1 서브 반도체층(12c)을 제거하기 위해 식각 플라즈마를 조사하는 경우, 경계 영역(RE1)에 노출된 제2 서브 반도체층(12b)이 식각되어 홈(17)이 형성될 수 있다. 이때, 제2 서브 반도체층(12b)의 식각 속도(Etching rate)가 제1 서브 반도체층(12a)의 식각 속도보다 빠르다면 홈(17)의 깊이(d4)는 더 깊어질 수 있다.
제1상부면(S11)과 경사면(S12)의 경계 영역(RE1)은 플라즈마가 집중되는 동시에 제2 서브 반도체층(12b)의 식각 속도가 빠르므로 잔존하는 제1 서브 반도체층(12c)이 완전히 제거되기 전에 홈(17)이 매우 깊게 형성될 수 있다.
도 4를 참조하면, 마이크로 반도체 소자는 전사 과정을 통해 다른 기판에 선택적으로 이송될 수 있다. 예를 들면, 디스플레이의 화소를 형성하기 위해 마이크로 반도체 소자는 이송 장치(210)에 의해 성장 기판에서 분리된 후 디스플레이의 기판에 전사될 수 있다.
이 과정에서 마이크로 반도체 소자에 물리적인 충격이 가해질 수 있으며, 인가된 외부 응력에 의해 홈(17)에 크랙(C1)이 발생할 수 있다. 따라서, 디스플레이의 픽셀 일부가 오작동하는 문제가 발생할 수 있다.
따라서, 마이므로 반도체 소자에서는 홈(17)의 깊이를 제어하는 것이 중요할 수 있다. 일반적인 가시광 반도체 소자의 경우 칩의 사이즈가 상대적으로 크므로 이러한 홈은 무시될 수도 있다.
다시 도 1 및 도 2를 참조하면, 제1 서브 반도체층(12a)과 제2 서브 반도체층(12b)은 동일 조건에서 식각시 식각 속도의 차이가 30% 이하일 수 있다. 동일 조건이란 스퍼터 장치에서 식각 속도를 조절할 수 있는 식각 소스, 온도, 전압 등의 다양한 조절 인자를 동일하게 유지한 것으로 정의할 수 있다.
식각 속도의 차가 30% 이하인 경우 제1상부면(S11)에 잔존하는 제1 서브 반도체층(12a)을 제거하는 동안 제2 서브 반도체층(12b)에 형성되는 홈(17)의 깊이를 제1상부면(S11)과 제2상부면(S13) 사이의 수직 높이(d3)의 30% 이내로 제어할 수 있다.
반도체층의 식각 속도는 반도체층의 조성을 변화시켜 제어할 수 있다. 예시적으로 InP는 GaAs보다 식각 속도가 느릴 수 있다. 또한, 인듐(In)과 같은 특정 인자는 포함되는 양이 많아질수록 식각 속도가 상대적으로 느려질 수 있다. 예시적으로 동일한 InP 조성인 경우 인듐의 조성이 높아지면 상대적으로 식각 속도는 느려질 수 있다.
제1 서브 반도체층(12a)이 GaAs를 포함하고 제2 서브 반도체층(12b)이 AlInP를 포함하는 경우, 상대적으로 GaAs의 식각 속도가 빠르므로 홈(17)이 더 깊게 형성될 수 있다. 이 경우 제1 서브 반도체층(12a)에 인듐을 추가하거나 제1 서브 반도체층(12a)을 AlInP로 형성하는 경우 홈(17)의 깊이를 줄일 수 있다.
만약, 제1 서브 반도체층(12a)과 제2 서브 반도체층(12b)이 동일한 조성을 갖는 경우 홈(17)의 깊이는 상대적으로 작아질 수 있다. 예시적으로 제1 서브 반도체층(12a)과 제2 서브 반도체층(12b)이 모두 AlInP로 형성되어 식각 속도가 동일해지도록 제어할 수 있다. 그러나 이 경우에도 경사면(S12)에서 플라즈마가 집중되면 경사면 근처에 홈(17)이 형성될 수 있다.
이때, 제1 서브 반도체층(12a)에 포함된 인듐 조성을 제2 서브 반도체층(12b)의 인듐 조성보다 크게 제어하는 경우, 제1 서브 반도체층(12a)의 식각 속도가 상대적으로 낮아지므로 홈(17)의 깊이를 더욱 작게 제어할 수도 있다. 따라서, 광학적 및/또는 전기적 성능을 유지하는 한도 내에서 식각 속도 조절 인자(예: 인듐)의 조성을 제어하여 홈(17)의 깊이를 제어할 수 있다.
즉, 제1 서브 반도체층(12a)의 식각 속도가 제2 서브 반도체층(12b)의 식각 속도보다 느린 경우 홈(17)의 크기를 더욱 작게 제어할 수 있다. 또한, 활성층(13)의 하부에 가장 가까이 배치된 서브 반도체층에 제1전극(15)을 배치하는 경우 서브 반도체층과 활성층(13)의 식각 속도 차이를 제어할 수도 있다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 소자의 단면도이다.
실시 예에 따른 반도체 소자는 희생층(120), 희생층(120) 상에 배치되는 결합층(130), 결합층(130) 상에 배치되는 중간층(170), 중간층(170) 상에 배치되는 제1 도전형 반도체층(141), 상기 제1 도전형 반도체층 상에 배치되는 제1 클래드층(144), 제1 클래드층(144) 상에 배치되는 활성층(142), 상기 활성층 상에 배치되는 제2 도전형 반도체층(143), 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1전극(151), 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2전극(152) 및 희생층(120), 결합층(130), 제1 도전형 반도체층(141), 제1 클래드층(144), 활성층(142), 제2 도전형 반도체층(142)을 감싸는 절연층(160)을 포함할 수 있다.
희생층(120)은 실시 예에 따른 반도체 소자의 최하부에 배치된 층일 수 있다. 즉, 희생층(120)은 제1-2 방향(X2축 방향)으로 최외측에 배치된 층일 수 있다. 희생층(120)은 기판(미도시됨) 상에 배치될 수 있다.
희생층(120)의 제2 방향(Y축 방향)으로 최대 폭(W1)은 30㎛ 내지 60㎛일 수 있다.
여기서, 제1 방향은 반도체 구조물(140)의 두께 방향으로 제1-1 방향과 제1-2 방향을 포함한다. 제1-1 방향은 반도체 구조물(140)의 두께 방향 중 제1 도전형 반도체층(121)에서 제2 도전형 반도체층(123)을 향한 방향이다. 그리고 제1-2 방향은 반도체 구조물(140)의 두께 방향 중 제2 도전형 반도체층(123)에서 제1 도전형 반도체층(121)을 향한 방향이다. 또한, 여기서, 제2 방향(Y축 방향)은 제1 방향(X축 방향)에 수직한 방향일 수 있다. 또한, 제2 방향(Y축 방향)은 제2-1 방향(Y1축 방향)과 제2-2 방향(Y2축 방향)을 포함한다.
희생층(120)은 반도체 소자를 디스플레이 장치로 전사하면서 남겨진 층일 수 있다. 예컨대, 반도체 소자가 디스플레이 장치로 전사되는 경우 희생층(120)은 전사 시 조사되는 레이저에 의해 일부 분리되고, 그 외 부분은 남겨질 수 있다. 이 때, 희생층(120)은 조사된 레이저의 파장에서 분리 가능한 재질을 포함할 수 있다. 또한, 레이저의 파장은 266㎚, 532㎚, 1064㎚ 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
희생층(120)은 산화물(oxide) 또는 질화물(nitride)을 포함할 수 있다. 다만, 이에 한정되는 것은 아니다. 예컨대, 희생층(120)은 에픽텍셜 성장 시 발생하는 변형이 적은 물질로 산화물(oxiade) 계열 물질을 포함할 수 있다.
희생층(120)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함할 수 있다.
희생층(120)은 제1 방향(X축 방향)으로 두께(d1)가 20㎚이상 일 수 있다. 바람직하게는, 희생층(120)은 제1 방향(X축 방향)으로 두께가 두께(d1)가 40㎚이상 일 수 있다.
희생층(120)은 E-빔 증착법(E-beam evaporator), 열 증착법(thermal evaporator), MOCVD(Metal Organic Chemical Vapor Deposition), 스퍼터링(Sputtering) 및 PLD(Pulsed Laser Deposition)법으로 형성될 수 있으나, 이에 한정되지 않는다.
결합층(130)은 희생층(120) 상에 배치될 수 있다. 결합층(130)은 SiO2, SiNx, TiO2, 폴리이미드, 레진 등의 물질을 포함할 수 있다.
결합층(130)의 두께(d2)는 30㎚ 내지 1㎛일 수 있다. 다만, 이에 한정되는 것은 아니다. 여기서, 두께는 X축 방향의 길이일 수 있다. 결합층(130)은 희생층(120)과 중간층(170)을 서로 접합하기 위해 어닐링이 수행될 수 있다. 이 때, 결합층(130) 내 수소 이온이 배출되면서 박리가 일어날 수 있다. 이에, 결합층(130)은 표면 거칠기가 1㎚ 이하일 수 있다. 이러한 구성에 의하여, 분리층과 결합층은 용이하게 접합할 수 있다. 결합층(130)과 희생층(120)은 서로 배치 위치가 서로 바뀔 수도 있다.
중간층(170)은 결합층(130) 상에 배치될 수 있다. 중간층(170)은 GaAs를 포함할 수 있다. 중간층(170)은 결합층(130)을 통해 희생층(120)과 결합할 수 있다.
반도체 구조물(140)은 중간층(170) 상에 배치될 수 있다. 반도체 구조물(140)은 중간층(170) 상에 배치되는 제1 도전형 반도체층(141), 제1 도전형 반도체층 상에 배치되는 제1 클래드층(144), 제1 클래드층(144) 상에 배치되는 활성층(142), 활성층(142) 상에 배치되는 제2 도전형 반도체층(143)를 포함할 수 있다.
제1 도전형 반도체층(141)은 중간층(170) 상에 배치될 수 있다. 제1 도전형 반도체층(141)의 두께는 1.8㎛ 내지 2.2㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 도전형 반도체층(141)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 제1 반도체층(112)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(141)은 n형 반도체층일 수 있다.
제1 도전형 반도체층(141)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상을 포함할 수 있다.
제1 도전형 반도체층(141)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 클래드층(144)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제1 클래드층(144)은 제1 도전형 반도체층(141)과 활성층(142) 사이에 배치될 수 있다. 제1 클래드층(144)은 복수 개의 층을 포함할 수 있다. 제1 클래드층(144)은 AlInP 계열층/AlInGaP 계열층을 포함할 수 있다.
제1 클래드층(144)의 두께(d5)는 0.45㎛ 내지 0.55㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
실시 예에 따르면, 제1 도전형 반도체층(141)과 제1 클래드층(144)이 모두 AlInP 계열로 제작되는 경우 식각 속도가 동일해져 제1상부면(S11)과 경계면(S12) 사이에 홈(17)이 발생하는 것을 억제할 수 있다. 이때, 제1 도전형 반도체층(141)에 포함되는 인듐의 양을 제1 클래드층(144)에 포함되는 인듐의 양보다 높게 제어하는 경우 홈(17)의 깊이를 더 작게 제어할 수도 있다.
활성층(142)은 제1 클래드층(144) 상에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)과 제2 도전형 반도체층(143) 사이에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(143)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(142)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(142)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quant㎛ Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(142)의 구조는 이에 한정하지 않는다.
활성층(142)은 GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs,InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.
활성층(142)의 두께(d6)는 0.54㎛ 내지 0.66㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 클래드층(144)에서 전자가 냉각되어 활성층(142)은 더 많은 발광재결합(Radiation Recombination)을 발생시킬 수 있다.
제2 도전형 반도체층(143)은 활성층(142) 상에 배치될 수 있다. 제2 도전형 반도체층(143)은 제2-1 도전형 반도체층(143a)과 제2-2 도전형 반도체층(143b)을 포함할 수 있다.
제2-1 도전형 반도체층(143a)은 활성층(142) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다.
제2-1 도전형 반도체층(143a)은 TSBR, P-AllnP를 포함할 수 있다. 제2-1 도전형 반도체층(143a)의 두께(d7)는 0.57㎛ 내지 0.70㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제2-1 도전형 반도체층(143a)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있다. 제2-1 도전형 반도체층(143a)에 제2 도펀트가 도핑될 수 있다.
제2-1 도전형 반도체층(143a)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(143)이 p형 반도체층인 경우, p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제2-1 도전형 반도체층(143a)은 제2 도펀트가 도핑된 제2-1 도전형 반도체층(143a)은 p형 반도체층일 수 있다.
제2-2 도전형 반도체층(143b)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 p형 GaP 계열층을 포함할 수 있다.
제2-2 도전형 반도체층(143b)은 GaP층/InxGa1-xP층(단, 0≤x≤1)의 초격자구조를 포함할 수 있다.
예를 들어, 제2-2 도전형 반도체층(143b)에는 약 10X10-18 농도의 Mg이 도핑될 수 있으나, 이에 한정되지 않는다.
또한, 제2-2 도전형 반도체층(143b)은 복수의 층으로 이루어져 일부 층에만 Mg이 도핑될 수도 있다.
제2-2 도전형 반도체층(143b)의 두께(d8)는 0.9㎛ 내지 1.1㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1전극(151)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제1전극(151)은 제1 도전형 반도체층(141) 과 전기적으로 연결될 수 있다.
제1전극(151)은 제1 도전형 반도체층(141)에서 메사 식각이 이루어진 상면의 일부분에 배치될 수 있다. 이에 따라, 제1전극(151)은 제2 도전형 반도체층(143)의 상면에 배치된 제2전극(152)보다 하부에 배치될 수 있다.
절연층(160)의 제2-2 방향(Y2축 방향)으로 가장자리와 제2전극(152) 사이의 제2-2 방향(Y2축 방향)으로 최단폭(W2)은 2.5㎛ 내지 3.5㎛일 수 있다. 마찬가지로 절연층(160)의 제2-1 방향(Y1축 방향)으로 가장자리와 제1전극(151) 사이의 제2-1 방향(Y1축 방향)으로 최단폭(W6)은 2.5㎛ 내지 3.5㎛일 수 있다. 다만, 이러한 길이에 한정되는 것은 아니다.
제1전극(151)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제1전극(151)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다.
앞서 설명한 바와 같이, 제2전극(152)은 제2-2 도전형 반도체층(143b) 상에 배치될 수 있다. 제2전극(152)은 제2-2 도전형 반도체층(143b)과 전기적으로 연결될 수 있다.
제2전극(152)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제2전극(152)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다.
또한, 제1전극(151)은 제2전극(152)보다 제2 방향(Y축 방향)으로 폭이 더 클 수 있다. 다만, 이러한 길이에 한정되는 것은 아니다.
절연층(160)은 희생층(120), 결합층(130) 및 반도체 구조물(140) 덮을 수 있다. 절연층(160)은 희생층(120)의 측면, 결합층(130)의 측면을 덮을 수 있다. 절연층(160)은 제1전극(151)의 상면의 일부를 덮을 수 있다. 이러한 구성에 의하여, 제1전극(151)은 노출된 상면을 통해 전극 또는 패드와 전기적으로 연결되어 전류가 주입될 수 있다. 마찬가지로, 제2전극(152)은 제1전극(151)과 마찬가지로 노출된 상면을 포함할 수 있다. 절연층(160)은 결합층(130)과 희생층(120)을 덮어, 희생층(120)과 결합층(130)은 외부로 노출되지 않을 수 있다.
절연층(160)은 제1전극(151)의 상면의 일부를 덮을 수 있다. 또한, 절연층(160)은 제2전극(152)의 상면의 일부를 덮을 수 있다. 제1전극(151)의 상면 일부는 노출될 수 있다. 제2전극(152)의 상면 일부는 노출될 수 있다.
노출된 제1전극(151)의 상면과 노출된 제2전극(152)의 상면은 원형일 수 있으나, 이에 한정되는 것은 아니다. 그리고 노출된 제1전극(151)의 상면의 중심점과 제2전극(152)의 상면의 중심점 사이의 제2 방향(Y축 방향) 거리(W4)는 20㎛ 내지 30㎛일 수 있다. 여기서, 중심점은 제2 방향(Y축 방향)으로 노출된 제1전극과 노출된 제2전극 각각의 폭을 양분하는 지점을 말한다.
절연층(160)은 반도체 구조물(140)에서 제1 도전형 반도체층(141)과 제2 도전형 반도체층(143) 사이를 전기적으로 분리할 수 있다. 절연층(160)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
도 6a 내지 도 6g는 본 발명의 일 실시 예에 따른 반도체 소자 어레이 제조방법을 보여주는 도면이다.
도 6a를 참조하면, 제1기판을 형성하는 단계는 먼저 도너 기판(S)에 이온을 주입할 수 있다. 도너 기판(S)은 이온층(I)을 포함할 수 있다. 이온층(I)에 의해 도너 기판(S)은 일측에 배치된 중간층(170)과 타측에 배치된 제1 층(171)을 포함할 수 있다. 도너 기판(S)에 주입되는 이온은 수소(H) 이온을 포함할 수 있으나, 이러한 물질에 한정되는 것은 아니다.
도 6b를 참조하면, 희생층(120)은 기판(110)과 결합층(130) 사이에 배치될 수 있다.
기판(110)은 사파이어(Al2O3), 글라스(glass) 등을 포함하는 투광성 기판일 수 있다. 이에 따라, 기판(110)은 하부에서 조사되는 레이저 광을 투과할 수 있다. 따라서, 레이저 리프트 오프 시 희생층(120)은 레이저 광을 흡수할 수 있다.
기판(110) 상에는 희생층(120) 및 결합층(130)이 적층 배치될 수 있다. 희생층(120) 및 결합층(130)의 순서는 반대일 수도 있다.
기판 상에 배치된 결합층(130)은 도너 기판(S)에 배치된 결합층(130)과 마주보도록 배치될 수 있다. 기판 상에 배치된 결합층(130)과 도너 기판(S)에 배치된 결합층(130)은 SiO2를 포함할 수 있으나 반드시 이에 한정하지 않는다.
희생층(120) 상에 배치된 결합층(130)은 도너 기판(S)에 배치된 결합층(130)과 O2 플라즈마 처리를 통해 결합될 수 있다. 다만, 이에 한정되는 것은 아니며 산소 이외의 다른 물질에 의해 절삭이 이루어질 수 있다.
이로써, 기판(110) 상에 희생층(120)이 배치되고, 희생층(120) 상에 결합층(130)이 배치되고, 결합층(130) 상부에 이격되어 도너 기판(S)이 배치될 수 있다.
도 6c를 참조하면, 도 6b의 이온층(I)은 유체 분사 절삭(Fluid jet cleaving)에 의해 제거되어, 제1 층(171)은 중간층(170)과 분리될 수 있다.
이 때, 도너 기판에서 분리된 제1 층(171)은 기판으로 재사용될 수 있다. 따라서, 제조 비용 및 원가 절감의 효과를 제공할 수 있다.
제1기판상에 반도체 구조물층을 형성하는 단계는 중간층(170) 상에 반도체 구조물(140)을 형성할 수 있다. 중간층(170)은 반도체 구조물(140)과 접촉할 수 있다. 그러나, 중간층(170)은 이온주입공정에 의해 생기는 빈공간(void)에 의해 상면의 거칠기가 좋지 않으므로 Red Epi 증착 시 결함이 발생될 수 있다.
따라서, 중간층(170)의 상면에는 평탄화 공정이 수행될 수 있다. 예컨대, 중간층(170)의 상면에 화학적 기계적 평탄화(Chemical Mechanical Planarization)가 수행되고, 평탄화 이후에 중간층(170)의 상면에 반도체 구조물(140)이 배치될 수 있다. 이러한 구성에 의하여, 반도체 구조물(140)은 전기적 특성이 개선될 수 있다.
반도체 구조물(140)은 중간층(170) 상에 배치되는 제1 도전형 반도체층(141), 제1 도전형 반도체층 상에 배치되는 제1 클래드층(144), 제1 클래드층(144) 상에 배치되는 활성층(142), 활성층(142) 상에 배치되는 제2 도전형 반도체층(143)를 포함할 수 있다. 반도체 구조물(140)의 구체적인 구성은 후술한다.
도 6d를 참조하면, 반도체 구조물(140)의 상부에서 제1 도전형 반도체층(141)를 노출시키는 1차 식각이 수행될 수 있다.
1차 식각은 습식식각 또는 건식식각에 의할 수 있으나 이에 한정되는 것은 아니며, 다양한 방법이 적용될 수 있다. 1차 식각이 이루어지기 이전에 도 6e의 제2전극(152)이 제2 도전형 반도체층(143) 상에 배치되고 도 6e와 같이 패턴화될 수 있다. 다만, 이러한 방식에 한정되는 것은 아니다.
도 6e를 참조하면, 반도체 구조물에 전극을 형성하는 단계는 반도체 구조물(140) 상부에 제1전극(151) 및 제2전극(152)을 형성할 수 있다.
제2전극(152)은 제2-2 도전형 반도체층(143b)과 전기적으로 연결될 수 있다. 제2전극(152) 하면의 면적은 제2 도전형 반도체층(143)의 상면보다 작을 수 있다. 예컨대, 제2전극(152)은 제2-2 도전형 반도체층(143b)의 가장자리로부터 1㎛ 내지 3㎛ 이격 배치될 수 있다.
제1전극(151) 및 제2전극(152)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다. 다만, 이에 한정되지 않는다.
또한, 앞서 설명한 바와 같이 1차 식각 이전에 제2전극(152)이 형성되고, 1차 식각 이후에 제1전극(151)이 식각되어 노출된 제1 도전형 반도체층(41) 상면에 배치될 수 있다.
제1전극(151)과 제2전극(152)은 기판(110)으로부터 서로 상이한 위치에 배치될 수 있다. 제1전극(151)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제2전극(152)은 제2 도전형 반도체층(143) 상에 배치될 수 있다. 이에, 제2전극(152)은 제1전극(151)보다 상부에 배치될 수 있다.
도 6f를 참조하면, 복수 개의 반도체 구조물로 절단하는 단계는 기판(110)의 상면까지 2차 식각을 수행할 수 있다. 2차 식각은 습식식각 또는 건식식각에 의할 수 있으나 이에 한정되는 것은 아니다. 반도체 소자에서 2차 식각은 1차 식각보다 큰 두께로 이루어질 수 있다.
2차 식각을 통해 기판 상에 배치된 반도체 구조물은 복수 개의 칩(chip) 형태로 아이솔레이션(Isolation)될 수 있다. 예컨대, 도 6f에서 2차 식각을 통해 기판(110) 상에 2개의 반도체 구조물이 배치될 수 있다. 반도체 구조물의 개수는 기판의 크기와 반도체 구조물의 크기에 따라 다양하게 설정될 수 있다. 이때, 반도체 구조물을 분리하는 단계와 전극을 형성하는 단계는 순서가 반대일 수도 있다. 즉, 전극을 먼저 형성한 후 반도체 구조물을 분리할 수도 있고, 반도체 구조물을 분리한 후에 전극을 형성할 수도 있다. 또한, 반도체 구조물을 1차 식각한 후 전극을 형성하고, 이후에 반도체 구조물을 분리할 수도 있다.
이때, 2차 식각은 반도체 구조물을 통과하여 기판(110)의 일부 영역까지 진행될 수 있다. 따라서, 기판(110)은 복수 개의 반도체 구조물 사이에 배치되는 홈(H1)이 형성될 수 있다. 기판의 홈(H1)은 반도체 구조물(140)을 식각하는 과정에서 형성되므로 홈(H1)의 측벽은 복수 개의 반도체 구조물(140)의 측면과 동일 경사 각도를 가질 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 기판의 홈(H1)은 별도의 식각 과정에 의해 형성될 수도 있다.
이러한 구성에 의하면 복수 개의 반도체 구조물 사이에 배치된 결합층(120) 및/또는 희생층(130)을 확실히 제거할 수 있다. 홈(H1)의 깊이는 반도체 구조물 사이에 배치된 결합층(120) 및/또는 희생층(130)을 제거할 수 있는 정도이면 특별히 한정하지 않는다.
만약, 반도체 구조물의 결합층 및/또는 희생층이 서로 연결되어 있는 경우 어느 하나의 반도체 구조물을 기판에서 분리시 이웃한 반도체 구조물에 영향을 줄 수 있다.
예시적으로 어느 하나의 반도체 구조물만을 기판에서 분리하는 경우 이웃한 반도체 구조물의 희생층도 기판에서 분리되는 문제가 발생할 수 있다.
도 6g를 참조하면, 절연층을 형성하는 단계는 복수 개의 반도체 구조물(140)과 홈(H1) 상에 전체적으로 절연층(160)을 형성할 수 있다. 절연층(160)은 희생층(120), 결합층(130), 중간층(170) 및 반도체 구조물(140)의 측면을 덮을 수 있다.
절연층(160)은 제1전극(151)의 상면 일부까지 덮을 수 있다. 그리고 제1전극(151)의 상면 일부는 노출될 수 있다. 노출된 제1전극(151)의 상면은 전극 패드 등과 전기적으로 연결되어 전류 주입 등이 이루어질 수 있다.
또한, 절연층(160)은 제2전극(152)의 상면 일부까지 덮을 수 있다. 제2전극(152)의 상면 일부는 노출될 수 있다. 제1전극(151)과 마찬가지로, 노출된 제2전극(152)의 상면은 전극 패드 등과 전기적으로 연결되어 전류 주입 등이 이루어질 수 있다. 그리고 절연층(160)은 일부가 기판의 상면에 배치될 수 있다. 인접한 반도체 칩 사이에 배치된 절연층(160)은 기판(110)과 접촉 배치될 수 있다.
도 6g를 참조하면, 제작된 반도체 소자 어레이는 기판(110) 및 기판(110) 상에 배치되는 복수 개의 반도체 소자(10)를 포함할 수 있다. 실시 예에 따르면, 기판(110) 상에 복수 개의 반도체 소자(10)가 복수 개 배치될 수 있다.
복수 개의 반도체 소자(10)는, 제1 도전형 반도체층(144), 제2 도전형 반도체층(143), 및 제1 도전형 반도체층(144)과 제2 도전형 반도체층(143) 사이에 배치되는 활성층(142)을 포함하는 반도체 구조물(140), 반도체 구조물(140) 상에 배치되는 절연층(160), 절연층(160)을 관통하여 제1 도전형 반도체층(144)과 전기적으로 연결되는 제1전극(151), 및 절연층(160)을 관통하여 제2 도전형 반도체층(143)과 전기적으로 연결되는 제2전극(152)을 포함할 수 있다.
전술한 바와 같이 기판(110)은 복수 개의 반도체 구조물(140) 사이에 배치되는 홈(H1)을 포함할 수 있다, 홈(H1)은 라인 형상일 수 있으나 반드시 이에 한정하지 않는다.
절연층(160)은 반도체 구조물(140)의 상면과 측면에 배치되는 제1절연층(161), 및 기판(110)의 홈(H1)에 배치되는 제2절연층(162)을 포함할 수 있다. 이때, 제1절연층(161)과 제2절연층(162)은 서로 연결될 수 있다.
절연층(160)은 복수 개의 반도체 구조물(140), 기판(110)의 일면, 및 기판(110)의 홈(H1)을 전체적으로 덮을 수 있다.
반도체 구조물(140)의 상면은 제1전극(151)이 배치되는 제1상부면(S11), 제2전극(152)이 배치되는 제2상부면(S13), 및 제1상부면(S1)과 제2상부면(S2) 사이에 배치되는 경사면(S12)을 포함할 수 있다.
이때, 반도체 구조물(140)의 바닥면에서 제2상부면(S13)까지의 높이(d1)와 반도체 구조물(140)의 바닥면에서 제1상부면(S11)까지의 높이(d2)의 차(d3)는 0보다 크고 2㎛보다 작을 수 있다.
제1상부면(S11)과 제2상부면(S13)의 높이 차(P3)가 2 ㎛보다 큰 경우, 전사 과정에서 칩의 수평이 틀어질 수 있다. 즉, 단차가 커질수록 칩은 수평을 유지하기 어려워질 수 있다. 전사 과정은 도 3과 같이 칩을 성장 기판에서 다른 기판으로 옮기는 작업을 의미할 수 있다.
경사면(S12)이 수평면과 이루는 제1각도(θ1)는 반도체 구조물(140)의 측면과 수평면이 이루는 제2각도(θ2)보다 작을 수 있다. 경사면(S12)이 가상의 수평면과 이루는 제1각도(θ1)는 20°내지 50°일 수 있다. 제1각도(θ1)가 20°보다 작은 경우에는 제2상부면(S13)의 면적이 줄어들어 광 출력이 저하될 수 있다. 또한, 제1각도(θ1)가 50°보다 커지는 경우에는 경사 각도가 높아져 외부 충격에 의한 파손 위험이 커질 수 있다.
반도체 구조물(120)의 측면이 수평면과 이루는 제2각도(θ2)는 70°보다 크고 90°보다 작을 수 있다. 제2각도(θ2)가 70°보다 작은 경우 제2상부면(S13)의 면적이 줄어들어 광 출력이 저하될 수 있다. 반도체 구조물(120)의 모든 측면이 수평면과 이루는 제2각도(θ2)가 90°보다 작은 경우, 경사면(S12)의 면적은 제1상부면(S11)에서 제2상부면(S13)으로 갈수록 좁아질 수 있다.
도 7a 내지 도 7e는 본 발명의 일 실시 예에 따른 반도체 소자의 전사방법을 보여주는 도면이다.
도 7a 내지 도 7e를 참조하면, 일 실시 예에 따른 반도체 소자의 전사방법은 기판(110) 상에 배치된 복수 개의 반도체 소자를 포함하는 반도체 소자에 선택적으로 레이저를 조사하여 기판으로부터 반도체 소자를 분리하고, 분리된 반도체 소자를 패널 기판에 배치하는 것을 포함할 수 있다. 여기서, 전사 전의 반도체 소자는 앞서 도 1a 내지 도 1g의 구성을 그대로 포함할 수 있다.
먼저, 도 7a를 참조하면, 기판(110)은 앞서 도 1a 내지 도 1g에서 설명한 기판(110)과 동일할 수 있다. 또한, 앞서 설명한 바와 같이 복수 개의 반도체 소자가 기판(110) 상에 배치될 수 있다. 예컨대, 복수 개의 반도체 소자는 제1 반도체 소자(10-1), 제2 반도체 소자(10-2), 제3 반도체 소자(10-3) 및 제4 반도체 소자(10-4)를 포함할 수 있다. 다만, 이러한 개수에 한정되는 것은 아니며 반도체 소자는 다양한 개수를 가질 수 있다.
도 7b를 참조하면, 복수 개의 반도체 소자(10-1, 10-2, 10-3, 10-4) 중 선택된 적어도 하나 이상의 반도체 소자를 반송 기구(210)를 이용하여 성장 기판으로 분리할 수 있다. 반송 기구(210)는 하부에 배치된 제1 접합층(211)과 반송틀(212)을 포함할 수 있다. 예시적으로, 반송틀(212)은 요철구조로, 반도체 소자와 제1 접합층(211)을 용이하게 접합시킬 수 있다. 이때, 실시 예에 따른 반도체 소자는 단차가 2㎛ 보다 작으므로 전사 과정에서 수평을 유지할 수 있다.
도 7c를 참조하면, 분리하고자 하는 반도체 소자(10-1, 10-3)의 후면에 선택적으로 레이저 조사를 하면 반도체 소자(10-1, 10-3)의 희생층이 분해되면서 기판(110)으로부터 분리될 수 있다. 이후, 반송 기구(210)를 상부로 이동시키면 제1 반도체 소자(10-1)와 제3 반도체 소자(10-3)는 반송 기구(210)로부터 분리될 수 있다. 그리고 제2 접합층(310)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이의 결합이 이루어질 수 있다.
기판(110)으로부터 반도체 소자를 분리하는 방법은 특정 파장 대역의 포톤 빔을 이용한 레이저 리프트 오프(laser lift-off:　LLO)이 적용될 수 있다. 예컨대, 조사된 레이저의 중심 파장은 266nm, 532nm, 1064nm일 수 있으나, 이에 한정되는 것은 아니다.
이때, 반도체 소자와 기판(110) 사이에 배치된 접합층(130)은 레이저 리프트 오프(laser lift-off:　LLO)에 의해 반도체 소자 사이에 물리적 손상이 발생하는 것을 방지할 수 있다. 레이저 리프트 오프(laser lift-off:　LLO)에 의해 반도체 소자에서 희생층이 분리될 수 있다. 예컨대, 희생층은 분리로 인해 일부 제거되고 나머지 희생층이 결합층과 함께 분리될 수 있다. 이에 따라, 반도체 소자에서 희생층과 희생층 상부에 배치된 층인 결합층, 반도체 구조물, 제1전극 및 제2전극이 기판(110)으로 분리될 수 있다.
또한, 기판(110)으로 분리되는 복수의 반도체 소자는 서로 소정의 이격 간격을 가질 수 있다. 앞서 설명한 바와 같이, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)가 성장 기판으로부터 분리되고, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)의 이격 거리와 동일한 이격 거리를 갖는 제2 반도체 소자(10-2)와 제4 반도체 소자(10-4)가 동일한 방식으로 분리될 수 있다. 이로써, 동일한 이격 거리를 갖는 반도체 소자가 디스플레이 패널로 전사될 수 있다.
도 7d를 참조하면, 선택된 반도체 소자를 패널 기판(300) 상에 배치할 수 있다. 예컨대, 제1 반도체 소자(10-1), 제3 반도체 소자(10-3)을 패널 기판(300) 상에 배치할 수 있다.
구체적으로, 패널 기판(300) 상에 제2 접합층(310)이 배치될 수 있으며, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)는 제2 접합층(310) 상에 배치될 수 있다. 이에, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)는 제2 접합층(310)과 접할 할 수 있다. 이러한 방식을 통해, 이격된 간격을 갖는 반도체 소자를 패널 기판에 배치하여 전사 공정의 효율을 개선할 수 있다.
그리고 제1 접합층(211)과 선택된 반도체 소자를 분리하기 위해 레이저가 조사될 수 있다. 예컨대, 반송 기구(210) 상부로 레이저가 조사되어, 제1 접합층(211)과 선택된 반도체 소자가 물리적으로 분리될 수 있다. 예시적으로 접합층(211)은 레이저가 조사되면 점착 기능을 잃을 수 있다.
도 7e를 참조하면, 레이저 조사 이후에 반송 기구(210)를 상부로 이동하면, 제1 반도체 소자(10-1)와 제3 반도체 소자(10-3)는 반송 기구(210)로부터 분리될 수 있다. 그리고 제2 접합층(310)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이의 결합이 이루어질 수 있다.
도 8은 실시 예에 따른 반도체 소자가 전사된 디스플레이 장치의 개념도이다.
도 8을 참조하면, 실시 예로 반도체 소자를 포함하는 디스플레이 장치는 제2 패널 기판(410), 구동 박막 트랜지스터(T2), 평탄화층(430), 공통전극(CE), 화소전극(AE) 및 반도체 소자를 포함할 수 있다.
구동 박막 트랜지스터(T2)는 게이트 전극(GE), 반도체층(SCL), 오믹 컨택층(OCL), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.
구동 박막 트랜지스터는 구동 소자로, 반도체 소자와 전기적으로 연결되어 반도체 소자를 구동할 수 있다.
게이트 전극(GE)은 게이트 라인과 함께 형성될 수 있다. 이러한, 게이트 전극(GE)은 게이트 절연층(440)로 덮일 수 있다.
게이트 절연층(440)은 무기 물질로 이루어진 단일층 또는 복수의 층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 이루어질 수 있다.
반도체층(SCL)은 게이트 전극(GE)과 중첩(overlap)되도록 게이트 절연층(440) 상에 미리 설정된 패턴(또는 섬) 형태로 배치될 수 있다. 반도체층(SCL)은 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 산화물(oxide) 및 유기물(organic material) 중 어느 하나로 이루어진 반도체 물질로 구성될 수 있으나, 이에 한정되지 않는다.
오믹 컨택층(OCL)은 반도체층(SCL) 상에 미리 설정된 패턴(또는 섬) 형태로 배치될 수 있다. 오믹 컨택층(PCL)은 반도체층(SCL)과 소스/드레인 전극(SE, DE) 간의 오믹 컨택을 위한 것일 수 있다.
소스 전극(SE)은 반도체층(SCL)의 일측과 중첩되도록 오믹 컨택층(OCL)의 타측 상에 형성된다.
드레인 전극(DE)은 반도체층(SCL)의 타측과 중첩되면서 소스 전극(SE)과 이격되도록 오믹 컨택층(OCL)의 타측 상에 형성될 수 있다. 드레인 전극(DE)은 소스 전극(SE)과 함께 형성될 수 있다.
평탄화막은 제2 패널 기판(410) 상의 전면(全面)에 배치될 수 있다. 평탄화막의 내부에 구동 박막 트랜지스터(T2)가 배치될 수 있다. 일 예에 따른 평탄화막은 벤조사이클로부텐(benzocyclobutene) 또는 포토 아크릴(photo acryl)과 같은 유기 물질을 포함할 수 있으나, 이에 한정되지 않는다.
그루브(450)는 소정의 발광 영역으로, 반도체 소자가 배치될 수 있다. 여기서, 발광 영역은 디스플레이 장치에서 회로 영역을 제외한 나머지 영역으로 정의될 수 있다.
그루브(450)는 평탄화층(430)에서 오목하게 형성될 수 있다, 다만, 이에 한정되지 않는다.
반도체 소자는 그루브(450)에 배치될 수 있다. 반도체 소자의 제 1 및 제 2 전극은 디스플레이 장치의 회로(미도시됨)와 연결될 수 있다.
반도체 소자는 접착층(420)을 통해 그루브(450)에 접착될 수 있다. 여기서, 접착층(420)은 상기 제2 접합층일 수 있으나, 이에 한정하지 않는다.
반도체 소자의 제 2 전극(152)은 화소전극(AE)을 통해 구동 박막 트랜지스터(T2)의 소스 전극(SE)에 전기적으로 연결될 수 있다. 그리고 반도체 소자의 제1전극(151)은 공통전극(CE)을 통해 공통 전원 라인(CL)에 연결될 수 있다.
제 1 및 제 2 전극(151, 152)은 서로 단차질 수 있으며, 제 1 및 제 2 전극(151, 152) 중 상대적으로 낮은 위치에 있는 전극(151)은 평탄화층(430)의 상면과 동일한 수평 선상에 위치할 수 있다. 다만, 이에 한정되지 않는다.
화소전극(AE)은 구동 박막 트랜지스터(T2)의 소스 전극(SE)과 반도체 소자의 제2전극을 전기적으로 연결할 수 있다.
공통전극(CE)은 공통 전원 라인(CL)과 반도체 소자의 제1전극을 전기적으로 연결할 수 있다.
화소전극(AE)과 공통전극(CE)은 각각 투명 도전성 물질을 포함할 수 있다. 투명 도전성 물질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 물질을 포함할 수 있으나, 이에 한정되지 않는다.
본 발명의 실시 예에 따른 디스플레이 장치는 SD(Standard Definition)급 해상도(760×480), HD(High definition)급 해상도(1180×720), FHD(Full HD)급 해상도(1920×1080), UH(Ultra HD)급 해상도(3480×2160), 또는 UHD급 이상의 해상도(예: 4K(K=1000), 8K 등)으로 구현될 수 있다. 이때, 실시 예에 따른 반도체 소자는 해상도에 맞게 복수로 배열되고 연결될 수 있다.
또한, 디스플레이 장치는 대각선 크기가 100인치 이상의 전광판이나 TV일 수 있으며, 픽셀을 발광다이오드(LED)로 구현할 수도 있다. 따라서, 전력 소비가 낮아지며 낮은 유지 비용으로 긴 수명으로 제공될 수 있고, 고휘도의 자발광 디스플레이로 제공될 수 있다.
실시 예는 반도체 소자를 이용하여 영상 및 이미지를 구현하므로 색순도(color purity) 및 색재현성(color reproduction)이 우수한 장점을 갖는다.
실시 예는 직진성이 우수한 발광소자 패키지를 이용하여 영상 및 이미지를 구현하므로 선명한 100인치 이상의 대형 표시장치를 구현할 수 있다.
실시 예는 저비용으로 고해상도의 100인치 이상의 대형 표시장치를 구현할 수 있다.
실시 예에 따른 반도체 소자는 도광판, 프리즘 시트, 확산 시트 등의 광학 부재를 더 포함하여 이루어져 백라이트 유닛으로 기능할 수 있다. 또한, 실시 예의 반도체 소자는 디스플레이 장치, 조명 장치, 지시 장치에 더 적용될 수 있다.
이 때, 디스플레이 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출한다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치된다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치된다.
그리고, 조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 더욱이 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
또한, 이동 단말의 카메라 플래시는 실시 예의 반도체 소자를 포함하는 광원 모듈을 포함할 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
    상기 제1 반도체층과 전기적으로 연결되는 제1전극; 및
    상기 제2 반도체층과 전기적으로 연결되는 제2전극을 포함하고,
    상기 반도체 구조물은 상기 제1 반도체층이 노출된 제1상부면, 상기 제2 반도체층이 배치된 제2상부면, 및 상기 제1상부면과 상기 제2상부면을 연결하는 경사면, 및 상기 제1상부면과 상기 경사면 사이에 형성되는 홈을 포함하고,
    상기 홈의 깊이는 상기 제1상부면과 상기 제2상부면 사이의 수직 거리의 30% 이하이고,
    상기 제1 반도체층은 상기 제1상부면으로 노출된 제1 서브 반도체층, 및 상기 제1 서브 반도체층 상에 배치된 제2 서브 반도체층을 포함하고,
    상기 제1 서브 반도체층은 상기 제2 서브 반도체층보다 식각 속도가 빠른 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 서브 반도체층 및 상기 제2 서브 반도체층은 동일 식각 조건에서 식각 속도 차이가 30% 이하인 반도체 소자.
  3. 삭제
  4. 제2항에 있어서,
    상기 제1 서브 반도체층은 GaAs를 포함하고,
    상기 제2 서브 반도체층은 AlInP를 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 서브 반도체층은 In을 더 포함하고,
    상기 제1 서브 반도체층의 In 조성은 상기 제2 서브 반도체층의 In 조성 보다 높은 반도체 소자.
  6. 삭제
  7. 제1항에 있어서,
    상기 반도체 구조물의 바닥면에서 상기 제2상부면까지의 제1 수직높이와 상기 반도체 구조물의 바닥면에서 상기 제1상부면까지의 제2 수직높이의 비는 1:0.6 내지 1:0.95인 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 수직높이와 상기 제2 수직높이의 차는 2㎛ 보다 작은 반도체 소자.
  9. 제1항에 있어서,
    상기 경사면이 수평면과 이루는 제1각도는 상기 반도체 구조물의 측면과 상기 수평면이 이루는 제2각도보다 작은 반도체 소자.
  10. 제9항에 있어서,
    상기 제1각도는 20° 내지 80°이고, 상기 제2각도는 70° 내지 90°인 반도체 소자.
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