[go: up one dir, main page]

KR102456957B1 - 전계효과 트랜지스터 - Google Patents

전계효과 트랜지스터 Download PDF

Info

Publication number
KR102456957B1
KR102456957B1 KR1020190058000A KR20190058000A KR102456957B1 KR 102456957 B1 KR102456957 B1 KR 102456957B1 KR 1020190058000 A KR1020190058000 A KR 1020190058000A KR 20190058000 A KR20190058000 A KR 20190058000A KR 102456957 B1 KR102456957 B1 KR 102456957B1
Authority
KR
South Korea
Prior art keywords
control unit
semiconductor layer
gate electrode
channel
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020190058000A
Other languages
English (en)
Other versions
KR20200132449A (ko
Inventor
최병건
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR1020190058000A priority Critical patent/KR102456957B1/ko
Priority to US16/874,033 priority patent/US11289600B2/en
Publication of KR20200132449A publication Critical patent/KR20200132449A/ko
Application granted granted Critical
Publication of KR102456957B1 publication Critical patent/KR102456957B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0163—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including enhancement-mode IGFETs and depletion-mode IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H01L21/8236—
    • H01L21/823412—
    • H01L21/823418—
    • H01L21/823437—
    • H01L29/772—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/637—Lateral IGFETs having no inversion channels, e.g. buried channel lateral IGFETs, normally-on lateral IGFETs or depletion-mode lateral IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/665—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of elemental metal contacting the insulator, e.g. tungsten or molybdenum
    • H10D64/666—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of elemental metal contacting the insulator, e.g. tungsten or molybdenum the conductor further comprising additional layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)

Abstract

반도체층, 상기 반도체층 내의 채널 영역 상에 제공되는 게이트 전극, 및 상기 채널 영역과 인접하도록 상기 반도체층의 일면 상에 제공되되 상기 게이트 전극과 평면적으로 중첩되는 채널 조절부를 포함하는 전계효과 트랜지스터를 제공하되, 상기 채널 조절부는 상기 채널 영역에 공핍층을 형성할 수 있다.

Description

전계효과 트랜지스터{FIELD EFFECT TRANSISTOR}
본 발명은 전계효과 트랜지스터에 관한 것이다.
금속-반도체 전계효과 트랜지스터(MESFET)는 음의 게이트 전압을 이용하는 d(depletion)-모드와 양의 게이트 전압을 이용하는 e(enhancement)-모드로 구분된다. d-모드 MESFET과 e-모드 MESFET은 채널층으로 작동되는 고농도의 N-타입 반도체층의 두께가 서로 다른 구조적 차이를 갖는다. 일반적으로, d-모드 MESFET의 반도체층의 두께가 e-모드 MESFET의 반도체층 두께보다 두껍다. 반도체층의 두께가 두꺼운 d-모드 MESFET은 e-모드 MESFET에 비해 더 큰 전류를 구동할 수 있어 고출력에 적합하나, d-모드 MESFET의 구동에 음의 전원이 필요하여 전원 회로구성이 복잡할 수 있다. 반면, e-모드 MESFET은 d-모드 MESFET과 비교하여 더 낮은 크기의 전류를 구동하지만, e-모드 MESFET의 구동에 음의 전원이 필요하지 않아 전원 회로 구성이 더 간단할 수 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 전계효과 트랜지스터를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 전계효과 트랜지스터는 반도체층, 상기 반도체층 내의 채널 영역 상에 제공되는 게이트 전극, 및 상기 채널 영역과 인접하도록 상기 반도체층의 일면 상에 제공되되 상기 게이트 전극과 평면적으로 중첩되는 채널 조절부를 포함할 수 있다. 상기 채널 조절부는 상기 채널 영역에 공핍층을 형성할 수 있다.
일 실시예에 따르면, 상기 게이트 전극에 전압이 인가되는 경우, 상기 공핍층의 일부가 제거되어 상기 채널 영역 내에 채널이 형성될 수 있다.
일 실시예에 따르면, 상기 공핍층은 상기 채널 조절부로부터 방출되는 베타선에 의해 형성될 수 있다.
일 실시예에 따르면, 상기 채널 조절부는 상기 게이트 전극 내에 매립되어 상기 게이트 전극에 의해 둘러싸일 수 있다.
일 실시예에 따르면, 상기 채널 조절부와 상기 게이트 전극 사이에 개재되어, 상기 채널 조절부와 상기 게이트 전극을 전기적으로 절연시키는 조절부 절연막을 더 포함할 수 있다.
일 실시예에 따르면, 상기 채널 조절부는 반도체층의 하면 상에 제공되는 기판 내에 상기 채널 영역과 중첩되도록 배치될 수 있다.
일 실시예에 따르면, 상기 채널 조절부와 상기 게이트 전극은 상기 채널 영역 상에 순차적으로 적층될 수 있다.
일 실시예에 따르면, 상기 채널 조절부는 니켈 동위원소(Ni-63), 삼중수소(H-3), 프로메튬 동위원소(Pm-147) 또는 스트론튬 동위원소(Sr-90)를 포함할 수 있다.
일 실시예에 따르면, 상기 반도체층 상에 제공되고, 상기 게이트 전극을 사이에 두고 이격되어 배치되는 소스 전극 및 드레인 전극을 더 포함할 수 있다.
일 실시예에 따르면, 기 반도체층은 순차적으로 적층되는 질화 갈륨(GaN) 층 및 질화 알루미늄 갈륨(AlGaN) 층을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 전계효과 트랜지스터는 반도체층, 상기 반도체층의 상면 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극, 상기 반도체층의 상면 상에서 상기 소스 전극과 상기 드레인 전극 사이에 배치되는 게이트 전극, 및 상기 게이트 전극 내에 매립되는 채널 조절부를 포함할 수 있다. 상기 채널 조절부는 상기 반도체층으로 베타 입자를 방출할 수 있다.
일 실시예에 따르면, 상기 베타 입자에 의해 상기 반도체층 내의 채널 영역에 형성되는 공핍층을 더 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 전극에 인가되는 양 전압에 의해 상기 공핍층의 일부가 제거되고, 반도체층의 채널 영역에 채널이 형성될 수 있다.
일 실시예에 따르면, 상기 채널 조절부와 상기 게이트 전극 사이에 개재되어, 상기 채널 조절부와 상기 게이트 전극을 전기적으로 절연시키는 조절부 절연막을 더 포함할 수 있다.
일 실시예에 따르면, 상기 채널 조절부는 니켈 동위원소(Ni-63), 삼중수소(H-3), 프로메튬 동위원소(Pm-147) 또는 스트론튬 동위원소(Sr-90)를 포함할 수 있다.
일 실시예에 따르면, 상기 반도체층은 순차적으로 적층되는 질화 갈륨(GaN) 층 및 질화 알루미늄 갈륨(AlGaN) 층을 포함할 수 있다.
본 발명의 실시예들에 따른 전계효과 트랜지스터는 채널 영역에서 캐리어의 양이 많을 수 있다. 즉, 전계효과 트랜지스터의 구동 시, 채널 영역에 형성되는 채널을 통하여 흐르는 전류의 양이 많을 수 있으며, 이에 따라 전계효과 트랜지스터의 전기적 특성이 향상될 수 있다.
본 발명의 실시예들에 따른 전계효과 트랜지스터는 채널 영역의 전하 상태를 변화시키는 채널 조절부를 제공함으로써, 채널 영역 내에 공핍층이 형성되어 노멀리 오프(normally off) 특성을 갖는 전계효과 트랜지스터를 구현할 수 있다.
더하여, 본 발명에 따른 전계효과 트랜지스터는 게이트 전극의 구동 전력이 양의 전압일 수 있다. 이에 따라, 게이트 전극에 게이트 전압을 인가하기 위한 전원 회로 구성이 단순해질 수 있다.
도 1 및 도 2는 본 발명의 실시예들에 따른 전계효과 트랜지스터를 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시예들에 따른 전계효과 트랜지스터를 설명하기 위한 단면도이다.
도 4 및 도 5는 본 발명의 실시예들에 따른 전계효과 트랜지스터를 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시예들에 따른 전계효과 트랜지스터를 설명하기 위한 단면도이다.
도 7은 본 발명의 실시예들에 따른 전계효과 트랜지스터를 설명하기 위한 단면도이다.
도 8은 비교예의 전기적 특성을 측정한 결과를 나타낸 그래프이다.
도 9는 실험예의 전기적 특성을 측정한 결과를 나타낸 그래프이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시 예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제 1 막질로 언급된 막질이 다른 실시 예에서는 제 2 막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 도면들 참조하여 본 발명의 개념에 따른 전계효과 트랜지스터를 설명한다. 도 1 및 도 2는 본 발명의 실시예들에 따른 전계효과 트랜지스터를 설명하기 위한 단면도들이다. 도 3은 본 발명의 실시예들에 따른 전계효과 트랜지스터를 설명하기 위한 단면도이다.
도 1 및 도 2를 참조하여, 기판(100)이 제공될 수 있다. 기판(100)은 반도체 기판 또는 사파이어(Al2O3) 기판을 포함할 수 있다. 예를 들어, 반도체 기판은 실리콘(Si), 탄화 실리콘(SiC), 비소화 갈륨(GaAs), 질화 갈륨(GaN), 인화 갈륨(GaP) 또는 인화 인듐(InP)을 포함할 수 있다. 또는, 기판(100)은 절연성을 갖는 고저항성의 기판일 수 있다.
기판(100) 상에 반도체층(200)이 배치될 수 있다. 반도체층(200)은 제 1 도전형을 가질 수 있다. 예를 들어, 반도체층(200)은 N-타입일 수 있다. 반도체층(200)은 전기 전도도가 높을 수 있다. 상세하게는, 반도체층(200)은 캐리어의 양이 많을 수 있다. 일 예로, 반도체층(200)의 두께가 두꺼워짐에 따라 반도체층(200)의 캐리어의 양이 증가하거나, 반도체층(200)의 단위 부피에 따른 캐리어 농도가 높을 수 있다. 반도체층(200)은 불순물이 도핑된 반도체 물질을 포함할 수 있다. 예를 들어, 반도체 물질은 실리콘(Si), 탄화 실리콘(SiC), 비소화 갈륨(GaAs), 질화 갈륨(GaN), 인화 갈륨(GaP), 인화 인듐(InP), 게르마늄(Ge), 질화 붕소(BN), 산화 아연(ZnO), 산화 주석(SnO) 또는 산화 인듐(InO)을 포함할 수 있다. 이와는 다르게, 반도체층(200)은 도전 물질을 포함할 수 있다. 예를 들어, 도전 물질은 인듐 주석 산화물(indium tin oxide; ITO), 인듐 아연 산화물(indium zinc oxide; IZO) 또는 알루미늄 도핑 아연 산화물(aluminum-doped zinc oxide; AZO)과 같은 전도성 금속 산화물이나 탄소(C) 등을 포함할 수 있다. 반도체층(200)은 전하가 이동하는 채널(channel)이 형성되거나 제거되는 영역으로 정의되는 채널 영역(CR)을 포함할 수 있다. 예를 들어, 후술되는 게이트 전극(330)에 인가되는 전압에 따라, 반도체층(200)의 채널 영역(CR)에 후술되는 소스 전극(310) 및 드레인 전극(320) 사이로 연장되는 채널이 형성되거나 제거될 수 있다. 반도체층(200)은 캐리어 농도가 높을 수 있으며, 이에 따라 반도체층(200)은 전압이 인가되지 않은 상태에서 채널이 형성되어 있는 노멀리 온(normally on) 특성을 가질 수 있다.
위에서는 기판(100)과 반도체층(200)이 별개의 구성 요소인 것으로 설명하였으나 본 발명이 이에 한정되는 것은 아니다. 기판(100) 및 반도체층(200)은 반도체 물질로 구성된 기판의 상부에 불순물을 도핑하여 형성되거나, 절연층 상에 실리콘층이 형성되어 있는 SOI(silicon-on-insulator) 기판으로 제공될 수 있다.
반도체층(200)의 상면 상에 소스 전극(310) 및 드레인 전극(320)이 제공될 수 있다. 소스 전극(310) 및 드레인 전극(320)은 도전체를 포함할 수 있다. 소스 전극(310) 및 드레인 전극(320)은 반도체층(200)과 오믹 콘택(ohmic contact)할 수 있다. 일 예로, 소스 전극(310) 및 드레인 전극(320)은 타이타늄(Ti), 백금(Pt), 알루미늄(Al), 니켈(Ni), 금(Au) 또는 이들을 포함하는 금속 다중막으로 이루어질 수 있다. 소스 전극(310)과 드레인 전극(320) 사이에 가해진 전압 차에 의해, 반도체층(200)의 채널 영역(CR)에서 전하가 이동할 수 있다.
반도체층(200)의 상면 상에 게이트 전극(330)이 배치될 수 있다. 게이트 전극(330)은 반도체층(200)의 채널 영역(CR) 상에 배치될 수 있다. 평면적 관점에서, 게이트 전극(330)은 소스 전극(310)과 드레인 전극(320) 사이에 배치될 수 있다. 게이트 전극(330)은 도전 물질을 포함할 수 있다. 예를 들어, 게이트 전극(330)은 알루미늄(Al), 몰리브덴(Mo), 금(Au), 니켈(Ni), 백금(Pt), 타이타늄(Ti), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 탄탈럼(Ta), 구리(Cu), 또는 아연(Zn)과 같은 금속을 포함하거나, 폴리 실리콘(poly silicon)을 포함할 수 있다. 게이트 전극(330)은 외부로부터 구동 전력을 인가 받아 반도체층(200)의 채널 영역(CR)에 채널을 형성하거나 제거할 수 있다.
게이트 전극(330)과 반도체층(200) 사이에 게이트 절연막(340)이 개재될 수 있다. 게이트 절연막(340)은 게이트 전극(330)과 반도체층(200)을 전기적으로 절연시킬 수 있다. 게이트 절연막(340)은 고유전 물질을 포함할 수 있다. 게이트 절연막(340)의 유전 상수는 공기의 유전 상수보다 높을 수 있다. 예를 들어, 게이트 절연막(340)의 유전 상수는 1.0 이상, 바람직하게는 1.5 이상일 수 있다. 예를 들어, 게이트 절연막(340)은 산화 하프늄(HfO2) 또는 산화 지르코늄(ZrO2)을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 게이트 절연막(340)은 다양한 고유전 물질을 포함할 수 있다. 이와는 다르게, 게이트 절연막(340)은 산화물 또는 질화물과 같은 절연 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(340)은 산화 실리콘(SiO2) 또는 질화 실리콘(SiN)을 포함할 수 있다.
게이트 전극(330) 내에 채널 조절부(410)가 제공될 수 있다. 채널 조절부(410)는 반도체층(200)의 채널 영역(CR)과 인접하게 배치될 수 있다. 상세하게는, 채널 조절부(410)는 게이트 전극(330)의 하부에 매립될 수 있다. 채널 조절부(410)는 반도체층(200)의 채널 영역(CR)을 향하여 베타선(β-ray)을 방출할 수 있다. 상기 베타선은 전자를 방출할 수 있다. 음의 전위를 갖는 베타선이 양의 캐리어(일 예로, 홀 등)를 갖는 N-타입의 반도체층(200) 내의 채널 영역(CR)에 방출되는 경우, 도 1에 도시된 바와 같이, 채널 영역(CR)에 공핍층(210)이 형성될 수 있다. 공핍층(210)은 채널 영역(CR)에 형성되어, 반도체층(200)에서의 소스 전극(310) 및 드레인 전극(320) 사이의 전기적 통로를 차단할 수 있다. 즉, 공핍층(210)에 의해 전계효과 트랜지스터는 오프(off) 상태로 유지될 수 있다. 게이트 전극(330)에 양의 게이트 전압(PW)이 인가되는 경우, 도 2에 도시된 바와 같이, 채널 영역(CR)에 형성된 공핍층(210)이 줄어들 수 있다. 상세하게는, 베타선으로부터 채널 영역(CR)에 주입된 전자들은 양의 게이트 전압(PW)에 의하여 게이트 전극(330)을 향하여 이동할 수 있다. 즉, 공핍층(210)의 하부 일부가 제거됨에 따라, 반도체층(200)의 채널 영역(CR)에 채널(CH)이 형성될 수 있으며, 소스 전극(310) 및 드레인 전극(320) 사이에 전기적 통로가 형성될 수 있다. 채널 조절부(410)는 베타선을 방출하는 물질을 포함할 수 있다. 일 예로, 채널 조절부(410)는 베타선을 방출할 수 있는 방사성 동위원소를 포함할 수 있다. 방사성 동위원소는 니켈 동위원소(Ni-63), 삼중수소(H-3), 프로메튬 동위원소(Pm-147) 또는 스트론튬 동위원소(Sr-90)를 포함할 수 있다.
본 발명의 실시예들에 따르면, 채널 영역(CR)에서 캐리어의 양이 많을 수 있다. 즉, 전계효과 트랜지스터의 구동 시, 채널 영역(CR)에 형성되는 채널(CH)을 통하여 흐르는 전류의 양이 많을 수 있으며, 이에 따라 전계효과 트랜지스터의 전기적 특성이 향상될 수 있다.
캐리어 농도가 높은 반도체층을 채널로 이용하는 경우, 전계효과 트랜지스터는 기본적으로 노멀리 온(normally on) 특성을 가질 수 있다. 그러나, 본 발명의 경우 채널 영역(CR)의 전하 상태를 변화시키는 채널 조절부(410)를 제공함으로써, 채널 영역(CR) 내에 공핍층(210)이 형성되어 노멀리 오프(normally off) 특성을 갖는 전계효과 트랜지스터를 구현할 수 있다. 더하여, 본 발명에 따른 전계효과 트랜지스터는 N-타입의 반도체층(200) 내의 채널 영역(CR)에 형성된 공핍층(210)을 제거하는 방식으로 채널(CH)이 생성되기 때문에, 게이트 전극(330)의 구동 전력이 양의 전압일 수 있다. 이에 따라, 게이트 전극(330)에 게이트 전압(PW)을 인가하기 위한 전원 회로 구성이 단순해질 수 있다.
다른 실시예들에 따르면, 채널 조절부(410)는 게이트 전극(330) 아래에 제공될 수 있다. 도 3에 도시된 바와 같이, 채널 조절부(410)는 반도체층(200) 또는 게이트 절연막(340)과 게이트 전극(330) 사이에 개재될 수 있다. 즉, 채널 조절부(410) 상에 게이트 전극(330)이 적층될 수 있다.
도 1 및 도 2를 다시 참조하여, 게이트 전극(330)과 채널 조절부(410) 사이에 조절부 절연막(420)이 제공될 수 있다. 조절부 절연막(420)은 채널 조절부(410)를 둘러싸도록 형성될 수 있다. 도 3의 실시예의 경우, 조절부 절연막(420)은 채널 조절부(410)의 상면 상에만 제공될 수 있다. 조절부 절연막(420)은 게이트 전극(330)과 채널 조절부(410)를 전기적으로 절연시킬 수 있다. 조절부 절연막(420)은 절연 물질을 포함할 수 있다. 예를 들어, 절연 물질은 산화 실리콘(SiO2) 또는 질화 실리콘(SiN)을 포함할 수 있다.
도 4 및 도 5는 본 발명의 실시예들에 따른 전계효과 트랜지스터를 설명하기 위한 단면도들이다. 도 6은 본 발명의 실시예들에 따른 전계효과 트랜지스터를 설명하기 위한 단면도이다. 이하 앞서 설명한 바와 중복되는 내용은 설명의 편의를 위하여 생략한다.
도 4 및 도 5를 참조하여, 채널 조절부(410)는 기판(100) 내에 제공될 수 있다. 채널 조절부(410)는 반도체층(200)의 채널 영역(CR)과 인접하게 배치될 수 있다. 상세하게는, 채널 조절부(410)는 반도체층(200)의 하면 상에, 즉 기판(100)의 상부에 매립될 수 있다. 채널 조절부(410)는 게이트 전극(330)과 평면적으로 중첩될 수 있다. 채널 조절부(410)는 반도체층(200)의 채널 영역(CR)을 향하여 베타선을 방출할 수 있다. 음의 전위를 갖는 베타선이 양의 캐리어를 갖는 N-타입의 반도체층(200) 내의 채널 영역(CR)에 방출되는 경우, 도 4에 도시된 바와 같이, 채널 영역(CR)에 공핍층(210)이 형성될 수 있다. 공핍층(210)에 의해 전계효과 트랜지스터는 오프(off) 상태로 유지될 수 있다. 게이트 전극(330)에 양의 전압이 인가되는 경우, 도 5에 도시된 바와 같이, 채널 영역(CR)에 형성된 공핍층(210)이 줄어들 수 있다. 이에 따라, 반도체층(200)의 채널 영역(CR)에 채널(CH)이 형성될 수 있으며, 소스 전극(310) 및 드레인 전극(320) 사이에 전기적 통로가 형성될 수 있다. 채널 조절부(410)는 베타선을 방출하는 물질을 포함할 수 있다.
다른 실시예들에 따르면, 채널 조절부는 복수로 제공될 수 있다. 도 6에 도시된 바와 같이, 복수로 제공되는 채널 조절부들(412, 414)은 기판(100) 및 게이트 전극(330)에 모두 제공될 수 있다. 제 1 채널 조절부(412) 및 제 2 채널 조절부(414)는 반도체층(200)의 채널 영역(CR) 상하에 각각 제공될 수 있다. 예를 들어, 제 1 채널 조절부(412)는 게이트 전극(330)의 하부에 매립되고, 제 2 채널 조절부(414)는 기판(100)의 상부에 매립될 수 있다. 제 1 채널 조절부(412) 및 제 2 채널 조절부(414)는 반도체층(200)의 채널 영역(CR)을 향하여 베타선을 방출할 수 있으며, 제 1 채널 조절부(412) 및 제 2 채널 조절부(414)에서 방출된 베타선들에 의해 채널 영역(CR)에 공핍층(210)이 형성될 수 있다. 채널 조절부들(412, 414)이 복수로 제공됨에 따라, 반도체층(200)의 채널 영역(CR)에 공핍층(210)을 형성하는 것이 더욱 용이할 수 있다. 더하여, 두꺼운 반도체층(200)에도 공핍층(210)을 형성할 수 있으며, 두꺼운 반도체층(200)을 이용하는 경우 채널 영역(CR)에 형성되는 채널(CH)을 통하여 흐르는 전류의 양이 많은 전계효과 트랜지스터를 구현할 수 있다.
도 7은 본 발명의 실시예들에 따른 전계효과 트랜지스터를 설명하기 위한 단면도이다.
도 7을 참조하여, 기판(100) 및 기판(100) 상에 차례로 제공되는 제 1 및 제 2 반도체층들(202, 204)을 포함할 수 있다. 기판(100)은 제 1 및 제 2 반도체층들(202, 204)이 제공되는 상면과 이에 대향하는 하면을 가질 수 있다. 기판(100)은 절연성을 갖는 고저항성의 기판일 수 있다. 일 예로, 기판(100)은 사파이어(Al2O3), 실리콘(Si), 비소화 갈륨(GaAs), 탄화 실리콘(SiC) 또는 질화 갈륨(GaN)을 포함할 수 있다. 이러한 기판(100)은 기판 박형화 공정을 통해 50um 내지 400um 정도의 두께를 가질 수 있다.
제 1 반도체층(202) 및 제 2 반도체층(204)은 질화물 반도체를 포함할 수 있다. 제 1 반도체층(202)은 질화 갈륨(GaN)을 포함할 수 있고, 제 2 반도체층(204)은 질화 알루미늄 갈륨(AlGaN), 질화 인듐 알루미늄(InAlN) 또는 질화 인듐 알루미늄 갈륨(InAlGaN)을 포함할 수 있다. 이러한 제 1 및 제 2 반도체층들(202, 204)은 에피층일 수 있다. 도시하지는 않았지만, 기판(100)과 제 1 반도체층(202) 사이에 버퍼층을 포함하거나, 버퍼층 및 이완층의 적층 구조를 더 포함할 수 있다. 상기 버퍼층은 질화 갈륨(GaN)을 포함할 수 있고, 상기 이완층은 질화 갈륨(GaN) 또는 질화 알루미늄(AlN)을 포함할 수 있다. 상기 버퍼층은 기판(100)과 제 1 및 제 2 반도체층들(202, 204) 사이의 격자 불일치(lattice mismatch)에 따른 문제점들을 해결하기 위해 제공되고, 상기 이완층은 제 1 및 제 2 반도체층들(202, 204) 사이의 스트레스를 완화하기 위해 제공될 수 있다. 제 1 반도체층(202)과 제 2 반도체층(204)이 이종 접합 구조(AlGaN/GaN, InAlN/GaN 또는 InAlGaN/GaN)를 형성함으로써, 이들 사이의 계면에 이차원 전자 가스층(2-DEG: 2-dimensional electron gas, 206)이 형성될 수 있다.
제 2 반도체층(204) 상에 소스 전극(310) 및 드레인 전극(320)이 제공될 수 있다. 소스 전극(310) 및 드레인 전극(320)은 알루미늄(Al), 몰리브덴(Mo), 금(Au), 니켈(Ni), 백금(Pt), 타이타늄(Ti), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 탄탈럼(Ta), 구리(Cu), 그리고 아연(Zn) 중 적어도 하나를 포함할 수 있다. 바람직하게는, 소스 전극(310) 및 드레인 전극(320)은 Ti/Au/Ni/Au의 적층 구조를 포함할 수 있다. 이러한 소스 전극(310) 및 드레인 전극(320)은 열처리 과정을 통해 제 2 반도체층(204) 상에 오믹 접합(ohmic contact)될 수 있다.
제 2 반도체층(204) 상에 게이트 전극(330)이 배치될 수 있다. 평면적 관점에서, 게이트 전극(330)은 소스 전극(310)과 드레인 전극(320) 사이에 배치될 수 있다. 게이트 전극들(330)은 알루미늄(Al), 몰리브덴(Mo), 금(Au), 니켈(Ni), 백금(Pt), 타이타늄(Ti), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 탄탈럼(Ta), 구리(Cu), 그리고 아연(Zn) 중 적어도 하나를 포함할 수 있다. 바람직하게는, 게이트 전극(330)은 팔라듐(Pd)을 포함할 수 있다.
본 실시예에서, 이차원 전자 가스층(2-DEG, 206)이 형성된 반도체층들(202, 204) 상에 제공되는 게이트 전극(330), 소스 전극(310) 및 드레인 전극(320)은 고전자 이동도 트랜지스터(High-electron-mobility transistor: HEMT)를 구성할 수 있다.
게이트 전극(330)과 제 2 반도체층(204) 사이에 게이트 절연막(340)이 개재될 수 있다. 게이트 절연막(340)은 게이트 전극(330)과 제 2 반도체층(204)을 전기적으로 절연시킬 수 있다. 게이트 절연막(340)은 산화물 또는 질화물을 포함할 수 있다
게이트 전극(330) 내에 채널 조절부(410)가 제공될 수 있다. 채널 조절부(410)는 게이트 전극(330)의 하부에 매립될 수 있다. 채널 조절부(410)는 반도체층들(202, 204)의 이차원 전자 가스층(2-DEG, 206)을 향하여 베타선을 방출할 수 있다. 베타선이 이차원 전자 가스층(2-DEG, 206)에 방출되는 경우, 채널에 해당하는 이차원 전자 가스층(2-DEG, 206)에 공핍층이 형성될 수 있다. 상기 공핍층은 이차원 전자 가스층(2-DEG, 206)에서의 소스 전극(310) 및 드레인 전극(320) 사이의 전기적 통로를 차단할 수 있다. 즉, 상기 공핍층에 의해 전계효과 트랜지스터는 오프(off) 상태로 유지될 수 있다. 채널 조절부(410)는 베타선을 방출할 수 있는 방사성 동위원소를 포함할 수 있다. 방사성 동위원소는 니켈 동위원소(Ni-63), 삼중수소(H-3), 프로메튬 동위원소(Pm-147) 또는 스트론튬 동위원소(Sr-90)를 포함할 수 있다.
제 1 및 제 2 반도체층들(202, 204)의 이종 접합 구조에 의한 이차원 전자 가스층(2-DEG, 206)을 채널로 이용하는 질화물 반도체 소자는 기본적으로 노멀리 온(normally on) 특성을 가질 수 있다. 그러나, 본 발명의 경우 이차원 전자 가스층(2-DEG, 206)의 전하 상태를 변화시키는 채널 조절부(410)를 제공함으로써, 제 1 및 제 2 반도체층들(202, 204)에 공핍층이 형성되어 노멀리 오프(normally off) 특성을 갖는 전계효과 트랜지스터를 구현할 수 있다.
게이트 전극(330)과 채널 조절부(410) 사이에 조절부 절연막(420)이 제공될 수 있다. 조절부 절연막(420)은 채널 조절부(410)를 둘러싸도록 형성될 수 있다. 조절부 절연막(420)은 게이트 전극(330)과 채널 조절부(410)를 전기적으로 절연시킬 수 있다. 조절부 절연막(420)은 산화 실리콘(SiO2) 또는 질화 실리콘(SiN)을 포함할 수 있다.
실험예
도 1과 같이 형성하되, 실리콘(Si) 기판 상에 고농도의 N-타입 불순물을 도핑하여 반도체층을 형성하였다. 소스 전극, 드레인 전극 및 게이트 전극은 Ti/Au 다중막을 이용하여 형성하였으며, 게이트 절연막은 산화 실리콘(SiO2)을 이용하여 형성하였다. 게이트 전극 내의 채널 조절부는 니켈 동위원소(Ni-63)을 이용하여 형성하였다.
비교예
실험예와 동일하게 형성하되, 게이트 전극 내에 채널 조절부를 형성하지 않았다.
도 8은 비교예의 전기적 특성을 측정한 결과를 나타낸 그래프이다. 도 9는 실험예의 전기적 특성을 측정한 결과를 나타낸 그래프이다.
도 8에 도시된 바와 같이, 게이트 전압이 인가되지 않는 경우, 비교예는 채널에 전류가 흐르는 것을 확인할 있다. 즉, 채널 조절부를 포함하지 않는 비교예는 노멀리 온(normally on) 특성을 가지며, 전계효과 트랜지스터를 오프(off) 상태로 유지하기 위하여 지속적으로 게이트 전압을 인가해햐 함을 알 수 있다.
더하여, 게이트 전압이 음의 전압으로 증가됨에 따라 채널에 흐르는 전류가 감소하는 것을 확인할 수 있다. 즉, 채널 조절부를 포함하지 않는 비교예는 채널을 오프(off)하기 위하여 음의 게이트 전압이 필요함을 알 수 있다. 음의 게이트 전압으로 구동되는 전계효과 트랜지스터의 경우, 게이트 전극에 전압을 인가하기 위한 전원 회로구성이 복잡할 수 있다.
도 9에 도시된 바와 같이, 게이트 전압이 인가되지 않는 경우, 실험예는 채널에 전류가 흐르지 않는 것을 확인할 수 있다. 즉, 채널 조절부를 포함하는 실험예는 노멀리 오프(normally off) 특성을 가지며, 전계효과 트랜지스터를 온(on) 상태로 유지하기 위하여 지속적으로 게이트 전압을 인가해햐 할 필요가 없음을 알 수 있다
더하여, 게이트 전압이 양의 전압으로 증가됨에 따라 채널에 흐르는 전류가 증가하는 것을 확인할 수 있다. 즉, 채널 조절부를 포함하는 실험예는 채널을 온(on)하기 위하여 양의 게이트 전압이 필요함을 알 수 있다. 본원 발명에 따르면, 전계효과 트랜지스터는 양의 게이트 전압으로 구동되며, 게이트 전극에 전압을 인가하기 위한 전원 회로구성이 간단할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 200: 반도체층
210: 공핍층 310: 소스 전극
320: 드레인 전극 330: 게이트 전극
340: 게이트 절연막 410: 채널 조절부
420: 조절부 절연막

Claims (16)

  1. 반도체층;
    상기 반도체층 내의 채널 영역 상에 제공되는 게이트 전극; 및
    상기 채널 영역과 인접하도록 상기 반도체층의 일면 상에 제공되되, 상기 게이트 전극과 평면적으로 중첩되는 채널 조절부를 포함하되,
    상기 채널 조절부는 상기 채널 영역에 공핍층을 형성하고,
    상기 공핍층은 상기 채널 조절부로부터 방출되는 베타선에 의해 형성되고,
    상기 게이트 전극에 인가되는 양 전압에 의해 상기 공핍층의 일부가 제거되고, 반도체층의 채널 영역에 채널이 형성되는 전계효과 트랜지스터.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 채널 조절부는 상기 게이트 전극 내에 매립되어 상기 게이트 전극에 의해 둘러싸이는 전계효과 트랜지스터.
  5. 제 4 항에 있어서,
    상기 채널 조절부와 상기 게이트 전극 사이에 개재되어, 상기 채널 조절부와 상기 게이트 전극을 전기적으로 절연시키는 조절부 절연막을 더 포함하는 전계효과 트랜지스터.
  6. 제 1 항에 있어서,
    상기 채널 조절부는 반도체층의 하면 상에 제공되는 기판 내에 상기 채널 영역과 중첩되도록 배치되는 전계효과 트랜지스터.
  7. 제 1 항에 있어서,
    상기 채널 조절부와 상기 게이트 전극은 상기 채널 영역 상에 순차적으로 적층되는 전계효과 트랜지스터.
  8. 제 1 항에 있어서,
    상기 채널 조절부는 니켈 동위원소(Ni-63), 삼중수소(H-3), 프로메튬 동위원소(Pm-147) 또는 스트론튬 동위원소(Sr-90)를 포함하는 전계효과 트랜지스터.
  9. 제 1 항에 있어서,
    상기 반도체층 상에 제공되고, 상기 게이트 전극을 사이에 두고 이격되어 배치되는 소스 전극 및 드레인 전극을 더 포함하는 전계효과 트랜지스터.
  10. 제 1 항에 있어서,
    상기 반도체층은 순차적으로 적층되는 질화 갈륨(GaN) 층 및 질화 알루미늄 갈륨(AlGaN) 층을 포함하는 전계효과 트랜지스터.

  11. 반도체층;
    상기 반도체층의 상면 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극;
    상기 반도체층의 상면 상에서 상기 소스 전극과 상기 드레인 전극 사이에 배치되는 게이트 전극; 및
    상기 게이트 전극 내에 매립되는 채널 조절부를 포함하되,
    상기 채널 조절부는 상기 반도체층으로 베타 입자를 방출하여 상기 반도체층 내의 채널 영역에 공핍층을 형성하고,
    상기 게이트 전극에 인가되는 양 전압에 의해 상기 공핍층의 일부가 제거되고, 상기 반도체층의 상기 채널 영역에 채널이 형성되는 전계효과 트랜지스터.
  12. 삭제
  13. 삭제
  14. 제 11 항에 있어서,
    상기 채널 조절부와 상기 게이트 전극 사이에 개재되어, 상기 채널 조절부와 상기 게이트 전극을 전기적으로 절연시키는 조절부 절연막을 더 포함하는 전계효과 트랜지스터.
  15. 제 11 항에 있어서,
    상기 채널 조절부는 니켈 동위원소(Ni-63), 삼중수소(H-3), 프로메튬 동위원소(Pm-147) 또는 스트론튬 동위원소(Sr-90)를 포함하는 전계효과 트랜지스터.
  16. 제 11 항에 있어서,
    상기 반도체층은 순차적으로 적층되는 질화 갈륨(GaN) 층 및 질화 알루미늄 갈륨(AlGaN) 층을 포함하는 전계효과 트랜지스터.
KR1020190058000A 2019-05-17 2019-05-17 전계효과 트랜지스터 Active KR102456957B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020190058000A KR102456957B1 (ko) 2019-05-17 2019-05-17 전계효과 트랜지스터
US16/874,033 US11289600B2 (en) 2019-05-17 2020-05-14 Field effect transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190058000A KR102456957B1 (ko) 2019-05-17 2019-05-17 전계효과 트랜지스터

Publications (2)

Publication Number Publication Date
KR20200132449A KR20200132449A (ko) 2020-11-25
KR102456957B1 true KR102456957B1 (ko) 2022-10-21

Family

ID=73228246

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190058000A Active KR102456957B1 (ko) 2019-05-17 2019-05-17 전계효과 트랜지스터

Country Status (2)

Country Link
US (1) US11289600B2 (ko)
KR (1) KR102456957B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140346615A1 (en) * 2013-05-21 2014-11-27 Massachusetts Institute Of Technology Enhancement-mode transistors with increased threshold voltage
US20160225864A1 (en) * 2015-02-04 2016-08-04 Infineon Technologies Austria Ag Semiconductor device and method
US20180308925A1 (en) * 2017-04-21 2018-10-25 Wavetek Microelectronics Corporation High electron mobility transistor

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2952817A (en) * 1954-11-17 1960-09-13 Raytheon Co Semiconductor noise generators
GB1443434A (en) * 1973-01-22 1976-07-21 Mullard Ltd Semiconductor devices
KR940007668B1 (ko) 1991-12-26 1994-08-22 재단법인 한국전자통신연구소 갈륨비소 금속반도체 전계효과 트랜지스터의 제조방법
KR970000963B1 (ko) 1992-12-22 1997-01-21 재단법인 한국전자통신연구소 광게이트를 갖는 진공 트랜지스터 및 그 제조방법
US5578512A (en) 1993-09-07 1996-11-26 Industrial Technology Research Institute Power MESFET structure and fabrication process with high breakdown voltage and enhanced source to drain current
JP3616447B2 (ja) 1996-02-27 2005-02-02 富士通株式会社 半導体装置
WO2007059220A2 (en) * 2005-11-15 2007-05-24 The Regents Of The University Of California Methods to shape the electric field in electron devices, passivate dislocations and point defects, and enhance the luminescence efficiency of optical devices
US8044432B2 (en) * 2005-11-29 2011-10-25 The Hong Kong University Of Science And Technology Low density drain HEMTs
KR20090016944A (ko) * 2007-08-13 2009-02-18 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
US8080805B2 (en) * 2010-03-09 2011-12-20 International Business Machines Corporation FET radiation monitor
US8729486B2 (en) * 2010-06-23 2014-05-20 The Board Of Trustees Of The Leland Stanford Junior University MODFET active pixel X-ray detector
US8124505B1 (en) * 2010-10-21 2012-02-28 Hrl Laboratories, Llc Two stage plasma etching method for enhancement mode GaN HFET
US8748942B2 (en) * 2012-07-09 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
KR101928365B1 (ko) * 2013-04-26 2018-12-14 한국전자통신연구원 방사성동위원소 전지 및 그의 제조방법
US9281413B2 (en) * 2014-01-28 2016-03-08 Infineon Technologies Austria Ag Enhancement mode device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140346615A1 (en) * 2013-05-21 2014-11-27 Massachusetts Institute Of Technology Enhancement-mode transistors with increased threshold voltage
US20160225864A1 (en) * 2015-02-04 2016-08-04 Infineon Technologies Austria Ag Semiconductor device and method
US20180308925A1 (en) * 2017-04-21 2018-10-25 Wavetek Microelectronics Corporation High electron mobility transistor

Also Published As

Publication number Publication date
KR20200132449A (ko) 2020-11-25
US11289600B2 (en) 2022-03-29
US20200365732A1 (en) 2020-11-19

Similar Documents

Publication Publication Date Title
US9837519B2 (en) Semiconductor device
JP7113233B2 (ja) 窒化物半導体装置
US6940090B2 (en) Wideband gap having a low on-resistance and having a high avalanche capability
US9455342B2 (en) Electric field management for a group III-nitride semiconductor device
JP6660631B2 (ja) 窒化物半導体デバイス
US7816707B2 (en) Field-effect transistor with nitride semiconductor and method for fabricating the same
JP5147197B2 (ja) トランジスタ
US8575658B2 (en) Semiconductor device and method for manufacturing same
US8624667B2 (en) High electron mobility transistors with multiple channels
CN101185158A (zh) 晶体管及其驱动方法
CN102239550A (zh) 场效应晶体管
US10002956B1 (en) High electron mobility transistor
JP5779284B2 (ja) スイッチング素子
KR101172857B1 (ko) 인헨스먼트 노멀리 오프 질화물 반도체 소자 및 그 제조방법
JP6145985B2 (ja) 電界効果トランジスタ
KR102456957B1 (ko) 전계효과 트랜지스터
CN106206707B (zh) 半导体装置
US20220216325A1 (en) High electron mobility transistor and method for fabricating the same
US20090140293A1 (en) Heterostructure device and associated method
WO2023127187A1 (ja) 窒化物半導体デバイス
WO2024241804A1 (ja) 窒化物半導体デバイス

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20190517

A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20201105

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20190517

Comment text: Patent Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20220116

Patent event code: PE09021S01D

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20220625

Patent event code: PE09021S02D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20220826

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20221017

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20221018

End annual number: 3

Start annual number: 1

PG1601 Publication of registration